JP2504865B2 - Bus selection operation test method - Google Patents
Bus selection operation test methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のプロセッサ間の通信に使用されるバ
スを有するマルチプロセッサシステムにおけるバスを使
用するプロセッサのバス選択動作試験方式に関し、特に
バスに接続された全プロセッサがバスマスタコントロー
ルを有し、オフライン運転時のバス選択動作試験方式に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus selection operation test method for a processor using a bus in a multiprocessor system having a bus used for communication between a plurality of processors, and more particularly to a bus. The present invention relates to a bus selection operation test method during off-line operation in which all processors connected to the bus have bus master control.
従来、この種のバス選択動作試験方式では、オンライ
ン運転時には、バスマスターコントローラをプロセッサ
の機能の一部としてバスに接続されたプロセッサの内の
ただ１台のプロセッサのバスマスターコントローラを動
作させ、他のプロセッサのバスマスターコントローラを
動作させない方式が一般的であった。Conventionally, in this type of bus selection operation test method, during online operation, the bus master controller is operated as the bus master controller of only one of the processors connected to the bus as part of the function of the processor, and It was common to not operate the bus master controller of this processor.
上述した従来のバス選択動作試験方式では、オンライ
ン運転時バスマスターコントローラを使用していないプ
ロセッサのバスマスタコントローラが使用可能か否かを
試験する必要があり、また、バス使用プロセッサの決定
動作中での障害は、被疑範囲が全プロセッサとなるため
に障害発生箇所を特定しにくいという問題点がある。In the conventional bus selection operation test method described above, it is necessary to test whether or not the bus master controller of the processor that does not use the bus master controller during online operation can be used. The failure has a problem that it is difficult to identify the location of the failure because the suspected range is all processors.
本発明の目的は、単体プロセッサでのバス使用要求機
能及びバスに接続された全プロセッサのバスマスターコ
ントローラを試験することを可能とし、バス使用プロセ
ッサ決定動作中での障害発生時の障害発生プロセッサを
決定でき、互換性，保守性及び診断性能を高めることが
できるバス選択動作試験方式を提供することにある。An object of the present invention is to enable a bus use request function in a single processor and a bus master controller of all the processors connected to the bus to be tested. It is to provide a bus selection operation test method that can be determined and can improve compatibility, maintainability, and diagnostic performance.
本発明のバス選択動作試験方式は、複数のプロセッサ
がすべてバスに接続され、前記プロセッサ間のデータ転
送を前記バスを介して行うマルチプロセッサシステムで
あって、前記バスに接続された全プロセッサのそれぞれ
が、バス選択信号を送出してバス優先選択・監視処理を
行うバスマスターコントローラを有し、前記バスを介し
てデータ転送処理を行うオンライン運転時には、前記バ
スに接続されたプロセッサの内のいずれか１台のプロセ
ッサのバスマスターコントローラのみが動作するバスシ
ステムにおけるバス選択動作試験方式において、試験・
診断時に前記バスに接続された任意のプロセッサのオフ
ラインモード・フリップフロップをオンする第１の手段
と、前記任意のプロセッサのオフラインモード・フリッ
プフロップがオンの場合に、前記任意のプロセッサのバ
スドライバー／レシーバをオフし前記任意のプロセッサ
とバスとを切り離す第２の手段と、前記任意のプロセッ
サにて前記バスマスターコントローラを有効とする第３
の手段と、前記任意のプロセッサで前記第３の手段によ
って有効にされたバスマスターコントローラにて前記バ
ス選択信号を送出し疑似的にバスの使用権を獲得し前記
任意のプロセッサのバスマスターコントローラを含むバ
ス選択機能を試験・診断する第４の手段とを有する構成
である。A bus selection operation test method of the present invention is a multiprocessor system in which a plurality of processors are all connected to a bus, and data transfer between the processors is performed via the bus, and each of all the processors connected to the bus. Has a bus master controller that sends a bus selection signal to perform bus priority selection / monitoring processing, and during online operation that performs data transfer processing via the bus, one of the processors connected to the bus In the bus selection operation test method in the bus system in which only the bus master controller of one processor operates, the test
First means for turning on an off-line mode flip-flop of any processor connected to the bus at the time of diagnosis; Second means for turning off the receiver and disconnecting the arbitrary processor from the bus; and third means for enabling the bus master controller in the arbitrary processor.
And the bus master controller validated by the third means in the arbitrary processor to send the bus selection signal to pseudo-obtain the right to use the bus, and to make the bus master controller of the arbitrary processor And a fourth means for testing / diagnosing the bus selection function including the above.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のプロセッサにおけるバス
優先選択機能部を示すプロック図であり、プロセッサの
通信データの流れるバス９と接続されている。プロセッ
サは、バスマスターコントローラ１（第1,第３及び第４
の手段）と、バス使用要求信号を送出するバス使用要求
部２（第４の手段）と、診断コントローラ３（第４の手
段）と、バス９からの入出力信号を制御するゲートコン
トローラ４（第２及び第４の手段）と、バスマスターコ
ントローラ１の入出力信号を選択するセレクタ５と、バ
ス使用要求部２の入出力信号を選択するセレクタ６と、
バスマスターコントローラ１のバス９から入出力信号を
ゲートコントローラ４からの指示により制御するバスコ
ントローラ入出力信号用のゲート７と、バス使用要求部
２のバス９からの入出力信号をゲートコントローラ４の
指示により制御するバス使用要求部入出力信号用のゲー
ト８とを備える。FIG. 1 is a block diagram showing a bus priority selection function unit in a processor according to an embodiment of the present invention, which is connected to a bus 9 through which communication data of the processor flows. The processor is a bus master controller 1 (first, third and fourth).
Means), a bus use request unit 2 (fourth means) for transmitting a bus use request signal, a diagnostic controller 3 (fourth means), and a gate controller 4 (for controlling input / output signals from the bus 9). Second and fourth means), a selector 5 for selecting an input / output signal of the bus master controller 1, and a selector 6 for selecting an input / output signal of the bus use request unit 2.
A gate 7 for a bus controller input / output signal that controls an input / output signal from the bus 9 of the bus master controller 1 in accordance with an instruction from the gate controller 4, and an input / output signal from the bus 9 of the bus use request unit 2 to the gate controller 4. And a gate 8 for a bus use request unit input / output signal controlled by an instruction.
以下に、信号の流れ及び動作を説明する。オンライン
運転時に、バスマスターコントローラ１から出力される
オンライン運転時ポーリング信号は、バス使用要求部２
−セレクタ６−ゲート８−バス９−ゲート７−セレクタ
５を介しバスマスターコントローラ１に伝達され、バス
使用要求部２から出力されるオンライン運転時バス使用
要求信号は、バスマスターコントローラ１−セレクタ５
−ゲート７−バス９−ゲート８−セレクタ６を介しバス
使用要求部２に伝達される。又、オフライン運転の診断
モード時ポーリング信号はバスマスターコントローラ１
−セレクタ５−セレクタ６を介しバス使用要求部２に伝
達され、診断モード時バス使用要求信号は、バス使用要
求部２−セレクタ６−セレクタ５を介しバスマスターコ
ントローラ１に伝達される。The signal flow and operation will be described below. During online operation, the polling signal during online operation output from the bus master controller 1 is the bus use request unit 2
-Selector 6-Gate 8-Bus 9-Gate 7-Selector 5 transmits the bus use request signal during online operation, which is transmitted to bus master controller 1 and output from bus use request unit 2, to bus master controller 1-selector 5.
-Gate 7-Bus 9-Gate 8-Transmitted to the bus use request unit 2 via the selector 6. In the diagnostic mode of offline operation, the polling signal is the bus master controller 1
-Selector 5-Transmitted to the bus use request unit 2 via the selector 6, and the bus use request signal in the diagnostic mode is transmitted to the bus master controller 1 via the bus use request unit 2-selector 6-selector 5.
ゲート７及び８は、オンライン運転時にバスマスター
コントローラ１が動作している場合オープンとなり、オ
ンライン運転時ポーリング信号及びオンライン運転時バ
ス使用要求信号がバス９上に出入する。The gates 7 and 8 are opened when the bus master controller 1 is operating during online operation, and polling signals during online operation and bus use request signals during online operation enter and exit on the bus 9.
診断コントローラ３は、ファームウェアからの指示で
診断モードにセットされるとバスマスタコントローラ１
を動作させ、ゲートコントローラ４にゲート7,8を閉じ
る指示を出し、ゲート7,8を閉じる。更に、診断コント
ローラ３はセレクタ5,6に指示して診断モード時ポーリ
ング信号及び診断モード時バス使用要求信号をアクティ
ブにする。これによりプロセッサ内部でのバス選択動作
が可能となる。When the diagnostic controller 3 is set to the diagnostic mode by an instruction from the firmware, the bus master controller 1
Is operated to instruct the gate controller 4 to close the gates 7 and 8, and the gates 7 and 8 are closed. Further, the diagnostic controller 3 instructs the selectors 5 and 6 to activate the polling signal in the diagnostic mode and the bus use request signal in the diagnostic mode. This enables the bus selection operation within the processor.
以上説明したように本発明は、試験・診断時にバスに
接続された任意のプロセッサのオフラインモード・フリ
ップフロップをオンする第１の手段と、任意のプロセッ
サのオフラインモード・フリップフロップがオンの場合
にこのプロセッサのバスドライバー／レシーバをオフし
このプロセッサとバスとを切り離す第２の手段と、この
プロセッサにてバスマスターコントローラを有効とする
第３の手段と、このプロセッサで第３の手段によって有
効にされたバスマスターコントローラにてバス選択信号
を送出し疑似的にバスの使用権を獲得しバスマスターコ
ントローラを含むバス選択機能を試験・診断する第４の
手段とを有することにより単体プロセッサでのバス使用
要求機能及びバスに接続された全プロセッサのバスマス
ターコントローラを試験するこを可能とし、バス使用プ
ロセッサ決定動作中での障害発生時の障害発生プロセッ
サを特定でき、互換性，保守性及び診断性能を高めるこ
とができる効果がある。As described above, according to the present invention, the first means for turning on the offline mode flip-flop of any processor connected to the bus at the time of test / diagnosis and the case where the offline mode flip-flop of any processor is on. Second means for turning off the bus driver / receiver of this processor and disconnecting this processor from the bus, third means for enabling the bus master controller in this processor, and third means for enabling this processor And a fourth means for testing and diagnosing the bus selection function including the bus master controller by sending a bus selection signal by the bus master controller to artificially acquire the right to use the bus. Use request function and bus master controller of all processors connected to the bus Enabling child test and then, can identify the failure processor failure occurring in a bus processor decision operation, there is an effect that can increase the compatibility, maintainability and diagnostic performance.
第１図は本発明の一実施例のプロセッサにおけるバス優
先選択機能部を示すブロック図である。 １……バスマスターコントローラ、２……バス使用要求
部、３……診断コントローラ、４……ゲートコントロー
ラ、5,6……セレクタ、7,8……ゲート、９……バス。FIG. 1 is a block diagram showing a bus priority selection function unit in a processor according to an embodiment of the present invention. 1 ... Bus master controller, 2 ... Bus use request section, 3 ... Diagnostic controller, 4 ... Gate controller, 5,6 ... Selector, 7,8 ... Gate, 9 ... Bus.
Claims (1)
れ、前記プロセッサ間のデータ転送を前記バスを介して
行うマルチプロセッサシテムであって、前記バスに接続
された全プロセッサのそれぞれが、バス選択信号を送出
してバス優先選択・監視処理を行うバスマスターコント
ローラを有し、前記バスを介してデータ転送処理を行う
オンライン運転時には、前記バスに接続されたプロセッ
サの内のいずれか１台のプロセッサのバスマスターコン
トローラのみが動作するバスシステムにおけるバス選択
動作試験方式において、試験・診断時に前記バスに接続
された任意のプロセッサのオフラインモード・フリップ
フロップをオンする第１の手段と、前記任意のプロセッ
サのオフラインモード・フリップフロップがオンの場合
に、前記任意のプロセッサのバスドライバー／レシーバ
をオフし前記任意のプロセッサとバスとを切り離す第２
の手段と、前記任意のプロセッサにて前記バスマスター
コントローラを有効とする第３の手段と、前記任意のプ
ロセッサで前記第３の手段によって有効にされたバスマ
スターコントローラにて前記バス選択信号を送出し疑似
的にバスの使用権を獲得し前記任意のプロセッサのバス
マスターコントローラを含むバス選択機能を試験・診断
する第４の手段とを有することを特徴とするバス選択動
作試験方式。1. A multiprocessor system in which a plurality of processors are all connected to a bus, and data transfer between the processors is performed via the bus, wherein each of all the processors connected to the bus has a bus selection signal. Of a processor connected to the bus at the time of online operation, which has a bus master controller for transmitting and transmitting bus priority selection / monitoring processing, and performing data transfer processing via the bus. In a bus selection operation test method in a bus system in which only a bus master controller operates, first means for turning on an offline mode flip-flop of any processor connected to the bus at the time of test / diagnosis; If the offline mode flip-flop is on, Tsu second to turn off the bus driver / receiver of support to detach and said any processor and bus
Means, third means for enabling the bus master controller in the arbitrary processor, and the bus selection signal transmitted by the bus master controller enabled by the third means in the arbitrary processor. And a fourth means for testing and diagnosing a bus selection function including a bus master controller of the arbitrary processor in a pseudo manner by acquiring a right to use the bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304248A JP2504865B2 (en) | 1990-11-09 | 1990-11-09 | Bus selection operation test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304248A JP2504865B2 (en) | 1990-11-09 | 1990-11-09 | Bus selection operation test method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04176228A JPH04176228A (en) | 1992-06-23 |
| JP2504865B2 true JP2504865B2 (en) | 1996-06-05 |
Family
ID=17930774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2304248A Expired - Lifetime JP2504865B2 (en) | 1990-11-09 | 1990-11-09 | Bus selection operation test method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504865B2 (en) |
-
1990
- 1990-11-09 JP JP2304248A patent/JP2504865B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04176228A (en) | 1992-06-23 |
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