JP2502466B2 - 交換機ア―キテクチャに変換するためのスレ―ブ・マイクロチャネル装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナル・コンピュ
ータおよびワークステーション・システムと、多数のシ
ステムをクラスタ化して、交換機ネットワーク上で相互
に並列に高速で待ち時間の短い通信を実行できる装置に
関する。

【０００２】本発明はまた、ディジタル・コンピュータ
・システムと、ユニプロセッサとして機能するように設
計されたパーソナル・コンピュータおよびワークステー
ション・システムを、マルチプロセッサとして、すなわ
ちメッセージ転送並列システムの個々のノードとして有
効に機能するように適応させることのできる装置とに関
する。

【０００３】用語集 カード・スロット 内部入出力バスの付加および拡張用の拡張カードを受け
るための、パーソナル・コンピュータまたはワークステ
ーション内部のレセプタクル・コネクタ。

【０００４】拡張カード 一緒になって補助処理要素または入出力要素として機能
する諸構成要素から成るボード。カード・ボードは、ボ
ード上に取り付けられたすべての構成要素の相互接続に
使用される複数の配線面を持つ。カード・ボードは、カ
ードをプレーナに接続するのに使用されるコネクタ要素
を有する（通常、カード・コネクタがプレーナのコネク
タ・レセプタクルに挿入される）。カード上の能動構成
要素には、通常、補助処理要素または入出力要素あるい
はその両方、リモート・メモリ、および他のプロセッサ
・カードまたは入出力カードと通信するためにカード・
コネクタを介してプレーナに接続される、分岐バスの形
の入出力インタフェースが含まれる。

【０００５】Ｉ／Ｏ 入力／出力の省略形。

【０００６】マイクロチャネル（MicroChannel） 大部分のＩＢＭパーソナル・コンピュータおよびワーク
ステーションに使用される特定の入出力分岐バスを表す
（ＩＢＭの商標）。本明細書では、分岐バスを記述する
際にマイクロチャネルの話を使用する。

【０００７】ＭＣ マイクロチャネルの省略形。

【０００８】マイクロチャネル・コンバータ 標準のマイクロチャネル・バス・インタフェースおよび
プロトコルを交換ネットワーク・インタフェースおよび
プロトコルに変換する機能変換装置。

【０００９】ＭＣＣ ＭＣコンバータの省略形。

【００１０】ＭＣＣ−Ｍ マスタＭＣコンバータの省略形。

【００１１】ＭＣＣ−Ｓ スレーブＭＣコンバータの省略形。

【００１２】マイクロチャネル・アイランド 所与のパーソナル・コンピュータまたはワークステーシ
ョン内に全体がそっくり常駐するマイクロチャネル・バ
ス。

【００１３】ＭＩ マイクロチャネル・アイランドの省略形。

【００１４】ＭＳＧ 並列システムの２つのノード間を送信されるデータであ
るメッセージの省略形。

【００１５】ノード 本発明の交換ネットワークを含む、様々な入出力装置を
接続するのに使用される標準のバス・インタフェースを
提供する１台のパーソナル・コンピュータまたはワーク
ステーションから構成されるシステムの機能要素。

【００１６】ノード要素 ノードを表す別の用語。意味は同じである。

【００１７】ＮＯ−ＯＰＳＡ（後述）が受動的に応答す
べきであり、どんな動作も実行すべきではないとＳＡア
ダプタまたはＳＡ拡張カードにマイクロチャネルを介し
て指示する、コマンド（ノー・オペレーション）。

【００１８】並列システム 交換機ネットワークを介して相互接続され、全体として
同時に機能する、複数のノード要素の集合。

【００１９】ＰＣ パーソナル・コンピュータの省略形。

【００２０】ＰＩＯ プロセッサ内の汎用レジスタ内にあるデータをマイクロ
チャネルを介して入出力装置に、あるいはそれと逆方向
に転送することを目的とした、プログラム式入出力（Ｐ
ＩＯ）と呼ばれるプロセッサ命令。

【００２１】プレーナ 複数の配線面を持つ相互接続ボードまたはマザーボー
ド。プレーナは、多段交換ネットワークなどの能動構成
要素と、プロセッサまたは拡張カードを受けることので
きるコネクタ・スロットなどの非能動構成要素を含む。
プレーナは、前記カード間に相互接続配線を提供する。

【００２２】ポート 交換ネットワークへの単一の１方向入力点または出力
点。

【００２３】ＰＯＳ 通常システム初期設定に伴う電源オン・オプション選択
（ＰＯＳ）を実行するための標準のマイクロチャネル制
御シーケンス。

【００２４】プロセッサ・カード 一緒になって処理要素として機能する諸構成要素から成
るボード。カード・ボードは、ボード上に取り付けられ
たすべての構成要素の相互接続に使用される複数の配線
面を持つ。カード・ボードは、カードをプレーナに接続
するのに使用されるコネクタ要素を有する（通常、カー
ド・コネクタがプレーナのコネクタ・レセプタクルに挿
入される）。カード上の能動構成要素には、通常、コン
ピューティング要素、メモリ（ローカルおよびキャッシ
ュ）、および他のプロセッサ・カードまたは入出力カー
ドと通信するためにカード・コネクタを介してプレーナ
に接続される、分岐バスの形の入出力インタフェースが
含まれる。

【００２５】受信側ノード 標準バスによって交換ネットワークに相互接続された１
つまたは複数のプロセッサ・カードまたは拡張カードあ
るいはその両方から成るシステムの機能要素。交換ネッ
トワークを介して伝送されるデータを受信する。

【００２６】ＳＡ スイッチ・アダプタの省略形。

【００２７】ＳＡ−Ｍ バス・マスタ機能を提供するスイッチ・アダプタの省略
形。

【００２８】ＳＡ−Ｓ スレーブ機能を提供するスイッチアダプタの省略形。

【００２９】送信側ノード 標準バスによって交換ネットワークに相互接続された１
つまたは複数のプロセッサ・カードまたは拡張カードあ
るいはその両方から成るシステムの機能要素。交換ネッ
トワーク上にデータを送信する。

【００３０】スイッチ・アダプタ マイクロチャネル・コンバータ装置の別名。

【００３１】ＷＳ ワークステーションの省略形。

【００３２】

【従来の技術および発明が解決しようとする課題】多段
交換ネットワークは、現代のディジタル・コンピューテ
ィング・システム内で複数の装置を相互接続するための
手段として受け入れられるようになってきた。特に、並
列システムでは、多段交換ネットワークを使用してｎ個
のシステム要素を相互接続する方法が一般的である。こ
こで、ｎは数個または数千個のプロセッサあるいはプロ
セッサとその他のシステム要素の組合せとすることがで
きる。しかし、大部分の最新のプロセッサは、ユニプロ
セッサとして機能するように設計されており、マルチプ
ロセッサとして効果的に機能するのに通常必要な機能を
実施しない。したがって、ユニプロセッサ・パーソナル
・コンピュータおよびワークステーション・システムを
マルチプロセッサ環境で機能するように有効に適応させ
る方法が１つの問題になる。

【００３３】並列処理の分野が進歩するにつれて、既存
の低コストの発売済みユニプロセッサを活用できるよう
にすることが重要になってくる。そうすれば、費用効果
が高くタイムリーな並列製品を市場で入手することが可
能になる。そうするために必要なのは、既存のユニプロ
セッサを、複雑さおよびコストが最低の並列プロセッサ
として機能するように変換するための効率的な方法であ
る。こうすることによって、顧客はすでに所有している
遊休プロセッサをより効率的に使用し、モジュール式に
拡張可能な形で並列システムに追加することができるよ
うになる。マイクロチャネルなどの標準プロセッサ・バ
スでは、通常、バスの技術限界内で通信可能な装置の数
が少ない（通常は最大８個）。一方、数千個のプロセッ
サを並列システムとして相互接続することが望ましい。
標準のプロセッサ・バスを並列システム用の相互接続機
構として使用できないことは明らかである。

【００３４】現況技術の相互接続手法は、分岐バスを中
心とするものであるが、分岐バスには多数の欠点があ
り、その主なものは、性能および拡張が制限されている
ことである。バスをベースとするプロセッサには、入出
力バスの性能を向上させ、付加できる入出力オプション
の数を増やす必要が、たえず増大しているという問題が
ある。これは、分岐バス技術の性質と完全に矛盾する。
分岐バス技術では、バスのタップとして入出力オプショ
ンを追加するにつれて性能が低下する。一般に、マイク
ロチャネル（ＩＢＭの商標）など標準のバス・アーキテ
クチャでは、性能の目標が選択され、したがって性能レ
ベルで許容される入出力タップの数が制限されている。
その結果、マイクロチャネルの場合、２００ナノ秒のサ
イクル・タイムでバス動作が可能となるようにするに
は、使用可能なバス・タップの最大数は８個である。そ
の結果、バスをベースとするシステムのユーザは、その
入出力機能がユーザのニーズを満たすのに十分ではない
ことに気付き始めている。数年前から、バスをベースと
するシステムの入出力能力を増大させる手段が模索され
ている。

【００３５】バスをベースとするシステムの性能が制限
されているのは、所与の時間に１人のユーザしかバスに
アクセスできないからである。拡張可能性は、駆動能
力、雑音、および反射を含む分岐バスの電気特性によっ
て制限される。バスは、パーソナル・コンピュータ（Ｐ
Ｃ）またはワークステーションでは内部で使用する必要
があり、入出力機能を増大させる、あるいは他のＰＣま
たはワークステーションと直接通信する、ＰＣまたはワ
ークステーションの能力を拡張させる目的で、実装用格
納装置の外側に拡張することはできない。その代わり、
ＰＣまたはワークステーションの内部で拡張カードを使
用し、これをカード・スロットに挿入して内部バスとの
インタフェースをとり、外部拡張用の別のインタフェー
スを提供する必要がある。

【００３６】本発明は、各バス・ベースのマシンを、多
数のノードを備えた並列システムの１つのノードとして
使用する手段を提供する。これは、次の２つの方法のど
ちらかで達成される。１）高速交換ネットワークに接続
され、個々のバス・ベース・システムが短待ち時間で通
信しかつ並列システムとして対話できるようにする、各
ＰＣまたはワークステーション内の拡張カードによっ
て、複数のＰＣまたはワークステーションを相互接続す
る。これによって、投資が活用でき、単一のバス・ベー
ス・アーキテクチャに対するあらゆる制限が克服され
る。２）各カードまたは複数のカードの組を高速交換ネ
ットワークを介して相互接続できるように既存のバス・
インタフェースを適応させる、交換機ベースの能動プレ
ーナ装置によって複数のバス・ベース・カードを相互接
続する。これによって、拡張カードに対する投資が再利
用でき、小規模で低コストの並列システムが形成ができ
ると同時に、単一のバス・ベース・アーキテクチャに対
するすべての制限が克服される。

【００３７】したがって、本発明を使用して、並列高速
ネットワークを介してクラスタ化された複数のＰＣまた
はワークステーションの並列動作により、コンピュータ
の入出力機能を拡張し、あるいは性能を向上させること
ができる。

【００３８】複数のパーソナル・コンピュータおよびワ
ークステーション用の現況技術の相互接続解決策では、
直列で待ち時間の長いトークン・リング接続およびイー
サネット接続が使用されるが、これらの解決策は、現代
の相互接続システムに必要な並列特性および短待ち時間
概念を提供しない。必要な特性としては、要素の相互接
続が動的かつ迅速に確立および切断でき、それを１つの
チップ内で低コストで容易に行え、数千個の要素まで拡
張可能であり、任意の長さの未較正の相互接続ワイヤ長
が許容でき、分散クロッキング問題が解決でき、将来の
周波数の増加が可能であり、Ｎ個の交換経路を同時に並
列に確立し、それを介してデータを伝送することができ
る能力がある。

【００３９】必要な相互接続特性を提供するために本発
明で使用する分散型完全並列交換機は、米国特許出願第
０７／６７７５４３号に開示されたＡＬＬＮＯＤＥ交換
機（非同期短待ち時間ノード間交換機）である。この交
換機は、変換されたバス・インタフェースの切換えを短
い待ち時間および高い帯域幅で実行できるように本発明
によって適応される。ＡＬＬＮＯＤＥ交換機は、高帯域
幅で回線交換機能を提供し、各交換機内に個別に分散型
交換機経路接続確立および切断制御機構を含む。したが
って、並行して接続を確立することができ、待ち時間が
短く、中央点の故障がない。ＡＬＬＮＯＤＥ交換機およ
び本発明を使用して、バスに基づくプロセッサ相互接続
の問題を効果的に解決できる方法については、後で詳し
く説明する。

【００４０】プロセッサ間のディジタル通信用に最も一
般的に使用されているネットワークには、イーサネット
ＬＡＮネットワークまたはトークンリングＬＡＮネット
ワークがある。"Ethernet: Distributed Packet Switch
ing for Local Computer Networks"、Communications o
f the ＡＣＭ、１９７６年７月、第１９巻、第７号、p
p.３９３〜４０４と"Token-Ring Local-Area Networks
and Their Performance"、Proceedings of the ＩＥＥ
Ｅ、第７７巻、第２号、１９８９年２月、pp.２３８〜
２５６が、この種のネットワークについて記載した代表
的な論文であり、１つのノードがある時点で別のノード
にメッセージを送信するために使用する直列共用媒体を
提示する。本発明は、これらのイーサネット・ネットワ
ークおよびトークンリング・ネットワークに取って代わ
るものであり、多重同時伝送が可能な並列媒体をサポー
トする。

【００４１】米国特許第４８０３４８５号は、本発明が
取って代わろうとする１つのＬＡＮ手法を表している。
この特許は、本発明と類似しているが、トークンリング
やＬＡＮのようなリング構造中に複数の伝送媒体セグメ
ントを有する通信システムに各種のバス・プロトコルを
適応させるための媒体変換アダプタについて記載してい
る。本発明は、待ち時間がＬＡＮのミリ秒範囲でなくサ
ブマイクロ秒範囲となる非バッファ式多段並列転送構成
において複数の伝送セグメントを適応させる点でそれと
異なる。この違いは、将来重要になる。

【００４２】

【課題を解決するための手段】本発明は、マイクロチャ
ネル（ＩＢＭの商標）など標準のプロセッサ・バス・プ
ロトコルおよびアーキテクチャをさらに高度な交換機相
互接続プロトコルおよびアーキテクチャに変換し適応さ
せる変換装置である。こうすれば、古い単信式プロセッ
サおよびそれに対する投資が無駄にならず、数千個のプ
ロセッサを相互接続できるように拡張されて、新しい並
列機能およびクラスタ化機能が実行可能になる。顧客
は、既存のプロセッサを購入し、あるいはすでに購入済
みのプロセッサを使用し、それを新しいより優れた方法
で接続して、並列性を提供することができる。

【００４３】この変換装置は、広範な市場に対応できる
ように、様々な程度の複雑さ、性能、およびコスト・オ
プションを持つことができる。一般に、マイクロチャネ
ル（ＭＣ）バスは、スレーブ・コンバータもしくはバス
・マスタ・コンバータ、または拡張カードあるいはその
両方を許容する各種オプションを提供する。今日では様
々なＭＣカードが存在しており、日に日に新しいカード
が導入されている。これらのＭＣカードの大多数（約９
０％）は、入出力スレーブとメモリ・スレーブの２つの
範疇に含まれる。バス・マスタとＤＭＡスレーブという
他の２つの範疇のものは、今日においてあまり多く入手
できない。したがって、広く使用されている入出力機能
およびメモリＭＣスレーブ機能を使用する低コストの変
換装置を提供すると、本明細書では、低コストで実際的
な手法として最大の効果が得られる。スレーブ機能を有
する変換装置が開示される。スレーブ変換装置は、実施
が比較的容易であり、製作費用が安い。

【００４４】一方、第２のＭＣバス・マスタ・オプショ
ンは、これよりはるかに複雑でコストが高く、すべての
拡張カード機能のうちで実施するのが最もやっかいであ
る。しかし、このオプションの方が性能特性が良い場合
もあり、ニッチ商品となることがある。バス・マスタ・
オプションは、"MASTER MICROCHANNEL APPARATUS FORCO
NVERTING TO SWITCH ARCHITECTURE"と題するＨ．Ｔ．オ
ルノウィッチ（Olnowitch）の米国特許出願に開示され
ている。

【００４５】具体的には、本明細書に開示する発明は、
マイクロチャネル（ＩＢＭの商標）バス・アーキテクチ
ャを大規模並列システムまたは数千個の入出力装置タッ
プあるいは両者の組合せに拡張するための手段を提供す
る。これは、電子交換機を使って、各種の「マイクロチ
ャネル・アイランド」（ＭＩ）を相互接続することによ
って達成される。各ＭＩは、特定のプレーナ、ＰＣモデ
ル、またはワークステーション・モデルで実施されるカ
ード・スロットの数に応じて、１ないし８個の分岐バス
・タップから構成することのできる独立したマイクロチ
ャネル（ＭＣ）である。言い換えると、新たに拡張され
たマイクロチャネルは、交換ネットワークによって相互
に接続された少数または多数のＭＣ分岐バス（ＭＩ）の
「海」となる。本発明のスレーブ・マイクロチャネル・
コンバータ（ＭＭＣ−Ｓ）ユニットを含む拡張カードま
たはプレーナを使用して、各ＭＩを交換ネットワークに
適応させる。その結果、すべてのＭＩが、完全に相互接
続され、並列システムのノードとなる任意の２つのパー
ソナル・コンピュータまたはワークステーション間でデ
ータ、通信、またはメッセージを送信できるようにな
る。この通信媒体は、交換機をベースとするもので、完
全に並列であり、ｎ件の伝送を同時にサポートする。た
だし、ｎは交換ネットワークで相互接続されたノードの
数である。

【００４６】好ましい交換手段は、米国特許出願第０７
／６７７５４３号に開示された基本ディジタル非同期非
バッファ式交換の概念である。ＡＬＬＮＯＤＥ交換装置
は、簡単に実施できるという特徴をもち、いかなる種類
のデータ・バッファリングやデータ変換も必要としない
交換ネットワーク通信構造を提供する。この装置は、瞬
時に接続を確立または切断するので、動的に変更可能で
あり、応答時間が非常に短い。また、並列接続の確立を
求める要求を解決する能力をもち、ｎ個の接続を同時に
確立または切断することが可能である（ｎ＝交換ネット
ワークを介して通信するシステムの要素の数）。したが
って、同時に確立または切断できる接続の数は、システ
ムのサイズに比例する。この能力により、本発明の装置
は、多数の短いメッセージを非常に効率的に処理するこ
とができる。また、この新しい装置には、同期要件やワ
イヤ長の制限がない。さらに、新しい技術による速度の
向上に追従し、本発明の装置を実施するのに使用される
技術の発展に合わせて性能を向上することもできる。ま
た、ＡＬＬＮＯＤＥ交換装置を他の同一の装置とカスケ
ード式に連結して、任意の数のシステム要素またはノー
ド間に相互接続ネットワークを形成することができる。
このネットワークは、完全に並列な相互接続という特徴
をもつことになる。

【００４７】

【実施例】本明細書では、１）マイクロチャネル・バス
−交換機アーキテクチャ・スレーブ・コンバータ・チッ
プと２）マイクロチャネル・バス−交換機アーキテクチ
ャ・スレーブ・コンバータ拡張カードの両方を開示す
る。どちらの装置も、様々なプロセッサから成るマイク
ロチャネル間での高速交換機相互接続を可能にすること
によって、ＭＣをベースとするハードウェアを他のＭＣ
ベースのハードウェアに効率的に結合することができ
る。したがって、本明細書で開示するチップまたは拡張
カードを使用すると、ＭＣベースのＰＣまたはワークス
テーションあるいはその両方を、交換機ネットワークを
介して他のどのＭＣベースのハードウェアにも接続する
ことが可能になる。既存の制限付きのプロセッサ・バス
から大域的交換機ネットワークへの電気変換を行うのに
必要な論理機能を本明細書に開示する。

【００４８】本発明のＭＭＣ−Ｓは、チップまたはカー
ド上に実装することができ、同じ電気変換機能を実行す
る。今日の市場では、カードは非常に適切なパッケージ
である。交換機アーキテクチャ・スレーブ・コンバータ
論理機構（スイッチ・アダプタ（ＳＡ）と略称）は、本
明細書で開示するＭＣ拡張カードに載せたものが入手で
き、顧客は、カードを購入し、マシンに挿入して、やは
り購入する必要がある交換機ネットワークにケーブル接
続するだけで、ＭＣベースのマシンを高速並列交換機ネ
ットワークに接続することができる。

【００４９】将来の適用のために、既存のプロセッサ・
パッケージを小型化し、マイクロチャネル・バス−交換
機アーキテクチャ・スレーブ・コンバータ・チップを用
いて、交換機ベースのプレーナに基づくより小さな面積
とより小さなコスト係数を使用して、ＭＣを交換機ネッ
トワークに適応させることができる。

【００５０】これから図面を参照してより詳しく説明す
るが、図１は、ｎ個のＰＣまたはワークステーション
を、並列システムのノードとして、多段交換機ネットワ
ーク３０を介して相互接続する好ましい方法を示す。シ
ステム全体は、ｎ個の個々のノードから構成されてお
り、各ノードは、ＰＣ、または結合されたマイクロチャ
ネル入出力バスを備えるプロセッサから成るワークステ
ーション、あるいはその両方から構成されている。ノー
ド０はＰ３００およびＭＣバスＢ５００から構成され、
ノード１はプロセッサＰ３０１およびＭＣバスＢ５０１
から構成され、ノード２はプロセッサＰ３０２およびＭ
ＣバスＢ５０２から構成され、ノードｎはプロセッサＰ
３０ｎおよびＭＣバスＢ５０ｎから構成される。ただ
し、ｎは理論的に非有界の正の整数である。各ＭＣバス
Ｂ５００ないしＢ５０ｎは、個々のマイクロチャネル・
コンバータ・ユニットに接続されている。ＭＣバスＢ５
００はＭＣＣ １３０に接続され、ＭＣバスＢ５０１は
ＭＣＣ １３１に接続され、ＭＣバスＢ５０２はＭＣＣ
１３２に接続され、ＭＣバス５０ｎはＭＣＣ １３ｎ
に接続されている。これらの個々のＭＣバスをマイクロ
チャネル・バス・アイランドと呼ぶ。マイクロ・チャネ
ル・バス・アイランドは、交換機ネットワークの「海」
によって相互接続された独立のバスである。各ＭＣＣ
１３０ないし１３ｎはそれぞれ、単方向交換機ネットワ
ーク３０の入力ポートおよび出力ポートに接続された第
２のインタフェースおよび第３のインタフェースを有す
る。

【００５１】図では、典型的なノードは、ＭＣバスとの
間のタップの形をとる可変数のカード・スロットから成
る。タップの数は各ノードで個別に選択可能であり、使
用するＰＣモデルまたはワークステーションのモデルに
応じて、１ＭＣバス当たりのタップ数は通常１ないし８
個である。ＭＣＣブロック１３０ないし１３ｎは、ＭＣ
拡張カードを表し、これらのカードは、各ＭＣバスＢ５
００ないしＢ５０ｎ上の１つのカード・スロットを使用
する必要がある。各ＭＣバスＢ５００ないしＢ５０ｎの
残りのカード・スロットには、標準のＭＣ拡張カードを
任意の組合せで挿入することができ、また何も挿入しな
いままにしておくこともできる。

【００５２】ＭＣＣ １３０ないし１３ｎは、ＭＣか
ら、ＭＣと交換機インタフェースとを有する交換機ネッ
トワークへのブリッジとして働く。ＭＣＣブロックは、
ＭＣと交換機インタフェースが協力して、データ・メッ
セージを結合されたノードへ、次いでそのノードから多
段交換機ネットワーク３０に接続された他のノードへと
転送できるようにする、ハードウェアを実施する。各Ｍ
ＣＣユニットの主な機能は、開始マイクロチャネルによ
って提示されるノード・アドレスまたはメモリ・アドレ
スまたは入出力アドレスを、アドレスされたプロセッ
サ、メモリ位置、または入出力装置が常駐するＭＩを正
確に見つける手段に変換することである。ＭＣＣブロッ
クは次に、選択されたプロセッサ、メモリ位置、または
入出力装置へのデータの転送を制御する。ＭＣＣはま
た、それに送信されたネットワーク転送に応答し、その
転送データを、ＭＣバスを介してプロセッサ、メモリ位
置、入出力装置など適切な宛先に中継する。宛先では、
アダプタが、交換機ネットワークから転送を受け取り、
宛先ＭＩ上の適切な宛先タップに割り込み、あるいはロ
ーカルＭＩについて調停を求め、アドレスされたタップ
に直接転送を送ることができる。

【００５３】１つのノードから別のノードへ、たとえば
ノード０からノード２への典型的なデータ転送には、次
のステップが含まれる。送信側ノード０は、標準のマイ
クロチャネル・バス・シーケンスを使用して、そのロー
カル・マイクロチャネル・バスＢ５００と通信する。Ｍ
ＣＣ １３０は、これらのシーケンスに応答し、それら
のシーケンスを多段交換機ネットワーク３０が理解でき
るシーケンスおよびプロトコルに変換し、そのシーケン
スおよびプロトコルがインタフェースＳ６００を介して
通信される。したがって、ノード０からの通信は、ＭＣ
バスＢ５００を介してＭＣＣ １３０に渡され、ＭＣＣ
１３０は通信フォーマットを変換し、それをインタフ
ェースＳ６００を介して多段交換機ネットワーク３０に
渡す。多段交換機ネットワーク３０は、受信側ノード２
への接続を形成するようＭＣＣ１３０から指令を受け、
通信データが多段交換機ネットワーク３０を介して交換
機インタフェースＳ６０２に渡される。次いで、ＭＣＣ
１３２によってデータが受信され、再び標準ＭＣフォ
ーマットに変換され、マイクロチャネル・バスＢ５０２
を介して受信側ノード２に渡される。

【００５４】多段交換機ネットワーク３０との間のイン
タフェースＳ６００ないしＳ６０ｎは、あらゆるＰＣま
たはワークステーション用の拡張インタフェースを提供
する。これによって、ＰＣまたはワークステーション
は、それ自体のマイクロチャネル・アイランド上に常駐
する必要はなく、多段交換機ネットワーク３０の相互接
続の範囲内のどこにあってもよい、プロセッサ、メモリ
位置、および入出力装置と通信することができる。

【００５５】図２は、本発明によるマイクロチャネル・
バス−交換機アーキテクチャ・スレーブ・コンバータ装
置の好ましい実施例を示す。ブロック１は、ＰＣやワー
クステーションなど、標準のＭＣベースのハードウェア
を表す。これらのＰＣやワークステーションは、ＭＣ拡
張カードを挿入するための拡張カード・スロットを利用
可能にすることによってＭＣシステムの機能を拡張す
る、ＭＣコネクタ２を有する。ブロック１３０は、本明
細書で開示するマイクロチャネル・バス−交換機アーキ
テクチャ・スレーブ・コンバータ論理機構を表す。この
論理機構は、ＭＣに挿入できるようにＳＡ拡張カード上
に実装され、あるいは同時に開示される交換機ベースの
マイクロチャネル・プレーナ装置上に装着されたチップ
上に実装される。ブロック３０は、最大数千個のノード
を相互接続して並列システムを形成することができる交
換機ネットワークを表す。その典型的な１つのノードが
ブロック１、ブロック２、およびブロック１３０で表さ
れている。ブロック１３０における論理機構は、ＭＣバ
ス・インタフェースを、多段交換機ネットワーク３０と
通信できるように変換する。通信は通常、メッセージの
形で行われ、それがブロック１のＭＣプロセッサからＭ
ＣＣ−Ｓ １３０に、次いでData and ControlOUT信号
によって多段交換機ネットワーク３０に送信される。同
様に、他のＭＣプロセッサから送信されたメッセージ
は、ブロック３０からData and Control IN信号によっ
てブロック１３０に達することができる。着信メッセー
ジは、ブロック１３０で受信され、ブロック１のＭＣプ
ロセッサに送信される。

【００５６】図３を参照すると、ここに示されている手
法は、マイクロチャネル・バス−交換機アーキテクチャ
・スレーブ・コンバータ（ＭＣＣ−Ｓ）チップ８を主構
成要素として持つＳＡ拡張カード６を定義することによ
って、チップによる解決策とカードによる解決策の両方
の利点を組み合わせるものである。チップ８は、ＳＡチ
ップ８と呼ぶが、ブロック１３０の諸機能を含むチップ
である。図３は、ＳＡチップ８と、発振器９、メモリ・
バッファ１５、およびドライバ／レシーバ部分７を含む
ＳＡ拡張カード６のレイアウトを示す。ＳＡ拡張カード
６は、コネクタ１１を介して、図１のＳ８など標準のＭ
Ｃ拡張カード・スロットに挿入される。また、ＳＡ拡張
カード６は、カード側から交換機インタフェース３への
コネクタを提供する。ＳＡ拡張カード６は、個々のＰＣ
またはワークステーションをノードとして多段交換機ネ
ットワーク３０に接続する方法を提供する。

【００５７】通常、並列システムの多段交換機ネットワ
ーク３０は、中央に位置するパッケージに収納される。
図４を参照して、図１のブロック３０の典型的な実施態
様としてＡＬＬＮＯＤＥ交換機ボックスを考えてみる。
この交換機ボックスは、最大１６台のＰＣまたはワーク
ステーションあるいはその両方（ブロックＷ３００ない
しＷ３１６）と通信して並列処理システムを形成するこ
とができる。単一の交換機ボックスは、図７に示すネッ
トワークを使用して、最大１６個のノード間の完全な相
互接続をサポートすることができる。また、この交換機
ボックスは、他の同様な交換機ボックスとカスケード式
に連結して、最大数千台のＰＣまたはワークステーショ
ンあるいはその両方を相互接続する能力をもつ。

【００５８】各ＰＣノードまたはワークステーション・
ノードＷ３００ないしＷ３１６は個々に、図３に示す１
枚のＳＡ拡張カード６を介して交換機ボックス３０Ａに
接続される。ＳＡ拡張カード６は、あらゆるノードＷ３
００ないしＷ３１６において、そのマシンによって提供
される標準拡張カード・スロットの１つに常駐し、約３
ないし３０（１ないし１００フィート）の間の任意の長
さの同軸ケーブル・インタフェース３を介して交換機ボ
ックスと接続を確立するために使用される。同軸ケーブ
ル・インタフェース３は、１４の信号と１４の接地を必
要とする。ケーブル相互接続は、２つの独自の単方向７
信号インタフェースを提供する。このうち１つは、各ノ
ードＷ３００ないしＷ３１６から交換機ボックスへのも
のであり、もう１つは、交換機ボックスから各ノードＷ
３００ないしＷ３１６へのものである。

【００５９】本発明の好ましい実施例で使用される分散
型完全並列交換機は、米国特許出願第０７／６７７５４
３号で開示され、本発明によって、短待ち時間および高
帯域幅で直列データ回線の交換を実行するように適応さ
れた、ＡＬＬＮＯＤＥ交換機（非同期短待ち時間ノード
間交換機）である。ＡＬＬＮＯＤＥ交換機は、中央マト
リックス制御交換機内の交換機ファブリックと同様に高
帯域幅で回線交換機能を提供する。しかし、ＡＬＬＮＯ
ＤＥ交換機は、各交換機内に個々に分散型交換機経路接
続設定および切断制御機構を含み、したがって並列設定
が可能であり、待ち時間が短く、中央点に障害が発生し
ない。

【００６０】図５ないし図１１は、前述の米国特許出願
第０７／６７７５４３号と共通する図であることに留意
されたい。図５ないし図１１は、ＡＬＬＮＯＤＥ交換機
の４×４クロスバー実施態様であり、交換概念の原則お
よび速度を例示している。

【００６１】図５を参照すると、好ましい実施例は４×
４交換装置１２である。ここで、本発明の機能は、４組
の入力信号のいずれかを相互に排他的に、未使用の４つ
の出力ポートのいずれかに接続する手段を提供すること
である。４×４交換装置１２は、任意の時間に最大４つ
の接続を同時にサポートすることができる。たとえば、
入力１を出力３に、入力２を出力４に、入力３を出力２
に、入力４を出力１に接続することができる。

【００６２】本発明の交換装置１２は１方向装置であ
る。すなわち、データは前記交換装置１２中をその入力
ポートから出力ポートへと１方向にだけ流れる。交換装
置１２のインタフェースは、図５で詳細に定義されてい
る。交換装置１２への各入力ポートにおける１組の線３
１、３２、３３、３４は、各出力ポートにおける１組の
線４１、４２、４３、４４と番号および機能が同じであ
る。各入出力ポートへのこの２組のインタフェース線
は、７つの独自の信号を含む。これらの線とは、４本の
ディジタル・データ線と３本のディジタル制御線（ＶＡ
ＬＩＤ、ＲＥＪＥＣＴ、ＡＣＣＥＰＴ）である。各ポー
トにおける信号は、関連するポート（Ｘ）の方向および
番号を示すＩＮＸ−またはＯＵＴＸ−という接頭部で区
別される。４本のディジタル・データ線および１本のＶ
ＡＬＩＤ線では、交換装置１２中をその入力から出力に
向かう方向に信号が流れ、ディジタルＲＥＪＥＣＴ制御
線およびディジタルＡＣＣＥＰＴ制御線では反対方向に
信号が流れる。

【００６３】図２に示すように、各１方向交換インタフ
ェース・セットは、多段相互接続ネットワーク３０中を
制御信号およびデータを伝送するために７つの信号しか
必要としない。ディジタル・データおよび制御信号の転
送幅は１度に１／２バイト（４ビット）である。必要な
信号は、次のとおりである。

【００６４】ＤＡＴＡ：交換接続を指令し、ディジタル
・データ・メッセージまたはディジタル制御ヘッダを伝
送するために使用される４つの並列信号。

【００６５】ＶＡＬＩＤ：活動状態のときは、ディジタ
ル・メッセージ、制御ヘッダ、またはアナログ波形が伝
送中であることを示す。非活動状態のときは、ＲＥＳＥ
Ｔコマンドを示し、すべての交換機をＩＤＬＥ状態にリ
セットさせる。

【００６６】ＲＥＪＥＣＴ：信号の流れが、ＤＡＴＡ信
号およびＶＡＬＩＤ信号と反対方向である。活動状態の
ときは、ＲＥＪＥＣＴ条件またはエラー条件が検出され
たことを示す。

【００６７】ＡＣＣＥＰＴ：信号の流れが、ＲＥＪＥＣ
Ｔ信号と同じ方向である。ロー状態のときは、メッセー
ジを受信し、正確かどうかを検査中であることを示す。
活動状態のときは、メッセージを正しく受信したことを
示す。

【００６８】図６に示すように、複数の入力ポートおよ
び出力ポートを有する、ノード用のＡＬＬＮＯＤＥ交換
装置が設けられ、Ｉ個の入力のどれをもＺ個の出力のど
れにも接続できるように、各入力ポート用の接続制御回
路と各出力ポート用のマルチプレクサ制御回路を備えて
いる。ここで、ＩおよびＺは、２以上の任意の独自の値
をとることができる。

【００６９】図６は、４×４クロスバーＡＬＬＮＯＤＥ
交換装置を示している。ここで、ＡＬＬＮＯＤＥ交換装
置１０は１方向装置である。すなわち、データは前記交
換装置１０中をその入力ポートから出力ポートへと１方
向だけに流れる。前記交換装置１０は１方向装置である
が、４×４ ＡＬＬＮＯＤＥ交換装置１０を図６に示す
ように接続すると、４つのノード（２０、２２、２４、
２６）間の２方向通信がサポートできる。各ノード２
０、２２、２４、２６は２組の１方向相互接続線を有
し、１組は交換機１０に向かい、１組は交換機１０から
くる。交換装置１０の内部の破線は、前記交換装置の機
能が、INPUT PORT 1などの入力ポートを４つの可能な出
力ポートの１つに接続することであることを示してい
る。交換装置１０は、各入力ポートに対してまったく同
じ機能を提供し、各ポートをどの未使用出力ポートにも
接続できるようにする。

【００７０】図７を参照すると、８つの交換装置１０ブ
ロックをカスケード式に連結することによって、システ
ムにおけるノードの数をモジュール式に増す方法が示さ
れている。８つのカスケード連結された交換機を１０Ａ
ないし１０Ｈで表して、それらが交換装置１０の同一の
コピーであって、入力ポートおよび出力ポートの配線だ
けが異なることを示す。１６個のノードのどれも、２つ
の交換装置１０ブロックを通過する接続を介して他のど
のノードとも通信できることに留意されたい。たとえ
ば、ノード５は、交換機１０Ｂおよび交換機１０Ｈを通
過してノード１５にメッセージを送信することができ
る。すべての接続は２つの交換装置１０ブロックを通っ
て確立されるので、８つの交換装置１０ブロックから成
るネットワークを２段交換ネットワークと呼ぶ。３つの
段、４つの段などを使用することによって、同様に交換
装置１０ブロックから他の多段ネットワークを構成する
ことができる。したがって、このネットワークを使用し
て、交換機ネットワーク３０のサイズを変更し、ＰＣま
たはワークステーションあるいはその両方を追加して、
拡張されたある数の交換機ネットワーク・ポートに相互
接続するだけで、ＰＣまたはワークステーションあるい
はその両方から成る並列システムのサイズをモジュール
式に増やすことができる。

【００７１】図８を参照すると、ＡＬＬＮＯＤＥ交換装
置１０を通る単純なデータの流れの機能図が示されてい
る。図８では、分かりやすくするために、各入力ポー
ト、交換機内部、および各出力ポートにおける、ＶＡＬ
ＩＤ線および４本のデータ線を１本の線で示してある。
たとえば、IN PORT 1において交換機１０に入るＶＡＬ
ＩＤ線および４本のデータ線は、交換装置１０の５つの
内部機能ブロック、すなわちブロック５０Ａ、６０Ａ、
６０Ｂ、６０Ｃ、６０Ｄに向かう。ブロック５０Ａは、
４つの可能な出力ポートのうちのどれを入力ポート１と
接続するかについて判断を下す。各入力ポートからのＶ
ＡＬＩＤ線および４本のデータ線は、各出力マルチプレ
クサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０Ｄ）に
向かう。これによって、任意の入力ポートを任意の出力
ポートに接続することが可能になる。４つの出力マルチ
プレクサ・ブロック（６０Ａ、６０Ｂ、６０Ｃ、６０
Ｄ）はそれぞれ、４本の可能な入力ポート線の組のうち
のどれを各出力ポートに接続するかについて、各制御ブ
ロック（５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ）から独自に
指令を受ける。たとえば、制御ブロック５０Ａは、入力
ポート１を出力ポート３に接続するようにマルチプレク
サ６０Ｃに指令することができる。制御ブロック５０Ｂ
は、入力ポート２を出力ポート１に接続するようにマル
チプレクサ６０Ａに指令することができる。制御ブロッ
ク５０Ｃは、入力ポート３を出力ポート２および出力ポ
ート４にマルチキャスト式に接続するようにマルチプレ
クサ６０Ｂおよび６０Ｄに指令することができる。３つ
の接続をすべて同時にまたは異なる時間に確立すること
が可能である。マルチプレクサ６０Ａないし６０Ｄが、
入力ポートから出力ポートへと１方向に信号が流れる、
交換機１０中をＶＡＬＩＤ信号およびデータ信号が移動
する接続を形成するのと同時に、マルチプレクサ６１Ｄ
およびＡＮＤゲート６３Ｄが、出力ポートから入力ポー
トへと反対方向に信号が流れる、ＲＥＪＥＣＴ信号およ
びＡＣＣＥＰＴ信号用の信号接続をそれぞれ形成する
（典型的な実施態様をブロック６１Ｄおよび６３Ｄで示
す。同様なブロックが各入力ポートに結合されてい
る）。このＲＥＪＥＣＴ信号およびＡＣＣＥＰＴ信号
は、カスケード式ネットワークにおける以後の交換機１
０の各段によってまたはＶＡＬＩＤ信号および４つのデ
ータ信号を受信し解釈する装置によって取られたアクシ
ョンの肯定フィードバック指示を交換機１０に提供す
る。ＶＡＬＩＤ信号の制御下で４つのデータ信号にわた
って交換装置１０を通って伝送される制御ヘッダまたは
ディジタル・メッセージは、指令された接続を確立でき
ない場合は任意のネットワーク段によって、またその時
点でメッセージを受信できない場合または伝送中にエラ
ーを検出した場合は受信側装置によって拒絶することが
できる。受信側装置はまた、ＡＣＣＥＰＴ信号をパルス
発信することによって、コマンドまたはメッセージが
（エラーが検出されずに）正しく到着したかどうかを確
認することができる。ＲＥＪＥＣＴ信号およびＡＣＣＥ
ＰＴ信号はデータの流れと反対方向に進むので、試みら
れた伝送が正しく受信されたかそれとも拒絶されたかに
ついての肯定指示を送信側に報告する手段となる。

【００７２】図９を参照すると、ブロック５６、５２、
５４は、交換装置１２の一部分である交換装置１４へと
またそれを通って伝送できるメッセージの形の多重線
（並列）／直列ディジタル・データを生成するための典
型的な方法を示している。交換装置１２への他の各入力
ポートでも、ブロック５６、５２、５４で提供されるの
と同様の並列／直列データ生成論理回路が使用できる。
入力データ線の各組は、４つのシフト・レジスタ５４に
よって同じクロックに対して同期化された所与の入力ポ
ートに、４本の直列データ線を提供する。シフト・レジ
スタ５４は、同一のクロッキング信号（図６の１００Ｍ
Ｈｚ）で制御される４本のデータ同期線３１をシフトす
ることによって並列／直列データを作成する。しかし、
交換装置１４の４つの異なる入力ポート・ソース（図３
の３１、３２、３３、３４）は、異なる非同期１００Ｍ
Ｈｚクロッキング信号に基づき、相互に非同期にするこ
とができる。

【００７３】交換装置１４を通って並列／直列メッセー
ジを送信するためのプロセスは、伝送すべきデータ・メ
ッセージを累積するＦＩＦＯ ５６を伴う。次に伝送す
るメッセージ全体が、バッファ５２に移される。バッフ
ァ５２に格納されたメッセージは、伝送の準備としてシ
フト・レジスタ５４に移され、データ・ビット０をシフ
ト・レジスタ１の第１ビットに、データ・ビット１をシ
フト・レジスタ２の第１ビットに、データ・ビット２を
シフト・レジスタ３の第１ビットに、データ・ビット３
をシフト・レジスタ４の第１ビットに、データ・ビット
４をシフト・レジスタ１の第２ビットに等々入れること
によって、データが４つのシフト・レジスタ５４に拡散
される。そうすると、シフト・レジスタ５４は、メッセ
ージ全体が伝送されるまで並列／直列データが連続的に
流れるような形で、４つの同期データ線を介して交換装
置１４に直列データを送信し始める。交換装置１４は、
（インタフェース３１を介してシフト・レジスタ５４か
ら交換装置１４に入る直列データの最初の２クロック・
サイクルに）最初に伝送された８つのビットを使用し
て、交換装置１４を通る接続経路を選択し確立する。図
９の例では、交換装置が、インタフェース３１における
８本の個々の線がそれぞれインタフェース４２における
対応する各線に独自にかつ直接に接続されるような形
で、入力ポート１（３１）と出力ポート２（４２）の一
時的接続を確立する様子を破線で示す。

【００７４】図１０を参照すると、交換装置１４の入力
ポートと出力ポートの典型的な直列波形が示されてい
る。交換機は、シフト・レジスタ５４によって送信され
た直列伝送の最初の８ビットを削除し、それらを使用し
て、インタフェース３１からインタフェース４２への接
続などの接続を確立し保持する。この例における直列メ
ッセージの残り部分は、インタフェース３１からインタ
フェース４２に直接に転送されるので、インタフェース
４２には、インタフェース３１が受信するメッセージと
まったく同じメッセージから最初の８ビットを削除した
ものが見える。この部分は、直列データが交換装置１４
を通過する際に発生する回線遅延だけ遅延されている。
交換装置１４は、インタフェース３１を介して入ってく
る直列データを、いかなる形でもバッファリングまたは
再クロックしない。交換装置１４は、インタフェース３
１を介して受信した入力波形を、最初の８ビットをはぎ
取る以外はいかなる形でも変更せず、可能なかぎり迅速
に出力インタフェース４２に反射するだけである。

【００７５】インタフェース（３１など）を介して交換
機１４の入力ポートに、進行中の転送がないことを示す
ための規約は、４本のデータ線で示される連続したＩＤ
ＬＥコマンドを発行することであり、ＶＡＬＩＤ制御線
は論理０に保持される。いずれかの入力線で論理１が検
出された場合は、ＩＤＬＥ状態から離れたことを示し、
選択および転送が開始していることを交換機に示す。同
様に、進行中の活動状態な転送がないときは、交換機か
らの出力線がＩＤＬＥ状態に（すべて０に）保持され
る。

【００７６】一般に、（入力ポートから出力ポートへ
の）どの接続を確立すべきかをすべての交換機に指令す
る経路選択方式が必要である。交換装置１０の場合、経
路選択コマンドは、データが転送されるインタフェース
と同じインタフェース、すなわち各入力ポートと結合さ
れた４本のデータ線を介して交換機に伝送される。選択
情報は、指令された相互接続が確立でき、データが指令
された宛先に流れることができるように、データより前
に転送しておかなければならない。選択情報は、入力ポ
ート番号（１ないし４）を識別する必要はない。なぜな
ら、入力ポート番号は特定の入力を介して交換機に達す
るが、交換機はどの入力ポート上でデータを受信するか
をすでに知っているからである。したがって、選択情報
は、交換装置１０の４つの出力ポートのうちの接続すべ
き出力ポートの番号（１ないし４）を指定するだけでよ
い。ここで推奨される経路選択方式は、ゼロ復帰を伴う
Ｎ−１コード化である（DEAD FIELDと呼ばれる）。

【００７７】図１１を参照すると、交換装置１０に制御
情報およびディジタル・データ情報を送信するための厳
密な直列ビット・パターンおよび制御信号活動化の典型
的な例が示されている。この例では、図７に示したカス
ケード連結２段交換ネットワークを参照し、ネットワー
クを通ってノード１から交換装置１０Ａおよび１０Ｆを
通りノード７にデータを送信する。この接続を確立する
には、入力ポート１を、第１段交換装置１０Ａの出力ポ
ート２と、第２段交換装置１０Ｆの出力ポート３に接続
しなければならない。入力ポート１に送信され、交換装
置１０Ａおよび１０Ｆにおいて所望の接続を発生させる
信号シーケンスは、図７に示されている。１および０の
信号シーケンスでは、時間が左から右へ経過するので、
クロック時間−２に見える値が最初に交換機１０Ａに到
達し、クロック時間−１における値が次に到達し、以下
同様である。IN1-DATA線およびIN1-VALID線の値はすべ
てゼロであり、それらの値はＩＤＬＥを示すので、時間
−２から時間−１までの間に交換機１０Ａで何も起こら
ない。クロック時間０に、IN1-VALID線が論理１にな
る。これによって、入力ポート１がデータを受信するこ
とができるようになり、交換機１０Ａの準備が行われる
が、この時点では、交換機１０Ａで接続やアクションは
発生しない。IN1-VALID制御線は基本的に、対応する交
換機入力ポートを使用可能にする。IN1-VALIDが論理０
のとき、交換機１０Ａは接続を確立することも、入力ポ
ート１からデータを受信することもできない。入力ポー
ト１はＲＥＳＥＴに保持されている。最後に、クロック
時間１に、交換機１０Ａは、どの出力ポートに接続する
かについてのコマンドを受信する。このコマンドは、完
全にクロック時間１の間に受信される。

【００７８】クロック時間１に送信されたコマンド・ビ
ット・パターンは、交換機１０Ａが出力ポートへの接続
を確立するために使用する。このプロセスは、経路選択
動作と呼ばれ、完全に交換機１０Ａの内部で発生する。
このＡＬＬＮＯＤＥ交換機の発明で実施される経路選択
手法は、４つのIN1-DATA線にそれぞれ、選択すべき交換
機１０Ａの一義的出力を定義させることである。たとえ
ば、時間１に論理１になるIN1-DATA1信号は、交換機１
０Ａに出力ポート１に接続するよう指令し、IN1-DATA2
は出力ポート２への接続を指令する。この例では、クロ
ック時間１にIN1-DATA2が論理１になるので、それによ
って、交換機１０Ａは出力ポート２に接続するよう指令
を受ける。言い換えると、接続アルゴリズムは、入力ポ
ートが使用可能になった後に最初に論理１になるデータ
入力線が、その入力ポートが確立すべき接続を定義する
ということである。これは相互に排他的なプロセスであ
り、通常の場合、クロック時間１に論理１となることが
できるデータ線は１本だけである。他の３本のデータ線
は０でなければならない。選択情報の１ビットは論理１
であることが保証されるので、交換機１０Ａは、転送が
開始することを示す追加のビットを必要とせずに、伝送
の開始を認識することができることに留意されたい。交
換機１０Ａは、データ線から４つのビットを除去し、図
１１の制御ブロック５０Ａの選択レジスタにそれを格納
することによって、指令された接続を確立する。クロッ
ク時間１に伝送されたビットは交換機１０Ａを通過して
交換機１０Ｆに送られず、その代わり、交換機１０Ａ
は、クロック時間２に対応する次の４ビットを次の交換
機１０Ｆに渡し始める。しかし、図１１に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間２に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。その目的については、後で説明する。

【００７９】クロック時間２に、交換機１０Ａの入力ポ
ート１から出力ポート２への接続が確立され、この接続
によって、クロック時間２に信号シーケンスが交換機１
０Ａと相互接続線を介して交換機１０Ｆの入力ポート１
に伝送される。この時点以降、交換機１０Ａは単に、後
続のデータをただちに交換機１０Ｆの入力ポート１に送
るだけである。交換機１０Ａは、その入力ポート１のイ
ンタフェースを介して交換機１０Ａに提示される他のデ
ータ・パターンを検査せず、また該データ・パターンに
対して何らアクションを取らない。交換機１０Ａは、入
力ポート１を介して受信したすべてのデータ・パターン
をただちに出力ポート２および交換機１０Ｆに渡すだけ
である。したがって、クロック時間２に、交換機１０Ａ
とそれに結合されたケーブルにおける遅延がゼロである
と仮定すると、交換機１０Ｆの入力ポート１には、ＶＡ
ＬＩＤ信号が立ち上がり、４本のデータ線上のすべてゼ
ロのDEAD FIELDが交換機１０Ｆの入力ポート１に入って
くるのが見える。このようにして、時間２に、交換機１
０Ｆの入力ポート１は、以前に時間０に交換機１０Ａの
入力ポート１が使用可能になったのと同じ方式で使用可
能になる。

【００８０】この例では、クロック時間３にIN1-DATA3
が論理１になり、それによって交換機１０Ｆは、交換機
１０Ａがクロック時間１に入力ポート１を出力ポート２
に接続するよう指令を受けたのと同様に、入力ポート１
を出力ポート３に接続するよう指令を受ける。交換機１
０Ｆは、指令された接続を確立する際、クロック時間３
にデータ線から４ビットを除去し、図５の制御ブロック
５０Ａの一部である選択レジスタにそれを格納する。ク
ロック時間３に伝送されたビットは、交換機１０Ｆを通
ってノード７に渡されず、その代わりに、交換機１０Ｆ
は、クロック時間４に対応するデータの次の４ビットを
ノード７に渡し始める。しかし、図１１に示すように、
選択コマンドに続く情報ビット（この例では、クロック
時間４に４本のデータ線によって伝送される情報ビッ
ト）は常にすべて０でなければならない（DEAD FIEL
D）。したがって、クロック時間４までに、交換機１０
Ａおよび１０Ｆは、ノード１からノード７に直接データ
を転送するための接続経路を確立し終えている。クロッ
ク時間５までノード７にはＩＤＬＥコマンドしか見な
い。ノード７は、時間４に交換機１０ＦからのOUT3-VAL
ID線が活動状態になることを知り、時間５に使用可能に
なってデータの受信を開始する。時間５以降、ノード７
は交換機１０Ｆからの４本のOUT3-DATA線を介してノー
ド１からのデータを受信することができる。実際のデー
タが伝送されるプロトコルは、マンチェスタ・コード
化、プリアンブル付き８／１０ビット・コード化など通
常のフォーマットのどれでもよい。しかし、図１０に示
す好ましい実施例は、時間５にすべて１の同期化フィー
ルドと、それに続くＮＲＺデータ・メッセージである。
このデータ・メッセージは、転送のワード・カウント長
を指定することができる。すべて１の同期化フィールド
を実際のデータ・メッセージの接頭部として使用する目
的は、受信側ノード７が１クロック時間で送信側ノード
１と同期化できるようにすることである。その際に、デ
ータ転送に関与する２つのノードが、相互に非同期のク
ロッキング・システムを持つが、指定された許容差の範
囲内で同じ周波数で動作するものと仮定されている。

【００８１】好ましい実施例では、クロック時間６およ
びクロック時間７に、まずメッセージのワード・カウン
ト長が送られる。ノード７は次に、長さのカウントを減
分し、転送がいつ完了するかを検出することができる。
ノード７は次に、選択されたエラー検出方式（パリテ
ィ、ＥＣＣ、またはＣＲＣ）を使用してメッセージが正
確かどうか検査することができる。メッセージを正しく
受信しなかった場合、ノード７はそれに応答して、クロ
ック時間ｎ＋１およびｎ＋２に、交換機１０Ｆに戻るＡ
ＣＣＥＰＴインタフェース線を活動化する。交換機１０
Ｆは交換機１０ＡにＡＣＣＥＰＴ指示を返し、交換機１
０Ａはこの指示をただちにノード１に返す。これは、ノ
ード１に対して、転送が首尾よく完了したことを示し、
ノード１は交換機１０ＡへのＶＡＬＩＤ線および４本の
データ線をゼロにリセットする。これによってデータ転
送は完了し、ＩＤＬＥ状態に戻る。交換機１０ＡへのIN
1-VALID入力線が時間ｎ＋３にゼロになると、交換機１
０Ａの入力ポート１は、出力ポート２への接続を切断
し、ＩＤＬＥ状態に戻る。交換機１０Ｆはただちに、IN
1-VALID入力線がゼロになるのを知り、出力ポート３へ
の接続を切断し、ＩＤＬＥ状態に戻る。したがって、わ
ずか１クロック時間で、接続を切断し、交換機がＩＤＬ
Ｅ状態に戻ることができる。伝送すべき別のメッセージ
がノード１にある場合、ノード１は次のメッセージをバ
ッファ５２およびシフト・レジスタ５４にロードし（図
６）、時間ｎ＋４にノード７またはその他のノードへの
伝送を開始することができる。唯一の制限は、ある転送
の終了を別の転送が始まる前に示すため、ノード１で生
成されるＶＡＬＩＤ信号が、最短の１クロック時間（時
間ｎ＋３）でゼロに戻らなければならないことである。

【００８２】ノード７は、ワード・カウントがクロック
時間ｎにゼロになった後に受信したメッセージ中でエラ
ーを見つけた場合、それに応答して、交換機１０Ｆに戻
る（ＡＣＣＥＰＴではなく）ＲＥＪＥＣＴインタフェー
ス線を活動化する。交換機１０Ｆは、ノード７からの着
信ＲＥＪＥＣＴ信号を使用してノード７への接続を切断
し、ＩＤＬＥ状態に戻り、交換機１０ＡにＲＥＪＥＣＴ
指示を転送する。交換機１０Ａは、接続を切断してＩＤ
ＬＥに戻った後、ただちにノード１にＲＥＪＥＣＴ指示
を返す。ノード１は次に、転送が拒絶されたことを示
し、交換機１０ＡへのＶＡＬＩＤ線および４本のデータ
線をゼロにリセットすることによってＩＤＬＥ状態に戻
る。その後、ノード１はバッファ５２からシフト・レジ
スタ５４を再ロードし、伝送を最初（クロック時間−
１）からやり直すことによって、伝送を再び試みること
ができる。再伝送は、前に拒絶された伝送と同じ経路を
介して行うことができる。ネットワークを通る代替経路
が実施されている場合は、別の経路を試みることもでき
る。同一のメッセージに対して、指定された回数のＲＥ
ＪＥＣＴが発生するなど、連続してＲＥＪＥＣＴに出会
った場合は、エラー報告機構を呼び出すことができる。

【００８３】また、ネットワーク経路におけるどの交換
機１０も、メッセージを拒絶することができる。これ
は、次の２つの場合のいずれかで可能である。

【００８４】１）ＢＵＳＹ（ビジー）−交換機がそれに
接続するよう指令を受ける出力ポートがＢＵＳＹである
（すなわち、以前に確立された接続によって出力ポート
が使用されている）場合、直前のネットワーク段または
送信側（ネットワークの第１段でＢＵＳＹを検出した場
合）に戻るＲＥＪＥＣＴ線を活動化することによって、
コマンドを発行している入力ポートにこの条件を示す。
たとえば、図８に示す例では、１０Ａがクロック時間−
２に、入力ポート４を出力ポート２に接続するコマンド
を受信していた場合、入力ポート１がクロック時間１に
出力ポート２への接続を要求したとき、その接続は活動
状態になっていたはずである。この場合、出力ポート２
はクロック時間１にＢＵＳＹであり、交換機１０Ａはノ
ード１へのIN1-REJECT線を活動化する。上述のように、
送信側は、拒絶されたメッセージがあればそれを再試行
することができる。

【００８５】同様に、交換機１０Ａにおいても首尾よく
接続を確立することができるが、クロック時間３に交換
機１０Ｆの出力ポート３がＢＵＳＹになり、それによっ
て交換機１０Ｆが交換機１０ＡにＲＥＪＥＣＴ信号を発
行することができる。それによって、交換機１０Ａは、
接続を切断してＩＤＬＥに戻った後、ただちにノード１
にＲＥＪＥＣＴを返す。

【００８６】２）同時ＣＯＮＴＥＮＴＩＯＮ（競合）−
上述のように、入力ポート４がクロック時間−２に交換
機１０Ａの出力ポート２への接続を（クロック時間１に
入力ポート１からそのコマンドが発行される前に）確立
するのでなく、複数の入力ポートがほぼ同時に同じ出力
ポートへの接続を試みることが可能である。これを、利
用可能な出力ポートに対するＣＯＮＴＥＮＴＩＯＮ（競
合）と呼ぶ。たとえば、入力ポート１と入力ポート４が
共にクロック時間１に同時にコマンドを送って、出力ポ
ート２への接続を要求したものとする。本発明では、ま
ず競合している入力ポート１および入力ポート４の両方
を出力ポート２に接続することによってこの競合を解決
する。その正味の効果は、２つの入力ポートが出力ポー
ト２に電気的に接続されることであり、出力ポート２
は、両方のソースからの信号の論理和をとる。クロック
時間２に、２つの入力ポートの論理和によってエラーが
発生することはない。なぜなら、入力ポート１上と入力
ポート４上に存在する値は同じだからである。各入力ポ
ートのＶＡＬＩＤ線は論理１であり、各入力ポートのデ
ータ線はDEAD FIELD（論理０）を含んでいる。しかし、
クロック時間３には各ソースからの信号が異なる可能性
があり、クロック時間３以降に２つの入力ポートが共に
接続されたままである場合は、エラーが発生する可能性
がある。言い換えると、交換機１０Ａは、複数の入力を
同一の出力に接続するというそれ自体が下した判断を１
サイクル時間（クロック時間２）の間に訂正する。交換
機１０Ａはクロック時間２に、複数の入力が所与の出力
に接続されていることを検出することによってこの処置
をとる。交換機１０Ａは次に、それらの複数の接続のう
ち１つを除くすべてをリセットする処置をとり、クロッ
ク時間３が発生する前にそれを行う。どの接続をリセッ
トしどの接続を維持するかの判断は、優先順位に基づい
て下される。好ましい実施例では、次のような単純な優
先順位方式が使用される。入力ポート１が競合している
場合、該ポートが接続の権利を得る。入力ポート１が競
合しておらず、入力ポート２が競合している場合は、入
力ポート２が接続の権利を得る。入力ポート１および２
が競合しておらず、入力ポート３が競合している場合
は、入力ポート３が接続の権利を得る。入力ポート４が
接続の権利を得るのは、他の入力ポートが接続を要求し
ていない場合だけである。この例に優先順位選択を適用
すると、入力ポート１は出力ポート２への接続を維持す
ることができるが、入力ポート４から出力ポート２への
接続はクロック時間２にリセットされる。その結果、Ｒ
ＥＪＥＣＴ信号が交換機１０Ａから入力ポート４に通常
の方式で発行される。

【００８７】したがって、本発明におけるDEAD FIELDの
目的は、１交換機段当たり１クロック時間で同時競合を
解決できるようにすることである。DEAD FIELDの第２の
目的は、前のクロック時間に活動状態であった選択ビッ
トを立ち下がらせ、直列選択データをカスケード連結さ
れた交換機へと運ぶ４本のデータ線の両端間に存在する
可能性のあるタイミング・スキューを補償することであ
る。交換機に接続の確立を指令するデータ・ビットの立
上りと立下りの両方によって、非クロッキング交換機に
２つのクロック・エッジ（立上りおよび立下り）が与え
られ、そのとき、トリガし判断を下すことができる。こ
れが、ＡＬＬＮＯＤＥ交換機で利用可能なただ２つの意
志決定時間である。

【００８８】メッセージの形のデータは、多段交換機ネ
ットワーク３０を介して、該ネットワーク３０に接続さ
れた任意のノードから該ネットワーク３０に接続された
他の任意のノードに送信することができる。各メッセー
ジの宛先は、どのノードがメッセージを受信するかを示
す宛先ＩＤ番号によって指定される。宛先ＩＤ（ＤＩ
Ｄ）番号は、ネットワークに付加されたノードの物理ノ
ード番号と等しく、メッセージの発信元とは無関係であ
る。たとえば、ノード１０にメッセージを送信しようと
する任意のノード１ないし１６は、ＤＩＤ＝１０宛にメ
ッセージを送信する。ＤＩＤは、メッセージをネットワ
ークにおける正しい経路に経路指定するために使用さ
れ、その結果、該メッセージが適切な宛先だけ（この場
合、ノード１０）に到着する。ＤＩＤは、ネットワーク
用の経路指定情報を形成するために２つの２ビット２進
値にセグメント化された宛先ノード番号の２進表現であ
る。図１１に示すように、各２ビット値は、交換機ネッ
トワークの１段の経路指定を制御するためのStage Conn
ection（段接続）コマンドとして復号され、４本のＤＡ
ＴＡ線上を送信される。これらの値は、２ビット・コー
ド化グループとして発生する。各４×４交換機１０にお
いて４つの可能な出力ポートのうちの１つを選択するの
に２ビットが必要だからである。たとえば、図７に示す
２段ネットワークでは、宛先ＩＤ番号１０の４ビット２
進表現は（１０，１０）である。ここで、最初の２ビッ
ト（１０）は、交換機段１で選択される出力ポートを示
し、次の２ビットは、（１０）を、交換機段２で選択さ
れる出力ポートとして示す。たとえば、ノード１がノー
ド１０にメッセージを送信しようとする場合、交換機段
１で選択される出力ポートは、交換機１０Ａの右側にあ
る第３の出力ポートである（段１の選択値（１０）に対
応する）。ノード１は、交換機１０Ａを介して図７の交
換機１０Ｇの第１の入力ポートへの接続を形成する。次
に、交換機１０Ｇは、第２の２ビット２進値（０１）に
よって、ノード１０があるこの第２の出力ポートへの接
続を確立するよう指令を受ける。このようにして、ノー
ドの番号付けがノード０から始まる場合は宛先ＤＩＤ番
号の２進表現、ノードの番号付けがノード１から始まる
場合は宛先ＤＩＤ番号から１を引いた値の２進表現だけ
に基づいて、ノード１からノード１０への接続が完成す
る。

【００８９】本発明では、ＭＣスレーブ・インタフェー
スを多段交換機ネットワーク３０インタフェースに接続
する。ここで、ＭＣスレーブ・インタフェースに話を移
すと、マイクロチャネル・アーキテクチャは次のものか
ら構成される。 ・調停バスおよび関連する信号 ・アドレス・バスおよび関連する信号 ・データ・バスおよび関連する信号 ・割込み信号 ・その他の信号およびｍｃｌｏｎｇ信号 ・下記の信号用の任意選択の拡張機能 −整合メモリ拡張信号 −ビデオ拡張信号

【００９０】ＳＡ拡張カード６は、３２ビットおよび６
４ビットのデータ・ストリーミング能力により、メモリ
または入出力スレーブとしての動作をサポートするため
に必要なすべてのＭＣ信号を実施する。好ましい実施例
では、整合するメモリおよびビデオ用の任意選択の拡張
機能は実施しない。

【００９１】本開示を通じ、単一の名前の前に負の符号
（−）がある場合は、信号が低電圧またはダウン・レベ
ルのとき活動状態であることを示す。負の符号がない場
合は、信号が高電圧またはアップ・レベルのとき活動状
態である。たとえば、−ＣＭＤは信号が活動状態でロー
であることを指定する。また、ＡＲＢ／−ＧＮＴは、ハ
イ・レベルのときＡＲＢ状態であり、ロー・レベルのと
き−ＧＮＴ状態である。

【００９２】・調停バスおよび関連する信号 調停バスおよび関連する信号により、調停参加者（シス
テム・マスタ、バス・マスタ、およびＤＭＡスレーブ）
がチャネルの所有権を要求し獲得することが可能にな
る。複数の調停要求を解決する場合、最高の優先順位を
持つ要求側にチャネルの所有権が与えられる。

【００９３】ＡＲＢ０−ＡＲＢ３（調停バス）：これら
の信号線は、調停バスを構成する。これらの信号は、シ
ステム・マスタ、バス・マスタ、およびＤＭＡスレーブ
がチャネルの所有権を要求する際に、それらの装置によ
って駆動され、その調停レベルを示す。ＡＲＢ０（最下
位）ないしＡＲＢ３（最上位）は、最大１６の調停レベ
ルをサポートする。

【００９４】調停バスの最高値（Ｘ'Ｆ'）は最低の優先
順位を持ち、最低値（Ｘ'０'）は最高の優先順位を持
つ。調停参加者は、調停手順に参加する際、ＡＲＢ／−
ＧＮＴの立上りの直後にその調停レベルを提示しなけれ
ばならない。すべての調停参加者は調停バスをモニタ
し、その調停レベルの優先順位が低い装置は、最下位調
停ビットを駆動しないことによって参加を撤回する。

【００９５】優先順位が最高の要求側の調停レベルは、
安定待ち時間の後、調停バス上で有効になる。優先順位
が最高の要求側にチャネルが与えられた後、その要求側
は引き続きバス上でその調停レベルを駆動する。

【００９６】ＡＲＢ／−ＧＮＴ（調停／−許可）：中央
調停制御点だけがこの信号を駆動するが、この信号はす
べての調停参加者によってモニタされる。ＡＲＢ／−Ｇ
ＮＴが負から正に遷移すると、調停サイクルが開始す
る。この信号は、ＡＲＢ状態のとき、調停サイクルが進
行中であることを示す。−ＧＮＴ状態のときは、チャネ
ルの所有権が与えられた旨の肯定応答が中央調停制御点
から調停参加者およびＤＭＡ制御装置に送られることを
示す。この信号は、転送終了（ＥＯＴ）後に中央調停制
御点によってＡＲＢ状態にされる。

【００９７】注意：システム・マスタは、調停中（ＡＲ
Ｂ／−ＧＮＴがＡＲＢ状態）にデータ転送を実行するこ
とができる。

【００９８】−ＢＵＲＳＴ（−バースト）：この信号
は、ＡＲＢ／−ＧＮＴが−ＧＮＴ状態にされた後、チャ
ネルを与えられた調停参加者またはＤＭＡ制御装置によ
って任意選択で駆動される。この信号は、制御側マスタ
が１つまたは複数の連続するデータ転送サイクルの間チ
ャネルを使用することを中央調停制御点に示す。このタ
イプのデータ転送を「バースト転送」と呼ぶ。

【００９９】−ＰＲＥＥＭＰＴ（−プリエンプト）：こ
の信号は、調停参加者が調停を通じてチャネルの使用を
要求する時に使用する。チャネルの所有権を必要とする
調停参加者は、−ＰＲＥＥＭＰＴを活動状態にして、調
停サイクルを発生させる。参加者は、チャネルの制御を
与えられると、−ＰＲＥＥＭＰＴの駆動を停止する。所
有権を与えられていないすべての調停参加者は、引き続
き−ＰＲＥＥＭＰＴを活動状態にすることによって要求
を保留にしておく。バースト転送を使用するすべてのマ
スタおよびＤＭＡスレーブは、−ＰＲＥＥＭＰＴを受信
しなければならない。

【０１００】・アドレス・バスおよび関連する信号 アドレス・バスおよび関連する信号は、メモリ・アドレ
スまたは入出力アドレス（Ｍ／−ＩＯ）をアサートし
て、スレーブがアドレス信号および状況信号（−Ｓ０、
−Ｓ１）をラッチできるようにし、かつメモリ・アドレ
スが１６ＭＢを超えていることを示すために、制御側マ
スタが使用する。

【０１０１】Ａ０−Ａ２３（アドレス・ビット０ないし
２３）：これらの線は、Ａ２４ないしＡ３１と共にアド
レス・バスを構成する。これらの線は、メモリ、入出力
スレーブ、および任意選択でＤＭＡスレーブをアドレス
するために、制御側マスタによって駆動される。Ａ０は
最下位ビットであり、Ａ２３は最上位ビットである。こ
の２４本のアドレス線によって、最大１６ＭＢのメモリ
へのアクセスが可能となる。下位の１６本のアドレス線
（Ａ０ないしＡ１５）だけが入出力動作用であり、１６
本の線はすべて入出力スレーブによって復号されなけれ
ばならない。Ａ０ないしＡ２３は、制御側マスタによっ
て生成される。制御側マスタによって生成された有効ア
ドレスは、チャネル上でラッチ解除されるが、必要なら
ば、スレーブが、−ＡＤＬの立上りもしくは立下りまた
は−ＣＭＤの立上りを使用してこれをラッチしなければ
ならない。

【０１０２】Ａ２４−Ａ３１（アドレス・ビット２４な
いし３１）：（３２ビット拡張）これらの線は、チャネ
ルに付加されたメモリをアドレスするために、制御側マ
スタによってＡ０ないしＡ２３と共に駆動される。Ａ０
は最下位ビットであり、Ａ３１は最上位ビットである。
これらの追加アドレス線により、最大４ＧＢのメモリに
アクセスすることが可能となる。Ａ２４ないしＡ３１
は、制御側マスタによって生成される。制御側マスタに
よって生成された有効アドレスは、チャネル上でラッチ
解除されるが、必要ならば、スレーブが、−ＡＤＬの立
上りもしくは立下りまたは−ＣＭＤの立上りを使用して
これをラッチしなければならない。

【０１０３】注：Ａ０ないしＡ３１は、６４ビット・ス
トリーミング・データ・サイクル中にデータを転送する
ために使用されるが、prototype &smuはこの機能を実施
しない。

【０１０４】−ＡＤＬ（−アドレス復号ラッチ）：この
信号は、制御側マスタによって駆動され、スレーブが有
効なアドレス復号ビットおよび状況ビットをラッチする
ための便利な手段として提供される。

【０１０５】−ＡＰＡＲＥＮ（−アドレス・パリティ・
エネーブル）：（３２ビット拡張）この任意選択信号
は、マスタがバス上にアドレスを置くとき、マスタによ
って活動状態にされる。この信号は、アドレス・パリテ
ィ信号が有効であることをスレーブに示す。ＳＡ拡張カ
ード６が、アドレス・バス・パリティ・ビットの生成お
よび検査をサポートする。

【０１０６】ＡＰＡＲ０−ＡＰＡＲ３（アドレス・パリ
ティ・ビット０ないし３）：（３２ビット拡張）これら
の任意選択信号は、アドレス・バス上にアドレスが置か
れるとき、マスタによって駆動される。これらの信号
は、読取り操作中および書込み操作中にアドレス・バス
上のアドレス・ビットの奇数パリティを表す（奇数パリ
ティとは、パリティ・ビットを含む、データのバイトに
おける１の総数が奇数である状態である）。ＡＰＡＲ
（０）はＡ（０−７）の奇数パリティを表す。ＡＰＡＲ
（１）はＡ（８−１５）の奇数パリティを表す。ＡＰＡ
Ｒ（２）はＡ（１６−２３）の奇数パリティを表す。Ａ
ＰＡＲ（３）はＡ（２４−３１）の奇数パリティを表
す。

【０１０７】読取り操作中および書込み操作中に、マス
タは各有効アドレス・バイトのパリティ・ビットを生成
し、受信側スレーブは任意選択でパリティ検査を実行し
てアドレスの保全性を確認する。＆ｓｍｕは、アドレス
・バス・パリティ・ビットの生成および検査をサポート
する。

【０１０８】注：ＡＰＡＲ０ないしＡＰＡＲ３は、６４
ビット・ストリーミング・データ・サイクル中に−ＤＰ
ＡＲＥＮが活動状態のとき、データ・パリティを表す。
ＡＰＡＲ（０）はＤ（３２−３９）の奇数パリティを表
す。ＡＰＡＲ（１）はＤ（４０−４７）の奇数パリティ
を表す。ＡＰＡＲ（２）はＤ（４８−５５）の奇数パリ
ティを表す。ＡＰＡＲ（３）はＡ（５６−６３）の奇数
パリティを表す。

【０１０９】−ＣＤ ＳＦＤＢＫ（ｎ）（−カード選択
フィードバック）：この信号は、選択されたスレーブに
よって、スレーブの選択に対する肯定応答として活動状
態にされる。（ｎ）は、この信号が各チャネル・コネク
タに対して一義的であることを示す（１コネクタ当たり
１つの独立信号）。この信号は、選択されたスレーブに
よってラッチ解除され駆動される。スレーブは構成手順
中（−ＣＤ ＳＥＴＵＰが活動状態）には−ＣＤ ＳＦ
ＤＢＫを駆動しない。

【０１１０】注：診断コードを含むメモリは、診断操作
中に−ＣＤ ＳＦＤＢＫを駆動してはならない。

【０１１１】ＭＡＤＥ２４（メモリ・アドレス・エネー
ブル２４）：この信号は、制御側マスタによって駆動さ
れ、そのアドレス空間のサイズとは無関係にすべてのメ
モリ・スレーブによって復号される。この信号が活動状
態のとき、Ａ２４ないしＡ３１は定義されない。 ・Ａ０ないしＡ２３だけを駆動するマスタが、ＭＡＤＥ
２４を活動状態にする。 ・Ａ０ないしＡ３１を駆動するマスタは、ＭＡＤＥ２４
を次のように駆動する。 −Ａ２４ないしＡ３１のすべてのビットが０のときは活
動状態。 −Ａ２４ないしＡ３１のいずれかのビットが１のときは
非活動状態。

【０１１２】ＭＩ−ＩＯ（メモリ／−入出力）：この信
号は、制御側マスタによって駆動され、すべてのスレー
ブによって復号される。この信号は、メモリ・サイクル
または入出力サイクルを選択する。この信号がＭ状態の
とき、メモリ・サイクルが選択される。この信号がＩＯ
状態のときは、入出力サイクルが選択される。

【０１１３】−ＳＦＤＢＫＲＴＮ（−選択フィードバッ
ク・リターン）：（３２ビット拡張）この任意選択信号
は、スレーブによって駆動される−ＣＤ ＳＦＤＢＫ
（ｎ）信号の論理積から、システム論理機構によって生
成される。この信号は、スレーブが、マスタによって指
定されたアドレスにスレーブがあることをマスタに示す
肯定応答である。アドレス・パリティをサポートするマ
スタは、この信号を受信しなければならない。

【０１１４】−アドレス信号の組合せ 次表に、次のもの用の有効なアドレス指定信号の組合せ
を示す。 ・アドレス・バス（Ａ０ないしＡ２３と、Ａ２４ないし
Ａ３１） ・Ｍ／ＩＯ ・ＭＡＤＥ ２４ ・ＡＰＡＲ（０−３）

【表１】

【表２】

【０１１５】・データ・バスおよび関連する信号 データ・バスは、８ビット、１６ビット、２４ビット、
または３２ビットのデータを転送するために使用され
る。関連する信号は、マスタが単一の転送サイクルで転
送するデータの量、スレーブのデータ・ポートのサイ
ズ、およびデータ転送のタイプ（読取りか書込みか）を
示す。

【０１１６】Ｄ０ないしＤ１５（データ・ビット０ない
し１５）：これらの線は、Ｄ１６ないしＤ３１と共に、
データ・バスを構成する。データ・バスは、データを転
送する任意のマスタまたはスレーブによって駆動され
る。これらの線（Ｄ０ないしＤ１５）は、データ・ビッ
ト０ないし１５を提供する。Ｄ０は最下位ビットであ
り、Ｄ１５は最上位ビットである。制御側マスタから８
ビット・スレーブへの１６ビット転送は、制御側マスタ
によって２つの８ビット転送に変換され、線Ｄ０ないし
線Ｄ７上を伝送される。８ビット・スレーブは、制御側
マスタと通信する際にＤ０ないしＤ７を使用しなければ
ならない。

【０１１７】Ｄ１６ないしＤ３１（データ・ビット１６
ないし３１）：（３２ビット拡張）これらの線は、Ｄ０
ないしＤ１５と共にデータ・バスを構成する。データ・
バスは、データを転送する任意のマスタまたはスレーブ
によって駆動される。これらの線（Ｄ１６ないしＤ３
１）は、データ・ビット１６ないし３１を提供する。Ｄ
０は最下位ビットであり、Ｄ３１は最上位ビットであ
る。制御側マスタから８ビット・スレーブへの３２ビッ
ト転送は、制御側マスタによって４つの８ビット転送に
変換され、線Ｄ０ないしＤ７上を伝送される。制御側マ
スタから１６ビット・スレーブへの３２ビット転送は、
制御側マスタによって２つの１６ビット転送に変換さ
れ、線Ｄ０ないしＤ１５上を伝送される。

【０１１８】−ＢＥ０ないし−ＢＥ３（−バイト・エネ
ーブル０ないし３）：（３２ビット拡張）これらの信号
は、３２ビット・スレーブによるデータ転送中に、デー
タ・バス上でどのデータ・バイトが有効かを示すために
使用される。連続する８ビット、１６ビット、２４ビッ
ト、または３２ビットのデータ転送は、３２ビット・ス
レーブだけに関する転送中に−ＢＥ０ないしＢＥ３によ
って制御される。これらの信号は、ＴＲ３２が非活動状
態のときは制御側マスタによって、ＴＲ３２が活動状態
のときは（１６ビット・マスタと３２ビット・スレーブ
に関する動作用に）中央変換論理機構によって駆動され
る。これらの信号は、バス上でラッチされず、必要なら
ば、３２ビット・スレーブによってラッチされる。

【０１１９】−ＣＤ ＤＳ １６（ｎ）（−カード・デ
ータ・サイズ１６）：この信号は、１６ビット・スレー
ブおよび３２ビット・スレーブによって、アドレス指定
された位置にある１６ビット・データ・ポートまたは３
２ビット・データ・ポートを示すために駆動される。
（ｎ）は、各チャネル・コネクタに対してこの信号が一
義的であることを示す（１コネクタ当たり１つの独立信
号）。この信号は、有効なラッチ解除されたアドレス復
号から導出される。−ＣＤ ＤＳ １６は、８ビット・
スレーブによっては駆動されず、８ビット・データ・ポ
ートに対して非活動状態である。

【０１２０】−ＣＤ ＤＳ ３２（ｎ）（−カード・デ
ータ・サイズ３２）：（３２ビット拡張）この信号は、
３２ビット・スレーブが、アドレス指定された位置にあ
る３２ビット・データ・ポートを示すために、−ＣＤ
ＤＳ １６と共に駆動される。（ｎ）は、各チャネル・
コネクタに対してこの信号が一義的であることを示す
（１コネクタ当たり１つの独立信号）。この信号は、有
効なラッチ解除されたアドレス復号から導出される。−
ＣＤ ＤＳ ３２は、８ビット・データ・ポートまたは
１６ビット・データ・ポートに対して非活動状態であ
る。

【０１２１】ＣＤ ＣＨＲＤＹ（ｎ）（チャネル作動可
能）：この信号は、通常は活動状態（作動可能）であ
り、スレーブによって非活動状態（作動不能）にされる
と、チャネル・サイクルを完了するための追加時間が使
用可能になる。（ｎ）は、各チャネル・コネクタに対し
てこの信号が一義的であることを示す（１コネクタ当た
り１つの独立信号）。読取りサイクル中、スレーブは、
この信号に作動可能状態された後、指定された時間の間
データが有効であることを保証する。スレーブはまた、
制御側マスタがデータをサンプリングするのに十分な間
データを保持する。スレーブはまた、データを格納する
ためにさらに時間が必要な場合、書込みサイクル中にこ
の信号を使用することができる。この信号は、最初に、
有効なラッチ解除されたアドレス復号および状況活動状
態から導出される。

【０１２２】ＣＨＤＹＲＴＮ（チャネル作動可能リター
ン）：この信号は、ＣＤ ＣＨＲＤＹ（ｎ）の論理積で
あり、システム論理機構によって駆動される。すべての
スレーブがＣＤ ＣＨＲＤＹを活動状態にする場合、こ
の信号は活動状態である。ＣＨＲＤＹＲＴＮにより、制
御側マスタは作動可能情報をモニタすることができる。

【０１２３】−ＣＭＤ（−コマンド）：この信号は、制
御側マスタによって駆動され、データ・バス上のデータ
がいつ有効であるかを定義するのに使用される。この信
号の立下りは、バス・サイクルの終りを示す。この信号
は、スレーブに、データがいつまで有効であるかを示
す。書込みサイクル中は、−ＣＭＤが活動状態であるか
ぎり、データは有効である。読取りサイクル中には、デ
ータは、−ＣＭＤの立上り後、−ＣＭＤの立下り前まで
有効であり、−ＣＭＤが非活動状態にならないかぎりバ
ス上に保持される。スレーブは、アドレスおよび状況情
報を−ＣＭＤの立上りでラッチすることができる。

【０１２４】ＤＰＡＲＥＮ（データ・パリティ・エネー
ブル）：この任意選択信号は、データ・バス上にデータ
が置かれたとき参加者によって活動状態にされる。この
信号は、データ・パリティ信号が有効であることを示
す。ＳＡカード６が、データ・バス・パリティ・ビット
の生成および検査をサポートする。

【０１２５】注：ＡＰＡＲ（０）ないしＡＰＡＲ（３）
は、６４ビット・ストリーミング・データ・サイクル中
に−ＤＰＡＲＥＮが活動状態のとき、データ・パリティ
を表す。

【０１２６】ＤＰＡＲ０−ＤＰＡＲ１（データ・パリテ
ィ・ビット０および１）：これらの任意選択信号は、デ
ータ・バス上にデータが置かれたとき参加者によって駆
動される。これらの信号は、読取り操作中および書込み
操作中にデータ・バス上のデータ・ビットの奇数パリテ
ィを表す（奇数パリティとは、パリティ・ビットを含
む、データのバイトにおける１の総数が奇数となる状態
である）。ＤＰＡＲ（０）は、Ｄ（０−７）の奇数パリ
ティを表す。ＤＰＡＲ（１）は、Ｄ（８−１５）の奇数
パリティを表す。

【０１２７】書込み操作中は、マスタが、転送される各
データ・バイトのパリティ・ビットを生成し、受信側ス
レーブが、任意選択でパリティ検査を行ってデータの保
全性を確認する。読取り操作中には、スレーブが、各有
効なデータ・バイトのパリティ・ビットを生成し、受信
側マスタが、任意選択でパリティ検査を行ってデータの
保全性を確認する。ＳＡ拡張カード６が、データ・バス
・パリティ・ビットの生成および検査をサポートする。

【０１２８】ＤＰＡＲ２−ＤＰＡＲ３（データ・パリテ
ィ・ビット２および３）：（３２ビット拡張）これらの
任意選択信号は、データ・バス上にデータが置かれたと
き参加者によって駆動される。これらの信号は、読取り
操作中および書込み操作中にデータ・バス上のデータ・
ビットの奇数パリティを表す。ＤＰＡＲ（２）は、Ｄ
（１６−２３）の奇数パリティを表す。ＤＰＡＲ（３）
は、Ｄ（２４−３１）の奇数パリティを表す。

【０１２９】書込み操作中は、マスタが、転送される各
データ・バイトのパリティ・ビットを生成し、受信側ス
レーブが、任意選択でパリティ検査を行ってデータの保
全性を確認する。読取り操作中には、スレーブが、各有
効データ・バイトのパリティ・ビットを生成し、受信側
マスタが、任意選択でパリティ検査を行ってデータの保
全性を確認する。ＳＡ拡張カード６が、データ・バス・
パリティ・ビットの生成および検査をサポートする。

【０１３０】−ＤＳ １６ ＲＴＮ（−データ・サイズ
１６リターン）：この信号は、システム論理機構によっ
て駆動される。この信号は、各チャネル・コネクタから
の−ＣＤ ＤＳ １６（ｎ）の論理積である。いずれか
のスレーブがその−ＣＤ ＤＳ １６を活動状態にする
と、この信号が活動状態になる。この信号により、制御
側マスタが、選択されたスレーブのデータ・ポート・サ
イズに関する情報をモニタすることが可能になる。

【０１３１】−ＤＳ ３２ ＲＴＮ（−データ・サイズ
３２リターン）：（３２ビット拡張）この信号は、シス
テム論理機構によって駆動される。この信号は、各チャ
ネル・コネクタからの−ＣＤ ＤＳ ３２（ｎ）の論理
積である。いずれかのスレーブがその−ＣＤ ＤＳ ３
２を活動状態にすると、この信号が活動状態になる。こ
の信号により、制御側マスタが、選択されたスレーブの
データ・ポート・サイズに関する情報をモニタすること
が可能になる。

【表３】

【０１３２】−ＭＳＤＲ（−多重ストリーミング・デー
タ要求）：この信号は、スレーブが、６４ビット・スト
リーミング・データ転送を行うことができることを制御
側マスタに示すために、スレーブによって駆動される。

【０１３３】−ＳＢＨＥ（−高システム・バイト・エネ
ーブル）：この信号は、Ｄ８ないしＤ１５上でのデータ
の転送を示しかつ使用可能にするために、制御側マスタ
によって駆動される。この信号は、高バイト転送（Ｄ８
ないしＤ１５）と、低バイト転送（Ｄ０ないしＤ７）お
よび１６ビット・データ・ポートへの２バイト（１６ビ
ット）転送とを区別するために、Ａ０と共に使用され
る。すべての１６ビット・スレーブがこの信号を受信す
る。

【０１３４】−ＳＤ ＳＴＲＯＢＥ（−ストリーミング
・データ・ストローブ）：制御側マスタおよびスレーブ
は、この信号を使用して、データをデータ・バス上にク
ロックし、またデータ・バス上からクロックオフする。
この信号はまた、制御側マスタがストリーミング・デー
タをサポートすることをスレーブに示す。

【０１３５】−ＳＤＲ（０）（−ストリーミング・デー
タ要求０）：この任意選択信号は、スレーブがデータの
ストリーミングを行うことができることを制御側マスタ
に示すために、スレーブによって駆動される。この信号
はまた、スレーブがサポートする最大クロック速度を示
す。

【０１３６】−ＳＤＲ（１）（−ストリーミング・デー
タ要求１）：（３２ビット拡張）この任意選択信号は、
スレーブがデータのストリーミングを行うことができる
ことを制御側マスタに示すために、スレーブによって駆
動される。この信号はまた、スレーブがサポートする最
大クロック速度を示す。

【表４】

【０１３７】−Ｓ０，−Ｓ１（−状況０、−状況１）：
これらの状況信号は、データ転送サイクルの始めを示
し、データ転送のタイプを定義するために、制御側マス
タによって駆動される。Ｍ／−ＩＯと共に使用すると、
メモリの読取りサイクルまたは書込みサイクルが入出力
の読取りまたは書込みサイクルから区別される。これら
の信号は、スレーブによって、必要に応じて、−ＣＭＤ
の立上り、または−ＡＤＬの立上りもしくは立下りを使
用してラッチされる。データは、−ＣＭＤおよびアドレ
スのラッチ復号、状況線（−Ｓ０と−Ｓ１の排他的論理
和）、ならびにＭ／−ＩＯに基づいて、データ・バスと
の間で転送される。スレーブは、＆−Ｓ０および−Ｓ１
の完全復号をサポートしなければならない。次表に、入
出力およびメモリ用の読取りコマンドおよび書込みコマ
ンドを復号する際のＭ／−ＩＯ、−Ｓ０、および−Ｓ１
の状態を示す。

【表５】

【０１３８】入出力書込みコマンドは、入出力スレーブ
に、データ・バスからデータを受信するよう指令する。
入出力読取りコマンドは、入出力スレーブに、そのデー
タをデータ・バス上に駆動するよう指令する。

【０１３９】メモリ書込みコマンドは、メモリ・スレー
ブに、データ・バスからデータを受信するよう指令す
る。メモリ読取りコマンドは、メモリ・スレーブに、そ
のデータをデータ・バス上に駆動するよう指令する。

【０１４０】−ＴＣ（−終了カウント）：この信号は、
ＤＭＡ制御装置によって駆動され、読取りコマンドまた
は書込みコマンド中に、現ＤＭＡチャネルの終了カウン
トに達したことをＤＭＡスレーブに示すパルスを提供す
る。この信号は、このサイクルが実行すべき最後のサイ
クルであることをＤＭＡスレーブに示す。−ＴＣは、Ｄ
ＭＡ動作中だけチャネル上で活動状態にされる

【０１４１】ＴＲ ３２（変換３２）：（３２ビット拡
張）この信号は、３２ビット制御側マスタによって非活
動状態にされ、中央変換論理機構によって受信される。
この信号は、制御側マスタがデータ・ステアリングを実
行中であることを中央変換論理機構に示す。ＴＲ３２も
任意の３２ビット・スレーブが受信することができる。

【０１４２】・割込み信号 −ＩＲＱ ３ないし−ＩＲＱ ７、−ＩＲＱ ９ないし
−ＩＲＱ １２、−ＩＲＱ １４および−ＩＲＱ １５
（−割込み要求）：割込み要求は、入出力スレーブが１
つのINTERRUPT REQUEST信号をローにするときに生成さ
れる。これらの信号は、１組の割込み信号を構成する。
これらの信号の極性によって、複数のスレーブが同じ割
込みレベルを同時に共用することが可能となる。

【０１４３】・その他の信号および＆ｍｃｌｏｎｇ．信
号

【０１４４】ＡＵＤＩＯ（オーディオ）：このアナログ
信号は、駆動されるすべてのオーディオ信号の和であ
る。オーディオ信号を、アダプタからシステム・オーデ
ィオ出力に、およびアダプタ間で移動させるために使用
される。

【０１４５】ＡＵＤＩＯ ＧＮＤ（オーディオ接地）：
これは、オーディオ・サブシステム用のアナログ接地リ
ターン信号である。

【０１４６】−ＣＤ ＳＥＴＵＰ（ｎ）（−カード・セ
ットアップ）：この信号は、チャネル・コネクタを個別
に選ぶために、システム論理機構によって駆動される。
（ｎ）は、この信号が各チャネル・コネクタに対して一
義的であることを示す（１コネクタ当たり１つの独立信
号）。この信号が活動化されると、特定のチャネル・コ
ネクタが選択され、アダプタが存在する場合、そのコネ
クタにおける構成データへのアクセスが可能になる。ア
ダプタＩＤおよび構成データは、セットアップ・サイク
ル中に入出力読取りによって取り出される。構成データ
は、セットアップ・サイクル中に入出力書込みによって
格納される。

【０１４７】−ＣＤ ＣＨＣＫ（−チャネル検査）：こ
の信号は、例外条件を報告するために、スレーブによっ
て活動状態にされる。任意選択でマスタがこれを駆動す
ることもできる。

【０１４８】ＣＨＲＥＳＥＴ（チャネル・リセット）：
この信号は、電源オン時に、または低電圧条件が検出さ
れたときに、すべてのアダプタをリセットまたは初期設
定するために、システム論理機構によって生成される。
システムがプログラム制御下でこの信号を活動化するこ
ともできる。

【０１４９】ＯＳＣ（発振器）：この信号は、システム
論理機構によって駆動される高速クロックであり、周波
数は１４．３１８１８ＭＨｚ±０．０１％である。高レ
ベル・パルス幅（直流２．３Ｖｄｃ超）および低レベル
・パルス幅（直流０．８Ｖ未満）はそれぞれ２０ナノ秒
以上でなければならない。

【０１５０】−ＲＥＦＲＥＳＨ（−リフレッシュ）：こ
の信号は、システム論理機構によって駆動され、メモリ
・リフレッシュ操作が進行中であることを示すために使
用される。リフレッシュ操作を実行する必要がないメモ
リ・スレーブは、この信号を受信する必要はない。

【０１５１】図１２を参照すると、開示されたマイクロ
チャネル・バス−交換機アーキテクチャ・スレーブ・コ
ンバータ装置（図１のブロック１３０）のさらに詳細な
機能図が示されている。ＭＣバス上に常駐し、並列シス
テム内のノードとして働くプロセッサ３００は、ＭＣを
介してＳＡカードにメモリ転送または入出力転送を送信
することによって、他のノードにデータ・メッセージを
伝送することができる。ＳＡ拡張カード６は、メモリ・
スレーブ装置または入出力スレーブ装置としてＭＣに応
答し、プロセッサＰ３００によって該カードにアドレス
指定されたデータ・メッセージおよび制御コマンドを受
信する、ＭＣ送信論理ブロック１４０を実施する。ＳＡ
拡張カード６は、プロセッサからのデータ・メッセージ
を受信して格納し、次いで多段交換機ネットワーク３０
を介して、要求された宛先ノードにデータ・メッセージ
を中継する。ローカル・プロセッサからのデータ・メッ
セージは、その全体が受信されるまで交換機メッセージ
送信バッファ１６０に格納される。全体が受信される
と、交換機メッセージ送信論理ブロック１８０は、交換
機メッセージ送信バッファ１６０からデータ・メッセー
ジを読み取り、それを多段交換機ネットワーク３０を介
して、指令された宛先に送信する。交換機メッセージ送
信バッファ１６０内のデータ・メッセージが、多段交換
機ネットワーク３０向けのメッセージではなく、ＳＡ拡
張カード６向けの制御データを含むＳＡ制御メッセージ
である場合は、ブロック１７２によって経路指定され処
理される。交換機メッセージ送信論理ブロック１８０
は、多段交換機ネットワーク３０に４ビット幅のデータ
を送信する交換機出力ポートを実施し、多段交換機ネッ
トワーク３０におけるＡＬＬＮＯＤＥ交換機１０の入力
ポートとなる。多段交換機ネットワーク３０からの対応
する出力は、交換機メッセージ受信論理ブロック１７０
に接続される。交換機メッセージ受信論理ブロック１７
０は、多段交換機ネットワーク３０からの交換機出力ポ
ートとして働き、多段交換機ネットワーク３０からデー
タ・メッセージを受信する。ネットワークから受信され
たメッセージは、その全体が受信されるまで、そのまま
交換機メッセージ受信バッファ１５０に格納される。全
体が受信されると、ＭＣ受信論理ブロック１３０は、状
況ビットを設定するか、あるいはローカル・プロセッサ
に割込みを発行して、受信バッファに読取りを待ってい
るメッセージがあることを通知する。プロセッサは、そ
れに応答して、ＭＣを介してＳＡ拡張カード６にアドレ
ス指定されたメモリ入出力操作または入出力プログラム
入出力（ＰＩＯ）操作を送信し、受信バッファからデー
タ・メッセージを読み取る。

【０１５２】図１３に、マイクロチャネル・バス−交換
機アーキテクチャ・スレーブ・コンバータ・チップ８の
チップ・レイアウトが示されている。チップ８は、その
ＭＣ制御論理サブブロック内に、図１２のＭＣ受信論理
ブロック１３０およびＭＣ送信論理ブロック１４０を含
む。このブロックは、割込み、エラー検出、データ・サ
イズ設定、制御レジスタおよび構成レジスタ、ならびに
ＰＩＯメッセージ転送機能を含む通常のＭＣスレーブ操
作をサポートするためのあらゆるＭＣスレーブ機能を提
供する。チップ８には、チップ・タイミング機能および
制御機能、送信バッファおよび受信バッファ用の制御論
理回路（図３のブロック１５に示すようにチップの外部
にある）、ならびに診断機能も含まれる。最後に、チッ
プ８には、メッセージの生成および多段交換機ネットワ
ーク３０へのメッセージの送信専用の１セクションと、
データ・メッセージの回復および多段交換機ネットワー
ク３０からのデータ・メッセージの受信専用の別のセク
ションがある。

【０１５３】図１４を参照すると、ＭＣを介してＳＡ拡
張カード６が受信したデータ・メッセージは、その全体
が受信されるまで交換機メッセージ送信バッファ１６０
に格納される。全体が受信されると、交換機メッセージ
送信論理ブロック１８０は、交換機メッセージ送信バッ
ファ１６０からデータ・メッセージを読み取り、多段交
換機ネットワーク３０を介してそれを送信する。ブロッ
ク２００は、WRITE STROBE信号によって指令される、直
列チャネル・メッセージ・データである３２ビット・ワ
ードの交換機メッセージ送信バッファ１６０への書込み
を制御する。交換機メッセージ送信バッファ１６０は、
好ましい実施例では、１０２４個の３２ビット・ワード
を含み、２つのポートを備えているので、１つの３２ビ
ット・ワードの書込みと１つの３２ビット・ワードの読
取りを２５ＭＨｚ（毎４０ナノ秒）の速度で同時に行う
ことができる。このため、最大毎秒１ギガバイトの直列
データ転送速度をサポートする機能が提供される。交換
機メッセージ送信バッファ１６０への書込み機能は、書
込みポインタ２４６と書込みカウンタ２４８という２つ
の１１ビット・エンティティによって制御される。Ｒｅ
ｓｅｔ（リセット）信号は、これらの１１ビット値をど
ちらもゼロにリセットする。ブロック２００がこのバッ
ファの書込みポートに各ワードを書き込むと、書込みカ
ウンタ２４８を使って、ゲート２４２およびゲート２４
０を通じて交換機メッセージ送信バッファ１６０の書込
みポートがアドレスされる。各３２ビット書込みが完了
すると、書込みカウンタは、ブロック２００からの書込
みストローブ信号の立下りで増分され、次の書込み操作
に備える。ブロック２００は、交換機メッセージ受信１
５０への有効なメッセージを完全に格納した後、END OF
MESSAGE（メッセージ集結）信号を送信する。この信号
は、書込みポインタ２４６を書込みカウンタ２４８に等
しく設定して、交換機メッセージ送信バッファ１６０に
有効なデータが首尾よく格納されたことを示す。ブロッ
ク２００は、CANCEL MESSAGE（メッセージ取消し）信号
を発行することによって、交換機メッセージ送信バッフ
ァ１６０からのメッセージまたはその一部を取り消すこ
とができる。この信号は、書込みカウンタ２４８を書込
みポインタ２４６に等しく設定して、書込みポインタ２
４６が有効なメッセージまたはその一部が書き込まれた
場所の始めを指すようにして、該メッセージを後で正し
く再書込みできるようにすることによって、書込みカウ
ンタ２４８の値を元に戻す。書込みポインタ２４６の下
位１０ビットは書込みカウンタ２４８の下位１０ビット
と等しいが、上位ビットが異なる値であることを比較機
構が検出したとき、交換機メッセージ送信バッファ１６
０は完全に満杯であり、BUFFER FULL（バッファ満杯）
信号がブロック２００に送信される。BUFFER FULL条件
が存在するかぎり、ブロック２００がそれ以上バッファ
に書き込むことはできない。

【０１５４】交換機メッセージ送信論理ブロック１８０
は、交換機メッセージ送信バッファ１６０から３２ビッ
ト・ワードを読み取り、多段交換機ネットワーク３０に
それを送信する。読取り機能は、読取りポインタ２５０
と読取りカウンタ２５８という２つの１１ビット・エン
ティティによって制御される。Ｒｅｓｅｔ（リセット）
信号は、これらの１１ビット値をどちらもゼロにリセッ
トする。交換機メッセージ送信論理ブロック１８０がバ
ッファから各ワードを読み取ると、読取りカウンタ２５
８を使って、交換機メッセージ送信バッファ１６０の読
取りポートが直接アドレスされる。各３２ビット読取り
が完了すると、読取りカウンタ２５８は、交換機メッセ
ージ送信論理ブロック１８０からのDATA ACCEPTED（デ
ータ受入れ）信号の立下りで増分され、次の読取り操作
に備える。交換機メッセージ送信論理ブロック１８０
は、交換機メッセージ送信バッファ１６０から完全かつ
有効なメッセージを読み取り、多段交換機ネットワーク
３０を介して首尾よく伝送した後、END OF MESSAGE信号
を送信する。この信号は、読取りポインタ２５０を読取
りカウンタ２５８に等しく設定して、有効なデータが首
尾よく伝送されたことを示す。このアクションによっ
て、バッファから伝送されたメッセージが効果的に削除
され、次に伝送すべきメッセージの始めに進む。これに
よって、交換機メッセージ送信バッファ１６０の空間が
クリアされ、以後の有効なメッセージによって再び使用
できるようになる。交換機メッセージ送信論理ブロック
１８０は、ＲＥＴＲＹ（再試行）信号を発行することに
よって、交換機メッセージ送信バッファ１６０から多段
交換機ネットワーク３０へのメッセージまたはその一部
の伝送を再試行することができる。この信号は、読取り
カウンタ２５８を読取りポインタ２５０に等しく設定し
て、読取りポインタ２５０が有効なメッセージの始めを
指すようにして、該メッセージを再読取りできるように
することによって、読取りカウンタ２５８の値を元に戻
す。書込みポインタ２４６の１１個のビットが読取りポ
インタ２５０の１１個のビットと等しいことを比較機構
が検出したとき、交換機メッセージ送信バッファ１６０
は空であり、交換機メッセージ送信論理ブロック１８０
にBUFFER EMPTY（バッファ空）信号が送信される。BUFF
ER EMPTY条件が存在するかぎり、交換機メッセージ送信
論理ブロック１８０は、多段交換機ネットワーク３０へ
の送信を待っている有効なデータはないと通知される。
ブロック２００が空の交換機メッセージ送信バッファ１
６０に有効なメッセージ全体を格納し、END OF MESSAGE
信号を発行して書込みポインタ２４６を前進させると、
書込みポインタ２４６は読取りポインタ２５０と等しく
なくなる。このことが比較機構２３８によって検出さ
れ、交換機メッセージ送信論理ブロック１８０へのBUFF
ER EMPTY信号が非活動化されて、多段交換機ネットワー
ク３０に送信すべき有効なメッセージがまだあることを
交換機メッセージ送信論理ブロック１８０に通知する。

【０１５５】図１２のＭＣ送信論理ブロック１４０の機
能は、多段交換機ネットワーク３０が必要とするメッセ
ージ・フォーマットに変換された有効なメッセージを交
換機メッセージ送信バッファ１６０に書き込むことであ
る。図１５に、多段交換機ネットワーク３０の好ましい
実施例で必要とされるメッセージ・フォーマットを示
す。多段交換機ネットワーク３０では、ブロック５５０
で示すように、有効なメッセージが２つの３２ビット・
ワードのメッセージ・ヘッダを持つ必要がある。ブロッ
ク５５４に詳細に示すように、メッセージ・ヘッダのワ
ード１は、どのノードが有効なメッセージを受信すべき
かを定義する宛先ノード番号（ＤＩＤ値）と、メッセー
ジの種類および他のメッセージ制御パラメータを定義す
るコマンド・フィールドを含む。メッセージ・ヘッダの
ワード２は、有効なメッセージを生成する発信元ノード
番号（ＳＩＤ値）と、実メッセージ・データ（２つのメ
ッセージ・ヘッダ・ワードを除く）のワード・カウント
を含む。交換機メッセージ送信論理ブロック１８０は、
交換機メッセージ送信バッファ１６０から有効なメッセ
ージを読み取り、上述のように４ビット幅である多段交
換機ネットワーク３０を介してメッセージを送信する。
あるいは、バイト幅ネットワーク転送に切り替えること
によって、多段交換機ネットワーク３０の帯域幅を増大
させることもできる。以後の説明では、各ＡＬＬＮＯＤ
Ｅ交換機１０ポートに４本のデータ線を追加して、各入
出力ポート用のデータ線の数を４本から８本に増し、帯
域幅が２倍になるものと仮定する。この改良された多段
交換機ネットワーク３０を通じて送られるメッセージの
バイト幅内容をブロック５５２に示す。交換機メッセー
ジ送信論理ブロック１８０は、宛先フィールドを使用し
て受信側ノードを見つけ、多段交換機ネットワーク３０
を通る宛先ノードへの経路を決定する。ブロック５５２
に示すように、交換機メッセージ送信論理ブロック１８
０は、宛先フィールドからネットワーク・ヘッダを構成
し、ネットワーク・ヘッダをメッセージに接頭部として
付加する。多段交換機ネットワーク３０はこのネットワ
ーク・ヘッダを使って、有効なメッセージを適切な宛先
に経路指定し、データが到着したときに受信側ノードを
同期化する。多段交換機ネットワーク３０は、有効なメ
ッセージがネットワーク中を１段ずつ通過していく際に
該メッセージからネットワーク・ヘッダを削除する。受
信側ノードは、RECEIVER SYNC フィールドを、着信メッ
セージと同期された後に削除する。したがって、多段交
換機ネットワーク３０を介して発信元ノードから宛先ノ
ードに移動される実際の有効メッセージは、ブロック５
５２に示すメッセージ・フォーマットのメッセージ・ヘ
ッダとメッセージ・データ部分である。ブロック５５２
のメッセージ・ヘッダ部分は、ブロック５５０に示す２
ワードのヘッダとまったく同じであるが、多段交換機ネ
ットワーク３０を介して伝送するために個々のバイトに
分解されている。ブロック５５２のメッセージ・データ
部分は、ＭＣ送信経路ブロック１４０によって交換機メ
ッセージ送信バッファ１６０に順次格納されたデータ・
ワードである。ただし、これらのデータ・ワードは、多
段交換機ネットワーク３０を介して伝送するために個々
のバイトに分解される。ブロック５５２の最後の部分は
ＣＲＣフィールドであり、最後に送信され、有効なメッ
セージが正確かどうか検査するために使用される。

【０１５６】次に、図１２のＭＣ送信論理ブロック１４
０およびＭＣ受信論理ブロック１３０によってそれぞれ
制御される、ＳＡアダプタまたはＳＡ拡張カードとの間
でのメッセージの送信および受信に関するマイクロチャ
ネル・インタフェースとその動作について検討する。ス
レーブ・インタフェースは、ＭＣ受信論理ブロック１３
０およびＭＣ送信論理ブロック１４０がＭＣ上の受動要
素であることを必要とする。すなわち、これらのブロッ
クはどちらも、ＭＣを介してデータまたは制御情報の転
送を開始することができない。ＭＣ受信論理ブロック１
３０およびＭＣ送信論理ブロック１４０は、プロセッサ
Ｐ３００、またはマイクロチャネル・アイランド内の１
つの拡張カード・スロット内にあるバス・マスタによっ
てＭＣ上で開始されるデータまたは制御の転送をモニタ
することしかできない。ＭＣ送信論理ブロック１４０お
よびＭＣ受信論理ブロック１３０は、スレーブとして、
ＭＣ上で開始されたすべての転送をモニタし、転送がそ
れら自体にアドレス指定されている（それら自体を宛先
としている）かどうかを判定しなければならない。図１
６および図１７を参照すると、マイクロチャネル転送が
それら自体を宛先としているかどうかをＭＣ送信論理ブ
ロック１４０およびＭＣ受信論理ブロック１３０が判定
する方法は、ＭＣバスＢ５００のＭＣアドレス・バス部
分を連続的にモニタし、アドレス比較回路７０１を使っ
て、あらゆるＭＣアドレス７０４を、ＰＯＳレジスタ７
０２に事前に格納されたＭＣＣアドレス範囲と比較する
ことである。ＭＣアドレス７０４がＭＣＣアドレス範囲
に合致する場合、ＭＣ転送はＳＡアダプタまたはＳＡ拡
張カードを宛先とすると判定される。ＭＣ送信論理ブロ
ック１４０およびＭＣ受信論理ブロック１３０は、ＭＣ
バスＢ５００のＭＣ制御線部分上を伝送されるＭＳ −
Ｓ０およびＭＳ −Ｓ１をモニタすることによって、Ｍ
Ｃ転送が読取り操作かそれとも書込み操作かを判定する
ことができる。ＭＣ送信論理ブロック１４０は、ＭＣを
介する書込み操作に応答して、プロセッサＰ３００また
はバス・マスタからＳＡアダプタまたはＳＡ拡張カード
に制御データまたはデータ・メッセージを送信する。Ｍ
Ｃ受信論理ブロック１３０は、ＭＣを介する読取り操作
に応答して、ＳＡアダプタまたはＳＡ拡張カードからプ
ロセッサＰ３００またはバス・マスタに送られる制御デ
ータまたはデータ・メッセージを受信する。ＰＯＳレジ
スタ７０２は、システム初期設定中に実行されるＳＡア
ダプタまたはＳＡ拡張カードへのＰＯＳ制御シーケンス
によってロードされる。これらのシーケンスは、各ＳＡ
アダプタまたはＳＡ拡張カードが応答するＭＣアドレス
範囲を割り当てるのに使用される。

【０１５７】図１６に、ＭＣ送信論理ブロック１４０の
好ましい実施例の機能図が示されている。ＭＣ送信論理
ブロック１４０の主要機能は、ＭＣからデータ・メッセ
ージ受け取って交換機メッセージ送信バッファ１６０に
入れることである。そこからメッセージは多段交換機ネ
ットワーク３０に伝送される。ＭＣ送信論理ブロック１
４０は、プロセッサＰ３００またはバス・マスタが、内
部のＳＡアダプタまたはＳＡ拡張カード上にある書込み
制御レジスタまたはＰＯＳレジスタに書き込めるように
する副次機能をもつ。多くの制御レジスタは、ＭＣ Ｐ
ＯＳ制御シーケンスによってＳＡアダプタまたはＳＡ拡
張カードに書き込まれる。これらのシーケンスは、シス
テム初期設定中に実行され、ロード・レジスタ７４０な
どのＳＡネットワーク機能を初期設定して、多段交換機
ネットワーク３０に関する特定の各ＳＡアダプタまたは
ＳＡ拡張カードの宛先ノード識別（ＩＤ）を定義しかつ
多段交換機ネットワーク３０に存在する段の数を定義す
るために使用される。また、レジスタ７４２がロードさ
れ、多段交換機ネットワーク３０内のどの代替経路をい
くつ使用するかが定義される。また、標準ＭＣ ＰＯＳ
レジスタ７４１がロードされ、該当する場合、どのＭＣ
割込みを使用するか、およびその他の初期設定パラメー
タが定義される。レジスタ７０２は、各ＳＡアダプタま
たはＳＡカードが応答するＭＣアドレス範囲を割り当て
るＰＯＳレジスタとしてロードされる。ＭＣ送信論理ブ
ロック１４０はまたいつでも、交換機機能のリセット、
ＳＡ送信機能または受信機能あるいはその両方のエネー
ブル、およびその他の同様な制御機能を制御する目的で
制御レジスタ７４３に書き込むために、プロセッサＰ３
００またはバス・マスタから非ＰＯＳ制御データを受信
することができる。非ＰＯＳ操作でも、交換機メッセー
ジ送信バッファ１６０および交換機メッセージ受信バッ
ファ１５０のポインタおよびカウンタを読み取り、書き
込むことができる。

【０１５８】ＭＣからデータ・メッセージを受信し、そ
れを交換機メッセージ送信バッファ１６０に送信するＭ
Ｃ送信論理ブロック１４０の機能は、マイクロチャネル
・メッセージ送信制御論理ブロック８６０によって実行
される。ブロック７０１は、ＭＣアドレスがＳＡアダプ
タまたはＳＡ拡張カードのアドレス範囲を宛先とするこ
とを検出すると、PIO TO SA信号を発行してブロック８
６０に警告する。すると、送信制御論理ブロック８６０
が−Ｓ０および−Ｓ１を検査して、このＭＣ転送が、送
信制御論理ブロック８６０が応答する必要がある書込み
操作であるかどうかを判定する。書込み操作である場
合、送信制御論理ブロック８６０は先に進む。書込み操
作でない場合、送信制御論理ブロック８６０は遊休状態
のままとなる。書込み操作の場合、送信制御論理ブロッ
ク８６０は次に、ＭＣアドレス・バスの下位アドレス・
ビットを検査して、ＭＣ書込み転送がＳＡアダプタまた
はＳＡ拡張カードに制御データを伝送するためのもので
あるか、あるいは多段交換機ネットワーク３０へのデー
タ・メッセージ転送であるかを判定する。３２ビットＭ
Ｃアドレスの定義を、下記のブロック９７０に示す。

【表６】

【０１５９】ＭＣアドレスのビット１５ないしビット１
０は、アドレス比較回路７０１によってＰＯＳレジスタ
７０２と比較される。ビット７ないしビット４は、実行
中の特定のコマンド（ＭＣ転送のタイプ）を決定する。
送信制御論理ブロック８６０は、ビット７ないしビット
４を格納し、現在活動状態の特定のコマンドを定義す
る、コマンド・レジスタを含む。送信制御論理ブロック
８６０が（アドレス・ワード９７０のＭＣビット７ない
しＭＣビット４に基づいて）実行できるコマンドを、表
７で詳細に定義する。

【表７】ＰＩＯコマンド・フィールド（ビット７、ビッ
ト６、ビット５、ビット４）定義 −００００−ノー・オペレーション −０００１−ノー・オペレーション −００１０−ノー・オペレーション −００１１−ノー・オペレーション −０１００−ノー・オペレーション −０１０１−ＳＡ制御レジスタ読取り／書込み −０１１０−ノー・オペレーション −０１１１−ＳＡ構成レジスタ読取り／書込み （ノードＩＤ／段、代替経路制御） −１０００−ノー・オペレーション −１００１−ノー・オペレーション −１０１０−ノー・オペレーション −１０１１−ノー・オペレーション −１１００−ノー・オペレーション −１１０１−ノー・オペレーション −１１１０−ＳＡバッファ・ポインタおよびカウンタ読
取り／書込み −１１１１−データ・メッセージ読取り／書込み

【０１６０】ＳＡアドレス・ワード９７０のビット３お
よび２は、たとえば、コマンドが０１１１の場合に書き
込まれる特定のＳＡ構成レジスタを示すことによって、
コマンド・タイプをさらに修飾する。ＳＡアドレス・ワ
ード９７０のビット１および０は、バイト整合ビットで
あり、ＳＡアダプタおよびＳＡ拡張カードとの間のすべ
ての転送が３２ビット・ワードで整合されることを示す
ために必ず００でなければならない。

【０１６１】マイクロチャネル・メッセージ送信制御論
理ブロック８６０は、ＭＣを介するＳＡ書込みコマンド
に応答して、それらを受信しできるだけ速やかに実行す
る。ブロック１４０の主要機能は、ＭＣを介してプロセ
ッサＰ３００またはバス・マスタからデータ・メッセー
ジを受信し、受信したデータ・メッセージを交換機メッ
セージ送信バッファ１６０に入れることである。この動
作は、一時に３２ビットずつ実行され、データ・メッセ
ージが、交換機メッセージ送信バッファ１６０に累積さ
れ、完全に受信された後に多段交換機ネットワーク３０
に伝送できるようになる。

【０１６２】マイクロチャネル・メッセージ送信制御論
理ブロック８６０は、ＭＣデータ・バス７０５から交換
機メッセージ送信バッファ１６０へのデータ・メッセー
ジの移動を制御する。マイクロチャネル・メッセージ送
信制御論理ブロック８６０は、ＭＣアドレス・ビット７
ないし４が、ＳＡアダプタまたはＳＡ拡張カードに発行
される書込みコマンド用の１１１１コマンド（表７参
照）を含むことを検出すると、活動状態になり、ＭＣか
ら交換機メッセージ送信バッファ１６０へのデータ・メ
ッセージ転送を開始する。マイクロチャネル・メッセー
ジ送信制御論理ブロック８６０は、ＭＣデータ・バス７
０５をＳＡ内部データ・バス９８０に接続する。データ
・バス９８０は、交換機メッセージ送信バッファ１６０
にＭＣデータを転送する。マイクロチャネル・メッセー
ジ送信制御論理ブロック８６０は、交換機メッセージ送
信バッファ１６０および書込みカウンタ２４８にタイミ
ング制御信号を発行して、各３２ビット・データをＭＣ
データ・バスから交換機メッセージ送信バッファ１６０
に個別に移動すると共に、各ワードが交換機メッセージ
送信バッファ１６０に格納された後に、書込みアドレス
・カウンタを増分する。マイクロチャネル・メッセージ
送信制御論理ブロック８６０は、ＭＣデータ・バス７０
５上にデータ・メッセージの第２のワード（図１５で定
義されるヘッダ・ワード２）があることを検出すると、
他のすべてのデータ・ワードの場合と同様にこのワード
を交換機メッセージ送信バッファ１６０に送る他に、ヘ
ッダ・ワード２の一部を受信し内部レジスタに格納す
る。受信される部分はビット１５ないしビット０であ
り、現データ・メッセージのデータ・ワード・カウント
を定義する。マイクロチャネル・メッセージ送信制御論
理ブロック８６０は、各ワードを交換機メッセージ送信
バッファ１６０に格納する際、ワード・カウントを、そ
れがゼロになってメッセージ全体が受信されたことを示
すまで減分し続ける。カウントがゼロになると、マイク
ロチャネル・メッセージ送信制御論理ブロック８６０
は、書込みポインタ２４６にEND OF MSG信号を発行し
て、メッセージ全体が交換機メッセージ送信バッファ１
６０に格納されたことを示す。END OF MSG信号によっ
て、書込みポインタ２４６は、書込みカウンタ２４８が
増分された値をとる。これによって、比較論理機構２３
８は、BUFFER EMPTY信号が事前に非空状態でなかった場
合は非空の状態に変更する。BUFFER EMPTY信号は、非空
状態になると、多段交換機ネットワーク３０に送信する
準備ができているメッセージが交換機メッセージ送信バ
ッファ１６０内にあることを交換機メッセージ送信論理
ブロック１８０に通知し、交換機メッセージ送信論理ブ
ロック１８０は、活動状態になり、メッセージを送信す
る。

【０１６３】ＭＣからデータ・メッセージを受信すると
き、パリティ検査ブロック７６１はＭＣバスＢ５００を
介して伝送されるアドレス・パリティとデータ・パリテ
ィの両方を連続的に検査する。パリティ・エラーが検出
されると、メッセージはマイクロチャネル・メッセージ
送信制御論理ブロック８６０によって打ち切られる。マ
イクロチャネル・メッセージ送信制御論理ブロック８６
０は、送信バッファ・カウンタにCANCEL制御信号を発行
する。CANCEL信号によって、送信バッファ・カウンタ２
４８は、交換機メッセージ送信バッファ１６０に格納さ
れていたメッセージの任意の部分をリセットし消去す
る。マイクロチャネル・メッセージ送信制御論理ブロッ
ク８６０は、制御レジスタ７４３にエラーを記録し、Ｍ
Ｃに-CHANNEL CHECK信号を発行する。この信号は、ＭＣ
制御信号７０８の一部であり、エラーを示しＭＣ転送を
終了する。マイクロチャネル・メッセージ送信制御論理
ブロック８６０は、制御レジスタ７４３によって割込み
が可能にされている場合、エラー検出後、ＭＣに割込み
を発行することができる。

【０１６４】図１７に、ＭＣ受信論理ブロック１３０の
好ましい実施例の機能図が示されている。ＭＣ受信論理
ブロック１３０の主要機能は、交換機メッセージ受信バ
ッファ１５０に首尾よく格納された、多段交換機ネット
ワーク３０からのデータ・メッセージを受信し、そのメ
ッセージを交換機メッセージ受信バッファ１５０からＭ
Ｃに転送することである。ＭＣ受信論理ブロック１３０
は、プロセッサＰ３００またはバス・マスタが内部のＳ
ＡアダプタまたはＳＡ拡張カード上にある制御レジスタ
またはＰＯＳレジスタを読み取れるようにする副次機能
をもつ。多くの制御レジスタは、ＳＡアダプタまたはＳ
Ａ拡張カードに発行されるＭＣ ＰＯＳ制御シーケンス
によって読み取られる。これらのシーケンスは、システ
ム初期設定中に実行され、ＳＡ拡張カードと関連するカ
ード識別番号および標準の製造パラメータを読み取るた
めに使用される。非ＰＯＳ読取り操作では、ＳＡアダプ
タまたはＳＡ拡張カードのレジスタ、ポインタ、カウン
タなどのうちどれでも診断のために読み取ることができ
る。

【０１６５】交換機メッセージ受信バッファ１５０から
データ・メッセージを受信し、ＭＣに送信するＭＣ受信
論理ブロック１３０の機能は、マイクロチャネル・メッ
セージ受信制御論理ブロック７６０によって実行され
る。ブロック７０１は、ＭＣアドレスがＳＡアダプタま
たはＳＡ拡張カードのアドレス範囲を宛先とすることを
検出すると、PIO TO SA信号を発行してメッセージ受信
制御論理ブロック７６０に警告する。すると、メッセー
ジ受信制御論理ブロック７６０は−Ｓ０および−Ｓ１を
検査して、このＭＣ転送データが、メッセージ受信制御
論理ブロック７６０が応答する必要がある読取り操作で
あるかどうかを判定する。読取り操作である場合、メッ
セージ受信制御論理ブロック７６０は先に進む。読取り
操作でない場合、メッセージ受信制御論理ブロック７６
０は遊休状態のままとなる。読取り操作の場合、ブロッ
ク７６０は次に、ＭＣアドレス・バスの下位アドレス・
ビットを検査して、ＭＣ読取り転送がＳＡアダプタまた
はＳＡ拡張カードから制御データを伝送するためのもの
であるか、あるいはＭＣへのデータ・メッセージ転送で
あるかを判定する。

【０１６６】ＭＣアドレス９７０のビット１５ないしビ
ット１０は、アドレス比較回路７０１によってＰＯＳレ
ジスタ７０２と比較される。ＭＣアドレス９７０のビッ
ト７ないしビット４は、実行中の特定のコマンド（ＭＣ
転送のタイプ）を決定する。メッセージ受信制御論理ブ
ロック７６０は、マイクロチャネル・メッセージ送信制
御論理ブロック８６０と同時に活動状態になることがで
き、ビット７ないし４を格納し、かつ現在活動状態の特
定の読取りコマンドを定義する、別のコマンド・レジス
タを含む。メッセージ受信制御論理ブロック７６０が
（アドレス・ワード９７０のＭＣビット７ないしＭＣビ
ット４に基づいて）実行できる読取りコマンドを、表７
で詳細に定義する。

【０１６７】ＳＡアドレス・ワード９７０のビット３お
よび２は、たとえば、コマンドが０１１１の場合に読み
取られる特定のＳＡ構成レジスタを示すことによって、
コマンド・タイプをさらに修飾する。ＳＡアドレス・ワ
ード９７０のビット１および０は、バイト整合ビットで
あり、ＳＡアダプタおよびＳＡカードとの間のすべての
転送が３２ビット・ワードで整合されることを示すため
に必ず００でなければならない。

【０１６８】メッセージ受信制御論理ブロック７６０
は、ブロック９３８からのBUFFER EMPTY信号が非空状態
のとき、ＭＣへの転送を待っている完全なメッセージが
交換機メッセージ受信バッファ１５０にあるかどうか知
っている。しかし、ＭＣスレーブであるメッセージ受信
制御論理ブロック７６０は、ＭＣスレーブ規則に従わね
ばならない。つまり、メッセージ受信制御論理ブロック
７６０は、ＭＣへの転送を待っている完全なメッセージ
が交換機メッセージ受信バッファ１５０にあると判定す
ると、ＭＣのために調停を行いデータを転送する能力を
失う。ＭＣバスＢ５００のＰＲＥＥＭＰＴおよびＡＲＢ
バス信号７０７をＭＣスレーブは使用しない。その代わ
り、メッセージ受信制御論理ブロック７６０は、スレー
ブとして次の２つのオプションを有する。１つのオプシ
ョンは、ＭＣからのポーリングを待ち、それによって読
取りを待っているメッセージがあることをプロセッサＰ
３００またはバス・マスタが判定できるようにすること
である。もう１つは、プロセッサＰ３００またはバス・
マスタに割込みを発行して、待機中のメッセージがある
ことを通知することである。いずれの場合も、交換機メ
ッセージ受信バッファ１５０に待機中のメッセージがあ
るときは必ず、メッセージ受信制御論理ブロック７６０
が制御レジスタ７４３のメッセージ待機ビットを活動状
態にする。制御レジスタ７４３への書込みコマンドによ
って事前に割込みが可能になっている場合、制御レジス
タ７４３のメッセージ待機ビットが活動状態になると必
ず、ブロック７４３はメッセージ待機割込みを１度発行
する。プロセッサＰ３００またはバス・マスタは最終的
に制御レジスタ７４３を読み取り、メッセージ待機ビッ
トが活動状態であることを知る。制御レジスタ７４３の
読取りは、プロセッサＰ３００またはバス・マスタが制
御レジスタ７４３を連続的に読み取り、メッセージ待機
ビットが活動状態になるのを知る（ポーリングと呼ぶ）
ことによって、あるいはメッセージ待機割込みを受信す
ることによって行うことができる。プロセッサＰ３００
またはバス・マスタは、待機中のメッセージがあること
を知った後、ＭＣを介してＰＩＯ読取りコマンドを発行
することによって、ＳＡアダプタまたはＳＡ拡張カード
からメッセージを読み取ることができる。

【０１６９】メッセージ受信制御論理ブロック７６０
は、ＭＣ上のＳＡ読取りコマンドに応答して、そのコマ
ンドを受信し、できるだけ速やかにそれを実行する。Ｍ
Ｃ受信論理ブロック１３０の主要機能は、交換機メッセ
ージ受信バッファ１５０からＭＣを介してプロセッサＰ
３００またはバス・マスタにデータ・メッセージを送信
することである。メッセージ受信制御論理ブロック７６
０は、交換機メッセージ受信バッファ１５０からＭＣデ
ータ・バス７０５へのデータ・メッセージの移動を制御
する。メッセージ受信制御論理ブロック７６０は、ＭＣ
アドレス・ビット７ないし４が、ＳＡアダプタまたはＳ
Ａ拡張カードに対して発行された読取りコマンド用の１
１１１コマンド（表７参照）を含むことを検出すると、
活動状態になり、交換機メッセージ受信バッファ１５０
からＭＣへのデータ・メッセージ転送を開始する。メッ
セージ受信制御論理ブロック７６０は、ＭＣデータ・バ
ス７０５を、交換機メッセージ受信バッファ１５０から
ＭＣにデータを搬送するＳＡ内部データ・バス７８０に
接続する。メッセージ受信制御論理ブロック７６０は、
交換機メッセージ受信バッファ１５０および書込みカウ
ンタ９４８に対してタイミング制御信号を生成して、各
３２ビット・データ・ワードを交換機メッセージ受信バ
ッファ１５０からＭＣデータ・バス７０５へ個別に移動
すると共に、交換機メッセージ受信バッファ１５０から
各ワードが読み取られた後に読取りアドレス・カウンタ
を増分する。メッセージ受信制御論理ブロック７６０
は、データ・メッセージの第２ワード（図１５で定義さ
れたヘッダ・ワード２）が転送中であることを検出し、
すべてのデータ・ワードの場合と同様にこのワードをＭ
Ｃに送信する他に、ヘッダ・ワード２の一部を受信し、
内部レジスタに格納する。受信される部分はビット１５
ないし０であり、現データ・メッセージのデータ・ワー
ド・カウントを定義する。メッセージ受信制御論理ブロ
ック７６０は、ＭＣに各ワードを移動する際、ワード・
カウントを、それがゼロになって、メッセージ全体が転
送されたことを示すまで減分し続ける。カウントがゼロ
になると、メッセージ受信制御論理ブロック７６０は、
読取りポインタ９４６にEND OF MSG信号を発行して、メ
ッセージ全体が読み取られたことを示す。END OF MSG信
号によって、読取りポインタ９４６は、読取りカウンタ
９４８が増分された値をとる。これによって、交換機メ
ッセージ受信バッファ１５０中にもう他にデータ・メッ
セージが格納されていない場合、比較機構９３８はBUFF
ER EMPTY信号を空状態に変更する。BUFFER EMPTY信号が
空状態になると、交換機メッセージ受信バッファ１５０
中にもう他に待機中のメッセージがないことをメッセー
ジ受信制御論理ブロック７６０に通知する。メッセージ
受信制御論理ブロック７６０は、現メッセージの転送完
了後に非活動状態になる。

【０１７０】BUFFER EMPTY信号が非空状態のままである
場合、交換機メッセージ受信バッファ１５０中にまだ他
にデータ・メッセージが格納されていることを示す。BU
FFEREMPTY信号が非空状態の場合、制御レジスタ７４３
中のメッセージ待機ビットは活動状態のままとなり、プ
ロセッサＰ３００またはバス・マスタによって再び読み
取られるとき、さらにメッセージを読み取らなければな
らないことを示す。

【０１７１】ＭＣにデータ・メッセージが転送される
際、パリティ検査ブロック７６１は、ＭＣバスＢ５００
を介して伝送されるアドレス・パリティとデータ・パリ
ティを連続的に検査する。パリティ・エラーが検出され
ると、メッセージはメッセージ受信制御論理ブロック７
６０によって打ち切られる。メッセージ受信制御論理ブ
ロック７６０は、RETRY制御信号を受信バッファ・カウ
ンタに発行する。RETRY信号により、読取りカウンタ９
４８はリセットしてデータ・メッセージの始めに戻り、
したがって読取り操作がメッセージの始めから再度試行
できるようになる。メッセージ受信制御論理ブロック７
６０は、制御レジスタ７４３にエラーを記録し、ＭＣに
-CHANNEL CHECK信号を発行する。この信号は、ＭＣ制御
信号７０８の一部であり、エラーを示しＭＣ転送を終了
する。メッセージ受信制御論理ブロック７６０は、制御
レジスタによって割込みが可能になっている場合、エラ
ー検出後、ＭＣに割込みを発行することができる。

【０１７２】図１２のＭＣ送信論理ブロック１４０の機
能は、交換機メッセージ送信バッファ１６０に有効なメ
ッセージを書き込むことである。有効なメッセージと
は、交換機メッセージ送信バッファ１６０が適切な２ワ
ードのメッセージ・ヘッダ、メッセージ・データ・ワー
ド、およびＣＲＣフィールドを含むように、多段交換機
ネットワーク３０が必要とするメッセージ・フォーマッ
トに変換されたメッセージである。ＭＣ送信論理ブロッ
ク１４０は、ＭＣから受信したあらゆるワードについて
交換機メッセージ送信バッファ１６０に３２ビット・ワ
ードを書き込むことによってこれを行う。

【０１７３】図１２を参照すると、ＭＣ送信論理ブロッ
ク１４０が交換機メッセージ送信バッファ１６０にメッ
セージを入れ完了した後、そのメッセージを交換機メッ
セージ送信バッファ１６０から読み取り、それを多段交
換機ネットワーク３０を介して適切な宛先ノードに伝送
するのは、交換機メッセージ送信論理ブロック１８０の
役割である。ネットワーク経路の確立と、ネットワーク
経路を有する有効メッセージの送信を含む、ネットワー
ク・メッセージ送信機能のタイミングを図１８に示す。
ブロック２３８（図１４）からのBUFFER EMPTY信号が活
動状態のとき、交換機メッセージ送信論理ブロック１８
０は遊休状態であり、活動状態ではない。BUFFER EMPTY
信号がゼロになると、交換機メッセージ送信論理ブロッ
ク１８０が活動化され、図１８に示すように、送信操作
を制御するＳＴ０ないしＳＴ９（送信時間０ないし９）
という一連のタイミング信号を生成する。

【０１７４】図１９に、交換機メッセージ送信論理ブロ
ック１８０の詳細なタイミング論理が示されている。BU
FFER EMPTY信号が、交換機メッセージ送信バッファ１６
０から交換機メッセージ送信論理ブロック１８０に到着
し、ゲート５８０によって反転され、これがラッチ５６
０のＩＤＬＥ状態と共に、ゲート５８２を介してＳＴ０
ラッチ５６１をセットするのに使用される。ラッチ５６
１はゲート５９０に入力を供給し、ラッチ５７４をセッ
トさせる。ラッチ５７４は、ＩＤＬＥラッチ５６０に入
力を供給し、ラッチ５６０をリセットさせ、交換機メッ
セージ送信論理ブロック１８０の遊休状態を解除する。
ＳＴ０ないしＳＴ９のタイミング・ラッチおよびＩＤＬ
Ｅラッチはすべて、１０ナノ秒周期を持つ１００ＭＨｚ
クロック信号に基づいてセットされリセットされる。１
０ナノ秒周期は、交換機メッセージ送信論理ブロック１
８０の好ましい実施例の基本伝送周波数であり、１バイ
トのデータを毎秒１００メガバイトの速度で伝送させ
る。この１００ＭＨｚ信号により、新しいタイミング信
号が１０ナノ秒ごとにセットされ、古いタイミング信号
がリセットされる。たとえば、BUFFER EMPTY信号が非活
動状態になった後に１００ＭＨｚクロック信号が初めて
立ち上がるとき、ＳＴ０信号がセットされ、ＩＤＬＥ信
号がリセットされる。BUFFER EMPTY信号が非活動状態に
なった後に１００ＭＨｚクロック信号が２回目に立ち上
がると、ＳＴ０信号を供給されるＳＴ１ラッチ５６２が
セットされ、同時にＳＴ０信号がリセットされる。この
動作は、図１９に示すように、ＳＴ９に至るまで順序通
り継続する。ＳＴ９ラッチ５７８は、セットされた後、
ゲート５８５およびゲート５８６を介して入力をフィー
ドバックし、ＳＴ６ラッチに、ＳＴ９の後の第２の時間
を設定させる。ＳＴ６のセット後、再びＳＴ７、ＳＴ
８、ＳＴ９が１０ナノ秒ごとに順序通り発生し、ＳＴ９
の後に再びＳＴ６が発生する。このＳＴ６からＳＴ９ま
でのタイミング・ループは、図１８に示すように、メッ
セージ内のすべてのデータ・ワードｎが多段交換機ネッ
トワーク３０に送信されるまで継続する。

【０１７５】図２０には、交換機メッセージ送信バッフ
ァ１６０から３２ビット・ワードを取り込み、それをバ
イト幅ネットワーク・メッセージ・プロトコルに変換す
る、交換機メッセージ送信論理ブロック１８０の詳細な
論理が示されている。３２ビット・ワードが、１００ナ
ノ秒ごとに交換機メッセージ送信バッファ１６０から４
バイト・レジスタ６００に読み取られる。第１のワード
はＳＴ０時間に読み取られ、ゲート６１０を介してＳＴ
０時間にレジスタ６００をクロックする。第１のワード
はヘッダ・ワード１であり、図１７に示すように、バイ
ト０およびバイト１に宛先ノードＩＤを含み、バイト３
およびバイト４にコマンド・フィールドを含む。３ビッ
ト・セレクタ機能６０４はマルチプレクサ機能であり、
レジスタ６００の宛先ノード・フィールド（バイト０お
よびバイト１）を見て、一時に２ビットを選択し、ブロ
ック５５２に示すネットワーク・メッセージのネットワ
ーク・ヘッダ部分を構築する。好ましい多段交換機ネッ
トワーク３０の実施例は、図７に示すように２つのネッ
トワーク段を有し、多段交換機ネットワーク３０を通る
経路を確立するのに２つの段経路指定バイトを必要とす
る。図１８に示すように、このうち１つは段１経路指定
バイトであり、ＳＴ１時間に構築され、もう１つは段２
経路指定バイトであり、ＳＴ３時間に構築される。２ビ
ット・セレクタ６０４と２−４デコーダ６０５があいま
って、レジスタ６００に格納された宛先ノード・バイト
から段１経路指定バイトおよび段２経路指定バイトを構
築する。時間ＳＴ１に、２ビット・セレクタ６０４は、
レジスタ６００のバイト１の下位２ビットを選択する。
この下位２ビットが２−４デコーダ６０５にゲート・ス
ルーされ、そこで２ビットが４ビット・コードに変換さ
れて、段１経路指定バイトになり、ゲート６１８および
ゲート６１９を通りINX-DATA線を介して多段交換機ネッ
トワーク３０に伝送される。ＳＴ３時間に、２ビット・
セレクタ６０４はレジスタ６００のバイト１の上位２ビ
ットを選択する。この上位２ビットが２−４デコーダ６
０５に渡されて、そこで２ビットが４ビット・コードに
変換されて、段２経路指定バイトになり、ゲート６１８
および６１９を通りINX-DATA線を介して多段交換機ネッ
トワーク３０に伝送される。大規模ネットワークの場
合、このプロセスが続行して、レジスタ６００のバイト
０および１の宛先ノード・フィールドの上位ビットに基
づいて、さらに上の段の経路指定バイトを生成する。し
かし、２段の好ましい実施例では、必要な経路指定バイ
トは２つだけであり、より上位の宛先ノード・ビットは
使用されない。ゲート６１７は、ＳＴ１時間またはＳＴ
３時間にだけ２ビット・セレクタ６０４および２−４デ
コーダ６０５を使用可能にし、その他のすべての時間に
は、２−４デコーダ６０５がすべてゼロをゲート６１８
に渡すようにするために使用される。これにより、図１
８に示すように、時間ＳＴ２および時間ＳＴ４にはすべ
てゼロのdeadフィールドが生成される。ＳＴ５時間に、
ゲート６１８は、ゲート６１９を通りINX-DATA線を介し
て多段交換機ネットワーク３０に送られるすべて１のデ
ータ・バイトの論理和を求めることによって、ネットワ
ーク・メッセージのRECEIVER SYNCフィールド部分を提
供する。多段交換機ネットワーク３０にネットワーク・
ヘッダを送信する前に、多段交換機ネットワーク３０へ
のINX-VALID信号がゲート５９２によって活動化され
（図１９）、有効なメッセージが伝送中であることをネ
ットワーク３に通知する。交換機メッセージ送信論理ブ
ロック１８０によって多段交換機ネットワーク３０に送
信されるメッセージでは、図１７のブロック５５２に示
すメッセージのメッセージ・ヘッダおよびメッセージ・
データの部分が時間ＳＴ６から構築され、１つの３２ビ
ット・ワードが、ＳＴ６からＳＴ９までの各期間に連続
する４つのバイトとしてネットワーク３に伝送される。
バイトＭＵＸ ６０４は、ゲート６２０および６２１の
制御下で、時間ＳＴ６にレジスタ６００からバイト０
を、時間ＳＴ７にバイト１を、時間ＳＴ８にバイト２
を、時間ＳＴ９にバイト３を選択することによって、メ
ッセージのこの部分を構築する。ＳＴ６時間ごとに、レ
ジスタ６００には、ゲート６１０を通じて交換機メッセ
ージ送信バッファ１６０から多段交換機ネットワーク３
０に送信される新しい３２ビット・ワードがロードされ
る。DATA ACCEPTED信号が、図１９のラッチ５６７によ
って生成されるが、これはＳＴ０信号と同じである。DA
TA ACCPTED信号により、交換機メッセージ送信バッファ
１６０と関連する読取りカウンタが、ＳＴ６時間ごとに
交換機メッセージ送信バッファ１６０への読取りアドレ
スを増分する。それによって、図１８のタイミング図に
示すように、新しいデータが次のＳＴ６時間にレジスタ
６００にロードされる。図１９の制御論理は、最初のＳ
Ｔ６からＳＴ９までの期間にラッチ５７８をセットする
ことによってヘッダ・ワード１の送信を示すマークを付
け、次のＳＴ６からＳＴ９までの期間にラッチ５７９を
セットすることによってヘッダ・ワード２の送信を示す
マークを付ける。２つのメッセージ・ヘッダ・ワードが
伝送された後、メッセージ・データ・ワードが、ラッチ
５７６によって指定されるデータ間隔に伝送される。ラ
ッチ５７６は、ゲート５９５を介してセットされ、最後
のデータ・ワードが検出されるまで、ゲート５９４およ
びゲート５９５を介してセットされた状態に保持され
る。図１７に示すように、ヘッダ・ワード１時間５７８
に、最初のバイト中で宛先ノードＩＤが伝送され、次の
バイト中でコマンド・フィールドが伝送される。図１７
に示すように、ヘッダ・ワード２時間５７９に、最初の
２バイト中で発信元ノードＩＤが伝送され、次の２バイ
ト中でワード・カウント・フィールドが伝送される。ヘ
ッダ・ワード２がレジスタ６００にロードされるのと同
じＳＴ６時間（第２のＳＴ６時間）に、図２０のカウン
ト・レジスタに、ゲート６１５および遅延ブロック６１
６を介して、現メッセージのワード・カウントがロード
される。カウント・レジスタ６０１は、現メッセージと
共にいくつのデータ・ワードが提供されるかを定義す
る。遅延ブロック６１６により、最初の６１０減分信号
が発行された後にカウント・レジスタ６０１がロードさ
れ、したがってヘッダ・ワード１または２に対しては減
分されない。しかし、図１８に示すように、あらゆるデ
ータ・ワードがＳＴ６時間にレジスタ６００にロードさ
れるので、カウント・レジスタ６０１は以後のＳＴ６時
間には減分される。カウント・レジスタ６０１がゼロま
で減分されて、レジスタ６００にメッセージの最後のデ
ータ・ワードがロードされたことを示すとき、カウント
・ゼロ検出ブロック６０７がそれを検出する。カウント
・レジスタ６０１がゼロになり、カウント・ゼロ検出ブ
ロック６０７によってそれが検出されると、ゲート６１
２およびゲート６１４によってLAST DATA WORD信号とそ
の反転信号が生成される。図１９を参照すると、LAST D
ATA WORD信号がゲート５８５に入ると、ＳＴ９時間に最
後のデータ・ワードの最後のバイトが伝送された後にＳ
Ｔ６が再び発生することはできなくなる。その代わり、
最後のＳＴ９信号で最後のデータ・バイトが伝送された
後、ゲート５８９によって、SEND CRCラッチ５７１がセ
ットされる（ＳＣＲＣ）。ＳＣＲＣ信号５７１はゲート
６１０に達して（図２０）、交換機メッセージ送信バッ
ファ１６０からのＣＲＣバイトをレジスタ６００にロー
ドさせる。図１８に示すように、ＣＲＣバイトは、レジ
スタ６００からＭＵＸ ６０６およびゲート６１９を通
り、INX-DATA線を介して多段交換機ネットワーク３０に
送信される。これによって、多段交換機ネットワーク３
０への有効なメッセージの送信が完了し、ＳＣＲＣラッ
チ５７１がセットされて、END INTERVALラッチ６３２
（図２１）が活動状態になる。INX-VALID信号５９２
は、終了間隔６３２の間活動状態のままとなり、受信側
ノードに有効なメッセージに対してINX-ACCEPT信号また
はINX-REJECT信号で応答する機会を与える。図１８に、
受信側ノードがメッセージを受け入れ、INX-ACCEPT信号
で応答するタイミングを示す。

【０１７６】図１９を参照すると、終了間隔６３２の期
間にINX-ACCEPT信号が発生すると、ゲート５９８および
ゲート５９９が活動状態になり、END OF MESSAGE信号５
９９が活動状態になる。この信号が交換機メッセージ送
信バッファ１６０に達して、送信され受け入れられたば
かりの有効なメッセージを交換機メッセージ送信バッフ
ァ１６０から消去させ、ラッチ５７４をゲート５９６を
介してリセットさせる。ラッチ５７４がリセットされる
と、INX-VALID信号が非活動状態になって、多段交換機
ネットワーク３０を通る確立された接続を切断し、ネッ
トワーク・ポートが遊休状態に戻る。この遊休状態は、
ラッチ５７４がＩＤＬＥラッチ５６０をセットすること
によって発生する。BUFFER EMPTY信号が活動状態のまま
であるか、あるいは再び活動状態になって、交換機メッ
セージ送信バッファ１６０に送信すべき有効メッセージ
がまだあることを示す場合、ネットワーク・メッセージ
送信操作がもう一度最初から開始され、次の有効なメッ
セージが処理される。

【０１７７】図１２の交換機メッセージ受信論理ブロッ
ク１７０および交換機メッセージ受信バッファ１５０
は、それぞれ交換機メッセージ送信論理ブロック１８０
および交換機メッセージ送信バッファ１６０と同様に機
能する。ただし、データの流れは反対方向であり、多段
交換機ネットワーク３０からデータ・メッセージが届
く。交換機メッセージ受信論理ブロック１７０に届く多
段交換機ネットワーク３０のメッセージは、図１７のブ
ロック５５２のメッセージ・ヘッダおよびメッセージ・
データ部分で示されるフォーマットである。交換機メッ
セージ受信論理ブロック１７０は、ＣＲＣ検査バイトを
使って、多段交換機ネットワーク３０から届くメッセー
ジ・データが正しいかどうか検査する。交換機メッセー
ジ受信論理ブロック１７０はまた、メッセージ・データ
を３２ビット・ワードに変換し、それを交換機メッセー
ジ受信論理バッファ１５０に格納する。交換機メッセー
ジ受信バッファ１５０は、メッセージが到着したと図１
２のＭＣ受信論理ブロック１３０に警告する。ＭＣ受信
論理ブロック１３０は、特殊コード化されたＰＩＯ命令
を使って、割込みによって、プロセッサＰ３００のポー
リングを待っているメッセージがあるとプロセッサＰ３
００に警告する。いずれの場合も、プロセッサＰ３００
は、ポーリングまたは割込みに応答して、ＭＣ受信論理
ブロック１３０にアドレス指定されたＰＩＯ命令を使っ
て、ＭＣ受信論理ブロック１３０を介して交換機メッセ
ージ受信バッファ１５０を読み取る。

【０１７８】図６に関して、すべての入力ポートおよび
出力ポートにおけるデータ線の数を増やすことが可能な
ことに留意されたい。たとえば、データ線５ないし８を
追加すると、すべてのポートでバイト幅インタフェース
が提供され、多段交換機ネットワーク３０を通るデータ
伝送速度が２倍になる。図１３などの図に関して、ブロ
ック領域は、チップ上で諸機能が占める実際の物理空間
を示すものでないことに留意されたい。

【図面の簡単な説明】

【図１】分岐バスをベースとする接続であり、各マイク
ロチャネル・アイランドを多段交換ネットワークに適応
させる本発明を介して互いに相互接続された、本発明に
よる複数のマイクロチャネル・アイランドの好ましい実
施例を全般的に示す図である。

【図２】マイクロチャネル・インタフェース信号を交換
機ネットワーク・インタフェース信号に適応させる方法
の機能図を示すことによって、本発明の好ましい実施例
を一般的に示す図である。

【図３】マイクロチャネル・プロトコルおよびマイクロ
チャネル・アーキテクチャを交換機プロトコルおよび交
換機アーキテクチャに適応させる目的で、ＰＣまたはワ
ークステーションあるいはその両方に挿入する、本明細
書で開示する交換機アダプタ拡張カードに関する、本発
明の機能レイアウトの好ましい実施例を示す図である。

【図４】マイクロチャネル・アイランドを交換機ネット
ワークに接続する目的で、複数のＰＣまたはワークステ
ーションあるいはその両方に挿入する、本明細書で開示
する交換機アダプタ拡張カードの機能の使用法の好まし
い実施例を示す図である。

【図５】最大４個までのノードを相互接続するための本
明細書で開示する完全並列交換手段を提供する能力を有
する、４入力４出力（４×４）クロスバー交換装置を示
す図である。

【図６】４入力４出力（４×４）クロスバー交換装置が
４つのノード間に完全な相互接続を提供するために必要
な相互接続を示す図である。

【図７】４つを越えるノードを有する並列システムに対
応できるように、本発明の非同期交換装置の本明細書で
開示する４×４実施例をカスケード式に連結するための
典型的な方法を示す図である。

【図８】本発明と共に使用して、ディジタル・データを
転送するために最大４つのシステム・ノードを相互接続
するための完全に並列な交換手段を提供する能力を有す
る、４×４非同期交換装置の単純なディジタル・データ
・フローおよび制御経路の実施の概略ブロック図であ
る。

【図９】４本の同期データ線上で本発明の交換装置の元
の４×４実施例に送られる並列制御情報および多重線直
列ディジタル・データ情報を生成するための典型的な方
法を示す図である。

【図１０】本発明の交換装置の元の４×４実施例の１つ
の入力ポートに着信するディジタル・インタフェース信
号を１つの出力ポートに経路指定するための典型的なタ
イミング図である。

【図１１】ディジタル・データをあるノードから別のノ
ードに送信する目的で、本発明の交換装置から構成され
るネットワークを通る伝送経路を選択し確立するための
典型的な方法を示す図である。

【図１２】マイクロチャネル・プロトコルおよびマイク
ロチャネル・アーキテクチャを交換機プロトコルおよび
交換機アーキテクチャに適応させるための、本発明のマ
イクロチャネル・コンバータ機能または交換機アダプタ
機能の好ましい実施例の概略ブロック図である。

【図１３】マイクロチャネル・プロトコルおよびマイク
ロチャネル・アーキテクチャを交換機プロトコルおよび
交換機アーキテクチャに適応させる目的で、本発明のマ
イクロチャネル・コンバータ機能または交換機アダプタ
機能を実行するためのチップ・レイアウトの概略ブロッ
ク図である。

【図１４】マイクロチャネルから多段交換機ネットワー
クに伝送されるメッセージ・データをバッファリングす
るための、本発明のマイクロチャネル・コンバータ機能
または交換機アダプタ機能の送信メッセージ・バッファ
部分の概略ブロック図である。

【図１５】マイクロチャネル・インタフェース・プロト
コルおよび多段交換機ネットワーク・インタフェース・
プロトコルのメッセージ・ヘッダおよびデータのフォー
マットを示す図である。

【図１６】マイクロチャネルから多段交換機ネットワー
クに伝送されるメッセージ・データを送信するための、
本発明のマイクロチャネル・コンバータ機能または交換
機アダプタ機能のマイクロチャネル・インタフェース部
分の概略ブロック図である。

【図１７】多段交換機ネットワークからマイクロチャネ
ルに伝送されるメッセージ・データを受信するための、
本発明のマイクロチャネル・コンバータ機能または交換
機アダプタ機能のマイクロチャネル・インタフェース部
分の概略ブロック図である。

【図１８】マイクロチャネル・プロトコルから多段交換
機ネットワーク・インタフェース・プロトコルへの変換
のタイミング図である。

【図１９】マイクロチャネルから多段交換機ネットワー
クに伝送されるメッセージ・データを送信するための、
本発明の交換機アダプタ機能の交換機インタフェース・
メッセージ送信部分に関連するタイミング論理機構の概
略ブロック図である。

【図２０】マイクロチャネルから多段交換機ネットワー
クに伝送されるメッセージ・データを送信するための、
本発明の交換機アダプタ機能の交換機インタフェース・
メッセージ送信部分に関連するデータ変換論理機構の概
略ブロック図である。

【図２１】マイクロチャネルから多段交換機ネットワー
クに伝送されるメッセージ・データを送信するための、
本発明の交換機アダプタ機能の交換機インタフェース・
メッセージ送信部分に関連する制御論理機構の概略ブロ
ック図である。

【符号の説明】

６ 拡張カード ７ ドライバ／レシーバ部分 ８ チップ １０ 交換機 ３０ 多段交換機ネットワーク １３０ ＭＣ受信論理ブロック １４０ ＭＣ送信論理ブロック １５０ 交換機メッセージ受信バッファ １６０ 交換機メッセージ送信バッファ １７０ 交換機メッセージ受信論理ブロック １８０ 交換機メッセージ送信論理ブロック ２００ メッセージ受信／ＭＣ制御ブロック ２４６ 書込みポインタ ２４８ 書込みカウンタ ２５０ 読取りポインタ ２５８ 読取りカウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ウェイランド・ドットソン アメリカ合衆国13901、ニューヨーク州 ビンガムトン、カルガリ・レーン 19 (72)発明者 ジェームズ・ウィリアム・フィーニー アメリカ合衆国13760、ニューヨーク州 エンディコット、エヌ・ワイ・ルート 38ビー 384 (72)発明者 マイケル・ハンス・フィッシャー アメリカ合衆国55901、ミネソタ州ロチ ェスター、コパーフィールド・レーン、 ノース・ウェスト 4442 (72)発明者 ジョン・デーヴィッド・ヤブシュ アメリカ合衆国13760、ニューヨーク州 エンドウェル、ホール・ストリート 3015 (72)発明者 ロバート・フランシス・ルシュ アメリカ合衆国13850、ニューヨーク州 ヴェスタル、コートランド・ドライブ 3100 (72)発明者 マイケル・アンソニー・マニケット アメリカ合衆国13827、ニューヨーク州 オウェゴ、ホリスター・ロード 223

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】バス・インタフェースから交換機インタフ
   ェースにデータ・メッセージを送信し、あるいは交換機
   インタフェースからバス・インタフェースにデータ・メ
   ッセージを送信する目的で、バス・インタフェースおよ
   びバス・プロトコルを交換機インタフェースおよび交換
   機プロトコルに変換するためのスレーブ・アダプタ装置
   であって、 多段交換機ネットワークの単一のポートに前記アダプタ
   装置を結合するための交換機インタフェース接続手段
   と、 前記アダプタ装置をプロセッサ入出力バスに結合するた
   めの分岐バス・インタフェース接続手段と、 前記バス・インタフェース手段から前記交換機インタフ
   ェース手段への前記データ・メッセージをバッファリン
   グするための送信バッファ手段と、 前記交換機インタフェース手段から前記バス・インタフ
   ェース手段への前記データ・メッセージをバッファリン
   グするための受信バッファ手段と、 前記送信バッファ手段への複数のデータ・メッセージの
   格納を制御するための送信バッファ制御手段と、 前記受信バッファ手段への複数のデータ・メッセージの
   格納を制御するための受信バッファ制御手段と、 前記バス・インタフェース手段から前記送信バッファ手
   段に前記データ・メッセージを送信するためのバス送信
   制御手段と、 前記受信バッファ手段から前記バス・インタフェース手
   段への前記データ・メッセージを受信するためのバス受
   信制御手段と、 前記送信バッファ手段から前記交換機インタフェース手
   段に前記データ・メッセージを送信するための交換機送
   信制御手段と、 前記交換機インタフェース手段から前記受信バッファ手
   段への前記データ・メッセージを受信するための交換機
   受信制御手段と、 それぞれ分岐バス構造と、データを前記アダプタ装置に
   伝送するための手段とを有する、複数のノード要素と、 データを受信できる複数のノード要素とを備える、スレ
   ーブ・アダプタ装置。