JP2501384B2

JP2501384B2 - Ｉｃカ―ド

Info

Publication number: JP2501384B2
Application number: JP3329095A
Authority: JP
Inventors: 茂古田; 悦志竹林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-12-28
Filing date: 1991-12-12
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPH0567254A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電源を内蔵し、電波に
より端末装置等の外部装置との間でデータの通信を可能
とした非接触式のＩＣカードに関する。

【０００２】

【従来の技術】図１２は従来の非接触式のＩＣカードを
示すブロック図であり、図中１はＩＣカード本体を示し
ている。ＩＣカード本体１はカード内の信号制御及びデ
ータ処理を行うＣＰＵ２、プログラムを格納するＲＯＭ
３、データメモリであるＲＡＭ４、電池５、パラレル・
シリアル変換／シリアル・パラレル変換を行う入出力回
路６およびアンテナ１０等を備えている。

【０００３】ＣＰＵ２、ＲＯＭ３、ＲＡＭ４および入出
力回路６はバス７を介して相互にデータの送受が可能な
ように接続されている。また、入出力回路６とアンテナ
１０との間には変復調回路８、さらにこの変復調回路８
とアンテナ１０との間に接続された送信回路９および受
信回路１１が介装されている。入出力回路６から出力さ
れたデータは変復調回路８で変調され、送信回路９を経
てアンテナ１０から電波として出力される。またアンテ
ナ１０で受信された信号は受信回路１１で増幅され、電
源電圧と接地電圧に振れる信号(以下ロジックレベル)に
変換され、トリガ信号は直接ＣＰＵ２へ入力され、また
データ信号は変復調回路８で復調され、入出力回路６か
らバス７を経てＣＰＵ２に入力され処理されるようにな
っている。なお、電池５は各回路の電源となるものであ
るが、その接続に関しては図示を省略した。

【０００４】次にこのようなＩＣカードの動作について
説明する。通常、電池５からは常時、受信回路１１等へ
給電が行われているが、カードリーダ等の外部装置と通
信を行っていない場合にはＣＰＵ２内の発振回路を停止
させて待機状態となっている。いま、外部装置からＩＣ
カードのＣＰＵ２を活性化するためのトリガ電波がアン
テナ１０で受信されると、受信した電波に応じたアナロ
グ信号がアンテナ１０から受信回路１１へ出力され、こ
の電圧が受信回路１１のしきい値電圧を越えているとき
は受信回路１１はロジックレベルのトリガ信号を発生し
てＣＰＵ２へ入力する。ＣＰＵ２にトリガ信号が入力さ
れると、ＣＰＵ２内の発振回路が動作すると共に、デー
タ信号は受信回路１１でディジタル信号に変換され、さ
らに変復調回路８にて復調されて入出力回路６へ入力さ
れる。入出力回路６に入力されたデータはバス７を介し
てＣＰＵ２に読み取られる。また動作クロックが各回路
に与えられ、データ信号はＲＯＭ３に格納されているプ
ログラムに従ってデータ処理される。処理中、一時的に
格納が必要なデータはＲＡＭ４へ格納される。受信回路
１１には差動増幅回路等が用いられ、しきい値電圧は数
百ｍＶ程度であり、この差動増幅回路の基準電圧はＩＣ
カード内部で発生せしめられる。

【０００５】一方、データの処理中又は処理後、外部装
置に応答すべき送信データはバス７を介して入出力回路
６へ入力される。入出力回路６はディジタル信号である
データを変復調回路８へ入力し、変復調回路８ではディ
ジタル信号を変調して送信回路９へ入力する。そして送
信回路９ではディジタル信号をアナログ信号に変換し
て、このアナログ信号をアンテナ１０へ出力し、電波と
して外部装置へ送信する。

【０００６】図１３にはアンテナ１０、受信回路１１お
よび変復調回路８のそれぞれの出力信号を示した。アン
テナ１０からは図１３(ａ)に示すようなアナログ信号が
受信回路１１に入力される。受信回路１１では例えばし
きい値Ｖ_THが設定されており、これに従ってアナログ信
号が直接、(ｂ)に示すようなディジタル信号に変換され
る。次にこのディジタル信号は受信回路１１から変復調
回路８に送られ、復調されて(ｃ)に示すような信号とな
り、さらにあらかじめ設定された１ビット巾に伸張され
て入出力回路６に送られる。図の右側に示すように細か
いパルス群の中の１つのパルスが抜けている場合には、
これを補うようにしてパルスが発生される。逆にＩＣカ
ードがアンテナ１０から送信を行う場合は、入出力回路
６から送られてきた図１３の(ｃ)に示すようなディジタ
ル信号が変復調回路８で(ｂ)に示すような信号に変調さ
れ、この信号によって送信回路９が駆動され、アンテナ
１０に電流供給し、(ａ)に示すようなアナログ信号に変
換されて送信が行われる。

【０００７】そして、外部装置との間の通信が終了する
とＣＰＵ２の発振回路が停止し、再び待機状態に戻り、
電力消費を抑制する。ただこの状態においてもトリガ電
波を受信する必要上、受信回路１１には常にバイアス電
流が通流せしめられている。

【０００８】

【発明が解決しようとする課題】このようなタイプのＩ
Ｃカードの電力消費は、１つは定常的に流れるバイアス
電流、もう１つはアンテナ１０が電波を受信すると、電
波の強度に応じて電圧を発生し、受信回路のしきい値電
圧を越えるとトリガ信号を発生して、ＣＰＵ２が動作を
開始する場合であり、数ｍＡの大きな電流が消費され
る。ところが、このようなしきい値電圧を越える電圧は
所定の外部装置からのトリガ電波のみに限らず、他の電
子機器が発生するノイズによっても生じ、同様にＩＣカ
ードを活性化させることがあり、ノイズ発生の多い環境
ではＣＰＵ２の頻繁な活性化によって電池の消耗が早く
保証期間前に消耗してデータの揮発等の不具合を招く恐
れがあった。しかもＩＣカード本体１は薄い板状である
ため電池５の容量が小さく、その上ＩＣカード本体１に
は外装を施して電池５を密閉状態とするため電池の交換
が出来ない。従来のＩＣカードには以上のような問題点
があった。

【０００９】この発明はかかる事情に鑑みてなされたも
のであって、その目的とするところは、外部ノイズ等に
よる誤動作のため電池が保証期間前に消耗し、内部デー
タが揮発する等の不都合を防止できるようにしたＩＣカ
ードを提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的に鑑み、この
発明は、電池を内蔵し、電波により外部装置とのデータ
および信号の送受信を行う、外部装置からのトリガ信号
によりデータ処理手段が待機状態から動作状態に起動さ
れるＩＣカードであって、プログラムを格納する不揮発
性記憶手段と、データを記憶する揮発性記憶手段と、少
なくとも上記データ処理手段の全起動回数を計数し記憶
する起動回数計数記憶手段と、上記プログラムに従って
カード内の信号制御およびデータ処理を行うと共に、上
記カード外部からのトリガ信号によって起動し、上記起
動回数計数記憶手段の計数値が設定値に達すると制御信
号を発生するデータ処理手段と、上記処理手段、不揮発
性記憶手段、揮発性記憶手段および起動回数計数記憶手
段を相互に接続するバスと、カードからの電気的な送信
信号を電波に変換してカード外部に送信し、カード外部
から受信した電波を電気的なアナログ受信信号に変換す
るアンテナと、上記起動回数計数記憶手段の計数値が設
定値に達したことに基づいて上記データ処理手段から与
えられる制御信号に従って、受信可能な信号レベルの下
限のしきい値を高するようにした、上記アンテナと上記
バスとの間に接続された入出力制御手段と、上記各手段
の電源である電池と、を備えたＩＣカードにある。さら
にこの発明では、起動回数が設定値に達した場合には上
記入出力制御手段においてしきい値を高くすると同時に
バイアス電流を流す必要のないようにした。

【００１１】さらにこの発明では、上記起動回数計数記
憶手段において起動回数および連続誤起動回数をそれぞ
れ計数記憶し、これらのいずれかが設定値に達した場合
に入出力制御手段のしきい値を高くするようにした。さ
らにこの発明では、データ処理手段が起動回数が設定値
に達したことを示すコードをカード外部に送信するよう
にし、外部装置側にはこのコードを受信した時にこのこ
とを使用者に知らせる手段を設けた。さらにこの発明で
は、上記外部装置がダンプコマンドを定期的に発生する
ものとし、ＩＣカードでは起動回数が設定値に達した時
にデータ処理手段の制御により、ダンプコマンドに応答
して揮発性記憶手段に記憶されている全てのデータを外
部装置に読み出し、その後、設定値に達したことを示す
コードを送信するようにした。さらにこの発生では、デ
ータ処理手段がさらに、トリガ信号によって起動される
度に入出力制御手段の受信可能な信号レベルの下限のし
きい値を平常のものにするための第２制御信号を発生す
るようにした。

【００１２】

【作用】この発明では、データ処理手段の起動回数が設
定値に達した時には入出力制御手段のしきい値を高くす
ることにより、より高いレベルのトリガ信号を与えない
とカードが起動しないようし、ノイズの影響を受けない
ようにした。さらに、起動回数が設定値に達した時に入
出力制御手段でのバイアス電流を止めてカード内での電
力消費を無くすようにした。さらにこの発明では、連続
誤起動回数も計数して記憶し、外部ノイズ等による影響
により誤起動する回数が設定値に達した場合も、同様に
入出力制御手段のしきい値を高くして、以後、外部ノイ
ズでは起動せず、より高いトリガ信号を与えない限り起
動しないようにした。さらにこの発明では、起動回数が
設定値に達したことを示すコードを外部装置に送信し、
外部装置側ではこのことを表示或は音により使用者に知
らせるようにした。さらにこの発明では、起動回数が設
定値に達した時に、入出力制御手段の受信可能な信号の
しきい値を高くする前に、データ処理手段の制御により
外部装置からのダンプコマンドに応答して記憶されてい
る全てのデータを外部装置に読み出し、ＩＣカード内の
データが完全に消滅するのを防止するようにした。さら
にこの発明ではデータ処理手段が、入出力制御手段の受
信信号のしきい値を平常のものにするための第２制御信
号を起動される度に発生するので、入出力制御手段のし
きい値が高い状態になったカードでも、例えば専用の装
置等により高いレベルのトリガ信号を与えることにより
平常のしきい値に戻し、再び使用することができる。

【００１３】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明のＩＣカードの第１実施例
を示すブロック図であり、図中、１はカード本体を示し
ている。カード本体１は、カード全体の制御を行うデー
タ処理手段であるＣＰＵ２、プログラムを格納する不揮
発性記憶手段であるＲＯＭ３、データを格納する揮発性
記憶手段であるＲＡＭ４、電源である電池５、パラレル
・シリアル変換／シリアル・パラレル変換を行う入出力
回路６およびアンテナ１０等を内蔵している。ＣＰＵ
２、ＲＯＭ３、ＲＡＭ４および入出力回路６はバス７を
介して相互にデータの送受が可能なように接続されてい
る。これらの構成は図１２に示す従来のＩＣカードと実
質的に同じである。本発明に係るＩＣカードにあっては
ＲＡＭ４内にＣＰＵ２の全起動回数を計数しこれを記憶
するためのレジスタである起動回数レジスタ４ａ、およ
び連続誤起動回数を計数しこれを記憶するための誤起動
回数レジスタ４ｂが設けられている。また入出力回路６
とアンテナ１０との間には変復調回路８と、この変復調
回路８とアンテナ１０との間に介装された送信回路９、
第１受信回路１１、第２受信回路１２、および切換スイ
ッチ１３が設けられている。送信回路９は従来のものと
同じである。第１受信回路１１および第２受信回路１２
に関しては後述するが、第２受信回路１２は第１受信回
路１１より高いしきい値を有する。切換スイッチ１３は
トランジスタ等の電子スイッチで構成されたもので、Ｃ
ＰＵ２からの切換信号に従って開閉が行われる。これら
の入出力回路６、変復調回路８、送信回路９、第１受信
回路１１、第２受信回路１２および切換スイッチ１３は
入出力制御手段を構成する。

【００１４】入出力回路６にてシリアル・パラレル変換
されたデータ信号は変復調回路８で変調され、さらに送
信回路９でアナログ信号に変換され、アンテナ１０から
外部装置へ電波として出力される。一方電波がアンテナ
１０で受信されるとアンテナ１０からの受信電波に対応
したアナログ信号が第１受信回路１１および第２受信回
路１２のいずれかでディジタル信号に変換され、変復調
回路８で復調され、更には入出力回路６へ入力され、パ
ラレルディジタル信号に変換されてＣＰＵ２へ入力され
ることとなる。

【００１５】図２の(ａ)はＲＡＭ４における起動回数レ
ジスタ４ａ、図２の(ｂ)は同じく誤起動回数レジスタ４
ｂのビット構成を示す概念図である。起動回数レジスタ
４ａは、例えば８ビットレジスタが用いられて、ビット
０〜ビット７までをカウンタとして使用し、カードがト
リガ信号を受けて起動する都度、その計数値を読み出
し、この計数値に１を加えるインクリメントを行った
後、その値を書込む動作を行ってＣＰＵ２の起動回数を
誤起動回数も含めて計数し記憶するようになっている。
また誤起動回路レジスタ４ｂは同じく８ビットレジスタ
が用いられ、ビット０〜６までをカウンタとして使用
し、ビット７は連続誤動作を表すビットとしてあり、ビ
ット７は誤起動した場合に「１」がセットされ、正常起動
した場合には「０」にクリアされると共に、レジスタ４ｂ
のカウント値もクリアされて０となる。従っていまビッ
ト７が「１」にセットされている場合には、前回が誤起動
したことを示しており、今回の起動が誤起動の場合は誤
起動回数レジスタ４ｂのカウント値が読み出され、＋１
するインクリメントを行った後、その値を書込む動作を
行い、ＣＰＵ２の誤起動の連続回数を計数し記憶するよ
うになっている。

【００１６】図３は第１受信回路１１の一例を示す回路
図であり、一対の同サイズのｐチャネルＭＯＳトランジ
スタ３１、３２はカレントミラー部を構成し、同サイズ
のｎチャネルＭＯＳトランジスタ３３、３４は差動部を
構成し、ｎチャネルトランジスタ３５は定電流源を構成
する。さらにｎチャネルＭＯＳトランジスタ３３のゲー
トにはｐチャネルＭＯＳトランジスタ３６およびｎチャ
ネルＭＯＳトランジスタ３７からなる基準電圧発生回路
の出力端が接続され、全体として差動増幅器が構成され
ている。３８、３９はそれぞれＣＭＯＳインバータであ
る。

【００１７】このような受信回路１１は、ＣＰＵ２が受
信回路１１を選択すると切換スイッチ１３の接点１３ａ
が閉鎖され、端子Ｔ₆にハイレベルの信号「Ｈ」が与えら
れ、ｎチャネルＭＯＳトランジスタ３５がオンし、トラ
ンジスタ３１〜３５からなる回路に所定のバイアス電流
が流れる。一方ＣＭＯＳインバータ３８からは反転した
ローレベルの信号「Ｌ」がｐチャネルＭＯＳトランジスタ
３６のゲートに与えられ、ｐチャネルＭＯＳトランジス
タ３６およびｎチャネルＭＯＳトランジスタ３７がオン
し、基準電圧(しきい値電圧)が差動部を構成するｎチャ
ネルＭＯＳトランジスタ３３のゲートに与えられる。

【００１８】端子Ｔ₅はアンテナ１０へ接続されてお
り、外部装置からの電波がアンテナ１０で受信されると
アンテナ１０の出力が差動部を構成するｎチャネルＭＯ
Ｓトランジスタ３４のゲートに与えられる。これによっ
て差動部はｎチャネルＭＯＳトランジスタ３３のゲート
に与えられた基準電圧と、ｎチャネルＭＯＳトランジス
タ３４のゲートに与えられたアンテナ１０の出力とを比
較し、アンテナ１０からの出力が基準電圧より高いとき
はＣＭＯＳインバータ３９を介して端子Ｔ₄にハイレベ
ルの信号「Ｈ」が出力され、また基準電圧より低い場合は
端子Ｔ₄にローレベルの信号「Ｌ」が出力される。基準電
圧は通常数１００ｍＶの低い電圧であるため、受信回路
１１はアンテナ１０に受信された微小電圧をロジックレ
ベルに変換することが可能となる。一方、受信回路１１
の非選択時においては接点１３ｂが閉鎖されると共に接
点１３ａが開放されＣＰＵ２から端子Ｔ₆にローレベル
の信号「Ｌ」が与えられ、ｎチャネルＭＯＳトランジスタ
３５がオフとなり、バイアス電流が遮断され、またＣＭ
ＯＳインバータ３８からは反転してハイレベルの信号
「Ｈ」がｐチャネルＭＯＳトランジスタ３６のゲートに与
えられ、ｐチャネルＭＯＳトランジスタ３６およびｎチ
ャネルＭＯＳトランジスタ３７が共にオフとなり、端子
Ｔ₄からはローレベルの信号「Ｌ」が出力される。

【００１９】図４は第１受信回路１１より高いしきい値
を有する第２受信回路１２の一例を示す回路図であり、
シュミットトリガ回路を構成するＣＭＯＳインバータ４
１、４２、４３、このシュミットトリガ回路に対する非
選択時の入力を「Ｌ」に固定する回路を構成するｎチャネ
ルＭＯＳトランジスタ４５、およびこのｎチャネルＭＯ
Ｓトランジスタ４５のゲートに接続されているＣＭＯＳ
インバータ４６を備えている。このような受信回路１２
は非選択時においてはＣＰＵ２から端子Ｔ₃にローレベ
ルの信号「Ｌ」が与えられ、ＣＭＯＳインバータ４６にて
反転され、ｎチャネルＭＯＳトランジスタ４５のゲート
にハイレベルの信号「Ｈ」を与え、これをオンしてシュミ
ットトリガ回路への入力を“Ｌ"とする。これによって
アンテナ１０から端子Ｔ₂に入力される信号に無関係
に、出力端子Ｔ₁にはローレベルの信号「Ｌ」が出力され
ることとなる。

【００２０】一方、受信回路１２が選択されたときはＣ
ＰＵ２から端子Ｔ₃にハイレベルの信号「Ｈ」が与えら
え、ＣＭＯＳインバータ４６にて反転され、ｎチャネル
ＭＯＳトランジスタ４５のゲートにローレベルの信号
「Ｌ」を与えてこれをオフとする。これにより、アンテナ
１０に接続された端子Ｔ₂からの入力信号がシュミット
トリガ回路に入力され、端子Ｔ₁に入力信号に対応した
信号が出力される。この受信回路１２のしきい値はＣＭ
ＯＳレベルであり、受信回路１１のしきい値と比較して
格段に大きく、またＣＭＯＳインバータ４１、４２、４
３、４６等にて構成されるため、バイアス電流は不必要
であり、受信回路１２のしきい値を越える高いトリガ信
号が入力されない限り電池５を消費しない。

【００２１】図５は本発明の第１実施例によるＩＣカー
ドの動作順序を示すフローチャートであり、これらの動
作はＩＣカード内の例えばＲＯＭ内に記憶されているプ
ログラム(図示せず)に従って行われる。以下、図に従っ
て動作を説明する。先ずＩＣカードの通常の使用状態で
はＣＰＵ２およびこれに含まれる発振回路(図示せず)は
停止している。また図１に示す切換スイッチ１３はＣＰ
Ｕ２の操作によって接点１３ａが閉鎖されて第１受信回
路１１が選択され、第１受信回路１１では微弱なトリガ
電波を受信するためにバイアス電流が流れている状態に
なっている。このような待機状態下では、ＩＣカードの
回路はＣＭＯＳ論理回路で構成されているから消費電流
はこの受信回路１１のバイアス電流のみである。

【００２２】外部装置からトリガ電波が発信され、図１
に示すアンテナ１０がこれを受信すると受信回路１１お
よび切換スイッチ１３を経てＣＰＵ２にトリガ信号が与
えられ、ＣＰＵ２内の発振回路が動作し、ＣＰＵ２が起
動される(ステップＳ１)。ＣＰＵ２が動作を開始すると
それが正常起動か誤起動かに無関係に、まず、ＲＡＭ４
に設定してある起動回数レジスタ４ａの値をカウントア
ップする(ステップＳ２)。そして外部装置から与えられ
る識別情報の受信待ち状態となる。この状態で外部装置
から、例えば識別コード等が受信されると、識別コード
等の受信信号が正規のものか否かを照合し、また所定時
間内に識別コード等を受信しない時はタイムアウトか否
かを判断する(ステップＳ３)。受信信号が正規なものの
場合には誤起動回路レジスタ４ｂのカウント値をクリア
し(ステップＳ４)、外部装置との間でデータの送受を行
う(ステップＳ５)。

【００２３】一方、ステップＳ３の判定において、受信
データが誤ったデータである場合、もしくは所定時間内
に正規データを受信しなかった場合には誤起動回数レジ
スタ４ｂの図２に示すビット７の値ｂ₇が「１」か「０」か
を判断し(ステップＳ６)、「０」の時はビット７の値ｂ₇
を「１」にセットして誤動作したことを表し(ステップＳ
７)、その後、誤起動回数レジスタ４ｂのカウントアッ
プを行う(ステップＳ８)。また、ステップＳ６の判断で
誤起動回数レジスタ４ｂのビット値ｂ₇が「１」のときは
前回および今回の起動がいずれも誤起動、即ち連続誤起
動であり、誤起動回数レジスタ４ｂを直ちにカウントア
ップする(ステップＳ８)。

【００２４】正常起動の場合は外部装置との通信が終了
した後、また誤起動時には誤起動回数レジスタの更新後
に、起動回数レジスタ４ａのカウント値が設定値に達し
たか否かを判断し(ステップＳ９)、設定値に達していな
い場合は誤起動回数レジスタ４ｂのカウント値が設定値
に達したか否かを判断し(ステップＳ１０)、同じく設定
値に達していない時は第１受信回路１１を選択した後
(ステップＳ１１)、ＣＰＵ２およびその発振回路を停止
させて待機状態に戻る(ステップＳ１３)。一方、ステッ
プＳ９、Ｓ１０における判断において起動回数レジスタ
４ａおよび誤起動回数レジスタ４ｂのいずれかのカウン
ト値が設定値に達している場合はＣＰＵ２が切換スイッ
チ１３に制御信号を与えて第２受信回路１２を選択し
(ステップ１２)、その後、ＣＰＵ２およびその発振回路
を停止して待機状態に戻る(ステップ１３)。

【００２５】第２受信回路１２が選択されるとしきい値
がＣＭＯＳレベルとなり、通常の外部装置からのトリガ
電波ではＩＣカードは起動せず、ＩＣカードを駆動させ
る際には送信信号レベルの大きい外部装置を使用する
か、或はＩＣカードのアンテナに外部装置を近接させて
トリガ電波を送らないとならず、これにより使用者はＩ
Ｃカードの電池５の消耗が進んだことを知ることとな
る。また使用者がＩＣカードを使用しない状態でも第２
受信回路１２ではＣＰＵ２すなわちＩＣカードの誤起動
が抑制され、しかもバイアス電流を必要としないからこ
れ以上電池の消耗が進むこともない。このような状態で
はカード発行者のもとで別の送信信号レベルの大きい外
部装置によってＣＰＵ２を起動させて内容を読み出し、
起動回数レジスタ４ａのオーバーフローであれば新しい
ＩＣカードを発行し、また誤起動回数レジスタ４ｂのオ
ーバーフローであれば受信回路１２を受信回路１１に変
更して使用者に再発行する。

【００２６】なお、ＣＰＵ２は全起動回数および連続の
誤起動回数が設定値に達した時に、切換スイッチ１３に
第２受信回路１２を選択する制御信号を与えるが、さら
に外部からのトリガ信号により起動される度に切換スイ
ッチ１３に、第１受信回路１１を選択するための制御信
号(第２制御信号)を与えるようにすれば、送信信号レベ
ルの大きい外部装置でＣＰＵ２にトリガ信号を与えれ
ば、しきい値が高い状態のＩＣカードを容易に平常のし
きい値に戻して再生することができる。

【００２７】また、上述した実施例はＲＡＭ４内に起動
回数レジスタ４ａ、誤起動回数レジスタ４ｂを設けた場
合を示したが、電気的に書き換え可能なメモリを用い、
或は別のカウンタロジックを設けてもよい。また連続誤
動作を示すビットを、誤起動回数レジスタ４ｂにおける
ビット７に設定した場合を示したが、別のレジスタとし
て設けてもよい。さらに上記実施例は電波にて外部装置
とデータの送受を行う場合について説明したが、光を媒
体としてデータの送受を行う場合にも適用し得ることは
勿論である。これらは後述する実施例においても同様で
ある。

【００２８】図６には本発明のＩＣカードと共に使用さ
れる外部装置の構造を概略的に示すブロック図を示し
た。外部装置１００は一般にはコンピュータシステムの
端末機或はセンサ等であり、ＩＣカードとほぼ同じ構成
の内部構造を有している。外部装置１００はＣＰＵ１０
２、ＲＯＭおよびＲＡＭを含むメモリ１０３、バス１０
７、アンテナ１１０、送信回路１０９、受信回路１１
１、変復調回路１０８、入出力回路１０６等を含む。こ
れらの部分の構成はＩＣカード１のものと対応するもの
であり説明は省略する。また本発明で使用される外部装
置１００はさらに、後述する実施例で特に使用されるデ
ィスプレイ１２１およびアラーム発生部１２３を備えて
いる。これらはそれぞれ入出力インターフェース１２
０、１２２を介してバス１０７に接続されている。アラ
ーム発生部１２３は例えば音を発生する音源等である。

【００２９】図７には本発明の第２実施例によるＩＣカ
ードのブロック図を示す。図１のＩＣカードとハードウ
ェアに関して異なる部分は、変復調回路８とアンテナ１
０との間に送信回路９、受信回路１１ａおよび抑止回路
１４を設けた点である。送信回路９および受信回路１１
ａは従来のものと同一である。受信回路１１ａは例えば
図３に示した受信回路の受信回路端子Ｔ₆に常にハイレ
ベルの信号「Ｈ」を与えたものであってもよい。抑止回路
１４はＣＰＵ２に制御されてアンテナ１０の受信電圧を
抑止するものであり、これに関しては後述する。そして
この実施例では入出力回路６、変復調回路８、送信回路
９、受信回路１１ａおよび抑止回路１４が入出力制御手
段を構成する。なお、ＲＡＭ４に設けられた、ＣＰＵ２
の起動回数を計数して記憶する起動回数レジスタ４ａお
よび連続誤起動回数を計数して記憶する誤起動回数レジ
スタ４ｂはいずれか一方だけを設けてもより。これは図
１〜図５に示す第１実施例においても同様である。

【００３０】第２実施例では入出力回路６にてパラレル
信号からシリアル信号に変換されたデータ信号は変復調
回路８で変調され、送信回路９でディジタル信号からア
ナログ信号に変換された後、アンテナ１０から外部装置
へ電波として出力される。一方、電波がアンテナ１０で
受信されると受信電波に対応するアナログ信号が抑止回
路１４および受信回路１１ａへ送られてここでディジタ
ル信号に直接変換され、さらに変復調回路８で復調さ
れ、入出力回路６でパラレルディジタル信号に変換され
た後、ＣＰＵ２へ入力されることとなる。なお、ＲＡＭ
４に設けられた２つのレジスタ４ａ、４ｂの動作は図２
で説明したものと同じであり説明は省略する。

【００３１】図８は図７のアンテナ１０と抑止回路１４
の回路の一例を示したもので、アンテナ１０はコイル１
０ａとコンデンサ１０ｂの共振回路で構成されている。
抑止回路１４はｐチャンネルＭＯＳトランジスタ１４ａ
と、ＣＰＵ２からの抑止信号／抑止解除信号でセット／
リセットするフリップフロップ１４ｂとにより構成され
ている。ＣＰＵ２よりローレベル信号「Ｌ」の抑止信号が
セット端子Ｓに入力されるとフリップフロップ１４ｂは
セットされる。これにより、フリップフロップ１４ｂの
出力Ｑバーは「Ｌ」レベルとなり、トランジスタ１４ａは
導通状態(オン)となり、アンテナ１０の受信電圧を抑止
しする。一方、ＣＰＵ２よりローレベル信号「Ｌ」の抑止
解除信号がリセット端子Ｒに入力されるとフリップフロ
ップ１４ｂはリセットされる。これにより、フリップフ
ロップ１４ｂの出力Ｑバーは「Ｈ」レベルとなり、トラン
ジスタ１４ａは非導通状態(オフ)となり、アンテナ１０
の受信電圧の抑止が解除される。なお、ＣＰＵ２の起動
時にはＣＰＵ２が抑止解除信号を必ず出力するものとす
る。また、トランジスタ１４ａはしきい値電圧の低い
(０.１Ｖ程度)ものを用い、さらにオン状態での抵抗が
ＩＣカードと外部装置とを極近接した場合にのみ受信回
路１１ａがトリガ信号を受信できるような値に設定する
必要がある。

【００３２】図９は本発明の第２実施例によるＩＣカー
ドの動作順序を示すフローチャートであり、これらの動
作はＩＣカード内の例えばＲＯＭ内に記憶されているプ
ログラム(図示せず)に従って行われる。この実施例では
誤起動回数レジスタ４ｂは使用されていない。以下、図
２、図６〜図９に従って第２実施例の動作を説明する。
先ずＩＣカードの通常の使用状態ではＣＰＵ２およびこ
れに含まれる発振回路(図示せず)は停止している。しか
しながら受信回路１１ａには微弱なトリガ電波を受信す
るために、バイアス電流が流れている状態になってい
る。このような待機状態下では、ＩＣカードでの消費電
流はこの受信回路１１ａのバイアス電流のみである。

【００３３】外部装置からトリガ電波が発信され、図７
に示すアンテナ１０がこれを受信すると受信回路１１を
経てＣＰＵ２にトリガ信号が与えられ、ＣＰＵ２内の発
振回路が動作し、ＣＰＵ２が起動される(ステップＳ
１)。ＣＰＵ２が動作を開始するとそれが正常起動か誤
起動かに無関係に、まず、ＲＡＭ４に設定してある起動
回数レジスタ４ａの値をカウントアップする(ステップ
Ｓ２)。さらにＣＰＵ２は抑止解除信号(第２制御信号)
を抑止回路１４のフリップフロップ１４ｂに出力してリ
セットし、トランジスタ１４ａをオフさせて抑止機能を
停止させる。ただし、抑止機能が停止していた場合は抑
止解除信号が出力されても何等変化がないことは言うま
でもない。次に起動回数レジスタ４ａが設定値以上であ
るか否かの判定を行い(ステップＳ３)、設定値に達して
いなければステップＳ４に進み、外部装置から与えられ
る識別情報待ち状態となる。この状態で外部装置から、
例えば識別コード等が与えられると、識別コード等の受
信信号が正規なものか否かを判断し、また所定時間内に
識別コード等を受信しない時はタイムアウトと判断する
(ステップＳ４)。受信信号が正規なものであると判断さ
れた場合にはデータの送受信を行う(ステップＳ７)。ま
た、識別コードが誤りである場合或はタイムアウトの場
合は、直ちにＣＰＵ２の発振回路の発振を停止して、再
び待機状態となる(ステップＳ８)。

【００３４】一方、ステップＳ３で起動回数レジスタ４
ａの値が設定値以上になった場合はステップＳ５に進
み、ＣＰＵ２が抑止回路１４のフリップフロップ１４ｂ
に抑止信号(制御信号)を与えてトランジスタ１４ａをオ
ン状態にしてアンテナ１０での受信電圧を抑止する(ス
テップＳ５)。その後、起動回数が設定値以上になった
ことを示すコードＡを外部装置に送信し(ステップＳ
６)、ステップＳ８でＣＰＵ２の発振回路の発振を停止
して、一連の動作を完了する。また、外部装置ではコー
ドＡを受信すると、図６のディスプレイ１２１或はアラ
ーム発生部１２３で表示或は警告音を発生して使用者に
ＩＣカード１の寿命がつきたことを告知する。

【００３５】図１０は本発明の第３実施例によるＩＣカ
ードの動作順序を示すフローチャートである。この実施
例では図６の外部装置１００および図７のＩＣカード１
が使用され、ＩＣカード１内のプログラムが第２実施例
のものと異なる。さらにこの実施例のＩＣカード１では
起動回数レジスタ４ａおよび誤起動回数レジスタ４ｂの
両方を使用する。以下、図２、図６〜図８および図１０
に従って第３実施例の動作を説明する。

【００３６】図１０のステップＳ１からステップＳ３の
起動回数レジスタ４ａの判定までは第２実施例の動作と
同様であり、さらにステップＳ３でレジスタ４ａの値が
設定値に達したと判定された場合のステップ(Ｓ５→Ｓ
６→Ｓ８)の動作も同様であり、説明を省略する。ステ
ップＳ３で設定値に達していなければステップＳ４に進
み、外部装置から与えられる識別情報待ち状態となる。
この状態で外部装置から識別コードが与えられると、識
別コードの受信信号が正規なものか否かを判断し、また
所定時間内に識別コードを受信しない時はタイムアウト
と判断する(ステップＳ４)。受信信号が正規なものであ
ると判断された場合には、誤起動回数レジスタ４ｂをク
リア(リセット)して(ステップＳ９)、データの送受信を
行う(ステップＳ７)。そしてデータの送受信が完了する
と、ＣＰＵ２の発振回路の発振を停止して、再び待機状
態(トリガ待ち状態)となる(ステップＳ８)。

【００３７】ステップＳ４で識別コードが誤りである場
合或はタイムアウトの場合は、誤起動回数レジスタ４ｂ
の図２に示すビット７の値ｂ₇が「１」か「０」かを判断し
(ステップＳ１０)、「０」の時はビット７の値ｂ₇を「１」
にセットして誤動作したことを表し(ステップＳ１１)、
その後、誤起動回数レジスタ４ｂのカウントアップを行
う(ステップＳ１２)。また、ステップＳ１０の判断で誤
起動回数レジスタ４ｂのビット値ｂ₇が「１」のときは前
回および今回の起動がいずれも誤起動、即ち連続誤起動
であり、誤起動回数レジスタ４ｂを直ちにカウントアッ
プする(ステップＳ１２)。

【００３８】次に、ステップ１３で連続誤起動回数レジ
スタ４ｂが設定値に達したか否かを判断し、設定値に達
していない場合には直ちにステップＳ８で発振を停止し
て待機状態となる。ステップ１３で設定値に達している
と判断された場合は、抑止信号を抑止回路１４(図８参
照)に抑止信号を発生し抑止機能を動作させ(ステップＳ
５)、その後、ＣＰＵ２の発振回路の発振を停止して待
機状態となる(ステップＳ８)。

【００３９】図１１は本発明の第４実施例によるＩＣカ
ードの動作順序を示すフローチャートである。この実施
例では図６の外部装置１００および図７のＩＣカード１
が使用され、ＩＣカード１内のプログラムが上記実施例
のものと異なる。さらにこの実施例のＩＣカード１では
起動回数レジスタ４ａだけを使用する。以下、図２、図
６〜図８および図１１に従って第４実施例の動作を説明
する。

【００４０】第４実施例は図９に示す第２実施例にステ
ップＳ１４、Ｓ１５を追加したものであり、ステップＳ
３で起動回数レジスタ４ａが設定値に達した場合にはス
テップ１４に進み、外部装置からのダンプコマンド待ち
となる。所定時間内にダンプコマンドが受信されなけれ
ばステップＳ５に進み、第２実施例の動作と同様のステ
ップ(Ｓ５→Ｓ６→Ｓ８)の処理を行う。一方、ステップ
Ｓ１４において所定時間内に外部装置からのダンプコマ
ンドを受信した場合は、メモリ(ＲＡＭ４)に記憶されて
いるデータを外部装置側にダンプすなわち送信する。そ
してその後、ステップＳ５に進むようにする。なおこの
実施例では、ＩＣカードの故障に対する保護として、外
部装置がＩＣカードに定期的にダンプコマンドを与え、
記憶しているデータを読み出すようにする機能を有して
いるものとする。なお、４つの実施例について説明した
が、各実施例での機能は必要に応じて組み合わせること
ができ、この発明は上記４つの実施例に限定されるもの
ではなく請求範囲によって限定されるものである。

【００４１】

【発明の効果】以上のようにこの発明によるＩＣカード
ではカード(ＣＰＵ)の全起動回数および連続誤起動回数
を計数して記憶し、いずれかの計数値が設定値に達した
時に、カードでの受信を許可する受信信号レベルの下限
のしきい値を高くするようにしたので、以後、外部ノイ
ズ等でカードが誤起動することがなくなる。また、しき
い値を高くすると同時に受信回路でのバイアス電流を必
要ないようにしたので、電池の消耗によりカード内の記
憶されたデータが損なわれることがない。さらに、しき
い値を極端に高くすれば平常使用されている外部装置で
はＩＣカードは起動しなくなる。この場合は、送信信号
レベルの高い専用の外部装置にカードを極近接させてカ
ードにトリガ信号を与えることによりカードを再生(元
に戻す)することができる。さらにアラーム機能およに
ダンプ機能を付加することが可能であり等、信頼性の高
いＩＣカードが得られる。

【図面の簡単な説明】

【図１】この発明の第１実施例によるＩＣカードの構成
を示すブロック図である。

【図２】図１のＲＡＭに形成されたレジスタの説明図で
ある。

【図３】図１の第１受信回路の回路図である。

【図４】図１の第２受信回路の回路図である。

【図５】この発明の第１実施例によるＩＣカードの動作
を示すフローチャートである。

【図６】この発明のＩＣカードと共に使用される外部装
置の構成を示すブロック図である。

【図７】この発明の別の実施例によるＩＣカードの構成
を示すブロック図である。

【図８】図７のＩＣカードの抑止回路の回路図である。

【図９】この発明の第２実施例によるＩＣカードの動作
を示すフローチャートである。

【図１０】この発明の第３実施例によるＩＣカードの動
作を示すフローチャートである。

【図１１】この発明の第４実施例によるＩＣカードの動
作を示すフローチャートである。

【図１２】従来のＩＣカードの構成を示すブロック図で
ある。

【図１３】図１２のＩＣカードの動作を説明するための
波形図である。

【符号の説明】

１ＩＣカード２ＣＰＵ３ＲＯＭ４ＲＡＭ４ａ起動回数レジスタ４ｂ誤起動回数レジスタ５電池６入出力回路７バス８変復調回路９送信回路１１第１受信回路１１ａ受信回路１２第２受信回路１３切換スイッチ１４抑止回路１００外部装置１２１ディスプレイ１２３アラーム発生部

Claims

(57)【特許請求の範囲】

【請求項１】電池を内蔵し、電波により外部装置との
データおよび信号の送受信を行う、外部装置からのトリ
ガ信号によりデータ処理手段が待機状態から動作状態に
起動されるＩＣカードであって、プログラムを格納する不揮発性記憶手段と、データを記憶する揮発性記憶手段と、少なくとも上記データ処理手段が起動された全回数を計
数し記憶する起動回数計数記憶手段と、上記プログラムに従ってカード内の信号制御およびデー
タ処理を行うと共に、上記カード外部からのトリガ信号
によって起動し、上記起動回数計数記憶手段の計数値が
設定値に達すると制御信号を発生するデータ処理手段
と、上記処理手段、不揮発性記憶手段、揮発性記憶手段およ
び起動回数計数記憶手段を相互に接続するバスと、カードからの電気的な送信信号を電波に変換してカード
外部に送信し、カード外部から受信した電波を電気的な
アナログ受信信号に変換するアンテナと、上記起動回数計数記憶手段の計数値が設定値に達したこ
とに基づいて上記データ処理手段から与えられる制御信
号に従って、受信可能な信号レベルの下限のしきい値を
高するようにした、上記アンテナと上記バスとの間に接
続された入出力制御手段と、上記各手段の電源である電池と、を備えたＩＣカード。
【請求項２】上記入出力制御手段が、送信回路と、バ
イアス電流が必要な第１受信回路と、この第１受信回路
より高いしきい値を有する第２受信回路と、上記起動回
数計数記憶手段の計数値が設定値に達した時に上記デー
タ処理手段から与えられる制御信号に従って上記第１受
信回路に代わって上記第２受信回路を上記アンテナとバ
スの間に接続させる切換スイッチとからなり、上記第２
受信回路に切り換えられた時に第１受信回路のバイアス
電流も停止されるものであり、上記起動回数計数記憶手段が上記揮発性記憶手段に形成
された上記全起動回数を計数する起動回数レジスタから
なり、このレジスタは上記データ処理手段が起動される
度にこのデータ処理手段の制御により＋１ずつカウント
アップされる請求項１のＩＣカード。
【請求項３】上記入出力制御手段が、送信回路と、バ
イアス電流が必要な受信回路と、この受信回路とアンテ
ナとの間に接続され、上記起動回数計数記憶手段の計数
値が設定値に達した時に上記データ処理手段から与えら
れる制御信号に従って上記アンテナの受信信号を所定の
抵抗を介して接地する抑止回路とからなり、上記起動回数計数記憶手段が上記揮発性記憶手段に形成
された上記全起動回数を計数する起動回数レジスタから
なり、このレジスタは上記データ処理手段が起動される
度にこの処理手段の制御により＋１ずつカウントアップ
される請求項１のＩＣカード。
【請求項４】上記データ処理手段が上記起動回数計数
記憶手段の計数値が設定値に達すると上記入出力制御手
段に上記制御信号を発生すると同時に、上記アンテナを
介して上記外部装置にこのことを知らせるコードを発生
する請求項１のＩＣカード。
【請求項５】上記起動回数計数記憶手段が、上記デー
タ処理手段が起動した全回数および連続して誤起動した
回数をそれぞれ計数して記憶し、上記データ処理手段が
上記全起動回数および連続誤起動回数のいずれかがそれ
ぞれの設定値に達した時に上記制御信号を発生する請求
項１のＩＣカード。
【請求項６】上記データ処理手段が上記起動回数計数
記憶手段の全起動回数および連続誤起動回数のいずれか
が設定値に達すると上記入出力制御手段に上記制御信号
を発生すると同時に、上記全起動回数が設定値に達した
時にはさらに上記アンテナを介してカード外部にこれを
知らせるコードを発生する請求項５のＩＣカード。
【請求項７】上記起動回数計数記憶手段が上記揮発性
記憶手段に形成された上記全起動回数を計数記憶する起
動回数レジスタおよび連続誤起動回数を計数記憶する誤
起動回数レジスタからなり、これらのレジスタは上記デ
ータ処理手段の制御によりカウントアップ或はクリアさ
れる請求項６のＩＣカード。
【請求項８】上記外部装置はトリガ信号を発生した後
に識別コードを発生するものであり、上記起動回数レジスタが処理手段の全起動回数を計数す
るための複数のビットを含み、上記誤起動回数レジスタ
が連続誤起動回数を計数するための複数のビットおよび
前回の起動が誤起動であったことを示す１つのビットを
含み、上記データ処理手段は、上記アンテナを介してトリガ信
号を受信して起動する度に上記起動回数レジスタを＋１
カウントアップし、その後に上記外部装置から送られて
くる識別コードが正規のものでない場合および上記識別
コードが所定時間内に受信されなかった場合には、前回
の起動が誤起動であれば上記誤起動回数レジスタの誤起
動計数用のビットを＋１カウントアップし、一方、上記
識別コードが正規のものである場合には上記誤起動回数
レジスタの誤起動計数用のビットをクリアする請求項７
のＩＣカード。
【請求項９】上記データ処理手段がさらに、上記トリ
ガ信号によって起動される度に上記入出力制御手段の受
信可能な信号レベルのしきい値を平常のものにするため
の第２制御信号を発生するものである請求項１のＩＣカ
ード。
【請求項１０】外部装置とこの外部装置からのトリガ
信号によりデータ処理手段が待機状態から動作状態に起
動されるＩＣカードとの間で電波によりデータおよび信
号の送受信を行うＩＣカードシステムであって、ＩＣカードに起動させるためのトリガ信号を発生させた
後に識別コードを発生し、また定期的にダンプコマンド
を発生すると共に、さらに、上記ＩＣカードから送られ
るコードに従って上記ＩＣカードの全起動回数が設定値
に達したことを表示および音のいずれかで示す手段を有
する外部装置と、プログラムを格納する不揮発性記憶手段と、データを記
憶する揮発性記憶手段と、上記データ処理手段の全起動
回数および連続誤起動回数を計数し記憶する起動回数計
数記憶手段と、上記プログラムに従ってカード内の信号
制御およびデータ処理を行うと共に、上記外部装置から
のトリガ信号によって起動し、上記起動回数計数記憶手
段の計数値のいずれかが設定値に達すると制御信号を発
生し、かつ上記全起動回数が設定値に達した時には上記
外部装置からのダンプコマンドに従って上記揮発性記憶
手段に記憶された全てのデータを上記外部装置に読み出
し、その後、起動回数が設定値に達したこを示すコード
を上記外部装置に発生するデータ処理手段と、上記処理
手段、不揮発性記憶手段、揮発性記憶手段および起動回
数計数記憶手段を相互に接続するバスと、カードからの
電気的な送信信号を電波に変換して上記外部装置に送信
し、上記外部装置から受信した電波を電気的なアナログ
受信信号に変換するアンテナと、上記起動回数計数記憶
手段の計数値のいずれかが設定値に達したことに基づい
て上記データ処理手段から与えられる制御信号に従っ
て、受信可能な信号レベルの下限のしきい値を高するよ
うにした、上記アンテナと上記バスとの間に接続された
入出力制御手段と、上記各手段の電源である電池と、を
備えたＩＣカードと、からなるＩＣカードシステム。