JP2024518884A - 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のスプリットアレイアーキテクチャ - Google Patents

深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のスプリットアレイアーキテクチャ Download PDF

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Abstract

深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ内の不揮発性メモリセルのアレイを複数の部分に分割するための多数の実施形態が開示される。アレイの各部分は、その部分に専用の特定の回路及びアレイの１つ以上の他の部分と共有される他の回路と相互作用する。【選択図】図３２

Description

（優先権の主張）
本出願は、２０２１年５月１８日に出願された「Ｓｐｌｉｔ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許仮出願第６３／１９０，２２８号、及び２０２１年８月３０日に出願された「Ｓｐｌｉｔ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ ｉｎ ａ Ｄｅｅｐ Ｌｅａｒｎｉｎｇ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ」と題する米国特許出願第１７／４６１，９０１号の優先権を主張し、これらは参照により本明細書に組み込まれる。
（発明の分野）
深層学習人工ニューラルネットワーク内のアナログニューラルメモリにおいてアレイを複数の部分に分割するための多数の実施形態が開示され、各部分は、その部分に専用の特定の回路及び１つ以上の他の部分と共有される他の回路と相互作用する。
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、お互いの間でメッセージを交換する相互接続した「ニューロン」の層を含む。
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題のうちの１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
出願人は以前に、参照により組み込まれる米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受け取って、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受け取るように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、メモリセルの各々は、半導体基板内に形成された、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して、第１の複数の出力を生成するように構成される。
不揮発性メモリセル
不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線２４は、ドレイン領域１６に結合される。
ワード線端子２２に高圧正電圧を加えることによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングを介して通過する。
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによって、ホットエレクトロンによるソースサイド注入（source side injection、ＳＳＩ）によって、プログラムされる（電子が浮遊ゲートに加えられる）。電子電流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
表１は、読み出し、消去、及びプログラム動作を実行するためにメモリセル１１０の端子に印加することができる典型的な電圧／電流範囲を示す。
Figure 2024518884000002
他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。例えば、図３は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル３１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
表２は、読み出し、消去、及びプログラム動作を実行するためにメモリセル３１０の端子に印加することができる典型的な電圧／電流範囲を示す。
Figure 2024518884000003
図４は、別の種類のフラッシュメモリセルである、３ゲートメモリセル４１０を示す。メモリセル４１０は、メモリセル４１０が別個の制御ゲートを有しないことを除いて、図３のメモリセル３１０と同一である。（消去ゲートの使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図３のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に印加されなければならない。
表３は、読み出し、消去、及びプログラム動作を実行するためにメモリセル４１０の端子に印加することができる典型的な電圧／電流範囲を示す。
Figure 2024518884000004
図５は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル５１０を示す。メモリセル５１０は、浮遊ゲート２０がチャネル領域１８全体の上方に延在し、制御ゲート２２（ここでワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。消去は、ＦＧから基板への電子のＦＮトンネリングによって行われ、プログラミングは、チャネル１８とドレイン領域１６との間の領域でのチャネルホットエレクトロン（channel hot electron、ＣＨＥ）注入によって、ソース領域１４からドレイン領域１６に向かって流れる電子によって、及びより高い制御ゲート電圧を有するメモリセル２１０の読み出し動作と同様である読み出し動作によって行われる。
表４は、読み出し、消去、及びプログラム動作を実行するためのメモリセル５１０及び基板１２の端子に印加することができる典型的な電圧範囲を示す。
Figure 2024518884000005
本明細書に記載される方法及び手段は、限定されないが、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＣＴ（電荷トラップ）メモリ、ＣＮ（カーボンチューブ）メモリ、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第一に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第二に、メモリセルの連続（アナログ）プログラミングを提供する。
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの乱れが最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に精密に、かつ個々にチューニング可能となり、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニング調整に対して、理想的なものになる。
不揮発性メモリセルアレイを使用するニューラルネットワーク
図６は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に例解する。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタでスキャンし（カーネル）、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、層Ｃ１の特徴マップのうちの１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、層Ｃ１の異なる特徴マップを生成する。
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、二次元アレイであり、したがってこの例では、層Ｃ１は、二次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な二次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又はある特定の特徴のアスペクト比などを識別することができる。
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数Ｐ１の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、層Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類（クラス）を示すことができる。
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。
図７は、その目的のために使用可能なアレイのブロック図である。ベクトルマトリックス乗算（vector-by-matrix multiplication、ＶＭＭ）アレイ３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図６のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭアレイ３２は、不揮発性メモリセルのアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダは不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３２への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、不揮発性メモリセルアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、不揮発性メモリセルアレイ３３の出力をデコードすることができる。
不揮発性メモリセルアレイ３３は、２つの目的を果たす。第一に、不揮発性メモリセルアレイ３３は、ＶＭＭアレイ３２によって使用される重みを記憶する。第二に、不揮発性メモリセルアレイ３３は、不揮発性メモリセルアレイ３３に格納された重みを、入力に有効に乗算して、それらを出力線（ソース線又はビット線）ごとに加算して、出力を生成し、この出力は次の層への入力又は最後の層への入力になる。不揮発性メモリセルアレイ３３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、メモリ内の計算により電力効率も良い。
不揮発性メモリセルアレイ３３の出力は、不揮発性メモリセルアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動合計器（合計オペアンプ又は合計カレントミラーなど）３８に供給される。差動合計器３８は、正の重み及び負の重みの総和を実行するように配置される。
差動合計器３８の合計された出力値は、次に出力を整流する活性化関数ブロック３９に供給される。活性化関数ブロック３９は、シグモイド、ｔａｎｈ、又はＲｅＬＵ関数を提供し得る。活性化関数ブロック３９の整流された出力値は、次の層（例えば図６のＣ１）として特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、不揮発性メモリセルアレイ３３は、複数のシナプスを構成し（ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受け取る）、合計オペアンプ３８及び活性化関数ブロック３９は、複数のニューロンを構成する。
図７のＶＭＭアレイ３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、又はデジタルビット（この場合、ＤＡＣは、デジタルビットを適切な入力アナログレベルに変換するために提供される）であり得、出力は、アナログレベル、バイナリレベル、又はデジタルビットであり得る（この場合、出力ＡＤＣは出力アナログレベルをデジタルビットに変換するために提供される）。
図８は、図中でＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭアレイ３２の多数の層の使用を示すブロック図である。図８に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭアレイ３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭアレイ３２ａのマトリックス乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭアレイ３２ａへのマッピングされたアナログ入力に変換するために、アナログ－アナログ（analog to analog、Ａ／Ａ）変換器によって行うこともできる。
入力ＶＭＭアレイ３２ａによって生成された出力は、次に、次のＶＭＭアレイ（隠しレベル１）３２ｂへの入力として提供され、次に入力ＶＭＭアレイ（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭアレイ３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。各ＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅは、スタンドアローンの物理的不揮発性メモリアレイとすることができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。図８に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）：１つの入力層（３２ａ）と、２つの隠れ層（３２ｂ、３２ｃ）と、２つの完全接続層（３２ｄ、３２ｅ）とを含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全接続層を含み得ることを理解するであろう。
ベクトルマトリックス乗算（ＶＭＭ）アレイ
図９は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間のシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ９００を示す。ＶＭＭアレイ９００は、不揮発性メモリセルのメモリアレイ９０１と、不揮発性基準メモリセルの基準アレイ９０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
ＶＭＭアレイ９００では、制御ゲート線９０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ９０２が、制御ゲート線９０３に直交する）、消去ゲート線９０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ９００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ９００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ９００の不揮発性メモリセル、すなわちＶＭＭアレイ９００のメモリセル３１０は、サブスレッショルド領域で動作するように構成されることが好ましい。
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱反転（サブスレッショルド領域）でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、そしてＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流を入力電圧に変換するＩ－Ｖログ変換器を使用した場合：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
電流入力を伴うベクトルマトリックス乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
式中、ｗａ＝メモリアレイの各メモリセルのｗである。
Ｖｔｈｐは周辺メモリセルの有効スレッショルド電圧であり、Ｖｔｈａはメイン（データ）メモリセルの有効スレッショルド電圧である。トランジスタのスレッショルド電圧は基板本体バイアス電圧の関数であり、Ｖｓｂと表される基板本体バイアス電圧は、そのような温度で様々な条件を補償するように変調され得ることに留意されたい。スレッショルド電圧Ｖｔｈは、次のように表すことができる。
Ｖｔｈ＝Ｖｔｈ０＋ガンマ（ＳＱＲＴ｜Ｖｓｂ－２*φＦ）－ＳＱＲＴ｜２*φＦ｜）
式中、Ｖｔｈ０は、ゼロ基板バイアスを有するスレッショルド電圧であり、φＦは表面電位であり、ガンマは本体効果パラメータである。
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
代替的に、本明細書に記載されたＶＭＭアレイのフラッシュメモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ＝α（Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは、（Ｖｇｓ－Ｖｔｈ）に比例する。
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して、入出力電流を入出力電圧に線形変換することができる。
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝１／２*ベータ*（Ｖｇｓ－Ｖｔｈ）2；ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ ∝ （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは、（Ｖｇｓ－Ｖｔｈ）2に比例する。
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークの各層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。
図７のＶＭＭアレイ３２のための他の実施形態は、参照により本明細書に組み込まれる米国特許出願第１５／８２６，３４５号に記載されている。上記出願に記載されているように、ソース線又はビット線は、ニューロン出力（電流和出力）として使用することができる。
図１０は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプスとして利用される、ニューロンＶＭＭアレイ１０００を示す。ＶＭＭアレイ１０００は、不揮発性メモリセルのメモリアレイ１００３と、第１の不揮発性基準メモリセルの基準アレイ１００１と、第２の不揮発性基準メモリセルの基準アレイ１００２と、を含む。アレイの列方向に配置された基準アレイ１００１及び１００２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１０１４（一部のみ示す）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイマトリックス（図示せず）によって提供される。
メモリアレイ１００３は、２つの目的を果たす。第一に、メモリアレイ１００３は、ＶＭＭアレイ１０００によって使用される重みを、それぞれのメモリセルに記憶する。第二に、メモリアレイ１００３は、メモリアレイ１００３に記憶された重みを、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１００１及び１００２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）に有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。乗算及び加算の関数を実行することで、メモリアレイ１００３は、別個の乗算及び加算の論理回路の必要性をなくし、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。ビット線ＢＬ０～ＢＬＮの各々の電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
表５は、ＶＭＭアレイ１０００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
Figure 2024518884000006
 表５：図１０のＶＭＭアレイ１０００の動作
図１１は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０３と、第１の不揮発性基準メモリセルの基準アレイ１１０１と、第２の不揮発性基準メモリセルの基準アレイ１１０２と、を含む。基準アレイ１１０１及び１１０２は、ＶＭＭアレイ１１００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１１００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
表６は、ＶＭＭアレイ１１００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
Figure 2024518884000007
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０３と、第１の不揮発性基準メモリセルの基準アレイ１２０１と、第２の不揮発性基準メモリセルの基準アレイ１２０２と、を含む。基準アレイ１２０１及び１２０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１２１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１２１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルの各々のビット線（ＢＬＲ０など）の一定電圧を確実にするために、対応のマルチプレクサ１２０５及びカスコーディングトランジスタ１２０４をそれぞれ含む。基準セルは、目標基準レベルにチューニングされる。
メモリアレイ１２０３は、２つの目的を果たす。第一に、メモリアレイ１２０３は、ＶＭＭアレイ１２００によって使用される重みを記憶する。第二に、メモリアレイ１２０３は、メモリアレイに記憶された重みを、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１２０１及び１２０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に有効に乗算して、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線の電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
ＶＭＭアレイ１２００は、メモリアレイ１２０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。過度に多くの電荷が浮遊ゲートに加えられる場合（誤った値がセルに記憶される場合など）、セルは消去され、一連の部分的なプログラミング動作が最初からやり直される。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去され（ページ消去として知られる）、その後、各セルは、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。
表７は、ＶＭＭアレイ１２００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
Figure 2024518884000008
図１３は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、基準アレイ１３０１又は第１の不揮発性基準メモリセルと、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１３００は、ＶＭＭアレイ１３００が双方向チューニングを実装することを除いてＶＭＭアレイ１４００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３における入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１３１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
表８は、ＶＭＭアレイ１３００の動作電圧及び電流を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
Figure 2024518884000009
図２２は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２２００を示す。ＶＭＭアレイ２２００では、入力ＩＮＰＵＴ0．．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．ＢＬNでそれぞれ受信され、出力ＯＵＴＰＵＴ1、ＯＵＴＰＵＴ2、ＯＵＴＰＵＴ3、及びＯＵＴＰＵＴ4は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3でそれぞれ生成される。
図２３は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２３００を示す。この例では、入力ＩＮＰＵＴ0、ＩＮＰＵＴ1、ＩＮＰＵＴ2、及びＩＮＰＵＴ3は、ソース線ＳＬ0、ＳＬ1、ＳＬ2、及びＳＬ3でそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNで生成される。
図２４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２４００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMでそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNで生成される。
図２５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２５００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMでそれぞれ受信され、出力ＯＵＴＰＵＴ0、．．．ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNで生成される。代替的に、入力は、制御ゲートＣＧ0、．．．、ＣＧMに受信され得る。
図２６Ａは、図４に示されるメモリセル４１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２６００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴnがそれぞれ垂直制御ゲート線ＣＧ0、．．．、ＣＧNに受信され、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2がソース線ＳＬ0及びＳＬ1に生成される。
図２６Ｂは、ワード線が水平ではなく垂直であるＶＭＭアレイ２６００の代替設計である、ニューロンＶＭＭアレイ２６２０を示す。このインスタンスでは、入力は垂直ワード線ＷＬ0、ＷＬ1に受信され得、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2は水平ソース線ＳＬ0及びＳＬ1に生成される。
図２６Ｃは、消去ゲート線が水平ではなく垂直であるＶＭＭアレイ２６００の代替設計である、ニューロンＶＭＭアレイ２６４０を示す。このインスタンスでは、入力は垂直消去ゲート線ＥＧ0、ＥＧ1に受信され得、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2は水平ソース線ＳＬ0及びＳＬ1に生成される。そして、出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2は、水平ソース線ＳＬ0及びＳＬ1に生成される。
図２７は、図４に示されるメモリセル４１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２７００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ結合されているビット線制御ゲート２７０１－１、２７０１－２、．．．、２７０１－（Ｎ－１）及び２７０１－Ｎのゲートにそれぞれ受信される。例示的な出力ＯＵＴＰＵＴ1及びＯＵＴＰＵＴ2が、ソース線ＳＬ0及びＳＬ1に生成される。
図２８は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２８００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、ワード線ＷＬ0、．．．、ＷＬMに受信され、出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成される。代替的に、入力は、制御ゲートＣＧ0、．．．、ＣＧMに受信され得る。
図２９は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ２９００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMに受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ソース線ＳＬ0、．．．、ＳＬNにそれぞれ生成され、各ソース線ＳＬiは、列ｉ内の全てのメモリセルのソース線に結合されている。代替的に、入力は、ワード線ＷＬ0、．．．、ＷＬMに受信され得る。
図３０は、図３に示されるメモリセル３１０、図５に示されるメモリセル５１０、及び図７に示されるメモリセル７１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ３０００を示す。この例では、入力ＩＮＰＵＴ0、．．．、ＩＮＰＵＴMは、制御ゲート線ＣＧ0、．．．、ＣＧMに受信される。出力ＯＵＴＰＵＴ0、．．．、ＯＵＴＰＵＴNは、垂直ビット線ＢＬ0、．．．、ＢＬNにそれぞれ生成され、各ビット線ＢＬiは、列ｉ内の全てのメモリセルのビット線に結合されている。
長・短期メモリ
先行技術は、長・短期メモリ（long short-term memory、ＬＳＴＭ）として知られる概念を含む。ＬＳＴＭユニットは、しばしば、ニューラルネットワーク内で使用される。ＬＳＴＭによって、ニューラルネットワークは所定の任意の期間にわたって情報を記憶し、後続の動作においてその情報を使用することができる。従来のＬＳＴＭユニットは、セル、入力ゲート、出力ゲート、及び忘却ゲートを含む。３つのゲートは、セル内及びセル外への情報の流れ、及び情報がＬＳＴＭ内で記憶される期間を調節する。ＶＭＭは、ＬＳＴＭユニットにおいて特に有用である。
図１４は、例示的なＬＳＴＭ１４００を示す。この例におけるＬＳＴＭ１４００は、セル１４０１、１４０２、１４０３及び１４０４を含む。セル１４０１は、入力ベクトルｘ0を受け取り、出力ベクトルｈ0及びセル状態ベクトルｃ0を生成する。セル１４０２は、入力ベクトルｘ1と、セル１４０１からの出力ベクトル（隠れ状態）ｈ0と、セル１４０１からのセル状態ｃ0と、を受け取り、出力ベクトルｈ1と、セル状態ベクトルｃ1と、を生成する。セル１４０３は、入力ベクトルｘ2と、セル１４０２からの出力ベクトル（隠れ状態）ｈ1と、セル１４０２からのセル状態ｃ1と、を受け取り、出力ベクトルｈ2と、セル状態ベクトルｃ2と、を生成する。セル１４０４は、入力ベクトルｘ3と、セル１４０３からの出力ベクトル（隠れ状態）ｈ2と、セル１４０３からのセル状態ｃ2と、を受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＬＳＴＭは、単なる例である。
図１５は、図１４のセル１４０１、１４０２、１４０３、及び１４０４に使用可能なＬＳＴＭセル１５００の例示的な実装を示す。ＬＳＴＭセル１５００は、入力ベクトルｘ（ｔ）と、先行するセルからのセル状態ベクトルｃ（ｔ－１）と、先行するセルからの出力ベクトルｈ（ｔ－１）と、を受け取り、セル状態ベクトルｃ（ｔ）及び出力ベクトルｈ（ｔ）を生成する。
ＬＳＴＭセル１５００は、シグモイド関数デバイス１５０１、１５０２、及び１５０３を含み、各々が０～１の数を適用して、入力ベクトルの各成分が出力ベクトルに寄与する程度を制御する。ＬＳＴＭセル１５００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス１５０４及び１５０５と、２つのベクトルを乗算するための乗算器デバイス１５０６、１５０７、及び１５０８と、２つのベクトルを加算するための加算器デバイス１５０９と、を含む。出力ベクトルｈ（ｔ）は、システム内の次のＬＳＴＭセルに提供することができるか、又は他の目的でアクセスすることができる。
図１６は、ＬＳＴＭセル１５００の一実装の一例であるＬＳＴＭセル１６００を示す。読者の便宜のために、ＬＳＴＭセル１５００からの同じ採番方法が、ＬＳＴＭセル１６００で使用される。シグモイド関数デバイス１５０１、１５０２、及び１５０３、並びにｔａｎｈデバイス１５０４は各々、複数のＶＭＭアレイ１６０１及び活性化関数回路ブロック１６０２ブロック１６０２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＬＳＴＭセルにおいて特に有用であることが分かる。乗算器デバイス１５０６、１５０７、及び１５０８、並びに加算器デバイス１５０９は、デジタル方式又はアナログ方式で実装される。活性化関数ブロック１６０２は、デジタル方式、又はアナログ方式で実装され得る。
ＬＳＴＭセル１６００の代替例（及びＬＳＴＭセル１５００の一実装の別の例）を図１７に示す。図１７では、シグモイド関数デバイス１５０１、１５０２及び１５０３、並びにｔａｎｈデバイス１５０４は、同じ物理ハードウェア（ＶＭＭアレイ１７０１及び活性化関数ブロック１７０２）を、時分割多重化された方式で共有する。ＬＳＴＭセル１７００はまた、２つのベクトルを乗算するための乗算器デバイス１７０３と、２つのベクトルを加算するための加算器デバイス１７０８と、（活性化関数ブロック１７０２を含む）ｔａｎｈデバイス１５０５と、値ｉ（ｔ）を、ｉ（ｔ）がシグモイド関数ブロック１７０２から出力されるときに記憶するためのレジスタ１７０７と、値ｆ（ｔ）*ｃ（ｔ－１）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０４と、値ｉ（ｔ）*ｕ（ｔ）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０５と、値ｏ（ｔ）*ｃ～（ｔ）を、その値がマルチプレクサ１７１０を介して乗算器デバイス１７０３から出力されるときに記憶するためのレジスタ１７０６と、マルチプレクサ１７０９と、を含む。
ＬＳＴＭセル１６００がＶＭＭアレイ１６０１とそれぞれの活性化関数ブロック１６０２との複数のセットを含むのに対し、ＬＳＴＭセル１７００は、ＬＳＴＭセル１７００の実施形態において複数の層を表すために使用される、ＶＭＭアレイ１７０１及び活性化関数ブロック１７０２の１つのセットのみを含む。ＬＳＴＭセル１７００は、ＬＳＴＭセル１６００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／４で済むので、ＬＳＴＭセル１７００は、ＬＳＴＭ１６００より必要とするスペースが少ない。
ＬＳＴＭユニットは典型的には複数のＶＭＭアレイを含み、これらは各々、加算器及び活性化関数ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることを更に理解することができる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、後述の実施形態では、ＶＭＭアレイ自体の外側に必要とされる回路の最小化を試みる。
ゲート付き回帰型ユニット
アナログＶＭＭ実装は、ゲート付き回帰型ユニット（gated recurrent unit、ＧＲＵ）システムに利用することができる。ＧＲＵは、反復ニューラルネットワーク内のゲート機構である。ＧＲＵは、ＧＲＵセルが一般にＬＳＴＭセルよりも少ない構成要素を含むことを除いて、ＬＳＴＭに類似している。
図１８は、例示的なＧＲＵ１８００を示す。この例におけるＧＲＵ１８００は、セル１８０１、１８０２、１８０３及び１８０４を含む。セル１８０１は、入力ベクトルｘ0を受け取り、出力ベクトルｈ0を生成する。セル１８０２は、入力ベクトルｘ1と、セル１８０１からの出力ベクトルｈ0と、を受け取り、出力ベクトルｈ1を生成する。セル１８０３は、入力ベクトルｘ2と、セル１８０２からの出力ベクトル（隠れ状態）ｈ1と、を受け取り、出力ベクトルｈ2を生成する。セル１８０４は、入力ベクトルｘ3と、セル１８０３からの出力ベクトル（隠れ状態）ｈ2と、を受け取り、出力ベクトルｈ3を生成する。追加のセルも使用可能であり、４つのセルを有するＧＲＵは、単なる例である。
図１９は、図１８のセル１８０１、１８０２、１８０３、及び１８０４に使用することができるＧＲＵセル１９００の例示的な実装を示す。ＧＲＵセル１９００は、入力ベクトルｘ（ｔ）と、先行するＧＲＵセルからの出力ベクトルｈ（ｔ－１）と、を受け取り、出力ベクトルｈ（ｔ）を生成する。ＧＲＵセル１９００は、シグモイド関数デバイス１９０１及び１９０２を含み、それらの各々が、出力ベクトルｈ（ｔ－１）及び入力ベクトルｘ（ｔ）からの成分に０～１の数を適用する。ＧＲＵセル１９００はまた、入力ベクトルに双曲線正接関数を適用するためのｔａｎｈデバイス１９０３と、２つのベクトルを乗算するための複数の乗算器デバイス１９０４、１９０５、及び１９０６と、２つのベクトルを加算するための加算器デバイス１９０７と、１から入力を減算して出力を生成するための相補デバイス１９０８と、を含む。
図２０は、ＧＲＵセル１９００の一実装の一例であるＧＲＵセル２０００を示す。読者の便宜のために、ＧＲＵセル１９００からの同じ採番方法が、ＧＲＵセル２０００で使用される。図２０から分かるように、シグモイド関数デバイス１９０１及び１９０２、並びにｔａｎｈデバイス１９０３は各々、複数のＶＭＭアレイ２００１及び活性化関数ブロック２００２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＧＲＵセルにおいて特に使用されることが分かる。乗算器デバイス１９０４、１９０５、１９０６、加算器デバイス１９０７、及び相補デバイス１９０８は、デジタル方式又はアナログ方式で実装される。活性化関数ブロック２００２は、デジタル方式、又はアナログ方式で実装され得る。
ＧＲＵセル２０００の代替例（且つ、ＧＲＵセル１９００の一実装の別の例）を図２１に示す。図２１において、ＧＲＵセル２１００は、ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２を利用しており、シグモイド関数として構成された場合には、０～１の数を適用して、入力ベクトルの各成分が出力ベクトルに寄与する程度を制御する。図２１では、シグモイド関数デバイス１９０１及び１９０２、並びにｔａｎｈデバイス１９０３は、同じ物理ハードウェア（ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２）を、時分割多重化された方式で共有する。ＧＲＵセル２１００はまた、２つのベクトルを乗算するための乗算器デバイス２１０３と、２つのベクトルを加算するための加算器デバイス２１０５と、１から入力を減算して出力を生成するための相補デバイス２１０９と、マルチプレクサ２１０４と、値ｈ（ｔ－１）*ｒ（ｔ）を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０６と、値ｈ（ｔ－１）*ｚ（ｔ）を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０７と、値ｈ＾（ｔ）*（１－ｚ（（ｔ））を、その値がマルチプレクサ２１０４を介して乗算器デバイス２１０３から出力されるときに保持するためのレジスタ２１０８と、を備える。
ＧＲＵセル２０００がＶＭＭアレイ２００１及び活性化関数ブロック２００２の複数のセットを含むのに対し、ＧＲＵセル２１００は、ＧＲＵセル２１００の実施形態において複数の層を表すために使用される、ＶＭＭアレイ２１０１及び活性化関数ブロック２１０２の１つのセットのみを含む。ＧＲＵセル２１００は、ＧＲＵセル２０００と比較して、ＶＭＭ及び活性化関数ブロックのために必要とするスペースは１／３で済むので、ＧＲＵセル２１００は、ＧＲＵセル２０００よりも必要とするスペースが少ない。
ＧＲＵシステムは典型的には複数のＶＭＭアレイを含み、これらは各々、合計器及び活性化関数ブロック及び高電圧生成ブロックなどの、ＶＭＭアレイの外側の特定の回路ブロックによって提供される機能を必要とすることが更に理解できる。各ＶＭＭアレイのための別個の回路ブロックを提供することは、半導体デバイス内にかなりの量のスペースを必要とし、幾分非効率的であろう。したがって、後述の実施形態では、ＶＭＭアレイ自体の外側に必要とされる回路の最小化を試みる。
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、パルス、時間変調パルス、又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが必要とされる）であり、出力は、アナログレベル、バイナリレベル、タイミングパルス、パルス、又はデジタルビット（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。
ＶＭＭアレイ内の各メモリセルに関して、各重みＷは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つのセルの平均）によって実装することができる。差分セルの場合では、重みＷを差分重み（Ｗ＝Ｗ＋ － Ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みＷを実装するために２つのメモリセルが必要とされる。
アナログニューロモーフィックメモリシステムに使用される各不揮発性メモリセルは、消去・プログラムに対応して、浮遊ゲート内に電荷、すなわち電子の数、を非常に具体的かつ精確な量で保持しなければならない。例えば、各浮遊ゲートはＮ個の異なる値のうちの１つを保持しなければならず、ここで、Ｎは、各セルによって示され得る異なる重みの個数である。Ｎの例としては、１６、３２、６４、１２８及び２５６が挙げられる。
ＶＭＭシステムでは、メモリセル及びサポート回路に必要とされる空間の全体量を削減しながら、可能な限りスループットを増加させ、レイテンシを減少させる必要がある。
深層学習人工ニューラルネットワーク内のアナログニューラルメモリにおいてアレイを複数の部分に分割するための多数の実施形態が開示され、各部分は、その部分に専用の特定の回路及び、１つ以上の他の部分と共有される他の回路と、相互作用する。
人工ニューラルネットワークを例解する図である。 先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 別の先行技術のスプリットゲートフラッシュメモリセルを示す。 １つ以上の不揮発性メモリアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを例解する図である。 ベクトルマトリックス乗算システムを例解するブロック図である。 １つ以上のベクトルマトリックス乗算システムを利用する例示的な人工ニューラルネットワークを例解するブロック図である。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 先行技術の長・短期メモリシステムを示す。 長・短期メモリシステムで使用する例示的なセルを示す。 図１５の例示的なセルの一実施形態を示す。 図１５の例示的なセルの別の実施形態を示す。 先行技術のゲート付き回帰型ユニットシステムを示す。 ゲート付き回帰型ユニットシステムでの使用のための例示的なセルを示す。 図１９の例示的なセルの一実施形態を示す。 図１９の例示的なセルの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システムを示す。 スプリットベクトルマトリックス乗算システムの一実施形態を示す。 スプリットアレイベクトルマトリックス乗算システムの一実施形態を示す。 スプリットアレイベクトルマトリックス乗算システムの別の実施形態を示す。 スプリットアレイベクトルマトリックス乗算システムの別の実施形態を示す。 スプリットアレイベクトルマトリックス乗算システムの別の実施形態を示す。 ベクトルマトリックス乗算システム内のスプリットアレイの一実施形態を示す。 ベクトルマトリックス乗算システム内のスプリットアレイの別の実施形態を示す。 ベクトルマトリックス乗算システム内の単一のアレイ及びスプリットアレイの例示的なレイアウトを示す。
本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
ＶＭＭシステムの概要
図３１は、ＶＭＭシステム３１００のブロック図を示す。ＶＭＭシステム３１００は、ＶＭＭアレイ３１０１、行デコーダ３１０２、高電圧デコーダ３１０３、列デコーダ３１０４、ビット線ドライバ３１０５、入力回路３１０６、出力回路３１０７、制御論理３１０８、及びバイアス生成器３１０９を備える。ＶＭＭシステム３１００は、チャージポンプ３１１１、チャージポンプレギュレータ３１１２、及び高電圧レベル生成器３１１３を含む、高電圧生成ブロック３１１０を更に備える。ＶＭＭシステム３１００は、（プログラム／消去、又は別名重み調整）アルゴリズムコントローラ３１１４、アナログ回路３１１５、制御エンジン３１１６（それは、算術機能、起動機能、埋め込みマイクロコントローラ論理などの特殊機能を含み得る）、及びテスト制御論理３１１７を更に備える。以下に記載されるシステム及び方法は、ＶＭＭシステム３１００に実装され得る。
入力回路３１０６は、ＤＡＣ（デジタル－アナログ変換器）、ＤＰＣ（デジタル－パルス変換器、デジタル－時間変調パルス変換器）、ＡＡＣ（電流－電圧変換器などのアナログ－アナログ変換器、対数変換器）、ＰＡＣ（パルス－アナログレベル変換器）、又は任意の他の種類の変換器などの回路を含み得る。入力回路３１０６は、正規化、線形若しくは非線形アップ／ダウンスケーリング関数、又は算術関数を実装し得る。入力回路３１０６は、入力レベルのための温度補償関数を実装し得る。入力回路３１０６は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路３１０７は、ＡＤＣ（ニューロンアナログ出力をデジタルビットに変換するための、アナログ－デジタル変換器）、ＡＡＣ（電流－電圧変換器などのアナログ－アナログ変換器、対数変換器）、ＡＰＣ（アナログ－パルス変換器、アナログ－時間変調パルス変換器）、電流－電圧変換器、又は任意の他の種類の変換器などの回路を含み得る。出力回路３１０７は、ＲｅＬＵ又はシグモイドなどの活性化関数を実装し得る。出力回路３１０７は、ニューロン出力の統計的正規化、正則化、アップ／ダウンスケーリング／ゲイン関数、統計的丸め、又は算術関数（例えば、加算、減算、除算、乗算、シフト、ログ）を実装し得る。出力回路３１０７は、アレイの電力消費をほぼ一定に保つために、又はＩＶの傾斜をほぼ同じに保つことになどによってアレイ（ニューロン）出力の精度を高めるために、ニューロン出力又はアレイ出力（ビット線出力など）のための温度補償関数を実装し得る。
図３２～図３６は、ＶＭＭシステム３１００といくつかの共通性を含むが、いくつかの修正も含むＶＭＭシステムの実施形態を示す。
図３２は、ＶＭＭシステム３２００を示す。ＶＭＭシステム３２００は、アレイ３２０１、共有行デコーダ３２０２、共有高電圧デコーダ３２０３、列デコーダ３２０４及び３２０５、（行）入力回路３２２０、出力回路３２０６及び３２０７、並びに共有ビット線ドライバ３２０８を備える。共有行デコーダ３２０２は、アレイ３２０１内の全ての行に結合され、選択された行に電圧を印加する。共有高電圧デコーダ３２０３は、アレイ３２０１内の全ての行に選択的に結合され得る。共有高電圧デコーダ３２０３は、任意選択的に、アレイ内の全ての行に選択的に結合され得る制御ゲート高電圧デコーダ３２３１と、アレイ内の全ての行に選択的に結合され得る共有消去ゲート高電圧デコーダ３２３２とを備える。入力回路３２２０は、例えば、図３１の入力回路３１０６と同様である。出力回路３２０６及び３２０７の回路及び機能は各々、例えば、図３１の出力回路３１０７の回路及び機能と同様である。ＶＭＭシステム３１００とは異なり、ＶＭＭシステム３２００では、特定の動作が異なる回路のセット間で分割される。具体的には、アレイ３２０１内の列の半分（例えば、全ての奇数列）が列デコーダ３２０４及び出力回路３２０６によって動作され、アレイ３２０１内の列の他の半分（例えば、全ての偶数列）が列デコーダ３２０５及び出力回路３２０７によって動作される。したがって、出力回路３２０６は、読み出し動作中に列の第１の半分における１つ以上の列から第１の出力を生成するために列デコーダ３２０４に結合され、出力回路３２０７は、読み出し動作中に列の第２の半分における１つ以上の列から第２の出力を生成するために列デコーダ３２０７に結合される。この実施形態では、プログラム動作又は消去動作中に、全ての列が複数の共有ビット線ドライバ３２０８に結合される。これは、複数のビット線が併行して読み出されることを可能にする。つまり、列デコーダ３２０４及び出力回路３２０６に結合された複数のビット線と、列デコーダ３２０５及び出力回路３２０７に結合された複数のビット線とが、読み出し動作のために、複数の共有ビット線ドライバ３２０８によって同時に有効にされる。したがって、これは、アレイ３２０１を読み出すためのスループットを増加させる。代替的に、読み出し動作は同時である必要はない。
任意選択的に、図３９を更に参照すると、連続拡散を、アレイの上半分と下半分との間で実装することができる。
図３３は、ＶＭＭシステム３３００を示す。ＶＭＭシステム３３００は、アレイ３３０１ａ及び３３０１ｂ、行デコーダ３３０２、共有高電圧デコーダ３３０３、列デコーダ３３０４及び３３０５、入力回路３３２０、電流－電圧変換器回路３３０６及び３３０７、共有アナログ－デジタル変換器（ＡＤＣ）３３０８、並びに共有ビット線ドライバ３３０９を備える。電流－電圧変換器回路３３０６又は３３０７、及び共有ＡＤＣ回路３３０８は、図３２の出力回路３２０７の一部である。
ＶＭＭシステム３１００とは異なり、ＶＭＭシステム３３００では、特定の動作が異なる回路のセット間で分割される。具体的には、アレイ３３０１ａは列デコーダ３３０４及び電流－電圧変換器３３０６によって動作され、アレイ３３０１ｂは列デコーダ３３０５及び電流－電圧変換器３３０７によって動作される。これは、複数の読み出し動作及び／又はプログラム動作が同時に実行されることを可能にし、読み出し動作又はプログラム動作は、アレイ３３０１ａ内の１つ以上のセル及びアレイ３３０１ｂ内の１つ以上のセルに対して併行して実行され得る。
電流－電圧変換器回路３３０６及び３３０７は両方とも、読み出し動作中に時分割多重化方式で使用される共有アナログ－デジタル変換器３３０８と、プログラム動作及び消去動作中に使用される共有ビット線ドライバ３３０９とに結合される。例えば、読み出し動作では、アレイ３３０１ａは有効にされて、かつ列デコーダ３３０４及び電流－電圧変換器回路３３０６に結合される一方で、同時に、アレイ３３０１ｂは有効にされて、かつ列デコーダ３３０５及び電流－電圧変換器回路３３０７に結合される。電流－電圧変換器回路３３０６及び３３０７からの出力電圧は、例えば、共有ＡＤＣ３３０８内のＳ／Ｈコンデンサによってサンプルアンドヘルド（Ｓ／Ｈ）され、これらのアレイ出力電圧は、時分割多重化された共有ＡＤＣ３３０８によってデジタル化（変換）される（電流－電圧変換器回路３３０６と３３０７との間で共有されるため）。例えば、２つの電流－電圧変換器回路間で共有される１つのＡＤＣに対して、２セットのＳ／Ｈコンデンサが使用される。別の実施形態では、１つのＡＤＣをＮ個の電流－電圧変換器回路に使用することができ、この場合、ＮセットのＳ／Ｈコンデンサが使用される。
２つの電流－電圧変換器回路間の共有ＡＤＣの使用は、図３４／図３５／図３６にも適用することができる。
図３４は、ＶＭＭシステム３４００を示す。ＶＭＭシステム３４００は、アレイ３４０１ａ及び３４０１ｂ、共有行デコーダ３４０２、共有高電圧デコーダ３４０３、列デコーダ３４０４及び３４０５、入力回路３４２０、出力回路３４０６及び３４０７、並びに共有ビット線ドライバ３４０８を備える。ＶＭＭシステム３１００とは異なり、ＶＭＭシステム３４００では、特定の動作が異なる回路のセット間で分割される。具体的には、アレイ３４０１ａは列デコーダ３４０４及び出力回路３４０６によって動作され、アレイ３４０１ｂは列デコーダ３４０５及び出力回路３４０７によって動作される。これは、複数の読み出し動作／又は及びプログラム動作が同時に実行されることを可能にし、読み出し動作又はプログラム動作は、アレイ３４０１ａ内の１つ以上のセル及びアレイ３４０１ｂ内の１つ以上のセルに対して併行して実行され得る。アレイ３４０１ａ及び３４０１ｂは両方とも、プログラム動作及び消去動作中に使用される共有ビット線ドライバ３４０８に結合される。
図３５は、ＶＭＭシステム３５００を示す。ＶＭＭシステム３５００は、アレイ３５０１ａ、３５０１ｂ、３５０１ｃ、及び３５０１ｄ、行デコーダ３５０２及び３５０３、共有高電圧デコーダ３５０４、列デコーダ３５０５、３５０６、３５０７、及び３５０８、入力回路３５２０、出力回路３５０９、３５１０、３５１１、及び３５１２、並びに共有ビット線ドライバ３５１３及び３５１４を備える。共有高電圧デコーダ３５０４は、アレイ３５０１ａ、３５０１ｂ、３５０１ｃ、及び３５０１ｄ内の全ての行に選択的に結合され得る。行デコーダ３５０２は、アレイ３５０１ａ及び３５０１ｂによって共有され、これらのアレイ内の全ての行に結合され、かつ選択された行に電圧を印加し、行デコーダ３５０３は、アレイ３５０１ｃ及び３５０１ｄによって共有され、これらのアレイ内の全ての行に結合され、かつ選択された行に電圧を印加する。
ＶＭＭシステム３５００では、特定の動作は、異なる回路のセット間で分割される。具体的には、アレイ３５０１ａは列デコーダ３５０５及び出力回路３５０９によって動作され、アレイ３５０１ｂは列デコーダ３５０７及び出力回路３５１１によって動作され、アレイ３５０１ｃは列デコーダ３５０６及び出力回路３５１０によって動作され、アレイ３５０１ｄは列デコーダ３５０８及び出力回路３５１２によって動作される。これは、複数の読み出し動作／又は及びプログラム動作が４つのアレイ全てにおいて一度に同時に実行されることを可能にし、読み出し動作又はプログラム動作は、アレイ３５０１ａ内の１つ以上のセル、アレイ３５０１ｂ内の１つ以上のセル、アレイ３５０１ｃ内の１つ以上のセル、及びアレイ３５０１ｄ内の１つ以上のセルに対して併行して実行され得る。アレイ３５０１ａ及び３５０１ｂは両方とも、プログラム動作及び消去動作中に共有ビット線ドライバ３５１３に選択的に結合される。アレイ３５０１ｃ及び３５０１ｄは両方とも、プログラム動作及び消去動作中に共有ビット線ドライバ３５１４に選択的に結合される。
例えば、列デコーダ３５０５及び出力回路３５０９がアレイ３５０１ａ内の１つ以上の行から第１の出力を生成する第１の読み出し動作を実行することができ、列デコーダ３５０６及び出力回路３５１０がアレイ３５０１ｃ内の１つ以上の行から第２の出力を生成する第２の読み出し動作を実行することができ、列デコーダ３５０７及び出力回路３５１１がアレイ３５０１ｂ内の１つ以上の行から第３の出力を生成する第３の読み出し動作を実行することができ、列デコーダ３５０８及び出力回路３５１２がアレイ３５０１ｄ内の１つ以上の行から第４の出力を生成する第４の読み出し動作を実行することができる。任意選択的に、第１及び第３の読み出し動作は併行して行うことができる。任意選択的に、第２及び第４の読み出し動作は併行して行うことができる。
図３６は、ＶＭＭシステム３６００を示す。ＶＭＭシステム３６００は、アレイ３６０１ａ、３６０１ｂ、３６０１ｃ、及び３６０１ｄ、行デコーダ３６２１、制御ゲートデコーダ３６０２及び３６０３、共有高電圧デコーダ３６０４、列デコーダ３６０５、３６０６、３６０７、及び３６０８、出力回路３６０９、３６１０、３６１１、及び３６１２、並びに共有ビット線ドライバ３６１３及び３６１４を備える。ＶＭＭシステム３６００では、特定の動作は、異なる回路のセット間で分割される。具体的には、アレイ３６０１ａは列デコーダ３６０５及び出力回路３６０９によって動作され、アレイ３６０１ｂは列デコーダ３６０７及び出力回路３６１１によって動作され、アレイ３６０１ｃは列デコーダ３６０６及び出力回路３６１０によって動作され、アレイ３６０１ｄは列デコーダ３６０８及び出力回路３６１２によって動作される。これは、複数の読み出し動作及び／又はプログラム動作が４つのアレイ全てにおいて一度に同時に実行されることを可能にし、読み出し動作又はプログラム動作は、アレイ３６０１ａ内の１つ以上のセル、アレイ３６０１ｂ内の１つ以上のセル、アレイ３６０１ｃ内の１つ以上のセル、及びアレイ３６０１ｄ内の１つ以上のセルに対して併行して実行され得る。アレイ３６０１ａ及び３６０１ｂは両方とも、プログラム動作及び消去動作中に共有ビット線ドライバ３６１３に選択的に結合される。アレイ３６０１ｃ及び３６０１ｄは両方とも、プログラム動作及び消去動作中に共有ビット線ドライバ３６１４に選択的に結合される。
図３２～図３６は、読み出しが制御ゲートの行入力によって行われることを示す。代替的に、読み出しはワード線又は消去ゲートで行うことができる。図３２の入力回路３２２０、図３３の入力回路３３２０、図３４の入力回路３４２０、図３５の入力回路３５２０、及び図３６の入力回路３６２０は、図３１の入力回路３１０６と同様である。図３２の出力回路３２０６／３２０７、及び図３４の３４０６／４３０７、図３５の３５０７／３５０８／３５０９／３５１０、及び図３６の３６０７／３６０８／３６０９／３６１０は、図３１の出力回路３１０７と同様である。
図３７は、ＶＭＭアレイ３７００の一部を示す。ＶＭＭアレイ３７００は、行３７０１、３７０２、３７０３、３７０４、３７０５、３７０６、３７０７、及び３７０８を備える。行３７０１、３７０２、３７０５、及び３７０６は、消去ゲート線（ＥＧ０）及びソース線（ＳＬ０）を共有し、行３７０３、３７０４、３７０７、及び３７０８は、消去ゲート線（ＥＧ１）及びソース線（ＳＬ１）を共有する。加えて、行３７０１及び３７０３は、制御ゲート線（ＣＧ０／ＣＧ２）を共有し、行３７０２及び３７０４は、制御ゲート線（ＣＧ１／ＣＧ３）を共有し、行３７０５及び３７０７は、制御ゲート線（ＣＧ４／ＣＧ６）を共有し、行３７０６及び３７０８は、制御ゲート線（ＣＧ５／ＣＧ７）を共有する。これらの結合は、異なる行がデコーダ回路を共有することを可能にする。アレイ端子は、選択されていないセルに対する消去又はプログラム電圧ストレスの量を低減することによってプログラム又は消去ディスターブが低減されるように共有される。
図３７及び図３８のアレイ（以下に記載）では、ニューラル読み出し動作（複数の行及び複数のビット線が同時にオンである）のためのＶＭＭアレイ３７００及び３８００のための行入力は、ワード線にある。ニューラル読み出しのための入力が制御ゲートにある場合、制御ゲートは、同じサブアレイ又はアレイバンク内の複数の行間で共有することができない。
図３８は、アレイ３８００の一部を示す。アレイ３８００は、セクタ３８０９及び３８１９を備える。セクタ３８０９は、行３８０１、３８０２、３８０３、３８０４、３８０５、３８０６、３８０７、及び３８０８を備える。セクタ３８１９は、行３８１１、３８１２、３８１３、３８１４、３８１５、３８１６、３８１７、及び３８１８を備える。
行３８０１（第１の行）及び行３８１１（第２の行）は、制御ゲート線（ＣＧ０）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０２及び３８１２は、制御ゲート線（ＣＧ１）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０３及び３８１３は、制御ゲート線（ＣＧ２）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０４及び３８１４は、制御ゲート線（ＣＧ３）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０５及び３８１５は、制御ゲート線（ＣＧ４）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０６及び３８１６は、制御ゲート線（ＣＧ５）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０７及び３８１７は、制御ゲート線（ＣＧ６）を共有し（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）、行３８０８及び３８１８は、制御ゲート線（ＣＧ７）を共有する（つまり、これらの行内の各セルの制御ゲート端子が同じ制御ゲート線に結合される）。つまり、制御ゲートがセクタ間で共有される。これらの結合は、異なる行がデコーダ回路を共有することを可能にする。アレイ端子は、選択されていないセルに対する消去又はプログラム電圧ストレスの量を低減することによってプログラム又は消去ディスターブが低減されるように共有される。
行３８０１（第１の行）、行３８０２（第３の行）、行３８０５、及び行３８０６は、消去ゲート線（ＥＧ０）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ０）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８０３、３０８４、３８０７、及び３８０８は、消去ゲート線（ＥＧ１）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ１）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８１１、３８１２、３８１５、及び３８１６は、消去ゲート線（ＥＧ０）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ０）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８１３、３１１４、３８１７、及び行３８１８は、消去ゲート線（ＥＧ１）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ１）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有する。
図３９は、単一のアレイ３９０１（図３１のアレイ３１０１及び図３２のアレイ３２０１など）及びスプリットアレイ３９０２（図３３のアレイ３３０１ａ及び３３０１ｂ、図３４のアレイ３４０１ａ及び３４０１ｂ、図３５のアレイ３５０１ａ、３５０１ｂ、３５０１ｃ、及び３５０１ｄ、並びに図３６のアレイ３６０１ａ、３６０１ｂ、３６０１ｃ、及び３６０１ｄなど）の一部の例示的なレイアウトを示す。スプリットアレイ３９０２は、特定の接点及び金属接続３９０４が除去され（又は形成されず）、サブアレイ３９０３ａ及び３９０３ｂを作成することを除いて、アレイ３９０１と同じ設計に従う。界面における少数のダミー行は、ワード線及び制御ゲートを接地することなどによって無効にされる。これは、フロントエンド層によるプロセス均一性（すなわち、列内の連続列拡散及びソース線内の連続行拡散）を維持し、ポリシリコンは、不揮発性メモリセルの２つのアレイ間（電気的に分離されたアレイ間）で連続的かつ均一である。これはまた、異なるアレイの物理的分離と比較して、面積オーバーヘッドの低減をもたらす。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
図１１は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１１００を示す。ＶＭＭアレイ１１００は、不揮発性メモリセルのメモリアレイ１１０３と、第１の不揮発性基準メモリセルの基準アレイ１１０１と、第２の不揮発性基準メモリセルの基準アレイ１１０２と、を含む。基準アレイ１１０１及び１１０２は、ＶＭＭアレイ１１００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１１００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１０００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ１、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
図１３は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１３００を示す。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１３００は、ＶＭＭアレイ１３００が双方向チューニングを実装することを除いてＶＭＭアレイ１４００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３における入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１３１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
図１６は、ＬＳＴＭセル１５００の一実装の一例であるＬＳＴＭセル１６００を示す。読者の便宜のために、ＬＳＴＭセル１５００からの同じ採番方法が、ＬＳＴＭセル１６００で使用される。シグモイド関数デバイス１５０１、１５０２、及び１５０３、並びにｔａｎｈデバイス１５０４は各々、複数のＶＭＭアレイ１６０１及び活性化関数回路ブロック１６０２を含む。したがって、ＶＭＭアレイは、特定のニューラルネットワークシステムで使用されるＬＳＴＭセルにおいて特に有用であることが分かる。乗算器デバイス１５０６、１５０７、及び１５０８、並びに加算器デバイス１５０９は、デジタル方式又はアナログ方式で実装される。活性化関数ブロック１６０２は、デジタル方式、又はアナログ方式で実装され得る。
図３２～図３６は、読み出しが制御ゲートの行入力によって行われることを示す。代替的に、読み出しはワード線又は消去ゲートで行うことができる。図３２の入力回路３２２０、図３３の入力回路３３２０、図３４の入力回路３４２０、図３５の入力回路３５２０、及び図３６の入力回路３６２０は、図３１の入力回路３１０６と同様である。図３２の出力回路３２０６／３２０７、及び図３４の３４０６／３４０７、図３５の３５１１／３５１２／３５０９／３５１０、及び図３６の３６１１／３６１２／３６０９／３６１０は、図３１の出力回路３１０７と同様である。
行３８０１（第１の行）、行３８０２（第３の行）、行３８０５、及び行３８０６は、消去ゲート線（ＥＧ０）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ０）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８０３、３８０４、３８０７、及び３８０８は、消去ゲート線（ＥＧ１）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ１）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８１１、３８１２、３８１５、及び３８１６は、消去ゲート線（ＥＧ０）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ０）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有し、行３８１３、３８１４、３８１７、及び行３８１８は、消去ゲート線（ＥＧ１）（つまり、これらの行内の各セルの消去ゲート端子が同じ消去ゲート線に結合される）及びソース線（ＳＬ１）（つまり、これらの行内の各セルのソース線端子が同じソース線に結合される）を共有する。

Claims (27)

  1. アナログニューラルメモリであって、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
    前記アレイ内の前記複数の列の第１の半分に結合された第１の列デコーダと、
    前記アレイ内の前記複数の列の第２の半分に結合された第２の列デコーダと、
    前記第１の列デコーダに結合され、第１の読み出し動作中に前記列の前記第１の半分における１つ以上の列から第１の出力を生成するための第１の出力回路と、
    前記第２の列デコーダに結合され、第２の読み出し動作中に前記列の前記第２の半分における１つ以上の列から第２の出力を生成するための第２の出力回路と、を備える、アナログニューラルメモリ。
  2. 前記第１の読み出し動作及び前記第２の読み出し動作は併行して行われる、請求項１に記載のアナログニューラルメモリ。
  3. プログラム動作中に前記第１の列デコーダ及び前記第２の列デコーダに結合される共有ビット線ドライバ、
    を更に備える、請求項１に記載のアナログニューラルメモリ。
  4. 共有高電圧デコーダは、前記アレイ内の全ての行に選択的に結合されている、請求項１に記載のアナログニューラルメモリ。
  5. 共有制御ゲート高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１に記載のアナログニューラルメモリ。
  6. 共有消去ゲート高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１に記載のアナログニューラルメモリ。
  7. 共有行デコーダが、前記アレイ内の全ての行に結合されている、請求項１に記載のアナログニューラルメモリ。
  8. 連続列拡散が、前記複数の列の前記第１の半分及び前記複数の列の前記第２の半分における列間で行われる、請求項１に記載のアナログニューラルメモリ。
  9. アナログニューラルメモリであって、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルの第１のアレイと、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルの第２のアレイと、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルの第３のアレイと、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルの第４のアレイと、
    前記第１のアレイ及び前記第２のアレイの複数の行に結合された第１の行デコーダと、
    前記第３のアレイ及び前記第４のアレイの複数の行に結合された第２の行デコーダと、
    前記第１のアレイに結合された第１の列デコーダと、
    前記第２のアレイに結合された第２の列デコーダと、
    前記第３のアレイに結合された第３の列デコーダと、
    前記第４のアレイに結合された第４の列デコーダと、
    前記第１の列デコーダに結合され、第１の読み出し動作中に前記第１のアレイにおける１つ以上の行から第１の出力を生成するための第１の出力回路と、
    前記第２の列デコーダに結合され、第１の読み出し動作中に前記第２のアレイにおける１つ以上の行から第２の出力を生成するための第２の出力回路と、
    前記第３の列デコーダに結合され、第２の読み出し動作中に前記第３のアレイにおける１つ以上の行から第３の出力を生成するための第３の出力回路と、
    前記第４の列デコーダに結合され、前記第２の読み出し動作中に前記第４のアレイにおける１つ以上の行から第４の出力を生成するための第４の出力回路と、を備える、アナログニューラルメモリ。
  10. 前記第１の読み出し動作及び前記第３の読み出し動作は併行して行われる、請求項９に記載のアナログニューラルメモリ。
  11. 前記第２の読み出し動作及び前記第４の読み出し動作は併行して行われる、請求項９に記載のアナログニューラルメモリ。
  12. プログラム動作中に前記第１の列デコーダ及び前記第２の列デコーダに結合される第１の共有ビット線ドライバと、
    プログラム動作中に前記第３の列デコーダ及び前記第４の列デコーダに結合される第２の共有ビット線ドライバと、
    を更に備える、請求項９に記載のアナログニューラルメモリ。
  13. 前記第１の出力回路、前記第２の出力回路、前記第３の出力回路、及び前記第４の出力回路の各々は、電流－電圧変換器を備える、請求項９に記載のアナログニューラルメモリ。
  14. 前記第１の出力回路、前記第２の出力回路、前記第３の出力回路、及び前記第４の出力回路の各々は、前記電流－電圧変換器に結合されたアナログ－デジタル変換器を更に備える、請求項１３に記載のアナログニューラルメモリ。
  15. 共有高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項９に記載のアナログニューラルメモリ。
  16. 前記第１のアレイ、前記第２のアレイ、前記第３のアレイ、及び前記第４のアレイは各々、列間の連続列拡散を含む、請求項９に記載のアナログニューラルメモリ。
  17. 前記第１のアレイ、前記第２のアレイ、前記第３のアレイ、及び前記第４のアレイは、１つの物理アレイから形成されており、金属接点のない前記物理アレイの一部によって互いに分割されている、請求項９に記載のアナログニューラルメモリ。
  18. アナログニューラルメモリであって、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイと、
    前記アレイ内の前記複数の列の第１の半分に結合され、第１の読み出し動作中に前記複数の列の前記第１の半分における１つ以上の列から第１の出力を生成するための第１の出力回路と、
    前記複数の列の第２の半分に結合され、第２の読み出し動作中に前記複数の列の前記第２の半分における１つ以上の列から第２の出力を生成するための第２の出力回路と、を備える、アナログニューラルメモリ。
  19. 前記第１の読み出し動作及び前記第２の読み出し動作は併行して行われる、請求項１８に記載のアナログニューラルメモリ。
  20. 共有高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１８に記載のアナログニューラルメモリ。
  21. 共有制御ゲート高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１８に記載のアナログニューラルメモリ。
  22. 共有消去ゲート高電圧デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１８に記載のアナログニューラルメモリ。
  23. 共有ワード線デコーダが、前記アレイ内の全ての行に選択的に結合されている、請求項１８に記載のアナログニューラルメモリ。
  24. 前記アレイは、前記複数の列の前記第１の半分及び前記複数列の前記第２の半分における列間の連続列拡散を含む、請求項１８に記載のアナログニューラルメモリ。
  25. アナログニューラルメモリであって、
    複数の行及び複数の列に配置された複数の不揮発性メモリセルのアレイであって、各不揮発性メモリセルは、制御ゲート端子、ワード線端子、ソース線端子、及び消去ゲート端子を備える、不揮発性メモリセルのアレイと、
    複数の制御ゲート線であって、各制御ゲート線は、複数の不揮発性メモリセルの行の複数の制御ゲート端子に結合されている、複数の制御ゲート線と、
    複数のワード線であって、各ワード線は、複数の不揮発性メモリセルの行の複数のワード線端子に結合されている、複数のワード線と、
    複数のソース線であって、各ソース線は、不揮発性メモリセルの２つの隣接した行のソース線端子に結合されている、複数のソース線と、
    複数の消去ゲート線であって、各消去ゲート線は、複数の不揮発性メモリセルの行の複数の消去ゲート端子に結合されている、複数の消去ゲート線と、を備え、
    第１の行の制御ゲート線は第２の行の制御ゲート線に結合されており、前記第１の行の消去ゲート線は第３の行の消去ゲート線に結合されており、前記第１の行のソース線は前記第３の行のソース線に結合されている、アナログニューラルメモリ。
  26. 前記第１の行及び前記第２の行は異なるセクタにある、請求項２５に記載のアナログニューラルメモリ。
  27. 前記第１の行及び前記第３の行は異なるセクタにある、請求項２５に記載のアナログニューラルメモリ。
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