JP2024514094A - ゲート制御パワースイッチにおけるショートに対する高速ショート検出のため方法および装置 - Google Patents

Abstract

ゲート制御パワースイッチ（４）におけるショート（ＳＣ）の検出のための高速ショート検出方法は、ゲート制御パワースイッチ（４）の浮遊インダクタンス（ＬＳ）における電圧降下ΔＶＬＳに応じて測定信号（ＶＬＳ，ｍ）を生成する工程（Ｓ１）と、生成された測定信号（ＶＬＳ，ｍ）が基準電圧（Ｖｒｅｆ）を超えかつゲート制御パワースイッチ（４）がオン状態であるときにショート検出信号（ＶＳＣ）を生成する工程（Ｓ２）とを備える。

Description

本発明はゲート制御パワースイッチ、特にＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴあるいはＧａＮ（窒化ガリウム）ＭＯＳＦＥＴにおけるショートを検出するための方法および装置に係る。

ゲート制御パワースイッチにおけるショートを検出するための様々な検出方法が従来知られている。

［概要］
従来の飽和検出方法によれば、ＭＯＳＦＥＴのドレイン端子とソース端子間のドレイン・ソース間電圧がダイオードを介して検出される。検出されたドレイン電圧がオン遷移中に飽和電圧まで低下しなければ異常が検出される。この検出方法は比較的慎重な設計を必要とし、また温度に大きく依存する。さらにＭＯＳＦＥＴについては飽和状態、ＩＧＢＴについては不飽和状態が必要となる。

この飽和検出方法で高誘導性のショートにうまく対処するのは難しい。

従来の他の飽和検出方法によれば、ショートを検出するために、ゲート制御パワースイッチにおけるゲート端子のゲート電荷がゲート端子とソース端子との間のゲート・ソース間電圧と比較される。ゲート電荷を求めるには例えばゲート電流をカレントミラー回路を用いて検出するか、ゲート抵抗における電圧降下を検出する必要がある。この検出方法はまた校正を必要とし、実装がかなり難しい。

さらに他のショート検出方法では流れている電流に対して電流測定を直接行うが、これは電力ループに影響を及ぼすので実装が容易でない。またこのショート検出方法はかさばり、実装コストが高い。

このような背景の下で、本発明は複雑な実装を必要とせずゲート制御パワースイッチにおけるショートの高速な検出が可能な方法および装置を提供することを目的とする。

この目的は、本発明の第１の局面によれば、ゲート制御パワースイッチにおけるショートを検出するための高速ショート検出装置が請求項１に記載の特徴を有することによって達成される。

本発明の第１の局面によれば、ゲート制御パワースイッチにおけるショートの検出に用いられるショート検出装置は
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成するように構成された測定回路と、
測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成するように構成されたショート検出信号生成回路と、
を備える。

本発明の第２の局面によるショート検出装置の一実施形態として、測定回路はケルビン・ソース・ピンを備えたパッケージに集積化されたゲート制御パワースイッチに接続され、ケルビン・ソース・ピンはゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下をケルビン・ソース・ピンとソース・ピンとの間からショート検出装置の測定回路で取得するために用いられる。

他の一実施形態として、本発明の第２の局面によるショート検出装置は、ＭＯＳＦＥＴ、そのなかでも特にＳｉＣ－ＭＯＳＦＥＴまたはＧａＮ－ＭＯＳＦＥＴからなるゲート制御パワースイッチにおけるショートを検出するように構成される。

さらに他の一実施形態として、本発明の第２の局面によるショート検出装置において、比較回路が、測定回路が生成する測定信号を、自己生成された基準電圧と比較して比較出力信号を生成する。

さらに他の一実施形態として、本発明の第２の局面によるショート検出装置において、ショート検出信号生成回路は
ゲートドライバ回路から出力されゲート制御パワースイッチのゲート端子に供給されるゲート制御信号の出力電圧を測定して実測ゲート電圧を生成するするように構成された分圧回路と、
実測ゲート電圧を遅延時間だけ遅延させてショート検出有効化信号を生成するように構成された信号遅延回路と、
論理ゲートと、
を備え、
信号遅延回路が出力するショート検出有効化信号によって論理ゲートが有効化されていれば、比較回路が出力する比較出力信号が論理ゲートを介してショート検出信号としてゲートドライバ回路の入力端子に供給される。

本発明の他の一局面によれば、ゲート制御パワースイッチにおけるショートの検出のための高速ショート検出方法は、
ゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下に応じて測定信号を生成する工程と、
生成された測定信号が基準電圧を超えかつゲート制御パワースイッチがオン状態であるときにショート検出信号を生成する工程と、
を備える。

本発明は複雑な実装を必要としない。特にＦＰＧＡなどの複雑なアナログ回路あるいはデジタル回路を必要としない。本発明に係る方法と装置は、発生し得るショート電流の極めて高速な検出を可能にする。それらは様々なショート電流の状況において動作し、実装が容易かつ安価である。それらはまたゲート制御パワースイッチの不飽和状態を待つことを必要としない。本発明に係る方法と装置は、ゲート制御パワースイッチの通常の動作に支障や影響を及ぼさずにその通常の動作を可能にする。ショートがナノ秒以内という非常な高速で検出できる。ゲートドライバの出力電圧を用いて本発明の第１の局面に係る検出方法を動作させることができる。本発明に係る方法と装置はゲート制御パワースイッチの浮遊インダクタンスにおける電圧降下を測定することによってゲート制御パワースイッチにおけるショート電流を検出する。

一実施形態として、ショートの検出に用いられる、ゲート制御パワースイッチの浮遊インダクタンスは、ゲート制御パワースイッチのソース端子とケルビン・ソース端子との間の浮遊インダクタンスである。

一実施形態として、測定信号は、測定信号を基準信号を比較して比較出力信号を生成する比較回路を備えた測定回路によって生成される。

本発明の第１の局面に係る方法の一実施形態として、生成されたショート検出信号をゲートドライバ回路の入力端子に供給することにより、ゲートドライバ回路によるゲート制御パワースイッチの自動ターン・オフをオフ期間内に実行する。

本発明の第１の局面に係る方法の一実施形態として、ゲートドライバ回路から出力されゲート抵抗を介してゲート制御パワースイッチのゲート端子に入力されるゲート制御信号の出力電圧を分圧回路で測定することによってゲートドライバ回路の実測ゲート電圧を生成する。

本発明の第１の局面に係る方法の一実施形態として、ゲートドライバ回路の実測ゲート電圧を信号遅延回路で遅延時間だけ遅延させることによりショート検出有効化信号を生成する。

本発明の第１の局面に係る方法の他の一実施形態として、信号遅延回路が出力するショート検出有効化信号によって論理ゲートが有効化されていれば、比較出力信号を論理ゲートを介してショート検出信号としてゲートドライバ回路の入力端子に供給する。

本発明の第１の局面に係る方法の他の一実施形態として、ゲートドライバ回路がゲート制御パワースイッチのゲート端子に入力するゲート制御信号はマイクロコントローラーが出力する信号である。

この信号は変調信号、特にパルス幅変調信号であるかまたは一以上の信号パルスである。

本発明の第１の局面に係る方法の他の一実施形態として、基準電圧は測定信号の定常状態電圧から導出された内部基準電圧である。

以下に図面を参照しながら本発明の様々な局面に基づいたいくつかの実施形態を詳細に説明する。

図１は本発明の一局面に係るショート検出装置の例示的な一実施形態を示すブロック図である。 図２は本発明の他の一局面に係る高速ショート検出方法の例示的な一実施形態を概念的に示すフローチャートである。 図３Ａおよび図３Ｂは電源システムにおける異なるタイプのショートをそれぞれ示し、本発明に係る高速ショート検出方法の動作を説明する図である。 図３Ａおよび図３Ｂは電源システムにおける異なるタイプのショートをそれぞれ示し、本発明に係る高速ショート検出方法の動作を説明する図である。 図４は本発明に係る方法と装置の一実施形態を示す図である。 図５は本発明に係る方法と装置を説明するための波形図である。 図６は本発明に係る方法と装置を説明するための他の波形図である。 図７は本発明に係る方法と装置の例示的な一実施形態を説明するための他の波形図である。 図８は本発明に係る方法と装置の例示的な一実施形態を、第１のタイプのショートの発生時について説明するための他の波形図である。 図９は本発明に係る方法と装置の動作を、第２のタイプのショートの発生時について説明するための他の波形図である。 図１０は本発明に係る装置の例示的な一実施形態を説明するための回路図である。 図１１は本発明に係る方法と装置の例示的な一実施形態を説明するための波形図である。 図１２Ａは本発明に係る方法と装置の動作を説明するための、ショート発生時の実験結果を示す波形図である。 図１２Ｂは本発明に係る方法と装置の動作を説明するための、ショート発生時の実験結果を示す波形図である。 図１２Ｃは本発明に係る方法と装置の動作を説明するための、ショート発生時の実験結果を示す波形図である。 図１３Ａは本発明に係る方法と装置の動作を説明するための、他のショート発生時の実験結果を示す他の波形図である。 図１３Ｂは本発明に係る方法と装置の動作を説明するための、他のショート発生時の実験結果を示す他の波形図である。 図１４はゲート制御パワースイッチの正常動作におけるダブル・パルス・テストを示す波形図である。

［詳細な説明］
図１の概略ブロック図に示すように、本発明の一局面に係るショート検出装置１は、図示される例示的な実施形態において、測定回路２とショート検出信号生成回路３とを備える。図１のブロック図に示すショート検出装置１はＭＯＳＦＥＴなどのゲート制御パワースイッチにおけるショートの検出に用いることができる。ショート検出装置１の測定回路２は対象のゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳに応じて測定信号Ｖ_ＬＳ，ｍを生成するように構成される。ショート検出装置１のショート検出信号生成回路３は測定信号Ｖ_ＬＳ，ｍが基準電圧Ｖ_ｒｅｆを越えかつゲート制御パワースイッチ４がオン状態であるときにショート検出信号Ｖ_ＳＣを生成するように構成される。ショート検出装置１の測定回路２は、一実施形態として、ケルビン・ソース・ピンＳ’を備えたパッケージ内に集積化されたゲート制御パワースイッチ４に接続するとよい。ケルビン・ソース・ピンＳ’は、ゲート制御パワースイッチ４のケルビン・ソース・ピンとソース・ピンとの間の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳをショート検出装置１の測定回路２で取得するために用いる。測定回路２によって監視されるゲート制御パワースイッチ４はＭＯＳＦＥＴ、その中でも特にＳｉＣ－ＭＯＳＦＥＴ、ＧａＮ－ＭＯＳＦＥＴまたはＧａＮ－ＨＥＭＴである。ゲート制御パワースイッチ４は例えばＩＧＢＴであってもよい。

図２は本発明の他の一局面に係り、ゲート制御パワースイッチにおけるショートを検出するための高速ショート検出方法の例示的な一実施形態を示すフローチャートである。図示される例示的な実施形態において、高速ショート検出方法は２つの主な工程からなる。

第１工程Ｓ１において、ＭＯＳＦＥＴなどのゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳに応じて測定信号Ｖ_ＬＳ，ｍが生成される。

続く第２工程Ｓ２において、生成された測定信号Ｖ_ＬＳ，ｍが基準電圧Ｖ_ｒｅｆを越えかつゲート制御パワースイッチ４がオン状態であればショート検出信号Ｖ_ＳＣが自動的に生成される。一実施形態として、電圧降下を生じさせる浮遊インダクタンスＬ_Ｓはゲート制御パワースイッチ４のソース端子Ｓにおける浮遊インダクタンスである。一実施形態として、図４に示すように、ショート検出信号生成回路３から出力される、生成されたショート検出信号Ｖ_ＳＣを、ゲートドライバ回路５の入力端子に供給することによって、ゲートドライバ回路５によるゲート制御パワースイッチ４の自動ターン・オフを所定のオフ期間内に実行してもよい。大抵のゲートドライバはショート検出入力端子を備えている。

図３Ａおよび図３Ｂは電源システムで発生し得る異なるタイプのショートの例をそれぞれ示す。

ゲート制御パワースイッチ４は様々な材料で形成することができる。パワーデバイス用の様々な材料、例えば炭化ケイ素ＳｉＣや窒化ガリウムＧａＮなど、を用いてゲート制御パワースイッチ４に高速スイッチング性能を与え、電力損失を低減して効率を向上させることができる。しかしショート発生時には、ゲート制御パワースイッチ４を流れる電流の電流密度が極めて高くなることがあり、ジャンクション温度の急激な上昇を招く恐れがある。これはゲート制御パワースイッチ４に強いストレスとなり、その耐ショート性能を低下させる。ゲート制御パワースイッチ４の耐ショート性能の低下は電源システム全体の信頼性を下げる。本発明に係る高速ショート検出方法によれば、ゲート制御パワースイッチ４におけるショートＳＣの高速検出が所定の反応時間内、例えば３００ナノ秒未満、で可能である。本発明に係る高速ショート検出方法はシンプルな回路構成で実装でき、電源システムの信頼性を向上させる。本発明に係る高速ショート検出方法の実装により、炭化ケイ素ＳｉＣパワースイッチや窒化ガリウムＧａＮパワースイッチなどの高性能のゲート制御パワースイッチの使用が可能になる。

電源システムにおいて発生し得るショートとして次の２つのタイプがよく見られる。ショートの第１のタイプＳＣ１はハード・スイッチ・フォールトＨＳＦである。この状況では、図３Ａに示すように、既存のショートＳＣによってデバイスがオンとなる。パワーデバイスは、マイクロコントローラーから例えばＰＷＭ信号を供給されるドライバ回路によってドライブされる。ショートの第２のタイプはフォールト・アンダー・ロードＦＵＬである。この状況では、図３Ａに示すように、パワーデバイスが導通状態にあるときにショートＳＣが発生する。図３Ｂに示す状況においては、２つのゲート制御パワースイッチ４にドライバ回路から相補的なＰＷＭ信号が供給される。２つのゲート制御パワースイッチ４のうち一方がオン状態（導通状態）であるときに他方のゲート制御パワースイッチ４の負荷にショートが発生すると、フォールト・アンダー・ロードＦＵＬが発生する。

本発明に係る高速ショート検出方法は例えば図３Ａ、図３Ｂに示すようなゲート制御パワースイッチ４におけるショートＳＣを、ゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳに基づいて検出するように構成される。一実施形態として、電圧降下ΔＶ_ＬＳはソース・ピンとドライバ・ソース・ピンとの間において測定するとよい。一実施形態として、ショート検出はゲート制御パワースイッチ４のゲート端子に接続されたゲートドライバの出力電圧を用いて動作させるとよい。この実施形態では本発明に係るショート検出装置１はゲート制御パワースイッチ４がオン状態であるときにのみ動作する。

図４は本発明に係るショート検出装置１の例示的な一実施形態を示す回路図である。本実施形態において、本発明に係るショート検出装置１はゲート制御パワースイッチ４におけるショートの検出に用いられる。図示された実施形態において、ゲート制御パワースイッチ４は図４に示すようなＭＯＳＦＥＴとするとよい。ゲート制御パワースイッチ４は他のいかなるデバイスであってもよく、特にディスクリートのあるいは集積化されたパワーモジュールとして様々なパッケージに集積化されたＩＧＢＴ、ＧａＮ（ＨＥＭＴ）、ＳｉＣＭＯＳなどのパワー・スイッチであってよい。図示された実施形態において、ゲート制御パワースイッチ４は複数の接続ピンを備えたパッケージに集積化される。ゲート制御パワースイッチ４はゲートＧ、ドレインＤ、およびソースＳを有する。図４に示すように、パッケージに集積化されたゲート制御パワースイッチ４はさらに、ゲート制御パワースイッチ４のソースＳの浮遊インダクタンスＬ_Ｓにおける電圧の測定を可能にするケルビン・ソース・ピンＳ’を有する。ゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳは、図４に示すように、ショート検出装置１の測定回路２の入力端子に供給される。測定回路２は、ゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳを供給されて、それに応じて測定信号Ｖ_ＬＳ，ｍを生成するように構成される。測定回路２に接続されたショート検出信号生成回路３は、測定回路２から供給された測定信号Ｖ_ＬＳ，ｍが基準電圧Ｖ_ｒｅｆを越えかつゲート制御パワースイッチ４がオン状態であるときにショート検出信号Ｖ_ＳＣを生成するように構成される。測定回路２は、ケルビン・ソース・ピンＳ’を備えたパッケージ内に集積化されたゲート制御パワースイッチ４に接続するとよい。ケルビン・ソース・ピンＳ’はゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳを測定回路２で取得するために用いられる。

図４に示す実施形態において、ショート検出信号生成回路３は２つの主要回路要素、すなわち比較回路３Ａおよびショート検出有効化回路３Ｂ、からなる。図４に示すように、測定回路２によって生成された測定信号Ｖ_ＬＳ，ｍはショート検出信号生成回路３の比較回路３Ａによって基準電圧Ｖ_ｒｅｆと比較されて比較出力信号Ｖ_ＬＳ，Ｃが生成される。図４に示すように、この比較出力信号Ｖ_ＬＳ，Ｃはショート検出有効化回路３Ｂに入力される。

ショート検出有効化回路３Ｂの実装例を図１０の回路図に示す。図１０に示す実施形態において、ショート検出信号生成回路３に含まれるショート検出有効化回路３Ｂは分圧回路３１と、信号遅延回路３２と、論理ゲート３３とからなる。図１０の回路図に示すように、ショート検出有効化回路３Ｂが備える分圧回路３１は例えば２つの抵抗Ｒ９、Ｒ１０を含み、ゲートドライバ回路５から出力されゲート抵抗を介してゲート制御パワースイッチ４のゲート端子Ｇに供給されるゲート制御信号Ｖ_Ｇの出力電圧を測定して実測ゲート電圧Ｖ_Ｇ，ｍを生成するように構成される。また、ショート検出有効化回路３Ｂが備える信号遅延回路３２は、図１０に示すように、実測ゲート電圧Ｖ_Ｇ，ｍを所定遅延時間ｔ_ｄｅｌ遅延させてショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}を生成するように構成される。また、ショート検出有効化回路３Ｂは論理ゲート３３を備えていてよい。比較回路３Ａから出力される比較出力信号Ｖ_ＬＳ，Ｃは、論理ゲート３３が信号遅延回路３２の比較器から入力されるショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}によって有効化されているときに、論理ゲート３３を介してショート検出信号Ｖ_ＳＣとしてゲートドライバ回路５の入力端子ＳＣに供給するとよい。

図４にはゲートドライバ回路５の入力端子ＳＣに供給されるショート検出信号Ｖ_ＳＣが示されている。ショート検出信号生成回路３によって生成されたショート検出信号Ｖ_ＳＣをゲートドライバ回路５の入力端子ＳＣに供給することにより、ゲートドライバ回路５によるゲート制御パワースイッチ４の自動ターン・オフが所定のオフ期間内に実行される。図４に示すように、ゲートドライバ回路５が出力するゲート制御信号Ｖ_Ｇはゲート制御パワースイッチ４のゲート端子Ｇに供給される。一実施形態として、ゲートドライバ回路５が出力するゲート制御信号Ｖ_Ｇを抵抗Ｒ_Ｇｅｘｔを介してゲート制御パワースイッチ４のゲート端子Ｇに供給してもよい。

一実施形態として、ゲートドライバ回路５が出力するゲート制御信号Ｖ_Ｇを図１０の回路図に示すようなショート検出有効化回路３Ｂの分圧回路３１で測定してもよい。測定されたゲート制御信号Ｖ_Ｇはショート検出有効化回路３Ｂの信号遅延回路３２によって所定の遅延時間ｔ_ｄｅｌだけ遅延され、図１０に示すような比較器によってショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}が生成される。比較回路３Ａが出力する比較出力信号Ｖ_ＬＳ，Ｃは、論理ゲート３３が信号遅延回路３２から入力されるショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}によって有効化されているときに、論理ゲート３３を介してショート検出信号Ｖ_ＳＣとしてゲートドライバ回路５の入力端子ＳＣに入力するとよい。一実施形態として、論理ゲート３３は例えばＡＮＤゲートからなり、このＡＮＤゲートは第１入力として比較回路３Ａが出力する比較出力信号Ｖ_ＬＳ，Ｃを受け、第２入力信号としてショート検出有効化回路３Ｂに設けた信号遅延回路３２の比較器が出力するショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}を受ける。ＡＮＤゲート３３の出力はゲートドライバ回路５の入力端子ＳＣに接続され、そこへショート検出信号Ｖ_ＳＣを伝える。

一実施形態として、ゲートドライバ回路５がゲート制御パワースイッチ４のゲート端子Ｇに供給するゲート制御信号Ｖ_Ｇは、信号源、特に図４に示すようなマイクロコントローラー、が出力する任意の変調パルスまたは信号、特にパルス幅変調（ＰＭＷ）信号、とするとよい。ゲートドライバ回路５は、ゲートドライバ回路５がゲート制御パワースイッチ４の自動ターン・オフを行ったときに異常指標信号ＦＬＴを生成するとよい。図４に示す実施形態において、比較回路３Ａに供給される基準電圧Ｖ_ｒｅｆは例えば測定信号Ｖ_ＬＳ，ｍの定常状態電圧から導出された内部基準電圧とするとよい。変形例として、基準電圧Ｖ_ｒｅｆを他の基準電圧源によって生成してもよい。

ゲート制御パワースイッチ４は、図４に示すパワー・ソース・ピンＳのようなドライバ・ソース・ピンを有しているとよい。２つのピンの間の浮遊インダクタンスＬ_Ｓは機械的接続に由来し、例えば数ナノヘンリーのオーダーである。ゲート制御パワースイッチ４のスイッチング遷移時、つまりゲート制御パワースイッチ４のターン・オン、ターン・オフ時に、ゲート制御パワースイッチ４を流れる電流Ｉ_Ｄはナノ秒オーダーの高速で変化し、その結果ピンＳ、Ｓ’間の浮遊インダクタンスＬ_Ｓにおいて次式のような電圧降下ΔＶ_ＬＳが生じる。
Ｖ_ｌｓ＝Ｌ_Ｓ×ｄＩＤ／ｄｔ

測定信号Ｖ_ＬＳ，ｍを測定することによって、ドレイン電流Ｉ_Ｄが正常動作状態から急速に変化したか否かと、その過渡時間とについての情報が得られる。電流の変化が遅ければ測定信号Ｖ_ＬＳ，ｍは０Ｖに近い。図５はゲート制御パワースイッチ４のオン遷移時の波形の例を示す。時刻ｔ_０と時刻ｔ_１の間で電流Ｉ_Ｄは０から公称値（ｄＩ／ｄｔ＞＞０）へ増加し、これにかかる時間は通常数ナノ秒のオーダーである。測定信号Ｖ_ＬＳ，ｍは上に記した数式に従って増加する。時刻ｔ_１と時刻ｔ_２の間で電流Ｉ_Ｄは減少し（ｄＩ／ｄｔ＜＜０）、測定信号Ｖ_ＬＳ，ｍの極性が正から負に変わる。ゲート制御パワースイッチ４の正常動作状態においては、スイッチング期間（ｔ_１－ｔ_０）は制限されていて既知である。ゲート制御パワースイッチ４がオン状態のとき（ｔ＞ｔ_２）、電流Ｉ_Ｄは負荷に依存してゆっくりと増加し、ｄＩＤ／ｄｔはゼロに近い。その結果、測定信号Ｖ_ＬＳ，ｍは図５に示すようにほぼ０に近い。

図３Ａに示すようなショートの発生時には、電流Ｉ_Ｄのスイッチング期間（ｔ_１－ｔ_０）が大幅に増加し、それが電圧降下Ｖ_ＬＳの過渡時間に反映される。オン遷移時、Ｖ_ＬＳ，ｍの過渡時間が長い（正常時より長い）ことは、第１のスイッチング状況、すなわちショートのタイプＳＣ１が図３Ａに概略を示すようなハード・スイッチ・フォールトＨＳＦであること、の指標として用いることができる。図３Ｂに示すような第２のスイッチング状況、すなわちフォールト・アンダー・ロードＦＵＬ、の場合には、デバイスが既にスイッチング期間を通過していて（ｔ＞ｔ_２）、したがって測定信号Ｖ_ＬＳ，ｍも増加していれば、電流Ｉ_Ｄが急速に増加する（ｄＩ／ｄｔ＞＞０）。ｔ＞ｔ２である期間においてＶ_ＬＳ，ｍに何らかの増加があれば、それをこのタイプの異常の指標として用いることができる。一実施形態として、測定信号Ｖ_ＬＳ，ｍの過渡時間を、図３Ａ、３Ｂに示すショート・タイプＳＣ１とショート・タイプＳＣ２のいずれかの検出に用いることができる。

一実施形態として、測定信号Ｖ_ＬＳ，ｍを、図４の回路図に示すブロック２に実装されているようなシンプルは回路構成を用いて測定および調節してもよい。測定回路２が出力する測定信号Ｖ_ＬＳ，ｍを、図４に示すように、基準電圧Ｖ_{ＬＳ，ｒｅｆ}と比較するとよい。基準電圧Ｖ_{ＬＳ，ｒｅｆ}の値は測定信号Ｖ_ＬＳ，ｍの定常状態値より若干高くするとよい。比較器３Ａの出力信号、すなわち比較出力信号Ｖ_ＬＳ，Ｃ、は、測定信号Ｖ_ＬＳ，ｍの過渡時間に比例し、したがって図６の波形図に概略を図示する電流Ｉ_Ｄの過渡時間に比例する過渡時間を有する方形波信号であるとよい。この実施形態において、比較出力信号Ｖ_ＬＳ，ＣをショートＳＣの指標として用いるとよい。オン遷移時のそのような動作の例を図６の波形図に示す。

好ましい実施形態として、ショート検出方法は対象のゲート制御パワースイッチ４のオン状態時にのみ動作する。したがってショート検出信号Ｖ_ＳＣは生成された測定信号Ｖ_ＬＳ，ｍが基準電圧Ｖ_{ＬＳ，ｒｅｆ}を越え同時にゲート制御パワースイッチ４がオン状態であるときにのみ生成される。したがって、一実施形態として、本発明に係るショート検出方法はゲート制御パワースイッチ４のオン状態時にのみ動作する。一実施形態として、該方法はゲートドライバ回路５の出力信号、すなわち図４に示すゲート制御信号Ｖ_Ｇ、を用いて有効化される。この電圧Ｖ_Ｇを測定し、ショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}を、ゲートドライバ回路５が出力するゲート制御信号Ｖ_Ｇの立ち上がりエッジから数ナノ秒後にハイとすることで、オン遷移時の立ち上がりエッジの誤検出を回避できる。一実施形態として、ゲート制御信号Ｖ_Ｇの立ち上がりエッジと有効化信号との間の遅延時間ｔ_ｄｅｌを調節可能とし、正常動作時のゲート制御パワースイッチ４のスイッチング期間に依存させるとよい。このようにして、好ましい実施形態によれば、本発明に係る方法に基づくショート検出はゲート制御パワースイッチ４の正常なスイッチング遷移に必要な時間の経過後に有効化される。

図７はゲート制御パワースイッチ４のオン遷移時にショート検出を有効化するための動作における波形を示す。図示の例では、ゲート制御パワースイッチ４はゲート制御信号Ｖ_Ｇがオン電圧ＶＧ_ｏｎであればオン、同信号がオフ電圧ＶＧ_ｏｆｆであればオフとされる。遅延時間ｔ_ｄｅｌは図７に示す時刻ｔ_０と時刻ｔ_４との間の期間と定義される。したがって、図示の例では時刻ｔ＝ｔ_４を起点として、本発明に係るショート検出方法が有効化される。

図８は第１のタイプのショートＳＣ１発生時の本発明に係るショート検出方法における例示的な波形を、正常動作時ｎＯＰ（破線）と比較して示す。図示の例において、ゲート制御パワースイッチ４は時刻ｔ＝ｔ_０にオンされ、ゲートドライバ回路５の出力信号がＶＧ_ｏｆｆからＶＧ_ｏｎに、すなわちゲート制御信号のオフ電圧からオン電圧に、上昇する。同時に、ゲート制御パワースイッチ４を流れる電流Ｉ_Ｄが増加し始め、これに測定信号Ｖ_ＬＳ，ｍが追従する。測定信号Ｖ_ＬＳ，ｍが基準電圧Ｖ_{ＬＳ，ｒｅｆ}より高くなると、比較出力信号Ｖ_ＬＳ，Ｃがハイとされる（時刻ｔ＝ｔ_１）。時刻ｔ＝ｔ_２において遅延時間ｔ_ｄｅｌが経過すると本発明に係るショート検出機構が動作し、ショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}がハイとされる。時刻ｔ＞ｔ２におけるショートＳＣにより、電流Ｉ_Ｄは上昇し続け、そのため、異常がない時とは異なり、比較出力信号Ｖ_ＬＳ，Ｃがハイにとどまる。比較出力信号Ｖ_ＬＳ，Ｃ、すなわち比較器出力信号、およびショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}がいずれもハイとなり、これがショートＳＣ発生の指標となる。その結果、異常信号、すなわちショート検出信号Ｖ_ＳＣ、もハイとされ、このようにしてショート発生が検出される。一実施形態として、信号Ｖ_ＳＣを調節可能な所定期間ラッチしてもよい。

図９は第２のタイプＳＣ２のショート発生時のショート検出における例示的な波形を、正常動作時ｎＯＰ（破線）と比較して示す。第２のタイプＩＩ（ＳＣ２）のショートの発生時には、本発明に係る高速ショート検出方法は第１のタイプＳＣ１のショートの場合と同様に進行する。第２のタイプＳＣ２のショートの発生時の例を図９に示す。そこでは正常動作時の電流Ｉ_Ｄが破線で示されている。この場合、遅延時間ｔ_ｄｅｌは発生せず、有効化信号はすでにハイである。このため信号Ｖ_ＳＣ，ｃに何らかのパルスが生じれば検出が動作し、異常信号、すなわちショート検出信号Ｖ_ＳＣ、がハイとされる。このように、遅延時間ｔ_ｄｅｌがないため、第２の状況ＳＣ２におけるショートの検出のほうが第１のショートの状況ＳＣ１におけるショートの検出よりも速い。

図１０は本発明に係るショート検出装置１の例示的な構成を示す。ショート検出装置１は図１０に示すようなゲート制御パワースイッチ４におけるショート検出に用いられる。ショート検出装置１は測定回路２と、ショート検出信号生成回路３とを備える。一実施形態として、ゲート制御パワースイッチ４の浮遊インダクタンスＬ_Ｓにおける電圧降下ΔＶ_ＬＳを、図１０に示すような、抵抗Ｒ１、Ｒ２およびキャパシタＣ１、Ｃ２からなる補償型分圧器を用いて測定する。

測定回路２の補償型分圧器において、抵抗値および各キャパシタＣ１、Ｃ２の容量値は次式の関係を満たすとよい。
ＲＩ×ＣＩ＝Ｒ２×Ｃ２

一実施形態として、測定回路２の分圧器は－２．５～２．５Ｖの範囲の電圧Ｖ_ＬＳ、１有するように設計するとよい。この電圧Ｖ_ＬＳ、１にバイアス電圧Ｖ_ｂｉａｓを加えてオフセットとし、回路内での負の電圧の使用を回避するとよい。得られた電圧を、図１０に示すように、高周波オペアンプにより係数２で増幅するとよい。オペアンプの出力が測定信号Ｖ_ＬＳ，ｍとなり、これは０～５Ｖの範囲内の、定常状態電圧が２．５Ｖの電圧である。ゲート制御パワースイッチ４のオン遷移時に電流ｄＩ／ｄｔの大きな正方向の変化が０～２．５Ｖの範囲の電圧降下Ｖ_ＬＳ，ｍを発生させる。これは、図示の実施形態において、ピンＳ’が図示の回路のグランドを成しているからである。図１０に示す実施形態においては、測定信号Ｖ_ＬＳ，ｍを、図１０に示すような比較回路３Ａを用いて、自己生成した基準電圧Ｖ_ｒｅｆと比較するとよい。図１０に示す実施形態では、基準電圧Ｖ_ｒｅｆは測定信号Ｖ_ＬＳ，ｍの定常状態電圧から導出した内部基準電圧である。一実施形態として、基準電圧Ｖ_{ＬＳ，ｒｅｆ}は測定信号Ｖ_ＬＳ，ｍの定常状態電圧の約９０％としてよい。その場合、基準電圧Ｖ_{ＬＳ，ｒｅｆ}は約２．２５Ｖとするとよく、図１０に示すキャパシタＣ３により安定する。このように、図示の実施形態において、測定回路２は、測定信号Ｖ_ＬＳ，ｍの定常状態電圧から導出されショート検出信号生成回路３の比較回路３Ａに供給される内部基準電圧も生成するように構成される。このような自己生成され安定した単純な基準電圧Ｖ_ｒｅｆにおいては、浮遊インダクタンスＬ_Ｓや受動素子などの回路要素さらには集積回路の許容誤差や温度のいかなる影響も制御することができる。正方向かつ大きな電流の増加や変化ｄＩ／ｄｔの発生時には、測定信号Ｖ_ＬＳ，ｍは導出された基準電圧Ｖ_ｒｅｆ未満に低下し、比較回路３Ａは信号レベルがハイの比較出力信号Ｖ_ＬＳ，Ｃを生成する。

好ましい実施形態として、ショートＳＣ検出をゲート制御パワースイッチ４のオン状態時のみに動作させる。ゲートドライバ回路５の出力電圧は、ショート検出信号生成回路３のショート検出有効化回路３Ｂ内の抵抗Ｒ９、Ｒ１０からなるシンプルな分圧回路３１を用いて測定、調節するとよい。そうして得られる信号Ｖ_Ｇ，ｍは０Ｖ～５Ｖの範囲内とするとよい。図１０に示す実施形態において、信号遅延回路３２をロー・パス・フィルタＬＰＦとし、これを抵抗Ｒ_ｄｅｌとキャパシタＣ_ｄｅｌとで構成して遅延時間ｔ_ｄｅｌを発生させてもよい。フィルタリング後のロー・パス・フィルタの出力信号Ｖ_Ｇ，１を、図１０に示すように、信号遅延回路３２の比較器で参照電圧Ｖ_{ｒｅｆ，ｄｅｌ}と比較して、ショート検出信号生成回路３の一部を成すショート検出有効化回路３Ｂの論理ゲート３３に供給されるショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}を生成するとよい。ショート検出有効化信号Ｖ_{ＳＣ，ｅｎ}がハイにされると、比較回路３Ａが出力する比較出力信号Ｖ_ＬＳ，Ｃによって異常信号、すなわちショート検出信号Ｖ_ＳＣ、が発せられ、これにより、ゲート制御パワースイッチ４にショートが発生したことが検出される。

図１１はショート検出有効化回路３Ｂの動作を説明する例示的な波形図である。図示の実施形態において、論理ゲート３３はＡＮＤゲートで構成される。この実施形態で用いられる回路要素は、伝搬遅延時間が１０ナノ秒未満のオーダーと極めて小さく、高周波に適したものとするとよい。

図１２Ａ、図１２Ｂ、図１２Ｃは第１のタイプＳＣ１のショート発生状況における実験結果を示している。図１２Ａはドレイン電流Ｉ_Ｄを示し、図１２Ｂはドレイン・ソース間電圧Ｖ_ＤＳを示し、図１２Ｃはゲート電圧Ｖ_ＧＳを示す。従来の方法ではショートＳＣは９５０ナノ秒後に検出され、総ショート耐久時間ｔ_{ＳＣ，ｄｅｓａｔ}が１．１５マイクロ秒に及ぶことがある。対して、本発明に係る高速ショート検出方法ＦＳＣＰでは、ショートＳＣはその発生から２００ナノ秒後に検出され、ソフト・ターン・オフ動作が開始される。総ショート耐久時間ｔ_{ＳＣ，ＦＳＣＰ}はわずか３００ナノ秒であり、すなわち従来の検出方法の約４倍速い。

第２のショート検出状況ＳＣ２における実験結果を図１３Ａ、図１３Ｂの波形図に示す。図１３Ａでは、上にゲート制御パワースイッチ４のドレイン電流をドレイン・ソース間電圧と共に示し、下にゲート・ソース間電圧を示す。図１３Ａに示す本発明に係る高速ショート検出方法では、約５４ナノ秒の検出時間が達成され、総ショート耐久時間ｔ_{ＳＣ，ＦＳＣＰ}はわずか約１５０ナノ秒である。これに対して図１３Ｂに示す従来の検出方法ではショートは４５０ナノ秒後に検出され、総ショート耐久時間は約７５０ナノ秒である。このように、本発明に係る高速ショート検出方法は第２のショート検出状況ＳＣ２において従来の方法よりも約５倍速い。

本発明に係る高速ショート検出方法はゲート制御パワースイッチ４の通常のスイッチング遷移に干渉しない。これを確かめるために、標準的なダブル・パルス・テストを８０ミリオーム、１２００Ｖの仕様のゲート制御パワースイッチ４に対して行った。ゲート制御パワースイッチ４の最大ピーク電流は６０Ａ（データシートによる）である。テストの結果を図１４に示す。図１４においては上にドレイン・ソース間電圧を示し、下にゲート電圧を示す。ＤＣリンク電圧が６００Ｖ、ドレイン電流が６０アンペア以上で、立ち上がりエッジの誤検出は認められない。このことは本発明に係る高速ショート検出方法がゲート制御パワースイッチ４の通常の動作に適応し得ることを示している。

Claims (19)

1. ゲート制御パワースイッチ（４）におけるショートの検出に用いられるショート検出装置（１）であって、
   前記ゲート制御パワースイッチ（４）の浮遊インダクタンス（Ｌ_Ｓ）における電圧降下（ΔＶ_ＬＳ）に応じて測定信号（Ｖ_ＬＳ，ｍ）を生成するように構成された測定回路（２）と、
   前記測定信号（Ｖ_ＬＳ，ｍ）が基準電圧（Ｖ_ｒｅｆ）を超えかつ前記ゲート制御パワースイッチ（４）がオン状態であるときにショート検出信号（Ｖ_ＳＣ）を生成するように構成されたショート検出信号生成回路（３）と、
   を備える、ショート検出装置。
2. 前記測定回路（２）はケルビン・ソース・ピン（Ｓ’）を備えたパッケージに集積化された前記ゲート制御パワースイッチ（４）に接続され、前記ケルビン・ソース・ピン（Ｓ’）は前記ゲート制御パワースイッチ（４）の前記浮遊インダクタンス（Ｌ_Ｓ）における前記電圧降下を前記ショート検出装置（１）の前記測定回路（２）で取得するために用いられる、請求項１に記載のショート検出装置。
3. 前記測定回路（２）は前記ゲート制御パワースイッチ（４）のケルビン・ソース・ピン（Ｓ’）とソース・ピン（Ｓ）とに接続される、請求項１に記載のショート検出装置。
4. 前記ゲート制御パワースイッチ（４）はＭＯＳＦＥＴ、そのなかでも特にＳｉＣ－ＭＯＳＦＥＴ、ＧａＮ－ＭＯＳＦＥＴまたはＨＥＭＴからなる、請求項１から請求項３のいずれかに記載のショート検出装置。
5. 前記ショート検出信号生成回路（３）は前記測定回路（２）が生成する前記測定信号（Ｖ_ＬＳ，ｍ）を前記基準電圧（Ｖ_ｒｅｆ）と比較して比較出力信号（Ｖ_ＬＳ，Ｃ）を生成するように構成された比較回路（３Ａ）を備える、請求項１から請求項４のいずれかに記載のショート検出装置。
6. 前記ショート検出信号生成回路（３）はショート検出有効化回路（３Ｂ）を備え、前記ショート検出有効化回路（３Ｂ）は
   ゲートドライバ回路（５）から出力され前記ゲート制御パワースイッチ（４）のゲート端子（Ｇ）に供給されるゲート制御信号（Ｖ_Ｇ）の出力電圧を測定して実測ゲート電圧（Ｖ_Ｇ，ｍ）を生成するように構成された分圧回路（３１）と、
   前記実測ゲート電圧（Ｖ_Ｇ，ｍ）を遅延時間（ｔ_ｄｅｌ-）だけ遅延させてショート検出有効化信号（Ｖ_{ＳＣ，ｅｎ}）を生成するように構成された信号遅延回路（３２）と、
   論理ゲート（３３）と、
   を備え、
   前記信号遅延回路（３２）が出力する前記ショート検出有効化信号（Ｖ_{ＳＣ，ｅｎ}）によって前記論理ゲート（３３）が有効化されていれば、前記比較回路（３Ａ）が出力する前記比較出力信号（Ｖ_ＬＳ，Ｃ）が前記論理ゲート（３３）を介して前記ショート検出信号（Ｖ_ＳＣ）として前記ゲートドライバ回路（５）の入力端子（ＳＣ）に供給される、請求項１から請求項５のいずれかに記載のショート検出装置。
7. 生成された前記ショート検出信号（Ｖ_ＳＣ）が前記ゲートドライバ回路（５）の前記入力端子（ＳＣ）に供給されることによって前記ゲートドライバ回路（５）は前記ゲート制御パワースイッチ（４）の自動ターン・オフをオフ期間内に実行する、請求項６に記載のショート検出装置。
8. 前記ゲートドライバ回路（５）から出力されゲート抵抗を介して前記ゲート制御パワースイッチ（４）の前記ゲート端子（Ｇ）に供給されるゲート制御信号（Ｖ_Ｇ）の出力電圧は、前記ショート検出信号生成回路（３）の一部を成す前記ショート検出有効化回路（３Ｂ）の分圧回路（３１）によって測定されて前記ゲートドライバ回路（５）の実測ゲート電圧（Ｖ_Ｇ，ｍ）が生成される、請求項７に記載のショート検出装置。
9. 前記ゲートドライバ回路（５）が前記ゲート制御パワースイッチ（４）の前記ゲート端子（Ｇ）に入力する前記ゲート制御信号（Ｖ_Ｇ）はマイクロコントローラーが出力する変調信号である、請求項６から請求項８のいずれかに記載のショート検出装置。
10. 前記基準電圧（Ｖ_ｒｅｆ）は前記測定回路（２）が生成する前記測定信号（Ｖ_ＬＳ，ｍ）の定常状態電圧から導出された内部基準電圧である、請求項１から請求項９のいずれかに記載のショート検出装置。
11. ゲート制御パワースイッチ（４）におけるショート（ＳＣ）の検出のための高速ショート検出方法であって、
    （ａ）前記ゲート制御パワースイッチ（４）の浮遊インダクタンス（Ｌ_Ｓ）における電圧降下（ΔＶ_ＬＳ）に応じて測定信号（Ｖ_ＬＳ，ｍ）を生成する工程（Ｓ１）と、
    （ｂ）生成された前記測定信号（Ｖ_ＬＳ，ｍ）が基準電圧（Ｖ_ｒｅｆ）を超えかつ前記ゲート制御パワースイッチ（４）がオン状態であるときにショート検出信号（Ｖ_ＳＣ）を生成する工程（Ｓ２）と、
    を備える、高速ショート検出方法。
12. 前記浮遊インダクタンス（Ｌ_Ｓ）は前記ゲート制御パワースイッチ（４）のソース端子（Ｓ）とケルビン・ソース端子との間の浮遊インダクタンスである、請求項１１に記載の高速ショート検出方法。
13. 測定回路（２）が生成する前記測定信号（Ｖ_ＬＳ，ｍ）を比較回路（３Ａ）によって前記基準電圧（Ｖ_ｒｅｆ）と比較することにより比較出力信号（Ｖ_ＬＳ，Ｃ）を生成する、請求項１１または１２に記載の高速ショート検出方法。
14. 生成された前記ショート検出信号（Ｖ_ＳＣ）をゲートドライバ回路（５）の入力端子（ＳＣ）に供給することにより、前記ゲートドライバ回路（５）による前記ゲート制御パワースイッチ（４）の自動ターン・オフをオフ期間内に実行する、請求項１０から請求項１３のいずれかに記載の高速ショート検出方法。
15. 前記ゲートドライバ回路（５）から出力されゲート抵抗を介して前記ゲート制御パワースイッチ（４）のゲート端子（Ｇ）に入力されるゲート制御信号（Ｖ_Ｇ）の出力電圧を分圧回路（３１）で測定することによって前記ゲートドライバ回路（５）の実測ゲート電圧Ｖ_Ｇ，ｍを生成する、請求項１４に記載の高速ショート検出方法。
16. 前記ゲートドライバ回路（５）の前記実測ゲート電圧Ｖ_Ｇ，ｍを信号遅延回路（３２）で遅延時間（ｔ_ｄｅｌ-）だけ遅延させることによりショート検出有効化信号（Ｖ_{ＳＣ，ｅｎ}）を生成する、請求項１５に記載の高速ショート検出方法。
17. 前記信号遅延回路（３２）が出力する前記ショート検出有効化信号（Ｖ_{ＳＣ，ｅｎ}）によって論理ゲート（３３）が有効化されていれば、前記比較出力信号（Ｖ_ＬＳ，Ｃ）を前記論理ゲート（３３）を介して前記ショート検出信号（Ｖ_ＳＣ）として前記ゲートドライバ回路（５）の前記入力端子（ＳＣ）に供給する、請求項１６に記載の高速ショート検出方法。
18. 前記ゲートドライバ回路（５）が前記ゲート制御パワースイッチ（４）の前記ゲート端子（Ｇ）に入力する前記ゲート制御信号（Ｖ_Ｇ）はマイクロコントローラーが出力する変調信号である、請求項１０から請求項１７のいずれかに記載の高速ショート検出方法。
19. 前記基準電圧（Ｖ_ｒｅｆ）は前記測定信号（Ｖ_ＬＳ，ｍ）の定常状態電圧から導出された内部基準電圧である、請求項１０から請求項１８のいずれかに記載の高速ショート検出方法。