JP2024503956A - メモリデバイスのデフラグメンテーションのためのシステムおよび方法 - Google Patents

メモリデバイスのデフラグメンテーションのためのシステムおよび方法 Download PDF

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Abstract

或る態様において、メモリコントローラは、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含む。

Description

本開示は、メモリデバイスのデフラグメンテーションのためのシステムおよび方法に関する。
システムおよびメモリデバイスに記憶されるデータは、時間とともに断片化されるようになる。それは、アクセスおよび処理速度を低下させることによってシステムおよびメモリデバイスの性能を落とす。時々、それは、望ましくない破損およびデータ損失を更に引き起こす。デフラグメンテーションは、記憶デバイスのデータをより速いアクセスおよびより良好なシステム性能のために再編成することによって断片化の程度を低下させるプロセスである。
1つの態様において、メモリコントローラが、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、コントローラメモリは、不揮発性コントローラメモリを更に含む。コントローラプロセッサは、更新されたL2Pアドレスマッピングテーブルを不揮発性L2Pアドレスマッピングテーブルとして不揮発性コントローラメモリに記憶するように構成される。
一部の実装例において、コントローラプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するように構成される。
一部の実装例において、コントローラプロセッサは、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録することによってマージログを生成するように構成される。
一部の実装例において、突然の電力喪失に応答して、コントローラプロセッサは、メモリシステムが再開された後にファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録したマージログに従って揮発性L2Pアドレスマッピングテーブルを再構築するように構成される。
一部の実装例において、コントローラプロセッサは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするように構成され、マージログが更新されていることに応答して、コントローラプロセッサは、マージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
別の態様において、メモリシステムが、物理データブロックを含むメモリデバイスと、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含むメモリコントローラとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、コントローラメモリは、不揮発性コントローラメモリを更に含む。コントローラプロセッサは、更新されたL2Pアドレスマッピングテーブルを不揮発性L2Pアドレスマッピングテーブルとして不揮発性コントローラメモリに記憶するように構成される。
一部の実装例において、コントローラプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するように構成される。
一部の実装例において、コントローラプロセッサは、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録することによってマージログを生成するように構成される。
一部の実装例において、突然の電力喪失に応答して、コントローラプロセッサは、メモリシステムが再開された後にファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録したマージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
一部の実装例において、コントローラプロセッサは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするように構成され、マージログが更新されていることに応答して、コントローラプロセッサは、マージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
更に別の態様において、システムが、ファイルを記憶するように構成されるホストメモリと、マージLBAコマンドを実行してファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスへ再配置し、マッピング更新コマンドを送るように構成されるホストプロセッサとを含むホストと、物理データブロックを備えるメモリデバイスと、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含むメモリコントローラとを含むメモリシステムとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、ホストプロセッサは、ファイルのLBAセグメントの全ての論理アドレスを、ファイルのマージLBAセグメントの新たな連続した論理アドレスになるように論理アドレスが連続した順番の、空いているまたは未使用のLBAセグメントへ書き直すことによって、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな論理アドレスへ再配置するように構成される。
一部の実装例において、ホストプロセッサは、メモリコントローラにファイルのマージLBAセグメントの新たな連続した論理アドレスに従ってL2Pアドレスマッピングテーブルを更新させるマッピング更新コマンドを送るように構成される。
一部の実装例において、ホストプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をメモリコントローラから受信するように構成される。
一部の実装例において、ホストプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認した後にファイルのインデックスノードを更新するように構成される。
一部の実装例において、ホストプロセッサは、新たなLBAセグメントをマージLBAセグメントの新たな連続した論理アドレスで指すことによってファイルのインデックスノードを更新するように構成される。
また更に別の態様において、メモリコントローラを動作させるための方法が、ホストからマッピング更新コマンドを受信するステップと、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従って論理-物理(L2P)アドレスマッピングテーブルを更新するステップとを含む。
一部の実装例において、本方法は、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するステップを更に含む。
一部の実装例において、本方法は、マージログに、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録するステップと、突然の電力喪失に応答して、メモリシステムが再開された後にマージログに従ってL2Pアドレスマッピングテーブルを再構築するステップとを更に含む。
一部の実装例において、L2Pアドレスマッピングテーブルを再構築するステップは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするステップと、マージログが更新されているとの判定に応答して、マージログに従ってL2Pアドレスマッピングテーブルを再構築するステップとを含む。
添付図面は、本明細書に組み込まれて本明細書の一部を形成するものであり、本開示の態様を示し、かつ説明とともに、本開示を説明しかつ当業者が本開示を製作および使用することを可能にする役目を更に果たす。
本開示の一部の態様に係る、ホストおよびメモリシステムを有する例示的なシステムのブロック図である。 本開示の一部の態様に係る、メモリデバイスを有する例示的なメモリカードの図である。 本開示の一部の態様に係る、メモリデバイスを有する例示的なソリッドステートドライブ(SSD)の図である。 本開示の一部の態様に係る、周辺回路を含む例示的なメモリデバイスの概要図である。 本開示の一部の態様に係る、メモリコントローラおよびメモリデバイスを含む例示的なメモリシステムのブロック図である。 本開示の一部の態様に係る、メモリコントローラおよびメモリデバイスを含む例示的なメモリシステムのブロック図である。 本開示の一部の態様に係る、ホストおよびメモリコントローラを含む例示的なシステムのブロック図である。 本開示の一部の態様に係る、例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、突然の電力喪失下の例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、メモリコントローラを動作させるための例示的な方法のフローチャートである。 本開示の一部の態様に係る、ホストを動作させるための例示的な方法のフローチャートである。
本開示の態様が添付図面を参照しつつ記載されることになる。
具体的な構成および配置が記載されるが、これが単に例示目的でなされることが理解されるべきである。そのため、本開示の範囲から逸脱することなく他の構成および配置を使用できる。また、本開示は、各種の他の応用に利用できる。本開示に記載されるような機能的および構造的特徴は、互いに、かつ図面に具体的には描かれていない方法で、組合せ、調節および変更でき、これらの組合せ、調節および変更は本開示の範囲内である。
概して、専門用語は、文脈での使用法から少なくとも一部、理解され得る。たとえば、文脈に少なくとも一部応じて、本明細書に使用される「1つまたは複数の(one or more)」という用語は、単数形の意味で任意の特徴、構造、もしくは特性について説明するのに使用されることも、または複数形の意味で特徴、構造、もしくは特性の組合せについて説明するのに使用されることもある。同様に、「a」、「an」、または「the」などの用語もやはり、文脈に少なくとも一部応じて、単数形の使用法を伝えるように、または複数形の使用法を伝えるように理解され得る。加えて、「～に基づいて(based on)」という用語は、必ずしも、因子の排他的な組を伝えるように意図しているとは限らないと理解され得、むしろ、文脈に少なくとも一部応じて、やはり必ずしも明示的に説明しているとは限らない追加的な因子の存在を可能にし得る。
ディスクデフラグメンテーションは、ユーザがハードディスクドライブ(HDD)だけでなく他のリムーバブルストレージもデフラグメントするのを許容する技術である。例えば、Windows 7などの、Windowsシステムは、ユーザが自分のハードディスクをデフラグし、ディスクに記憶されたファイルを、隣接する記憶場所を占めるように再配置することによってデータアクセス速度を上げ、そしてコンピュータの全体的性能を改善するのを許容する、Microsoft Drive OptimizerまたはDisk Defragmenterと呼ばれるディスクデフラグメンテーションユーティリティを含む。ディスクデフラグメンテーションは、しかしながら、ソリッドステートドライブ(SSD)に効果的とは考えられない。実際に、SSDをデフラグすることは、それがSSDの書込みサイクルを使い切ることがあり得、潜在的にSSDが早期に寿命が尽きることを引き起こすので、一般に奨励されない。にもかかわらず、SSDの発展およびSSDの記憶容量増加につれて、ソフトウェア(SW)の入出力スタック(I/Oスタック)がシステムのボトルネックになる。すなわち、論理レベルで断片化されたファイルは、システムの性能を低下させる。
論理レベルで断片化を解決する解決策の1つが、e2defragなどのデフラグメンタを使用することである。e2defragは、ファイルの論理アドレスのセグメントごとに読み込み、そして書き込むべき連続論理アドレスブロックを選択してよい。しかしながら、e2defragは、論理アドレスブロックを更新するだけでなく、論理アドレスブロックを更新するたびに物理ブロックも更新し得るが、それによってライトアンプリフィケーションの影響を増加させ、これは、記憶媒体に物理的に書き込まれる実際の情報量が、書き込まれると意図される論理量の倍数になる、フラッシュメモリおよびソリッドステートドライブと関連する望ましくない現象である。このライトアンプリフィケーションは、予想されるより速くSSDを使い尽くしてSSDの寿命を縮め得る。更には、従来のe2defragは、セグメントを読み込み、そして論理アドレスブロックを更新するたびに物理アドレスブロックをルーチン的に更新するその冗長なプロセスのために時間を浪費する。それは、論理レベルで断片化問題を解決するのに十分に効果的ではない。
その上、従来のデフラグメンテーションツールは、突然の電源異常が発生したときSSDがデータを書き込んでいる間にデータが失われないことを保証するにはあまり良い電力喪失保護のための設計を有していないことがある。デフラグメンテーションのプロセスが進行中であるとき、突然の電力喪失は、有意なシステム破損またはデータ損失を引き起こし得る。デフラグメンテーション中の突然の電力喪失からのデータ損失を防止する機構が極めて望ましい。
上述の問題の1つまたは複数に対処するために、本開示は、マージ論理ブロックアドレス(LBA)コマンドが、ファイル中のLBAのセグメントをファイルのマージLBAセグメントへマージし、そしてファイルのマージLBAセグメントに従って論理-物理(L2P)アドレスマッピングテーブルを更新するように設計される解決策を紹介する。更には、L2Pアドレスマッピングテーブルを更新する前にL2Pアドレスマッピングテーブルと物理-論理(P2L)アドレスマッピングテーブルとの間のマッピング関係を記録するためにマージログが作成される。したがって、突然の電力喪失の後に、マージログおよびP2Lアドレスマッピングテーブルを使用することによってL2Pを再構築または復元できる。
図1は、本開示の一部の態様に係る、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、移動電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーミングコンソール、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実感(VR)デバイス、拡張現実感(AR)デバイス、または内部にストレージを有する任意の他の適切な電子デバイスであることができる。図1に図示されるように、システム100は、ホストメモリ110およびホストプロセッサ112を有するホスト108、ならびに1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102を含むことができる。
ホスト108は、中央処理ユニット(CPU)などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ(AP)などのシステムオンチップ(SoC)であることができる。ホスト108は、メモリコントローラ106に結合でき、かつメモリコントローラ106を通じてメモリデバイス104にまたはからデータを送るまたは受けるように構成できる。例えば、ホスト108は、プログラム動作においてプログラムデータを送って、または読出し動作において読出しデータを受けてよい。ホストプロセッサ112は、制御ユニット(CU)または算術論理ユニット(ALU)であることができる。ホストメモリ110は、レジスタまたはキャッシュメモリを含むメモリユニットであることができる。ホスト108は、メモリシステム102のメモリコントローラ106におよびから命令およびコマンドを受信および送信し、そして後記することになる、本開示で提供される多重機能および動作を実行するまたは行うように構成される。
メモリデバイス104は、複数部分、例えば4つのクォータを有するページバッファを含む、NANDフラッシュメモリデバイスなどの、本開示に開示されるいずれのメモリデバイスでもあることができる。NANDフラッシュが単に例示目的でメモリデバイスの1つの例であることを付記する。それは、任意の適切なソリッドステート、不揮発性メモリ、例えば、NORフラッシュ、強誘電体RAM(FeRAM)、相変化メモリ(PCM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピン注入書込み磁気ランダムアクセスメモリ(STT-RAM)、または抵抗ランダムアクセスメモリ(RRAM)等を含むことができる。一部の実装例において、メモリデバイス104は、3次元(3D)NANDフラッシュメモリデバイスを含む。
メモリコントローラ106は、マイクロプロセッサ、マイクロコントローラ(別名マイクロコントローラユニット(MCU))、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、状態機械、ゲート論理、ディスクリートハードウェア回路、ならびに詳細に下記される様々な機能を行うように構成される他の適切なハードウェア、ファームウェアおよび/またはソフトウェアによって実装できる。
メモリコントローラ106は、一部の実装例によれば、メモリデバイス104およびホスト108に結合され、かつメモリデバイス104を制御するように構成される。メモリコントローラ106は、メモリデバイス104に記憶されたデータを管理しかつホスト108と通信できる。一部の実装例において、メモリコントローラ106は、セキュアデジタル(SD)カード、コンパクトフラッシュ（登録商標）(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、移動電話等などの電子デバイスに使用するための他の媒体のような低デューティサイクル環境において動作するために設計される。一部の実装例において、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータ等などのモバイルデバイスのためのデータストレージ、および企業ストレージアレイとして使用される高デューティサイクル環境SSDまたは組込みマルチメディアカード(eMMC)において動作するために設計される。メモリコントローラ106は、メモリデバイス104に、読出し命令などの命令を提供することによって、読出し、消去およびプログラム動作などの、メモリデバイス104の動作を制御するように構成できる。例えば、メモリコントローラ106は、メモリデバイス104の周辺回路に読出し命令を提供して読出し動作を制御するように構成されてよい。メモリコントローラ106は、不良ブロック管理、ガーベジコレクション、論理-物理アドレス変換、ウェアレベリング等を含むが、これに限定されない、メモリデバイス104に記憶されたまたは記憶されるべきデータに関する様々な機能を管理するようにも構成できる。一部の実装例において、メモリコントローラ106は、メモリデバイス104から読み出されるまたはそれに書き込まれるデータに関する誤り訂正符号(ECC)を処理するように更に構成される。メモリコントローラ106によって任意の他の適切な機能、例えばメモリデバイス104をフォーマットすることも行われてよい。
メモリコントローラ106は、特定の通信プロトコルに従って外部デバイス(例えば、ホスト108)と通信できる。例えば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺コンポーネント相互接続(PCI)プロトコル、PCIエクスプレス(PCI-E)プロトコル、アドバンストテクノロジーアタッチメント(ATA)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、スモールコンピュータスモールインタフェース(SCSI)プロトコル、エンハンストスモールディスクインタフェース(ESDI)プロトコル、インテグレーテッドドライブエレクトロニクス(IDE)プロトコル、ファイヤワイヤプロトコル等などの、様々なインタフェースプロトコルの少なくとも1つを通じて外部デバイスと通信してよい。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、例えば、ユニバーサルフラッシュストレージ(UFS)パッケージまたはeMMCパッケージなどの同じパッケージに含まれている様々な種類の記憶デバイスへ集積できる。すなわち、メモリシステム102は、異なる種類の最終電子製品へ実装およびパッケージ化できる。図2Aに図示されるような1つの例では、メモリコントローラ106および単一のメモリデバイス104がメモリカード202へ集積されてよい。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリスティック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)、UFS等を含むことができる。メモリカード202は、メモリカード202をホスト(例えば、図1におけるホスト108)と結合するメモリカードコネクタ204を更に含むことができる。図2Bに図示されるような別の例では、メモリコントローラ106および複数メモリデバイス104がSSD206へ集積されてよい。SSD206は、SSD206をホスト(例えば、図1におけるホスト108)と結合するSSDコネクタ208を更に含むことができる。一部の実装例において、SSD206の記憶容量および/または動作速度はメモリカード202のそれらより大きい。
メモリコントローラ106は、ホスト108におよびからコマンドを受信および送信し、そして後記することになる、本開示で提供される多重機能および動作を実行するまたは行うように構成される。
図3は、本開示の一部の態様に係る、周辺回路を含む例示的なメモリデバイス300の概略回路図を示す。メモリデバイス300は、図1におけるメモリデバイス104の一例であることができる。本明細書に開示されるNANDフラッシュが単に例示目的でメモリデバイスの1つの例であることが留意される。それは、任意の適切なソリッドステート、不揮発性メモリ、例えばNORフラッシュ、FeRAM、PCM、MRAM、STT-RAMまたはRRAM等を含むことができる。メモリデバイス300は、メモリセルアレイ301およびメモリセルアレイ301に結合される周辺回路302を含むことができる。メモリセルアレイ301は、基板(図示せず)の上方に垂直に各々延びるNANDメモリストリング308のアレイの形態でメモリセル306が設けられるNANDフラッシュメモリセルアレイであることができる。一部の実装例において、各NANDメモリストリング308は、直列に結合されかつ垂直に積層される複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内に捕獲される電子の数に依存する、電圧または電荷などの、連続したアナログ量を保持できる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲート型のメモリセルか電荷トラップトランジスタを含む電荷トラップ型のメモリセルかであることができる。
一部の実装例において、各メモリセル306は、2つのとり得るメモリ状態を有し、したがって1ビットのデータを記憶できるシングルレベルセル(SLC)である。例えば、第1のメモリ状態「0」は第1の電圧の範囲に対応でき、そして第2のメモリ状態「1」は第2の電圧の範囲に対応できる。一部の実装例において、各メモリセル306は、4つ以上のメモリ状態で2ビット以上のデータを記憶することが可能であるマルチレベルセル(MLC)である。例えば、MLCは、セルあたり2ビット、セルあたり3ビット(トリプルレベルセル(TLC)としても知られている)またはセルあたり4ビット(クアッドレベルセル(QLC)としても知られている)を記憶できる。各MLCは、とり得る名目上の記憶値の範囲をとるようにプログラムできる。1つの例では、各MLCが2ビットのデータを記憶する場合、MLCは、3つのとり得る名目上の記憶値の1つをセルに書き込むことによって消去状態から3つのとり得るプログラミングレベルの1つをとるようにプログラムできる。第4の名目上の記憶値は消去状態のために使用できる。
図3に図示されるように、各NANDメモリストリング308は、そのソース端にソース選択ゲート(SSG)トランジスタ310およびそのドレイン端にドレイン選択ゲート(DSG)トランジスタ312を含むことができる。SSGトランジスタ310およびDSGトランジスタ312は、読出しおよびプログラム動作の間、選択されたNANDメモリストリング308(アレイの列)を活性化するように構成できる。一部の実装例において、同じブロック304内のNANDメモリストリング308のソースは、同じソース線(SL)314、例えば共通SLを通じて結合される。言い換えれば、同じブロック304内の全てのNANDメモリストリング308は、一部の実装例によれば、アレイ共通ソース(ACS)を有する。各NANDメモリストリング308のDSGトランジスタ312のドレインは、一部の実装例によれば、出力バス(図示せず)を介してデータを読み出しまたは書き込みできるそれぞれのビット線316に結合される。一部の実装例において、各NANDメモリストリング308は、1つもしくは複数のDSG線313を通じてそれぞれのDSGトランジスタ312のゲートに選択電圧(例えば、DSGトランジスタ312の閾値電圧を超える)もしくは解除電圧(例えば、0V)を印加することによっておよび/または1つもしくは複数のSSG線315を通じてそれぞれのSSGトランジスタ310のゲートに選択電圧(例えば、SSGトランジスタ310の閾値電圧を超える)もしくは解除電圧(例えば、0V)を印加することによって選択または解除されるように構成される。
図3に図示されるように、NANDメモリストリング308は、例えばACSに結合される共通ソース線314を各々が有することができる多重ブロック304へ編成できる。一部の実装例において、各ブロック304は、消去動作のための基本データ単位であり、すなわち、同じブロック304上の全てのメモリセル306が同時に消去される。選択されたブロック304内のメモリセル306を消去するために、選択されたブロック304の他に選択されたブロック304と同じ平面の選択されていないブロック304に結合されるソース線314を、正の高電圧(例えば、20V以上)などの消去電圧(Vers)でバイアスできる。隣接するNANDメモリストリング308のメモリセル306は、どの行のメモリセル306が読出しおよびプログラム動作によって影響されるかを選択するワード線318を通じて結合できる。一部の実装例において、各ワード線318は、メモリセル306のページ320に結合されており、これは、プログラムおよび読出し動作のための基本データ単位である。1ページ320のビットサイズは、1つのブロック304内でワード線318によって結合されるNANDメモリストリング308の数に関係することができる。各ワード線318は、それぞれのページ320内の各メモリセル306における複数の制御ゲート(ゲート電極)および制御ゲートを結合するゲート線を含むことができる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315およびDSG線313を通じてメモリセルアレイ301に結合できる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315およびDSG線313を通じて各ターゲットメモリセル306におよびから電圧信号および/または電流信号を印加および感知することによってメモリセルアレイ301の動作を容易にするための任意の適切なアナログ、デジタルおよび混合信号回路を含むことができる。周辺回路302は、金属酸化膜半導体(MOS)技術を使用して形成される様々な種類の周辺回路を含むことができる。
図4Aは、本開示の一部の態様に係る、メモリコントローラ106およびメモリデバイス104を含む例示的なメモリシステム102のブロック図を示す。図4Aに図示されるように、メモリコントローラ106は、メモリチップコントローラ(MCC)またはメモリコントローラユニット(MCU)などのコントローラプロセッサ408を含むことができる。コントローラプロセッサ408は、本開示に開示される機能を行うコマンドまたは命令を実行するモジュールを制御するように構成される。コントローラプロセッサ408は、読出し動作のための読出しコマンドなどの様々な制御信号を生成して送ることによって各周辺回路の動作を制御するようにも構成できる。コントローラプロセッサ408は、例えば同期のために、各周辺回路302の動作を統制するために、他の周辺回路302に所望の周波数、周期およびデューティサイクルでクロック信号を送ることもできる。メモリコントローラ106は、揮発性コントローラメモリ411および不揮発性コントローラメモリを更に含むことができる。揮発性コントローラメモリ411は、それがより速いアクセスおよび処理速度で、内部に記憶されるデータを読み出し、書き込みまたは消去するのを許容する一方で、電力が除去された後にそれが記憶された情報を保持しなくてよいように、レジスタまたはキャッシュメモリを含むことができる。一部の実装例において、揮発性コントローラメモリ411は、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)を含む。不揮発性コントローラメモリ413は、電力が除去された後でさえ記憶された情報を保持できる。一部の実装例において、不揮発性コントローラメモリ413は、NAND、NOR、FeRAM、PCM、MRAM、STT-RAMまたはRRAMを含む。メモリデバイス104は、図3におけるメモリセルアレイ301などのメモリセルアレイを含むことができる。一部の実装例において、不揮発性コントローラメモリ413は、メモリコントローラ106に設けることができず、例えば、不揮発性コントローラメモリ413は、メモリコントローラ106の外に追い出されるが、メモリコントローラ106に結合される。一部の実装例において、コントローラメモリ(例えば、411または413)は、ファイル(例えば、129)に対応するL2Pアドレスマッピングテーブル(例えば、4271、4273)を記憶するように構成される。
図4Bは、本開示の一部の態様に係る、メモリコントローラ106およびメモリデバイス104を含む例示的なメモリシステム102のブロック図を示す。図4Bに図示されるように、メモリコントローラ106は、ホスト(例えば、図1におけるホスト108)におよびからコマンドまたは命令を受信および送信するように構成されるメモリコントローラインタフェース429を含むことができる。一部の実装例において、メモリコントローラインタフェース429は、コントローラプロセッサ408にかつ、コントローラプロセッサ408に本開示に開示される機能を行わせるコマンドまたは命令を受信および送信するために結合される。
メモリコントローラ106は、揮発性L2Pアドレスマッピングテーブル4271、揮発性マージログ4251、不揮発性L2Pマッピングテーブル4273および不揮発性マージログ4253を生成および更新するように構成される更新モジュール421も含むことができる。更新モジュール421は、ファームウェアプログラムを通じてコントローラプロセッサ408のファームウェアに実装されてよい。一部の実装例において、更新モジュール421は、メモリデバイス104における物理データブロック431および/またはメタデータブロック433を更新するように構成される。一部の実装例において、更新モジュール421は、コントローラプロセッサ408にありまたはコントローラプロセッサ408に結合され、かつホスト108からのコマンドおよび命令を実行するようにコントローラプロセッサ408によって制御されてよい。例えば、更新モジュール421は、ホスト108から受信されたマッピング更新コマンドを実行し、そしてマッピング更新コマンドに従って揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。一部の実装例において、更新モジュール421は、ファイルのマージLBAセグメントの連続した論理アドレスを揮発性L2Pアドレスマッピングテーブル4271へ書き直すことによって揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。一部の実装例において、更新モジュール421は、ファイル129のLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。ファイルのマージLBAセグメントの連続した論理アドレスを形成するプロセスは、後記することになる。そして、L2Pアドレスマッピングテーブル4271を更新した後に、コントローラプロセッサ408における更新モジュール421は、それに応じて、揮発性L2Pアドレスマッピングテーブル4271が更新されたことを確認する指示をホスト108に送信することになり、その結果ホスト108は、ホストメモリ110におけるファイルのインデックスノードを更新してよい。
一部の実装例において、揮発性L2Pアドレスマッピングテーブル4271は、揮発性コントローラメモリ411において記憶および処理され、そして物理データブロック431に記憶される不揮発性L2Pアドレスマッピングテーブル4273に送信および更新されるように構成され、その結果電源オフの後にデータは消去されない。一部の実装例において、システムが再開された後に、揮発性コントローラメモリ411における揮発性L2Pアドレスマッピングテーブル4271は、常時より速いアクセスおよび処理速度のために物理データブロック431における不揮発性L2Pアドレスマッピングテーブル4273からロードできる。一部の実装例において、不揮発性L2Pアドレスマッピングテーブル4273は、メモリコントローラ106の不揮発性コントローラメモリ413にも記憶できる。
マージログ(例えば、揮発性マージログ4251および不揮発性マージログ4253)は、L2Pアドレスマッピングテーブルの更新の前のL2Pアドレスマッピングテーブル(例えば、4271または4273)と物理データブロック431の物理アドレスとの間のマッピング関係を記録するように構成される。一部の実装例において、マージログは、L2Pアドレスマッピングテーブルを各々更新したファイル129のマージLBAセグメントの新たな連続した論理アドレスとファイル129の物理アドレスとの間の新たなマッピング関係を記録するように構成される。したがって、突然の電力喪失の後に、揮発性L2Pアドレスマッピングテーブル4271は、まだ更新されていないことがあり、システム(例えば、100)が再開された後に不揮発性マージログ4253および物理データブロック431の物理アドレスを使用することによって再構築または復元できる。一部の実装例において、不揮発性マージログ4253の更新速度は、それが突然の電力喪失中に既に記録されている一方で、それが不揮発性L2Pアドレスマッピングテーブル4273と比較して比較的小さなデータであるのでそれが過剰なライトアンプリフィケーションを引き起こさなくてよいように、不揮発性L2Pアドレスマッピングテーブル4273より速いことが留意される。詳細には、突然の電力喪失に応答して、コントローラプロセッサ408における回復モジュール423は、メモリデバイス104におけるメタデータブロック433内の物理-論理(P2L)アドレスマッピングテーブル435および不揮発性マージログ4253をスキャンし、そしてその不揮発性マージログ4253が更新されていることに応答して、不揮発性マージログ4253および突然の電力喪失の前に保持された物理データブロック431の物理アドレスに従って揮発性L2Pアドレスマッピングテーブル4271を再構築してよい。そして、不揮発性マージログ4253が更新されていないことに応答して、メタデータブロック433の物理-論理(P2L)アドレスマッピングテーブル435および突然の電力喪失の前に保持された物理データブロック431の物理アドレスに従って揮発性L2Pアドレスマッピングテーブル4271を再構築する。メタデータブロック433がメモリセルアレイ301におけるデータブロックの比較的小さな部分であることが留意される。メタデータブロック433は、物理データブロック431に記憶されるデータの論理アドレス情報を記憶するように構成される。論理アドレス情報は、物理データブロック431へデータを書き込むときに同時にメタデータブロック433へ書き込まれ、その結果それは突然の電力喪失の後にデータを復元できる。一部の実装例において、揮発性マージログ4251は、揮発性コントローラメモリ411において記憶および処理され、そして物理データブロック431に記憶される不揮発性マージログ4253に送信および更新されるように構成され、その結果電源オフの後にデータは消去されない。一部の実装例において、システムが再開された後に、揮発性コントローラメモリ411における揮発性マージ4251は、常時より速いアクセスおよび処理速度のために物理データブロック431における不揮発性マージログ4253からロードできる。一部の実装例において、不揮発性マージログ4253は、メモリコントローラ106の不揮発性コントローラメモリ413にも記憶できる。回復モジュール423は、ファームウェアプログラムを通じてコントローラプロセッサ408のファームウェアに実装されてよい。
図5は、本開示の一部の態様に係る、ホスト108およびメモリコントローラ106を含む例示的なシステム100のブロック図を示す。図5に図示されるように、ホスト108は、ホストインタフェース125、ホストメモリ110およびホストプロセッサ112を含んでよい。ホストインタフェース125は、特定の機能または動作を行うまたは実行するユーザからのコマンドまたは命令を受けるように構成される。ホストメモリ110は、ファイル(例えば、ファイル129)の論理アドレス、例えば論理ブロックアドレス(LBA)、およびファイルのインデックスノード127(例えば、inode)を記憶してよい。ホストプロセッサ112は、インデックスノード更新モジュール121(例えば、inode更新モジュール)およびマージLBAモジュール123を含んでも、またはそれらに結合されてもよい。インデックスノード更新モジュール121は、メモリコントローラ106のコントローラプロセッサ408(例えば、図4Aにおける)が、揮発性L2Pアドレスマッピングテーブル4271が更新されたことを確認する指示をホスト108に送信した後に、ファイルのインデックスノード127を更新するように構成される。インデックスノード更新モジュール121は、物理データブロック431(例えば、図4Bにおける)が更新されたという指示を受信した後にも、ファイルのインデックスノード127を更新できる。インデックスノード(例えば、inode)がファイルまたはディレクトリなどのファイルシステムオブジェクトを記述するUnixスタイルファイルシステムにおけるデータ構造でよいことが留意される。それは、その名前およびデータを除く任意のLinux（登録商標）ファイルについての情報を記憶するファイルデータ構造であることができる。それは、ファイルサイズ、ファイルが記憶されるデバイス、ファイルと関連するユーザおよびグループID、またはファイルにアクセスするために必要とされる許可を含む、ファイルのメタデータを記憶する。一部の実装例において、ホストプロセッサ112は、新たなLBAセグメントをマージLBAセグメントの連続した論理アドレスで指すことによってファイル129のインデックスノード127を更新するように構成される。
ホストプロセッサ112に含まれるまたは結合されるマージLBAモジュール123は、マージLBAコマンドを実行して、ファイル129のLBAセグメント(例えば、論理ブロックにおける論理アドレスの断片)をマージLBAセグメントへ再配置するように構成される。例えば、図6におけるように、ファイルA129は、1つまたは複数のLBAセグメント(例えば、LBAセグメント1、LBAセグメント2、LBAセグメント3...、LBAセグメントN)を含んでよい。ファイルがオペレーションシステムにおいて変更されるたびに、LBAセグメントの数は増加して、ファイルは細分化される。従来のe2defragツールを使用すると、上述したように、それは、複数LBAセグメントを1つずつ読み込み、そしてファイルのセグメント新を書き込むべき連続論理アドレスブロックを見つけることを必要としてよい。次いで、e2defragツールは、ファイルのセグメント新に従って物理データブロックを更新することになる。したがって、論理アドレスブロックが更新されるたびに、物理データブロックが更新され、それによって過剰なライトアンプリフィケーションを引き起こす。マージLBAモジュール123は、本開示に設けられたように、したがってマージLBAコマンドを実行して、ファイル129のLBAセグメントをマージLBAセグメントへ再配置してよい。具体的には、ファイル129のLBAセグメントを再配置することは、ファイル129のLBAセグメントの全ての論理アドレスを、連続論理アドレスブロック(例えば、マージLBAセグメント)になるように連続した順番の空いているまたは未使用の論理アドレスブロック(例えば、空いているまたは未使用のLBAセグメント)へ書き直すことを含む。従来のe2defragツールと異なり、マージLBAセグメントは、物理データブロック(例えば、図4Bにおける物理データブロック431)を更新するためには使用されないことになる。マージLBAセグメントは、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271を更新するためだけに使用される。そうすることによって、論理アドレスブロックを更新するたびに物理データブロックを更新することはないので、ライトアンプリフィケーションは最小化される。
マージLBAコマンドを実行した後に、ホストプロセッサ112は、メモリコントローラ106におけるコントローラプロセッサ(例えば、図4Aにおける408)にマージLBAセグメントに従って揮発性L2Pアドレスマッピングテーブル4271を更新させるマッピング更新コマンドを送ってよい。図7に図示されるように、ファイル129におけるLBAセグメントの論理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)に対応する元々不連続で離散した論理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)を伴う揮発性L2Pアドレスマッピングテーブル4271が更新されて、連続論理アドレスブロック(例えば、LBA114、LBA115、LBA116、LBA117)になる。物理データブロック431の対応する物理アドレス宛ての更新された揮発性L2Pアドレスマッピングテーブル4271の物理アドレス(例えば、PA333、PA337、PA339、PA440)は、上記の更新プロセスにおいて不変のままである。したがって、デフラグメンテーションプロセスの後に、物理データブロック431は書き込まれず同じままである。
図8は、本開示の一部の態様に係る、突然の電力喪失下の例示的なデフラグメンテーション方式を示すブロック図を示す。上述したように、突然の電力喪失が発生すると、揮発性L2Pアドレスマッピングテーブル4271は更新されていないまたは現在の更新を完了できないことがあり、したがって物理データも更新されないのでデータが失われ得る。メモリデバイス(例えば、メモリデバイス104)のメタデータブロック(例えば、図4Bにおけるメタデータブロック433)は、古いL2Pアドレスマッピングテーブルの物理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)を記録している古い誤ったP2Lマッピングテーブル(例えば、図4BにおけるP2Lアドレスマッピングテーブル435)を有し得る。不揮発性マージログ4253が、揮発性L2Pアドレスマッピングテーブル4271を各々更新した後のP2Lアドレスマッピングテーブル435と揮発性L2Pアドレスマッピングテーブル4271との間のマッピング関係(例えば、P2LのLBA9が新たなL2PのLBA114を指し、P2LのLBA11が新たなL2PのLBA115を指し、P2LのLBA13が新たなL2PのLBA116を指し、P2LのLBA18が新たなL2PのLBA117を指す)を記憶するので、マッピング関係に従って不揮発性マージログ4253および保持されたP2Lアドレスマッピングテーブル435を使用することによって新たな揮発性L2Pアドレスマッピングテーブル4271を再構築できる。
図9は、本開示の一部の態様に係る、メモリコントローラを動作させるための例示的な方法のフローチャートを示す。メモリコントローラは、本明細書に開示されるいずれかの適切なメモリコントローラ、例えば図4Bにおけるメモリコントローラ106でよい。方法900は、図4Aにおけるようなメモリコントローラ106によって部分的にまたは完全に実装されてよい。方法900に示される動作が網羅的でなくてよいこと、および示される動作のいずれかの前、後または間に他の動作を行うこともできることが理解される。更に、動作の一部が同時に、または図9に示されるのとは異なる順に行われてよい。
図9を参照すると、方法900は、メモリコントローラ(例えば、図4Aにおけるようなメモリコントローラ106)がホスト(例えば、図5におけるホスト108)からマッピング更新コマンドを受信する動作902から始まる。一部の実装例において、マッピング更新コマンドは、メモリコントローラ106に更新モジュール421を起動させてよい。
方法900は、図9に示されるように、動作904に進み、メモリコントローラ106に記憶されるL2Pアドレスマッピングテーブル(例えば、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271)がマッピング更新コマンドに従って更新される。一部の実装例において、L2Pアドレスマッピングテーブルを更新することは、ファイル(例えば、図5～図7におけるファイル129)のマージLBAセグメントの連続した論理アドレスをL2Pアドレスマッピングテーブルへ書き直すことを含む。
方法900は、図9に示されるように、動作906に進み、L2Pアドレスマッピングテーブルを更新した後に、L2Pアドレスマッピングテーブルが更新されたことを確認する指示がホストに送信される。一部の実装例において、一旦L2Pアドレスマッピングテーブルを更新することが完了されると、更新モジュールは、インタフェース(例えば、図4Bにおけるメモリコントローラインタフェース429)を通してホストに命令を送信するように構成される。ホストは、次いでホストメモリに記憶されたファイルのインデックスノードを更新してよい。
更には、方法900は、突然の電力喪失保護が実装される動作を更に含んでよい。具体的には、方法900は、マージログ(例えば、図4Bにおける不揮発性マージログ4253)に、メタデータブロック(例えば、図4Bにおけるメタデータブロック433)内のP2Lアドレスマッピングテーブル(例えば、図4BにおけるP2Lマッピングテーブル)とL2Pアドレスマッピングテーブルとの間のマッピング関係を記録することも含んでよい。突然の電力喪失の後、システムが再開されると、方法900は、メタデータブロックのP2Lアドレスマッピングテーブルおよびマージログをスキャンすることを更に含んでよい。そして、マージログが更新されているとの判定に応答して、L2Pアドレスマッピングテーブルは、マージログおよびメタデータブロックのP2Lアドレスマッピングテーブルに従って再構築される。そしてまた、マージログが更新されていないと判定することに応答して、L2Pアドレスマッピングテーブルは、メタデータブロックのP2Lアドレスマッピングテーブルに従って復元される。これらの動作は、図4Bにおけるような回復モジュール423によって実装できる。
図10は、本開示の一部の態様に係る、ホストを動作させるための例示的な方法のフローチャートを示す。ホストは、本明細書に開示されるいずれかの適切なホストでよい。方法1000は、図5におけるようなホスト108によって部分的にまたは完全に実装されてよい。方法1000に示される動作が網羅的でなくてよいこと、および示される動作のいずれかの前、後または間に他の動作を行うこともできることが理解される。更に、動作の一部が同時に、または図10に示されるのとは異なる順に行われてよい。
図10を参照すると、方法1000は、マージLBAコマンドが実行されて、ホストメモリ(例えば、図5におけるホストメモリ110)に記憶されるファイル(例えば、図5におけるようなファイル129)のLBAセグメントをマージLBAセグメントへ再配置する動作1002から始まる。一部の実装例において、マージLBAコマンドは、ホストプロセッサ(例えば、図5におけるホストプロセッサ112)にマージLBAモジュール(例えば、図5におけるマージLBAモジュール123)を起動させてよい。一部の実装例において、ファイルのLBAセグメントをマージLBAセグメントへ再配置することは、論理アドレスが不連続または離散した順のファイルのLBAセグメントを、論理アドレスが連続した順番のマージLBAセグメントへ書き直すことを含む。一部の実装例において、ファイルのLBAセグメントをマージLBAセグメントへ再配置することは、マージLBAセグメントの論理アドレスを書き直す前にファイルのLBAセグメントの論理アドレスを順次読み込み、ファイルのいずれのLBAセグメントも有するマージLBAセグメントになることを含む。
方法1000は、図10に示されるように、動作1004に進み、メモリコントローラ(例えば、図4Aにおけるメモリコントローラ106)にマッピング更新コマンドが送信されて、メモリコントローラのコントローラプロセッサ(例えば、図4Aにおけるコントローラプロセッサ408)にマージLBAセグメントに従ってL2Pアドレスマッピングテーブル(例えば、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271)を更新させる。一部の実装例において、L2Pアドレスマッピングテーブルを更新することは、ファイルのマージLBAセグメントの連続した論理アドレスをL2Pアドレスマッピングテーブルへ書き直すことを含む。
方法1000は、図10に示されるように、動作1006に進み、L2Pアドレスマッピングテーブルが更新されたことを確認する指示がコントローラプロセッサから受信される。一部の実装例において、指示を受信した後に、インデックスノード更新モジュール(例えば、インデックスノード更新モジュール121)が起動される。
方法1000は、図10に示されるように、動作1008に進み、L2Pアドレスマッピングテーブルが更新されたことを確認した後にファイルのインデックスノードが更新される。
具体的な実装例の上記説明は、様々な応用のために容易に変更および/または適合できる。したがって、そのような適合および変更は、本明細書に提示される教示および指針に基づいて、開示された実装例の均等物の意味および範囲内であると意図される。
本開示の広さおよび範囲は、上記の例示的な実装例のいずれによっても限定されるべきでなく、添付の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。
100 システム
102 メモリシステム
104 メモリデバイス
106 メモリコントローラ
108 ホスト
110 ホストメモリ
112 ホストプロセッサ
121 インデックスノード更新モジュール
123 マージLBAモジュール
125 ホストインタフェース
127 インデックスノード
129 ファイル
202 メモリカード
204 メモリカードコネクタ
206 SSD
208 SSDコネクタ
300 メモリデバイス
301 メモリセルアレイ
302 周辺回路
304 ブロック
306 メモリセル
308 NANDメモリストリング
310 ソース選択ゲート(SSG)トランジスタ
312 ドレイン選択ゲート(DSG)トランジスタ
313 DSG線
314 共通ソース線
315 SSG線
316 ビット線
318 ワード線
320 ページ
408 コントローラプロセッサ
411 揮発性コントローラメモリ
413 不揮発性コントローラメモリ
421 更新モジュール
423 回復モジュール
4251 揮発性マージログ
4253 不揮発性マージログ
4271 揮発性論理-物理(L2P)アドレスマッピングテーブル
4273 不揮発性L2Pアドレスマッピングテーブル
429 メモリコントローラインタフェース
431 物理データブロック
433 メタデータブロック
435 物理-論理(P2L)アドレスマッピングテーブル
関連出願の相互参照
本出願は、2021年12月21日に出願された、「SYSTEM AND METHOD FOR DEFRAGMENTATION OF MEMORY DEVICE」という名称の国際出願PCT/CN2021/139955の継続出願であり、その全体が参照により本明細書に組み込まれる。
本開示は、メモリデバイスのデフラグメンテーションのためのシステムおよび方法に関する。
システムおよびメモリデバイスに記憶されるデータは、時間とともに断片化されるようになる。それは、アクセスおよび処理速度を低下させることによってシステムおよびメモリデバイスの性能を落とす。時々、それは、望ましくない破損およびデータ損失を更に引き起こす。デフラグメンテーションは、記憶デバイスのデータをより速いアクセスおよびより良好なシステム性能のために再編成することによって断片化の程度を低下させるプロセスである。
1つの態様において、メモリコントローラが、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、コントローラメモリは、不揮発性コントローラメモリを更に含む。コントローラプロセッサは、更新されたL2Pアドレスマッピングテーブルを不揮発性L2Pアドレスマッピングテーブルとして不揮発性コントローラメモリに記憶するように構成される。
一部の実装例において、コントローラプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するように構成される。
一部の実装例において、コントローラプロセッサは、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録することによってマージログを生成するように構成される。
一部の実装例において、突然の電力喪失に応答して、コントローラプロセッサは、メモリシステムが再開された後にファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録したマージログに従って揮発性L2Pアドレスマッピングテーブルを再構築するように構成される。
一部の実装例において、コントローラプロセッサは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするように構成され、マージログが更新されていることに応答して、コントローラプロセッサは、マージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
別の態様において、メモリシステムが、物理データブロックを含むメモリデバイスと、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含むメモリコントローラとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、コントローラメモリは、不揮発性コントローラメモリを更に含む。コントローラプロセッサは、更新されたL2Pアドレスマッピングテーブルを不揮発性L2Pアドレスマッピングテーブルとして不揮発性コントローラメモリに記憶するように構成される。
一部の実装例において、コントローラプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するように構成される。
一部の実装例において、コントローラプロセッサは、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録することによってマージログを生成するように構成される。
一部の実装例において、突然の電力喪失に応答して、コントローラプロセッサは、メモリシステムが再開された後にファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録したマージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
一部の実装例において、コントローラプロセッサは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするように構成され、マージログが更新されていることに応答して、コントローラプロセッサは、マージログに従ってL2Pアドレスマッピングテーブルを再構築するように構成される。
更に別の態様において、システムが、ファイルを記憶するように構成されるホストメモリと、マージLBAコマンドを実行してファイルの論理ブロックアドレス(LBA)セグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスへ再配置し、マッピング更新コマンドを送るように構成されるホストプロセッサとを含むホストと、物理データブロックを備えるメモリデバイスと、ファイルに対応する論理-物理(L2P)アドレスマッピングテーブルを記憶するためのコントローラメモリと、メモリデバイスを制御し、マッピング更新コマンドを受信し、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従ってL2Pアドレスマッピングテーブルを更新するように構成されるコントローラプロセッサとを含むメモリコントローラとを含むメモリシステムとを含む。
一部の実装例において、コントローラメモリは、ファイルに対応するL2Pアドレスマッピングテーブルを記憶するための揮発性コントローラメモリを含む。
一部の実装例において、ホストプロセッサは、ファイルのLBAセグメントの全ての論理アドレスを、ファイルのマージLBAセグメントの新たな連続した論理アドレスになるように論理アドレスが連続した順番の、空いているまたは未使用のLBAセグメントへ書き直すことによって、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな論理アドレスへ再配置するように構成される。
一部の実装例において、ホストプロセッサは、メモリコントローラにファイルのマージLBAセグメントの新たな連続した論理アドレスに従ってL2Pアドレスマッピングテーブルを更新させるマッピング更新コマンドを送るように構成される。
一部の実装例において、ホストプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をメモリコントローラから受信するように構成される。
一部の実装例において、ホストプロセッサは、L2Pアドレスマッピングテーブルが更新されたことを確認した後にファイルのインデックスノードを更新するように構成される。
一部の実装例において、ホストプロセッサは、新たなLBAセグメントをマージLBAセグメントの新たな連続した論理アドレスで指すことによってファイルのインデックスノードを更新するように構成される。
また更に別の態様において、メモリコントローラを動作させるための方法が、ホストからマッピング更新コマンドを受信するステップと、ファイルのLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、マッピング更新コマンドに従って論理-物理(L2P)アドレスマッピングテーブルを更新するステップとを含む。
一部の実装例において、本方法は、L2Pアドレスマッピングテーブルが更新されたことを確認する指示をホストに送信するステップを更に含む。
一部の実装例において、本方法は、マージログに、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係を記録するステップと、突然の電力喪失に応答して、メモリシステムが再開された後にマージログに従ってL2Pアドレスマッピングテーブルを再構築するステップとを更に含む。
一部の実装例において、L2Pアドレスマッピングテーブルを再構築するステップは、メタデータブロックの物理-論理(P2L)アドレスマッピングテーブルおよびマージログをスキャンするステップと、マージログが更新されているとの判定に応答して、マージログに従ってL2Pアドレスマッピングテーブルを再構築するステップとを含む。
添付図面は、本明細書に組み込まれて本明細書の一部を形成するものであり、本開示の態様を示し、かつ説明とともに、本開示を説明しかつ当業者が本開示を製作および使用することを可能にする役目を更に果たす。
本開示の一部の態様に係る、ホストおよびメモリシステムを有する例示的なシステムのブロック図である。 本開示の一部の態様に係る、メモリデバイスを有する例示的なメモリカードの図である。 本開示の一部の態様に係る、メモリデバイスを有する例示的なソリッドステートドライブ(SSD)の図である。 本開示の一部の態様に係る、周辺回路を含む例示的なメモリデバイスの概要図である。 本開示の一部の態様に係る、メモリコントローラおよびメモリデバイスを含む例示的なメモリシステムのブロック図である。 本開示の一部の態様に係る、メモリコントローラおよびメモリデバイスを含む例示的なメモリシステムのブロック図である。 本開示の一部の態様に係る、ホストおよびメモリコントローラを含む例示的なシステムのブロック図である。 本開示の一部の態様に係る、例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、突然の電力喪失下の例示的なデフラグメンテーション方式を示すブロック図である。 本開示の一部の態様に係る、メモリコントローラを動作させるための例示的な方法のフローチャートである。 本開示の一部の態様に係る、ホストを動作させるための例示的な方法のフローチャートである。
本開示の態様が添付図面を参照しつつ記載されることになる。
具体的な構成および配置が記載されるが、これが単に例示目的でなされることが理解されるべきである。そのため、本開示の範囲から逸脱することなく他の構成および配置を使用できる。また、本開示は、各種の他の応用に利用できる。本開示に記載されるような機能的および構造的特徴は、互いに、かつ図面に具体的には描かれていない方法で、組合せ、調節および変更でき、これらの組合せ、調節および変更は本開示の範囲内である。
概して、専門用語は、文脈での使用法から少なくとも一部、理解され得る。たとえば、文脈に少なくとも一部応じて、本明細書に使用される「1つまたは複数の(one or more)」という用語は、単数形の意味で任意の特徴、構造、もしくは特性について説明するのに使用されることも、または複数形の意味で特徴、構造、もしくは特性の組合せについて説明するのに使用されることもある。同様に、「a」、「an」、または「the」などの用語もやはり、文脈に少なくとも一部応じて、単数形の使用法を伝えるように、または複数形の使用法を伝えるように理解され得る。加えて、「～に基づいて(based on)」という用語は、必ずしも、因子の排他的な組を伝えるように意図しているとは限らないと理解され得、むしろ、文脈に少なくとも一部応じて、やはり必ずしも明示的に説明しているとは限らない追加的な因子の存在を可能にし得る。
ディスクデフラグメンテーションは、ユーザがハードディスクドライブ(HDD)だけでなく他のリムーバブルストレージもデフラグメントするのを許容する技術である。例えば、Windows 7などの、Windowsシステムは、ユーザが自分のハードディスクをデフラグし、ディスクに記憶されたファイルを、隣接する記憶場所を占めるように再配置することによってデータアクセス速度を上げ、そしてコンピュータの全体的性能を改善するのを許容する、Microsoft Drive OptimizerまたはDisk Defragmenterと呼ばれるディスクデフラグメンテーションユーティリティを含む。ディスクデフラグメンテーションは、しかしながら、ソリッドステートドライブ(SSD)に効果的とは考えられない。実際に、SSDをデフラグすることは、それがSSDの書込みサイクルを使い切ることがあり得、潜在的にSSDが早期に寿命が尽きることを引き起こすので、一般に奨励されない。にもかかわらず、SSDの発展およびSSDの記憶容量増加につれて、ソフトウェア(SW)の入出力スタック(I/Oスタック)がシステムのボトルネックになる。すなわち、論理レベルで断片化されたファイルは、システムの性能を低下させる。
論理レベルで断片化を解決する解決策の1つが、e2defragなどのデフラグメンタを使用することである。e2defragは、ファイルの論理アドレスのセグメントごとに読み込み、そして書き込むべき連続論理アドレスブロックを選択してよい。しかしながら、e2defragは、論理アドレスブロックを更新するだけでなく、論理アドレスブロックを更新するたびに物理ブロックも更新し得るが、それによってライトアンプリフィケーションの影響を増加させ、これは、記憶媒体に物理的に書き込まれる実際の情報量が、書き込まれると意図される論理量の倍数になる、フラッシュメモリおよびソリッドステートドライブと関連する望ましくない現象である。このライトアンプリフィケーションは、予想されるより速くSSDを使い尽くしてSSDの寿命を縮め得る。更には、従来のe2defragは、セグメントを読み込み、そして論理アドレスブロックを更新するたびに物理アドレスブロックをルーチン的に更新するその冗長なプロセスのために時間を浪費する。それは、論理レベルで断片化問題を解決するのに十分に効果的ではない。
その上、従来のデフラグメンテーションツールは、突然の電源異常が発生したときSSDがデータを書き込んでいる間にデータが失われないことを保証するにはあまり良い電力喪失保護のための設計を有していないことがある。デフラグメンテーションのプロセスが進行中であるとき、突然の電力喪失は、有意なシステム破損またはデータ損失を引き起こし得る。デフラグメンテーション中の突然の電力喪失からのデータ損失を防止する機構が極めて望ましい。
上述の問題の1つまたは複数に対処するために、本開示は、マージ論理ブロックアドレス(LBA)コマンドが、ファイル中のLBAのセグメントをファイルのマージLBAセグメントへマージし、そしてファイルのマージLBAセグメントに従って論理-物理(L2P)アドレスマッピングテーブルを更新するように設計される解決策を紹介する。更には、L2Pアドレスマッピングテーブルを更新する前にL2Pアドレスマッピングテーブルと物理-論理(P2L)アドレスマッピングテーブルとの間のマッピング関係を記録するためにマージログが作成される。したがって、突然の電力喪失の後に、マージログおよびP2Lアドレスマッピングテーブルを使用することによってL2Pを再構築または復元できる。
図1は、本開示の一部の態様に係る、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、移動電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーミングコンソール、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実感(VR)デバイス、拡張現実感(AR)デバイス、または内部にストレージを有する任意の他の適切な電子デバイスであることができる。図1に図示されるように、システム100は、ホストメモリ110およびホストプロセッサ112を有するホスト108、ならびに1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102を含むことができる。
ホスト108は、中央処理ユニット(CPU)などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ(AP)などのシステムオンチップ(SoC)であることができる。ホスト108は、メモリコントローラ106に結合でき、かつメモリコントローラ106を通じてメモリデバイス104にまたはからデータを送るまたは受けるように構成できる。例えば、ホスト108は、プログラム動作においてプログラムデータを送って、または読出し動作において読出しデータを受けてよい。ホストプロセッサ112は、制御ユニット(CU)または算術論理ユニット(ALU)であることができる。ホストメモリ110は、レジスタまたはキャッシュメモリを含むメモリユニットであることができる。ホスト108は、メモリシステム102のメモリコントローラ106におよびから命令およびコマンドを受信および送信し、そして後記することになる、本開示で提供される多重機能および動作を実行するまたは行うように構成される。
メモリデバイス104は、複数部分、例えば4つのクォータを有するページバッファを含む、NANDフラッシュメモリデバイスなどの、本開示に開示されるいずれのメモリデバイスでもあることができる。NANDフラッシュが単に例示目的でメモリデバイスの1つの例であることを付記する。それは、任意の適切なソリッドステート、不揮発性メモリ、例えば、NORフラッシュ、強誘電体RAM(FeRAM)、相変化メモリ(PCM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピン注入書込み磁気ランダムアクセスメモリ(STT-RAM)、または抵抗ランダムアクセスメモリ(RRAM)等を含むことができる。一部の実装例において、メモリデバイス104は、3次元(3D)NANDフラッシュメモリデバイスを含む。
メモリコントローラ106は、マイクロプロセッサ、マイクロコントローラ(別名マイクロコントローラユニット(MCU))、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、状態機械、ゲート論理、ディスクリートハードウェア回路、ならびに詳細に下記される様々な機能を行うように構成される他の適切なハードウェア、ファームウェアおよび/またはソフトウェアによって実装できる。
メモリコントローラ106は、一部の実装例によれば、メモリデバイス104およびホスト108に結合され、かつメモリデバイス104を制御するように構成される。メモリコントローラ106は、メモリデバイス104に記憶されたデータを管理しかつホスト108と通信できる。一部の実装例において、メモリコントローラ106は、セキュアデジタル(SD)カード、コンパクトフラッシュ（登録商標）(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、移動電話等などの電子デバイスに使用するための他の媒体のような低デューティサイクル環境において動作するために設計される。一部の実装例において、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータ等などのモバイルデバイスのためのデータストレージ、および企業ストレージアレイとして使用される高デューティサイクル環境SSDまたは組込みマルチメディアカード(eMMC)において動作するために設計される。メモリコントローラ106は、メモリデバイス104に、読出し命令などの命令を提供することによって、読出し、消去およびプログラム動作などの、メモリデバイス104の動作を制御するように構成できる。例えば、メモリコントローラ106は、メモリデバイス104の周辺回路に読出し命令を提供して読出し動作を制御するように構成されてよい。メモリコントローラ106は、不良ブロック管理、ガーベジコレクション、論理-物理アドレス変換、ウェアレベリング等を含むが、これに限定されない、メモリデバイス104に記憶されたまたは記憶されるべきデータに関する様々な機能を管理するようにも構成できる。一部の実装例において、メモリコントローラ106は、メモリデバイス104から読み出されるまたはそれに書き込まれるデータに関する誤り訂正符号(ECC)を処理するように更に構成される。メモリコントローラ106によって任意の他の適切な機能、例えばメモリデバイス104をフォーマットすることも行われてよい。
メモリコントローラ106は、特定の通信プロトコルに従って外部デバイス(例えば、ホスト108)と通信できる。例えば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺コンポーネント相互接続(PCI)プロトコル、PCIエクスプレス(PCI-E)プロトコル、アドバンストテクノロジーアタッチメント(ATA)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、スモールコンピュータスモールインタフェース(SCSI)プロトコル、エンハンストスモールディスクインタフェース(ESDI)プロトコル、インテグレーテッドドライブエレクトロニクス(IDE)プロトコル、ファイヤワイヤプロトコル等などの、様々なインタフェースプロトコルの少なくとも1つを通じて外部デバイスと通信してよい。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、例えば、ユニバーサルフラッシュストレージ(UFS)パッケージまたはeMMCパッケージなどの同じパッケージに含まれている様々な種類の記憶デバイスへ集積できる。すなわち、メモリシステム102は、異なる種類の最終電子製品へ実装およびパッケージ化できる。図2Aに図示されるような1つの例では、メモリコントローラ106および単一のメモリデバイス104がメモリカード202へ集積されてよい。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリスティック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)、UFS等を含むことができる。メモリカード202は、メモリカード202をホスト(例えば、図1におけるホスト108)と結合するメモリカードコネクタ204を更に含むことができる。図2Bに図示されるような別の例では、メモリコントローラ106および複数メモリデバイス104がSSD206へ集積されてよい。SSD206は、SSD206をホスト(例えば、図1におけるホスト108)と結合するSSDコネクタ208を更に含むことができる。一部の実装例において、SSD206の記憶容量および/または動作速度はメモリカード202のそれらより大きい。
メモリコントローラ106は、ホスト108におよびからコマンドを受信および送信し、そして後記することになる、本開示で提供される多重機能および動作を実行するまたは行うように構成される。
図3は、本開示の一部の態様に係る、周辺回路を含む例示的なメモリデバイス300の概略回路図を示す。メモリデバイス300は、図1におけるメモリデバイス104の一例であることができる。本明細書に開示されるNANDフラッシュが単に例示目的でメモリデバイスの1つの例であることが留意される。それは、任意の適切なソリッドステート、不揮発性メモリ、例えばNORフラッシュ、FeRAM、PCM、MRAM、STT-RAMまたはRRAM等を含むことができる。メモリデバイス300は、メモリセルアレイ301およびメモリセルアレイ301に結合される周辺回路302を含むことができる。メモリセルアレイ301は、基板(図示せず)の上方に垂直に各々延びるNANDメモリストリング308のアレイの形態でメモリセル306が設けられるNANDフラッシュメモリセルアレイであることができる。一部の実装例において、各NANDメモリストリング308は、直列に結合されかつ垂直に積層される複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内に捕獲される電子の数に依存する、電圧または電荷などの、連続したアナログ量を保持できる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲート型のメモリセルか電荷トラップトランジスタを含む電荷トラップ型のメモリセルかであることができる。
一部の実装例において、各メモリセル306は、2つのとり得るメモリ状態を有し、したがって1ビットのデータを記憶できるシングルレベルセル(SLC)である。例えば、第1のメモリ状態「0」は第1の電圧の範囲に対応でき、そして第2のメモリ状態「1」は第2の電圧の範囲に対応できる。一部の実装例において、各メモリセル306は、4つ以上のメモリ状態で2ビット以上のデータを記憶することが可能であるマルチレベルセル(MLC)である。例えば、MLCは、セルあたり2ビット、セルあたり3ビット(トリプルレベルセル(TLC)としても知られている)またはセルあたり4ビット(クアッドレベルセル(QLC)としても知られている)を記憶できる。各MLCは、とり得る名目上の記憶値の範囲をとるようにプログラムできる。1つの例では、各MLCが2ビットのデータを記憶する場合、MLCは、3つのとり得る名目上の記憶値の1つをセルに書き込むことによって消去状態から3つのとり得るプログラミングレベルの1つをとるようにプログラムできる。第4の名目上の記憶値は消去状態のために使用できる。
図3に図示されるように、各NANDメモリストリング308は、そのソース端にソース選択ゲート(SSG)トランジスタ310およびそのドレイン端にドレイン選択ゲート(DSG)トランジスタ312を含むことができる。SSGトランジスタ310およびDSGトランジスタ312は、読出しおよびプログラム動作の間、選択されたNANDメモリストリング308(アレイの列)を活性化するように構成できる。一部の実装例において、同じブロック304内のNANDメモリストリング308のソースは、同じソース線(SL)314、例えば共通SLを通じて結合される。言い換えれば、同じブロック304内の全てのNANDメモリストリング308は、一部の実装例によれば、アレイ共通ソース(ACS)を有する。各NANDメモリストリング308のDSGトランジスタ312のドレインは、一部の実装例によれば、出力バス(図示せず)を介してデータを読み出しまたは書き込みできるそれぞれのビット線316に結合される。一部の実装例において、各NANDメモリストリング308は、1つもしくは複数のDSG線313を通じてそれぞれのDSGトランジスタ312のゲートに選択電圧(例えば、DSGトランジスタ312の閾値電圧を超える)もしくは解除電圧(例えば、0V)を印加することによっておよび/または1つもしくは複数のSSG線315を通じてそれぞれのSSGトランジスタ310のゲートに選択電圧(例えば、SSGトランジスタ310の閾値電圧を超える)もしくは解除電圧(例えば、0V)を印加することによって選択または解除されるように構成される。
図3に図示されるように、NANDメモリストリング308は、例えばACSに結合される共通ソース線314を各々が有することができる多重ブロック304へ編成できる。一部の実装例において、各ブロック304は、消去動作のための基本データ単位であり、すなわち、同じブロック304上の全てのメモリセル306が同時に消去される。選択されたブロック304内のメモリセル306を消去するために、選択されたブロック304の他に選択されたブロック304と同じ平面の選択されていないブロック304に結合されるソース線314を、正の高電圧(例えば、20V以上)などの消去電圧(Vers)でバイアスできる。隣接するNANDメモリストリング308のメモリセル306は、どの行のメモリセル306が読出しおよびプログラム動作によって影響されるかを選択するワード線318を通じて結合できる。一部の実装例において、各ワード線318は、メモリセル306のページ320に結合されており、これは、プログラムおよび読出し動作のための基本データ単位である。1ページ320のビットサイズは、1つのブロック304内でワード線318によって結合されるNANDメモリストリング308の数に関係することができる。各ワード線318は、それぞれのページ320内の各メモリセル306における複数の制御ゲート(ゲート電極)および制御ゲートを結合するゲート線を含むことができる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315およびDSG線313を通じてメモリセルアレイ301に結合できる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315およびDSG線313を通じて各ターゲットメモリセル306におよびから電圧信号および/または電流信号を印加および感知することによってメモリセルアレイ301の動作を容易にするための任意の適切なアナログ、デジタルおよび混合信号回路を含むことができる。周辺回路302は、金属酸化膜半導体(MOS)技術を使用して形成される様々な種類の周辺回路を含むことができる。
図4Aは、本開示の一部の態様に係る、メモリコントローラ106およびメモリデバイス104を含む例示的なメモリシステム102のブロック図を示す。図4Aに図示されるように、メモリコントローラ106は、メモリチップコントローラ(MCC)またはメモリコントローラユニット(MCU)などのコントローラプロセッサ408を含むことができる。コントローラプロセッサ408は、本開示に開示される機能を行うコマンドまたは命令を実行するモジュールを制御するように構成される。コントローラプロセッサ408は、読出し動作のための読出しコマンドなどの様々な制御信号を生成して送ることによって各周辺回路の動作を制御するようにも構成できる。コントローラプロセッサ408は、例えば同期のために、各周辺回路302の動作を統制するために、他の周辺回路302に所望の周波数、周期およびデューティサイクルでクロック信号を送ることもできる。メモリコントローラ106は、揮発性コントローラメモリ411および不揮発性コントローラメモリを更に含むことができる。揮発性コントローラメモリ411は、それがより速いアクセスおよび処理速度で、内部に記憶されるデータを読み出し、書き込みまたは消去するのを許容する一方で、電力が除去された後にそれが記憶された情報を保持しなくてよいように、レジスタまたはキャッシュメモリを含むことができる。一部の実装例において、揮発性コントローラメモリ411は、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)を含む。不揮発性コントローラメモリ413は、電力が除去された後でさえ記憶された情報を保持できる。一部の実装例において、不揮発性コントローラメモリ413は、NAND、NOR、FeRAM、PCM、MRAM、STT-RAMまたはRRAMを含む。メモリデバイス104は、図3におけるメモリセルアレイ301などのメモリセルアレイを含むことができる。一部の実装例において、不揮発性コントローラメモリ413は、メモリコントローラ106に設けることができず、例えば、不揮発性コントローラメモリ413は、メモリコントローラ106の外に追い出されるが、メモリコントローラ106に結合される。一部の実装例において、コントローラメモリ(例えば、411または413)は、ファイル(例えば、129)に対応するL2Pアドレスマッピングテーブル(例えば、4271、4273)を記憶するように構成される。
図4Bは、本開示の一部の態様に係る、メモリコントローラ106およびメモリデバイス104を含む例示的なメモリシステム102のブロック図を示す。図4Bに図示されるように、メモリコントローラ106は、ホスト(例えば、図1におけるホスト108)におよびからコマンドまたは命令を受信および送信するように構成されるメモリコントローラインタフェース429を含むことができる。一部の実装例において、メモリコントローラインタフェース429は、コントローラプロセッサ408にかつ、コントローラプロセッサ408に本開示に開示される機能を行わせるコマンドまたは命令を受信および送信するために結合される。
メモリコントローラ106は、揮発性L2Pアドレスマッピングテーブル4271、揮発性マージログ4251、不揮発性L2Pマッピングテーブル4273および不揮発性マージログ4253を生成および更新するように構成される更新モジュール421も含むことができる。更新モジュール421は、ファームウェアプログラムを通じてコントローラプロセッサ408のファームウェアに実装されてよい。一部の実装例において、更新モジュール421は、メモリデバイス104における物理データブロック431および/またはメタデータブロック433を更新するように構成される。一部の実装例において、更新モジュール421は、コントローラプロセッサ408にありまたはコントローラプロセッサ408に結合され、かつホスト108からのコマンドおよび命令を実行するようにコントローラプロセッサ408によって制御されてよい。例えば、更新モジュール421は、ホスト108から受信されたマッピング更新コマンドを実行し、そしてマッピング更新コマンドに従って揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。一部の実装例において、更新モジュール421は、ファイルのマージLBAセグメントの連続した論理アドレスを揮発性L2Pアドレスマッピングテーブル4271へ書き直すことによって揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。一部の実装例において、更新モジュール421は、ファイル129のLBAセグメントの元の論理アドレスをファイルのマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、ファイルのLBAセグメントの元の論理アドレスとファイルの物理アドレスとの間の元のマッピング関係を、ファイルのマージLBAセグメントの新たな連続した論理アドレスとファイルの物理アドレスとの間の新たなマッピング関係に変更することとによって、揮発性L2Pアドレスマッピングテーブル4271を更新するように構成される。ファイルのマージLBAセグメントの連続した論理アドレスを形成するプロセスは、後記することになる。そして、L2Pアドレスマッピングテーブル4271を更新した後に、コントローラプロセッサ408における更新モジュール421は、それに応じて、揮発性L2Pアドレスマッピングテーブル4271が更新されたことを確認する指示をホスト108に送信することになり、その結果ホスト108は、ホストメモリ110におけるファイルのインデックスノードを更新してよい。
一部の実装例において、揮発性L2Pアドレスマッピングテーブル4271は、揮発性コントローラメモリ411において記憶および処理され、そして物理データブロック431に記憶される不揮発性L2Pアドレスマッピングテーブル4273に送信および更新されるように構成され、その結果電源オフの後にデータは消去されない。一部の実装例において、システムが再開された後に、揮発性コントローラメモリ411における揮発性L2Pアドレスマッピングテーブル4271は、常時より速いアクセスおよび処理速度のために物理データブロック431における不揮発性L2Pアドレスマッピングテーブル4273からロードできる。一部の実装例において、不揮発性L2Pアドレスマッピングテーブル4273は、メモリコントローラ106の不揮発性コントローラメモリ413にも記憶できる。
マージログ(例えば、揮発性マージログ4251および不揮発性マージログ4253)は、L2Pアドレスマッピングテーブルの更新の前のL2Pアドレスマッピングテーブル(例えば、4271または4273)と物理データブロック431の物理アドレスとの間のマッピング関係を記録するように構成される。一部の実装例において、マージログは、L2Pアドレスマッピングテーブルを各々更新したファイル129のマージLBAセグメントの新たな連続した論理アドレスとファイル129の物理アドレスとの間の新たなマッピング関係を記録するように構成される。したがって、突然の電力喪失の後に、揮発性L2Pアドレスマッピングテーブル4271は、まだ更新されていないことがあり、システム(例えば、100)が再開された後に不揮発性マージログ4253および物理データブロック431の物理アドレスを使用することによって再構築または復元できる。一部の実装例において、不揮発性マージログ4253の更新速度は、それが突然の電力喪失中に既に記録されている一方で、それが不揮発性L2Pアドレスマッピングテーブル4273と比較して比較的小さなデータであるのでそれが過剰なライトアンプリフィケーションを引き起こさなくてよいように、不揮発性L2Pアドレスマッピングテーブル4273より速いことが留意される。詳細には、突然の電力喪失に応答して、コントローラプロセッサ408における回復モジュール423は、メモリデバイス104におけるメタデータブロック433内の物理-論理(P2L)アドレスマッピングテーブル435および不揮発性マージログ4253をスキャンし、そしてその不揮発性マージログ4253が更新されていることに応答して、不揮発性マージログ4253および突然の電力喪失の前に保持された物理データブロック431の物理アドレスに従って揮発性L2Pアドレスマッピングテーブル4271を再構築してよい。そして、不揮発性マージログ4253が更新されていないことに応答して、メタデータブロック433の物理-論理(P2L)アドレスマッピングテーブル435および突然の電力喪失の前に保持された物理データブロック431の物理アドレスに従って揮発性L2Pアドレスマッピングテーブル4271を再構築する。メタデータブロック433がメモリセルアレイ301におけるデータブロックの比較的小さな部分であることが留意される。メタデータブロック433は、物理データブロック431に記憶されるデータの論理アドレス情報を記憶するように構成される。論理アドレス情報は、物理データブロック431へデータを書き込むときに同時にメタデータブロック433へ書き込まれ、その結果それは突然の電力喪失の後にデータを復元できる。一部の実装例において、揮発性マージログ4251は、揮発性コントローラメモリ411において記憶および処理され、そして物理データブロック431に記憶される不揮発性マージログ4253に送信および更新されるように構成され、その結果電源オフの後にデータは消去されない。一部の実装例において、システムが再開された後に、揮発性コントローラメモリ411における揮発性マージ4251は、常時より速いアクセスおよび処理速度のために物理データブロック431における不揮発性マージログ4253からロードできる。一部の実装例において、不揮発性マージログ4253は、メモリコントローラ106の不揮発性コントローラメモリ413にも記憶できる。回復モジュール423は、ファームウェアプログラムを通じてコントローラプロセッサ408のファームウェアに実装されてよい。
図5は、本開示の一部の態様に係る、ホスト108およびメモリコントローラ106を含む例示的なシステム100のブロック図を示す。図5に図示されるように、ホスト108は、ホストインタフェース125、ホストメモリ110およびホストプロセッサ112を含んでよい。ホストインタフェース125は、特定の機能または動作を行うまたは実行するユーザからのコマンドまたは命令を受けるように構成される。ホストメモリ110は、ファイル(例えば、ファイル129)の論理アドレス、例えば論理ブロックアドレス(LBA)、およびファイルのインデックスノード127(例えば、inode)を記憶してよい。ホストプロセッサ112は、インデックスノード更新モジュール121(例えば、inode更新モジュール)およびマージLBAモジュール123を含んでも、またはそれらに結合されてもよい。インデックスノード更新モジュール121は、メモリコントローラ106のコントローラプロセッサ408(例えば、図4Aにおける)が、揮発性L2Pアドレスマッピングテーブル4271が更新されたことを確認する指示をホスト108に送信した後に、ファイルのインデックスノード127を更新するように構成される。インデックスノード更新モジュール121は、物理データブロック431(例えば、図4Bにおける)が更新されたという指示を受信した後にも、ファイルのインデックスノード127を更新できる。インデックスノード(例えば、inode)がファイルまたはディレクトリなどのファイルシステムオブジェクトを記述するUnixスタイルファイルシステムにおけるデータ構造でよいことが留意される。それは、その名前およびデータを除く任意のLinux（登録商標）ファイルについての情報を記憶するファイルデータ構造であることができる。それは、ファイルサイズ、ファイルが記憶されるデバイス、ファイルと関連するユーザおよびグループID、またはファイルにアクセスするために必要とされる許可を含む、ファイルのメタデータを記憶する。一部の実装例において、ホストプロセッサ112は、新たなLBAセグメントをマージLBAセグメントの連続した論理アドレスで指すことによってファイル129のインデックスノード127を更新するように構成される。
ホストプロセッサ112に含まれるまたは結合されるマージLBAモジュール123は、マージLBAコマンドを実行して、ファイル129のLBAセグメント(例えば、論理ブロックにおける論理アドレスの断片)をマージLBAセグメントへ再配置するように構成される。例えば、図6におけるように、ファイルA129は、1つまたは複数のLBAセグメント(例えば、LBAセグメント1、LBAセグメント2、LBAセグメント3...、LBAセグメントN)を含んでよい。ファイルがオペレーションシステムにおいて変更されるたびに、LBAセグメントの数は増加して、ファイルは細分化される。従来のe2defragツールを使用すると、上述したように、それは、複数LBAセグメントを1つずつ読み込み、そしてファイルのセグメント新を書き込むべき連続論理アドレスブロックを見つけることを必要としてよい。次いで、e2defragツールは、ファイルのセグメント新に従って物理データブロックを更新することになる。したがって、論理アドレスブロックが更新されるたびに、物理データブロックが更新され、それによって過剰なライトアンプリフィケーションを引き起こす。マージLBAモジュール123は、本開示に設けられたように、したがってマージLBAコマンドを実行して、ファイル129のLBAセグメントをマージLBAセグメントへ再配置してよい。具体的には、ファイル129のLBAセグメントを再配置することは、ファイル129のLBAセグメントの全ての論理アドレスを、連続論理アドレスブロック(例えば、マージLBAセグメント)になるように連続した順番の空いているまたは未使用の論理アドレスブロック(例えば、空いているまたは未使用のLBAセグメント)へ書き直すことを含む。従来のe2defragツールと異なり、マージLBAセグメントは、物理データブロック(例えば、図4Bにおける物理データブロック431)を更新するためには使用されないことになる。マージLBAセグメントは、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271を更新するためだけに使用される。そうすることによって、論理アドレスブロックを更新するたびに物理データブロックを更新することはないので、ライトアンプリフィケーションは最小化される。
マージLBAコマンドを実行した後に、ホストプロセッサ112は、メモリコントローラ106におけるコントローラプロセッサ(例えば、図4Aにおける408)にマージLBAセグメントに従って揮発性L2Pアドレスマッピングテーブル4271を更新させるマッピング更新コマンドを送ってよい。図7に図示されるように、ファイル129におけるLBAセグメントの論理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)に対応する元々不連続で離散した論理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)を伴う揮発性L2Pアドレスマッピングテーブル4271が更新されて、連続論理アドレスブロック(例えば、LBA114、LBA115、LBA116、LBA117)になる。物理データブロック431の対応する物理アドレス宛ての更新された揮発性L2Pアドレスマッピングテーブル4271の物理アドレス(例えば、PA333、PA337、PA339、PA440)は、上記の更新プロセスにおいて不変のままである。したがって、デフラグメンテーションプロセスの後に、物理データブロック431は書き込まれず同じままである。
図8は、本開示の一部の態様に係る、突然の電力喪失下の例示的なデフラグメンテーション方式を示すブロック図を示す。上述したように、突然の電力喪失が発生すると、揮発性L2Pアドレスマッピングテーブル4271は更新されていないまたは現在の更新を完了できないことがあり、したがって物理データも更新されないのでデータが失われ得る。メモリデバイス(例えば、メモリデバイス104)のメタデータブロック(例えば、図4Bにおけるメタデータブロック433)は、古いL2Pアドレスマッピングテーブルの物理アドレス(例えば、LBA9、LBA11、LBA13、LBA18)を記録している古い誤ったP2Lマッピングテーブル(例えば、図4BにおけるP2Lアドレスマッピングテーブル435)を有し得る。不揮発性マージログ4253が、揮発性L2Pアドレスマッピングテーブル4271を各々更新した後のP2Lアドレスマッピングテーブル435と揮発性L2Pアドレスマッピングテーブル4271との間のマッピング関係(例えば、P2LのLBA9が新たなL2PのLBA114を指し、P2LのLBA11が新たなL2PのLBA115を指し、P2LのLBA13が新たなL2PのLBA116を指し、P2LのLBA18が新たなL2PのLBA117を指す)を記憶するので、マッピング関係に従って不揮発性マージログ4253および保持されたP2Lアドレスマッピングテーブル435を使用することによって新たな揮発性L2Pアドレスマッピングテーブル4271を再構築できる。
図9は、本開示の一部の態様に係る、メモリコントローラを動作させるための例示的な方法のフローチャートを示す。メモリコントローラは、本明細書に開示されるいずれかの適切なメモリコントローラ、例えば図4Bにおけるメモリコントローラ106でよい。方法900は、図4Aにおけるようなメモリコントローラ106によって部分的にまたは完全に実装されてよい。方法900に示される動作が網羅的でなくてよいこと、および示される動作のいずれかの前、後または間に他の動作を行うこともできることが理解される。更に、動作の一部が同時に、または図9に示されるのとは異なる順に行われてよい。
図9を参照すると、方法900は、メモリコントローラ(例えば、図4Aにおけるようなメモリコントローラ106)がホスト(例えば、図5におけるホスト108)からマッピング更新コマンドを受信する動作902から始まる。一部の実装例において、マッピング更新コマンドは、メモリコントローラ106に更新モジュール421を起動させてよい。
方法900は、図9に示されるように、動作904に進み、メモリコントローラ106に記憶されるL2Pアドレスマッピングテーブル(例えば、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271)がマッピング更新コマンドに従って更新される。一部の実装例において、L2Pアドレスマッピングテーブルを更新することは、ファイル(例えば、図5～図7におけるファイル129)のマージLBAセグメントの連続した論理アドレスをL2Pアドレスマッピングテーブルへ書き直すことを含む。
方法900は、図9に示されるように、動作906に進み、L2Pアドレスマッピングテーブルを更新した後に、L2Pアドレスマッピングテーブルが更新されたことを確認する指示がホストに送信される。一部の実装例において、一旦L2Pアドレスマッピングテーブルを更新することが完了されると、更新モジュールは、インタフェース(例えば、図4Bにおけるメモリコントローラインタフェース429)を通してホストに命令を送信するように構成される。ホストは、次いでホストメモリに記憶されたファイルのインデックスノードを更新してよい。
更には、方法900は、突然の電力喪失保護が実装される動作を更に含んでよい。具体的には、方法900は、マージログ(例えば、図4Bにおける不揮発性マージログ4253)に、メタデータブロック(例えば、図4Bにおけるメタデータブロック433)内のP2Lアドレスマッピングテーブル(例えば、図4BにおけるP2Lマッピングテーブル)とL2Pアドレスマッピングテーブルとの間のマッピング関係を記録することも含んでよい。突然の電力喪失の後、システムが再開されると、方法900は、メタデータブロックのP2Lアドレスマッピングテーブルおよびマージログをスキャンすることを更に含んでよい。そして、マージログが更新されているとの判定に応答して、L2Pアドレスマッピングテーブルは、マージログおよびメタデータブロックのP2Lアドレスマッピングテーブルに従って再構築される。そしてまた、マージログが更新されていないと判定することに応答して、L2Pアドレスマッピングテーブルは、メタデータブロックのP2Lアドレスマッピングテーブルに従って復元される。これらの動作は、図4Bにおけるような回復モジュール423によって実装できる。
図10は、本開示の一部の態様に係る、ホストを動作させるための例示的な方法のフローチャートを示す。ホストは、本明細書に開示されるいずれかの適切なホストでよい。方法1000は、図5におけるようなホスト108によって部分的にまたは完全に実装されてよい。方法1000に示される動作が網羅的でなくてよいこと、および示される動作のいずれかの前、後または間に他の動作を行うこともできることが理解される。更に、動作の一部が同時に、または図10に示されるのとは異なる順に行われてよい。
図10を参照すると、方法1000は、マージLBAコマンドが実行されて、ホストメモリ(例えば、図5におけるホストメモリ110)に記憶されるファイル(例えば、図5におけるようなファイル129)のLBAセグメントをマージLBAセグメントへ再配置する動作1002から始まる。一部の実装例において、マージLBAコマンドは、ホストプロセッサ(例えば、図5におけるホストプロセッサ112)にマージLBAモジュール(例えば、図5におけるマージLBAモジュール123)を起動させてよい。一部の実装例において、ファイルのLBAセグメントをマージLBAセグメントへ再配置することは、論理アドレスが不連続または離散した順のファイルのLBAセグメントを、論理アドレスが連続した順番のマージLBAセグメントへ書き直すことを含む。一部の実装例において、ファイルのLBAセグメントをマージLBAセグメントへ再配置することは、マージLBAセグメントの論理アドレスを書き直す前にファイルのLBAセグメントの論理アドレスを順次読み込み、ファイルのいずれのLBAセグメントも有するマージLBAセグメントになることを含む。
方法1000は、図10に示されるように、動作1004に進み、メモリコントローラ(例えば、図4Aにおけるメモリコントローラ106)にマッピング更新コマンドが送信されて、メモリコントローラのコントローラプロセッサ(例えば、図4Aにおけるコントローラプロセッサ408)にマージLBAセグメントに従ってL2Pアドレスマッピングテーブル(例えば、図4Bにおける揮発性L2Pアドレスマッピングテーブル4271)を更新させる。一部の実装例において、L2Pアドレスマッピングテーブルを更新することは、ファイルのマージLBAセグメントの連続した論理アドレスをL2Pアドレスマッピングテーブルへ書き直すことを含む。
方法1000は、図10に示されるように、動作1006に進み、L2Pアドレスマッピングテーブルが更新されたことを確認する指示がコントローラプロセッサから受信される。一部の実装例において、指示を受信した後に、インデックスノード更新モジュール(例えば、インデックスノード更新モジュール121)が起動される。
方法1000は、図10に示されるように、動作1008に進み、L2Pアドレスマッピングテーブルが更新されたことを確認した後にファイルのインデックスノードが更新される。
具体的な実装例の上記説明は、様々な応用のために容易に変更および/または適合できる。したがって、そのような適合および変更は、本明細書に提示される教示および指針に基づいて、開示された実装例の均等物の意味および範囲内であると意図される。
本開示の広さおよび範囲は、上記の例示的な実装例のいずれによっても限定されるべきでなく、添付の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。
100 システム
102 メモリシステム
104 メモリデバイス
106 メモリコントローラ
108 ホスト
110 ホストメモリ
112 ホストプロセッサ
121 インデックスノード更新モジュール
123 マージLBAモジュール
125 ホストインタフェース
127 インデックスノード
129 ファイル
202 メモリカード
204 メモリカードコネクタ
206 SSD
208 SSDコネクタ
300 メモリデバイス
301 メモリセルアレイ
302 周辺回路
304 ブロック
306 メモリセル
308 NANDメモリストリング
310 ソース選択ゲート(SSG)トランジスタ
312 ドレイン選択ゲート(DSG)トランジスタ
313 DSG線
314 共通ソース線
315 SSG線
316 ビット線
318 ワード線
320 ページ
408 コントローラプロセッサ
411 揮発性コントローラメモリ
413 不揮発性コントローラメモリ
421 更新モジュール
423 回復モジュール
4251 揮発性マージログ
4253 不揮発性マージログ
4271 揮発性論理-物理(L2P)アドレスマッピングテーブル
4273 不揮発性L2Pアドレスマッピングテーブル
429 メモリコントローラインタフェース
431 物理データブロック
433 メタデータブロック
435 物理-論理(P2L)アドレスマッピングテーブル

Claims (26)

  1. ファイル(129)に対応する論理-物理(L2P)アドレスマッピングテーブル(4271、4273)を記憶するためのコントローラメモリ(411、413)と、
    メモリデバイス(104)を制御し、マッピング更新コマンドを受信し、
    前記ファイル(129)の論理ブロックアドレス(LBA)セグメントの元の論理アドレスを前記ファイル(129)のマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、
    前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスと前記ファイル(129)の物理アドレスとの間の元のマッピング関係を、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の新たなマッピング関係に変更することと
    によって、前記マッピング更新コマンドに従って前記L2Pアドレスマッピングテーブル(4271、4273)を更新するように構成されるコントローラプロセッサ(408)と
    を備える、メモリコントローラ(106)。
  2. 前記コントローラメモリ(411、413)が、前記ファイル(129)に対応する前記L2Pアドレスマッピングテーブル(4271、4273)を記憶するための揮発性コントローラメモリ(411)から成る、請求項1に記載のメモリコントローラ(106)。
  3. 前記コントローラメモリ(411、413)が、
    不揮発性コントローラメモリ(413)から更に成り、前記コントローラプロセッサ(408)が、前記更新されたL2Pアドレスマッピングテーブル(4271、4273)を不揮発性L2Pアドレスマッピングテーブル(4273)として前記不揮発性コントローラメモリ(413)に記憶するように構成される、請求項2に記載のメモリコントローラ(106)。
  4. 前記コントローラプロセッサ(408)が、前記L2Pアドレスマッピングテーブル(4271、4273)が更新されたことを確認する指示をホスト(108)に送信するように構成される、請求項1から3のいずれか一項に記載のメモリコントローラ(106)。
  5. 前記コントローラプロセッサ(408)が、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の前記新たなマッピング関係を記録することによってマージログ(4251、4253)を生成するように構成される、請求項1から4のいずれか一項に記載のメモリコントローラ(106)。
  6. 突然の電力喪失に応答して、前記コントローラプロセッサ(408)が、メモリシステム(102)が再開された後に前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の前記新たなマッピング関係を記録したマージログ(4251、4253)に従って前記揮発性L2Pアドレスマッピングテーブル(4271)を再構築するように構成される、請求項1に記載のメモリコントローラ(106)。
  7. 前記コントローラプロセッサ(408)が、メタデータブロック(433)の物理-論理(P2L)アドレスマッピングテーブル(435)および前記マージログ(4251、4253)をスキャンするように構成され、前記マージログ(4251、4253)が更新されていることに応答して、前記コントローラプロセッサ(408)が、前記マージログ(4251、4253)に従って前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するように構成される、請求項6に記載のメモリコントローラ(106)。
  8. 物理データブロック(431)を備えるメモリデバイス(104)と、
    メモリコントローラ(106)であって、
    ファイル(129)に対応する論理-物理(L2P)アドレスマッピングテーブル(4271、4273)を記憶するためのコントローラメモリ(411、413)と、
    前記メモリデバイス(104)を制御し、マッピング更新コマンドを受信し、
    前記ファイル(129)の論理ブロックアドレス(LBA)セグメントの元の論理アドレスを前記ファイル(129)のマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、
    前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスと前記ファイル(129)の物理アドレスとの間の元のマッピング関係を、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の新たなマッピング関係に変更することと
    によって、前記マッピング更新コマンドに従って前記L2Pアドレスマッピングテーブル(4271、4273)を更新するように構成されるコントローラプロセッサ(408)とを備える、メモリコントローラ(106)と
    を備える、メモリシステム(102)。
  9. 前記コントローラメモリ(411、413)が、前記ファイル(129)に対応する前記L2Pアドレスマッピングテーブル(4271、4273)を記憶するための揮発性コントローラメモリ(411)から成る、請求項8に記載のメモリシステム(102)。
  10. 前記コントローラメモリ(411、413)が、
    不揮発性コントローラメモリ(413)から更に成り、前記コントローラプロセッサ(408)が、前記更新されたL2Pアドレスマッピングテーブル(4271、4273)を不揮発性L2Pアドレスマッピングテーブル(4273)として前記不揮発性コントローラメモリ(413)に記憶するように構成される、請求項8に記載のメモリシステム(102)。
  11. 前記コントローラプロセッサ(408)が、前記L2Pアドレスマッピングテーブル(4271、4273)が更新されたことを確認する指示をホスト(108)に送信するように構成される、請求項8から10のいずれか一項に記載のメモリシステム(102)。
  12. 前記コントローラプロセッサ(408)が、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の前記新たなマッピング関係を記録することによってマージログ(4251、4253)を生成するように構成される、請求項8から11のいずれか一項に記載のメモリシステム(102)。
  13. 突然の電力喪失に応答して、前記コントローラプロセッサ(408)が、前記メモリシステム(102)が再開された後に前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の前記新たなマッピング関係を記録したマージログ(4251、4253)に従って前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するように構成される、請求項8に記載のメモリシステム(102)。
  14. 前記コントローラプロセッサ(408)が、メタデータブロック(433)の物理-論理(P2L)アドレスマッピングテーブル(435)および前記マージログ(4251、4253)をスキャンするように構成され、前記マージログ(4251、4253)が更新されていることに応答して、前記コントローラプロセッサ(408)が、前記マージログ(4251、4253)に従って前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するように構成される、請求項13に記載のメモリシステム(102)。
  15. 前記メモリデバイス(104)が3次元(3D)NANDフラッシュメモリデバイスから成る、請求項8に記載のメモリシステム(102)。
  16. ホスト(108)であって、
    ファイル(129)を記憶するように構成されるホストメモリ(110)と、
    マージLBAコマンドを実行して前記ファイル(129)の論理ブロックアドレス(LBA)セグメントの元の論理アドレスを前記ファイル(129)のマージLBAセグメントの新たな連続した論理アドレスへ再配置し、マッピング更新コマンドを送るように構成されるホストプロセッサ(112)とを備える、ホスト(108)と、
    メモリシステム(102)であって、
    物理データブロック(431)を備えるメモリデバイス(104)と、
    メモリコントローラ(106)であり、
    前記ファイル(129)に対応する論理-物理(L2P)アドレスマッピングテーブル(4271、4273)を記憶するためのコントローラメモリ(411、413)と、
    前記メモリデバイス(104)を制御し、前記マッピング更新コマンドを受信し、
    前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスを前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスで置き換えることと、
    前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスと前記ファイル(129)の物理アドレスとの間の元のマッピング関係を、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の新たなマッピング関係に変更することと
    によって、前記マッピング更新コマンドに従って前記L2Pアドレスマッピングテーブル(4271、4273)を更新するように構成されるコントローラプロセッサ(408)とを備える、メモリコントローラ(106)とを備える、メモリシステム(102)と
    を備える、システム(100)。
  17. 前記コントローラメモリ(411、413)が、前記ファイル(129)に対応する前記L2Pアドレスマッピングテーブル(4271、4273)を記憶するための揮発性コントローラメモリ(411)から成る、請求項16に記載のシステム(100)。
  18. 前記ホストプロセッサ(112)が、前記ファイル(129)の前記LBAセグメントの全ての論理アドレスを、前記ファイル(129)の前記マージLBAセグメントの新たな連続した論理アドレスになるように論理アドレスが連続した順番の、空いているまたは未使用のLBAセグメントへ書き直すことによって、前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスを前記ファイル(129)の前記マージLBAセグメントの前記新たな論理アドレスへ再配置するように構成される、請求項16または17に記載のシステム(100)。
  19. 前記ホストプロセッサ(112)が、前記メモリコントローラ(106)に前記ファイル(129)の前記マージLBAセグメントの新たな連続した論理アドレスに従って前記L2Pアドレスマッピングテーブル(4271、4273)を更新させる前記マッピング更新コマンドを送るように構成される、請求項16から18のいずれか一項に記載のシステム(100)。
  20. 前記ホストプロセッサ(112)が、前記L2Pアドレスマッピングテーブル(4271、4273)が更新されたことを確認する指示を前記メモリコントローラ(106)から受信するように構成される、請求項16から19のいずれか一項に記載のシステム(100)。
  21. 前記ホストプロセッサ(112)が、前記L2Pアドレスマッピングテーブル(4271、4273)が更新されたことを確認した後に前記ファイル(129)のインデックスノード(127)を更新するように構成される、請求項20に記載のシステム(100)。
  22. 前記ホストプロセッサ(112)が、新たなLBAセグメントを前記マージLBAセグメントの前記新たな連続した論理アドレスで指すことによって前記ファイル(129)の前記インデックスノード(127)を更新するように構成される、請求項21に記載のシステム(100)。
  23. ホスト(108)からマッピング更新コマンドを受信するステップと、
    ファイル(129)のLBAセグメントの元の論理アドレスを前記ファイル(129)のマージLBAセグメントの新たな連続した論理アドレスで置き換えることと、
    前記ファイル(129)の前記LBAセグメントの前記元の論理アドレスと前記ファイル(129)の物理アドレスとの間の元のマッピング関係を、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の新たなマッピング関係に変更することと、
    によって前記マッピング更新コマンドに従って前記ファイル(129)に対応する論理-物理(L2P)アドレスマッピングテーブル(4271、4273)を更新するステップと
    を含む、メモリコントローラ(106)を動作させるための方法(900)。
  24. 前記L2Pアドレスマッピングテーブル(4271、4273)が更新されたことを確認する指示を前記ホスト(108)に送信するステップ
    を更に含む、請求項23に記載の方法(900)。
  25. マージログ(4251、4253)に、前記ファイル(129)の前記マージLBAセグメントの前記新たな連続した論理アドレスと前記ファイル(129)の前記物理アドレスとの間の前記新たなマッピング関係を記録するステップと、
    突然の電力喪失に応答して、メモリシステム(102)が再開された後に前記マージログ(4251、4253)に従って前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するステップと
    を更に含む、請求項23または24に記載の方法(900)。
  26. 前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するステップが、
    メタデータブロック(433)の物理-論理(P2L)アドレスマッピングテーブル(435)および前記マージログ(4251、4253)をスキャンするステップと、
    前記マージログ(4251、4253)が更新されているとの判定に応答して、前記マージログ(4251、4253)に従って前記L2Pアドレスマッピングテーブル(4271、4273)を再構築するステップとから成る、請求項25に記載の方法(900)。
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