JP2024503241A - 超伝導回路におけるデバイスを制御するためのシステム及び方法 - Google Patents

超伝導回路におけるデバイスを制御するためのシステム及び方法 Download PDF

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Abstract

超伝導集積回路及び制御器を含むシステムは、複数の電力線のそれぞれの１つの上の離散的電力レベルのシーケンスの各電力レベルについて、超伝導集積回路の複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、複数の磁束貯蔵デバイスの各々をリセットさせるように動作され得る。電力レベルは、複合ジョセフソン接合部のうちのジョセフソン接合部間の推定される最悪の非対称性に少なくとも部分的に基づき得る。システムは、複数のアドレス指定線をグループに分割し、及びグループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを印加して、複数の磁束貯蔵デバイスの１つ又は複数をリセットさせるように動作され得る。

Description

技術分野
本開示は、概して、超伝導回路におけるデバイスをアドレス指定するためのシステム及び方法に関し、より詳細には、超伝導集積回路における超伝導磁束貯蔵デバイス及びデジタル／アナログ変換器（ＤＡＣ）をリセットするためのシステム及び方法に関する。
背景
超伝導集積回路
超伝導性は、材料の電気抵抗が消え、磁束場を材料から追い出す、材料で観測される物理的性質のセットである。これらの性質を示す材料は、本出願で超伝導体と呼ばれる。これらの性質を示す材料は、本出願で超伝導材料とも呼ばれる。超伝導体は、典型的には、超伝導体の電気抵抗がゼロに降下する特性臨界温度を有する。超伝導材料のループの電流は、電源なしで無限に持続することができる。
超伝導集積回路は、超伝導材料を含む集積回路である。超伝導材料は、臨界温度未満で超伝導状態になる材料である。例えば、ニオブは、９．２Ｋ未満で超伝導状態になる超伝導材料である。
概要
態様によれば、システムの動作の方法であって、システムは、超伝導集積回路及び制御器を含み、超伝導集積回路は、複数の磁束貯蔵デバイスを含み、複数の磁束貯蔵デバイスの各々は、それぞれの複合ジョセフソン接合部によって遮断される超伝導ループを含み、それぞれの複合ジョセフソン接合部は、ジョセフソン接合部のそれぞれの対を含み、複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線のそれぞれの１つ及び複数の電力線のそれぞれの１つに通信可能に結合され、方法は、制御器によって実行され、方法は、複数の磁束貯蔵デバイスについて、ジョセフソン接合部のそれぞれの対のジョセフソン接合部間の最悪の非対称性を推定することと、複数の磁束貯蔵デバイスについて、平均臨界電流を推定することと、複数の磁束貯蔵デバイスの各々の複数の電力線のそれぞれの１つの上の電流について開始レベルを判定することであって、開始レベルは、最悪の非対称性及び平均臨界電流に少なくとも部分的に基づく、判定することと、電力レベル増加分を判定することと、離散的電力レベルのシーケンスを生成することであって、シーケンスは、開始レベルとゼロとの間の正の電力レベルであって、電力レベル増加分だけ減少する正の電力レベルと、開始レベルの加法逆元とゼロとの間の負の電力レベルであって、電力レベル増加分だけ増加し、正の電力レベル及び負の電力レベルは、離散的電力レベルの前記生成されたシーケンスで交互になっている、負の電力レベルとを含む、生成することと、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、複数の磁束貯蔵デバイスの各々をリセットさせることとを含む、方法が提供される。
他の態様によれば、方法は、超伝導集積回路をリセットエラーについて検査することと、リセットエラーが検出される場合、開始レベルを更新することとを更に含み得、複数の磁束貯蔵デバイスについて、ジョセフソン接合部のそれぞれの対のジョセフソン接合部間の最悪の非対称性を推定することは、超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々のそれぞれの臨界電流の変動を判定することを含み得、超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々のそれぞれの臨界電流の変動を判定することは、室温で超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々のそれぞれの臨界電流の変動を判定することを含み得、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加することは、同時に複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部にアドレス指定線の対を介して１つ又は複数のパルスを印加することを含み得、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、複数の磁束貯蔵デバイスの各々をリセットさせることは、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含み得、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、超伝導ＤＡＣをリセットさせることは、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、インダクタンスによって遮断される超伝導材料のループを含むことができる超伝導ＤＡＣをリセットさせることを含み得、インダクタンスは、超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つであり、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることは、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、超伝導ＤＡＣをリセットさせることを含み得、超伝導ＤＡＣは、インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合され得、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、超伝導ＤＡＣをリセットさせることは、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、超伝導ＤＡＣをリセットさせることを含み得、超伝導ＤＡＣは、複数の超伝導ＤＡＣの１つであり、複数の超伝導ＤＡＣのそれぞれの１つは、複数のアドレス指定線のうちのアドレス指定線の対に通信可能に結合され、動作中の超伝導ＤＡＣは、アドレス指定線の対によってアドレス可能であり、アドレス指定線の対における各アドレス指定線は、少なくとも１つの他の超伝導ＤＡＣと共有され得、複数の磁束貯蔵デバイスの各々の複数の電力線のそれぞれの１つの上の電流について開始レベルを判定することは、複数の電力線のそれぞれの１つの上の電流について開始レベルを判定することを含み得、複数の電力線のうちの各電力線は、少なくとも１つの他の超伝導ＤＡＣと共有され得、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、複数の磁束貯蔵デバイスの各々をリセットさせることは、離散的電力レベルのシーケンスの各電力レベルについて、複数の磁束貯蔵デバイスの各々のそれぞれの複合ジョセフソン接合部に複数のアドレス指定線のそれぞれの１つを介して１つ又は複数のパルスを印加して、複数の磁束貯蔵デバイスの各々を基底状態にリセットさせることを含み得る。
態様によれば、システムの動作の方法であって、システムは、超伝導集積回路及び制御器を含み、超伝導集積回路は、複数の磁束貯蔵デバイスを含み、複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線のそれぞれの対及び複数の電力線のそれぞれの１つに通信可能に結合され、方法は、制御器によって実行され、方法は、複数のアドレス指定線を１つ又は複数のアドレス指定線グループに分割することと、アドレス指定線グループの各対結合について、アドレス指定線グループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを印加して、複数の磁束貯蔵デバイスの１つ又は複数をリセットさせることとを含む、方法が提供される。
他の態様によれば、複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスをリセットさせることは、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含み得、超伝導ＤＡＣをリセットさせることは、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることを含み得、インダクタンスは、超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つであり得、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることは、超伝導ＤＡＣをリセットさせることを含み得、超伝導ＤＡＣは、インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合され、超伝導ＤＡＣをリセットさせることは、超伝導ＤＡＣを基底状態にリセットさせることを含み得、複数のアドレス指定線を１つ又は複数のアドレス指定線グループに分割することは、同時に作動される複数のアドレス指定線の数ｍを判定することと、複数のアドレス指定線をサイズｍ／２のグループに分割することとを含み得、同時に作動される複数のアドレス指定線の数ｍを判定することは、超伝導集積回路の温度を所定の温度閾値未満に維持しながら、複数の磁束貯蔵デバイスの１つ又は複数をリセットさせるために作動され得る複数のアドレス指定線の数ｍを判定することを含み得、同時に作動される複数のアドレス指定線の数ｍを判定することは、所定の持続期間閾値未満の時間の持続期間内に複数の磁束貯蔵デバイスをリセットさせるために作動され得る複数のアドレス指定線の数ｍを判定することを含み得、アドレス指定線グループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを印加して、複数の磁束貯蔵デバイスの１つ又は複数をリセットさせることは、連続的にアドレス指定線グループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを印加することを含み得る。
態様によれば、システムの動作の方法であって、システムは、超伝導集積回路及び制御器を含み、超伝導集積回路は、複数の磁束貯蔵デバイスを含み、複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線の少なくとも１つ及び複数の電力線のそれぞれの１つに通信可能に結合され、方法は、制御器によって実行され、方法は、制御器により、複数のアドレス指定線の第１のサブセット及び複数の電力線の第２のサブセットを判定することと、制御器により、同時に複数のアドレス指定線の第１のサブセット及び複数の電力線の第２のサブセットを作動させることにより、複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスをリセットさせることとを含む、方法が提供される。
他の態様によれば、複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスをリセットさせることは、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含み得、超伝導ＤＡＣをリセットさせることは、インダクタンスによって遮断される超伝導材料のループを含むことができる超伝導ＤＡＣをリセットさせることを含み得、インダクタンスは、超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つであり得、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることは、超伝導ＤＡＣをリセットさせることを含み得、超伝導ＤＡＣは、インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合され得、超伝導ＤＡＣをリセットさせることは、超伝導ＤＡＣを基底状態にリセットさせることを含み得る。
他の態様において、当業者が分かるように、上述の特徴を任意の合理的な組み合わせで結合し得る。
図面において、同じ参照符号は、同様の要素又は動作を識別する。図面における要素のサイズ及び相対位置は、必ずしも原寸に比例しているとは限らない。例えば、様々な要素の形状及び角度は、必ずしも原寸に比例しているとは限らず、これらの要素の一部を、任意に拡大及び位置決めして、図面視認性を向上させ得る。更に、図示のような要素の特定の形状は、特定の要素の実際の形状に関する任意の情報を伝えるように必ずしも意図されているとは限らず、図面における認識を簡単にするために選択されているのみである。
図面の幾つかの図の簡単な説明
本開示による超伝導ＤＡＣの実装形態の例の概略図である。 本開示によるＤＡＣの電力線に印加される時間依存信号の例のプロットである。 本開示によるＤＡＣの複合ジョセフソン接合部（ＣＪＪ）ループに印加される時間依存信号の例のプロットである。 本開示によるＤＡＣのリセット中の電流及び磁束変化のシーケンスの例のプロットである。 本開示によるＤＡＣのリセット中の電流及び磁束変化のシーケンスの別の例のプロットである。 本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法の実装形態の例のフローチャートである。 本開示によるＤＡＣアレイの実装形態の例の概略図である。 本開示による１対のＤＡＣの各ＤＡＣの各電力線に印加される時間依存信号の例のプロットである。 本開示による図５Ｂに参照される同じ対のＤＡＣの各ＤＡＣの各ＣＪＪループに印加される時間依存信号の例のプロットである。 本開示による１対のＤＡＣ（ＤＡＣ１及びＤＡＣ２）の各ＤＡＣの各電力線に印加される時間依存信号の例のプロットである。 本開示による図６Ａに参照される同じ対のＤＡＣの第１のＤＡＣ（ＤＡＣ１）のＣＪＪループに印加される時間依存信号の例のプロットである。 本開示による図６Ａ及び図６Ｂに参照される同じ対のＤＡＣの第２のＤＡＣ（ＤＡＣ２）のＣＪＪループに印加される時間依存信号の例のプロットである。 本開示によるＤＡＣの電力線に印加される時間依存信号の例のプロットである。 本開示による図７Ａに参照される同じＤＡＣのＣＪＪループに印加される時間依存信号の例のプロットである。 本開示による１対のＤＡＣの各ＤＡＣ（ＤＡＣ１及びＤＡＣ２）の各電力線に印加される時間依存信号の例のプロットである。 本開示による図６Ａに参照されるＤＡＣ１のアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）に印加される時間依存信号の例のプロットである。 本開示による図６Ａ及び図６Ｂに参照されるＤＡＣ２のアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）に印加される時間依存信号の例のプロットである。 本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法の例のフローチャートである。 本開示による図９Ａの分布アニーリングリセット手続きに対するパルスシーケンスの例の表である。 本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法の別の例のフローチャートである。 本開示による図１０Ａの分布アニーリングリセット手続きに対するパルスシーケンスの例の表である。 本開示によるデジタルコンピュータ及びアナログコンピュータを含む例示的な計算システムの概略図である。
詳細な説明
前文
下記の説明において、様々な開示の実装形態及び実施形態を完全な理解を与えるために、幾つかの特定の詳細を含む。しかし、当業者は、これらの特定の詳細の１つ又は複数の詳細なしで又は他の方法、構成要素、材料などを用いて、実施形態を実施することができることが分かる。他の場合、本方法の実装形態又は実施形態の不必要に曖昧な説明を避けるために、超伝導デバイス及び集積超伝導回路に関連する周知の構造は、詳細に図示又は説明されていない。本明細書及び添付の特許請求の範囲全体にわたって、用語１つ又は複数の「要素」は、超伝導回路及び集積超伝導回路に関連する全てのこのような構造、システム及びデバイス（但し、これらに限定されない）を含むために使用される。
文脈上他の意味に解すべき場合を除き、下記の明細書及び特許請求の範囲全体にわたって、用語「含む」は、「包含する」と同義であり、包含的である又は限定されない（即ち追加の非列挙要素又は動作を排除しない）。
本明細書の全体にわたり、「１つの実施形態」、「ある実施形態」、「別の実施形態」、「１つの例」、「ある例」、「別の例」、「１つの実装形態」、「別の実装形態」などの参照は、実施形態、例又は実装形態に関連して説明される特定の指示対象特徴、構造又は特性を、少なくとも１つの実施形態、例又は実装形態に含むことを意味する。従って、本明細書全体にわたる様々な箇所における用語「１つの実施形態では」、「ある実施形態では」、「別の実施形態」などの出現は全て、必ずしも同じ実施形態、例又は実装形態を参照するとは限らない。更に、特定の特徴、構造又は特性を１つ又は複数の実施形態、例又は実装形態に任意の適切な方法で組み合わせ得る。
本明細書及び添付の特許請求の範囲で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その」は、他に明示的に指示がない限り、複数の指示対象を含むことに留意すべきである。従って、例えば、「超伝導共振器」を含む読み出しシステムの参照は、単一の超伝導共振器又は２つ以上の超伝導共振器を含む。用語「又は」を、他に明示的に指示がない限り、「及び／又は」を含む意味で一般的に使用することにも留意すべきである。
ここで与えられる見出しは、単に便宜のためであり、実施形態の範囲又は意味を解釈しない。
超伝導磁束貯蔵デバイス
超伝導集積回路（本出願で超伝導チップとも呼ばれる）は、例えば、量子プロセッサを含むことができる。量子プロセッサは、複数の量子ビット及び複数の量子ビットのうちの少なくとも１対の量子ビットを通信可能に結合する少なくとも１つの結合デバイスを含むことができる。複数の制御パラメータを調整することにより、量子ビット及び結合デバイスを制御することができる。幾つかの実装形態において、量子ビットは、６つの制御パラメータを有することができ、結合デバイスは、単一の制御パラメータを有することができる。
超伝導集積回路上のデバイスの数が十分に少ない場合、室温にあるエレクトロニクスによって駆動される専用アナログ線により、デバイスを制御することができる。数十、数百又は数千のデバイスを有する量子プロセッサの場合、アナログ線を使用することが実用的でなくなることがあり、超伝導チップの上に制御回路を実装することが望ましい。
例えば、超伝導量子プロセッサは、超伝導量子プロセッサの量子ビット及び結合デバイスにおける超伝導ループに印加される静磁束バイアスによってプログラム可能である。室温で生成されるデジタル信号を伝える比較的少数の制御線を用いて、静磁束バイアスの所望の値を、オンチップ制御デバイスにプログラムすることができる。
オンチップ制御デバイスは、超伝導デジタル／アナログ変換器（ＤＡＣ）（本出願で磁束ＤＡＣとも呼ばれる）などの超伝導磁束貯蔵デバイスを含むことができる。磁束ＤＡＣは、持続性メモリ及びデジタル／アナログ変換の機能を組み合わせることができる。幾つかの実装形態において、磁束ＤＡＣは、１０μｍのオーダーの寸法を有する。量子プロセッサにおける単一量子ビットに取り付けられた幾つかの磁束ＤＡＣを有すると、量子ビットサイズに対してより低い限界を設定することがあり、可能な量子ビット形状、ハードウェアグラフトポロジー及びプロセッサアーキテクチャに影響を与えることがある。
磁束ＤＡＣのＸＹＺアドレス指定
量子プロセッサの実装形態の例において、５１２個の量子ビット及び関連結合デバイスを、４６０８個の磁束ＤＡＣによって制御することができる。ＸＹＺアドレス指定手法は、５６本の線のみを用いて量子プロセッサを制御することができる。プロセッサを、８×８個の配列のタイルとして配置することができ、各タイルは、７２個の磁束ＤＡＣを有する。各タイルの磁束ＤＡＣを、各３－ＤＡＣプラケットで配置することができる。３－ＤＡＣプラケットにおける３つのＤＡＣの各セットの１つを、３本の線（本出願でアドレス（ＡＤＤＲ）線と呼ばれる）のうちの１本を用いて選択することができ、１５本のＡＤＤＲ線及び５本のＴＲＩＧ線を使用してＤＡＣをタイルにアドレス指定する配置で、全ての３本の線は、別の線（本出願でトリガ（ＴＲＩＧ）線と呼ばれる）を共有する。８×８個の配列のタイルを、１６個の領域（本出願で電力（ＰＷＲ）領域と呼ばれる）に分割することができ、合計で３０本のＡＤＤＲ線、１０本のＴＲＩＧ線及び１６本のＰＷＲ線を用いて、４６０８個の磁束ＤＡＣをアドレス指定することができるように、配置することができる。例えば、Bunyk P. et al.,“ARCHITECTURAL CONSIDERATIONS IN THE DESIGN OF A SUPERCONDUCTING QUANTUM ANNEALING PROCESSOR”, arXiv:1401.5504v1, 21 January 2014を参照されたい。
ＤＡＣのためのアドレス指定手法の１つの例は、米国特許第１０，５２８，８８６号及び米国特許出願公開第２０２１／０１９０８８５号に見られる。
ＤＡＣのジョセフソン接合部非対称性
本技術は、超伝導集積回路における１つ又は複数の磁束貯蔵デバイス（例えば、磁束ＤＡＣ）をリセットするシステム及び方法を含む。磁束貯蔵デバイスをリセットすることは、デバイスを基底状態に戻すことを含むことができる。
幾つかの実装形態において、磁束貯蔵デバイスは、１つ又は複数のジョセフソン接合部を含む。ジョセフソン接合部は、複合ジョセフソン接合部又は複合－複合ジョセフソン接合部であり得る。複合ジョセフソン接合部（ＣＪＪ）は、少なくとも１つのジョセフソン接合部によって各々遮断される２つの電気平行電流経路を含む。複合－複合ジョセフソン接合部（ＣＣＪＪ）は、２つの電気平行電流経路を含み、少なくとも１つの複合ジョセフソン接合部によって２つの電気平行電流経路の少なくとも１つが遮断される複合ジョセフソン接合部である。
１対の構成ジョセフソン接合部（例えば、磁束貯蔵デバイスの複合ジョセフソン接合部の各電気平行電流経路を各々遮断する１対のジョセフソン接合部）の非対称性は、貯蔵デバイスを基底状態以外の状態にリセットすることがある。貯蔵デバイスを基底状態以外の状態にリセットすることは、貯蔵デバイスに貯蔵可能なパルスの数の減少を引き起こすことがある。少なくともこの理由のため、磁束貯蔵デバイスを基底状態にリセットすることは、有利である。
磁束貯蔵デバイスをリセットすることは、一連の電流及び磁束パルスを磁束貯蔵デバイスに伝送することを含むことができる。磁束貯蔵デバイスをリセットすることは、複数の電力レベルのうちの各電力レベルについて一連の電流及び磁束パルスの伝送を繰り返すことを含むことができる。磁束貯蔵デバイスの循環電流に少なくとも部分的に基づいて、電力レベルを判定することができる。各繰り返しは、各接合部非対称性を特徴とする磁束貯蔵デバイスの各集団をリセットすることができる。
超伝導量子プロセッサは、１つ又は複数の磁束貯蔵デバイスを含み得る。幾つかの実装形態において、磁束貯蔵デバイスは、ＤＡＣである。幾つかの実装形態において、超伝導量子プロセッサは、超伝導集積回路を含み、超伝導集積回路は、複数のオンチップＤＡＣを含む。
オンチップＤＡＣは、少なくとも１つのＤＡＣ段を含む。幾つかの実装形態において、オンチップＤＡＣへの入力信号を、２進形（即ち、２進数「０」及び「１」のみを用いて）で表すことができる。オンチップＤＡＣの各ＤＡＣ段が２つの状態（例えば、「０」及び「１」）のみを有する場合、オンチップＤＡＣの解像度を、複数の段に関して表すことができる。例えば、８段ＤＡＣは、２８＝２５６個の離散値を記憶することができる。下記の説明は、１段ＤＡＣを意味するが、本技術を、多段ＤＡＣの各段に適用することができる。特に、下記の説明は、ＤＡＣをリセットすること又はＤＡＣの間の線を共有することを意味するが、この用語は、同じ多段ＤＡＣの異なる段を同様に含むものとする。
オンチップＤＡＣを、例えば、超伝導量子プロセッサの動作に使用することができる。超伝導量子プロセッサの動作における典型的なシナリオは、ａ）超伝導量子プロセッサの初期化、及びｂ）超伝導量子プロセッサの進化を含むことができる。超伝導量子プロセッサの初期化は、複数のＤＡＣの初期化を含むことができる。ＤＡＣの初期化は、ＤＡＣを初期状態（例えば、基底状態）に初期化することを含むことができる。ＤＡＣの初期化は、本出願でＤＡＣのリセットとも呼ばれる。超伝導量子プロセッサの進化は、初期状態と異なる状態に複数のＤＡＣをプログラムすることを含むことができる。超伝導量子プロセッサの進化は、本出願でアニーリングとも呼ばれる。しかし、他のタイプの進化（例えば、ゲートモデルプロセッサにおける１つ又は複数の量子ビット上の一連のゲートの進化）を、量子プロセッサで実行することができるものとする。
アニーリングリセット
図１は、本開示による超伝導ＤＡＣ１００の実装形態の例の概略図である。超伝導ＤＡＣ１００は、入出力システムの要素であり得る。入出力システムは、量子コンピュータ又はハイブリッドデジタル／量子コンピュータシステムの要素であり得る。入出力システムは、量子プロセッサにデータを書き込み、量子プロセッサからデータを読み取り得る。
ＤＡＣ１００は、超伝導ループ１０２を含む。超伝導ループ１０２は、超伝導材料を含むか又は超伝導材料からなり得る。超伝導材料は、超伝導金属（例えば、ニオブ、アルミニウムなど）であり得る。超伝導ループ１０２を使用して、磁束を貯蔵することができる。磁束を、複数の磁束量子でＤＡＣ１００の超伝導ループ１０２に押し込むことができる。
ＤＡＣ１００の超伝導ループ１０２を、インダクタンス１０４によって遮断する。インダクタンス１０４は、ループ１０２の集中素子インダクタンス、分布インダクタンス、運動インダクタンス、固有インダクタンス又はこれらの組み合わせであり得る。ＤＡＣ１００を、インダクタンス１０４及び相互インダクタンスＭにより、デバイス（図１に図示せず）に誘導通信可能に結合することができる。デバイスは、プログラマブルデバイスであり得る。デバイスは、同調可能デバイスであり得る。デバイスは、例えば、量子ビット又は結合デバイスであり得る。
更に、ＤＡＣ１００の超伝導ループ１０２を、複合ジョセフソン接合部（ＣＪＪ）１０６によって遮断する。ＣＪＪ１０６は、２つの電気平行超伝導経路を含み、２つの平行超伝導経路の各々は、各ジョセフソン接合部１０８及び１１０によって遮断される。
電力線（本出願でＰＷＲ線又は単にＰＷＲとも呼ばれる）を、ノード１１２及び１１４でＤＡＣ１００の超伝導ループ１０２に超伝導的に電気通信可能に結合する。電流は、ノード１１２でＰＷＲ線から入り、ノード１１４で超伝導ループ１０２を出る。
ＣＪＪ１０６は、ノード１１６とノード１１８との間で超伝導ループ１０２を遮断する。ノード１１６とジョセフソン接合部１０８との間のインダクタンス１２０を、ＡＤＤＲ線１２２に誘導通信可能に結合する。ノード１１６とジョセフソン接合部１１０との間のインダクタンス１２４を、ＴＲＩＧ線１２６に誘導通信可能に結合する。ＡＤＤＲ線及びＴＲＩＧ線１２２及び１２６は、アドレス指定線である。例えば、本出願で前の磁束ＤＡＣのＸＹＺアドレス指定の説明を参照されたい。ＡＤＤＲ線及びＴＲＩＧ線及びＰＷＲ線を総称して制御線と呼び得る。矢印の端部１２８及び１３０は、図１の平面への超伝導ループ１０２及びＣＪＪ１０６における磁束の方向をそれぞれ示す。
ＤＡＣ１００の幾つかの実装形態において、ジョセフソン接合部１０８及び１１０は、非対称である。接合部非対称性は、臨界電流における１対のジョセフソン接合部間の差を意味する。接合部非対称性は、複合ジョセフソン接合部（例えば、ジョセフソン接合部１０８及び１１０）における１対のジョセフソン接合部間の臨界電流の差を意味し得る。
臨界電流における１対のジョセフソン接合部間の差は、サイズにおけるジョセフソン接合部間の差に少なくとも部分的に左右されることがある。他の実装形態において、ジョセフソン接合部は、少なくとも略同じサイズでありながら、異なる臨界電流を有することがある。非対称性を、例えば、製造中に引き起こすことがある。幾つかの実装形態において、接合部非対称性を意図的に導入することがあるが、他の実装形態において、接合部非対称性は、意図的でないことがあり、例えば製造技法の精度の限界に起因することがあるか、又は材料の自然変動又は製造機器の汚染によって導入することがある。
本出願において、ＣＪＪのジョセフソン接合部の非対称性を有するＣＪＪは、２つの電気平行電流経路を含むＣＪＪを意味し、各平行電流経路は、各ジョセフソン接合部によって遮断され、ＣＪＪの２つの平行電流経路の一方の平行電流経路を遮断するジョセフソン接合部の臨界電流は、ＣＪＪの２つの平行電流経路のうちの他方の平行電流経路を遮断するジョセフソン接合部の臨界電流と同じでない。
臨界電流は、当業者に知られているジョセフソン接合部に対して特定の意味を有する。ジョセフソン接合部の動力学及びジョセフソン効果を制御する式は、下記を含む。
上述の式は、超伝導位相発展方程式と呼ばれることがあり、ジョセフソン接合部の両端の電圧Ｕ（ｔ）をジョセフソン接合部の両端の位相差φ（ｔ）の変化に関連付ける。
Ｉ（ｔ）＝Ｉｃｓｉｎφ（ｔ）
上述の式は、ジョセフソン又は弱連結電流位相関係と呼ばれることがあり、ジョセフソン接合部を流れる電流Ｉ（ｔ）を記述する。
電流Ｉｃは、ジョセフソン接合部の臨界電流と呼ばれる定数である。これらの式は、例えば、Barone, A., and Paterno, G., Physics and Applications of the Josephson Effect, (1982), John Wiley & Sons, ISBN 978-0-471-01469-0で見つかる。臨界電流は、材料が通常であり（即ち、超伝導でない）、材料が、指定の温度で外部磁場がない場合、超伝導である超伝導材料の電流である。例えば、Critical Current. (n.d.) McGraw-Hill Dictionary of Scientific & Technical Terms, 6E. (2003)（２０１８年１０月２３日にhttps://encyclopedia2.thefreedictionary.com/Critical+Currentから取得）を参照されたい。
場合により、接合部非対称性は、望ましくないことがある。接合部非対称性は、例えば、非対称構成ジョセフソン接合部を有するＣＪＪを有するＤＡＣの初期化の不確実性を引き起こすことがある。ＤＡＣの初期化の不確実性は、ＤＡＣを、所望の状態以外の状態（例えば、基底状態以外の状態）に初期化することになることがある。ＤＡＣの初期化の不確実性は、（進化が初期状態と異なる状態へのＤＡＣのプログラミングを含むか否かを問わず）超伝導量子プロセッサの進化のエラーを引き起こすことがある。
リセットエラー（例えば、接合部非対称性に起因するリセットエラー）を除去又は少なくとも減少する１つの手法は、各ＤＡＣのビットにリセットエラーがないかどうかを検査することである。この手法の欠点は、多大な時間を必要とすることがあることである。各検査を行うのに時間がかかり、検査すべき複数のＤＡＣがあることがある。
本技術は、リセットエラーを除去又は少なくとも減少するのにかかる時間を短縮することができる。本技術は、接合部非対称性の存在下でも、ＤＡＣを初期状態（例えば、基底状態）に確実にリセットするオンチップＤＡＣに所定のパルスシーケンスを伝送することを含む。実際に、ある程度の接合部非対称性は、殆どのＤＡＣに存在する可能性がある。
本出願に記載の技術は、ａ）制御線（例えば、ＰＷＲ線）の電流を設定可能な精度が、ＤＡＣの本体の循環電流の変化を超える大きさの少なくとも１つのオーダーであり、循環電流の変化が、ＤＡＣに貯蔵される磁束における１つの磁束量子の変化に起因する場合、及びｂ）循環電流の変化が、ｉ）ＤＡＣの本体の雑音、及びｉｉ）ＤＡＣ臨界電流を超えながら放出される熱エネルギーのためにＤＡＣによって到達される有効温度を超える大きさの少なくとも１つのオーダーである場合、ＤＡＣを確実にリセットするために使用可能である。
下記のシステム及び方法の幾つかの実装形態において、１０％もの高い非対称性を有するオンチップＤＡＣをリセットすることができる。更に、例えば、非常に高い非対称性を有するデバイスの場合、本技術を特定のデバイスの検査及び回復と組み合わせて使用し得る。ＤＡＣのリセットは、同じ初期状態又は所定の必要な精度に対して同じ値を有する初期状態に全ＤＡＣを初期化することを意味する。幾つかの実装形態において、これは、他の初期状態を使用することができるものとするが、基底状態であり得る。
図２Ａは、本開示によるＤＡＣの電力線に印加される時間依存信号２０２の例のプロット２００ａである。信号２０２は、ＤＡＣの本体に印加される電流であり得る。
図２Ｂは、本開示によるＤＡＣ（例えば、図１の超伝導ＤＡＣ１００）のＣＪＪループに印加される時間依存信号２１４の例のプロット２００ｂである。信号２１４を、アドレス指定線（例えば、図１のＡＤＤＲ線及びＴＲＩＧ線１２２及び１２６）の片方又は両方によってＣＪＪループに印加し得る。通常動作では、信号２１４を典型的に両方のアドレス指定線によってＣＪＪループに印加する。信号２１４は、ＣＪＪループに印加される全磁束に比例することができる。幾つかの実装形態において、ＡＤＤＲ線及びＴＲＩＧ線に印加される信号は、互いに同じであり得る。他の実装形態において、ＡＤＤＲ線及びＴＲＩＧ線に印加される信号は、符号のみが互いに異なる。
図２Ａ及び図２Ｂのプロット２００ａ及び２００ｂは、７つの時間間隔２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ及び２０４ｇ（総称して時間間隔２０４と呼ばれる）をそれぞれ含む。時間間隔２０４の隣接時間間隔を、垂直破線によって互いに線引きする。信号２０２の極性は、時間間隔毎に逆になる。例えば、時間間隔２０４ａのピーク電流２０６は、正であり、時間間隔２０４ｂのピーク電流２０８は、負である。
ピーク電流は、時間間隔毎に変化することができる。例えば、時間間隔２０４ｂから時間間隔２０４ｃへのピーク電流の変化２１０ａがあり、時間間隔２０４ｄから時間間隔２０４ｅへのピーク電流の変化２１０ｂがあり、時間間隔２０４ｆから時間間隔２０４ｇへのピーク電流の変化２１０ｃがある。幾つかの実装形態において、変化の少なくとも２つ（例えば、変化２１０ａ、２１０ｂ及び２１０ｃの２つ）は、同じであり得る。幾つかの実装形態において、変化２１０ａ、２１０ｂ及び２１０ｃは、互いに同じである。
図２Ａのプロット２００ａは、ピーク電流２０６における最大値ＩＭＡＸから点２１２におけるゼロへの電力電流のシーケンスの例である。幾つかの実装形態において、変化２１０ａ、２１０ｂ及び２１０ｃは、同じであり、ΔＰＷＲで示すことができる。各時間間隔でパルスの各セットをＤＡＣのＣＪＪループに印加することができる。幾つかの実装形態において、パルスの各セットは、単一パルスからなる。図２Ａ及び図２Ｂのパルスのセットにおけるパルスの形状は、形状の例である。他の実装形態において、様々な他の形状を使用する。パルスの各セットのピーク振幅は、セット毎に異なることがある。幾つかの実装形態において、各電力電流に対して、パルスの各セットは、大きさが各正ピークに少なくとも略等しい各負ピークを含む。
図２Ａのプロット２００ａは、変動振幅の７つのパルス２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅ、２１２ｆ及び２１２ｇのセットを含む。実装形態（例えば、図２Ａに示す実装形態）の例において、７つのパルスのセットの振幅（即ち、時間間隔２０４におけるＩＰＷＲのピーク値）は、値の次の列（＋０．４５、－０．４５、＋０．３、－０．３、＋０．１５、－０．１５、０．０）を有する。
列における第１の値は、本出願で開始レベルとも呼ばれる。
図２Ｂのプロット２００ｂは、少なくとも略等しい振幅の７つのパルス２１６ａ、２１６ｂ、２１６ｃ、２１６ｄ、２１６ｅ、２１６ｆ及び２１６ｇのセットを含む。プロット２００ｂは、時間間隔２０４ｇの終了後、より低い振幅の追加パルス２１８を含む。追加パルス２１８は、ＤＡＣの最終状態が安定するようにすることができる。例えば、追加パルスは、ＤＡＣの最終状態が、超伝導ループ１０２で全磁束量子（Φ０）状態であるようにすることができる。超伝導ループ１０２における半磁束量子（Φ０／２）状態は、ＤＡＣのリセット及びプログラミングのために使用される中間状態であり得る。半磁束量子状態は、ＤＡＣにおけるパルスの数が少ない場合、安定していることができ、パルスの数が増加するにつれて、徐々に一層不安定になることがある。
図３Ａは、本開示による正電力線電流に対する定常レベルのプロット３００ａである。プロット３００ａの上の位置は、座標と呼ばれる。座標は、磁束ＤＡＣ（例えば、図１の超伝導ＤＡＣ１００）の動作点であり得る。所与の電力レベルに対して、電力電流及び磁束の両方を、座標３０２（０、０）でゼロに初期化する。電力電流を、座標３０６（０、＋ＩＭＡＸ）への軌道３０４（０、ＩＰＷＲ）に沿って＋ＩＭＡＸに増加する。磁束を、座標３１０（＋ΦＭＡＸ、＋ＩＭＡＸ）への軌道３０８（Φ、＋ＩＭＡＸ）に沿って＋ΦＭＡＸに増加する。電力電流を、座標３１４（＋ΦＭＡＸ、－ＩＭＡＸ）への軌道３１２（＋ΦＭＡＸ、ＩＰＷＲ）に沿って－ＩＭＡＸに減少する。磁束を、座標３１８（－ΦＭＡＸ、－ＩＭＡＸ）への軌道３１６（Φ、ＩＭＡＸ）に沿って－ΦＭＡＸに減少する。電力電流を、座標３２２（－ΦＭＡＸ、＋ＩＭＡＸ）への軌道３２０（－ΦＭＡＸ、ＩＰＷＲ）に沿って＋ＩＭＡＸに増加する。磁束を、座標３０６（０、＋ＩＭＡＸ）への軌道３２４（Φ、＋ＩＭＡＸ）に沿ってゼロに増加する。最後に、電力電流を、座標３０２（０、０）への軌道３２６（０、ＩＰＷＲ）に沿ってゼロに戻す。
図３Ｂは、本開示による負電力線電流に対する定常レベルのプロット３００ｂである。プロット３００ｂの上の位置は、座標と呼ばれる。座標は、磁束ＤＡＣ（例えば、図１の超伝導ＤＡＣ１００）の動作点であり得る。所与の電力レベルに対して、電力電流及び磁束の両方を、座標３２８（０、０）でゼロに初期化する。電力電流を、座標３３２（０、－ＩＭＡＸ）への軌道３３０（０、ＩＰＷＲ）に沿って－ＩＭＡＸに減少する。磁束を、座標３３６（＋ΦＭＡＸ、－ＩＭＡＸ）への軌道３３４（Φ、－ＩＭＡＸ）に沿って＋ΦＭＡＸに増加する。電力電流を、座標３４０（＋ΦＭＡＸ、＋ＩＭＡＸ）への軌道３３８（＋ΦＭＡＸ、ＩＰＷＲ）に沿って＋ＩＭＡＸに増加する。磁束を、座標３４４（－ΦＭＡＸ、＋ＩＭＡＸ）への軌道３４２（Φ、＋ＩＭＡＸ）に沿って－ΦＭＡＸに減少する。電力電流を、座標３４８（－ΦＭＡＸ、－ＩＭＡＸ）への軌道３４６（－ΦＭＡＸ、ＩＰＷＲ）に沿って－ＩＭＡＸに減少する。磁束を、座標３３２（０、－ＩＭＡＸ）への軌道３５０（Φ、－ＩＭＡＸ）に沿ってゼロに増加する。最後に、電力電流を、座標３２８（０、０）への軌道３５２（０、ＩＰＷＲ）に沿ってゼロに戻す。
超伝導ＤＡＣの循環電流は、ＤＡＣの磁束状態に左右されることがあり、磁束状態は、主ループに貯蔵される磁束量子の数である。単一パルスによるＤＡＣの磁束状態の変化を、下記によって与えられる循環電流の変化と同等であるとして表すことができる。
ＩＣＩＲＣ＝Φ０／ＬＢＯＤＹ
ここで、Φ０は、磁束量子であり、ＬＢＯＤＹは、下記のように表すことができるＤＡＣのインダクタンスである。
ＬＢＯＤＹ＝ＬＳ＋Ｌｃｊｊ１Ｌｃｊｊ２／（Ｌｃｊｊ１＋Ｌｃｊｊ２）
ここで、ＬＳは、図１のインダクタンス１０４であり、Ｌｃｊｊ１は、図１のインダクタンス１２０であり、Ｌｃｊｊ２は、図１のインダクタンス１２４である。
ＤＡＣのＣＪＪは、１対のジョセフソン接合部のそれぞれの１つによって各々遮断される２つの平行電流経路を含む。１対のジョセフソン接合部のうちのジョセフソン接合部間の非対称性を下記のように電流ＩＡＳＹＭに関して表すことができる。
ＩＡＳＹＭ＝γ（ＩＣ１＋ＩＣ２）
ここで、γは、非対称性の程度であり、ＩＣ１及びＩＣ２は、ジョセフソン接合部の各々の臨界電流である。
各時間間隔２０４の間、電力線に印加される電流を、プログラムされた後のＤＡＣ状態を表す下記の電流と比較することができる。
一般的に、ＤＡＣの状態は、知られていないことがあるため、電力線に印加されるピーク電流が正である場合、ｎ＞０（ここで、ｎは、ＤＡＣの状態を表す）の場合を、リセット信号で処理することができる。同様に、ピーク電流が負である場合、ｎ＜０の場合を処理することができる。下記では、ｎ＞０の場合のみを説明する。
例は、第１のピークが正であり、ピーク電流Ｉｐｅａｋがピーク電流２０６である図２Ａの時間間隔２０４ａである。超伝導集積回路の挙動は、下記の通りであり得る。
１．
の場合、ＤＡＣは、状態を変えない。
２．
の場合、ＤＡＣは、基底状態の方に移動する。最終状態は、非対称性に左右され、ＤＡＣは、複数の磁束量子
を特徴とする最終状態にある。更に、ＩＡＳＹＭ～ｍＩｃｉｒｃの場合、ＤＡＣの最終状態は、確率的であり、確定的でない。例えば、ＤＡＣは、ｍ又は（ｍ－１）個の磁束量子を特徴とする最終状態にあることができる。超伝導集積回路の動作中に、より一貫した結果を得るために、ＤＡＣを、基底状態又は少なくとも同じ状態にリセットすることが望ましい。
３．
の場合、ＤＡＣは、単一パルスによって基底状態の方に移動する。
４．
の場合、ＤＡＣは、基底状態の方に移動するか又は同じ状態のままでいる。
別の例は、第１のピークが負であり、ピーク電流Ｉｐｅａｋがピーク電流２０８である図２Ａの時間間隔２０４ｂである。この例における超伝導集積回路の挙動は、上述の例に記載の挙動に類似していることができる。
ＩＭＡＸで開始し、ΔＰＷＲ＜ＩＣＩＲＣ／２だけ減少する各電力レベルを各々有する時間間隔の繰り返しは、異なる非対称性でＤＡＣの集団をリセットすることができる。
実際に、ＩＭＡＸは、一般的に、チップ上の最大非対称電流よりも大きいか、又はリセットされるべきＤＡＣのセットにおけるチップ上のＤＡＣの非対称電流よりも少なくとも大きい。
ＤＡＣをリセットするために、ＤＡＣのＣＪＪループに印加される電流ＩＰＷＲの各値の直後に－｜ＩＰＷＲ｜の電流が続く。
増加分ΔＰＷＲを下記のように表すことができる。
ΔＰＷＲ＝α×Φ０／ＬＢＯＤＹ
幾つかの実装形態において、α＜０．５の制約を満たすことが望ましい。
ΔＰＷＲ及びＩＭＡＸが判定されると、手法は、下記のように、ＩＭＡＸからゼロまでのＮ＋１個の電力レベルのリストを生成する。
｛＋ＩＰＷＲ（０），－ＩＰＷＲ（０），＋ＩＰＷＲ（１），－ＩＰＷＲ（１），．．．＋ＩＰＷＲ（Ｎ－１），－ＩＰＷＲ（Ｎ－１），＋ＩＰＷＲ（Ｎ），－ＩＰＷＲ（Ｎ），０．０｝
ここで、ＩＰＷＲ（０）＝ＩＭＡＸ、ＩＰＷＲ（Ｎ）＝ＩＰＷＲ（Ｎ－１）－ΔＰＷＲ及びＩＰＷＲ（Ｎ）＝ΔＰＷＲである。
リストの長さは、ＩＭＡＸ及びΔＰＷＲの値に左右されることがあり、チップ上のＤＡＣをリセットするのに要する時間は、リストの長さに左右されることがある。より長いリストは、一般的に、ＤＡＣをリセットするのに要するより長い時間になる。最大数のＤＡＣを回復するのに必要な最短リストを生成することは有益である。
幾つかの実装形態において、全ＤＡＣをリセットするのに必要な合計時間を短縮するために、電力レベルのリストの長さとリセット可能なＤＡＣの数との間でトレードオフを実行することができる。この場合、パルスの適切なシーケンスを形成することにより、ＩＭＡＸよりも大きい非対称性を有するＤＡＣを、個別にリセット（回復）することができる。
１つの手法は、室温測定に基づいて電力電流のリストを生成し、低温測定を用いてリストを改善することである。
図３Ｃは、本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法３００ｃの実装形態の例のフローチャートである。当業者は、代替の実装形態において、特定の動作を省略し、及び／又は追加動作を追加することができることが分かるが、方法３００ｃは、動作３５４～３７２を含む。当業者は、動作の図示の順序が、単に例示的な目的で示され、代替の実装形態において、変わることができることが分かる。
３５４では、方法３００ｃを呼び出す。幾つかの実装形態において、超伝導集積回路の要素が超伝導である温度に超伝導集積回路が冷却されており、読み出し回路が動作可能であり、超伝導集積回路は較正の準備ができていると、方法３００ｃを呼び出す。
３５６では、システムは、ＤＡＣのセットのＣＪＪにおけるジョセフソン接合部の対のジョセフソン接合部の臨界電流の間の非対称性の推定値に基づいて、接合部非対称性γのレベルを判定する。幾つかの実装形態において、推定値は、最悪（即ち、最大又は上限）の非対称性の推定値である。室温測定値を使用して、接合部非対称性γのレベルを判定することができる。ａ）超伝導集積回路における又はそれに近いジョセフソン接合部（又はジョセフソン接合部検査構造体）の室温における臨界電流の変動（例えば、標準偏差）を測定し、次に、ｂ）最悪の接合部非対称性を推定することにより、チップに関する最悪の接合部非対称性γを推定することができる。幾つかの実装形態において、最悪の接合部非対称性を推定することは、標準偏差に６を掛けることを含む。幾つかの実装形態において、オンチップの変動のために、接合部非対称性の値は、－０．１５＜γ＜０．１５の範囲にあることができる。
３５８では、システムは、ＣＪＪ１０６における２つの接合部の臨界電流の合計に対応するＤＡＣのセットの平均臨界電流
を推定する。室温測定値を使用して、平均臨界電流を推定することができる。ＤＡＣのセットをリセットするのに必要な電力線上の最小電流を、
と表すことができる。
３６０では、システムは、ＤＡＣのサブセットを特徴付けるパラメータを測定する。幾つかの実装形態において、ＤＡＣのサブセットは、少なくともより大きい本体インダクタンスを有するＤＡＣを含む。ＤＡＣの本体インダクタンスは、一般的に、意図的に知られている。パラメータは、循環ビット重みＩｃ、ＤＡＣ臨界電流、要素アナログ線（即ち、ＡＤＤＲ線及び／又はＴＲＩＧ線）とＣＪＪ１０６との間の相互インダクタンスを含むことができる。ＤＡＣ臨界電流を使用して、３５８で得られる平均臨界電流の推定値を改善することができる。
３６２では、システムは、電力レベルＩＰＷＲのリストを生成する。正の電力レベルは、ＩＭＡＸで開始し、徐々にゼロまで減少する。負の電力レベルは、－ＩＰＷＲで開始し、徐々にゼロまで増加する。電力レベルのリストの例は、下記の通りである。
｛＋０．４５、－０．４５、＋０．３、－０．３、＋０．１５、－０．１５、０．０｝
３６４では、システムは、ＣＪＪリセットパルスを第１の電力レベルに印加し、チップ上のＤＡＣのセットの１つ又は複数のＤＡＣをリセットする。３６６では、システムは、別の電力レベルがあるかどうかを判定する。別の電力レベルがある場合（「イエス」）、方法は、制御を３６４に戻し、システムは、別のＣＪＪリセットパルスを次の電力レベルに印加する。
リセットパルスが全電力レベルに印加されており、次の電力レベルがない場合（「ノー」）、方法は、３６８に進み、システムは、リセットエラーを検査する。３７０では、システムは、リセットエラーがあるかどうかを判定する。リセットエラーを検出した場合、手続きを、ＩＭＡＸのより高い値に対して繰り返すことができる。リセットエラーを検出しなくなるまで、１つ又は複数の繰り返しを行うことができる。リセットエラーを検出した場合（「イエス」）、制御を３６２に戻し、システムは、電力レベルの別のリストを生成する。リセットエラーを検出しない場合（「ノー」）、方法は、３７２に進み、方法は、終了する。
本出願に記載の技術の利益は、下記を含むことができる。リセットされるＤＡＣのセットにおけるＤＡＣに属する段を、同じ状態に初期化し、これにより、ＤＡＣの初期化のエラーを除去又は少なくとも減少することができる。リセットされるＤＡＣのセットにおける各ＤＡＣを、ＤＡＣの各々の正確な基底状態（即ち、ＤＡＣのポテンシャルエネルギーの大域的最小値に対応する状態）に初期化することができる。
分布アニーリングリセット
超伝導回路は、１つ又は複数の多段ＤＡＣを含み得る。１つの実装形態において、多段ＤＡＣは、４段ＤＡＣである。多段ＤＡＣの各段を、各電力線（ＰＷＲ）及びアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）の各対の結合によって制御することができる。４段ＤＡＣの４つの段を、同じＰＷＲ線によって制御することができる。幾つかの実装形態において、アドレス指定線（ＡＤＤＲ及びＴＲＩＧ）の一方の対は、４段ＤＡＣのより高い２つの段を制御することができ、アドレス指定線（ＡＤＤＲ及びＴＲＩＧ）の別の対は、より低い２つの段を制御することができる。他の実装形態において、４段ＤＡＣのより高い２つの段を制御するアドレス指定線（ＡＤＤＲ又はＴＲＩＧ）の１つを使用して、より低い２つの段を制御することもできる。
超伝導回路は、例えば、量子プロセッサ又は量子プロセッサの一部であり得る。
図４は、本開示によるＤＡＣアレイ４００（ここでＤＡＣプラケットとも呼ばれる）の実装形態の例の概略図である。ＤＡＣアレイ４００は、Ｎ個のＤＡＣ４００－１、４００－２、．．．４００－Ｎ（ここで、Ｎ≧２である）を含む。図４の実装形態の例のＤＡＣアレイ４００は、少なくとも３つのＤＡＣを含む。Ｎ＝３の場合、ＤＡＣアレイ４００は、３つのＤＡＣを含む。
ＤＡＣアレイ４００の各ＤＡＣは、超伝導ＤＡＣ（例えば、図１の超伝導ＤＡＣ１００）であり得る。例えば、ＤＡＣ４００－１は、超伝導ループ４０２、インダクタンス４０４及びＣＪＪ４０６を含む。
ＤＡＣアレイ４００の各ＤＡＣを、各電力線及びアドレス指定線の各対の結合によって制御することができる。例えば、ＤＡＣ４００－１を、電力線４０８（ＰＷＲ１）及びアドレス指定線４１０（ＡＤＤＲ１）及び４１２（ＴＲＩＧ１）によって制御することができる。他の実装形態において、各ＤＡＣを、電力線及び単一アドレス指定線又は電力線及び複数のアドレス指定線によって制御することができるものとする。幾つかの実装形態において、電力線を複数のＤＡＣの間で共有し得、単一アドレス指定線又は複数のアドレス指定線を複数のＤＡＣの間で共有し得る。
ＤＡＣアレイ４００の各ＤＡＣは、準安定状態がＲＦ－ＳＱＵＩＤの本体（例えば、図１の超伝導ＤＡＣ１００のループ１０２）に貯蔵される整数の磁束量子に対応することができる多安定無線周波数超伝導量子干渉デバイス（ＲＦ－ＳＱＵＩＤ）であり得る。超伝導ＤＡＣは、本出願で磁束貯蔵デバイス及びプログラマブル磁気メモリとも呼ばれる。プログラミング中に、ＤＡＣの状態を、所定の最大単一磁束量子（ＳＦＱ）まで、極性が正又は負の整数の磁束量子によって調整することができる。
ＲＦ－ＳＱＵＩＤを、ゼロ状態にリセットすることもできる。ゼロ状態は、基底状態であり得る。ＤＡＣを所望の状態にプログラムすることは、通常、ゼロ状態から開始する。ゼロ状態を、リセット手続きによって達成することができる。ＤＡＣを、既知又は未知の状態からリセットすることができる。
ＤＡＣをリセットする１つの手法は、電力線（ＰＷＲ）をゼロに設定すること及び循環電流がゼロである最低エネルギーゼロＳＦＱ状態にＤＡＣが達するまで同時にＤＡＣを「プログラム解除する」遷移状態に１つのＳＦＱを確実にするのに十分大きい振幅でアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）にパルスを印加することを含む。手続き中に、同じアドレス指定線に通信可能に結合されるＤＡＣは、同じ信号を受信することができ、同時にリセット可能である。
幾つかの実装形態において、ＤＡＣに通信可能に結合される電力線及びアドレス指定線を作動させ、パルスのシーケンスをＤＡＣに同時に印加するようにすることにより、複数のＤＡＣをリセットする。幾つかの実装形態において、ＤＡＣをリセットすることは、パルスのシーケンスを異なる電力レベルで印加することを含むことができる。パルスのシーケンスを異なる電力レベルで印加することは、ＤＡＣのリセット中に印加されるパルスの数を増加することができる。
ＤＡＣをリセットすることは、ＤＡＣが超伝導状態から通常（非超伝導）状態に遷移するようにすることができるＤＡＣの臨界電流を超えるパルスのシーケンスを印加することを含むことができる。超伝導状態と通常状態との間の繰り返し遷移は、超伝導集積回路の温度の上昇を引き起こすことがある。超伝導集積回路の温度の上昇は、例えば、較正及び／又は動作中に、超伝導集積回路の性能に影響を与えることがある。
温度の上昇の影響を緩和する１つの手法は、超伝導集積回路が超伝導状態と通常状態との間の繰り返し遷移に起因する熱を放散し、及び超伝導集積回路が基準温度に戻るのに少なくとも十分な時間を待つことである。基準温度は、ＤＡＣをリセットする前の超伝導集積回路の動作温度である。実際に、待ち時間は、数秒のオーダーであり得る。
待ち時間を除去又は少なくとも減少することは有益である。数秒の遅延は、較正及び／又は問題解決に悪影響を与えることがある。例えば、量子プロセッサの場合、ＤＡＣのリセットに起因する遅延は、量子プロセッサが結果を返すのに要する時間を増大することがある。
本開示は、アドレス指定線を２つ以上のグループに分割し、同時に各グループに属するアドレス指定線に通信可能に結合されるＤＡＣをリセットするシステム及び方法を説明する。これらのシステム及び方法は、本出願で分布アニーリングリセットとも呼ばれる。
グループを連続的及び／又は同時にリセットし得る。ａ）リセット手続きに対する所望の持続期間、及びｂ）リセット手続き中に超伝導集積回路が達するピーク温度に対する許容値に少なくとも部分的に基づいてグループの数を選択し得る。
幾つかの実装形態において、所望の持続期間は、所定の持続期間閾値未満である。幾つかの実装形態において、ピーク温度に対する許容値は、所定の温度閾値未満の温度である。
ＤＡＣのグループに属するアドレス指定線を作動させることにより、複数のＤＡＣを同時にリセットすることができる。作動されるグループ以外のグループにおけるアドレス指定線に通信可能に結合されるＤＡＣは、ＤＡＣの現在の状態のままであり得、即ち、それらのＤＡＣの本体に貯蔵される磁束量子の数は、変わらないままであり得る。
分布アニーリングリセットを実行する１つの手法は、ａ）アドレス指定線のサブセットを選択し、アニーリング電力シーケンス（例えば、上述のアニーリング電力シーケンス）を使用し、アドレス指定線のサブセットに通信可能に結合されるＤＡＣのグループをＤＡＣのゼロ状態にリセットし、次に、ｂ）アドレス指定線の他のサブセットに対して繰り返し、ＤＡＣの他のグループをリセットすることである。
別の手法は、ａ）アニーリング電力レベルのシーケンスを定義し、ｂ）第１の電力レベルに対して、次々にパルスのシーケンスをＤＡＣの各グループに印加し、ｃ）各電力レベルについて繰り返すことである。
多くの基準を満たすために、ＤＡＣのグループを選択することができる。例えば、同時にアドレス指定されるＤＡＣの平均数が少なくとも略同じである（即ち、同時にアドレス指定されるＤＡＣの平均数が所定の許容範囲内で変わる）ように、グループを選択することができる。１つの実装形態において、同時にアドレス指定されるＤＡＣの平均数は、１０％の許容範囲内で変わる。別の実装形態において、同時にアドレス指定されるＤＡＣの平均数は、同時にアドレス指定されるＤＡＣの数の標準偏差が同時にアドレス指定されるＤＡＣの平均数の２５％であるような許容範囲内で変わる。
別の例において、各グループの構成ＤＡＣを同様に、超伝導集積回路にわたって少なくとも略均一に分布させるように、ＤＡＣのグループを選択する。
図５Ａは、本開示による１対のＤＡＣの各ＤＡＣの各電力線に印加される時間依存信号５０２及び５０４の例のプロット５００ａである。１対のＤＡＣの各ＤＡＣは、超伝導ＤＡＣ（例えば、図１の超伝導ＤＡＣ）であり得る。
図５Ｂは、本開示による図５Ｂに参照される同じ対のＤＡＣの各ＤＡＣの各ＣＪＪループに印加される時間依存信号５０６及び５０８の例のプロット５００ｂである。
超伝導量子プロセッサ（Ｐ１６プロセッサと呼ばれる）を含む超伝導集積回路の実装形態の例において、本出願に記載のシステム及び方法は、１２８個の電力チャネル及び５７個のアドレス指定チャネルを有する８６，７３６個の４段ＤＡＣを制御することができる。超伝導量子プロセッサ（Ｐ６プロセッサと呼ばれる）を含む超伝導集積回路の実装形態の別の例において、本出願に記載のシステム及び方法は、２９個の電力チャネル及び６１個のアドレス指定チャネルを有する１０，２９６個の４段ＤＡＣを制御することができる。
図５Ａ及び図５Ｂにおいて、２つのＤＡＣが共通アドレス指定線を有する場合でも、信号は、ＤＡＣ１及びＤＡＣ２を異なる時刻にリセットさせる。処理は、ＤＡＣ１に対して図２Ａ、図２Ｂ、図３Ａ、図３Ｂ及び図３Ｃを参照して上述のプロトコルを用いてＤＡＣ１をリセットし、次に、ＤＡＣ２をリセットすることと基本的に同等である。
図６Ａは、本開示による１対のＤＡＣ（ＤＡＣ１及びＤＡＣ２）の各ＤＡＣの各電力線に印加される時間依存信号６０２及び６０４の例のプロット６００ａである。信号６０２及び６０４を、多くの電力レベルの各々でＤＡＣ１及びＤＡＣ２の電力線に印加することができる。信号６０２及び６０４を連続的に印加し得る。信号６０２及び６０４は、互いに同じであり得る。信号６０２及び６０４は、重複し得る。
図６Ｂは、本開示による図６Ａに参照される同じ対のＤＡＣの第１のＤＡＣ（ＤＡＣ１）のＣＪＪループに印加される時間依存信号６０６の例のプロット６００ｂである。
図６Ｃは、本開示による図６Ａ及び図６Ｂに参照される同じ対のＤＡＣの第２のＤＡＣ（ＤＡＣ２）のＣＪＪループに印加される時間依存信号６０８の例のプロット６００ｃである。
図７Ａは、本開示によるＤＡＣの電力線に印加される時間依存信号７０２の例のプロット７００ａである。信号７０２は、ＤＡＣの本体に印加される電流である。
図７Ｂは、本開示による図７Ａに参照される同じＤＡＣのＣＪＪループに印加される時間依存信号７０４の例のプロット７００ｂである。信号７０４は、ＣＪＪループに印加される磁束である。
図８Ａは、本開示による１対のＤＡＣの各ＤＡＣ（ＤＡＣ１及びＤＡＣ２）の各電力線に印加される時間依存信号８０２及び８０４の例のプロット８００ａである。
図８Ｂは、本開示による図８ＡのＤＡＣ１のアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）に印加される時間依存信号８０６の例のプロット８００ｂである。
図８Ｃは、本開示による図８ＡのＤＡＣ２のアドレス指定線（ＡＤＤＲ及びＴＲＩＧ）に印加される時間依存信号８０８の例のプロット８００ｃである。
アドレス指定線の対における信号の加法結合によってのみＤＡＣを作動させることができると仮定して、ｌ本のアドレス指定線から選択されるアドレス指定線の対を作動させることによってアドレス可能なＤＡＣの数ＮＤＡＣを、下記のように表すことができる。
ＮＤＡＣ＝ｌ！／［２×（ｌ－２）！］
例えば、６本のアドレス指定線から選択されるアドレス指定線の対を作動させることにより、１５個のＤＡＣをアドレス指定することができる。
実際に、２つのＤＡＣの一方を、線上の信号の加法結合によって作動させ、他方のＤＡＣを、線上の信号の減法結合によって作動させる場合（例えば、加法結合（＋１、＋１）及び減法結合（＋１、－１））、２つのＤＡＣは、同じ対のアドレス指定線を共有することができる。
図９Ａは、本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法の例のフローチャート９００ａである。図９Ａに例示の分布アニーリングリセットを実行する方法は、下記を含む。
・アドレス指定線をＮＧ個のグループＧ１、Ｇ２、．．．ＧＮＧに分割し、各グループのサイズは、ｍ／２であり、
・
に対して、
・
に対して、
・グループＧｉ及びＧｊを結合し、
・パルスのシーケンスを印加して、グループＧｉ及びＧｊにおけるアドレス指定線に通信可能に結合されるアドレス可能ＤＡＣをリセットさせる。
１つの実装形態において、アドレス指定線をグループに分割することは、ａ）チップ温度が所定の閾値を超えて増加することなく、同時に作動可能な偶数ｍのアドレス指定線を判定することと、ｂ）アドレス指定線をサイズｍ／２のグループに分割することとを含むことができる。
有利には、図９Ａに記載の方法を含む本出願に記載の技術は、リセット手続き中にチップの加熱を減少することができる。例えば、有利には、本出願に記載の技術は、リセット手続き中に超伝導量子プロセッサにおける量子ビット及び他の超伝導デバイスの加熱を減少することができる。幾つかの実装形態において、リセット後のチップの温度は、グループの数に関して非線形である。例えば、グループの数を２倍にすると、温度の上昇が半分を超えることがある。
当業者は、代替の実装形態において、特定の動作を省略し、及び／又は追加動作を追加することができることが分かるが、方法９００ａは、動作９０２～９１４を含む。当業者は、動作の図示の順序が、単に例示的な目的で示され、代替の実装形態において、変わることができることが分かる。
９０２では、方法９００ａを呼び出す。幾つかの実装形態において、超伝導集積回路の要素が超伝導である温度に超伝導集積回路が冷却されており、読み出し回路が動作可能であり、超伝導集積回路は較正の準備ができていると、方法９００ａを呼び出す。
９０４では、システムは、アドレス指定線をグループに分割する。システムは、上述のように、アドレス指定線をグループに分割することができる。例えば、ａ）リセット手続きに対する所望の持続期間、及び／又はｂ）リセット手続き中に超伝導集積回路が達するピーク温度に対する許容値に少なくとも部分的に基づいてグループを選択し得る。別の例において、各グループの線を作動させることによってリセットされるＤＡＣを、超伝導集積回路にわたって少なくとも略均一に分布させるように、グループを選択することができる。
９０６では、システムは、ループ変数を初期化する。ループ変数を初期化することは、上述の説明でｉ＝１及びｊ＝ｉ＋１を初期化することを含むことができる。９０８では、システムは、パルスのシーケンスを印加して、ＤＡＣのサブセットをリセットする。ＤＡＣのサブセットは、アドレス指定線の１つ又は複数のグループに属するアドレス指定線によって作動されるＤＡＣであり得る。パルスのシーケンスを選択し、グループＧｉ及びＧｊにおけるアドレス指定線に通信可能に結合されるアドレス可能ＤＡＣをリセットさせることができる。図９００ｂ（下記）は、パルスシーケンスの例を示す。
９１０では、システムは、結合されるべきより多くのグループがあるかどうかを判定する。より多くのグループがある場合、方法９００ａは、９０８に戻り、パルスの別のシーケンスを印加して、ＤＡＣの別のサブセットをリセットする。結合されるべきより多くのグループがない場合、方法９００ａは、９１２に進み、システムは、別のグループがあるかどうかを判定する。別のグループがある場合、方法９００ａは、９０８に戻る。より多くのグループがないとシステムが判定した場合、方法は、９１４に進み、方法は、終了する。
図９Ｂは、本開示による図９Ａの分布アニーリングリセット手続きに対するパルスシーケンスの例の表９００ｂである。
表９００ｂは、３つのグループＧ１、Ｇ２及びＧ３に配置された６つのアドレス指定線ａ１、ａ２、ａ３、ａ４、ａ５及びａ６を含む。グループＧ１は、アドレス指定線ａ１及びａ２からなる。グループＧ２は、アドレス指定線ａ３及びａ４からなる。グループＧ３は、アドレス指定線ａ５及びａ６からなる。アドレス指定線ａ１、ａ２、ａ３、ａ４、ａ５及びａ６の２つのアドレス指定線を作動させて、各ＤＡＣをリセットすることができる。
表９００ｂにおける各行は、２つの作動アドレス指定線の結合に対応する。例えば、行１は、作動アドレス指定線ａ１及びａ２の結合に対応する。各アドレス指定線の作動を、各列における「１」によって表９００に示す。作動されていない各アドレス指定線を、各列における「０」によって表９００に示す。
空白は、アドレス指定線が作動されていない（事実上「０」）ことを示し、グループの識別に役立つために使用される。
表９００ｂは、グループの対結合を示す。例えば、表９００ｂの行１～６において、グループＧ１及びＧ２を同時にリセットする。各行に対して（即ち、作動アドレス指定線の各結合について）、分布アニーリングリセット手続きは、パルスのシーケンスをアドレス可能ＤＡＣに印加するようにする。アドレス可能ＤＡＣは、作動アドレス指定線に通信可能に結合されたＤＡＣである。アドレス可能ＤＡＣに印加されたパルスのシーケンスは、アドレス可能ＤＡＣをリセットさせる。
表９００ｂの行７～１２において、グループＧ２及びＧ３を同時にリセットし、表９００ｂの行１３～１８において、グループＧ１及びＧ３を同時にリセットする。
図１０Ａは、本開示による超伝導集積回路におけるＤＡＣのセットをリセットする方法１０００ａの別の例のフローチャートである。図１０Ａに例示の分布アニーリングリセットを実行する方法１０００ａは、下記を含む。
・チップ温度が所定の温度閾値を超えて増加することなく、同時に作動可能な偶数ｍのアドレス指定線を判定する。
・アドレス指定線をＮＧ個のグループに分割し、サイズｍ／２のアドレス指定線の各グループである。
・各グループでアドレス可能な各ＤＡＣのアドレス指定を可能にする列を計算する（又は線を結合することができる場合、線の結合によってアドレス可能な全ＤＡＣをアドレス指定する）。
・各アドレス指定線に対して、ＡＤＤＲ線及びＴＲＩＧ線への信号の加法結合のために下記のように表すことができる、アドレス可能ＤＡＣの総数に等しいサイズの配列を生成する。
ＮＤＡＣ＝ｌ！／［２×（ｌ－２）！］（ここで、ｌは、アドレス指定線の数である）
・
に対して、
・
に対して、
・グループＮｉ及びＮｊにおける全線に列Ｓを印加して、アドレス指定線Ａｉ及びＡｊに通信可能に結合されるアドレス可能ＤＡＣをリセットさせる。
当業者は、代替の実装形態において、特定の動作を省略し、及び／又は追加動作を追加することができることが分かるが、方法１０００ａは、動作１００２～１０１８を含む。当業者は、動作の図示の順序が、単に例示的な目的で示され、代替の実装形態において、変わることができることが分かる。
１００２では、方法１０００ａを呼び出す。幾つかの実装形態において、超伝導集積回路の要素が超伝導である温度に超伝導集積回路が冷却されており、読み出し回路が動作可能であり、超伝導集積回路は較正の準備ができていると、方法１０００ａを呼び出す。
１００４では、システムは、同時に作動される線の数ｍを判定する。１００６では、システムは、線をサイズｍ／２のグループに分割する。他の実装形態において、システムは、線を他のサイズ（例えば、ｍ／３又はｍ／４）のグループに分割する。１００８では、システムは、パルスのシーケンスを計算し、ＤＡＣのサブセットをリセットする。線をグループに分割し、パルスのシーケンスを計算することは、図９００ａを参照して上述される。図１０００ｂは、パルスシーケンスの例を示す。
１０１０では、システムは、アドレス可能ＤＡＣのための配列を生成する。１０１２では、システムは、グループの結合（例えば、２つのグループの結合（本出願で対結合とも呼ばれる））における線に列を印加する。１０１４では、システムは、結合すべき別のグループがあるかどうかを判定する。別のグループがある場合、方法１０００ａは、１０１２に戻り、パルスの別のシーケンスを印加して、ＤＡＣの別のサブセットをリセットする。結合されるべきより多くのグループがない場合、方法１０００ａは、１０１６に進み、システムは、別のグループがあるかどうかを判定する。別のグループがある場合、方法１０００ａは、１０１２に戻る。より多くのグループがないとシステムが判定した場合、方法は、１０１８に進み、方法は、終了する。
図１０Ｂは、本開示による図１０Ａの分布アニーリングリセット手続きに対するパルスシーケンスの例の表１０００ｂである。
表１０００ｂは、４つのグループＧ１、Ｇ２、Ｇ３及びＧ４に配置された８つのアドレス指定線ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７及びａ８を含む。グループＧ１は、アドレス指定線ａ１及びａ２からなる。グループＧ２は、アドレス指定線ａ３及びａ４からなる。グループＧ３は、アドレス指定線ａ５及びａ６からなる。グループＧ４は、アドレス指定線ａ７及びａ８からなる。アドレス指定線ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７及びａ８の２つのアドレス指定線を作動させて、各ＤＡＣをリセットすることができる。
表１０００ｂを、下記のように投入する。表１０００ｂに示す例の各グループにおいて、唯一の利用できる列は、（＋１、＋１）である。第１に、線ａ１～ａ４が＋１であり、残りが０である第１の列を与えるために、グループ１をグループ２に結合する。第２に、線ａ１、ａ２、ａ５及びａ６が＋１であり、残りが０である第２の列を与えるために、グループ１をグループ３に結合する。第３に、線ａ１、ａ２、ａ７及びａ８が＋１であり、残りが０である第３の列を与えるために、グループ１をグループ４に結合する。
第４に、線ａ３～ａ６が＋１であり、残りが０である第４の列を与えるために、グループ２をグループ３に結合する。第５に、線ａ３、ａ４、ａ７及びａ８が＋１であり、残りが０である第５の列を与えるために、グループ２をグループ４に結合する。第６に、線ａ５～ａ８が＋１であり、残りが０である第６の列を与えるために、グループ３をグループ４に結合する。
一般的に、図１０Ａの方法１０００ａは、図９Ａの方法９００ａよりも効率的であり得、方法１０００ａで使用されるリセットパルスの総数は、方法９００ａで使用されるリセットパルスの総数以下であり得る。
少なくとも上述の理由のため、２０本の線のみを同時に作動させるのが望ましい、６０本のアドレス指定線を有する回路のシナリオの例において、線を、１０本の線のグループに分割する。６つのグループがあり、各グループを、合計１５個の列で互いに作動させることができる。
線に、（特定の順序でなく）ラベルＬ１～Ｌ６０を付け、線を番号によってグループ化する場合、６つのグループは、Ｌ１～Ｌ１０、Ｌ１１～Ｌ２０、Ｌ２１～Ｌ３０、Ｌ３１～Ｌ４０、Ｌ４１～Ｌ５０及びＬ５１～Ｌ６０である。ＤＡＣをリセットすることができる列を、下記のように、グループの各対における線に対して作動させることができる。
Ｌ１～Ｌ１０ Ｌ１１～Ｌ２０、Ｌ１～Ｌ１０ Ｌ２１～Ｌ３０、Ｌ１～Ｌ１０ Ｌ３１～Ｌ４０、Ｌ１～Ｌ１０ Ｌ４１～Ｌ５０、Ｌ１～Ｌ１０ Ｌ５１～Ｌ６０、
Ｌ１１～Ｌ２０ Ｌ２１～Ｌ３０、Ｌ１１～Ｌ２０ Ｌ３１～Ｌ４０、Ｌ１１～Ｌ２０ Ｌ４１～Ｌ５０、Ｌ１１～Ｌ２０ Ｌ５１～Ｌ６０、
Ｌ２１～Ｌ３０ Ｌ３１～Ｌ４０、Ｌ２１～Ｌ３０ Ｌ４１～Ｌ５０、Ｌ２１～Ｌ３０ Ｌ５１～Ｌ６０、
Ｌ３１～Ｌ４０ Ｌ４１～Ｌ５０、Ｌ３１～Ｌ４０ Ｌ５１～Ｌ６０、
Ｌ４１～Ｌ５０ Ｌ５１～Ｌ６０。
１５本の線のみを同時に作動させることができる６０本のアドレス指定線を更に有する別のシナリオにおいて、５本の線の１２個のグループを各々形成することができる。ＤＡＣをリセットすることができる列を、３つのグループの様々な結合について生成することができる。
図１１は、磁束貯蔵デバイス（例えば、ＤＡＣ）を含む、本出願に記載のシステム及び方法を組み込むことができるデジタルコンピュータ１１０２及び量子コンピュータ１１０４を含む、少なくとも１つの例示的な実装形態によるハイブリッド計算システム１１００を示す。
デジタルコンピュータ１１０２は、ＣＰＵ１１０６、ユーザインターフェース要素１１０８、１１１０、１１１２及び１１１４、ディスク１１１６、制御器１１１８、バス１１２０及びメモリ１１２２を含む。メモリ１１２２は、モジュール１１２４、１１２６、１１２８、１１３０、１１３２及び１１３４を含む。モジュール１１３４は、例えば、本出願に記載の方法により、１つ又は複数のＤＡＣをリセットするために使用可能なＤＡＣリセット命令を含む。
量子コンピュータ１１０４は、１つ又は複数の磁束貯蔵デバイス（例えば、図１のＤＡＣ１００及び／又は図４のＤＡＣアレイ４００）を組み込むことができる。量子コンピュータ１１０４は、量子プロセッサ１１３６、読み出し制御システム１１３８、量子ビット制御システム１１４０及び結合器制御システム１１４２を含む。
上述の様々な実施形態を組み合わせて、更なる実施形態を与えることができる。ここに記載の特定の教示及び定義と矛盾しない範囲で、２０１９年５月１６日に出願の「SYSTEMS AND METHODS FOR ADDRESSING DEVICES IN A SUPERCONDUCTING CIRCUIT」の国際公開第２０１９２２２５１４Ａ１号、米国特許第１０，５２８，８８６号、米国特許出願公開第２０２１／０１９０８８５号、２０１９年８月１９日に出願の「SYSTEMS AND METHODS FOR ADDRESSING DEVICES IN A SUPERCONDUCTING CIRCUIT」の米国特許出願第１６／９９６，５９５号及び２０２１年１２月２１日に出願の「SYSTEMS AND METHODS FOR CONTROLLING DEVICES IN A SUPERCONDUCTING CIRCUIT」の米国特許出願第６３／１２８，４１６号（但し、これらに限定されない）を含む、本明細書で参照され、及び／又はこの特許出願の譲受人に譲渡される出願データシートに列挙される米国特許、米国特許出願公開、米国特許出願、外国特許及び外国特許出願の全部が全体として参照により本明細書に援用される。実施形態の態様を必要に応じて修正し、様々な特許、出願及び公開のシステム、回路及び概念を使用して更なる実施形態を与えることができる。
上述の詳細な説明を踏まえて、実施形態に対するこれら及び他の変更形態がなされ得る。一般的に、下記の特許請求の範囲において、使用される用語は、本明細書及び特許請求の範囲に開示の特定の実施形態に特許請求の範囲を限定するように解釈されるべきではなく、このような特許請求の範囲に与えられる均等物の全範囲と一緒に全ての可能な実施形態を含むように解釈されるべきである。従って、特許請求の範囲は、本開示によって限定されない。

Claims (25)

  1. システムの動作の方法であって、前記システムは、超伝導集積回路及び制御器を含み、前記超伝導集積回路は、複数の磁束貯蔵デバイスを含み、前記複数の磁束貯蔵デバイスの各々は、それぞれの複合ジョセフソン接合部によって遮断される超伝導ループを含み、前記それぞれの複合ジョセフソン接合部は、ジョセフソン接合部のそれぞれの対を含み、前記複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線のそれぞれの１つ及び複数の電力線のそれぞれの１つに通信可能に結合され、前記方法は、前記制御器によって実行され、前記方法は、
    前記複数の磁束貯蔵デバイスについて、前記ジョセフソン接合部のそれぞれの対のジョセフソン接合部間の最悪の非対称性を推定することと、
    前記複数の磁束貯蔵デバイスについて、平均臨界電流を推定することと、
    前記複数の磁束貯蔵デバイスの各々の複数の電力線の前記それぞれの１つの上の電流について開始レベルを判定することであって、前記開始レベルは、前記最悪の非対称性及び前記平均臨界電流に少なくとも部分的に基づく、判定することと、
    電力レベル増加分を判定することと、
    離散的電力レベルのシーケンスを生成することであって、前記シーケンスは、
    前記開始レベルとゼロとの間の正の電力レベルであって、前記電力レベル増加分だけ減少する正の電力レベルと、
    前記開始レベルの加法逆元とゼロとの間の負の電力レベルであって、前記電力レベル増加分だけ増加し、前記正の電力レベル及び前記負の電力レベルは、前記離散的電力レベルの生成されたシーケンスで交互になっている、負の電力レベルと
    を含む、生成することと、
    前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、前記複数の磁束貯蔵デバイスの各々をリセットさせることと
    を含む、方法。
  2. 前記超伝導集積回路をリセットエラーについて検査することと、
    リセットエラーが検出される場合、前記開始レベルを更新することと
    を更に含む、請求項１に記載の方法。
  3. 前記複数の磁束貯蔵デバイスについて、前記ジョセフソン接合部のそれぞれの対のジョセフソン接合部間の最悪の非対称性を前記推定することは、前記超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々のそれぞれの臨界電流の変動を判定することを含む、請求項１に記載の方法。
  4. 前記超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々の前記それぞれの臨界電流の変動を前記判定することは、室温で前記超伝導集積回路における又はそれに隣接する１つ又は複数のジョセフソン接合部の各々の前記それぞれの臨界電流の前記変動を判定することを含む、請求項３に記載の方法。
  5. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加することは、同時に前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部にアドレス指定線の対を介して１つ又は複数のパルスを印加することを含む、請求項１に記載の方法。
  6. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加して、前記複数の磁束貯蔵デバイスの各々をリセットさせることは、前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含む、請求項１に記載の方法。
  7. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加して、超伝導ＤＡＣをリセットさせることは、前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、インダクタンスによって遮断される超伝導材料のループを含む前記超伝導ＤＡＣをリセットさせることを含み、前記インダクタンスは、前記超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つである、請求項６に記載の方法。
  8. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加して、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることは、前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、前記超伝導ＤＡＣをリセットさせることを含み、前記超伝導ＤＡＣは、前記インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合される、請求項７に記載の方法。
  9. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加して、超伝導ＤＡＣをリセットさせることは、前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、超伝導ＤＡＣをリセットさせることを含み、前記超伝導ＤＡＣは、複数の超伝導ＤＡＣの１つであり、前記複数の超伝導ＤＡＣのそれぞれの１つは、前記複数のアドレス指定線のうちのアドレス指定線の対に通信可能に結合され、動作中の前記超伝導ＤＡＣは、アドレス指定線の対によってアドレス可能であり、前記アドレス指定線の対における各アドレス指定線は、少なくとも１つの他の超伝導ＤＡＣと共有される、請求項６に記載の方法。
  10. 前記複数の磁束貯蔵デバイスの各々の複数の電力線の前記それぞれの１つの上の電流について開始レベルを判定することは、複数の電力線の前記それぞれの１つの上の電流について開始レベルを判定することを含み、前記複数の電力線のうちの各電力線は、少なくとも１つの他の超伝導ＤＡＣと共有される、請求項９に記載の方法。
  11. 前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを前記印加して、前記複数の磁束貯蔵デバイスの各々をリセットさせることは、前記離散的電力レベルのシーケンスの各電力レベルについて、前記複数の磁束貯蔵デバイスの各々の前記それぞれの複合ジョセフソン接合部に複数のアドレス指定線の前記それぞれの１つを介して１つ又は複数のパルスを印加して、前記複数の磁束貯蔵デバイスの各々を基底状態にリセットさせることを含む、請求項１に記載の方法。
  12. システムの動作の方法であって、前記システムは、超伝導集積回路及び制御器を含み、前記超伝導集積回路は、複数の磁束貯蔵デバイスを含み、前記複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線のそれぞれの対及び複数の電力線のそれぞれの１つに通信可能に結合され、前記方法は、前記制御器によって実行され、前記方法は、
    前記複数のアドレス指定線を１つ又は複数のアドレス指定線グループに分割することと、
    アドレス指定線グループの各対結合について、アドレス指定線グループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを印加して、前記複数の磁束貯蔵デバイスの１つ又は複数をリセットさせることと
    を含む、方法。
  13. 前記複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスを前記リセットさせることは、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含む、請求項１２に記載の方法。
  14. 超伝導ＤＡＣを前記リセットさせることは、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることを含み、前記インダクタンスは、前記超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つである、請求項１３に記載の方法。
  15. インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣを前記リセットさせることは、超伝導ＤＡＣをリセットさせることを含み、前記超伝導ＤＡＣは、前記インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合される、請求項１４に記載の方法。
  16. 超伝導ＤＡＣを前記リセットさせることは、超伝導ＤＡＣを基底状態にリセットさせることを含む、請求項１２に記載の方法。
  17. 前記複数のアドレス指定線を１つ又は複数のアドレス指定線グループに前記分割することは、同時に作動される前記複数のアドレス指定線の数ｍを判定することと、前記複数のアドレス指定線をサイズｍ／２のグループに分割することとを含む、請求項１２に記載の方法。
  18. 同時に作動される前記複数のアドレス指定線の数ｍを前記判定することは、前記超伝導集積回路の温度を所定の温度閾値未満に維持しながら、前記複数の磁束貯蔵デバイスの１つ又は複数をリセットさせるために作動され得る前記複数のアドレス指定線の数ｍを判定することを含む、請求項１７に記載の方法。
  19. 同時に作動される前記複数のアドレス指定線の数ｍを前記判定することは、所定の持続期間閾値未満の時間の持続期間内に前記複数の磁束貯蔵デバイスをリセットさせるために作動され得る前記複数のアドレス指定線の数ｍを判定することを含む、請求項１７に記載の方法。
  20. アドレス指定線グループの各対結合の各アドレス指定線にパルスのそれぞれのシーケンスを前記印加して、前記複数の磁束貯蔵デバイスの１つ又は複数をリセットさせることは、連続的にアドレス指定線グループの各対結合の各アドレス指定線に前記パルスのそれぞれのシーケンスを印加することを含む、請求項１２に記載の方法。
  21. システムの動作の方法であって、前記システムは、超伝導集積回路及び制御器を含み、前記超伝導集積回路は、複数の磁束貯蔵デバイスを含み、前記複数の磁束貯蔵デバイスの各々は、複数のアドレス指定線の少なくとも１つ及び複数の電力線のそれぞれの１つに通信可能に結合され、前記方法は、前記制御器によって実行され、前記方法は、
    前記制御器により、前記複数のアドレス指定線の第１のサブセット及び前記複数の電力線の第２のサブセットを判定することと、
    前記制御器により、同時に前記複数のアドレス指定線の前記第１のサブセット及び前記複数の電力線の前記第２のサブセットを作動させることにより、前記複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスをリセットさせることと
    を含む、方法。
  22. 前記複数の磁束貯蔵デバイスのうちの磁束貯蔵デバイスを前記リセットさせることは、超伝導デジタル／アナログ変換器（ＤＡＣ）をリセットさせることを含む、請求項２１に記載の方法。
  23. 超伝導ＤＡＣを前記リセットさせることは、インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣをリセットさせることを含み、前記インダクタンスは、前記超伝導材料のループの集中素子インダクタンス、分布インダクタンス、運動インダクタンス及び固有インダクタンスの少なくとも１つである、請求項２２に記載の方法。
  24. インダクタンスによって遮断される超伝導材料のループを含む超伝導ＤＡＣを前記リセットさせることは、超伝導ＤＡＣをリセットさせることを含み、前記超伝導ＤＡＣは、前記インダクタンスの少なくとも一部を介してプログラマブルデバイスに誘導通信可能に結合される、請求項２３に記載の方法。
  25. 超伝導ＤＡＣを前記リセットさせることは、超伝導ＤＡＣを基底状態にリセットさせることを含む、請求項２３に記載の方法。
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