JP2024074460A - 半導体チップ、デバッグシステム、および同期方法 - Google Patents

Abstract

【課題】ヘテロマルチコアにおいて複数のコアからのトレースデータの同期を実現する。【解決手段】半導体チップ１０は、第１の共通マーカ生成回路１４３および第２の共通マーカ生成回路１４４を備える。第１の共通マーカ生成回路１４３は、共通マーカを第２のトレースメモリ２１に送信することを要求する第１の要求信号を、第２の共通マーカ生成回路１４４に送信し、共通マーカを第１のトレースメモリ１５１に送信することを要求する第２の要求信号を第２の共通マーカ生成回路１４４から受信した場合、共通マーカを第１のトレースメモリ１５１に送信する。第２の共通マーカ生成回路１４４は、第１の要求信号を受信したときに第２のコア１１２がユーザプログラムを実行していた場合、共通マーカを第２のトレースメモリ２１に送信し、第２の要求信号を第１の共通マーカ生成回路１４３に送信する。【選択図】図１

Description

本発明は半導体チップ、デバッグシステム、および同期方法に関する。

特許文献１に記載された開発支援装置は、トレースデータとタイムスタンプとを対応付けたトレースメッセージを生成するトレースメッセージ生成回路（トレース制御回路とも言う）を備えている。特許文献１に記載されたトレースメッセージ生成回路は、マルチコアの各々からトレースデータを受け取っている。

特開２０１３－１０９６２１号公報

ヘテロジニアスマルチコア（ヘテロマルチコアとも言う）では、コア毎にトレースデータの仕様が定まっており、またコア間で命令セットが異なるため、コアごとに設計されたトレース制御回路を流用することが効率的である。言い換えると、ヘテロマルチコアでは、特許文献１のようにコア間で共通のトレース回路を設けることは困難である。ヘテロマルチコアではコア間でクロックが互いに異なっているため、複数のコアそれぞれのトレース制御回路が異なるクロックで動作することとなる。

一方、マルチコア型のマイクロコンピュータからのトレースデータを表示する際、複数のコアからのトレースデータを同期して表示することが望まれている。しかし、異なるクロックに基づくタイムスタンプ値を用いて同期を行うことは困難であるため、ヘテロマルチコアでは複数のコアからのトレースデータを同期させることが困難であった。

また、タイムスタンプ値を用いて同期を行う場合、一方のコアからのトレースデータに対応付けられたタイムスタンプの値と、他方のコアからのトレースデータに対応付けられたタイムスタンプの値とが一致している必要がある。しかし、同一のタイムスタンプに対応付けられた２つのトレースデータが存在する保証はない。したがって、ヘテロマルチコアでは、タイムスタンプ値を用いてトレースデータを同期させることが困難であった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体チップは、第１の共通マーカ生成回路および第２の共通マーカ生成回路を備える。第１の共通マーカ生成回路は、第１のコアがユーザプログラムを実行している場合、共通マーカを第２のトレースメモリに送信することを要求する第１の要求信号を、第２の共通マーカ生成回路に送信し、共通マーカを第１のトレースメモリに送信することを要求する第２の要求信号を第２の共通マーカ生成回路から受信した場合、共通マーカを第１のトレースメモリに送信する。第２の共通マーカ生成回路は、第１の要求信号を受信したときに第２のコアがユーザプログラムを実行していた場合、共通マーカを第２のメモリに送信し、第２の要求信号を第１の共通マーカ生成回路に送信する。

一実施の形態によれば、デバッグシステムは、半導体チップと、共通マーカに基づいて、第１のコアからのトレースデータと第２のコアからのトレースデータを同期させて表示するホストコンピュータとを備える。

一実施の形態によれば、同期方法は、第１のコアがユーザプログラムを実行している場合、共通マーカを第２のトレースメモリに送信することを要求する第１の要求信号を、第１の共通マーカ生成回路から第２の共通マーカ生成回路に送信するステップを含む。そして、同期方法は、第２の共通マーカ生成回路が第１の要求信号を受信したときに第２のコアがユーザプログラムを実行していた場合、共通マーカを第１のトレースメモリに送信することを要求する第２の要求信号を第２の共通マーカ生成回路から第１の共通マーカ生成回路に送信し、共通マーカを第２の共通マーカ生成回路から第２のトレースメモリに送信するステップを含む。そして、同期方法は、第１の共通マーカ生成回路が第２の要求信号を受信した場合、共通マーカを第１の共通マーカ生成回路から第１のトレースメモリに送信するステップを含む。

前記一実施の形態によれば、ヘテロマルチコアにおいて複数のコアからのトレースデータを同期できる。

図１は、実施形態１にかかるデバッグシステムの構成を示すブロック図である。 図２は、実施形態１にかかる同期方法の流れを示すシーケンス図である。 図３は、実施形態１にかかる第１の共通マーカ生成回路の構成を示すブロック図である。 図４は、第１のトレースメモリまたは第２のトレースメモリに記憶されるデータの概要を示す概略図である。 図５は、第１のトレースデータおよび第２のトレースデータを同期させて表示させた画面を示す概略図である。

図１は、実施形態１にかかるデバッグシステム１の構成を示すブロック図である。デバッグシステム１は、半導体チップ１０、エミュレータ２０、およびホストコンピュータ３０を備えている。

半導体チップ１０は、ヘテロマルチコア１１、デバッグ制御回路１２、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）インタフェース１３、第１の半導体回路１４、および第２の半導体回路１５を備えている。半導体チップ１０は、ターゲットとなるヘテロマルチコア１１が搭載されたターゲットチップである。

ヘテロマルチコア１１は、ヘテロジニアスなマルチコアであり、第１のコア１１１および第２のコア１１２を備えている。第１のコア１１１の種類と第２のコア１１２の種類は互いに異なっている。

第１のコア１１１の動作クロックと第２のコア１１２の動作クロックとは互いに異なっている。後述する第１のトレース制御回路１４１、第１の共通マーカ生成回路１４３、および第１のブレーク検出回路１５２は、第１のコア１１１のクロックに同期して動作してもよい。後述する第２のトレース制御回路１４２、第２の共通マーカ生成回路１４４、および第２のブレーク検出回路１５３は、第２のコア１１２のクロックに同期して動作してもよい。

デバッグ制御回路１２は、ヘテロマルチコア１１におけるデバッグを制御する専用回路である。

ＪＴＡＧインタフェース１３は、ＪＴＡＧに準拠した通信信号のインタフェースである。

第１の半導体回路１４は、第１のトレース制御回路１４１、第２のトレース制御回路１４２、第１の共通マーカ生成回路１４３、および第２の共通マーカ生成回路１４４を備えている。

第１のトレース制御回路１４１は、第１のコア１１１からのトレースデータ（第１のトレースデータと言う）を取得し、第２の半導体回路１５が備える第１のトレースメモリ１５１に送信する。第１のトレース制御回路１４１は、特許文献１と同様に、第１のトレースデータにタイムスタンプを付与してもよい。

第２のトレース制御回路１４２は、第２のコア１１２からのトレースデータ（第２のトレースデータと言う）を取得し、エミュレータ２０が備える第２のトレースメモリ２１に送信する。第２のトレース制御回路１４２は、特許文献１と同様に、第２のトレースデータにタイムスタンプを付与してもよい。

第１の共通マーカ生成回路１４３は、第１のトレースデータと第２のトレースデータとを同期させる共通マーカを第１のトレースメモリ１５１に送信する回路である。第１の共通マーカ生成回路１４３は、第１の共通マーカ要求回路１４３１を備えている。

第１の共通マーカ生成回路１４３は、共通マーカを第１の共通マーカ生成回路１４３から第１のトレースメモリ１５１に送信することを要求する第２の要求信号を、第２の共通マーカ生成回路１４４から受信した場合、共通マーカを第１のトレースメモリ１５１に送信する。共通マーカは、第２の要求信号に含まれていてもよい。共通マーカは、第２の共通マーカ生成回路１４４に含まれる第２のカウンタ（不図示）を用いて生成されたＩＤ値（例：１から１６の間に含まれる整数）であってもよい。

第１の共通マーカ要求回路１４３１は、第１のコア１１１がユーザプログラムを実行している場合、共通マーカを第２の共通マーカ生成回路１４４から第２のトレースメモリ２１に送信することを要求する第１の要求信号を第２の共通マーカ生成回路１４４に送信する。第１の共通マーカ要求回路１４３１は、第１のコア１１１がユーザプログラムを実行している間、定期的に第１の要求信号を第２の共通マーカ生成回路１４４に送信してもよい。

なお、第１の共通マーカ生成回路１４３の詳細な構成については後述する。

第２の共通マーカ生成回路１４４は、上記共通マーカを第２のトレースメモリ２１に送信する回路である。第２の共通マーカ生成回路１４４は、第２の共通マーカ要求回路１４４１および第２のカウンタ（不図示）を備えている。

第２の共通マーカ生成回路１４４は、第１の要求信号を受信したときに第２のコア１１２がユーザプログラムを実行していた場合、共通マーカを第２のトレースメモリ２１に送信する。共通マーカは、第２のカウンタ（不図示）を用いて生成される。

第２の共通マーカ要求回路１４４１は、第１の要求信号を受信したときに第２のコア１１２がユーザプログラムを実行していた場合、第２の要求信号を第１の共通マーカ生成回路１４３に送信する。

第２の半導体回路１５は、第１のトレースメモリ１５１、第１のブレーク検出回路１５２、および第２のブレーク検出回路１５３を備えている。第２の半導体回路１５は、関連技術を用いて構成されてもよい。

第１のトレースメモリ１５１は、第１のトレースデータおよび共通マーカを記憶する。第１のトレースデータと共通マーカは、入力された順番通りに第１のトレースメモリ１５１に格納される。第１のトレースメモリ１５１のメモリサイズは、第２のトレースメモリ２１のメモリサイズよりも小さい。

第１のブレーク検出回路１５２は、第１のコア１１１におけるユーザプログラムの実行を監視し、設定されたブレークポイントを検出する。第１のブレーク検出回路１５２は、ブレークポイントを検出した場合、第１のコア１１１にユーザプログラムの実行を停止させる。また、第１のブレーク検出回路１５２は、ブレークポイントを検出した場合、第１のトレース制御回路１４１の動作を停止させる。第１のブレーク検出回路１５２は、ブレークポイントの検出結果を第２のブレーク検出回路１５３に出力し、第２のコア１１２をリレーブレークさせてもよい。

第２のブレーク検出回路１５３は、第２のコア１１２におけるユーザプログラムの実行を監視し、設定されたブレークポイントを検出する。第２のブレーク検出回路１５３は、ブレークポイントを検出した場合、第２のコア１１２にユーザプログラムの実行を停止させる。また、第２のブレーク検出回路１５３は、ブレークポイントを検出した場合、第２のトレース制御回路１４２の動作を停止させる。第２のブレーク検出回路１５３は、ブレークポイントの検出結果を第１のブレーク検出回路１５２に出力し、第１のコア１１１をリレーブレークさせてもよい。

エミュレータ２０は、第２のトレースメモリ２１およびトレースツール２２を備えている。

第２のトレースメモリ２１は、第２のトレースデータおよび共通マーカを記憶する。第２のトレースデータと共通マーカは、入力された順番通りに第２のトレースメモリ２１に格納される。第２のトレースメモリ２１のメモリサイズは、第１のトレースメモリ１５１のメモリサイズよりも大きい。

トレースツール２２は、第１のコア１１１および第２のコア１１２で実行されるユーザプログラムのデバッグ作業を支援する。トレースツール２２は、ホストコンピュータ３０からの制御に応じて、ＪＴＡＧインタフェース１３を介して、第１のコア１１１および第２のコア１１２にユーザプログラムを実行させる。また、トレースツール２２は、ホストコンピュータ３０からの制御に応じて、第１のトレースメモリ１５１や第２のトレースメモリ２１からデータを読み出す。

ホストコンピュータ３０は、エミュレータ２０を介して半導体チップ１０に接続されている。ホストコンピュータ３０上では、デバッガソフトウェアが動作している。ホストコンピュータ３０は、モニタやディスプレイなどの表示装置を備えている。

ホストコンピュータ３０は、トレースツール２２を介して、第１のトレースメモリ１５１から第１のトレースデータおよび共通マーカを読み出す。また、ホストコンピュータ３０は、トレースツール２２を介して、第２のトレースメモリ２１から第２のトレースデータおよび共通マーカを読み出す。ホストコンピュータ３０は、共通マーカに基づいて第１のトレースデータおよび第２のトレースデータを同期させて表示する。

なお、図１では、第１のトレースメモリ１５１が半導体チップ１０に備えられ、第２のトレースメモリ２１がエミュレータ２０に備えられているが、第１のトレースメモリ１５１および第２のトレースメモリ２１の両方が半導体チップ１０に備えられていてもよい。また、第１のトレースメモリ１５１および第２のトレースメモリ２１の両方が、エミュレータ２０に備えられていてもよい。

次に、図２を参照して、デバッグシステム１の動作の一例を説明する。まず、第１のコア１１１がユーザプログラムの実行を開始し、第１のトレースメモリ１５１への第１のトレースデータの記録が開始される（ステップＳ１０１）。第１のトレースメモリ１５１は、第１のコア１１１のクロックに従って第１のトレースデータを記録する。

このとき、第２のコア１１２はユーザプログラムの実行を停止していたものとする。この場合、第２のトレースメモリ２１への第２のトレースデータの記録が停止している（ステップＳ１０２）。

第１の共通マーカ生成回路１４３は、第１のコア１１１がユーザプログラムを実行中のため、第２の共通マーカ生成回路１４４に第１の要求信号を送信する（ステップＳ１０３）。第２の共通マーカ生成回路１４４が第１の要求信号を受信したとき、第２のコア１１２はユーザプログラムを実行していない。したがって、第２の共通マーカ生成回路１４４は、第２のトレースメモリ２１に共通マーカを送信せず、第１の共通マーカ生成回路１４３に第２の要求信号を送信しない。このとき、第２のカウンタの値が「１」であったとすると、ＩＤ値が「１」である共通マーカは生成されない。第１のトレースメモリ１５１は、第１のトレースデータの記録を継続する。

次に、第２のコア１１２がユーザプログラムの実行を開始し、第２のトレースメモリ２１への第２のトレースデータの記録が開始されたものとする（ステップＳ１０４）。第２のトレースメモリ２１は、第２のコア１１２のクロックに従って第２のトレースデータを記録する。

第１の共通マーカ生成回路１４３は、第１のコア１１１がユーザプログラムを実行中のため、第２の共通マーカ生成回路１４４に再び第１の要求信号を送信する（ステップ１０５）。第２の共通マーカ生成回路１４４が第１の要求信号を受信したとき、第２のコア１１２はユーザプログラムを実行している。したがって、第２の共通マーカ生成回路１４４は、第２のトレースメモリ２１に共通マーカを送信する（ステップＳ１０６）。第２のカウンタの値が「２」であったとすると、ＩＤ値が「２」である共通マーカが生成される。そして、第２の共通マーカ生成回路１４４は、第１の共通マーカ生成回路１４３に第２の要求信号を送信する（ステップＳ１０７）。第２の要求信号には、共通マーカ（ＩＤ値）が含まれる。

第１の共通マーカ生成回路１４３は、共通マーカ（例：２）を含む第２の要求信号を受信し、受け取った共通マーカを第１のトレースメモリ１５１に送信する（ステップＳ１０８）。

第１のコア１１１がユーザプログラムの実行を停止すると、第１のトレースメモリ１５１は第１のトレースデータの記録を停止する（ステップＳ１０９）。第１のコア１１１がユーザプログラムを実行していないため、第１の共通マーカ生成回路１４３は、第２の共通マーカ生成回路１４４に第１の要求信号を送信しない。そして、第２のコア１１２が同期ブレーク（リレーブレーク）により動作を停止し、第２のトレースメモリ２１が、第２のトレースデータの記録を停止する（ステップＳ１１０）。記録された第１のトレースデータおよび第２のトレースデータは、共通マーカに基づいて同期して表示され得る。

図２において、第１の共通マーカ生成回路１４３から第２の共通マーカ生成回路１４４に第１の要求信号を送信している理由は、第２のコア１１２がユーザプログラムを実行しているか、つまり第２のコア１１２がブレーク状態でないかを確認するためである。

第１のトレースメモリ１５１に記録された共通マーカと第２のトレースメモリ２１に記録された共通マーカとを同期化ポイントにすることで、デバッグシステム１は、第１のトレースデータと第２のトレースデータを同期できる。

次に、図３を参照して、図１に示す第１の共通マーカ生成回路１４３の構成について詳細に説明する。なお、図１と重複する要素については同じ符号を付して説明を省略する場合がある。

第１の共通マーカ生成回路１４３は、デバッグ制御回路１２、第１のトレースメモリ１５１、第１のトレース制御回路１４１、クロック生成回路１６、および第２の共通マーカ生成回路１４４に接続されている。

第１のトレース制御回路１４１は、第１のコア１１１がユーザプログラムの実行を開始したとき、つまり第１のトレースデータの記録を開始するとき、後述する第１のカウンタ１４３４にトレース開始信号を入力する。第１のトレース制御回路１４１は、第１のトレースデータの記録を停止するとき、停止信号を後述する停止制御回路１４３５に出力する。

クロック生成回路１６は、半導体チップ１０に備えられ、複数種類のクロックを後述するクロック選択回路１４３３に入力する。複数のクロックは、第１のコア１１１のクロックを含んでいる。

第１の共通マーカ生成回路１４３は、カウンタ設定レジスタ１４３２、クロック選択回路１４３３、第１のカウンタ１４３４、停止制御回路１４３５、第１の共通マーカ要求回路１４３１、および第１の共通マーカパケット生成回路１４３６を備えている。

カウンタ設定レジスタ１４３２には、ＪＴＡＧインタフェース１３およびデバッグ制御回路１２を介してカウンタ値が設定される。

クロック選択回路１４３３は、入力された複数のクロックのうちのいずれかを、第１のカウンタ１４３４に入力する。クロック選択回路１４３３は、ＪＴＡＧインタフェース１３およびデバッグ制御回路１２を介してホストコンピュータからの指示を受け取り、クロックを選択する。

第１のカウンタ１４３４は、トレース開始信号を受信した場合、つまり第１のコア１１１がユーザプログラムの実行を開始した場合、入力されたクロックに基づいてカウントを開始する。第１のカウンタ１４３４のカウンタ値と、カウンタ設定レジスタに設定されたカウンタ値が同一である場合、コンペアマッチ信号が第１の共通マーカ要求回路１４３１に出力するように構成される。第１のカウンタ１４３４は、コンペアマッチ信号を送信したときにカウンタ値をリセットしてもよい。

停止制御回路１４３５は、第１のトレース制御回路１４１から停止信号を受信すると、第１の共通マーカ要求回路１４３１の動作を停止させる。

第１の共通マーカ要求回路１４３１は、第１のカウンタ１４３４からコンペアマッチ信号を受信した場合、第１の要求信号を第２の共通マーカ生成回路１４４に送信する。

第１の共通マーカパケット生成回路１４３６は、第２の共通マーカ生成回路１４４から第２の要求信号を受信すると、受信した共通マーカ（ＩＤ値）を含む共通マーカパケットを生成する。第１の共通マーカパケット生成回路１４３６は、生成した共通マーカパケットを第１のトレースメモリ１５１に送信する。

このような構成によると、クロック選択回路１４３３で選択するクロックや、カウンタ設定レジスタ１４３２に設定されたカウンタ値に応じて、第１の要求信号の送信間隔を調整できる。

第１の要求信号の送信間隔が短い場合、第２の要求信号の受信間隔も短いため、第１のトレースメモリ１５１により多くの共通マーカが記録される。共通マーカの数が第１のトレースデータの数に比べて多すぎると、第１のトレースデータを記録できる量が減少してしまう。他方、第１の要求信号の送信間隔が長い場合、第１のトレースメモリ１５１に記録される共通マーカの数が少なくなる。第１のトレースメモリ１５１に記録される共通マーカの数が少ない場合、第１のトレースデータと第２のトレースデータを同期することが難しい。特に、第１のトレースメモリ１５１に共通マーカが記録されない場合、第１のトレースデータと第２のトレースデータを同期させることはできない。

次に、図４および図５を参照して、第１のトレースデータおよび第２のトレースデータを同期させて表示する方法について説明する。第１のトレースデータおよび第２のトレースデータを互いに区別しない場合、単にトレースデータと言う。

図４は、第１のトレースメモリ１５１または第２のトレースメモリに記憶されたデータの概要を示す概略図である。データは複数の行４１～４９を含んでいる。行４１に近いほど早く記録されており、行４９に近いほど遅く記録されている。各行は、タイムスタンプ（時間とも言う）、プログラムの行番号、逆アセンブルしたソースコード、アドレス、およびデータを含んでいる。行４６は共通マーカ（例：１０）を含むデータであり、行４１～４５および行４７～行４９はトレースデータである。トレースデータには、逆アセンブルしたソースコード、すなわち実行中の関数が記録されている。第１のトレースメモリ１５１や第２のトレースメモリ２１には、複数の共通マーカが記録されていてもよい。

ホストコンピュータ３０は、図１のトレースツール２２内のメモリ（不図示）に第１のトレースメモリ１５１に記録されたデータおよび第２のトレースメモリ２１に記録されたデータを移動させる。第１のトレースメモリ１５１に記録されたデータは、デバッグ制御回路１２およびＪＴＡＧインタフェース１３を介して移動される。ホストコンピュータ３０は、第１のトレースメモリ１５１に記録されたデータおよび第２のトレースメモリ２１に記録されたデータをそれぞれ表示するモードと、第１のトレースデータおよび第２のトレースデータを同期させて表示するモードとを備えている。ホストコンピュータ３０は、第１のトレースメモリ１５１に記録されたデータおよび第２のトレースデータに記録されたデータから共通マーカを検索し、同期表示可能になるようにデータをソートする。

ホストコンピュータ３０は、第１のトレースメモリ１５１に記憶された共通マーカと第２のトレースメモリ２１に記憶された共通マーカとを対応付ける。これにより、ホストコンピュータ３０は、第１のトレースデータと第２のトレースデータとを同期させる。ホストコンピュータ３０は、タイムスタンプをさらに用いて第１のトレースデータと第２のトレースデータを同期させてもよい。

図５は、共通マーカに基づいて第１のトレースデータと第２のトレースデータを同期して表示させた画面５０を示す。画面５０の横軸は、共通マーカに基づく時間を表している。画面５０は、第１のグラフ５１～５３および第２のグラフ５４～５６を含んでいる。第１のグラフ５１～５３は第１のコア１１１が関数Ａ～Ｃを実行した時間を表し、第２のグラフ５４～５６は第２のコア１１２が関数Ｄ～Ｆを実行した時間を表す。画面５０では、第１のグラフ５１～５３および第２のグラフ５４～５６が、共通マーカに基づいて同期して表示されている。

図５を参照することで、デバッグシステム１のユーザは、第１のコア１１１および第２のコア１１２で各関数が実行された順序を確認し、効率よくデバッグを実行できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

デバッグシステム １
半導体チップ １０
ヘテロマルチコア １１
第１のコア １１１
第２のコア １１２
デバッグ制御回路 １２
ＪＴＡＧインタフェース １３
第１の半導体回路 １４
第１のトレース制御回路 １４１
第２のトレース制御回路 １４２
第１の共通マーカ生成回路 １４３
第１の共通マーカ要求回路 １４３１
カウンタ設定レジスタ １４３２
クロック選択回路 １４３３
第１のカウンタ １４３４
停止制御回路 １４３５
第１の共通マーカパケット生成回路 １４３６
第２の共通マーカ生成回路 １４４
第２の共通マーカ要求回路 １４４１
第２の半導体回路 １５
第１のトレースメモリ １５１
第１のブレーク検出回路 １５２
第２のブレーク検出回路 １５３
クロック生成回路 １６
エミュレータ ２０
第２のトレースメモリ ２１
トレースツール ２２
ホストコンピュータ ３０
表示装置 ３１
行 ４１～４９
画面 ５０
第１のグラフ ５１～５３
第２のグラフ ５４～５６
関数 Ａ～Ｆ

Claims (9)

1. 第１のコアからのトレースデータを記憶する第１のトレースメモリに、前記第１のコアと種類が異なる第２のコアからのトレースデータと前記第１のコアからのトレースデータとを同期させる共通マーカを送信する第１の共通マーカ生成回路と、
   前記第２のコアからのトレースデータを記憶する第２のトレースメモリに前記共通マーカを送信する第２の共通マーカ生成回路と
   を備え、
   前記第１の共通マーカ生成回路は、
   前記第１のコアがユーザプログラムを実行している場合、前記共通マーカを前記第２のトレースメモリに送信することを要求する第１の要求信号を、前記第２の共通マーカ生成回路に送信し、
   前記共通マーカを前記第１のトレースメモリに送信することを要求する第２の要求信号を前記第２の共通マーカ生成回路から受信した場合、前記共通マーカを前記第１のトレースメモリに送信し、
   前記第２の共通マーカ生成回路は、
   前記第１の要求信号を受信したときに前記第２のコアがユーザプログラムを実行していた場合、前記共通マーカを前記第２のトレースメモリに送信し、前記第２の要求信号を前記第１の共通マーカ生成回路に送信する
   半導体チップ。
2. 前記第１の共通マーカ生成回路は、前記第１のコアがユーザプログラムを実行している間、前記第１の要求信号を定期的に送信する
   請求項１に記載の半導体チップ。
3. 前記第１の共通マーカ生成回路は、
   第１のコアがユーザプログラムの実行を開始した場合、カウントを開始する第１のカウンタと、
   カウンタ値が設定されるカウンタ設定レジスタと
   を備え、
   前記第１のカウンタのカウンタ値と、前記カウンタ設定レジスタに設定されたカウンタ値とが一致した場合、前記第１の要求信号を送信する
   請求項２に記載の半導体チップ。
4. 前記第１のカウンタに入力するクロックを複数のクロックから選択するクロック選択回路
   を備える請求項３に記載の半導体チップ。
5. 前記第１のトレースメモリのメモリサイズと前記第２のトレースメモリのメモリサイズが互いに異なる
   請求項３に記載の半導体チップ。
6. 請求項１に記載の半導体チップと、
   前記共通マーカに基づいて、前記第１のコアからのトレースデータと前記第２のコアからのトレースデータを同期させて表示するホストコンピュータと
   を備えるデバッグシステム。
7. 前記ホストコンピュータは、前記第１のコアで関数を実行した時間を示す第１のグラフおよび前記第２のコアが関数を実行した時間を示す第２のグラフを、前記共通マーカに基づいて同期させた画面を表示させる
   請求項６に記載のデバッグシステム。
8. 第１のコアからのトレースデータを記憶する第１のトレースメモリに、前記第１のコアと種類が異なる第２のコアからのトレースデータと前記第１のコアからのトレースデータとを同期させる共通マーカを送信する第１の共通マーカ生成回路と、
   前記第２のコアからのトレースデータを記憶する第２のトレースメモリに前記共通マーカを送信する第２の共通マーカ生成回路と
   を備えた半導体チップを用いた同期方法であって、
   前記第１のコアがユーザプログラムを実行している場合、前記共通マーカを前記第２のトレースメモリに送信することを要求する第１の要求信号を、前記第１の共通マーカ生成回路から前記第２の共通マーカ生成回路に送信するステップと、
   前記第２の共通マーカ生成回路が前記第１の要求信号を受信したときに前記第２のコアがユーザプログラムを実行していた場合、前記共通マーカを前記第１のトレースメモリに送信することを要求する第２の要求信号を前記第２の共通マーカ生成回路から前記第１の共通マーカ生成回路に送信し、前記共通マーカを前記第２の共通マーカ生成回路から前記第２のトレースメモリに送信するステップと、
   前記第１の共通マーカ生成回路が第２の要求信号を受信した場合、前記共通マーカを前記第１の共通マーカ生成回路から前記第１のトレースメモリに送信するステップと
   を含む同期方法。
9. 前記共通マーカに基づいて、前記第１のコアからのトレースデータと前記第２のコアからのトレースデータを同期させて表示するステップ
   を含む請求項８に記載の同期方法。

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