JP2024068547A - 質量分析装置 - Google Patents

Abstract

【課題】データ取得部のコストを低減する。【解決手段】本発明の一態様は、複数回の測定で得られたデータを積算して所定の質量電荷比範囲に対応する質量分析データを取得するデータ取得部（２）、を具備する質量分析装置において、データ取得部は、測定により得られたアナログ検出信号をデジタル化するADCと、n回の測定をm回繰り返す（但しnは2以上の、mは1以上の整数）繰り返し測定において、該n回の測定の測定毎に、ADCにおいてアナログ検出信号をサンプリングするタイミングを決めるクロック信号の位相が互いに異なるクロック信号を生成してADCに供給するクロック信号生成部（２２、２３）と、互いに位相が異なるクロック信号毎に、その位相が同一であるm回の測定に対応してADCで得られたデジタルデータを積算するデータ積算部（２５）と、データ積算部で積算して得られたデジタルデータを、１回の測定におけるサンプルの発生順序で出力する時系列復元部（２６）と、を備える。【選択図】図２

Description

本発明は質量分析装置に関し、さらに詳しくは、質量分析装置においてデジタル化された測定データを取得するデータ取得部に関する。

飛行時間型質量分析装置（Time-of-Flight Mass Spectrometer、以下「ＴＯＦＭＳ」と称す）では、フライトチューブ内に射出した目的イオンが該チューブ内の飛行空間を飛行してイオン検出器に到達するまでの飛行時間を記録し、飛行時間を質量電荷比（m/z）に換算することで目的イオンの質量情報を求める。ＴＯＦＭＳでは、多くの場合、同じ試料に対して複数回の測定を行い、それぞれの測定において得られた飛行時間とイオン強度（信号強度）との関係を示す飛行時間スペクトルデータを積算することによって、ＳＮ比や感度を向上させる処理が行われている（特許文献１等参照）。

ＴＯＦＭＳでは、低m/z領域におけるイオンの飛行時間は短く、該イオンに対応する検出信号は半値幅が狭いピーク波形となる。そのため、ＴＯＦＭＳのイオン検出器で得られるアナログ検出信号をデジタル化するアナログ－デジタル変換器（Analog-to-Digital Converter、以下「ＡＤＣ」と称す）には高速のサンプリング速度が必要であり、一般に、GHzオーダーのサンプリング周波数に対応するＡＤＣが使用される。こうした高速のＡＤＣから出力された、１回の測定に対応する飛行時間スペクトルデータは、その後段のデータ積算回路のメモリに一旦保持され、そのあと、複数回の繰返し測定においてそれぞれ得られた飛行時間スペクトルデータが積算回路において積算されることで最終的な飛行時間スペクトルデータが得られる。

特開２０１６－１１４４９０号公報

上述したような、ＴＯＦＭＳのデータ取得部で使用される、サンプリング周波数がGHzオーダーである高速のＡＤＣはかなり高価なデバイスである。また、GHzオーダーの周波数を有する安定したクロック信号をＡＤＣに供給するには、高価な発振器が必要である。こうしたことから、従来のＴＯＦＭＳにおけるデータ取得部のコストは高く、そのコストの削減が難しいという問題があった。

本発明は上記課題を解決するためになされたものであり、ＴＯＦＭＳを始めとする質量分析装置において、データ取得部の性能を確保しつつコストを削減することをその主たる目的としている。

上記課題を解決するために成された本発明に係る質量分析装置の一態様は、複数回の測定で得られたデータを積算して所定の質量電荷比範囲に対応する質量分析データを取得するデータ取得部、を具備する質量分析装置において、前記データ取得部は、
測定により得られたアナログ検出信号をデジタル化するアナログ－デジタル変換部と、
ｎ回（但しｎは２以上の整数）の測定をｍ回（但しｍは１以上の整数）繰り返す繰り返し測定において、該ｎ回の測定の測定毎に、前記アナログ－デジタル変換部においてアナログ検出信号をサンプリングするタイミングを決めるクロック信号の位相が互いに異なるクロック信号を生成して前記アナログ－デジタル変換部に供給するクロック信号生成部と、
互いに位相が異なるクロック信号毎に、その位相が同一であるｍ回の測定に対応して前記アナログ－デジタル変換部で得られたデジタルデータを積算するデータ積算部と、
前記データ積算部で積算して得られたデジタルデータを、１回の測定におけるサンプルの発生順序で出力する時系列復元部と、
を備える。

本発明に係る上記態様の質量分析装置では、従来、１回の測定においてｎ回連続的にＡＤＣで実施していたアナログ－デジタル変換動作が、それぞれ互いに位相が異なるｎ種類のクロック信号の下でＡＤＣが駆動されるｎ回の測定に振り分けて実施される。そのため、ＡＤＣのサンプリング周波数は従来の１／ｎに低下する。

本発明に係る上記態様の質量分析装置によれば、従来よりも低速の、廉価なＡＤＣを用いることが可能であり、データ取得部のコスト削減を図ることができる。また、サンプリング用のクロック信号を生成するための高価な発振器が不要になるため、それによってもデータ取得部のコスト削減が可能である。一方、一般に、廉価であっても低速のＡＤＣは高速のＡＤＣに比べてビット分解能（１サンプル当たりのビット長）及びＳＮ比が高い。そのため、本発明に係る上記態様の質量分析装置では、従来の高速のＡＤＣを用いた場合と比べて、同じ時間内で実行可能であるデジタルデータの積算回数が少なくなるものの、ＡＤＣ自体の分解能及びＳＮ比の高さを活かして、従来と同程度又はそれ以上の性能を実現することができる。

本発明の一実施形態であるＴＯＦＭＳの要部の概略構成図。 本実施形態のＴＯＦＭＳにおけるデータ取得部のブロック構成図。 本実施形態のＴＯＦＭＳにおけるデータ取得部の動作説明図。 本実施形態のＴＯＦＭＳにおけるデータ取得部の動作説明図。

本発明に係る質量分析装置の一実施形態であるＴＯＦＭＳについて、添付図面を参照して説明する。

［本実施形態のＴＯＦＭＳの構成及び動作］
図１は、本実施形態のＴＯＦＭＳの要部の概略構成図である。
このＴＯＦＭＳは四重極－飛行時間（Ｑ－ＴＯＦ）型質量分析装置であり、測定部１、データ取得部２、データ処理部３、及び制御部４を含む。測定部１は、イオン化部１０、イオンガイド１１、四重極マスフィルター１２、コリジョンセル１３、直交加速部１４、フライトチューブ１５、リフレクター１６、及びイオン検出部１７、を含む。なお、ここでは、真空チャンバーなどの記載を省略している。また、例えば、前段に液体クロマトグラフ（ＬＣ）が接続される液体クロマトグラフ質量分析装置（ＬＣ－ＭＳ）の場合、略大気圧であるイオン化部１０と、直交加速部１４、フライトチューブ１５、リフレクター１６、及びイオン検出部１７が配置される高真空室との間に複数の中間真空室が設けられた多段差動排気系の構成が採られることは当然である。

本実施形態のＴＯＦＭＳにおいて、ＭＳ／ＭＳ分析を実施する場合の測定部１の概略動作は次の通りである。
イオン化部１０は導入された試料に含まれる試料成分をイオン化する。生成された各種イオンは、イオンガイド１１を経て四重極マスフィルター１２に導入される。四重極マスフィルター１２は、各種のイオンの中で特定のm/z値を有するイオンを選択的に通過させる。その選択されたイオンはコリジョンセル１３において衝突誘起解離（ＣＩＤ）によって解離され、生成された様々なプロダクトイオンが直交加速部１４に導入される。

直交加速部１４は、入射したイオン流の軸（イオン光軸）と略直交する方向にイオンをパルス的に加速し、フライトチューブ１５内の飛行空間に向けて射出する。射出された各種イオンはフライトチューブ１５及びリフレクター１６により形成される飛行空間を飛行する間にm/z値に応じて空間的に分離され、時間差を有してイオン検出部１７に到達する。具体的には、m/z値が小さなイオンほど早くイオン検出部１７に到達する。イオン検出部１７は、到達したイオンの量に応じた強度のアナログ検出信号を時々刻々と出力する。１回のイオン射出に対応してイオン検出部１７で得られる検出信号が、所定のm/z範囲に対応する飛行時間とイオン強度との関係を示す飛行時間スペクトルを表す信号である。

なお、ＭＳ／ＭＳ分析ではなく、通常の質量分析を実施する場合には、四重極マスフィルター１２でイオン選択操作を実施せず、コリジョンセル１３でイオンの解離操作を実施しない。これにより、イオン化部１０で生成された各種イオンがほぼそのまま直交加速部１４に導入され、それらイオンに対する質量分析が実施される。

直交加速部１４における１回の射出動作で分析されるイオンの量は必ずしも多くないため、十分なＳＮ比の信号は得られにくい。そのため、従来一般には、イオンをパルス状に射出し射出されたイオンを質量分析するという測定を複数回連続的に実施し、各測定でそれぞれ得られた検出信号をデジタル化したデータを積算することによって、最終的な飛行時間スペクトルデータを取得するという処理が測定部１及びデータ取得部２において行われる。データ処理部３は、こうして得られた飛行時間スペクトルにおける飛行時間をm/zに換算することでマススペクトルを取得する。

ＬＣ－ＭＳやガスクロマトグラフ質量分析装置（ＧＣ－ＭＳ）などでは、イオン化部１０に導入される試料に含まれる成分の種類が時間的に変化するものの、或る時間の間は、濃度の変化はあるにしても同じ成分がイオン化部１０に導入され続けると推測し得るため、その時間に応じてデータ積算の回数が決定され得る。

従来のＴＯＦＭＳのデータ取得部２では、ＡＤＣは、イオン検出部１７から出力されプリアンプで増幅されたアナログ検出信号を所定のサンプリング周期で以てサンプリングし、アナログ信号レベルの各サンプルをデジタル信号に変換することでデジタルデータを取得する。低m/z領域では飛行時間が短く、アナログ検出信号に出現するピーク波形の半値幅はかなり小さい。こうしたピーク波形を正確に把握するには、アナログ検出信号を十分に短い時間間隔で以てサンプリングしてデジタルデータに変換することが可能である高速の、具体的にはサンプリング周波数がGHzオーダーのＡＤＣが必要である。こうしたＡＤＣはコストが高いうえに、ビット分解能やＳＮ比が低いという問題がある。

［データ取得部の構成及び動作］
これに対し、本実施形態のＴＯＦＭＳでは、データ取得部２を以下に説明するような特徴的な構成としている。
図２は、本実施形態のＴＯＦＭＳにおけるデータ取得部２のブロック構成図である。

図２に示すように、データ取得部２は、ＡＤＣ２０、ＡＤＣバッファー２１、位相ロックループ（ＰＬＬ）回路２２、クロック（ＣＬＫ）位相制御部２３、データ取得制御部２４、データ積算部２５、及び、時間方向デインターリーブ部２６、を含む。この例では、上記二つの変数ｎ、ｍについて、ｎ＝８、ｍ＝８である。データ積算部２５は、ｎ個の、つまり８個の同じ構成を有する位相対応積算部２５Ａを含む。一つの位相対応積算部２５Ａは、データを保持する積算用メモリ２５１と加算器２５２とを含み、入力されたデータと積算用メモリ２５１に保持されているデータとを加算し、その加算されたデータを再び積算用メモリ２５１に書き込む（上書きする）ことが可能である構成である。

なお、この例では、ＡＤＣ２０は単独のデバイスであり、それ以外の各部は周知のデバイスであるＦＰＧＡ（Field Programmable Gate Array）２Ａにより構成されている。但し、こうした構成とすることは必須ではなく、ＦＰＧＡに代えて個別の論理デバイスで回路を構成することもできるしカスタムＩＣを用いることもできる。

図３及び図４は、図２に示したデータ取得部２の動作説明図である。図３は、ｎ×ｍ回の繰り返し測定とデータ積算との関係を中心とした説明図、図４は、連続するｎ回の測定におけるクロック信号とアナログ検出信号のサンプリングタイミングとの関係を中心とした説明図である。図３及び図４を参照しつつ、データ取得部２の動作を説明する。

この例では、ＡＤＣ２０を動作させる基本となるクロック信号、つまりＰＬＬ回路２２で生成されるクロック信号は１２５MHzの矩形波信号である。クロック位相制御部２３は、ＰＬＬ回路２２で生成されるクロック信号の周波数を維持しつつ位相を制御する機能を有し、データ取得制御部２４の指示に基いて、クロック信号の位相遅れが、０°、４５°、９５°、１３５°、１８０°、２２５°、２７０°、３１５°の８（＝ｎ）種類のいずれかであるようにＰＬＬ回路２２を制御する。ここでいうクロック信号の位相遅れは、位相遅れなし（０°）のクロック信号（図４中のCLK(0)）を基準とし、そのクロック信号の１周期を３６０°とした位相角で示したものである。従って、例えば位相遅れ４５°のクロック信号（図４中のCLK(45)）、及び位相遅れ９０°のクロック信号（図４中のCLK(90)）は図４中に示すようになる。また、位相遅れ１８０°のクロック信号は位相遅れ０°のクロック信号を反転したものとなる。

このようなＰＬＬ回路２２及びクロック位相制御部２３によるクロック信号生成動作は、例えば、一部のＦＰＧＡに搭載されているダイナミック位相シフト機能付きのＰＬＬ回路を用いることで実現することができる。

本実施形態のＴＯＦＭＳでは、ｎ×ｍ、つまり６４回の連続的な測定においてそれぞれ得られたデジタルデータに基いて、最終的に一つの飛行時間スペクトルを取得する。図３に示すように、この連続的な６４回の測定は、８（＝ｎ）回の連続的な測定を８（＝ｍ）回繰り返すことにより実施される。以下の説明では、この８（＝ｎ）回の連続的な測定を１サイクルとする。クロック位相制御部２３は、１サイクル中の各測定において、クロック信号の位相遅れが、０°→４５°→９０°→１３５°→１８０°→２２５°→２７０°→３１５°と順番に変化するようにＰＬＬ回路２２を制御し、ＰＬＬ回路２２はその位相遅れに対応したクロック信号を生成してＡＤＣ２０に入力する。

ＡＤＣ２０のアナログ入力端には、イオン検出部１７から出力され、図示しないプリアンプで増幅されたアナログ検出信号が入力される。ＡＤＣ２０は上述したように位相が制御されたクロック信号に同期して、例えばクロック信号の立ち上がりエッジ（又はそれから所定時間遅延したタイミング）でアナログ検出信号をサンプリングし、得られたサンプルをクロック信号の複数周期の期間中にデジタル信号に変換して出力する。図４では、アナログ検出信号波形上でサンプリングされるタイミングを黒丸で示している。クロック信号の周波数は１２５MHzであるから、１回の測定におけるサンプリングの時間間隔はいずれの測定においても８nsである。つまり、ＡＤＣ２０からは８ns毎に１サンプル分のデジタルデータが出力される。こうしてＡＤＣ２０から順次出力されるデジタルデータは、ＡＤＣバッファー２１に一旦格納される。

一方、上述したように、１回の測定毎にクロック信号の位相は４５°ずつ遅れるため、図４に示すように、或る測定におけるサンプリングのタイミングと続く次の測定におけるサンプリングのタイミングとは１nsだけずれる。図４に例示しているように、各測定で得られるアナログ検出信号の波形形状が同じであるとすると、同じ成分由来である（と推定される）同じ形状のピーク波形上の１nsずつずれた位置の信号強度がサンプリングされることになる。

図３に示すように、１サイクルの測定がｍ回（ここでは８回）繰り返される。この各サイクルにおいて、同じ位相遅れのクロック信号を用いてＡ／Ｄ変換されたデジタルデータが得られる。従って、６４回の連続的な測定の間に、イオン射出時点を基準とした同じサンプリングのタイミングで得られるサンプル（デジタルデータ）はｍ個存在する。そこで、データ積算部２５の各位相対応積算部２５Ａでは、それぞれ０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°の位相遅れの下で、同じ位相遅れのサンプリングのタイミングで得られたデジタルデータを積算する。各位相対応積算部２５Ａでのデータ積算は並行的に行うことができるので、例えば１回の測定におけるサンプリングの時間間隔つまり８nsの周期で行えばよい。

各位相対応積算部２５Ａの積算用メモリ２５１にはそれぞれ、積算の結果であるデータが蓄積され、連続的な８サイクルのうちの最後のサイクルの測定で取得されたデータと、それまでの７サイクルの測定による積算データとが加算器２５２で加算された結果、つまりは８サイクル分のデータが加算された結果が時間方向デインターリーブ部２６に入力される。時間方向デインターリーブ部２６は、例えばバッファーとセレクターとを含む。時間方向デインターリーブ部２６は、前段のｎ個の位相対応積算部２５Ａから送られて来る各位相遅れに対応した積算データをそれぞれ一旦バッファーに格納したうえで、時系列順、つまりは飛行時間が小さい順にセレクターで選択して出力する。データ積算部２５では、演算時間を確保するために、ｎ個の位相対応積算部２５Ａで並行してデータ積算を行うものの、時間方向デインターリーブ部２６では、ｎ個の位相対応積算部２５Ａから並行して入力されるサンプルを元の時系列の順にシリアルに並び替え、１nsの時間間隔で各サンプルに対応するデジタルデータを出力する。

ここでは、ＡＤＣ２０のビット分解能は１４ビットであるが、データ積算部２５でのデータ積算によってビット数が増えるので、データ積算部２５以降の回路では、１サンプルのビット長を１７ビットに拡張している。時間方向デインターリーブ部２６から出力されるデータも、１７ビットのビット長のデータである。時間方向デインターリーブ部２６から出力されるデータの時間間隔は図４に示すように１ns間隔であり、これは、１GHzのクロック信号で動作するＡＤＣから出力されるデータと同じ時間間隔である。即ち、本実施形態のＴＯＦＭＳにおけるデータ取得部２では、１２５MHzという相対的に低速で動作するＡＤＣ２０を使用しながら、その８倍の１GHzで動作するＡＤＣを用いた場合と同様のサンプリング周波数の飛行時間スペクトルを得ることができる。

［本実施形態におけるデータ取得部の利点］
具体例を挙げつつ、上述したデータ取得部２の利点を説明する。
（１）上記仕様に適合するＡＤＣ２０の一例としては、米国アナログ・デバイセズ社製のLTC2255がある。これは標準のサンプリング速度が１２５MHz、ビット分解能は１４bitである。一方、例えば１GHzのサンプリング周波数に対応したＡＤＣとしては、例えば米国テキサス・インスツルメント社製のADC08D1080などがある。これらデバイスの市場価格を比較すると、前者は後者の約１／４程度であり、そもそもデバイスが高価であるために、大きなコスト削減が可能である。

（２）１GHz又はそれ以上のクロック信号を安定的に得るには、例えば、米国Ｚコミュニケーションズ社製のDRO2500A-LFなどの高価な発振器が必要である。これに対し、上記データ取得部２では、例えばＦＰＧＡに搭載されたＰＬＬ回路で生成可能な周波数のクロック信号を用いることができるため、そうした高価な別付けの発振器は不要である。一方、ＦＰＧＡにおいてダイナミック位相シフトの機能を利用すると、その分だけそのデバイスの規模（容量）が大きくなるものの、発明者が実際に試験的に作成したＦＰＧＡの容量及びそれによるコスト増加は僅かであった。従って、ＡＤＣ２０以外の回路においても、クロック信号を低速化することはコスト削減に資する。

（３）本実施形態のＴＯＦＭＳでは、ＡＤＣの速度を従来の１／８に下げているために、処理時間が従来と同じであるとすると、その時間内におけるデータ積算の回数を減らす必要がある。例えば上記の例では、従来であれば６４回のデータ積算が可能であるのに対し、同じ処理時間で実施されるデータ積算回数は８回である。しかしながら、以下の理由により、このようにデータの積算回数を減らしたとしても、従来と同程度又はそれ以上の性能（ＳＮ比）を達成し得る。

上記例示した高速のＡＤＣであるADC08D1080のビット分解能は８ビットにすぎず、そのＳＮ比は４５．１dBである。これに対し、サンプリング周波数が１２８MHzであるＡＤＣ、LTC2255のビット分解能は１４ビットであり、そのＳＮ比は７１．７dBである。このビット分解能及びＳＮ比の差は主として、速度の差に応じたＡ／Ｄ変換の方式の相違である。高速のＡＤＣはＳＮ比が低く、これが測定におけるＳＮ比の制約条件になるために、データ積算回数をできるだけ多くすることでＳＮ比を確保するようにしている。一方、本実施形態のデータ取得部２で利用可能なＡＤＣのＳＮ比はもともと高く、このＡＤＣのＳＮ比は信号自体のＳＮ比よりも十分に高いため制約条件とならない。それ故に、データの積算回数が相対的に少なくても、従来と同様又はそれ以上のＳＮ比を達成することができる。

また、本実施形態のＴＯＦＭＳにおいて従来と同様のデータ積算回数を達成しようとすると処理時間が長くなるものの、ＡＤＣの速度の低下分に相当する分だけ長い処理時間が必要なわけではない（つまり、上記例では、ＡＤＣの速度を１／８に下げているものの８倍の処理時間が必要になるわけではない）。何故なら、もともと高m/z領域の信号は低m/z領域の信号に比べて質量分解能が低いため、サンプリング周波数を下げたとしても、得られる信号の品質の低下は実質的にない。そこで、全てのm/z領域に亘って、上述した方法を採用して低速のＡＤＣを用いながら高いサンプリング速度を実現する必要はなく、低m/z領域のみにおいて上述した方法を採用して高いサンプリング速度を実現することで、処理時間の延びを軽減することが可能である。

（４）ＡＤＣ２０の低速化及びクロック信号の低速化により、低消費電力化が可能であり、また回路基板の発熱の抑制に繋がる。一例として、低速のＡＤＣであるLTC2255の消費電力は最大０．４６８Wである。一方、高速のＡＤＣであるADC08D1080の消費電力は最大２．０６Wであり、発振器DRO2500A-LFの標準的な消費電力は０．１３Wであるから、合計で２．１９Wである。そのため、本実施形態におけるデータ取得部２の方が、従来の構成よりも消費電力が１．７２２W低くなり、その分だけ発熱量の減少も見込める。

（５）GHzオーダーの高速のＡＤＣを使用する場合、例えば、差動入力を用いる、回路パターンをできるだけ短くする、類似した信号が通る複数の回路パターンの長さを揃える等、回路基板における様々な配慮が必要になる。そのためには、回路基板の積層数を増やす必要があり、通常、８～１４層の多層基板が必要である。これに対し、より低速のＡＤＣを用いた本実施形態におけるデータ取得部２では、回路基板の積層数は４～８層程度で十分である。これにより、回路基板の設計コスト及び製造コストを抑えることができる。

上記実施形態は本発明の一例にすぎず、本発明の趣旨の範囲で適宜変更、追加、削除を行っても本願特許請求の範囲に包含されることは明らかである。
例えば、繰り返し測定の回数を決めるｎ、ｍの値はそれぞれ適宜の数にすることができる。

また、上記実施形態は本発明をＱ－ＴＯＦ型質量分析装置に適用した例であるが、マトリックス支援レーザー脱離イオン化質量分析装置などの、他のイオン化法を用いたＴＯＦＭＳに適用できることも当然である。また、リフレクトロン型以外の、リニア型、マルチターン型、マルチリフレクトロン型などの他の形態のＴＯＦＭＳに適用可能であることも当然である。また、ＴＯＦＭＳに限らず、イオン検出信号のピークの幅が狭いために通常、高速のＡ／Ｄ変換が必要であり、且つ、スペクトルデータの積算を行う必要がある、他の方式の質量分析装置に本発明を適用することも可能である。

［種々の態様］
上述した例示的な実施形態は、以下の態様の具体例であることが当業者により理解される。

（第１項）本発明に係る質量分析装置の一態様は、複数回の測定で得られたデータを積算して所定の質量電荷比範囲に対応する質量分析データを取得するデータ取得部、を具備する質量分析装置において、前記データ取得部は、
測定により得られたアナログ検出信号をデジタル化するアナログ－デジタル変換部と、
ｎ回（但しｎは２以上の整数）の測定をｍ回（但しｍは１以上の整数）繰り返す繰り返し測定において、該ｎ回の測定の測定毎に、前記アナログ－デジタル変換部においてアナログ検出信号をサンプリングするタイミングを決めるクロック信号の位相が互いに異なるクロック信号を生成して前記アナログ－デジタル変換部に供給するクロック信号生成部と、
互いに位相が異なるクロック信号毎に、その位相が同一であるｍ回の測定に対応して前記アナログ－デジタル変換部で得られたデジタルデータを積算するデータ積算部と、
前記データ積算部で積算して得られたデジタルデータを、１回の測定におけるサンプルの発生順序で出力する時系列復元部と、
を備える。

第１項に記載の質量分析装置によれば、従来よりも低速の、廉価なＡＤＣを用いることが可能であり、データ取得部のコスト削減を図ることができる。また、サンプリング用のクロック信号を生成するための高価な発振器が不要になるため、それによってもデータ取得部のコスト削減が可能である。一方、一般に、廉価であっても低速のＡＤＣは高速のＡＤＣに比べてビット分解能及びＳＮ比が高い。そのため、第１項に記載の質量分析装置では、従来の高速のＡＤＣを用いた場合と比べて、同じ時間内で実行可能であるデジタルデータの積算回数が少なくなるものの、ＡＤＣ自体の分解能及びＳＮ比の高さを活かして、従来と同程度又はそれ以上の性能を実現することができる。

（第２項）第１項に記載の質量分析装置において、前記クロック信号生成部は、位相ロックループ（ＰＬＬ）のダイナミック位相シフトの機能を利用して位相が互いに異なるクロック信号を生成するものとすることができる。

（第３項）また、第２項に記載の質量分析装置において、前記ダイナミック位相シフトの機能を有するＰＬＬはＦＰＧＡに搭載されているものであるものとすることができる。

近年、デジタル回路を構成するために広く利用されているＦＰＧＡには一般的にＰＬＬ回路が搭載されており、その一部はダイナミック位相シフトの機能を有する。これを利用することで、周波数が一定で位相が異なるクロック信号を容易に生成することができる。これにより、第２項及び第３項に記載の質量分析装置では、確実にコストを抑えることができる。

（第４項）第１項に記載の質量分析装置は、飛行時間型質量分離器を備える質量分析装置であるものとすることができる。

ＴＯＦＭＳでは、低m/z域のイオンに対する検出信号のピーク幅がかなり狭くなる場合がある。これに対し、第４項に記載の質量分析装置を用いることで、相対的に低速のＡＤＣを用いながら、ピーク幅の狭いピーク波形を的確に捉えてデジタル化することができる。

１…測定部
１０…イオン化部
１１…イオンガイド
１２…四重極マスフィルター
１３…コリジョンセル
１４…直交加速部
１５…フライトチューブ
１６…リフレクター
１７…イオン検出部
２…データ取得部
２０…ＡＤＣ
２１…ＡＤＣバッファー
２２…ＰＬＬ回路
２３…クロック位相制御部
２４…データ取得制御部
２５…データ積算部
２５Ａ…位相対応積算部
２５１…積算用メモリ
２５２…加算器
２６…時間方向デインターリーブ部
２Ａ…ＦＰＧＡ
３…データ処理部
４…制御部

Claims (4)

1. 複数回の測定で得られたデータを積算して所定の質量電荷比範囲に対応する質量分析データを取得するデータ取得部、を具備する質量分析装置において、前記データ取得部は、
   測定により得られたアナログ検出信号をデジタル化するアナログ－デジタル変換部と、
   ｎ回（但しｎは２以上の整数）の測定をｍ回（但しｍは１以上の整数）繰り返す繰り返し測定において、該ｎ回の測定の測定毎に、前記アナログ－デジタル変換部においてアナログ検出信号をサンプリングするタイミングを決めるクロック信号の位相が互いに異なるクロック信号を生成して前記アナログ－デジタル変換部に供給するクロック信号生成部と、
   互いに位相が異なるクロック信号毎に、その位相が同一であるｍ回の測定に対応して前記アナログ－デジタル変換部で得られたデジタルデータを積算するデータ積算部と、
   前記データ積算部で積算して得られたデジタルデータを、１回の測定におけるサンプルの発生順序で出力する時系列復元部と、
   を備える質量分析装置。
2. 前記クロック信号生成部は、位相ロックループ（ＰＬＬ）のダイナミック位相シフトの機能を利用して位相が互いに異なるクロック信号を生成する、請求項１に記載の質量分析装置。
3. 前記ダイナミック位相シフトの機能を有する位相ロックループはＦＰＧＡに搭載されているものである、請求項２に記載の質量分析装置。
4. 飛行時間型質量分離器を備える質量分析装置である、請求項１に記載の質量分析装置。

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