JP2024063384A - 検出器及び検出器の製造方法 - Google Patents

検出器及び検出器の製造方法 Download PDF

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Abstract

【課題】第１基板と第２基板との間の間隔を安定化させる。【解決手段】検出器２０は、第１主面２３Ａを有する第１基板２３と、第１主面２３Ａと間隔Ｔ１を空けて対向する第２主面２４Ａを有する第２基板２４と、第１主面２３Ａに設けられる第１電極２１と、第２主面２４Ａに設けられ、第１電極２１との間に流路２５を形成する第２電極２２と、第１主面２３Ａまたは第２主面２４Ａに設けられる第３電極２６と、第１主面２３Ａと第２主面２４Ａとの間に介在し、流路２５に沿って延在する第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３と、を備え、第２スペーサ５１は、第１スペーサ５０との間に流路２５を挟んで配され、第３スペーサ５２は、第１スペーサ５０に対して流路２５側とは反対側に配され、第４スペーサ５３は、第２スペーサ５１に対して流路２５側とは反対側に配される。【選択図】図４

Description

本明細書が開示する技術は、検出器及び検出器の製造方法に関する。
従来、イオン移動度によりイオンを分離検出する検出器の一例として下記特許文献１に記載されたものが知られている。特許文献１には、検出器としてイオン移動度分離装置が記載されている。特許文献１に記載のイオン移動度分離装置においては、一対の平板電極の少なくとも一つが、第一の導電性を有する第一電極部と、第二の導電性を有する第二電極部と、第一電極部と第二電極部とに挟まれて設置される第一の導電性及び第二の導電性より小さい第三の導電性を有する第三電極部と、を含み、第一電極部と第二電極部と第三電極部が、流路と垂直になるように並べて設置され、電圧制御部が、第一電極部と第二電極部に各々異なる直流電圧を印加する。
国際公開第２０１４／００６６９８号公報
上記した特許文献１に記載のイオン移動度分離装置は、一対の平板電極がそれぞれ設けられる一対の基板と、一対の基板をイオンが含まれたガス流路と外雰囲気とのリークがないよう区画接着し、その間の間隔を保持するスペーサと、を有する。一対の基板の間の間隔は、一対の平板電極に印加される電圧値やイオンの透過率等に影響し、特許文献１では５０μｍ以上２ｍｍ以下程度に設定される。ここで、検出器の製造に際し、一対の基板の間の間隔を狙いの値にするには、スペーサの高さを狙いの値とすることが求められる。しかしながら、スペーサの高さを、例えば上記した５０μｍ以上２ｍｍ以下程度の狙いの値に安定的に制御するのは難しく、スペーサの高さがばらつき易いという問題があった。
なお、一対の基板の間の間隔を安定化させる技術としては、液晶パネルに係るセルギャップを安定化させる技術がある。しかし、液晶パネルのセルギャップは、数μｍ程度であり、検出器を構成する一対の基板の間の間隔に比べると、桁違いに小さい。このため、液晶パネルに係るセルギャップを安定化させる技術を用いて、検出器を構成する一対の基板の間の間隔を安定化させるのは困難であった。
本明細書に記載の技術は、上記のような事情に基づいて完成されたものであって、第１基板と第２基板との間の間隔を安定化させることを目的とする。
（１）本明細書に記載の技術に関わる検出器は、第１主面を有する第１基板と、前記第１基板の前記第１主面と間隔を空けて対向する第２主面を有する第２基板と、前記第１基板の前記第１主面に設けられる第１電極と、前記第２基板の前記第２主面に設けられて前記第１電極と間隔を空けて対向し、前記第１電極との間に検出対象物である荷電粒子の流路を形成する第２電極と、前記第１基板の前記第１主面または前記第２基板の前記第２主面に設けられて前記第１電極及び前記第２電極に対して前記流路の下流側に配され、前記荷電粒子を捕集する第３電極と、前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在する第１スペーサと、前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第１スペーサとの間に前記流路を挟んで配される第２スペーサと、前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第１スペーサに対して前記流路側とは反対側に配される第３スペーサと、前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第２スペーサに対して前記流路側とは反対側に配される第４スペーサと、を備える。
（２）また、上記検出器は、上記（１）に加え、前記第３スペーサは、前記第１スペーサとの間に間隔を空けて配され、前記第４スペーサは、前記第２スペーサとの間に間隔を空けて配されてもよい。
（３）また、上記検出器は、上記（２）に加え、前記第３スペーサは、前記第１スペーサとの間の間隔が、前記第１スペーサと前記第２スペーサとの間の間隔よりも小さく、前記第４スペーサは、前記第２スペーサとの間の間隔が、前記第１スペーサと前記第２スペーサとの間の間隔よりも小さくてもよい。
（４）また、上記検出器は、上記（２）または上記（３）に加え、前記第３スペーサは、前記第１スペーサとの間の間隔が、前記第１スペーサの幅寸法以下とされ、前記第４スペーサは、前記第２スペーサとの間の間隔が、前記第２スペーサの幅寸法以下とされてもよい。
（５）また、上記検出器は、上記（１）から上記（４）のいずれかに加え、前記第１スペーサ、前記第２スペーサ、前記第３スペーサ及び前記第４スペーサは、互いの幅寸法が等しくてもよい。
（６）また、上記検出器は、上記（１）から上記（５）のいずれかに加え、前記第１スペーサ、前記第２スペーサ、前記第３スペーサ及び前記第４スペーサは、それぞれ光及び熱の少なくとも一方の付与により硬化する硬化材と、前記硬化材に分散配合されるスペーサ粒子と、を含むスペーサ材からなってもよい。
（７）本明細書に記載の技術に関わる検出器の製造方法は、第１基板に備わる第１主面に第１電極を、第２基板に備わる第２主面に第２電極を、前記第１基板の前記第１主面または前記第２基板の前記第２主面に第３電極を、それぞれ設け、前記第１基板の前記第１主面と前記第２基板の前記第２主面との少なくとも一方にスペーサ材を塗布し、前記第１主面と前記第２主面とを対向させ、前記第１電極と前記第２電極との間に検出対象物である荷電粒子の流路を形成させるよう、前記第１基板と前記第２基板とを貼り合わせ、前記スペーサ材を硬化させており、前記スペーサ材の塗布に際しては、前記第１主面と前記第２主面とのうちの一方において前記流路に沿う第１方向に沿って延在する第１領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第１領域との間に間隔を空けた位置にあって前記第１方向に沿って延在する第２領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第１領域に対して前記第２領域とは反対側にあって前記第１方向に沿って延在する第３領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第２領域に対して前記第１領域とは反対側にあって前記第１方向に沿って延在する第４領域に前記スペーサ材を塗布し、前記第１基板と前記第２基板とを貼り合わせ、前記第１領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在する第１スペーサを設け、前記第２領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第１スペーサとの間に前記流路を挟んで配される第２スペーサを設け、前記第３領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第１スペーサに対して前記流路側とは反対側に配される第３スペーサを設け、前記第４領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第２スペーサに対して前記流路側とは反対側に配される第４スペーサを設ける。
（８）また、上記検出器の製造方法は、上記（７）に加え、前記スペーサ材の塗布に際しては、前記第１主面と前記第２主面とのうちの他方において前記第１方向に沿って延在する第５領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第５領域との間に間隔を空けた位置にあって前記第１方向に沿って延在する第６領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第５領域に対して前記第６領域とは反対側にあって前記第１方向に沿って延在する第７領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第６領域に対して前記第５領域とは反対側にあって前記第１方向に沿って延在する第８領域に前記スペーサ材を塗布し、前記第１基板と前記第２基板とを貼り合わせ、前記第１領域に塗布された前記スペーサ材と前記第５領域に塗布された前記スペーサ材とを一体化させ、前記第２領域に塗布された前記スペーサ材と前記第６領域に塗布された前記スペーサ材とを一体化させ、前記第３領域に塗布された前記スペーサ材と前記第７領域に塗布された前記スペーサ材とを一体化させ、前記第４領域に塗布された前記スペーサ材と前記第８領域に塗布された前記スペーサ材とを一体化させ、前記第１領域及び前記第５領域に塗布された前記スペーサ材を硬化させることで、前記第１スペーサを設け、前記第２領域及び前記第６領域に塗布された前記スペーサ材を硬化させることで、前記第２スペーサを設け、前記第３領域及び前記第７領域に塗布された前記スペーサ材を硬化させることで、前記第３スペーサを設け、前記第４領域及び前記第８領域に塗布された前記スペーサ材を硬化させることで、前記第４スペーサを設けてもよい。
（９）また、上記検出器の製造方法は、上記（７）または上記（８）に加え、前記第１基板を複数含む第１マザー基板であって複数の前記第１主面を含む第３主面を有する第１マザー基板と、前記第２基板を複数含む第２マザー基板であって複数の前記第２主面を含む第４主面を有する第２マザー基板と、を製造し、前記第３主面と前記第４主面とのうちの一方に前記スペーサ材を塗布し、前記第１マザー基板と前記第２マザー基板とを貼り合わせ、前記スペーサ材を硬化させ、前記第１マザー基板及び前記第２マザー基板を分割して複数の検出器を製造しており、前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．４倍以上で１．９倍以下の範囲としてもよい。
（１０）また、上記検出器の製造方法は、上記（９）に加え、前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．５倍以上で１．８倍以下の範囲としてもよい。
（１１）また、上記検出器の製造方法は、上記（９）に加え、前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．６倍以上で１．７倍以下の範囲としてもよい。
（１２）また、上記検出器の製造方法は、上記（７）から上記（１１）のいずれかに加え、前記第１基板を複数含む第１マザー基板であって複数の前記第１主面を含む第３主面を有する第１マザー基板と、前記第２基板を複数含む第２マザー基板であって複数の前記第２主面を含む第４主面を有する第２マザー基板と、を製造し、前記第３主面と前記第４主面とのうちの一方に前記スペーサ材を塗布し、前記第１マザー基板と前記第２マザー基板とを貼り合わせ、前記スペーサ材を硬化させ、前記第１マザー基板及び前記第２マザー基板を分割して複数の検出器を製造しており、前記第１マザー基板の製造に際しては、複数の前記第１基板が、前記第１主面に沿い且つ前記第１方向と交差する第２方向に沿って並んで配される前記第１マザー基板を製造し、前記第２マザー基板の製造に際しては、複数の前記第２基板が、前記第２主面に沿い且つ前記第２方向に沿って並んで配される前記第２マザー基板を製造し、前記スペーサ材の塗布に際しては、前記第３主面と前記第４主面とのうちの一方において前記第１方向に沿って延在する第９領域と、前記第１方向に沿って延在する第１０領域と、に前記スペーサ材を塗布し、前記第９領域は、複数の前記第３領域のうちの前記第２方向について一方の端に位置する前記第３領域よりも前記第２方向について端寄りの位置に配され、前記第１０領域は、複数の前記第４領域のうちの前記第２方向について他方の端に位置する前記第４領域よりも前記第２方向について端寄りの位置に配され、前記第１マザー基板と前記第２マザー基板とを貼り合わせ、前記第９領域及び前記第１０領域に塗布された前記スペーサ材を硬化させることで、前記第３主面と前記第４主面との間に介在する第１ダミースペーサであって、複数の前記第３スペーサのうち、前記第２方向について前記一方の端に位置する前記第３スペーサよりも前記第２方向について端寄りの位置に配される第１ダミースペーサと、前記第３主面と前記第４主面との間に介在する第２ダミースペーサであって、複数の前記第４スペーサのうち、前記第２方向について前記他方の端に位置する前記第４スペーサに対して前記第２方向について端寄りの位置に配される第２ダミースペーサと、を設けてもよい。
（１３）また、上記検出器の製造方法は、上記（７）から上記（１１）のいずれかに加え、前記スペーサ材の塗布に際しては、前記スペーサ材に熱硬化性材料を含む硬化材を含ませ、前記第１基板と前記第２基板とを貼り合わせる際には、前記第１基板及び前記第２基板を加圧し、加熱する。
本明細書に記載の技術によれば、第１基板と第２基板との間の間隔を安定化させることができる。
実施形態１に係る検出セルを備える移動度分析装置の構成を示す概略図 実施形態１に係る移動度分析装置に備わる制御部のブロック図 実施形態１に係る移動度分析装置によって得られたＦＡＩＭＳスペクトルを表すマップグラフ 実施形態１に係る検出セルの正断面図 実施形態１に係る検出セルにおける図４のv-v線断面図 実施形態１に係る検出セルの正断面図であって、図４を拡大した正断面図 実施形態１に係る第１マザー基板の平面図 実施形態１に係る第２マザー基板の平面図 実施形態１に係る第１マザー基板の第３主面上に塗布装置によってスペーサ材を塗布する動作を示す断面図 実施形態１に係るスペーサ材が塗布された第１マザー基板の正断面図 実施形態１に係るスペーサ材が塗布された第２マザー基板の正断面図 実施形態１に係るスペーサ材が塗布された第１マザー基板と、スペーサ材が塗布された第２マザー基板と、を貼り合わせる前の状態を示す正断面図 実施形態１に係るスペーサ材が塗布された第１マザー基板と、スペーサ材が塗布された第２マザー基板と、を貼り合わせる前の状態を示す側断面図 実施形態１に係る第１マザー基板と２マザー基板とを貼り合わせて硬化材を硬化させた状態を示す正断面図 実施形態１に係る第１マザー基板と２マザー基板とを貼り合わせて硬化材を硬化させた状態を示す側断面図 実施形態１に係る比較実験１の比較例１の検出セル及び連成検出セルを示す正断面図 実施形態１に係る比較実験１の比較例２の検出セル及び連成検出セルを示す正断面図 実施形態１に係る比較実験１の検証結果を示す表 実施形態２に係る第１マザー基板と２マザー基板とを貼り合わせて硬化材を硬化させた状態を示す正断面図 実施形態２に係る比較実験２の検証結果を示す表
＜実施形態１＞
実施形態１を図１から図１８によって説明する。本実施形態では、例えば、電界非対称イオン移動度分析法システム（ＦＡＩＭＳ：field asymmetric ion mobility spectrometry）を用いた移動度分析装置１（以下、単に「分析装置」という。）を示す。この分析装置１は、例えば匂いに含まれる成分を分析するのに用いられることから、匂いセンサの一種であると言える。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。
分析装置１は、図１に示すように、イオン化源１０と、検出セル（検出器）２０と、ポンプ３０（送気装置の一例）と、制御部４０と、を含む（図２を参照）。以下、各要素について説明する。
イオン化源１０は、分析対象の化合物（試料）の原子及び分子をイオン化する装置である。化合物がイオン化源１０によってイオン化されると、検出セル２０において検出可能な荷電粒子（試料イオン）となる。この荷電粒子が、検出セル２０の検出対象物である。イオン化源１０のイオン化手法は特に制限されず、従来の各種のイオン化源を用いることができる。具体的には、イオン化手法としては、例えば、電子衝撃（Electron Impact：ＥＩ）法、化学イオン化法、ガス放電法、光イオン化法、脱着イオン化法、エレクトロスプレーイオン化（ＥＳＩ）法、熱イオン化法、及び周囲イオン化法等や、これらを組み合わせた方法などであってよく、検出したい成分をイオン化できるイオン化源を適宜選択するとよい。本例では、具体的には図示しないが、イオン化源１０として針電極を備えており、この針電極によって大気圧下でコロナ放電を発生させることにより反応イオンを生じさせ、試料原子や試料分子と反応させることで、間接的に荷電粒子を発生させるようにしている。荷電粒子は、分析対象のイオンに限定されず、反応物イオン、イオンクラスタ等であってもよい。
イオン化源１０としては、上記の針電極の他、ニッケル同位体（63Ｎｉ）やアメリシウム同位体（241Ａｍ）等を含む放射性イオン源を備え、放射性イオン源から発生される試料をイオン化するイオン化ユニットや、紫外線パルスレーザ発振器を備え、紫外線パルスレーザ光を照射して試料を直接的にアブレーションしてイオン化するイオン化ユニット等であってもよい。イオン化源１０によって生成された荷電粒子は、大気、キャリアガス等の雰囲気ガス（中性のバッファガス）が、後述するポンプ３０によって送気されることで発生する気流に乗って、検出セル２０に向けて送られる。
ポンプ３０は、荷電粒子を含む雰囲気ガスを、検出セル２０内を流れ方向に沿って移動させるための要素である。本実施形態のポンプ３０は、流れ方向について検出セル２０の下流側に設置されている。ポンプ３０としては、イオン化源１０によって生成された荷電粒子を、後述する検出セル２０に所定の速度で送ることができる各種の送気装置を用いることができる。ポンプ３０の送気機構は特に制限されず、ダイアフラム式、回転翼式、ピストン式、ロータリーベーン式、その他の送気装置等であってよい。検出セル２０の大きさ等にもよるが、ポンプ３０として、一例では、最大吐出圧力が約０．０３ＭＰａ以下程度、送気量約１Ｌ／ｍｉｎ以下程度のマイクロブロアを用いることができる。例えば、圧電セラミックスによる高周波振動（例えば超音波振動）によってダイアフラムを変動させるようにしたマイクロブロアによると、脈動を抑制して送気できる点において、本実施形態で用いるポンプ３０として好ましい。
検出セル２０は、イオン化源１０で生成された荷電粒子を、移動度の差に基づいて分離（フィルタリング）して所定の移動度の荷電粒子ごと検出する要素である。検出セル２０は、第１電極２１、第２電極２２、第１基板２３（支持体の一例）、第２基板２４（支持体の一例）、検出電極（第３電極）２６、及び偏向電極２７を含む。検出セル２０のこれらの各要素は、チャンバ内に配置されていてもよい。
第１電極２１及び第２電極２２は、互いに対向して配置されることで、平行平板型の一対のフィルタ電極を構成する。第１電極２１及び第２電極２２は、対向する主面同士が平行をなしている。第１電極２１と第２電極２２との間には、所定の間隔が空けられている。そして、第１電極２１と第２電極２２との間には、荷電粒子の流路２５が形成されている。以下では、流路２５に沿う方向（荷電粒子が流れる方向）を「第１方向」とする。第１方向は、荷電粒子の流れ方向であるとも言える。第１方向は、各図面のＸ軸方向と一致している。また、以下では、第１電極２１及び第２電極２２の主面に沿い、第１方向と直交（交差）する方向を「第２方向」とする。第２方向は、各図面のＹ軸方向と一致している。流路２５は、イオン分離空間（ドラフト空間）を含む。本例の第１電極２１及び第２電極２２はそれぞれ、後述する第１基板２３及び第２基板２４の対向面上に備えられている。また、以下では、第１電極２１から第２電極２２へ向かう方向を「第３方向」とする。第３方向は、第１電極２１及び第２電極２２における主面の法線方向である。第３方向は、各図面のＺ軸方向と一致している。
第１電極２１及び第２電極２２の形状や大きさ等は、特に制限されない。本例の第１電極２１及び第２電極２２はそれぞれ、Ｘ軸方向（第１方向）にやや長尺の矩形状をなしている。第１電極２１及び第２電極２２のＸ軸方向に沿う寸法は、これに限定されるものではないが、例えば、０．１ｃｍ以上（例えば、１ｃｍ以上）程度であり、５０ｃｍ以下（例えば、１０ｃｍ以下）程度とすることができる。第１電極２１及び第２電極２２の厚みは、特に制限されず、例えば、それぞれ独立して、５０ｎｍ以上１μｍ以下程度の範囲で適宜設定することができる。第１電極２１及び第２電極２２の厚みは、典型的には６００ｎｍ以下、例えば４００ｎｍ以下であり、また、典型的には１００ｎｍ以上、例えば２００ｎｍ以上とすることができる。
第１電極２１と第２電極２２との間の距離（フィルタギャップ）は、厳密には制限されない。フィルタギャップは、狭くすることでイオン分離空間に形成する電界の強度（後述する分散電圧に相当）を効果的に高めることができるために好ましい。しかし、フィルタギャップは、狭すぎると第１電極２１と第２電極２２との間で放電やエアフローの乱流が生じやすくなるという背反がある。したがって、フィルタギャップは、例えば５０μｍ以上程度であって、例えば１ｍｍ以下程度とするとよい。
第１電極２１及び第２電極２２を構成する材料は、特に制限されない。第１電極２１及び第２電極２２を構成する材料は、両電極２１，２２間に後述する電界を発生させることができる各種の導電性材料であればよく、金属材料、無機導電性材料、及び有機導電性材料のいずれであってもよい。検出対象である試料及びそのイオンが金属腐食性を示すことが考えられる場合は、第１電極２１及び第２電極２２の表面を構成する導電性材料として、無機導電性材料及び有機導電性材料のいずれかを採用するとよい。第１電極２１及び第２電極２２を構成する金属材料としては特に制限はなく、例えばＡｒＦエキシマレーザを用いたリソグラフィ技術によって第１電極２１及び第２電極２２を作製する場合、金（Ａｕ）、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、Ｃｒ（クロム）、モリブデン（Ｍｏ）、Ｔａ（タンタル）、及びタングステン（Ｗ）等の高導電性金属の中から選択されるいずれか１種類の金属やその金属の合金、いずれか２種以上を含む合金等によって構成するとよい。これらの金属材料は、例えば上層側から順に、Ｗ／Ｔａ，Ｔｉ／Ａｌ，Ｔｉ／Ａｌ／Ｔｉ，またはＣｕ／Ｔｉ等の積層構造として、下地（典型的には、第１基板２３や第２基板２４）に対する密着性等の物性を高めるようにしてもよい。無機導電性材料としては、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium-Zinc-Oxide）、ＩＧＺＯ（Indium-Gallium-Zinc-Oxide）、ＺｎＯ等が挙げられる。有機導電性材料としては、ポリアセチレン、ポリチオフェン類等が挙げられる。第１電極２１及び第２電極２２は、金属材料、無機導電性材料、及び有機導電性材料のいずれか２種以上を積層して構成してもよい。
第１基板２３及び第２基板２４は、互いの主面が対向するよう配される。第１基板２３は、第１電極２１及び偏向電極２７を支持する要素である。第１基板２３の一対の主面のうち、第２基板２４と対向する主面が、第１主面２３Ａとされる。第１基板２３の第１主面２３Ａには、第１電極２１及び偏向電極２７が設けられる。第１基板２３は、第１電極２１と偏向電極２７とをＸ軸方向に離間した位置に備える。第２基板２４は、第２電極２２及び検出電極２６を支持する要素である。第２基板２４の一対の主面のうち、第１基板２３と対向する主面が、第２主面２４Ａとされる。第２基板２４の第２主面２４Ａには、第２電極２２及び検出電極２６が設けられる。第２基板２４は、第２電極２２と検出電極２６とをＸ軸方向に離間した位置に備える。第１基板２３及び第２基板２４は、互いに長尺の矩形をなす平板状である。流路２５におけるポンプ３０の送気方向（荷電粒子の移動方向）は、第１基板２３及び第２基板２４の長手方向（Ｘ軸方向）と一致しており、その上流側に第１電極２１及び第２電極２２が配され、下流側に、検出電極２６及び偏向電極２７が配されている。
本実施形態の第１基板２３及び第２基板２４は、電気絶縁性を有する各種の絶縁性材料によって構成することができる。絶縁性材料としては、室温（例えば２５℃）における体積抵抗率が１０７Ωｃｍ以上（例えば、１０10Ωｃｍ以上、１０12Ωｃｍ以上、さらには１０15Ωｃｍ以上）の材料が挙げられ、例えば、上記体積抵抗率を有する有機材料または無機材料等であってよい。これに限定されるものではないが、本実施形態においては、上記電極をリソグラフィ技術によって好適に形成できるとの観点から、第１基板２３及び第２基板２４として、平板状のガラス基板を用いている。第１基板２３及び第２基板２４の厚みに制限はないが、例えば、０．１ｍｍ～１ｍｍ程度（一例として、０．５ｍｍ、０．７ｍｍ等）とすることが例示される。
検出電極２６は、検出セル２０に導入された荷電粒子が接触することでその電荷を受け取る要素である。検出電極２６は、第１電極２１及び第２電極２２に対して流路２５の下流側に並んで配される第３電極である。検出電極２６は、荷電粒子を受ける捕集面を有している。また、検出電極２６は、制御部４０と接続されている。このような構成によって、検出電極２６は、捕集面において受け取った荷電粒子の量を制御部４０にて把握することができるようになっている。検出電極２６の詳しい構成については、後に改めて説明する。
偏向電極２７は、検出セル２０に導入された荷電粒子を検出電極２６に捕集させるように、荷電粒子を検出電極２６に向けて偏向させるための要素である。偏向電極２７は、第１電極２１及び第２電極２２に対して流路２５の下流側に並んで配される電極である。偏向電極２７は、検出電極２６に対向するように配置される。偏向電極２７は、後述する第２電位調整部４２に接続されている。偏向電極２７は、第２電位調整部４２によって電圧が印加されることによって、検出電極２６と偏向電極２７との間に荷電粒子を検出電極２６に偏向させる電界を形成することが可能とされる。検出電極２６と偏向電極２７との間は、イオン分離空間を通過した荷電粒子を検出するための検出空間である。
検出電極２６及び偏向電極２７の形状は、特に制限されない。検出電極２６及び偏向電極２７の厚みは、それぞれ、例えば１μｍ以下程度であってよく、典型的には６００ｎｍ以下、例えば５００ｎｍ以下、４００ｎｍ以下、２００ｎｍ以下などであってよい。また、検出電極２６及び偏向電極２７の厚みは、それぞれ独立して、１０ｎｍ以上程度であってよく、典型的には５０ｎｍ以上、例えば１００ｎｍ以上であってよい。検出電極２６及び偏向電極２７を構成する材料及びその構造については、上記の第１電極２１及び第２電極２２と同様であってよい。また、第１基板２３及び第２基板２４の少なくとも一方には、上記した各電極２１，２２，２６，２７への給電を行うための電極や配線等が設けられている。
制御部４０は、分析装置１の駆動を制御する要素である。本実施形態の制御部４０は、図２に示すように、検出セル２０と接続されている。より具体的には、制御部４０は、第１電極２１、第２電極２２、検出電極２６及び偏向電極２７と接続されており、これらの動作を制御することができるように構成されている。また、本実施形態の制御部４０は、付加的に、イオン化源１０、ポンプ３０に接続されるとともに、分析装置１に電力を供給するための外部電源と接続できるようになっている。
制御部４０は、各種情報等を送受信するインターフェイス（Ｉ／Ｆ）と、制御プログラムの命令を実行する中央演算処理装置（central processing unit：ＣＰＵ）と、ＣＰＵが実行するプログラムを格納したＲＯＭ（read only memory）と、プログラムを展開するワーキングエリアとして使用されるＲＡＭ（random access memory）と、各種の情報を記憶する記憶部Ｍと、計時機能を有するタイマＴ等と、を有するマイクロコンピュータによって構成されている。これに限定されるものではないが、ＲＯＭには、例えば、後述する第１電位調整部４１、第２電位調整部４２及び第３電位調整部４３のそれぞれについて電圧を印加するために用いられるコンピュータプログラム、データベース、データテーブルや、検出された荷電粒子の量に基づく各種解析処理を行うためのコンピュータプログラム、データベース、テーブル等が格納されていてもよい。また記憶部Ｍには、例えば、分析対象のＩＤ情報、検出された荷電粒子の量に関する情報、各種解析処理に用いられる情報、解析結果等に関する情報等を格納することができる。
制御部４０は、第１電位調整部４１と、第２電位調整部４２と、第３電位調整部４３と、計測部４４と、イオン化源制御部４５と、流量調整部４６と、を備える。これらの各部は独立して、ハードウェアによって構成されていてもよいし、ＣＰＵがプログラムを実行することにより機能的に実現されていてもよい。
第１電位調整部４１は、少なくとも第１電極２１と第２電極２２との間に分散電圧ＤＶを印加するとともに、この分散電圧ＤＶを制御する要素である。第１電極２１と第２電極２２との間に分散電圧ＤＶが印加されると、第１電極２１と第２電極２２との間に電界が形成される。本実施形態において、第１電位調整部４１は、第１電極２１に接続され、第１電極２１に対して分散電圧ＤＶを印加するようになっている。従って、第１電極２１は、分散電極であると言える。分散電圧ＤＶは、正と負の両方の極性を示す双極性パルス電圧である。正と負の両方の極性における電位は、典型的には、非対称に切り替えられる。電圧波形は、高電界を形成する高電圧レベルＶＨである期間ＴＨと、低電界を形成する低電圧レベルＶＬである期間ＴＬと、を交互に含む非対称パルス波形となっている。この電圧波形において、電圧の時間平均はゼロとなるように設定されている。ここで、イオンの移動度は、低電界中では電界強度によらず一定であるが、高電界中では電界強度に依存してその値が変化する。そこで第１電位調整部４１は、典型的にはパルス電圧発生装置等の可変電圧発生器に接続されており、例えば、矩形波状の分散電圧を印加できるようになっている。ただし、分散電圧の波形はこれに限定されず、正弦波や、矩形波と複合派の中間形状等であってよい。
第１電極２１と第２電極２２との間のイオン分離空間には、後述する流量調整部４６によるポンプ３０の駆動によって、試料イオンを含むキャリアガス（典型的には中性）の流れが一定の流速で形成されている。ここで、第１電位調整部４１によって高電圧レベルＶＨの電圧が印加されることで、イオン分離空間に高電界が形成される。また、第１電位調整部４１によって低電圧レベルＶＬの電圧が印加されることで、イオン分離空間に低電界が形成される。高電界と低電界とでは、極性が異なっている。このような非対称な電界が交互に発生する環境に試料イオンが送られると、試料イオンは、第１電極２１及び第２電極２２に交互に引き寄せられながらジグザグに進行する。このとき、第１電極２１または第２電極２２に大きく偏向された試料イオンは、第１電極２１または第２電極２２に衝突し、第１電極２１と第２電極２２との間を通過できない。第１電極２１と第２電極２２との間でバランスした試料イオンのみが、第１電極２１と第２電極２２との間を通過して、下流側の検出電極２６に送られる。
第２電位調整部４２は、第１電極２１と第２電極２２との間に補償電圧ＣＶを印加するとともに、この補償電圧ＣＶを制御する要素である。本実施形態において、第２電位調整部４２は、第２電極２２に接続され、第２電極２２に対して補償電圧ＣＶを印加するようになっている。従って、第２電極２２は、補償電極であると言える。上記のとおり、試料イオンは、第１電極２１と第２電極２２との間に形成されたドリフト電界の中でバランスしたもののみが、第１電極２１と第２電極２２との間を通過する。第１電位調整部４１により第１電極２１に分散電圧ＤＶを印加し、第２電位調整部４２により第２電極２２に補償電圧ＣＶを印加することで、第１電極２１と第２電極２２との間を通過するイオン種を変化させることができる。補償電圧ＣＶは、直流電圧である。また補償電圧ＣＶは、例えば、所定の分散電圧ＤＶごとに、一定の変化率及び周期ＴＣＶで大きさを変化させる（換言すれば、周期ＴＣＶで下限電圧ＶCVLから上限電圧ＶCVHの間を変化させる）。これにより、移動度の異なるイオン種を順に検出空間に送ることができる。
第３電位調整部４３は、検出電極２６と偏向電極２７との間に所定の電位差を付与する要素である。これにより、イオン分離空間を通過して検出空間に侵入した試料イオンを、検出電極２６に向けて偏向させることができる。本実施形態において、第３電位調整部４３は、偏向電極２７に接続され、偏向電極２７に対して電位を付与するようになっている。第２電位調整部４２は、検出セル２０に導入された試料イオンがプラスイオンであれば、検出電極２６に対して偏向電極２７が高電位となるように、検出セル２０に導入された試料イオンがマイナスイオンであれば、検出電極２６に対して偏向電極２７が低電位となるように、偏向電極２７の電位を調整する。
計測部４４は、検出電極２６に到達した荷電粒子の数を検出する要素である。計測部４４は、検出電極２６に接続されており、検出電極２６に到達した荷電粒子の量に基づく電流値を、トランスインピーダンス回路により電圧値に変換してイオン量を取得する。計測部４４は、荷電粒子の数量を計測するだけでなく、例えば第１電位調整部４１と協働して、荷電粒子を定性及び定量することができるように構成されていてもよい。計測部４４によって計測された荷電粒子の数量等に関する情報は、例えば、記憶部Ｍに記憶される。
イオン化源制御部４５は、イオン化源１０に接続されており、イオン化源１０の動作を制御できるように構成されている。イオン化源制御部４５は、例えば、イオン化源１０において針電極に印加する電圧の極性をプラスとマイナスとで切り替えることで、発生させる荷電粒子の極性を、プラスイオンとマイナスイオンとに切り替えることができるようになっている。これに限定されるものではないが、イオン化源制御部４５が、マイナスの荷電粒子を発生させたときは、第１電位調整部４１、第２電位調整部４２及び第３電位調整部４３は、マイナスの荷電粒子が流路２５を通過できるように、第１電極２１及び偏向電極２７に印加する電圧をそれぞれ調整する。また、イオン化源制御部４５が、プラスの荷電粒子を発生させたときは、第１電位調整部４１、第２電位調整部４２及び第３電位調整部４３は、プラスの荷電粒子が流路２５を通過できるように、第１電極２１及び偏向電極２７に印加する電圧をそれぞれ調整する。
流量調整部４６は、ポンプ３０に接続されており、ポンプ３０の動作を制御できるように構成されている。流量調整部４６は、例えば、ポンプ３０の駆動と停止のタイミングや、ポンプ３０に備えられたファンの回転速度を制御することで、検出セル２０内の気体の流速等を調整できるようになっている。
第１電位調整部４１により第１電極２１に印加される分散電圧ＤＶと、第２電位調整部４２により第２電極２２に印加される補償電圧ＣＶと、検出電極２６からの電気信号と、の関係から、図３に示すようなＦＡＩＭＳスペクトルを得ることができる。図３は、分析条件（補償電圧ＤＶ及び分散電圧ＣＶ）と、その分析条件によって検出される試料イオン量（イオン電流）と、の関係を例示したマップグラフである。図３における縦軸が分散電圧ＤＶ（単位は「Ｖ」）であり、横軸が補償電圧ＣＶ（単位は「Ｖ」）である。図３のグラフにおいては、検出された試料イオンの量が多い分析条件ほど、当該分析条件が濃い色で示されるようになっている。図３に示すようなＦＡＩＭＳスペクトルを得るには、例えば分散電圧ＤＶを最小値に設定し、補償電圧ＣＶを下限電圧ＶCVLから上限電圧ＶCVHに至るまで変化させるスキャンを行う。それから分散電圧ＤＶを最小値よりも大きい値に変更し、再び補償電圧ＣＶのスキャンを行う。この補償電圧ＣＶのスキャンを、分散電圧ＤＶが最大値になるまで繰り返し行えばよい。
次に、検出セル２０の詳しい構成について図４から図６を参照して説明する。検出セル２０は、図４及び図５に示すように、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間に介在する複数のスペーサ５０～５３を有する。複数のスペーサ５０～５３により第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間の間隔（第１間隔、セルギャップ）Ｔ１を所定の大きさに保持することができる。本実施形態では、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１に係る目標値は、例えば１００μｍとされる。従って、本実施形態に係る検出セル２０のセルギャップＴ１は、一般的な液晶パネルのセルギャップが数μｍ程度であるのに比べると、数十倍程度と桁違いに大きい。また、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１は、既述したフィルタギャップと概ね等しい。複数のスペーサ５０～５３は、いずれも流路２５に沿う方向であるＸ軸方向に沿って直線的に延在している。複数のスペーサ５０～５３の長さ寸法（Ｘ軸方向についての寸法）は、第１基板２３及び第２基板２４の長さ寸法と同じ程度とされる。
複数のスペーサ５０～５３には、図４及び図５に示すように、第１スペーサ５０と、第１スペーサ５０との間に流路２５を挟んで配される第２スペーサ５１と、第１スペーサ５０に対して流路２５側とは反対側に配される第３スペーサ５２と、第２スペーサ５１に対して流路２５側とは反対側に配される第４スペーサ５３と、が含まれる。第１スペーサ５０及び第２スペーサ５１は、流路２５に臨んで配されており、流路２５のＸ軸方向についての範囲を画定している。第１スペーサ５０と第２スペーサ５１との間の間隔（第２間隔）Ｄ１は、流路２５の幅寸法に相当しており、その具体的な寸法は、例えば１５ｍｍ程度とされる。第３スペーサ５２は、第１スペーサ５０に対して流路２５側とは反対側に配され、第４スペーサ５３は、第２スペーサ５１に対して流路２５側とは反対側に配されている。従って、第３スペーサ５２及び第４スペーサ５３は、流路２５での荷電粒子の流動を妨げることなく、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。
第３スペーサ５２は、図４及び図５に示すように、第１スペーサ５０との間に間隔（第３間隔）Ｄ２を空けて配される。第４スペーサ５３は、第２スペーサ５１との間に間隔（第４間隔）Ｄ３を空けて配される。このように、第３スペーサ５２が第１スペーサ５０とは物理的に分離され、第４スペーサ５３が第２スペーサ５１とは物理的に分離されている。これにより、各スペーサ５０～５３の独立性が担保されるので、各スペーサ５０～５３の機能、すなわち流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を保持する機能（間隔保持機能）が安定的に発揮される。
第３スペーサ５２は、図４及び図５に示すように、第１スペーサ５０との間の間隔Ｄ２が、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１よりも小さい位置に配される。第４スペーサ５３は、第２スペーサ５１との間の間隔Ｄ３が、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１よりも小さい位置に配される。このように、第３スペーサ５２は、第１スペーサ５０に対して第２スペーサ５１よりも近い配置となり、第４スペーサ５３は、第２スペーサ５１に対して第１スペーサ５０よりも近い配置となる。このような配置の第３スペーサ５２及び第４スペーサ５３によって第１基板２３及び第２基板２４のうち、第１スペーサ５０付近の部分の剛直性が向上し、第２スペーサ５１付近の部分の剛直性が向上する。従って、第１基板２３及び第２基板２４のうち、Ｘ軸方向について第１スペーサ５０と第２スペーサ５１との間にある部分（Ｚ軸方向について流路２５を挟む部分）に撓み等の変形が生じ難くなる。これにより、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１が、流路２５の全幅にわたって均等化され易くなるので、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１がより安定的に保たれる。
第３スペーサ５２は、図４及び図５に示すように、第１スペーサ５０との間の間隔Ｄ２が、第１スペーサ５０の幅寸法Ｗ１以下となる位置に配される。第４スペーサ５３は、第２スペーサ５１との間の間隔Ｄ３が、第２スペーサ５１の幅寸法Ｗ２以下となる位置に配される。具体的には、第１スペーサ５０と第３スペーサ５２との間の間隔Ｄ２は、第１スペーサ５０の幅寸法Ｗ１よりも小さい。同様に、第２スペーサ５１と第４スペーサ５３との間の間隔Ｄ３は、第２スペーサ５１の幅寸法Ｗ２よりも小さい。なお、第１スペーサ５０におけるＹ軸方向についての中央位置から第３スペーサ５２におけるＹ軸方向についての中央位置までの間隔は、第１スペーサ５０の幅寸法Ｗ１よりも大きいものの、第１スペーサ５０の幅寸法Ｗ１の２倍よりは小さい。同様に、第２スペーサ５１におけるＹ軸方向についての中央位置から第４スペーサ５３におけるＹ軸方向についての中央位置までの間隔は、第２スペーサ５１の幅寸法Ｗ２よりも大きいものの、第２スペーサ５１の幅寸法Ｗ２の２倍よりは小さい。このように、第３スペーサ５２が第１スペーサ５０に対して第１スペーサ５０の幅寸法Ｗ１よりも近い位置に配され、第４スペーサ５３が第２スペーサ５１に対して第２スペーサ５１の幅寸法Ｗ２よりも近い位置に配される。このような配置の第３スペーサ５２及び第４スペーサ５３によって第１基板２３及び第２基板２４のうち、第１スペーサ５０付近の部分の剛直性が向上し、第２スペーサ５１付近の部分の剛直性がより向上する。これにより、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１が一層安定的に保たれる。また、第１スペーサ５０と第３スペーサ５２との間の間隔Ｄ２は、第２スペーサ５１と第４スペーサ５３との間の間隔Ｄ３とほぼ等しい。
第１スペーサ５０の幅寸法Ｗ１と、第２スペーサ５１の幅寸法Ｗ２と、第３スペーサ５２の幅寸法Ｗ３と、第４スペーサ５３の幅寸法Ｗ４と、は、図４及び図５に示すように、互いに等しい。各スペーサ５０～５３の幅寸法Ｗ１～Ｗ４は、具体的には０．７ｍｍ程度とされる。このようにすれば、検出セル２０の製造において、第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３を設ける際の条件を同じにすることができる。これにより、検出セル２０の製造が容易になる。また、各スペーサ５０～５３の機械的強度が均等になることから、間隔保持機能がより安定的に発揮される。
第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３は、図６に示すように、それぞれスペーサ材５４からなる。スペーサ材５４は、光及び熱の少なくとも一方の付与により硬化する硬化材５４Ａと、硬化材５４Ａに分散配合されるスペーサ粒子５４Ｂと、を含む。硬化材５４Ａは、例えば加熱に伴って硬化する熱硬化性樹脂材料（熱硬化性材料）を含む。スペーサ粒子５４Ｂは、硬化材５４Ａへの分散性を考慮して、例えば、ガラスファイバやシリコン系樹脂等からなる。スペーサ粒子５４Ｂの粒径Ｄ４は、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１に係る目標値とほぼ等しく、例えば１００μｍ程度とされる。検出セル２０の製造において、第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３を設ける際には、スペーサ材５４を第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの少なくとも一方に塗布し、硬化材５４Ａを硬化させる。第１基板２３と第２基板２４との間の間隔Ｔ１は、スペーサ材５４に含まれるスペーサ粒子５４Ｂの粒径Ｄ４に準じた大きさとなる。第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３のそれぞれが上記したスペーサ材５４からなるので、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。
本実施形態は以上のような構造であり、続いて検出セル２０の製造方法を説明する。検出セル２０は、検出セル２０が複数連なってなる連成検出セル２０Ｍを作製し、この連成検出セル２０Ｍを分割することで、製造される。このような製造方法において、連成検出セル２０Ｍは、図７及び図８に示すように、第１基板２３が複数連なってなる第１マザー基板６０と、第２基板２４が複数連なってなる第２マザー基板６１と、を貼り合わせて形成される。
検出セル２０の製造に際しては、第１マザー基板６０及び第２マザー基板６１をそれぞれ製造し、製造した第１マザー基板６０及び第２マザー基板６１にスペーサ材５４を塗布し、第１マザー基板６０と第２マザー基板６１とを貼り合わせ、スペーサ材５４を硬化させて連成検出セル２０Ｍを得る。そして、連成検出セル２０Ｍを分割することで、複数の検出セル２０を効率的に製造することができる。
第１マザー基板６０及び第２マザー基板６１の構成について説明する。第１マザー基板６０は、図７に示すように、Ｘ軸方向及びＹ軸方向に沿って複数ずつ並ぶ第１基板２３を含む。第１マザー基板６０は、複数の第１主面２３Ａを含む第３主面６０Ａを有する。第２マザー基板６１は、図８に示すように、Ｘ軸方向及びＹ軸方向に沿って複数ずつ並ぶ第２基板２４を含む。第２マザー基板６１は、複数の第２主面２４Ａを含む第４主面６１Ａを有する。
第１マザー基板６０の製造に際しては、図７に示すように、第１マザー基板６０の第３主面６０Ａに含まれる複数の第１主面２３Ａに複数ずつの第１電極２１及び偏向電極２７を設ける。第２マザー基板６１の製造に際しては、図８に示すように、第２マザー基板６１の第４主面６１Ａに含まれる複数の第２主面２４Ａに複数ずつの第２電極２２及び検出電極２６を設ける。
上記のようにして製造された第１マザー基板６０及び第２マザー基板６１に対してそれぞれスペーサ材５４を塗布する。スペーサ材５４の塗布に際しては、図９に示すように、塗布装置７０が用いられる。塗布装置７０は、スペーサ材５４を吐出するノズル７０Ａと、ノズル７０Ａにスペーサ材５４を供給するディスペンサ７０Ｂと、を少なくとも有する。ノズル７０Ａは、スペーサ材５４が吐出される吐出口が、ステージ上に搭載された第１マザー基板６０の第３主面６０Ａまたは第２マザー基板６１の第４主面６１Ａと間隔を空けて対向して配される。なお、図９では、代表として第２マザー基板６１を図示しているが、第１マザー基板６０も同様である。ノズル７０Ａと、第３主面６０Ａまたは第４主面６１Ａと、の間には、スペーサ粒子５４Ｂの粒径Ｄ４よりも大きい間隔が空けられており、その間隔は例えば１０５μｍ程度とされる。ディスペンサ７０Ｂは、ノズル７０Ａに対して上側に配されており、ノズル７０Ａへのスペーサ材５４の供給量を調整することができる。ディスペンサ７０Ｂに貯留されるスペーサ材５４において、硬化材５４Ａに分散配合されるスペーサ粒子５４Ｂの濃度は、例えば３ｗｔ％～５ｗｔ％程度とされる。
上記のような構成の塗布装置７０を用いてスペーサ材５４は、図９に示すように、第３主面６０Ａまたは第４主面６１Ａに塗布される。ここで、硬化材５４Ａの粘度を高くすれば、第３主面６０Ａまたは第４主面６１Ａに塗布されるスペーサ材５４に含まれる硬化材５４Ａの高さを大きくする上で有用である反面、ノズル７０Ａに目詰まりが生じ易くなってしまう。本実施形態では、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１に係る目標値が１００μｍと、液晶パネルのセルギャップに比べると桁違いに大きいため、硬化材５４Ａの高さが１００μｍになるよう、硬化材５４Ａの粘度を高くするのは難しい、という事情がある。そこで、本実施形態では、第１マザー基板６０と第２マザー基板６１との双方にスペーサ材５４を塗布する手法を採っている。この手法を採ることで、第３主面６０Ａまたは第４主面６１Ａに塗布された硬化材５４Ａの高さが、第１主面２３Ａと第２主面２４Ａとの間の間隔Ｔ１に係る目標値に満たなくても、第３主面６０Ａと第４主面６１Ａとの間に介在する形で設けられる各スペーサ５０～５３の高さを、間隔Ｔ１に係る目標値に近い大きさとすることができる。硬化材５４Ａの粘度は、ノズル７０Ａの目詰まりを回避できる程度に低く設定されている。具体的には、第３主面６０Ａまたは第４主面６１Ａに塗布された硬化材５４Ａの高さＨ１は、スペーサ粒子５４Ｂの粒径Ｄ４よりも小さく、例えば６０μｍ程度とされる。
塗布装置７０を用いてスペーサ材５４は、図７及び図１０に示すように、第１マザー基板６０の第３主面６０Ａにおける特定の領域に選択的に塗布される。すなわち、スペーサ材５４は、第３主面６０Ａに含まれる複数の第１主面２３Ａにおける４つずつの領域２３Ａ１～２３Ａ４と、第３主面６０ＡのうちのＹ軸方向についての両端付近に位置する２つずつの領域６０Ａ１，６０Ａ２と、にそれぞれ塗布される。詳しくは、スペーサ材５４は、第１主面２３Ａにおいて、第１領域２３Ａ１と、第１領域２３Ａ１との間に間隔Ｄ５を空けた位置にある第２領域２３Ａ２と、第１領域２３Ａ１に対して第２領域２３Ａ２とは反対側にある第３領域２３Ａ３と、第２領域２３Ａ２に対して第１領域２３Ａ１とは反対側にある第４領域２３Ａ４と、に塗布される。第１領域２３Ａ１、第２領域２３Ａ２、第３領域２３Ａ３及び第４領域２３Ａ４は、いずれもＸ軸方向に沿って延在する。第１領域２３Ａ１と第２領域２３Ａ２との間の間隔Ｄ５は、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１とほぼ同じである（図４を参照）。塗布装置７０のノズル７０Ａと第１マザー基板６０とをＸ軸方向に沿って相対変位させつつ各領域２３Ａ１～２３Ａ４にスペーサ材５４を塗布する。
スペーサ材５４は、図７及び図１０に示すように、第３主面６０Ａにおいて、Ｙ軸方向について一方（図７の右側）の端に位置する第３領域２３Ａ３ＥよりもＹ軸方向について端寄りの位置に配される第９領域６０Ａ１と、Ｙ軸方向について他方（図７の左側）の端に位置する第４領域２３Ａ４ＥよりもＹ軸方向について端寄りの位置に配される第１０領域６０Ａ２と、に塗布される。第９領域６０Ａ１及び第１０領域６０Ａ２は、いずれもＸ軸方向に沿って延在する。ここで、第３主面６０Ａに含まれる各第１主面２３Ａにおいては、第１電極２１に対してＹ軸方向について一方（図７の右側）に第１領域２３Ａ１及び第３領域２３Ａ３が偏在し、Ｙ軸方向について他方（図７の左側）に第２領域２３Ａ２及び第４領域２３Ａ４が偏在している。第９領域６０Ａ１は、第３主面６０Ａにおいて、Ｙ軸方向について第１領域２３Ａ１及び第３領域２３Ａ３が偏在する側（図７の右側）の端付近の位置に配されている。第１０領域６０Ａ２は、第３主面６０Ａにおいて、Ｙ軸方向について第２領域２３Ａ２及び第４領域２３Ａ４が偏在する側（図７の左側）の端付近の位置に配されている。なお、第３主面６０Ａに含まれる複数の第３領域２３Ａ３を区別する場合には、Ｙ軸方向について一方の端に位置する第３領域２３Ａ３の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。同様に、第３主面６０Ａに含まれる複数の第４領域２３Ａ４を区別する場合には、Ｙ軸方向について他方の端に位置する第４領域２３Ａ４の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。第９領域６０Ａ１と第３領域２３Ａ３Ｅとの間の間隔Ｄ６は、Ｙ軸方向について隣り合う第１基板２３（第１主面２３Ａ）の間の間隔Ｄ７とほぼ同じである。間隔Ｄ７は、Ｙ軸方向に沿って並ぶ複数の第１基板２３の配列間隔Ｄ７である。また、第９領域６０Ａ１と第３領域２３Ａ３Ｅとの間の間隔Ｄ６は、第１領域２３Ａ１と第２領域２３Ａ２との間の間隔Ｄ５とほぼ同じである。これらの間隔Ｄ５～Ｄ７は、例えば１５ｍｍ程度とされる。塗布装置７０のノズル７０Ａと第１マザー基板６０とをＸ軸方向に沿って相対変位させつつ各領域６０Ａ１～６０Ａ２にスペーサ材５４を塗布する。
塗布装置７０を用いてスペーサ材５４は、図８及び図１１に示すように、第２マザー基板６１の第４主面６１Ａにおける特定の領域に選択的に塗布される。すなわち、スペーサ材５４は、第４主面６１Ａに含まれる複数の第２主面２４Ａにおける４つずつの領域２４Ａ１～２４Ａ４と、第４主面６１ＡのうちのＹ軸方向についての両端付近に位置する２つずつの領域６１Ａ１，６１Ａ２と、にそれぞれ塗布される。詳しくは、スペーサ材５４は、第２主面２４Ａにおいて、第５領域２４Ａ１と、第５領域２４Ａ１との間に間隔Ｄ５を空けた位置にある第６領域２４Ａ２と、第５領域２４Ａ１に対して第６領域２４Ａ２とは反対側にある第７領域２４Ａ３と、第６領域２４Ａ２に対して第５領域２４Ａ１とは反対側にある第８領域２４Ａ４と、に塗布される。第５領域２４Ａ１、第６領域２４Ａ２、第７領域２４Ａ３及び第８領域２４Ａ４は、いずれもＸ軸方向に沿って延在する。第５領域２４Ａ１と第６領域２４Ａ２との間の間隔Ｄ８は、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１とほぼ同じである（図４を参照）。塗布装置７０のノズル７０Ａと第２マザー基板６１とをＸ軸方向に沿って相対変位させつつ各領域２４Ａ１～２４Ａ４にスペーサ材５４を塗布する。
スペーサ材５４は、図８及び図１１に示すように、第４主面６１Ａにおいて、Ｙ軸方向について一方（図８の左側）の端に位置する第７領域２４Ａ３ＥよりもＹ軸方向について端寄りの位置に配される第１１領域６１Ａ１と、Ｙ軸方向について他方（図８の右側）の端に位置する第８領域２４Ａ４ＥよりもＹ軸方向について端寄りの位置に配される第１２領域６１Ａ２と、に塗布される。第１１領域６１Ａ１及び第１２領域６１Ａ２は、いずれもＸ軸方向に沿って延在する。ここで、第４主面６１Ａに含まれる各第２主面２４Ａにおいては、第１電極２１に対してＹ軸方向について一方（図８の左側）に第５領域２４Ａ１及び第７領域２４Ａ３が偏在し、Ｙ軸方向について他方（図８の右側）に第６領域２４Ａ２及び第８領域２４Ａ４が偏在している。第１１領域６１Ａ１は、第４主面６１Ａにおいて、Ｙ軸方向について第５領域２４Ａ１及び第７領域２４Ａ３が偏在する側（図８の左側）の端付近の位置に配されている。第１２領域６１Ａ２は、第４主面６１Ａにおいて、Ｙ軸方向について第６領域２４Ａ２及び第８領域２４Ａ４が偏在する側（図８の右側）の端付近の位置に配されている。なお、第４主面６１Ａに含まれる複数の第７領域２４Ａ３を区別する場合には、Ｙ軸方向について一方の端に位置する第７領域２４Ａ３の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。同様に、第４主面６１Ａに含まれる複数の第８領域２４Ａ４を区別する場合には、Ｙ軸方向について他方の端に位置する第８領域２４Ａ４の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。第１１領域６１Ａ１と第７領域２４Ａ３Ｅとの間の間隔Ｄ９は、Ｙ軸方向について隣り合う第２基板２４（第２主面２４Ａ）の間の間隔Ｄ１０とほぼ同じである。間隔Ｄ１０は、Ｙ軸方向に沿って並ぶ複数の第２基板２４の配列間隔Ｄ１０である。また、第１１領域６１Ａ１と第７領域２４Ａ３Ｅとの間の間隔Ｄ９は、第５領域２４Ａ１と第６領域２４Ａ２との間の間隔Ｄ８とほぼ同じである。これらの間隔Ｄ８～Ｄ１０は、例えば１５ｍｍ程度とされる。塗布装置７０のノズル７０Ａと第２マザー基板６１とをＸ軸方向に沿って相対変位させつつ各領域６１Ａ１～６１Ａ２にスペーサ材５４を塗布する。
上記のようにして第１マザー基板６０及び第２マザー基板６１の双方にスペーサ材５４を塗布したら、図１２及び図１３に示すように、第１マザー基板６０の第３主面６０Ａと、第２マザー基板６１の第４主面６１Ａと、が対向するよう、第１マザー基板６０と第２マザー基板６１とを配置する。この状態で第１マザー基板６０と第２マザー基板６１とをＺ軸方向に沿って相対変位させ、第１マザー基板６０及び第２マザー基板６１の貼り合わせを行う。貼り合わせに伴って、図１４及び図１５に示すように、第１マザー基板６０の第３主面６０Ａに塗布されたスペーサ材５４と、第２マザー基板６１の第４主面６１Ａに塗布されたスペーサ材５４と、が一体化される。
詳しくは、第１マザー基板６０及び第２マザー基板６１が貼り合わせられると、図１４及び図１５に示すように、第１領域２３Ａ１に塗布されたスペーサ材５４と、第５領域２４Ａ１に塗布されたスペーサ材５４と、が一体化される。また、第２領域２３Ａ２に塗布されたスペーサ材５４と、第６領域２４Ａ２に塗布されたスペーサ材５４と、が一体化される。また、第３領域２３Ａ３に塗布されたスペーサ材５４と、第７領域２４Ａ３に塗布されたスペーサ材５４と、が一体化される。また、第４領域２３Ａ４に塗布されたスペーサ材５４と、第８領域２４Ａ４に塗布されたスペーサ材５４と、が一体化される。また、第９領域６０Ａ１に塗布されたスペーサ材５４と、第１１領域６１Ａ１に塗布されたスペーサ材５４と、が一体化される。また、第１０領域６０Ａ２に塗布されたスペーサ材５４と、第１２領域６１Ａ２に塗布されたスペーサ材５４と、が一体化される。
上記のようにして第１マザー基板６０及び第２マザー基板６１を貼り合わせたら、第１マザー基板６０及び第２マザー基板６１をＺ軸方向に加圧するとともに加熱する。すると、第３主面６０Ａ（第１主面２３Ａ）と第４主面６１Ａ（第２主面２４Ａ）との間の間隔が、スペーサ材５４に含まれるスペーサ粒子５４Ｂの粒径Ｄ４とほぼ同じになるとともに、スペーサ材５４に含まれる硬化材５４Ａが硬化される。これにより、連成検出セル２０Ｍが製造される。連成検出セル２０Ｍにおいて、Ｙ軸方向に沿って並ぶ複数の検出セル２０（第１基板２３及び第２基板２４）の配列間隔は、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１と等しい。第１領域２３Ａ１及び第５領域２４Ａ１に塗布されたスペーサ材５４によって第１スペーサ５０が設けられる。第２領域２３Ａ２及び第６領域２４Ａ２に塗布されたスペーサ材５４によって、第１スペーサ５０との間に流路２５を挟む位置に第２スペーサ５１が設けられる。第３領域２３Ａ３及び第７領域２４Ａ３に塗布されたスペーサ材５４によって、第１スペーサ５０に対して流路２５側とは反対側に第３スペーサ５２が設けられる。第４領域２３Ａ４及び第８領域２４Ａ４に塗布されたスペーサ材５４によって、第２スペーサ５１に対して流路２５側とは反対側に第４スペーサ５３が設けられる。
第９領域６０Ａ１及び第１１領域６１Ａ１に塗布されたスペーサ材５４によって、Ｙ軸方向について一方の端（図１４の左側）に位置する第３スペーサ５２ＥよりもＹ軸方向について端寄りの位置に第１ダミースペーサ６２が設けられる。第１０領域６０Ａ２及び第１２領域６１Ａ２に塗布されたスペーサ材５４によって、Ｙ軸方向について他方（図１４の右側）の端に位置する第４スペーサ５３Ｅに対してＹ軸方向について端寄りの位置に第２ダミースペーサ６３が設けられる。なお、連成検出セル２０Ｍに備わる複数の第３スペーサ５２を区別する場合には、Ｙ軸方向について一方の端に位置する第３スペーサ５２の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。同様に、連成検出セル２０Ｍに備わる複数の第４スペーサ５３を区別する場合には、Ｙ軸方向について他方の端に位置する第４スペーサ５３の符号に添え字Ｅを、区別せずに総称する場合には、符号に添え字を付さないものとする。第１ダミースペーサ６２によって複数ずつの第１基板２３及び第２基板２４のうち、Ｙ軸方向について一方の端に位置する第３スペーサ５２Ｅを有する第１基板２３及び第２基板２４の間の間隔Ｔ１を、安定的に保つことができる。第２ダミースペーサ６３によって複数ずつの第１基板２３及び第２基板２４のうち、Ｙ軸方向について他方の端に位置する第４スペーサ５３Ｅを有する第１基板２３及び第２基板２４の間の間隔Ｔ１を、安定的に保つことができる。
上記のようにして製造された連成検出セル２０Ｍを分割することで、図４及び図５に示される構成の検出セル２０を複数製造することができる。製造された検出セル２０においては、第１基板２３と第２基板２４との間の間隔Ｔ１は、第１主面２３Ａと第２主面２４Ａとの間に介在していて流路２５に沿って延在する第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３によって保持される。このうち、第３スペーサ５２は、第１スペーサ５０に対して流路２５側とは反対側に配され、第４スペーサ５３は、第２スペーサ５１に対して流路２５側とは反対側に配されているので、流路２５での荷電粒子の流動を妨げることなく、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。また、図１２及び図１３に示すように、第１マザー基板６０（第１基板２３）と第２マザー基板６１（第２基板２４）との双方にスペーサ材５４を塗布しているので、例えば第１基板２３の各領域２３Ａ１～２３Ａ４及び第２基板２４の各領域２４Ａ１～２４Ａ４に対して塗布可能なスペーサ材５４の高さに限度がある場合であっても、第１基板２３と第２基板２４との間の間隔Ｔ１を目標値にし易くなる。
次に、本実施形態に係る検出セル２０の優位性を検証するため、以下の比較実験１を行った。比較実験１では、本段落以前に説明した構成の検出セル２０を実施例１とし、実施例１よりもスペーサの数を減らした検出セル８０を比較例１とし、実施例１よりもスペーサの数を増やした検出セル９０を比較例２とした。実施例１に係る検出セル２０は、本段落以前に説明した製造方法により製造されており、連成検出セル２０Ｍを分割することで、複数が製造されている。実施例１に係る検出セル２０は、Ｙ軸方向についての片端に２つのスペーサが配される二重スペーサ構造である。なお、実施例１に係る連成検出セル２０ＭにおいてＹ軸方向に沿って並ぶ複数の検出セル２０（第１基板２３及び第２基板２４）の配列間隔は、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１と等しく、その具体的な寸法は、１５ｍｍとされる。比較例１，２に係る検出セル８０，９０は、設けるスペーサの数が異なる点を除いては、実施例１と同様であり、連成検出セル８０Ｍ，９０Ｍを分割することで、複数が製造されている。
比較例１に係る検出セル８０及び連成検出セル８０Ｍは、図１６に示される通りである。比較例１に係る検出セル８０は、第１基板８１と第２基板８２との間に介在する第１スペーサ８３と、第１スペーサ８３との間に流路８４を挟んで配される第２スペーサ８５と、を有する。比較例１に係る検出セル８０は、実施例１に係る検出セル２０から第３スペーサ５２及び第４スペーサ５３を除去した構成であると言える。比較例１に係る検出セル８０は、Ｙ軸方向についての片端に１つのスペーサが配される一重スペーサ構造である。比較例１に係る検出セル８０における第１基板８１と第２基板８２との間の間隔Ｔ２の目標値は、実施例１に係る検出セル２０の同目標値と同じであり、具体的には１００μｍである。比較例１に係る検出セル８０における第１スペーサ８３と第２スペーサ８５との間の間隔は、実施例１に係る検出セル２０における間隔Ｄ１（図４及び図６を参照）と同じである。なお、比較例１に係る連成検出セル８０ＭにおいてＹ軸方向に沿って並ぶ複数の検出セル８０（第１基板８１及び第２基板８２）の配列間隔は、第１スペーサ８３と第２スペーサ８５との間の間隔と等しく、その具体的な寸法は、１５ｍｍとされる。
比較例２に係る検出セル９０及び連成検出セル９０Ｍは、図１７に示される通りである。比較例２に係る検出セル９０は、第１基板９１と第２基板９２との間に介在する第１スペーサ９３と、第１スペーサ９３との間に流路９４を挟んで配される第２スペーサ９５と、第１スペーサ９３に対して流路９４側とは反対側に配される第３スペーサ９６と、第２スペーサ９５に対して流路９４側とは反対側に配される第４スペーサ９７と、第３スペーサ９６に対して第１スペーサ９３側とは反対側に配される第５スペーサ９８と、第４スペーサ９７に対して第２スペーサ９５側とは反対側に配される第６スペーサ９９と、を有する。比較例２に係る検出セル９０は、実施例１に係る検出セル２０に、第５スペーサ９８及び第６スペーサ９９を追加した構成であると言える。比較例２に係る検出セル９０は、Ｙ軸方向についての片端に３つのスペーサが配される三重スペーサ構造である。比較例２に係る検出セル９０における第１基板９１と第２基板９２との間の間隔Ｔ３の目標値は、実施例１に係る検出セル２０の同目標値と同じであり、具体的には１００μｍである。比較例２に係る検出セル９０における第１スペーサ９３と第２スペーサ９５との間の間隔は、実施例１に係る検出セル２０における間隔Ｄ１（図４及び図６を参照）と同じである。第１スペーサ９３と第３スペーサ９６との間と、第２スペーサ９５と第４スペーサ９７との間と、第３スペーサ９６と第５スペーサ９８との間と、第４スペーサ９７と第６スペーサ９９との間と、には、それぞれ等しい間隔が空けられており、その大きさは、実施例１に係る検出セル２０における間隔Ｄ２，Ｄ３（図４及び図６を参照）と同じである。なお、比較例２に係る連成検出セル９０ＭにおいてＹ軸方向に沿って並ぶ複数の検出セル９０（第１基板９１及び第２基板９２）の配列間隔は、第１スペーサ９３と第２スペーサ９５との間の間隔と等しく、その具体的な寸法は、１５ｍｍとされる。
比較実験１では、上記のような構成の実施例１及び比較例１，２に係る各連成検出セル２０Ｍ，８０Ｍ，９０Ｍを分割することで、各検出セル２０，８０，９０を複数ずつ製造し、製造された各検出セル２０，８０，９０における第１基板２３，８１，９１と第２基板２４，８２，９２との間の間隔Ｔ１，Ｔ２，Ｔ３をそれぞれ測定した。各検出セル２０，８０，９０において間隔Ｔ１，Ｔ２，Ｔ３を測定する位置は、各検出セル２０，８０，９０のうちのＹ軸方向についての中央位置である。各検出セル２０，８０，９０のうちのＹ軸方向についての中央位置は、第１スペーサ５０，８３，９３及び第２スペーサ５１，８５，９５から最も遠い位置であり、第１基板２３，８１，９１や第２基板２４，８２，９２に撓み等の変形が生じた場合にその変形量が最大となる位置である。測定結果に基づき、間隔Ｔ１，Ｔ２，Ｔ３の平均値及び標準偏差を算出した。間隔Ｔ１，Ｔ２，Ｔ３の平均値及び標準偏差を算出した結果は、図１８の表に示される通りである。
図１８の表に示される検証結果について説明する。図１８によれば、実施例１に係る間隔Ｔ１の平均値は、９５．４μｍであり、目標値（１００μｍ）に最も近い値となっている。間隔Ｔ１の平均値と目標値との差分は、４．６μｍであった。間隔Ｔ１の標準偏差は、０．７μｍであった。比較例１に係る間隔Ｔ２の平均値は、８８．７μｍであり、目標値から最も遠い値となっている。間隔Ｔ２の平均値と目標値との差分は、１１．３μｍであった。間隔Ｔ２の平均値と、間隔Ｔ１の平均値と、の差分は、６．７μｍであった。間隔Ｔ２の標準偏差は、０．７μｍであり、間隔Ｔ１の標準偏差と同値であった。比較例２に係る間隔Ｔ３の平均値は、９３．５μｍであった。間隔Ｔ３の平均値と目標値との差分は、６．５μｍであった。間隔Ｔ３の平均値と、間隔Ｔ１の平均値と、の差分は、１．９μｍであった。間隔Ｔ３の平均値と、間隔Ｔ２の平均値と、の差分は、４．８μｍであった。間隔Ｔ３の標準偏差は、１．３μｍであり、間隔Ｔ１の標準偏差や間隔Ｔ２の標準偏差の二倍弱の値であった。
以上の検証結果に基づけば、実施例１は、間隔Ｔ１の平均値が目標値に最も近い上、間隔Ｔ１の標準偏差が最小値であることから、間隔Ｔ１を目標値に近似した値に安定的に保つことができている、と言える。一方、比較例１は、間隔Ｔ２の標準偏差が最小値であるものの、間隔Ｔ２の平均値が目標値から最も遠いという問題がある。比較例２は、間隔Ｔ３の平均値が目標値に二番目に近く且つ間隔Ｔ２の平均値よりも間隔Ｔ１の平均値に近い値であるものの、間隔Ｔ３の標準偏差が大きく、間隔Ｔ３がばらつき易いという問題がある。実施例１に係る間隔Ｔ１の平均値が目標値に最も近い値となった理由は、第３スペーサ５２及び第４スペーサ５３によって各基板２３，２４の支持強度が十分に得られるとともに、スペーサ５０～５３の設置数が過剰にならず、スペーサ５０～５３の高さの仕上がりが安定しているため、と推考される。実施例１に係る間隔Ｔ１の標準偏差が最小値となった理由は、スペーサ５０～５３の設置数が過剰にならず、スペーサ５０～５３の高さの仕上がりが安定しているため、と推考される。
比較例１に係る間隔Ｔ２の平均値が目標値から最も遠い値となった理由は、実施例１よりもスペーサ８３，８５の設置数が少なく、スペーサ８３，８５による各基板８１，８２の支持強度が不足し、基板８１，８２に撓み等の変形が生じ易くなるため、と推考される。比較例１に係る間隔Ｔ２の標準偏差が最小値となった理由は、スペーサ８３，８５の設置数が過剰にならず、スペーサ８３，８５の高さの仕上がりが安定しているため、と推考される。比較例２に係る間隔Ｔ３の平均値が目標値に二番目に近い値となった理由は、実施例１よりもスペーサ９３，９５～９９の設置数が多く、スペーサ９３，９５～９９による各基板９１，９２の支持強度が十分であるものの、スペーサ９３，９５～９９の設置数が過剰となり、スペーサ９３，９５～９９の高さの仕上がりにばらつきが生じ易いことが影響している、と推考される。比較例２に係る間隔Ｔ３の標準偏差が最大値となった理由は、スペーサ９３，９５～９９の設置数が過剰となり、スペーサ９３，９５～９９の高さの仕上がりにばらつきが生じ易いため、と推考される。
以上説明したように本実施形態の検出セル（検出器）２０は、第１主面２３Ａを有する第１基板２３と、第１基板２３の第１主面２３Ａと間隔Ｔ１を空けて対向する第２主面２４Ａを有する第２基板２４と、第１基板２３の第１主面２３Ａに設けられる第１電極２１と、第２基板２４の第２主面２４Ａに設けられて第１電極２１と間隔を空けて対向し、第１電極２１との間に検出対象物である荷電粒子の流路２５を形成する第２電極２２と、第１基板２３の第１主面２３Ａまたは第２基板２４の第２主面２４Ａに設けられて第１電極２１及び第２電極２２に対して流路２５の下流側に配され、荷電粒子を捕集する検出電極（第３電極）２６と、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間に介在し、流路２５に沿って延在する第１スペーサ５０と、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間に介在し、流路２５に沿って延在し、第１スペーサ５０との間に流路２５を挟んで配される第２スペーサ５１と、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間に介在し、流路２５に沿って延在し、第１スペーサ５０に対して流路２５側とは反対側に配される第３スペーサ５２と、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの間に介在し、流路２５に沿って延在し、第２スペーサ５１に対して流路２５側とは反対側に配される第４スペーサ５３と、を備える。
第１電極２１と第２電極２２との間に生じる電界によって第１電極２１と第２電極２２との間に形成される流路２５における荷電粒子の通過の可否が制御される。流路２５を通過した荷電粒子は、第１電極２１及び第２電極２２に対して流路２５の下流側に配される検出電極２６により捕集され、検出される。第１基板２３及び第２基板２４は、第１電極２１が設けられる第１主面２３Ａと、第２電極２２が設けられる第２主面２４Ａと、が間隔Ｔ１を空けて対向している。第１基板２３と第２基板２４との間の間隔Ｔ１は、第１主面２３Ａと第２主面２４Ａとの間に介在していて流路２５に沿って延在する第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３によって保持される。このうち、第３スペーサ５２は、第１スペーサ５０に対して流路２５側とは反対側に配され、第４スペーサ５３は、第２スペーサ５１に対して流路２５側とは反対側に配されているので、流路２５での荷電粒子の流動を妨げることなく、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。
また、第３スペーサ５２は、第１スペーサ５０との間に間隔Ｄ２を空けて配され、第４スペーサ５３は、第２スペーサ５１との間に間隔Ｄ３を空けて配される。このようにすれば、第３スペーサ５２が第１スペーサ５０とは物理的に分離され、第４スペーサ５３が第２スペーサ５１とは物理的に分離される。これにより、各スペーサ５０～５３の独立性が担保されるので、各スペーサ５０～５３の機能、すなわち流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を保持する機能（間隔保持機能）が安定的に発揮される。
また、第３スペーサ５２は、第１スペーサ５０との間の間隔Ｄ２が、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１よりも小さく、第４スペーサ５３は、第２スペーサ５１との間の間隔Ｄ３が、第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１よりも小さい。このようにすれば、第３スペーサ５２は、第１スペーサ５０に対して第２スペーサ５１よりも近い配置となり、第４スペーサ５３は、第２スペーサ５１に対して第１スペーサ５０よりも近い配置となる。このような配置の第３スペーサ５２及び第４スペーサ５３によって第１基板２３及び第２基板２４のうち、第１スペーサ５０付近の部分の剛直性が向上し、第２スペーサ５１付近の部分の剛直性が向上する。これにより、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１がより安定的に保たれる。
また、第３スペーサ５２は、第１スペーサ５０との間の間隔Ｄ２が、第１スペーサ５０の幅寸法Ｗ１以下とされ、第４スペーサ５３は、第２スペーサ５１との間の間隔Ｄ３が、第２スペーサ５１の幅寸法Ｗ２以下とされる。このようにすれば、第３スペーサ５２が第１スペーサ５０に対して第１スペーサ５０の幅寸法Ｗ１よりも近い位置に配され、第４スペーサ５３が第２スペーサ５１に対して第２スペーサ５１の幅寸法Ｗ２よりも近い位置に配される。このような配置の第３スペーサ５２及び第４スペーサ５３によって第１基板２３及び第２基板２４のうち、第１スペーサ５０付近の部分の剛直性が向上し、第２スペーサ５１付近の部分の剛直性が向上する。これにより、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１がより安定的に保たれる。
また、第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３は、互いの幅寸法Ｗ１～Ｗ４が等しい。第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３を設ける際の条件を同じにすることができる。これにより、当該検出セル２０の製造が容易になる。
また、第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３は、それぞれ光及び熱の少なくとも一方の付与により硬化する硬化材５４Ａと、硬化材５４Ａに分散配合されるスペーサ粒子５４Ｂと、を含むスペーサ材５４からなる。第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３を設ける際には、スペーサ材５４を第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの少なくとも一方に塗布し、硬化材５４Ａを硬化させる。第１基板２３と第２基板２４との間の間隔Ｔ１は、スペーサ材５４に含まれるスペーサ粒子５４Ｂの粒径Ｄ４に準じた大きさとなる。第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３のそれぞれが上記したスペーサ材５４からなるので、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。
また、本実施形態に係る検出セル２０の製造方法は、第１基板２３に備わる第１主面２３Ａに第１電極２１を、第２基板２４に備わる第２主面２４Ａに第２電極２２を、第１基板２３の第１主面２３Ａまたは第２基板２４の第２主面２４Ａに検出電極２６を、それぞれ設け、第１基板２３の第１主面２３Ａと第２基板２４の第２主面２４Ａとの少なくとも一方にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとを対向させ、第１電極２１と第２電極２２との間に検出対象物である荷電粒子の流路２５を形成させるよう、第１基板２３と第２基板２４とを貼り合わせ、スペーサ材５４を硬化させており、スペーサ材５４の塗布に際しては、第１主面２３Ａと第２主面２４Ａとのうちの一方、例えば第１主面２３Ａにおいて流路２５に沿う第１方向に沿って延在する第１領域２３Ａ１にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの一方、例えば第１主面２３Ａにおいて第１領域２３Ａ１との間に間隔Ｄ５を空けた位置にあって第１方向に沿って延在する第２領域２３Ａ２にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの一方、例えば第１主面２３Ａにおいて第１領域２３Ａ１に対して第２領域２３Ａ２とは反対側にあって第１方向に沿って延在する第３領域２３Ａ３にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの一方、例えば第１主面２３Ａにおいて第２領域２３Ａ２に対して第１領域２３Ａ１とは反対側にあって第１方向に沿って延在する第４領域２３Ａ４にスペーサ材５４を塗布し、第１基板２３と第２基板２４とを貼り合わせ、第１領域２３Ａ１に塗布されたスペーサ材５４を硬化させることで、第１主面２３Ａと第２主面２４Ａとの間に介在する第１スペーサ５０を設け、第２領域２３Ａ２に塗布されたスペーサ材５４を硬化させることで、第１主面２３Ａと第２主面２４Ａとの間に介在して第１スペーサ５０との間に流路２５を挟んで配される第２スペーサ５１を設け、第３領域２３Ａ３に塗布されたスペーサ材５４を硬化させることで、第１主面２３Ａと第２主面２４Ａとの間に介在して第１スペーサ５０に対して流路２５側とは反対側に配される第３スペーサ５２を設け、第４領域２３Ａ４に塗布されたスペーサ材５４を硬化させることで、第１主面２３Ａと第２主面２４Ａとの間に介在して第２スペーサ５１に対して流路２５側とは反対側に配される第４スペーサ５３を設ける。
少なくとも第１電極２１が設けられた第１基板２３の第１主面２３Ａと、少なくとも第２電極２２が設けられた第２基板２４の第２主面２４Ａと、の少なくとも一方に、スペーサ材５４を塗布する。このとき、スペーサ材５４は、第１主面２３Ａと第２主面２４Ａとのうちの一方、例えば第１主面２３Ａにおける第１領域２３Ａ１、第２領域２３Ａ２、第３領域２３Ａ３及び第４領域２３Ａ４のそれぞれに塗布される。第１領域２３Ａ１、第２領域２３Ａ２、第３領域２３Ａ３及び第４領域２３Ａ４は、いずれも流路２５に沿う第１方向に沿って延在している。その後、第１主面２３Ａと第２主面２４Ａとが対向するよう、第１基板２３と第２基板２４とを貼り合わせ、スペーサ材５４を硬化させる。すると、第１基板２３と第２基板２４との間の間隔Ｔ１は、第１主面２３Ａと第２主面２４Ａとの間に介在していて流路２５に沿って延在する第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３によって保持される。このうち、第３スペーサ５２は、第１スペーサ５０に対して流路２５側とは反対側に配され、第４スペーサ５３は、第２スペーサ５１に対して流路２５側とは反対側に配されているので、流路２５での荷電粒子の流動を妨げることなく、流路２５における第１基板２３と第２基板２４との間の間隔Ｔ１を安定的に保つことができる。
また、スペーサ材５４の塗布に際しては、第１主面２３Ａと第２主面２４Ａとのうちの他方、例えば第２主面２４Ａにおいて第１方向に沿って延在する第５領域２４Ａ１にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの他方、例えば第２主面２４Ａにおいて第５領域２４Ａ１との間に間隔Ｄ８を空けた位置にあって第１方向に沿って延在する第６領域２４Ａ２にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの他方、例えば第２主面２４Ａにおいて第５領域２４Ａ１に対して第６領域２４Ａ２とは反対側にあって第１方向に沿って延在する第７領域２４Ａ３にスペーサ材５４を塗布し、第１主面２３Ａと第２主面２４Ａとのうちの他方、例えば第２主面２４Ａにおいて第６領域２４Ａ２に対して第５領域２４Ａ１とは反対側にあって第１方向に沿って延在する第８領域２４Ａ４にスペーサ材５４を塗布し、第１基板２３と第２基板２４とを貼り合わせ、第１領域２３Ａ１に塗布されたスペーサ材５４と第５領域２４Ａ１に塗布されたスペーサ材５４とを一体化させ、第２領域２３Ａ２に塗布されたスペーサ材５４と第６領域２４Ａ２に塗布されたスペーサ材５４とを一体化させ、第３領域２３Ａ３に塗布されたスペーサ材５４と第７領域２４Ａ３に塗布されたスペーサ材５４とを一体化させ、第４領域２３Ａ４に塗布されたスペーサ材５４と第８領域２４Ａ４に塗布されたスペーサ材５４とを一体化させ、第１領域２３Ａ１及び第５領域２４Ａ１に塗布されたスペーサ材５４を硬化させることで、第１スペーサ５０を設け、第２領域２３Ａ２及び第６領域２４Ａ２に塗布されたスペーサ材５４を硬化させることで、第２スペーサ５１を設け、第３領域２３Ａ３及び第７領域２４Ａ３に塗布されたスペーサ材５４を硬化させることで、第３スペーサ５２を設け、第４領域２３Ａ４及び第８領域２４Ａ４に塗布されたスペーサ材５４を硬化させることで、第４スペーサ５３を設ける。
スペーサ材５４の塗布に際しては、スペーサ材５４は、第１主面２３Ａと第２主面２４Ａとのうちの他方、例えば第２主面２４Ａにおける第５領域２４Ａ１、第６領域２４Ａ２、第７領域２４Ａ３及び第８領域２４Ａ４のそれぞれにも塗布される。第５領域２４Ａ１、第６領域２４Ａ２、第７領域２４Ａ３及び第８領域２４Ａ４は、いずれも第１方向に沿って延在している。その後、第１基板２３と第２基板２４とを貼り合わせると、第１領域２３Ａ１に塗布されたスペーサ材５４と第５領域２４Ａ１に塗布されたスペーサ材５４とが一体化され、第２領域２３Ａ２に塗布されたスペーサ材５４と第６領域２４Ａ２に塗布されたスペーサ材５４とが一体化され、第３領域２３Ａ３に塗布されたスペーサ材５４と第７領域２４Ａ３に塗布されたスペーサ材５４とが一体化され、第４領域２３Ａ４に塗布されたスペーサ材５４と第８領域２４Ａ４に塗布されたスペーサ材５４とが一体化される。スペーサ材５４を硬化させると、第１領域２３Ａ１及び第５領域２４Ａ１に塗布されて一体化したスペーサ材５４により第１スペーサ５０が設けられ、第２領域２３Ａ２及び第６領域２４Ａ２に塗布されて一体化したスペーサ材５４により第２スペーサ５１が設けられ、第３領域２３Ａ３及び第７領域２４Ａ３に塗布されて一体化したスペーサ材５４により第３スペーサ５２が設けられ、第４領域２３Ａ４及び第８領域２４Ａ４に塗布されて一体化したスペーサ材５４により第４スペーサ５３が設けられる。このように、第１基板２３と第２基板２４との双方にスペーサ材５４を塗布しているので、例えば各基板２３，２４の各領域２３Ａ１～２３Ａ４，２４Ａ１～２４Ａ４に対して塗布可能なスペーサ材５４の高さに限度がある場合であっても、第１基板２３と第２基板２４との間の間隔Ｔ１を目標値にし易くなる。
また、第１基板２３を複数含む第１マザー基板６０であって複数の第１主面２３Ａを含む第３主面６０Ａを有する第１マザー基板６０と、第２基板２４を複数含む第２マザー基板６１であって複数の第２主面２４Ａを含む第４主面６１Ａを有する第２マザー基板６１と、を製造し、第３主面６０Ａと第４主面６１Ａとのうちの一方にスペーサ材５４を塗布し、第１マザー基板６０と第２マザー基板６１とを貼り合わせ、スペーサ材５４を硬化させ、第１マザー基板６０及び第２マザー基板６１を分割して複数の検出セル２０を製造しており、第１マザー基板６０の製造に際しては、複数の第１基板２３が、第１主面２３Ａに沿い且つ第１方向と交差する第２方向に沿って並んで配される第１マザー基板６０を製造し、第２マザー基板６１の製造に際しては、複数の第２基板２４が、第２主面２４Ａに沿い且つ第２方向に沿って並んで配される第２マザー基板６１を製造し、スペーサ材５４の塗布に際しては、第３主面６０Ａと第４主面６１Ａとのうちの一方、例えば第３主面６０Ａにおいて第１方向に沿って延在する第９領域６０Ａ１と、第１方向に沿って延在する第１０領域６０Ａ２と、にスペーサ材５４を塗布し、第９領域６０Ａ１は、複数の第３領域２３Ａ３のうちの第２方向について一方の端に位置する第３領域２３Ａ３Ｅよりも第２方向について端寄りの位置に配され、第１０領域６０Ａ２は、複数の第４領域２３Ａ４のうちの第２方向について他方の端に位置する第４領域２３Ａ４Ｅよりも第２方向について端寄りの位置に配され、第１マザー基板６０と第２マザー基板６１とを貼り合わせ、第９領域６０Ａ１及び第１０領域６０Ａ２に塗布されたスペーサ材５４を硬化させることで、第３主面６０Ａと第４主面６１Ａとの間に介在する第１ダミースペーサ６２であって、複数の第３スペーサ５２のうち、第２方向について一方の端に位置する第３スペーサ５２Ｅよりも第２方向について端寄りの位置に配される第１ダミースペーサ６２と、第３主面６０Ａと第４主面６１Ａとの間に介在する第２ダミースペーサ６３であって、複数の第４スペーサ５３のうち、第２方向について他方の端に位置する第４スペーサ５３Ｅに対して第２方向について端寄りの位置に配される第２ダミースペーサ６３と、を設ける。
第１マザー基板６０の第３主面６０Ａと、第２マザー基板６１の第４主面６１Ａと、のうちの一方にスペーサ材５４を塗布する。このとき、スペーサ材５４は、第３主面６０Ａと第４主面６１Ａとのうちの一方、例えば第３主面６０Ａに含まれる複数ずつの第１領域２３Ａ１、第２領域２３Ａ２、第３領域２３Ａ３及び第４領域２３Ａ４に加えて、第９領域６０Ａ１及び第１０領域６０Ａ２のそれぞれに塗布される。その後、第３主面６０Ａと第４主面６１Ａとが対向するよう、第１マザー基板６０と第２マザー基板６１とを貼り合わせ、スペーサ材５４を硬化させる。スペーサ材５４が硬化されると、複数ずつの第１スペーサ５０、第２スペーサ５１、第３スペーサ５２及び第４スペーサ５３に加えて、第１ダミースペーサ６２及び第２ダミースペーサ６３が設けられる。貼り合わせた第１マザー基板６０及び第２マザー基板６１を分割することで、複数の検出セル２０を製造することができる。
第１ダミースペーサ６２は、複数の第３スペーサ５２のうち、第２方向について一方の端に位置する第３スペーサ５２Ｅよりも第２方向について端寄りの位置に配されている。従って、複数ずつの第１基板２３及び第２基板２４のうち、第２方向について一方の端に位置する第３スペーサ５２Ｅを有する第１基板２３及び第２基板２４の間の間隔Ｔ１を、第１ダミースペーサ６２によって安定的に保つことができる。第２ダミースペーサ６３は、複数の第４スペーサ５３のうち、第２方向について他方の端に位置する第４スペーサ５３Ｅよりも第２方向について端寄りの位置に配されている。従って、複数ずつの第１基板２３及び第２基板２４のうち、第２方向について他方の端に位置する第４スペーサ５３Ｅを有する第１基板２３及び第２基板２４の間の間隔Ｔ１を、第２ダミースペーサ６３によって安定的に保つことができる。
また、スペーサ材５４の塗布に際しては、スペーサ材５４に熱硬化性材料を含む硬化材５４Ａを含ませ、第１基板２３と第２基板２４とを貼り合わせる際には、第１基板２３及び第２基板２４を加圧し、加熱する。第１基板２３と第２基板２４とが貼り合わせられると、第１基板２３及び第２基板２４が加圧されつつ加熱されることで、スペーサ材５４に含まれる硬化材５４Ａが硬化され、第１主面２３Ａと第２主面２４Ａとの間の間隔が所望の大きさとなる。
＜実施形態２＞
実施形態２を図１９または図２０によって説明する。この実施形態２では、連成検出セル１２０Ｍにおける複数の検出セル１２０の配置を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係る連成検出セル１２０Ｍは、図１９に示すように、第１マザー基板１６０における複数の第１基板１２３の配列間隔Ｄ１１と、第２マザー基板１６１における複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔Ｄ５（第１スペーサ５０と第２スペーサ５１との間の間隔Ｄ１）よりも大きい。連成検出セル１２０Ｍにおいて、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、Ｙ軸方向に沿って並ぶ複数の検出セル１２０の配列間隔と同義である。従って、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、同値である。具体的には、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、上記した間隔Ｄ５の１．４倍以上で１．９倍以下の範囲とされる。好ましくは、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、上記した間隔Ｄ５の１．５倍以上で１．８倍以下の範囲とされる。より好ましくは、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、上記した間隔Ｄ５の１．６倍以上で１．７倍以下の範囲とされる。本実施形態では、図１９に示される連成検出セル１２０Ｍは、上記した配列間隔Ｄ１１及び配列間隔Ｄ１２は、上記した間隔Ｄ５の約１．７倍程度であり、その数値はいずれも２５ｍｍ程度である。なお、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔Ｄ５は、実施形態１と同じ１５ｍｍである。
次に、本実施形態に係る検出セル１２０の優位性を検証するため、以下の比較実験２を行った。比較実験２では、実施形態１の比較実験１にて説明した実施例１及び比較例１，２に係る各連成検出セル２０Ｍ，８０Ｍ，９０Ｍ（図１４，図１６及び図１７を参照）として、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔を変更したもの複数を作成した。具体的には、各連成検出セル２０Ｍ，８０Ｍ，９０Ｍとして、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔を、８ｍｍ（０．５倍），１５ｍｍ（１倍），１８ｍｍ（１．２倍），２１ｍｍ（１．４倍），２２ｍｍ（１．５倍），２４ｍｍ（１．６倍），２５ｍｍ（１．７倍），２７ｍｍ（１．８倍），２９ｍｍ（１．９倍）としたものを作成した。なお、各連成検出セル２０Ｍ，８０Ｍ，９０Ｍにおいて、第１スペーサ（第１領域２３Ａ１）５０，８３，９３と第２スペーサ（第２領域２３Ａ２）５１，８５，９５との間の間隔は、１５ｍｍで一定としている。なお、上記した配列間隔の数値に括弧書きした倍率の数値は、第１スペーサ５０，８３，９３と第２スペーサ５１，８５，９５との間の間隔に対するＹ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔の比率である。実施例１に係る複数の連成検出セル２０Ｍのうち、上記した配列間隔を２５ｍｍ（１．７倍）としたものが、本実施形態に係る連成検出セル１２０Ｍであり、上記した配列間隔を１５ｍｍ（１倍）としたものが、実施形態１に係る連成検出セル２０Ｍである。
比較実験２では、上記した実施例１及び比較例１，２に係る各連成検出セル２０Ｍ，８０Ｍ，９０Ｍを複数ずつ作成し、それらを分割することで、各検出セル２０，８０，９０を複数ずつ製造し、製造された各検出セル２０，８０，９０における第１基板２３，８１，９１と第２基板２４，８２，９２との間の間隔Ｔ１，Ｔ２，Ｔ３をそれぞれ測定した。間隔Ｔ１，Ｔ２，Ｔ３の測定方法は、比較実験１に記載した通りである。測定結果に基づき、間隔Ｔ１，Ｔ２，Ｔ３の平均値及び標準偏差を算出した。間隔Ｔ１，Ｔ２，Ｔ３の平均値及び標準偏差を算出した結果は、図２０の表に示される通りである。なお、図２０の表には、第１スペーサ５０，８３，９３と第２スペーサ５１，８５，９５との間の間隔に対するＹ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔の比率を、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔の数値に括弧付けで表記している。
図２０の表に示される検証結果について説明する。図２０によれば、実施例１及び比較例１，２は、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が大きくなるに連れて、間隔Ｔ１，Ｔ２，Ｔ３の平均値が大きくなる傾向にあることが分かる。具体的には、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が８ｍｍ（０．５倍）から１５ｍｍ（１倍）になるまでは、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１ｍｍ大きくなると、間隔Ｔ１，Ｔ２，Ｔ３の平均値が０．１３μｍ～０．１４μｍ程度大きくなる。つまり、間隔Ｔ１，Ｔ２，Ｔ３の平均値の増加率は、０．１３μｍ～０．１４μｍとなる。Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１５ｍｍ（１倍）以上では、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１ｍｍ大きくなると、間隔Ｔ１，Ｔ２，Ｔ３の平均値が０．４μｍ～０．５μｍ程度大きくなる。つまり、間隔Ｔ１，Ｔ２，Ｔ３の平均値の増加率は、０．４μｍ～０．５μｍとなる。従って、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１５ｍｍ（１倍）、すなわち第１スペーサ５０，８３，９３と第２スペーサ５１，８５，９５との間の間隔以上になると、間隔Ｔ１，Ｔ２，Ｔ３の平均値の増加率が急激に高くなる傾向にある、と言える。
実施例１及び比較例１，２は、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１５ｍｍ（１倍）以上では、同配列間隔が大きくなっても、間隔Ｔ１，Ｔ２，Ｔ３の標準偏差が殆ど変化しない傾向であることが分かる。Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が８ｍｍ（０．５倍）の場合は、同配列間隔が１５ｍｍ（１倍）以上の場合に比べると、間隔Ｔ１，Ｔ２，Ｔ３の標準偏差が約１．５７倍程度とされる。従って、Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔が１５ｍｍ（１倍）、つまり第１スペーサ５０，８３，９３と第２スペーサ５１，８５，９５との間の間隔以上であれば、間隔Ｔ１，Ｔ２，Ｔ３の標準偏差が十分に低下する傾向にある、と言える。
比較例１の検証結果について詳しく説明する。比較例１に係る間隔Ｔ２の平均値の最大値が９４．５μｍとされる。従って、Ｙ軸方向に沿って並ぶ複数の検出セル８０の配列間隔がいずれの数値であっても、比較例１に係る間隔Ｔ２の平均値は、目標値（１００μｍ）に対する差分が－５μｍよりも小さい。このことから、比較例１では、Ｙ軸方向に沿って並ぶ複数の検出セル８０の配列間隔をどのように設定したとしても、流路８４における第１基板８１と第２基板８２との間の間隔Ｔ２を目標値に近い値とすることが困難である。
比較例２の検証結果について詳しく説明する。Ｙ軸方向に沿って並ぶ複数の検出セル９０の配列間隔が２７ｍｍ（１．８倍）～２９ｍｍ（１．９倍）の範囲においては、比較例２に係る間隔Ｔ３の平均値は、目標値（１００μｍ）に対する差分が±２μｍの範囲となっている。しかしながら、比較例２に係る間隔Ｔ３の標準偏差の最小値は、１．２μｍとされる。このため、比較例２に係る間隔Ｔ３の平均値を目標値に近い値（±２μｍの範囲）にできたとしても、標準偏差が１．２μｍと大きいことから、間隔Ｔ３にばらつきが生じ易い。結果として、比較例２に係る間隔Ｔ３を安定的に保つことは困難である。
実施例１の検証結果について詳しく説明する。まず、Ｙ軸方向に沿って並ぶ複数の検出セル２０の配列間隔が１５ｍｍ（１倍）～２９ｍｍ（１．９倍）の範囲においては、実施例１に係る間隔Ｔ１の平均値は、目標値（１００μｍ）に対する差分が±５μｍの範囲となっている。上記した配列間隔が１５ｍｍ（１倍）～２９ｍｍ（１．９倍）の範囲の場合は、間隔Ｔ１の平均値の増加率が０．４３μｍ～０．５μｍの範囲であり、上記した配列間隔が８ｍｍ（０．５倍）～１５ｍｍ（１倍）の範囲の場合における間隔Ｔ１の平均値の増加率である０．１３μｍに比べると、十分に大きい。上記した配列間隔が１５ｍｍ（１倍）～２９ｍｍ（１．９倍）の範囲の場合は、間隔Ｔ１の標準偏差が、０．６μｍ～０．７μｍの範囲であり、上記した配列間隔が８ｍｍ（０．５倍）の場合における間隔Ｔ１の標準偏差である１．１μｍに比べると、十分に小さい。従って、軸方向に沿って並ぶ複数の検出セル２０の配列間隔が１５ｍｍ（１倍）以上とすることで、間隔Ｔ１の標準偏差を十分に抑制しつつ、間隔Ｔ１の平均値を効率的に目標値に近づけることができる。
Ｙ軸方向に沿って並ぶ複数の検出セル２０の配列間隔が２１ｍｍ（１．４倍）～２９ｍｍ（１．９倍）の範囲においては、実施例１に係る間隔Ｔ１の平均値は、目標値（１００μｍ）に対する差分が±２μｍの範囲となっている。また、上記した配列間隔が２１ｍｍ（１．４倍）～２９ｍｍ（１．９倍）の範囲においては、実施例１に係る間隔Ｔ１の標準偏差は、０．６μｍとなっている。従って、上記した配列間隔が２１ｍｍ（１．４倍）～２９ｍｍ（１．９倍）の範囲であれば、上記した配列間隔を２１ｍｍ（１．４倍）よりも小さくした場合に比べると、実施例１に係る間隔Ｔ１を目標値に近い値±２μｍに安定的に保つことができる。一方、上記した配列間隔を２９ｍｍ（１．９倍）より、大きくした場合、増加率の傾向より実施例１に係る間隔Ｔ１は、さらに大きくなり目標値から遠ざかる事が推考される。加えて、配列間隔を過剰に広げることにより、各マザー基板（第１マザー基板１６０及び第２マザー基板１６１）に対する取り数が減り、生産性が低下する。従って、上記した配列間隔が２１ｍｍ（１．４倍）～２９ｍｍ（１．９倍）の範囲である方が、間隔Ｔ１の安定性だけでなく生産性の観点でも好ましい。
Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔の数値が２２ｍｍ（１．５倍）～２７ｍｍ（１．８倍）の範囲においては、実施例１に係る間隔Ｔ１の平均値は、目標値（１００μｍ）に対する差分が±１．５μｍの範囲となっている。また、上記した配列間隔が２２ｍｍ（１．５倍）～２７ｍｍ（１．８倍）の範囲においては、実施例１に係る間隔Ｔ１の標準偏差は、０．６μｍとなっている。従って、上記した配列間隔が２２ｍｍ（１．５倍）～２７ｍｍ（１．８倍）の範囲であれば、上記した配列間隔を２２ｍｍ（１．５倍）よりも小さくした場合や２７ｍｍ（１．８倍）よりも大きくした場合に比べると、実施例１に係る間隔Ｔ１を目標値により近い値（±１．５μｍ）に安定的に保つことができる。
Ｙ軸方向に沿って並ぶ複数の検出セル２０，８０，９０の配列間隔の数値が２４ｍｍ（１．６倍）～２５ｍｍ（１．７倍）の範囲においては、実施例１に係る間隔Ｔ１の平均値は、目標値（１００μｍ）に対する差分が±０．５μｍの範囲となっている。また、上記した配列間隔が２４ｍｍ（１．６倍）～２５ｍｍ（１．７倍）の範囲においては、実施例１に係る間隔Ｔ１の標準偏差は、０．６μｍとなっている。従って、上記した配列間隔が２４ｍｍ（１．６倍）～２５ｍｍ（１．７倍）の範囲であれば、上記した配列間隔を２４ｍｍ（１．６倍）よりも小さくした場合や２５ｍｍ（１．７倍）よりも大きくした場合に比べると、実施例１に係る間隔Ｔ１を目標値にさらに近い値（±０．５μｍ）に安定的に保つことができる。
以上説明したように本実施形態によれば、第１基板１２３を複数含む第１マザー基板１６０であって複数の第１主面１２３Ａを含む第３主面１６０Ａを有する第１マザー基板１６０と、第２基板１２４を複数含む第２マザー基板１６１であって複数の第２主面１２４Ａを含む第４主面１６１Ａを有する第２マザー基板１６１と、を製造し、第３主面１６０Ａと第４主面１６１Ａとのうちの一方にスペーサ材１５４を塗布し、第１マザー基板１６０と第２マザー基板１６１とを貼り合わせ、スペーサ材１５４を硬化させ、第１マザー基板１６０及び第２マザー基板１６１を分割して複数の検出セル１２０を製造しており、第１マザー基板１６０における複数の第１基板１２３の配列間隔Ｄ１１と、第２マザー基板１６１における複数の第２基板１２４の配列間隔Ｄ１２と、を、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔Ｄ５の１．４倍以上で１．９倍以下の範囲とする。
第１マザー基板１６０の第３主面１６０Ａと、第２マザー基板１６１の第４主面１６１Ａと、のうちの一方にスペーサ材１５４を塗布する。このとき、スペーサ材１５４は、第３主面１６０Ａと第４主面１６１Ａとのうちの一方、例えば第３主面１６０Ａに含まれる複数ずつの第１領域１２３Ａ１、第２領域１２３Ａ２、第３領域１２３Ａ３及び第４領域１２３Ａ４のそれぞれに塗布される。その後、第３主面１６０Ａと第４主面１６１Ａとが対向するよう、第１マザー基板１６０と第２マザー基板１６１とを貼り合わせ、スペーサ材１５４を硬化させる。スペーサ材１５４が硬化されると、複数ずつの第１スペーサ１５０、第２スペーサ１５１、第３スペーサ１５２及び第４スペーサ１５３が設けられる。貼り合わせた第１マザー基板１６０及び第２マザー基板１６１を分割することで、複数の検出セル１２０を製造することができる。
ここで、仮に、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．４倍よりも小さい場合は、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±２μｍよりも大きくなる。一方、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．９倍よりも大きくなる場合は、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して＋２μｍよりも大きくなると推考される。加えて、配列間隔を過剰に広げることにより、各マザー基板（第１マザー基板１６０及び第２マザー基板１６１）に対する取り数が減り、生産性が低下する。その点、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．４倍以上で１．９倍以下の範囲とされることで、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±２μｍ以下になる。これにより、流路１２５における第１基板１２３と第２基板１２４との間の間隔Ｔ１をより安定的に保つことができる。加えて、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、を、過剰に広げることなく生産性の低下を回避することができる。
また、第１マザー基板１６０における複数の第１基板１２３の配列間隔Ｄ１１と、第２マザー基板１６１における複数の第２基板１２４の配列間隔Ｄ１２と、を、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．５倍以上で１．８倍以下の範囲とする。仮に、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．５倍よりも小さい場合や１．８倍よりも大きい場合は、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±１．５μｍよりも大きくなる。その点、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．５倍以上で１．８倍以下の範囲とされることで、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±１．５μｍ以下になる。これにより、流路１２５における第１基板１２３と第２基板１２４との間の間隔Ｔ１をより安定的に保つことができる。
また、第１マザー基板１６０における複数の第１基板１２３の配列間隔Ｄ１１と、第２マザー基板１６１における複数の第２基板１２４の配列間隔Ｄ１２と、を、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．６倍以上で１．７倍以下の範囲とする。仮に、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．６倍よりも小さい場合や１．７倍よりも大きい場合は、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±０．５μｍよりも大きくなる。その点、複数の第１基板１２３の配列間隔Ｄ１１と、複数の第２基板１２４の配列間隔Ｄ１２と、が、第１領域１２３Ａ１と第２領域１２３Ａ２との間の間隔の１．６倍以上で１．７倍以下の範囲とされることで、第１基板１２３と第２基板１２４との間の間隔Ｔ１の平均値が目標値に対して±０．５μｍ以下になる。これにより、流路１２５における第１基板１２３と第２基板１２４との間の間隔Ｔ１をより安定的に保つことができる。
＜他の実施形態＞
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。
（１）第１基板２３，１２３と第２基板２４，１２４との間の間隔Ｔ１の具体的な数値は、例えば５０μｍ～１ｍｍの範囲において、適宜に変更可能である。その場合、スペーサ粒子５４Ｂの粒径Ｄ４の具体的な数値も、例えば５０μｍ～１ｍｍの範囲において、適宜に変更可能である。
（２）第１スペーサ５０，１５０と第２スペーサ５１，１５１との間に空けられる間隔（流路の幅寸法）Ｄ１の具体的な数値は、適宜に変更可能である。
（３）第１スペーサ５０，１５０と第３スペーサ５２，１５２との間に空けられる間隔Ｄ２の具体的な数値は、適宜に変更可能である。その場合、間隔Ｄ２は、第１スペーサ５０，１５０の幅寸法Ｗ１と同じか幅寸法Ｗ１よりも大きくてもよい。
（４）第２スペーサ５１，１５１と第４スペーサ５３，１５３との間に空けられる間隔Ｄ３の具体的な数値は、適宜に変更可能である。その場合、間隔Ｄ３は、第２スペーサ５１，１５１の幅寸法Ｗ２と同じか幅寸法Ｗ２よりも大きくてもよい。
（５）第１スペーサ５０，１５０と第３スペーサ５２，１５２との間に間隔が空けられなくてもよい。その場合、第１スペーサ５０，１５０と第３スペーサ５２，１５２との少なくとも一部ずつが繋がる。
（６）第２スペーサ５１，１５１と第４スペーサ５３，１５３との間と、にそれぞれ間隔が空けられなくてもよい。その場合、第２スペーサ５１，１５１と第４スペーサ５３，１５３との少なくとも一部ずつが繋がる。
（７）各スペーサ５０～５３，１５０～１５３の具体的な幅寸法は、適宜に変更可能である。例えば、各スペーサ５０～５３，１５０～１５３のうちの一部の幅寸法が他の幅寸法とは異なっていてもよいが、各スペーサ５０～５３，１５０～１５３の幅寸法が全て異なっていてもよい。
（８）第１マザー基板６０，１６０における第１領域２３Ａ１，１２３Ａ１と第２領域２３Ａ２，１２３Ａ２との間の間隔Ｄ５の具体的な数値は、適宜に変更可能である。それに応じて第１マザー基板６０，１６０における複数の第１基板２３，１２３の配列間隔Ｄ１１と、第２マザー基板６１，１６１における複数の第２基板２４，１２４の配列間隔Ｄ１２と、についても具体的な数値についても適宜に変更可能である。
（９）第１マザー基板６０，１６０（第１基板２３，１２３）に対するスペーサ材５４，１５４の塗布量（硬化材の高さ）と、第２マザー基板６１，１６１（第２基板２４，１２４）に対するスペーサ材５４，１５４の塗布量と、が異なっていてもよい。
（１０）第１マザー基板６０，１６０における複数の第１基板２３，１２３の具体的な設置数は、適宜に変更可能である。同様に、第２マザー基板６１，１６１における複数の第２基板２４，１２４の具体的な設置数は、適宜に変更可能である。
（１１）第１ダミースペーサ６２及び第２ダミースペーサ６３のうちのいずれか片方または両方を省略してもよい。
（１２）硬化材５４Ａは、例えば光の照射に伴って硬化する光硬化性樹脂材料を含んでもよい。光硬化性樹脂材料には、紫外線の照射に伴って硬化する紫外線硬化性樹脂材料等が含まれる。また、硬化材５４Ａは、熱硬化性樹脂材料と光硬化性樹脂材料とを混合して構成されてもよい。
（１３）第１電極２１、第２電極２２、検出電極２６及び偏向電極２７は、一部が第３スペーサ５２，１５２または第４スペーサ５３，１５３の外側に引き出されてもよい。それ以外にも、第１電極２１、第２電極２２、検出電極２６及び偏向電極２７のそれぞれに接続される複数の配線を第１基板２３，１２３及び第２基板２４，１２４に設けるようにし、それらの配線をスペーサ５０～５３，１５０～１５３の内外に通してもよい。
（１４）第１基板２３，１２３に第２電極２２及び偏向電極２７等が設けられ、第２基板２４，１２４に第１電極２１及び検出電極２６等が設けられてもよい。
（１５）第２電極２２に分散電圧ＤＶ及び補償電圧ＣＶを共に印加してもよい。その場合、第１電極２１は、接地等すればよい。
（１６）第１電極２１に補償電圧ＣＶを印加し、第２電極２２に分散電圧ＤＶを印加することも可能である。
（１７）検出器は、検出セル２０，１２０に加えて制御部４０の一部または全てを含んでもよい。
（１８）ＦＡＩＭＳ以外の分析法システムを用いた分析装置であってもよい。
（１９）検出セル２０，１２０の製造方法の変形例として、第１マザー基板６０，１６０と第２マザー基板６１，１６１とを真空環境下で貼り合わせてもよい。具体的には、第１マザー基板６０，１６０と第２マザー基板６１，１６１とを貼り合わせる前に、第１マザー基板６０，１６０と第２マザー基板６１，１６１とのいずれか一方、あるいは両方（双方）における外周側端部に、全ての検出セル２０，１２０を取り囲む、スペーサ材５４，１５４と同材料からなる環状のシール部を設ける。また、この時、シール部が第１ダミースペーサ６２及び第２ダミースペーサ６３を兼ねていてもよい。具体的には、一方の端に位置する第３スペーサ５２ＥよりもＹ軸方向について端寄りの位置と、他方の端に位置する第４スペーサ５３ＥよりもＹ軸方向について端寄りの位置と、に検出セル２０，１２０の配列間隔でシール部を設ける。この場合、各ダミースペーサ（第１ダミースペーサ６２及び第２ダミースペーサ６３）を省略することができるので、各マザー基板（第１マザー基板６０，１６０及び第２マザー基板６１，１６１）に対する取り数が減り、生産性が低下するのを回避することができる。シール部を設けるタイミングは、スペーサ材５４，１５４を塗布するタイミングの前後いずれかのタイミングであってもよいが、スペーサ材５４，１５４を塗布するのと同じタイミングであってもよい。シール部を設けた後に、第１マザー基板６０，１６０及び第２マザー基板６１，１６１を真空槽内に収容し、真空槽内を真空引きする。真空環境となった真空槽内において第１マザー基板６０，１６０と第２マザー基板６１，１６１とを貼り合わせたら、真空槽内の真空状態を破り、大気圧環境に戻す。このような製造方法を採用した場合、第１基板２３，１２３及び第２基板２４，１２４のうち、Ｘ軸方向について第１スペーサ５０，１５０と第２スペーサ５１，１５１との間にある部分が、流路２５，１２５を狭めるよう変形し易くなることが懸念される。その点、第３スペーサ５２，１５２及び第４スペーサ５３，１５３によって第１基板２３，１２３及び第２基板２４，１２４のうち、第１スペーサ５０，１５０付近の部分の剛直性が向上し、第２スペーサ５１，１５１付近の部分の剛直性が向上することで、上記のような変形が第１基板２３，１２３及び第２基板２４，１２４に生じ難くなる効果が得られ、好適である。
（２０）第１マザー基板６０，１６０と第２マザー基板６１，１６１とを真空環境下で貼り合わせる手法として、上記した（１９）のようにシール部を設ける以外の手法を採ることも可能である。例えば、第１マザー基板６０，１６０と第２マザー基板６１，１６１とを貼り合わせたものを、袋状の部材の内部に収容し、その袋状の部材を真空引きする。所定時間が経過したら、袋状の部材内の真空状態を破り、大気圧環境に戻す。
２０，１２０…検出セル（検出器）、２１…第１電極、２２…第２電極、２３，１２３…第１基板、２３Ａ…第１主面、２３Ａ１，１２３Ａ１…第１領域、２３Ａ２，１２３Ａ２…第２領域、２３Ａ３…第３領域、２３Ａ３Ｅ…一方の端に位置する第３領域、２３Ａ４…第４領域、２３Ａ４Ｅ…他方の端に位置する第４領域、２４，１２４…第２基板、２４Ａ…第２主面、２４Ａ１…第５領域、２４Ａ２…第６領域、２４Ａ３…第７領域、２４Ａ４…第８領域、２５，１２５…流路、２６…検出電極（第３電極）、５０，１５０…第１スペーサ、５１，１５１…第２スペーサ、５２，１５２…第３スペーサ、５２Ｅ…一方の端に位置する第３スペーサ、５３，１５３…第４スペーサ、５３Ｅ…他方の端に位置する第４スペーサ、５４，１５４…スペーサ材、５４Ａ…硬化材、５４Ｂ…スペーサ粒子、６０，１６０…第１マザー基板、６０Ａ，１６０Ａ…第３主面、６１，１６１…第２マザー基板、６１Ａ，１６１Ａ…第４主面、６０Ａ１…第９領域、６０Ａ２…第１０領域、６２…第１ダミースペーサ、６３…第２ダミースペーサ

Claims (13)

  1. 第１主面を有する第１基板と、
    前記第１基板の前記第１主面と間隔を空けて対向する第２主面を有する第２基板と、
    前記第１基板の前記第１主面に設けられる第１電極と、
    前記第２基板の前記第２主面に設けられて前記第１電極と間隔を空けて対向し、前記第１電極との間に検出対象物である荷電粒子の流路を形成する第２電極と、
    前記第１基板の前記第１主面または前記第２基板の前記第２主面に設けられて前記第１電極及び前記第２電極に対して前記流路の下流側に配され、前記荷電粒子を捕集する第３電極と、
    前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在する第１スペーサと、
    前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第１スペーサとの間に前記流路を挟んで配される第２スペーサと、
    前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第１スペーサに対して前記流路側とは反対側に配される第３スペーサと、
    前記第１基板の前記第１主面と前記第２基板の前記第２主面との間に介在し、前記流路に沿って延在し、前記第２スペーサに対して前記流路側とは反対側に配される第４スペーサと、を備える検出器。
  2. 前記第３スペーサは、前記第１スペーサとの間に間隔を空けて配され、
    前記第４スペーサは、前記第２スペーサとの間に間隔を空けて配される請求項１記載の検出器。
  3. 前記第３スペーサは、前記第１スペーサとの間の間隔が、前記第１スペーサと前記第２スペーサとの間の間隔よりも小さく、
    前記第４スペーサは、前記第２スペーサとの間の間隔が、前記第１スペーサと前記第２スペーサとの間の間隔よりも小さい請求項２記載の検出器。
  4. 前記第３スペーサは、前記第１スペーサとの間の間隔が、前記第１スペーサの幅寸法以下とされ、
    前記第４スペーサは、前記第２スペーサとの間の間隔が、前記第２スペーサの幅寸法以下とされる請求項２または請求項３記載の検出器。
  5. 前記第１スペーサ、前記第２スペーサ、前記第３スペーサ及び前記第４スペーサは、互いの幅寸法が等しい請求項１から請求項３のいずれか１項に記載の検出器。
  6. 前記第１スペーサ、前記第２スペーサ、前記第３スペーサ及び前記第４スペーサは、それぞれ光及び熱の少なくとも一方の付与により硬化する硬化材と、前記硬化材に分散配合されるスペーサ粒子と、を含むスペーサ材からなる請求項１から請求項３のいずれか１項に記載の検出器。
  7. 第１基板に備わる第１主面に第１電極を、第２基板に備わる第２主面に第２電極を、前記第１基板の前記第１主面または前記第２基板の前記第２主面に第３電極を、それぞれ設け、
    前記第１基板の前記第１主面と前記第２基板の前記第２主面との少なくとも一方にスペーサ材を塗布し、
    前記第１主面と前記第２主面とを対向させ、前記第１電極と前記第２電極との間に検出対象物である荷電粒子の流路を形成させるよう、前記第１基板と前記第２基板とを貼り合わせ、前記スペーサ材を硬化させており、
    前記スペーサ材の塗布に際しては、前記第１主面と前記第２主面とのうちの一方において前記流路に沿う第１方向に沿って延在する第１領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第１領域との間に間隔を空けた位置にあって前記第１方向に沿って延在する第２領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第１領域に対して前記第２領域とは反対側にあって前記第１方向に沿って延在する第３領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの一方において前記第２領域に対して前記第１領域とは反対側にあって前記第１方向に沿って延在する第４領域に前記スペーサ材を塗布し、
    前記第１基板と前記第２基板とを貼り合わせ、前記第１領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在する第１スペーサを設け、前記第２領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第１スペーサとの間に前記流路を挟んで配される第２スペーサを設け、前記第３領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第１スペーサに対して前記流路側とは反対側に配される第３スペーサを設け、前記第４領域に塗布された前記スペーサ材を硬化させることで、前記第１主面と前記第２主面との間に介在して前記第２スペーサに対して前記流路側とは反対側に配される第４スペーサを設ける検出器の製造方法。
  8. 前記スペーサ材の塗布に際しては、前記第１主面と前記第２主面とのうちの他方において前記第１方向に沿って延在する第５領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第５領域との間に間隔を空けた位置にあって前記第１方向に沿って延在する第６領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第５領域に対して前記第６領域とは反対側にあって前記第１方向に沿って延在する第７領域に前記スペーサ材を塗布し、前記第１主面と前記第２主面とのうちの他方において前記第６領域に対して前記第５領域とは反対側にあって前記第１方向に沿って延在する第８領域に前記スペーサ材を塗布し、
    前記第１基板と前記第２基板とを貼り合わせ、前記第１領域に塗布された前記スペーサ材と前記第５領域に塗布された前記スペーサ材とを一体化させ、前記第２領域に塗布された前記スペーサ材と前記第６領域に塗布された前記スペーサ材とを一体化させ、前記第３領域に塗布された前記スペーサ材と前記第７領域に塗布された前記スペーサ材とを一体化させ、前記第４領域に塗布された前記スペーサ材と前記第８領域に塗布された前記スペーサ材とを一体化させ、
    前記第１領域及び前記第５領域に塗布された前記スペーサ材を硬化させることで、前記第１スペーサを設け、前記第２領域及び前記第６領域に塗布された前記スペーサ材を硬化させることで、前記第２スペーサを設け、前記第３領域及び前記第７領域に塗布された前記スペーサ材を硬化させることで、前記第３スペーサを設け、前記第４領域及び前記第８領域に塗布された前記スペーサ材を硬化させることで、前記第４スペーサを設ける請求項７記載の検出器の製造方法。
  9. 前記第１基板を複数含む第１マザー基板であって複数の前記第１主面を含む第３主面を有する第１マザー基板と、前記第２基板を複数含む第２マザー基板であって複数の前記第２主面を含む第４主面を有する第２マザー基板と、を製造し、
    前記第３主面と前記第４主面とのうちの一方に前記スペーサ材を塗布し、
    前記第１マザー基板と前記第２マザー基板とを貼り合わせ、
    前記スペーサ材を硬化させ、
    前記第１マザー基板及び前記第２マザー基板を分割して複数の検出器を製造しており、
    前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．４倍以上で１．９倍以下の範囲とする請求項７または請求項８記載の検出器の製造方法。
  10. 前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．５倍以上で１．８倍以下の範囲とする請求項９記載の検出器の製造方法。
  11. 前記第１マザー基板における複数の前記第１基板の配列間隔と、前記第２マザー基板における複数の前記第２基板の配列間隔と、を、前記第１領域と前記第２領域との間の間隔の１．６倍以上で１．７倍以下の範囲とする請求項９記載の検出器の製造方法。
  12. 前記第１基板を複数含む第１マザー基板であって複数の前記第１主面を含む第３主面を有する第１マザー基板と、前記第２基板を複数含む第２マザー基板であって複数の前記第２主面を含む第４主面を有する第２マザー基板と、を製造し、
    前記第３主面と前記第４主面とのうちの一方に前記スペーサ材を塗布し、
    前記第１マザー基板と前記第２マザー基板とを貼り合わせ、
    前記スペーサ材を硬化させ、
    前記第１マザー基板及び前記第２マザー基板を分割して複数の検出器を製造しており、
    前記第１マザー基板の製造に際しては、複数の前記第１基板が、前記第１主面に沿い且つ前記第１方向と交差する第２方向に沿って並んで配される前記第１マザー基板を製造し、
    前記第２マザー基板の製造に際しては、複数の前記第２基板が、前記第２主面に沿い且つ前記第２方向に沿って並んで配される前記第２マザー基板を製造し、
    前記スペーサ材の塗布に際しては、前記第３主面と前記第４主面とのうちの一方において前記第１方向に沿って延在する第９領域と、前記第１方向に沿って延在する第１０領域と、に前記スペーサ材を塗布し、
    前記第９領域は、複数の前記第３領域のうちの前記第２方向について一方の端に位置する前記第３領域よりも前記第２方向について端寄りの位置に配され、
    前記第１０領域は、複数の前記第４領域のうちの前記第２方向について他方の端に位置する前記第４領域よりも前記第２方向について端寄りの位置に配され、
    前記第１マザー基板と前記第２マザー基板とを貼り合わせ、前記第９領域及び前記第１０領域に塗布された前記スペーサ材を硬化させることで、前記第３主面と前記第４主面との間に介在する第１ダミースペーサであって、複数の前記第３スペーサのうち、前記第２方向について前記一方の端に位置する前記第３スペーサよりも前記第２方向について端寄りの位置に配される第１ダミースペーサと、前記第３主面と前記第４主面との間に介在する第２ダミースペーサであって、複数の前記第４スペーサのうち、前記第２方向について前記他方の端に位置する前記第４スペーサに対して前記第２方向について端寄りの位置に配される第２ダミースペーサと、を設ける請求項７または請求項８記載の検出器の製造方法。
  13. 前記スペーサ材の塗布に際しては、前記スペーサ材に熱硬化性材料を含む硬化材を含ませ、
    前記第１基板と前記第２基板とを貼り合わせる際には、前記第１基板及び前記第２基板を加圧し、加熱する請求項７または請求項８記載の検出器の製造方法。
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