JP2024053867A - 蓄電装置および蓄電システム - Google Patents

Abstract

【課題】発電素子から受ける電圧が高い場合にも、内部回路の破損を抑止できる蓄電装置および蓄電システムを提供する。【解決手段】蓄電装置は、発電素子により発電された電力を蓄電する複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列から並列に切り替えるタイミング信号を生成する入力電圧の値と、並列から直列に切り替えるタイミング信号を生成する入力電圧の値とが相違するヒステリシス部と、入力電圧を電源電圧として受け、タイミング信号に応じてスイッチ制御信号を生成する信号生成部と、を有し、信号生成部は、スイッチ制御信号を生成する生成回路と、生成回路に直列に接続され、入力電圧の値より低い電圧を生成回路に供給する電圧制御回路とを有する。【選択図】図１

Description

本発明は、蓄電装置および蓄電システムに関する。

ＩｏＴ（Internet of Things）技術の進展に伴い、エッジデバイスへの給電をエネルギーハーベスティング技術により電池レス化する取り組みが進んでいる。例えば、圧電素子または発電ゴムにおいて剥離帯電、摩擦帯電またはエレクトレットなどによる静電誘導により電力を発生させ、発生させた電力でＬＥＤ（Light Emitting Diode）を点灯させる技術が実現されている。この種のハーベスタは、発電電圧が高く電流が小さい。

ハーベスタの出力を効率よく活用する目的で、ハーベスタからの出力電圧の蓄電時にコンデンサを直列に接続し、放電時にコンデンサを並列に接続することで、蓄電電圧を高くし、放電電圧を低くする蓄電装置が知られている（例えば、特許文献１参照）。

しかしながら、ハーベスタは発電電圧が高いため、ハーベスタが出力する最大の電圧までコンデンサを蓄電させると、コンデンサの充放電を制御するために蓄電装置内に設けられているトランジスタ等の内部回路が破損するおそれがある。

開示の技術は、上記の課題に鑑みてなされたものであり、発電素子から受ける電圧が高い場合にも、内部回路の破損を抑止できる蓄電装置および蓄電システムを提供することを目的とする。

上記技術的課題を解決するため、本発明の一形態の蓄電装置は、発電素子により発電された電力を蓄電する複数の蓄電デバイスを有する蓄電部と、前記複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列と並列とに相互に切り替えるタイミング信号を生成し、直列から並列に切り替える前記タイミング信号を生成する前記入力電圧の値と、並列から直列に切り替える前記タイミング信号を生成する前記入力電圧の値とが相違するヒステリシス部と、前記入力電圧を電源電圧として受け、前記タイミング信号に応じて前記スイッチ制御信号を生成する信号生成部と、を有し、前記信号生成部は、前記スイッチ制御信号を生成する生成回路と、前記生成回路に直列に接続され、前記入力電圧の値より低い電圧を前記生成回路に供給する電圧制御回路とを有する。

発電素子から受ける電圧が高い場合にも、内部回路の破損を抑止できる蓄電装置および蓄電システムを提供することができる。

本発明の第１の実施形態に係る蓄電装置を含む蓄電システムの一例を示すブロック図である。 図１の発電素子の概要を示す説明図である。 図１の蓄電装置の回路構成の一例を示す回路図である。 図３の蓄電装置の動作の一例を示すタイミング図である。 図３の蓄電装置の回路のシミュレーション結果を示す波形図である。 抵抗による分圧回路を挿入していない他の蓄電装置の回路のシミュレーション結果を示す波形図である。

以下、図面を参照して本発明を実施するための形態について説明する。以下では、電圧が伝達される電圧線には、電圧名と同じ符号を使用し、信号が伝達される信号線には、信号名と同じ符号を使用する。また、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

＜蓄電システムの構成＞
図１は、本発明の第１の実施形態に係る蓄電装置を含む蓄電システムの一例を示すブロック図である。図１に示す蓄電システム１００は、蓄電装置１０、発電素子２０、整流回路３０および負荷回路４０を有する。蓄電装置１０は、ヒステリシス部１１、タイミング生成部１２、１３およびスイッチ部１４を有する。スイッチ部１４は、コンデンサＣ１、Ｃ２を含む蓄電部を有する。コンデンサＣ１、Ｃ２は、蓄電デバイスの一例である。

発電素子２０は、例えば、発電ゴム、圧電素子または静電誘導により発電されるエナジーハーベスタである。エナジーハーベスタの発電する電力は、高電圧かつ低電流である。このため、蓄電装置１０は、エナジーハーベスタの発電特性に応じて適切な蓄電ができる回路構成を有する。発電素子２０の例は、図２に示される。

整流回路３０は、発電素子２０から出力される交流電圧を整流して直流電圧に変換し、変換した直流電圧を蓄電装置１０に出力する。以下では、整流回路３０から蓄電装置１０に供給される直流電圧は、入力電圧Ｖｉｎとも称される。

負荷回路４０は、例えば、ＬＥＤ（Light Emitting Diode）、各種ＩＣ（Integrated Circuit）、ＣＰＵ（Central Processing Unit）またはセンサー等である。負荷回路４０は、蓄電装置１０が蓄電した電力の供給を受けて動作する。

ヒステリシス部１１は、整流回路３０からの入力電圧Ｖｉｎの電圧値に応じて、コンデンサＣ１、Ｃ２を直列または並列に接続する切り替え制御用の基本信号である制御信号ｖｍｇ１をタイミング生成部１２に出力する。

例えば、制御信号ｖｍｇ１は、入力電圧Ｖｉｎの上昇に応じてコンデンサＣ１、Ｃ２の直列接続を解除し、並列接続する場合、第１電圧に設定される。制御信号ｖｍｇ１は、入力電圧Ｖｉｎの下降に応じてコンデンサＣ１、Ｃ２の並列接続を解除し、直列接続する場合、第１電圧より低い第２電圧に設定される。このように、ヒステリシス部１１は、コンデンサＣ１、Ｃ２を並列に接続する入力電圧Ｖｉｎと、コンデンサＣ１、Ｃ２を直列に接続する入力電圧Ｖｉｎとを相違させることでヒステリシスを持たせる。ヒステリシスの切替えは、タイミング生成部１２が生成するスイッチ制御信号Ｓ３の論理レベルに応じて実施される。

タイミング生成部１２は、入力電圧Ｖｉｎを電源電圧として受け、制御信号ｖｍｇ１に応じて制御信号ｖｍ６ｇおよびスイッチ制御信号Ｓ３を生成する。制御信号ｖｍ６ｇは、タイミング生成部１３に出力され、スイッチ制御信号Ｓ３は、ヒステリシス部１１に出力される。タイミング生成部１３は、入力電圧Ｖｉｎを電源電圧として受け、制御信号ｖｍ６ｇに応じてスイッチ制御信号Ｓ１、Ｓ２を生成する。スイッチ制御信号Ｓ１、Ｓ２は、スイッチ部１４に出力される。タイミング生成部１２、１３は、スイッチ制御信号Ｓ１、Ｓ２を生成する信号生成部の一例である。

スイッチ部１４は、タイミング生成部１３から受けるスイッチ制御信号Ｓ１、Ｓ２に応じて、コンデンサＣ１、Ｃ２を直列に接続し、または、コンデンサＣ１、Ｃ２を並列に接続する。蓄電部は、直列に接続されたコンデンサＣ１、Ｃ２に入力電圧Ｖｉｎに応じた電荷を蓄積し、並列に接続されたコンデンサＣ１、Ｃ２に蓄積された電荷を出力電圧Ｖｏｕｔとして負荷回路４０に出力する。

そして、蓄電システム１００は、発電素子２０により発電された電力を整流回路３０により整流し、整流した直流電圧の電力を直列接続されたコンデンサＣ１、Ｃ２に蓄電し、複数のコンデンサＣ１、Ｃ２が並列に接続された状態で負荷回路４０に電力を供給する。

なお、蓄電部は、スイッチ部１４の外部に設けられてもよい。また、蓄電部は、３個以上のコンデンサし、これらコンデンサの接続が直列または並列に切替えられてもよい。

＜発電素子の概要＞
図２は、図１の発電素子２０の概要を示す説明図である。発電素子２０は、例えば、発電ゴムを含み、発電ゴムに掛かる剥離の力、摩擦の力、振動の力、あるいは変形の力により電荷を発生させることで発電する。発電素子２０は、発電ゴムの代わりに圧電素子を有してもよい。

例えば、発電素子２０の発電量は、電圧が１０～１０００Ｖ（例えば、４０Ｖ）であり、電流が５０ｎＡ～１００μＡ（例えば６μＡ）である。また、発電ゴムまたは圧電素子等を有する発電素子２０は、高抵抗であり、所定の電荷による電流を出力するため、電流源２１と内部抵抗２２とに近似することができる。内部抵抗２２の抵抗値は、１～１００ＭΩ（メガオーム）（例えば、１０ＭΩ）である。

＜蓄電装置の回路構成＞
図３は、図１の蓄電装置１０の回路構成の一例を示す回路図である。図３では、図１の発電素子２０は、電流源Ｉ１として示される。整流回路３０は、整流用のダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を含むダイオードブリッジ回路として示される。負荷回路４０は、負荷抵抗Ｒ１２として示される。蓄電装置１０は、ヒステリシス部１１、タイミング生成部１２、１３、スイッチ部１４、コンデンサＣ３およびダイオードＤ５を有する。

ヒステリシス部１１は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続された抵抗Ｒ１、Ｒ３、Ｒ２と、トランジスタＭ１とを有する。

タイミング生成部１２は、抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ８、Ｒ１１およびトランジスタＭ２、Ｍ３、Ｍ４、Ｍ５を有する。トランジスタＭ２、Ｍ３、Ｍ４、Ｍ５は、ｎチャネルＭＯＳトランジスタである。トランジスタＭ４は、スイッチ制御信号Ｓ３を生成する生成回路の一例である。

タイミング生成部１３は、抵抗Ｒ７、Ｒ９、Ｒ１０、Ｒ１４およびトランジスタＭ６、Ｍ７を有する。トランジスタＭ６および抵抗Ｒ９、Ｒ１０は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続される。トランジスタＭ６および抵抗Ｒ９は、ノードＶｍ６ｓを介して互いに接続される。トランジスタＭ６は、スイッチ制御信号Ｓ２を生成する生成回路の一例である。トランジスタＭ７は、スイッチ制御信号Ｓ１を生成する生成回路の一例である。

スイッチ部１４は、コンデンサＣ１、Ｃ２、トランジスタＭ８、Ｍ９、Ｍ１０、トランジスタＭ１１、Ｍ１２およびダイオードＤ６を有する。トランジスタＭ８、Ｍ９、Ｍ１０は、ｎチャネルＭＯＳトランジスタである。トランジスタＭ１１、Ｍ１２は、ｐチャネルＭＯＳトランジスタである。

トランジスタＭ１は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＭ１は、ゲートがスイッチ制御信号線Ｓ３に接続され、ドレインが抵抗Ｒ２、Ｒ３の接続ノードに接続され、ソースが接地線ＧＮＤに接続される。

抵抗Ｒ１、Ｒ２の接続ノードｖｍｇ１は、コンデンサＣ３を介して接地線ＧＮＤに接続される。接続ノードｖｍｇ１に生成される信号ｖｍｇ１は、コンデンサＣ１、Ｃ２の接続を直列または並列に切り替えるタイミング信号の一例である。

スイッチ制御信号Ｓ３がロウレベルからハイレベルに切り替わったとき、電圧ｖｍｇ１は、抵抗Ｒ１、Ｒ３の分圧比にしたがって、入力電圧Ｖｉｎの上昇とともに上昇する。スイッチ制御信号Ｓ２がハイレベルからロウレベルに切り替わったとき、電圧ｖｍｇ１は、抵抗Ｒ１と直列抵抗Ｒ３、Ｒ２との分圧比にしたがって、入力電圧Ｖｉｎの下降とともに下降する。

トランジスタＭ１のソース・ドレイン間に掛かる電圧は、抵抗Ｒ１、Ｒ３の直列抵抗の抵抗値に応じて入力電圧Ｖｉｎよりも下げられ、トランジスタＭ１の破損を抑止する電圧に設定される。抵抗Ｒ１、Ｒ３は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ１のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

ヒステリシス部１１は、電圧ｖｍｇ１の生成に使用する抵抗比をスイッチ制御信号Ｓ３に応じて切り替える。これにより、ヒステリシス部１１は、コンデンサＣ１、Ｃ２への蓄電を開始する入力電圧Ｖｉｎと、コンデンサＣ１、Ｃ２からの放電を開始する入力電圧Ｖｉｎとにヒステリシスを持たせる。換言すれば、ヒステリシス部１１は、コンデンサＣ１、Ｃ２を並列接続から直列接続に切り替える入力電圧Ｖｉｎと、コンデンサＣ１、Ｃ２を直列接続から並列接続に切り替える入力電圧Ｖｉｎとにヒステリシスを持たせる。入力電圧Ｖｉｎのヒステリシスの特性は、抵抗分圧に応じてヒステリシス部１１が生成する制御信号ｖｍｇ１により決まる。

抵抗Ｒ４およびトランジスタＭ２は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に、ノードｖｍ５ｇを介して直列に接続される。トランジスタＭ２は、ゲートがノードｖｍｇ１に接続され、ドレインがノードｖｍ５ｇに接続され、ソースが接地線ＧＮＤに接続される。

トランジスタＭ２のゲートに掛かる電圧は、抵抗Ｒ１と抵抗Ｒ３、Ｒ２による直列抵抗とによる分圧比に応じて、入力電圧Ｖｉｎよりも下げられ、トランジスタＭ２の破損を抑止する電圧に設定される。抵抗Ｒ１、Ｒ３、Ｒ２は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ２のゲートに掛かる電圧の上限値を制限する電圧制御回路として機能する。なお、トランジスタＭ２がオンしている場合、トランジスタＭ２のゲートに掛かる電圧は、抵抗Ｒ１、Ｒ３の分圧比に応じて決まる。トランジスタＭ２のソース・ドレイン間に掛かる電圧は、抵抗Ｒ４により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ２の破損を抑止する電圧に設定される。

トランジスタＭ４および抵抗Ｒ５、Ｒ６、Ｒ１１は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続される。トランジスタＭ４および抵抗Ｒ５は、ノードｖｍ５ｓを介して接続される。抵抗Ｒ５、Ｒ６の接続ノードは、スイッチ制御信号線Ｓ３に接続される。トランジスタＭ３は、ゲートがスイッチ制御信号線Ｓ３に接続され、ドレインが抵抗Ｒ６、Ｒ１１の接続ノードに接続され、ソースが接地線ＧＮＤに接続される。

トランジスタＭ４のゲートに掛かる電圧は、抵抗Ｒ４により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ４の破損を抑止する電圧に設定される。抵抗Ｒ４は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ４のゲートに掛かる電圧の上限値およびトランジスタＭ２のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ４のソース・ドレイン間に掛かる電圧は、抵抗Ｒ５、Ｒ６、Ｒ１１により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ４の破損を抑止する電圧に設定される。抵抗Ｒ５、Ｒ６、Ｒ１１は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ４のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。なお、トランジスタＭ３がオンしている場合、トランジスタＭ４のソース・ドレイン間に掛かる電圧は、抵抗Ｒ５、Ｒ６による直列抵抗に応じて決まる。

トランジスタＭ１、Ｍ３、Ｍ５のゲートに掛かる電圧（すなわち、スイッチ制御信号Ｓ３の電圧）は、トランジスタＭ４のオン抵抗および抵抗Ｒ５による直列抵抗と、抵抗Ｒ６、Ｒ１１による直列抵抗との分圧比に応じて、入力電圧Ｖｉｎよりも下げられる。そして、制御電圧Ｓ３は、トランジスタＭ１、Ｍ３、Ｍ５の破損を抑止する電圧に設定される。なお、トランジスタＭ３がオンしている場合、トランジスタＭ１、Ｍ３、Ｍ５のゲートに掛かる電圧は、トランジスタＭ４のオン抵抗および抵抗Ｒ５による直列抵抗と抵抗Ｒ６との分圧比に応じて決まる。トランジスタＭ４および抵抗Ｒ５、Ｒ６、Ｒ１１は、トランジスタＭ１、Ｍ３、Ｍ５のゲートに掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ３のソース・ドレイン間に掛かる電圧は、トランジスタＭ４のオン抵抗および抵抗Ｒ５、Ｒ６による直列抵抗により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ３の破損を抑止する電圧に設定される。トランジスタＭ４および抵抗Ｒ５、Ｒ６は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ３のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

抵抗Ｒ８およびトランジスタＭ５は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に、ノードｖｍ６ｇを介して直列に接続される。トランジスタＭ５は、ゲートがスイッチ制御信号線Ｓ３に接続され、ドレインがノードｖｍ６ｇに接続され、ソースが接地線ＧＮＤに接続される。

トランジスタＭ５のソース・ドレイン間に掛かる電圧は、抵抗Ｒ８により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ５の破損を抑止する電圧に設定される。トランジスタＭ６のゲートに掛かる電圧は、抵抗Ｒ８により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ６の破損を抑止する電圧に設定される。抵抗Ｒ８は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ５のソース・ドレイン間に掛かる電圧の上限値およびトランジスタＭ６のゲートに掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ６は、ゲートがノードｖｍ６ｇに接続され、ドレインが入力電圧線Ｖｉｎに接続され、ソースがノードｖｍ６ｓに接続される。抵抗Ｒ９、Ｒ１０の接続ノードは、スイッチ制御信号線Ｓ２に接続される。

抵抗Ｒ１４、Ｒ７およびトランジスタＭ７は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続される。抵抗Ｒ１４、Ｒ７の接続ノードは、スイッチ制御信号線Ｓ１に接続される。トランジスタＭ７は、ゲートがスイッチ制御信号線Ｓ２に接続され、ドレインが抵抗Ｒ７に接続され、ソースが接地線ＧＮＤに接続される。抵抗Ｒ１４、Ｒ７は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ７のドレインに掛かる電圧を入力電圧Ｖｉｎに対して降圧する電圧制御回路として機能する。

トランジスタＭ６のソース・ドレイン間に掛かる電圧は、抵抗Ｒ９、Ｒ１０により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ６の破損を抑止する電圧に設定される。抵抗Ｒ９、Ｒ１０は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ６のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ７、Ｍ８、Ｍ１０、Ｍ１２のゲートに掛かる電圧（すなわち、スイッチ制御信号Ｓ２の電圧）は、トランジスタＭ６のオン抵抗および抵抗Ｒ９による直列抵抗と、抵抗Ｒ１０とよる分圧比に応じて、入力電圧Ｖｉｎよりも下げられる。そして、スイッチ制御信号Ｓ２の電圧は、トランジスタＭ７、Ｍ８、Ｍ１０、Ｍ１２の破損を抑止する電圧に設定される。トランジスタＭ６および抵抗Ｒ９、Ｒ１０は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ７、Ｍ８、Ｍ１０、Ｍ１２のゲートに掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ６のソース・ドレイン間に掛かる電圧は、抵抗Ｒ９、Ｒ１０により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ６の破損を抑止する電圧に設定される。抵抗Ｒ９、Ｒ１０は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ６のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ７のソース・ドレイン間に掛かる電圧は、抵抗Ｒ１４、Ｒ７により入力電圧Ｖｉｎよりも下げられ、トランジスタＭ７の破損を抑止する電圧に設定される。抵抗Ｒ１４、Ｒ７は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ７のソース・ドレイン間に掛かる電圧の上限値を制限する電圧制御回路として機能する。

トランジスタＭ９、Ｍ１１のゲートに掛かる電圧（すなわち、スイッチ制御信号Ｓ１の電圧）は、抵抗Ｒ１４と、抵抗７およびトランジスタＭ７のオン抵抗による直列抵抗とよる分圧比に応じて、入力電圧Ｖｉｎよりも下げられる。そして、スイッチ制御信号Ｓ１の電圧は、トランジスタＭ９、Ｍ１１の破損を抑止する電圧に設定される。抵抗Ｒ１４、抵抗７およびトランジスタＭ７は、入力電圧Ｖｉｎが上昇したときにトランジスタＭ９、Ｍ１１のゲートに掛かる電圧の上限値を制限する電圧制御回路として機能する。

ダイオードＤ５は、アノードが接地線ＧＮＤに接続され、カソードがスイッチ部１４のノードＶｃ１に接続される。

スイッチ制御信号Ｓ１、Ｓ２は、互いに異なる論理レベルに設定される。また、スイッチ制御信号Ｓ３は、スイッチ制御信号Ｓ１と同相である。このため、スイッチ制御信号Ｓ１、Ｓ３がハイレベルのとき、スイッチ制御信号Ｓ２はロウレベルである。スイッチ制御信号Ｓ１、Ｓ３がロウレベルのとき、スイッチ制御信号Ｓ２はハイレベルである。

コンデンサＣ１およびトランジスタＭ８は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に、ノードＶｃ１を介して直列に接続される。トランジスタＭ８のゲートは、スイッチ制御信号線Ｓ２に接続される。トランジスタＭ８のソース・ドレイン間には、コンデンサＣ１、Ｃ２が直列に接続されている間、入力電圧Ｖｉｎの１／２の電圧が印加される。また、トランジスタＭ８のソース・ドレイン間には、コンデンサＣ１、Ｃ２が並列に接続されている間、電圧は印加されない。トランジスタＭ８のソース・ドレイン間に掛かる電圧は、最大でも入力電圧Ｖｉｎの１／２であるため、入力電圧Ｖｉｎの上昇によるトランジスタＭ８の破損は抑止される。

トランジスタＭ９、Ｍ１２のソース・ドレインの一方は、ノードＶｃ１を介してコンデンサＣ１に接続される。トランジスタＭ９、Ｍ１２のソース・ドレインの他方は、ノードＶｃ２を介してコンデンサＣ２に接続される。トランジスタＭ９のゲートは、スイッチ制御信号線Ｓ１に接続される。トランジスタＭ１２のゲートは、スイッチ制御信号線Ｓ２に接続される。

トランジスタＭ９、Ｍ１２のソース・ドレイン間には、コンデンサＣ１、Ｃ２が直列に接続されている間、電圧は印加されない。また、トランジスタＭ９、Ｍ１２のソース・ドレイン間には、コンデンサＣ１、Ｃ２が並列に接続されている間、最大で入力電圧Ｖｉｎの１／２の電圧が印加される。トランジスタＭ９、Ｍ１２のソース・ドレイン間に掛かる電圧は、最大でも入力電圧Ｖｉｎの１／２であるため、入力電圧Ｖｉｎの上昇によるトランジスタＭ８の破損は抑止される。

ダイオードＤ６およびコンデンサＣ２は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に、ノードＶｃ２を介して直列に接続される。ダイオードＤ６は、アノードがノードＶｃ２に接続され、カソードが入力電圧線Ｖｉｎに接続される。

トランジスタＭ１０、Ｍ１１のソース・ドレインの一方は、入力電圧線Ｖｉｎに接続される。トランジスタＭ１０、Ｍ１１のソース・ドレインの他方は、ノードＶｏｕｔを介して負荷回路４０に接続される。トランジスタＭ１０のゲートは、スイッチ制御信号線Ｓ２に接続される。トランジスタＭ１１のゲートは、スイッチ制御信号線Ｓ１に接続される。

トランジスタＭ９、Ｍ１２は、コンデンサＣ１、Ｃ２を入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続するスイッチＳＷ１（ＣＭＯＳ伝達ゲート）として機能する。スイッチＳＷ１は、スイッチ制御信号Ｓ１、Ｓ２がそれぞれハイレベル、ロウレベルのときにオンし、コンデンサＣ１、Ｃ２を入力電圧線Ｖｉｎと接地線ＧＮＤとの間に直列に接続する。

スイッチＳＷ１は、スイッチ制御信号Ｓ１、Ｓ２がそれぞれロウレベル、ハイレベルのときにオフする。このとき、トランジスタＭ８は、ハイレベルのスイッチ制御信号Ｓ２をゲートで受けてオンする。このため、コンデンサＣ１、Ｃ２は、入力電圧線Ｖｉｎと接地線ＧＮＤとの間に並列に接続される。

トランジスタＭ１０、Ｍ１１は、入力電圧線Ｖｉｎと負荷回路４０との間を接続するスイッチＳＷ２（ＣＭＯＳ伝達ゲート）として機能する。スイッチＳＷ２は、スイッチ制御信号Ｓ１、Ｓ２がそれぞれハイレベル、ロウレベルのときにオフし、入力電圧線Ｖｉｎと負荷回路４０との接続を解除する。スイッチＳＷ２は、スイッチ制御信号Ｓ１、Ｓ２がそれぞれロウレベル、ハイレベルのときにオンし、入力電圧線Ｖｉｎを負荷回路４０に接続する。

スイッチＳＷ１、ＳＷ２の一方がオンされるとき、スイッチＳＷ１、ＳＷ２の他方はオフされる。そして、スイッチＳＷ１がオンされ、スイッチＳＷ２がオフされている間、直列に接続されたコンデンサＣ１、Ｃ２は、入力電圧Ｖｉｎにより蓄電される。スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされている間、並列に接続されたコンデンサＣ１、Ｃ２から負荷回路４０に出力電圧Ｖｏｕｔが供給される。

また、並列に接続されたコンデンサＣ１、Ｃ２に蓄電された電荷に応じて出力電圧Ｖｏｕｔが負荷回路４０に出力されるとき、トランジスタＭ１０、Ｍ１１の各々のソース・ドレインは導通する。このため、トランジスタＭ１０、Ｍ１１のソース・ドレイン間に耐圧を超える電圧が掛かることが抑止される。

以上のように、蓄電装置１０は、内蔵するトランジスタの耐圧より高い入力電圧Ｖｉｎを受けた場合にも、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３の電圧が入力電圧Ｖｉｎに追従して上昇することを抑止することができる。これにより、蓄電装置１０に内蔵されるトランジスタ等の内部回路に耐圧を超える電圧が掛かることを抑止することができる。この結果、トランジスタ等の内部回路を破損させることなく、コンデンサＣ１、Ｃ２の直列接続と並列接続とを相互に切替えて、入力電圧Ｖｉｎの蓄電動作と放電動作とを実施することができる。

また、蓄電装置１０に内蔵されるトランジスタの耐圧よりも十分に高い入力電圧Ｖｉｎを使用して、コンデンサＣ１、Ｃ２を蓄電することができる。これにより、コンデンサＣ１、Ｃ２の蓄電効率を向上することができ、負荷回路４０への電力の供給量を、従来に比べて増加させることができる。

なお、図３に示す蓄電装置１０は、各種トランジスタのゲート電圧およびソース・ドレイン間電圧が耐圧を超えることを抑止するため、抵抗分圧回路を利用してゲート電圧等を生成している。しかしながら、例えば、図３に示す抵抗分圧回路の少なくとも一部は、定電流源と抵抗を利用した回路構成に置き換えられてもよい。また、図３に示す抵抗分圧回路の少なくとも一部は、入力電圧線Ｖｉｎと接地線ＧＮＤと間に配置されるレベルシフタに置き換えられてもよい、または、入力電圧線Ｖｉｎと接地線ＧＮＤと間に配置されるツェナーダイオードを利用した回路に置き換えられてもよい。

また、ヒステリシス部１１およびタイミング生成部１２、１３に設けられる各種トランジスタのバックバイアスを制御することで、トランジスタの閾値電圧を調整し、トランジスタ等の内部回路に耐圧を超える電圧が掛かることを抑止してもよい。

＜蓄電装置の動作＞
図４は、図３の蓄電装置１０の動作の一例を示すタイミング図である。図４では、コンデンサＣ１、Ｃ２の並列接続状態と直列接続状態とが交互に切り替わる。並列接続状態では、コンデンサＣ１、Ｃ２に蓄電された電力が出力電圧Ｖｏｕｔとして負荷回路４０に出力され、負荷回路４０が動作する。直列接続状態では、発電素子２０が発電した電力がコンデンサＣ１、Ｃ２に蓄電される。直列接続状態では、コンデンサＣ１、Ｃ２から負荷回路４０に出力電圧Ｖｏｕｔは出力されないため、負荷回路４０は動作を停止する。

例えば、並列接続状態において、負荷回路４０の動作により、入力電圧Ｖｉｎが徐々に低下する（図４（ａ））。この状態で、スイッチ制御信号Ｓ１、Ｓ３は、ロウレベルに設定され、スイッチ制御信号Ｓ２は、ハイレベルに設定される（図４（ｂ））。

ヒステリシス部１１は、ロウレベルのスイッチ制御信号Ｓ３によりトランジスタＭ１がオフし、電圧ｖｍｇ１は、抵抗Ｒ１と直列抵抗Ｒ３、Ｒ２との分圧比にしたがって、入力電圧Ｖｉｎの下降とともに下降する。そして、入力電圧Ｖｉｎが放電停止電圧まで下降したときに、電圧ｖｍｇ１は、トランジスタＭ２の閾値電圧以下になり、トランジスタＭ２がオフする。これにより、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７が、順次オン、オン、オフ、オフし、スイッチ制御信号Ｓ１、Ｓ３がハイレベルに変化し、スイッチ制御信号Ｓ２がロウレベルに変化する（図４（ｃ）、（ｄ））。なお、放電停止電圧は、抵抗Ｒ１および直列抵抗Ｒ３、Ｒ２の抵抗比により調整可能である。

ヒステリシス部１１は、ハイレベルのスイッチ制御信号Ｓ３によりトランジスタＭ１がオンし、電圧ｖｍｇ１は、抵抗Ｒ１、Ｒ３との分圧比にしたがって、入力電圧Ｖｉｎに応じた値に設定される。ハイレベルのスイッチ制御信号Ｓ１およびロウレベルのスイッチ制御信号Ｓ２により、スイッチＳＷ１がオンし、コンデンサＣ１、Ｃ２が並列接続から直列接続に切り替わる。並列接続から直列接続に切り替わりにより、入力電圧Ｖｉｎは、充電開始電圧まで上昇する（図４（ｅ））。

また、ハイレベルのスイッチ制御信号Ｓ１およびロウレベルのスイッチ制御信号Ｓ２により、スイッチＳＷ２がオフし、出力電圧Ｖｏｕｔの負荷回路４０への出力が停止される。これにより、負荷回路４０は、動作を停止する（図４（ｆ））。

コンデンサＣ１、Ｃ２が直列に接続される期間（蓄電期間）の電圧ｖｍｇ１は、入力電圧Ｖｉｎが同じ場合、コンデンサＣ１、Ｃ２が並列に接続される期間（放電期間）の電圧ｖｍｇ１よりも低下する。このため、蓄電期間に電圧ｖｍｇ１をゲートで受けるトランジスタＭ２がオンする入力電圧Ｖｉｎは、放電期間に電圧ｖｍｇ１をゲートで受けるトランジスタＭ２がオフする入力電圧Ｖｉｎよりも高くなる。

発電素子２０の発電により入力電圧Ｖｉｎが上昇し、コンデンサＣ１、Ｃ２が蓄電される（図４（ｇ））。電圧ｖｍｇ１は、入力電圧Ｖｉｎの上昇とともに上昇する。そして、入力電圧Ｖｉｎが電圧Ｖｍａｘまで上昇したときに、電圧ｖｍｇ１は、トランジスタＭ２の閾値電圧より高くなり、トランジスタＭ２がオンする。これにより、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７が、順次オフ、オフ、オン、オンし、スイッチ制御信号Ｓ１、Ｓ３がロウレベルに変化し、スイッチ制御信号Ｓ２がハイレベルに変化する（図４（ｈ）、（ｉ））。なお、電圧Ｖｍａｘは、抵抗Ｒ１、Ｒ３の抵抗比により調整可能である。

上述したように、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３のハイレベルは、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３の各々をゲートで受けるトランジスタの耐圧より低い電圧である。また、蓄電装置１０に搭載される各トランジスタのソース・ドレイン間電圧は、各トランジスタの耐圧より低い電圧に設定される。このため、入力電圧Ｖｉｎが電圧Ｖｍａｘまで上昇してもトランジスタの破損を抑止することができる。換言すれば、蓄電装置１０に搭載される分圧回路の分圧比を適切に設定することで、トランジスタの破損を抑止しつつ、電圧Ｖｍａｘの上限を高くすることができる。

ヒステリシス部１１は、ロウレベルのスイッチ制御信号Ｓ３によりトランジスタＭ１がオフし、電圧ｖｍｇ１は、抵抗Ｒ１と直列抵抗Ｒ３、Ｒ２との分圧比にしたがって、入力電圧Ｖｉｎに応じた値に設定される。

ロウレベルのスイッチ制御信号Ｓ１およびハイレベルのスイッチ制御信号Ｓ２により、スイッチＳＷ１がオフし、コンデンサＣ１、Ｃ２が直列接続から並列接続に切り替わる。これにより、入力電圧Ｖｉｎは、放電開始電圧まで下降する（図４（ｊ））。例えば、入力電圧Ｖｉｎは、電圧Ｖｍａｘの１／２の値になる。また、ロウレベルのスイッチ制御信号Ｓ１およびハイレベルのスイッチ制御信号Ｓ２により、スイッチＳＷ２がオンし、コンデンサＣ１、Ｃ２からの電荷の放電とともに入力電圧Ｖｉｎは、出力電圧Ｖｏｕｔとして負荷回路４０に出力される。そして、負荷回路４０は、動作を開始する（図４（ｋ））。

負荷回路４０の動作により、入力電圧Ｖｉｎが徐々に低下する（図４（ｌ））。図４では、説明の簡単化のため、コンデンサＣ１、Ｃ２の放電期間に、発電素子２０から蓄電装置１０への電力の供給はないとする。なお、コンデンサＣ１、Ｃ２の放電期間に、発電素子２０から蓄電装置１０への電力の供給が継続されてもよい。その場合、コンデンサＣ１、Ｃ２の放電期間に、入力電圧Ｖｉｎは上昇されてもよく、ほぼ一定の電圧に維持されてもよい。

そして、入力電圧Ｖｉｎが放電停止電圧まで下降したときに、スイッチ制御信号Ｓ１、Ｓ３がハイレベルに変化し、スイッチ制御信号Ｓ２がロウレベルに変化する（図４（ｍ）、（ｎ））。この後、上述した動作が繰り返される。すなわち、コンデンサＣ１、Ｃ２が直列接続状態の間、コンデンサＣ１、Ｃ２が蓄電状態になり、負荷回路４０は動作を停止する。コンデンサＣ１、Ｃ２が並列接続状態の間、コンデンサＣ１、Ｃ２が放電状態になり、負荷回路４０は動作する。

＜蓄電装置の回路シミュレーション結果＞
図５は、図３の蓄電装置１０の回路のシミュレーション結果を示す波形図である。図５は、コンデンサＣ１、Ｃ２が直列に接続される直列接続期間と、直列接続から並列接続に切り替わる状態とを示している。抵抗による分圧回路を挿入した図３の蓄電装置１０では、入力電圧Ｖｉｎが上昇している期間、スイッチ制御信号Ｓ３の電圧を、入力電圧Ｖｉｎに追従して上昇させることなく、トランジスタの破損が抑止される電圧以下に設定することができる。

また、図３の蓄電装置１０では、入力電圧Ｖｉｎが下降するタイミングで一時的に電圧が上昇するスイッチ制御信号Ｓ２の電圧は、スイッチ制御信号Ｓ２をゲートで受けるトランジスタＭ７、Ｍ８、Ｍ１０、Ｍ１２のゲート耐圧以下に抑制することが可能である。例えば、ゲート耐圧が１０Ｖであるとすると、抵抗Ｒ９、Ｒ１０の抵抗値を、スイッチ制御信号Ｓ２の電圧を１０Ｖ以下に抑制する値に設定することで、トランジスタＭ７、Ｍ８、Ｍ１０、Ｍ１２のゲート電圧をゲート耐圧以下に抑制することができる。

＜他の蓄電装置の回路シミュレーション結果＞
図６は、抵抗による分圧回路を挿入していない他の蓄電装置の回路のシミュレーション結果を示す波形図である。抵抗による分圧回路を挿入していない他の蓄電装置では、スイッチ制御信号Ｓ１、Ｓ２は、入力電圧Ｖｉｎに追従して変化する。このため、スイッチ制御信号Ｓ１、Ｓ２の電圧をトランジスタの破損が抑止される電圧以下に設定することができず、トランジスタが破損するおそれがある。

以上、この実施形態では、蓄電装置１０は、内蔵するトランジスタの耐圧を超える高い入力電圧Ｖｉｎを受けた場合にも、スイッチ制御信号Ｓ１、Ｓ２、Ｓ３の電圧が入力電圧Ｖｉｎに追従して上昇することを抑止することができる。これにより、蓄電装置１０に内蔵されるトランジスタ等の内部回路に耐圧を超える電圧が掛かることを抑止することができる。この結果、トランジスタ等の内部回路を破損させることなく、コンデンサＣ１、Ｃ２の直列接続と並列接続とを相互に切替えて、入力電圧Ｖｉｎの蓄電動作と放電動作とを実施することができる。

また、蓄電装置１０に内蔵されるトランジスタの耐圧よりも十分に高い入力電圧Ｖｉｎを使用して、コンデンサＣ１、Ｃ２を蓄電することができる。これにより、コンデンサＣ１、Ｃ２の蓄電効率を向上することができ、負荷回路４０への電力の供給量を、従来に比べて増加させることができる。

＜１＞
発電素子により発電された電力を蓄電する複数の蓄電デバイスを有する蓄電部と、
前記複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、
前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列と並列とに相互に切り替えるタイミング信号を生成し、直列から並列に切り替える前記タイミング信号を生成する前記入力電圧の値と、並列から直列に切り替える前記タイミング信号を生成する前記入力電圧の値とが相違するヒステリシス部と、
前記入力電圧を電源電圧として受け、前記タイミング信号に応じて前記スイッチ制御信号を生成する信号生成部と、を有し、
前記信号生成部は、前記スイッチ制御信号を生成する生成回路と、前記生成回路に直列に接続され、前記入力電圧の値より低い電圧を前記生成回路に供給する電圧制御回路とを有すること
を特徴とする蓄電装置。
＜２＞
前記電圧制御回路は、前記入力電圧が供給される入力電圧線と接地線と間に接続された少なくとも１つの抵抗を有し、前記抵抗により分圧された電圧を生成回路に供給すること
を特徴とする＜１＞に記載の蓄電装置。
＜３＞
前記生成回路は、前記入力電圧の値より低い電圧をゲート、ソース、ドレインで受けるトランジスタであること
を特徴とする＜１＞または＜２＞に記載の蓄電装置。
＜４＞
前記ヒステリシス部における前記タイミング信号の出力ノードと接地線との間に接続されたコンデンサを有すること
を特徴とする＜１＞ないし＜３＞のいずれか１項に記載の蓄電装置。
＜５＞
電力を発電する発電素子と、
前記発電素子に接続される整流回路と、
前記整流回路の出力に接続され、前記発電素子が発電した電力を蓄電する蓄電装置と、
前記蓄電装置に蓄電された電力を受けて動作する負荷回路と、を有し、
前記蓄電装置は、
発電素子により発電された電力を蓄電する複数の蓄電デバイスを有する蓄電部と、
前記複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、
前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列と並列とに相互に切り替えるタイミング信号を生成し、直列から並列に切り替える前記タイミング信号を生成する前記入力電圧の値と、並列から直列に切り替える前記タイミング信号を生成する前記入力電圧の値とが相違するヒステリシス部と、
前記入力電圧を電源電圧として受け、前記タイミング信号に応じて前記スイッチ制御信号を生成する信号生成部と、を有し、
前記信号生成部は、前記スイッチ制御信号を生成する生成回路と、前記生成回路に直列に接続され、前記入力電圧の値より低い電圧を前記生成回路に供給する電圧制御回路とを有すること
を特徴とする蓄電システム。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０ 蓄電装置
１１ ヒステリシス部
１２、１３ タイミング生成部
１４ スイッチ部
２０ 発電素子
２１ 電流源
２２ 内部抵抗
３０ 整流回路
４０ 負荷回路
１００ 蓄電システム
Ｃ１、Ｃ２ コンデンサ
Ｖｉｎ 入力電圧
ｖｍｇ１、ｖｍ６ｇ 制御信号
Ｖｏｕｔ 出力電圧
Ｓ１、Ｓ２、Ｓ３ スイッチ制御信号
ＳＷ１、ＳＷ２ スイッチ

特開２０１９－１６１９７５号公報

Claims (5)

1. 発電素子により発電された電力を蓄電する複数の蓄電デバイスを有する蓄電部と、
   前記複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、
   前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列と並列とに相互に切り替えるタイミング信号を生成し、直列から並列に切り替える前記タイミング信号を生成する前記入力電圧の値と、並列から直列に切り替える前記タイミング信号を生成する前記入力電圧の値とが相違するヒステリシス部と、
   前記入力電圧を電源電圧として受け、前記タイミング信号に応じて前記スイッチ制御信号を生成する信号生成部と、を有し、
   前記信号生成部は、前記スイッチ制御信号を生成する生成回路と、前記生成回路に直列に接続され、前記入力電圧の値より低い電圧を前記生成回路に供給する電圧制御回路とを有すること
   を特徴とする蓄電装置。
2. 前記電圧制御回路は、前記入力電圧が供給される入力電圧線と接地線と間に接続された少なくとも１つの抵抗を有し、前記抵抗により分圧された電圧を生成回路に供給すること
   を特徴とする請求項１に記載の蓄電装置。
3. 前記生成回路は、前記入力電圧の値より低い電圧をゲート、ソース、ドレインで受けるトランジスタであること
   を特徴とする請求項１または請求項２に記載の蓄電装置。
4. 前記ヒステリシス部における前記タイミング信号の出力ノードと接地線との間に接続されたコンデンサを有すること
   を特徴とする請求項１または請求項２のいずれか１項に記載の蓄電装置。
5. 電力を発電する発電素子と、
   前記発電素子に接続される整流回路と、
   前記整流回路の出力に接続され、前記発電素子が発電した電力を蓄電する蓄電装置と、
   前記蓄電装置に蓄電された電力を受けて動作する負荷回路と、を有し、
   前記蓄電装置は、
   発電素子により発電された電力を蓄電する複数の蓄電デバイスを有する蓄電部と、
   前記複数の蓄電デバイスの接続をスイッチ制御信号に応じて直列または並列に切り替えるスイッチ部と、
   前記発電素子からの電力を入力電圧として受け、前記複数の蓄電デバイスの接続を直列と並列とに相互に切り替えるタイミング信号を生成し、直列から並列に切り替える前記タイミング信号を生成する前記入力電圧の値と、並列から直列に切り替える前記タイミング信号を生成する前記入力電圧の値とが相違するヒステリシス部と、
   前記入力電圧を電源電圧として受け、前記タイミング信号に応じて前記スイッチ制御信号を生成する信号生成部と、を有し、
   前記信号生成部は、前記スイッチ制御信号を生成する生成回路と、前記生成回路に直列に接続され、前記入力電圧の値より低い電圧を前記生成回路に供給する電圧制御回路とを有すること
   を特徴とする蓄電システム。

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