JP2024036567A5 - 回路情報 - Google Patents

回路情報 Download PDF

Info

Publication number
JP2024036567A5
JP2024036567A5 JP2024016738A JP2024016738A JP2024036567A5 JP 2024036567 A5 JP2024036567 A5 JP 2024036567A5 JP 2024016738 A JP2024016738 A JP 2024016738A JP 2024016738 A JP2024016738 A JP 2024016738A JP 2024036567 A5 JP2024036567 A5 JP 2024036567A5
Authority
JP
Japan
Prior art keywords
variable
group
memory
module
variable group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2024016738A
Other languages
English (en)
Other versions
JP2024036567A (ja
Filing date
Publication date
Priority claimed from JP2020205993A external-priority patent/JP7072041B2/ja
Priority claimed from JP2022073018A external-priority patent/JP7254993B2/ja
Application filed filed Critical
Priority to JP2024016738A priority Critical patent/JP2024036567A/ja
Publication of JP2024036567A publication Critical patent/JP2024036567A/ja
Publication of JP2024036567A5 publication Critical patent/JP2024036567A5/ja
Pending legal-status Critical Current

Links

Images

Description

本発明の実施形態は、回路情報に関する。
本発明の実施形態は、最適化問題を高速に計算できる回路情報を提供する。
本発明の実施形態によれば、回路情報は、ハードウェア記述言語により記載され、回路の構成を表す。前記回路を計算装置として機能させる。前記計算装置は、第１メモリ、第２メモリ、第３メモリ、第１演算モジュール及び第２演算モジュールを含む。前記第１メモリの出力は、前記第１演算モジュールに入力される。前記第１メモリの前記出力は、前記第２演算モジュールに入力される。前記第２メモリの出力は、前記第２演算モジュールに入力される。前記第３メモリの出力は、前記第２演算モジュールに入力される。前記第２演算モジュールの出力は、前記第１演算モジュールに入力される。
図１に示すように、この例では、第２演算モジュール２２は、ＪＸ関数回路ＪＸＦ及びＪＸ更新回路ＪＸＵを含む。第１メモリ１１の出力及び第３メモリ１３の出力は、ＪＸ関数回路ＪＸＦに入力される。ＪＸ関数回路ＪＸＦの出力及び第２メモリ１２の出力は、ＪＸ更新回路ＪＸＵに入力される。ＪＸ更新回路ＪＸＵの出力は、第１演算モジュール２１に入力される。
図３（ａ）に示す例においては、ＪＸ関数回路ＪＸＦとして、ＪＸＦ１回路と、ＪＦＸ２回路が設けられる。ＪＦＸ２は、dt*cと、入力と、の乗算が行われる。例えば、ＪＸモジュールＪＸＭ内の積和演算時に、オーバーフローが発生する場合がある。例えば、dt*cは、１以下の数に設定できる。例えば、xi’=dt*c*xiとした後で、積和演算を行うことで、オーバーフローを回避できる。
図４及び図５は、ＪＸモジュールＪＸＭに含まれるＪＸ関数回路ＪＸＦを例示している。図４に示すように、ＪＸモジュールＪＸＭは、Ｐｒ個のＭＡＣ演算モジュール（演算モジュールＭＡＣ０～ＭＡＣＰｒ－１）を含む。ＭＡＣ演算モジュールの１つは、Ｐｃ個の乗算器を含む。１つのサイクルで、Ｐｃ回の乗算を実施する。ＪＸモジュールＪＸＭは、１つのＪＢｌｏｃｋ（後述）と、１つのＸＢｌｏｃｋ（後述）と、の内積を１つのサイクルで実施する。この内積は、Ｐｒ×Ｐｃ回の乗算に対応する。
Ｐｃ個のメモリブロック（メモリブロックＸｍｅｍ０～ＸｍｅｍＰｃ－１）のそれぞれへの「readアクセスパターン」は、シーケンシャルアクセスである。シーケンシャルアクセスにおいては、「read addr」が、０から（Ｎｃ－１）まで、１つずつインクリメントされる。これにより、例えば、複雑なアドレス演算が不要になる。
Ｐｃ個のメモリブロック（メモリブロックＪｍｅｍ０～ＪｍｅｍＰｃ－１）のそれぞれへの「readアクセスパターン」は、シーケンシャルアクセスである。シーケンシャルアクセスにおいては、「read addr」が０からＮｒＮｃ－１まで、１ずつインクリメントされる。これにより、複雑なアドレス演算が不要になる。
図９（ａ）及び図９（ｂ）においては、回路セット２１Ａの数Ｍは、５である。図９（ａ）において、複数の内部ノード(x1～x4、及び、y1～y4)、入出力端子（Ｘｉｎ、Ｙｉｎ、Ｘｏｕｔ及びＹｏｕｔ）の関係は、図９（ｂ）に示す状態となる。５つの回路セット２１Ａが直列（シーケンシャル）に接続される。シーケンシャル回路により、複数の更新が実施できる。
図１０においては、回路セット２１Ａの数Ｍは、５である。図１０において、複数の処理単位(パイプラインステージ)の間に、パイプラインレジスタ（レジスタｒｅｇ）が設けられている。例えば、ＦＸＦＹモジュールＦＸＦＹＭのスループットを向上できる。図１０の例では、１８個のパイプラインレジスタが挿入される。ＣＵＴ０～ＣＵＴ８において、ＦＸＦＹ演算が１０のパイプラインステージに分割される。この例では、ＦＸＦＹモジュールＦＸＦＹＭは、直列に接続された１０ステージのパイプラインステージを含む。パイプライン化することによって、例えば、動作周波数を上昇できる。例えば、時間的なハードウェア利用効率を向上できる。スループットを向上できる。
図１１（ａ）及び図１１（ｂ）においては、回路セット２１Ａの数Ｍは、１である。図１１（ａ）に示す例において、ＦＹ関数回路ＦＹＦには、Ｙｉｎが入力される。ＦＹ更新回路ＦＹＵには、ＦＹ関数回路ＦＹＦの出力と、Ｘｉｎと、が入力される。ＦＹ更新回路ＦＹＵは、Ｘｏｕｔを出力する。ＦＸ関数回路ＦＸＦには、ＦＹ更新回路ＦＹＵの出力が入力される。ＦＸ更新回路ＦＸＵには、ＦＸ関数回路ＦＸＦの出力と、Ｙｉｎと、が入力される。ＦＸ更新回路ＦＸＵは、Ｙｏｕｔを出力する。ＦＸ関数回路ＦＸＦ及びＦＹ関数回路ＦＹＦは、例えば、図８（ｂ）に示す演算を行う。図１１（ａ）に示す回路は、図１１（ｂ）に示す演算を行う。
図１１（ａ）、図１１（ｂ）、図１２（ａ）及び図１２（ｂ）に示す例においても、第１演算モジュール２１は、１または複数の回路セット２１Ａを含む。回路セット２１Ａは、第１演算回路２１ａ及び第２演算回路２１ｂを含む。第１演算回路２１ａは、ＦＸ関数回路ＦＸＦ及びＦＸ更新回路ＦＸＵを含む。第２演算回路２１ｂは、ＦＹ関数回路ＦＹＦ及びＦＹ更新回路ＦＹＵを含む。ＦＹ関数回路ＦＹＦの出力は、ＦＹ更新回路ＦＹＵに入力される。ＦＹ更新回路ＦＹＵの出力は、ＦＸ関数回路ＦＸＦに入力される。ＦＸ関数回路ＦＸＦの出力は、ＦＸ更新回路ＦＸＵに入力される。
図１６は、第２実施形態に係る計算装置を例示する模式図である。
図１６に示す例において、例えば、１つの半導体チップ内に、複数のＪＸＦＸＦＹモジュールＪＸＦＸＦＹＭが設けられる（チップ内分割）。複数のＪＸＦＸＦＹモジュールＪＸＦＸＦＹＭの１つは、Ｘｍｅｍと、Ｙｍｅｍと、Ｊｍｅｍと、ＪＸモジュールＪＸＭと、及び、ＦＸＦＹモジュールＦＸＦＹＭを含む。ＪＸＦＸＹ０の、Ｘｍｅｍ０、Ｙｍｅｍ０及びＪｍｅｍ０は、ＢＬＯＣＫ０に含まれる、Ｘ＿Ｂ０データ、Ｙ＿Ｂ０データ、及び、Ｊ＿Ｂ０データをそれぞれ保持する。ＪＸＦＸＹ３の、Ｘｍｅｍ３、Ｙｍｅｍ３及びＪｍｅｍ３は、ＢＬＯＣＫ３に含まれる、Ｘ＿Ｂ３データ、Ｙ＿Ｂ３データ、及び、Ｊ＿Ｂ３データをそれぞれ保持する。複数のＪＸＦＸＦＹモジュールＪＸＦＸＦＹＭが、同時並列的に、複数のＢｌｏｃｋにおける演算を行う。
図２０は、実施形態に係る計算装置を含む情報処理装置を例示する模式図である。
図２０に示すように、情報処理装置２１０は、計算装置１２０を含む。この例では、情報処理装置２１０に、複数の計算装置１２０が設けられる。シリアルリンク７３は、例えば、複数の計算装置１２０を相互に接続する。
実施形態は、以下の構成（技術案）を含んでも良い。
（構成１）
第１メモリと、
第２メモリと、
第３メモリと、
第１演算モジュールと、
第２演算モジュールと、
を備え、
前記第１メモリの出力端子は、前記第１演算モジュールの入力端子に接続され、
前記第１メモリの前記出力端子は、前記第２演算モジュールの入力端子に接続され、
前記第２メモリの出力端子は、前記第２演算モジュールの入力端子に接続され、
前記第３メモリの出力端子は、前記第２演算モジュールの入力端子に接続され、
前記第２演算モジュールの出力端子は、前記第１演算モジュールの入力端子に接続される、計算装置。
（構成２）
前記第２演算モジュールは、ＪＸ関数回路及びＪＸ更新回路を含み、
記第１メモリの前記出力端子及び前記第３メモリの前記出力端子は、前記ＪＸ関数回路の入力端子に接続され、
前記ＪＸ関数回路の出力端子及び前記第２メモリの前記出力端子は、前記ＪＸ更新回路の入力端子に接続され、
前記ＪＸ更新回路の出力端子は、前記第１演算モジュールの入力端子に接続される、構成１記載の計算装置。
（構成３）
前記第１演算モジュールは、１または複数の回路セットを含み、
前記回路セットは、第１演算回路及び第２演算回路を含み、
前記第１演算回路は、ＦＸ関数回路及びＦＸ更新回路を含み、
前記第２演算回路は、ＦＹ関数回路及びＦＹ更新回路を含み、
前記ＦＸ関数回路の出力端子は、前記ＦＸ更新回路の入力端子に接続され、
前記ＦＸ更新回路の出力端子は、前記ＦＹ関数回路の入力端子に接続され、
前記ＦＹ関数回路の出力端子は、前記ＦＹ更新回路の入力端子に接続される、構成１または２に記載の計算装置。
（構成４）
前記第１演算モジュールは、モジュール入力端子１とモジュール入力端子２とモジュール出力端子１とモジュール出力端子２を含み、
前記モジュール入力端子１は前記ＦＸ関数回路の入力端子と前記ＦＹ更新回路の入力端子とに接続され、
前記モジュール入力端子２は前記ＦＸ更新回路の入力端子に接続され、
前記モジュール出力端子１は前記ＦＹ更新回路の出力端子に接続され、
前記モジュール出力端子２は前記ＦＸ更新回路の出力端子に接続され、
構成３記載の計算装置。
（構成５）
前記複数の回路セットが設けられ、
前記複数の回路セットの別の１つは、別の第１演算回路及び別の第２演算回路を含み、
前記別の第１演算回路は、別のＦＸ関数回路及び別のＦＸ更新回路を含み、
前記別の第２演算回路は、別のＦＹ関数回路及び別のＦＹ更新回路を含み、
前記別のＦＸ関数回路の出力端子は、前記別のＦＸ更新回路の入力端子に接続され、
前記別のＦＸ更新回路の出力端子は、前記別のＦＹ関数回路の入力端子に接続され、
前記別のＦＹ関数回路の出力端子は、前記別のＦＹ更新回路の入力端子に接続され、
前記ＦＸ更新回路の前記出力端子は、前記別のＦＸ更新回路の入力端子に接続され、
前記ＦＹ更新回路の出力端子は、前記別のＦＸ関数回路の入力端子と前記別のＦＹ更新回路の入力端子とに接続される、構成４記載の計算装置。
（構成６）
前記第１演算モジュールは、１または複数の回路セットを含み、
前記回路セットは、第１演算回路及び第２演算回路を含み、
前記第１演算回路は、ＦＸ関数回路及びＦＸ更新回路を含み、
前記第２演算回路は、ＦＹ関数回路及びＦＹ更新回路を含み、
前記ＦＹ関数回路の出力端子は、前記ＦＹ更新回路の入力端子に接続され、
前記ＦＹ更新回路の出力端子は、前記ＦＸ関数回路の入力端子に接続され、
前記ＦＸ関数回路の出力端子は、前記ＦＸ更新回路の入力端子に接続される、構成１または２に記載の計算装置。
（構成７）
前記第１演算モジュールは、モジュール入力端子１とモジュール入力端子２とモジュール出力端子１とモジュール出力端子２を含み、
前記モジュール入力端子１は前記ＦＹ更新回路の入力端子に接続され、
前記モジュール入力端子２は前記ＦＹ関数回路の入力端子と前記ＦＸ更新回路の入力端子とに接続され、
前記モジュール出力端子１は前記ＦＹ更新回路の出力端子に接続され、
前記モジュール出力端子２は前記ＦＸ更新回路の出力端子に接続され、
構成６記載の計算装置。
（構成８）
前記複数の回路セットが設けられ、
前記複数の回路セットの別の１つは、別の第１演算回路及び別の第２演算回路を含み、
前記別の第１演算回路は、別のＦＸ関数回路及び別のＦＸ更新回路を含み、
前記別の第２演算回路は、別のＦＹ関数回路及び別のＦＹ更新回路を含み、
前記別のＦＹ関数回路の出力端子は、前記別のＦＹ更新回路の入力端子に接続され、
前記別のＦＹ更新回路の出力端子は、前記別のＦＸ関数回路の入力端子に接続され、
前記別のＦＸ関数回路の出力端子は、前記別のＦＸ更新回路の入力端子に接続され、
前記ＦＸ更新回路の前記出力端子は、前記別のＦＹ関数回路の入力端子と前記別のＦＸ更新回路の入力端子に接続され、
前記ＦＹ更新回路の出力端子は、前記別のＦＹ更新回路の入力端子に接続される、構成６記載の計算装置。
（構成９）
前記第２演算モジュールの前記出力は、前記ＦＸ更新回路に入力され、
前記第１メモリの前記出力は、前記ＦＹ更新回路に入力される、構成３～８のいずれか１つに記載の計算装置。
（構成１０）
前記第１演算モジュールの出力端子の一部は、前記第１メモリの入力端子に接続され、
前記第１演算モジュールの出力端子の別の一部は、前記第２メモリの入力端子に接続される、構成１～９のいずれか１つに記載の計算装置。
（構成１１）
前記第１メモリは、第１メモリ部分と、第２メモリ部分と、を含み、
前記第１メモリ部分が読み出し動作を実施している時に、前記第２メモリ部分が書き込み動作を実施し、
前記第２メモリ部分が読み出し動作を実施している時に、前記第１メモリ部分が書き込み動作を実施する、構成１～１０のいずれか１つに記載の計算装置。
（構成１２）
前記第１メモリは、第１変数群{ｘ}を保持し、
前記第２メモリは、第２変数群{ｙ}を保持し、
前記第３メモリは、第１パラメータ群｛Ｊ｝を保持し、
前記第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、
前記第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、
前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、
前記第１演算モジュールは、第１変数更新及び第１サブ更新を実施し、
前記第２演算モジュールは、第２サブ更新を実施し、
前記第１変数更新は、前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新することを含み、
前記第１サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記ｉ番目の前記第１変数ｘｉに基づいて更新することを含み、
前記第２サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新することを含む、構成１～１１のいずれか１つに記載の計算装置。
（構成１３）
前記第２演算モジュールは複数の乗算器を備え、
前記第２サブ更新に含まれる前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて行う更新に含まれる乗算の内複数を、同一クロックにおいて実施する、構成１２記載の計算装置。
（構成１４）
複数の第１配線、及び、複数の第２配線をさらに備え、
前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ（Ｎは２以上の整数）の行列を含み、
前記第２演算モジュールは、Ｐｒ個（Ｐｒは２以上前記Ｎ以下の整数であり、前記Ｎの約数）の積和モジュールを含み、前記Ｐｒ個の積和モジュールの１つは、Ｐｃ個（Ｐｃは２以上Ｎ以下の整数であり、前記Ｎの約数）の乗算器を含み、前記Ｐｒは、前記行列の行の並列度に対応し、前記Ｐｃは、前記行列の列の並列度に対応し、
前記第１メモリは、前記第１メモリが前記Ｐｃ個に分割された前記Ｐｃ個の第１メモリブロックを含み、
前記第３メモリは、前記第３メモリが前記Ｐｃ個に分割された前記Ｐｃ個の第３メモリブロックを含み、
前記複数の第１配線の１つは、前記Ｐｃ個の前記第１メモリブロックの１つと、前記Ｐｒ個の前記積和モジュールの全てと、を接続し、
前記複数の第１配線の別の１つは、前記Ｐｃ個の前記第１メモリブロックの別の１つと、前記Ｐｒ個の前記積和モジュールの別の全てと、を接続し、
前記複数の第２配線の１つは、前記Ｐｃ個の前記第３メモリブロックの１つと、前記Ｐｒ個の前記積和モジュールの１つと、を接続し、
前記複数の第２配線の別の１つは、前記Ｐｃ個の前記第３メモリブロックの前記１つと、前記Ｐｒ個の前記積和モジュールの別の１つと、を接続する、構成１２または１３に記載の計算装置。
（構成１５）
前記Ｐｒ個の前記積和モジュールの少なくとも１つは、復号器を含む乗算器、及び、データ型変換器を含む乗算器の少なくともいずれかを含む、構成１４記載の計算装置。
（構成１６）
第１グローバルメモリと、第０モジュールと、第１モジュールと、を備え、
前記第０モジュールは、
第０１メモリと、
第０２メモリと、
第０３メモリと、
第０１演算モジュールと、
第０２演算モジュールと、
を含み、
前記第０１メモリの出力端子は、前記第０１演算モジュールの入力端子に接続され、
前記第１グローバルメモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０２メモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０３メモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０２演算モジュールの出力端子は、前記第０１演算モジュールの入力端子に接続され、
前記第０１演算モジュールの出力端子の一部は、前記第０１メモリの入力端子と前記第１グローバルメモリの入力端子とに接続され、
第１モジュールは、
第１１メモリと、
第１２メモリと、
第１３メモリと、
第１１演算モジュールと、
第１２演算モジュールと、
を含み、
前記第１１メモリの出力端子は、前記第１１演算モジュールの入力端子に接続され、
前記第１グローバルメモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１２メモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１３メモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１２演算モジュールの出力端子は、前記第１１演算モジュールの入力端子に接続され、
前記第１１演算モジュールの出力端子の一部は、前記第１１メモリの入力端子と前記第１グローバルメモリの入力端子とに接続される、計算装置。
（構成１７）
第０チップと、第１チップと、相互接続配線と、を備え、
前記第０チップは、
第０１メモリと、
第０２メモリと、
第０３メモリと、
第０１演算モジュールと、
第０２演算モジュールと、
第０チップ入力端子と、
第０チップ出力端子と、
を含み、
前記第０１メモリは、第０１ローカルメモリと第０１グローバルメモリとを含み、
前記第０１ローカルメモリの出力端子は、前記第０１演算モジュールの入力端子に接続され、
前記第０１グローバルメモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０２メモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０３メモリの出力端子は、前記第０２演算モジュールの入力端子に接続され、
前記第０２演算モジュールの出力端子は、前記第０１演算モジュールの入力端子に接続され、
前記第０１演算モジュールの出力端子の一部は、前記第０１ローカルメモリの入力端子 と前記第０チップ出力端子とに接続され、
前記第０チップ入力端子は、前記第０１グローバルメモリの入力端子に接続され、
前記第０チップ入力端子と前記第０チップ出力端子とは前記相互接続配線に接続され、
前記１チップは、
第１１メモリと、
第１２メモリと、
第１３メモリと、
第１１演算モジュールと、
第１２演算モジュールと、
第１チップ入力端子と、
第１チップ出力端子と、
を含み、
前記第１１メモリは、第１１ローカルメモリと第１１グローバルメモリとを含み、
前記第１１ローカルメモリの出力端子は、前記第１１演算モジュールの入力端子に接続され、
前記第１１グローバルメモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１２メモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１３メモリの出力端子は、前記第１２演算モジュールの入力端子に接続され、
前記第１２演算モジュールの出力端子は、前記第１１演算モジュールの入力端子に接続され、
前記第１１演算モジュールの出力端子の一部は、前記第１１ローカルメモリの入力端子と前記第１チップ出力端子とに接続され、
前記第１チップ入力端子は、前記第１１グローバルメモリの入力端子に接続され、
前記第０チップ入力端子と前記第０チップ出力端子と前記第１チップ入力端子と前記第１チップ出力端子とは前記相互接続配線に接続される、計算装置。
１０…保持部、 １１…第１メモリ、 １１ａ、１１ｂ…第１、第２メモリ部分、 １１ｂｃ…第１配線、 １１ｄ…第１メモリブロック、 １２…第２メモリ、 １３…第３メモリ、 １３ｄ…第３メモリブロック、 １３ｐｃ…第２配線、 ２０…演算部、 ２１…第１演算モジュール、 ２１Ａ…回路セット、 ２１ａ、２１ｂ…第１、第２演算回路、 ２２…第２演算モジュール、 ２２ｃ…積和モジュール、 ２４…バッファ回路、 ４０…制御回路、 ４０ｓ…制御信号、 ６０…回路部、 ６１～６４…第１～第４回路部、 ６８ｂ…ＢＵＳ接続、 ６８ｃ…クロスバ、 ７１…インターフェース回路、 ７２…初期値生成回路、 ７３…シリアルリンク、 ７４…バスインターフェース、 ７５…アクセラレータカード、 ７６…メモリ、 １２０…計算装置、 ２１０…情報処理装置、 ＡＣＣ…アキュムレータ、 ＡＤＤｔｒｅｅ…加算器ツリー、 Ａｏｕｔ…出力、 ＦＸＦ…ＦＸ関数回路、 ＦＸＦＹＭ……ＦＸＦＹモジュール、 ＦＸＵ…ＦＸ更新回路、 ＦＹＦ…ＦＹ関数回路、 ＦＹＵ…ＦＹ更新回路、 ＪＸＦ…ＪＸ関数回路、 ＪＸＭ…ＪＸモジュール、 ＪＸＵ…ＪＸ更新回路、 Ｊｍｅｍ０～ＪｍｅｍＰｃ…メモリブロック、 Ｍ…数、 ＭＡＣ０～ＭＡＣＰｒ…演算モジュール、 ＭＵＬ、ＭＵＬ０～ＭＵＬＰｒ、ＭＵＬｃ…乗算器、 ＭＵＸＡ、ＭＵＸＢ…マルチプレキサ、 Ｘｍｅｍ０～ＸｍｅｍＰｃ…メモリブロック、 ｒｅｇ…レジスタ

Claims (32)

  1. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１チップと、第２チップと、を備え、
    前記第１チップは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１チップは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２チップは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２チップは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１チップは、前記第２チップから、前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部を取得し、
    前記第２チップは、前記第１チップから、前記第１変数群｛ｘ｝の前記一部の少なくとも一部を取得し、
    前記第１演算モジュールは、前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第２チップから取得した前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１チップから取得した前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  2. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１チップと、第２チップと、を備え、
    前記第１チップは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１チップは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２チップは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２チップは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１チップは、前記第２チップから、前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部を取得し、
    前記第２チップは、前記第１チップから、前記第１変数群｛ｘ｝の前記一部の少なくとも一部を取得し、
    前記第１演算モジュールは、前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第２チップから取得した前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１チップから取得した前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  3. 前記第１チップは、前記第１変数群{ｘ}の前記一部を保持する第１メモリを含み、
    前記第１メモリは、第１ローカルメモリと、第１グローバルメモリと、を含み、
    前記別の第１メモリは、別の第１ローカルメモリと、別の第１グローバルメモリと、を含み、
    前記第１ローカルメモリは、前記第１変数群｛ｘ｝の前記一部を保持し、
    前記第１グローバルメモリは、前記第１変数群｛ｘ｝の前記別の一部の前記少なくとも一部を保持し、
    前記別の第１ローカルメモリは、前記第１変数群｛ｘ｝の前記別の一部を保持し、
    前記別の第１グローバルメモリは、前記第１変数群｛ｘ｝の前記一部の前記少なくとも一部を保持し、
    前記第１演算モジュールは、前記第１ローカルメモリに保持された前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新した後の前記第１変数群{ｘ}の前記一部を出力し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の前記少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記別の第１ローカルメモリに保持された前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新した後の前記第１変数群{ｘ}の前記別の一部を出力し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の前記少なくとも一部、及び、前記別の第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、請求項１または２に記載の回路情報。
  4. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１モジュールと、第２モジュールと、を備え、
    前記第１モジュールは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１モジュールは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２モジュールは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２モジュールは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１モジュールは、前記第２モジュールから、前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部を取得し、
    前記第２モジュールは、前記第１モジュールから、前記第１変数群｛ｘ｝の前記一部の少なくとも一部を取得し、
    前記第１演算モジュールは、前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第２モジュールから取得した前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１モジュールから取得した前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  5. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１モジュールと、第２モジュールと、を備え、
    前記第１モジュールは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１モジュールは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２モジュールは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２モジュールは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１モジュールは、前記第２モジュールから、前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部を取得し、
    前記第２モジュールは、前記第１モジュールから、前記第１変数群｛ｘ｝の前記一部の少なくとも一部を取得し、
    前記第１演算モジュールは、前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第２モジュールから取得した前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１モジュールから取得した前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  6. 前記第１モジュールは、前記第１変数群{ｘ}の前記一部を保持する第１メモリを含み、
    前記第１メモリは、第１ローカルメモリと、第１グローバルメモリと、を含み、
    前記別の第１メモリは、別の第１ローカルメモリと、別の第１グローバルメモリと、を含み、
    前記第１ローカルメモリは、前記第１変数群｛ｘ｝の前記一部を保持し、
    前記第１グローバルメモリは、前記第１変数群｛ｘ｝の前記別の一部の前記少なくとも一部を保持し、
    前記別の第１ローカルメモリは、前記第１変数群｛ｘ｝の前記別の一部を保持し、
    前記別の第１グローバルメモリは、前記第１変数群｛ｘ｝の前記一部の前記少なくとも一部を保持し、
    前記第１演算モジュールは、前記第１ローカルメモリに保持された前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新した後の前記第１変数群{ｘ}の前記一部を出力し、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の前記少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記別の第１ローカルメモリに保持された前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新した後の前記第１変数群{ｘ}の前記別の一部を出力し、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の前記少なくとも一部、及び、前記別の第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、請求項４または５に記載の回路情報。
  7. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１モジュールと、第２モジュールと、第１グローバルメモリと、を備え、
    前記第１モジュールは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１モジュールは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２モジュールは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２モジュールは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１演算モジュールは、前記第１モジュールに保持された前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、更新した後の前記第１変数群{ｘ}の前記一部を、前記第１モジュール及び前記第１グローバルメモリに保持させ、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第２モジュールに保持された前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、更新した後の前記第１変数群{ｘ}の前記別の一部を、前記第２モジュール及び前記第１グローバルメモリに保持させ、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  8. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１モジュールと、第２モジュールと、第１グローバルメモリと、を備え、
    前記第１モジュールは、
    第１演算モジュールと、
    第２演算モジュールと、
    を含み、
    前記第１モジュールは、第１変数群{ｘ}の一部、第２変数群{ｙ}の一部、及び、第１パラメータ群｛Ｊ｝の一部を保持し、
    前記第２モジュールは、
    別の第１演算モジュールと、
    別の第２演算モジュールと、
    を含み、
    前記第２モジュールは、前記第１変数群{ｘ}の別の一部、前記第２変数群{ｙ}の別の一部、及び、前記第１パラメータ群｛Ｊ｝の別の一部を保持し、
    前記第１演算モジュールは、前記第１モジュールに保持された前記第１変数群{ｘ}の前記一部を前記第２変数群{ｙ}の前記一部に基づいて更新し、更新した後の前記第１変数群{ｘ}の前記一部を、前記第１モジュール及び前記第１グローバルメモリに保持させ、
    前記第２演算モジュールは、前記第２変数群{ｙ}の前記一部を前記第１パラメータ群｛Ｊ｝の前記一部の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記別の一部の少なくとも一部に基づいて更新し、
    前記別の第１演算モジュールは、前記第２モジュールに保持された前記第１変数群{ｘ}の前記別の一部を前記第２変数群{ｙ}の前記別の一部に基づいて更新し、更新した後の前記第１変数群{ｘ}の前記別の一部を、前記第２モジュール及び前記第１グローバルメモリに保持させ、
    前記別の第２演算モジュールは、前記第２変数群{ｙ}の前記別の一部を前記第１パラメータ群｛Ｊ｝の前記別の一部の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて更新する、回路情報。
  9. 前記第１グローバルメモリは、第１メモリ部分と、第２メモリ部分と、を含み、
    前記第１メモリ部分が読み出し動作を実施している時に、前記第２メモリ部分が書き込み動作を実施し、
    前記第２メモリ部分が読み出し動作を実施している時に、前記第１メモリ部分が書き込み動作を実施する、請求項３、６～８のいずれか１つに記載の回路情報。
  10. 前記第１変数群{ｘ}の前記一部は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、
    前記第２変数群{ｙ}の前記一部は、前記Ｎ個の前記ｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、
    前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、
    前記第１変数群{ｘ}の前記別の一部は、前記Ｎ個のｊ番目（ｊは１以上前記Ｎ以下の整数であり、ｉとは異なる）の第１変数ｘｊを含み、
    前記第２変数群{ｙ}の前記別の一部は、前記Ｎ個の前記ｊ番目の第２変数ｙｊを含む、請求項１～９のいずれか１つに記載の回路情報。
  11. 前記第１パラメータ群｛Ｊ｝の前記一部の前記少なくとも一部及び前記第１変数群｛ｘ｝の前記一部の少なくとも一部に基づいて行う更新に含まれる乗算の内複数を、並列に実施する、請求項１～１０のいずれか１つに記載の回路情報。
  12. 前記第１変数群{ｘ}の前記一部は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、
    前記第２変数群{ｙ}の前記一部は、前記Ｎ個の前記ｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、
    前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、
    前記第１演算モジュールの一部は、前記ｉ番目の前記第２変数ｙｉの更新を実施し、
    前記第１演算モジュールの別の一部は、ｊ番目（ｊは前記ｉとは異なり、１以上前記Ｎ以下の整数）の前記第２変数ｙｊの更新を実施する、請求項１～９、１１のいずれか１つに記載の回路情報。
  13. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１ローカルメモリと、
    第１グローバルメモリと、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    前記第１ローカルメモリ及び前記第１グローバルメモリは、第１変数群{ｘ}を保持し、
    前記第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、前記第１ローカルメモリに保持された前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新し、更新した後の前記ｉ番目の前記第１変数ｘｉを、前記第１ローカルメモリ及び前記第１グローバルメモリに保持し、
    前記第２演算モジュールは、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新する、回路情報。
  14. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１ローカルメモリと、
    第１グローバルメモリと、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    前記第１ローカルメモリ及び前記第１グローバルメモリは、第１変数群{ｘ}を保持し、
    前記第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、前記第１ローカルメモリに保持された前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新し、更新した後の前記ｉ番目の前記第１変数ｘｉを、前記第１ローカルメモリ及び前記第１グローバルメモリに保持し、
    前記第２演算モジュールは、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部、及び、前記第１グローバルメモリに保持された前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新する、回路情報。
  15. 前記第１グローバルメモリは、第１メモリ部分と、第２メモリ部分と、を含み、
    前記第１メモリ部分が読み出し動作を実施している時に、前記第２メモリ部分が書き込み動作を実施し、
    前記第２メモリ部分が読み出し動作を実施している時に、前記第１メモリ部分が書き込み動作を実施する、請求項１３または１４に記載の回路情報。
  16. 前記第１パラメータ群｛Ｊ｝の前記少なくとも一部及び前記第１変数群｛ｘ｝の一部の少なくとも一部に基づいて行う更新に含まれる乗算の内複数を、並列に実施する、請求項１３～１５のいずれか１つに記載の回路情報。
  17. 前記第１演算モジュールの一部は、前記Ｎ個のｒ番目（ｒは１以上前記Ｎ以下の整数）の前記第２変数ｙｉの更新を実施し、
    前記第１演算モジュールの別の一部は、ｓ番目（ｓは前記ｒとは異なり、１以上前記Ｎ以下の整数）の前記第２変数ｙｊの更新を実施する、請求項１３～１６いずれか１つに記載の回路情報。
  18. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、第１メモリに保持され、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新し、
    前記第２演算モジュールは、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新する、回路情報。
  19. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、第１メモリに保持され、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新し、
    前記第２演算モジュールは、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新する、回路情報。
  20. ハードウェア記述言語により記載された、回路の構成を表す回路情報であって、
    前記回路を計算装置として機能させ、
    前記計算装置は、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、第１メモリに保持され、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、第１変数更新及び第１サブ更新を実施し、
    前記第２演算モジュールは、第２サブ更新を実施し、
    前記第１変数更新は、前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新することを含み、
    前記第１サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記ｉ番目の前記第１変数ｘｉに基づいて更新することを含み、
    前記第２サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新することを含む、回路情報。
  21. 再構成可能な半導体装置を動作させるために、前記再構成可能な半導体装置に書き込まれる回路情報であって、
    前記再構成可能な半導体装置を計算装置として機能させ、
    前記計算装置は、
    第１演算モジュールと、
    第２演算モジュールと、
    を備え、
    第１変数群{ｘ}は、Ｎ個（前記Ｎは２以上の整数）のｉ番目（ｉは１以上前記Ｎ以下の整数）の第１変数ｘｉを含み、第１メモリに保持され、
    第２変数群{ｙ}は、前記Ｎ個のｉ番目（ｉは１以上前記Ｎ以下の整数）の第２変数ｙｉを含み、第２メモリに保持され、
    第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ個の第１パラメータＪｌ，ｍ（前記ｌは１以上前記Ｎ以下の整数であり、前記ｍは１以上前記Ｎ以下の整数）を含み、第３メモリに保持され、
    前記第１演算モジュールは、第１変数更新及び第１サブ更新を実施し、
    前記第２演算モジュールは、第２サブ更新を実施し、
    前記第１変数更新は、前記ｉ番目の前記第１変数ｘｉを前記ｉ番目の前記第２変数ｙｉに基づいて更新することを含み、
    前記第１サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記ｉ番目の前記第１変数ｘｉに基づいて更新することを含み、
    前記第２サブ更新は、前記ｉ番目の前記第２変数ｙｉを前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて更新することを含む、回路情報。
  22. 前記第１メモリの出力は、前記第１演算モジュールに入力され、
    前記第１メモリの前記出力は、前記第２演算モジュールに入力され、
    前記第２メモリの出力は、前記第２演算モジュールに入力され、
    前記第３メモリの出力は、前記第２演算モジュールに入力され、
    前記第２演算モジュールの出力は、前記第１演算モジュールに入力される、請求項１８～２１のいずれか１つに記載の回路情報。
  23. 前記第１パラメータ群｛Ｊ｝の少なくとも一部及び前記第１変数群｛ｘ｝の少なくとも一部に基づいて行う更新に含まれる乗算の内複数を、並列に実施する、請求項１８～２２のいずれか１つに記載の回路情報。
  24. 前記第１演算モジュールの一部は、前記ｉ番目の前記第２変数ｙｉの更新を実施し、
    前記第１演算モジュールの別の一部は、ｊ番目（ｊは前記ｉとは異なり、１以上前記Ｎ以下の整数）の前記第２変数ｙｊの更新を実施する、請求項２３に記載の回路情報。
  25. 前記第１演算モジュールの一部は、前記ｉ番目の前記第２変数ｙｉの更新を実施し、
    前記第１演算モジュールの別の一部は、ｊ番目（ｊは前記ｉとは異なり、１以上前記Ｎ以下の整数）の前記第２変数ｙｊの更新を実施する、請求項１８～２２のいずれか１つに記載の回路情報。
  26. 複数の第１配線、及び、複数の第２配線をさらに備え、
    前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ（Ｎは２以上の整数）の行列を含み、
    前記第２演算モジュールは、Ｐｒ個（Ｐｒは２以上前記Ｎ以下の整数であり、前記Ｎの約数）の積和モジュールを含み、前記Ｐｒ個の積和モジュールの１つは、Ｐｃ個（Ｐｃは２以上Ｎ以下の整数であり、前記Ｎの約数）の乗算器を含み、前記Ｐｒは、前記行列の行の並列度に対応し、前記Ｐｃは、前記行列の列の並列度に対応し、
    前記第１メモリは、前記第１メモリが前記Ｐｃ個に分割された前記Ｐｃ個の第１メモリブロックを含み、
    前記第３メモリは、前記第３メモリが前記Ｐｃ個に分割された前記Ｐｃ個の第３メモリブロックを含み、
    前記複数の第１配線の１つは、前記Ｐｃ個の前記第１メモリブロックの１つと、前記Ｐｒ個の前記積和モジュールの全てと、を接続し、
    前記複数の第１配線の別の１つは、前記Ｐｃ個の前記第１メモリブロックの別の１つと、前記Ｐｒ個の前記積和モジュールの別の全てと、を接続し、
    前記複数の第２配線の１つは、前記Ｐｃ個の前記第３メモリブロックの１つと、前記Ｐｒ個の前記積和モジュールの１つと、を接続し、
    前記複数の第２配線の別の１つは、前記Ｐｃ個の前記第３メモリブロックの前記１つと、前記Ｐｒ個の前記積和モジュールの別の１つと、を接続する、請求項１８～２５のいずれか１つに記載の回路情報。
  27. 前記Ｐｒ個の前記積和モジュールの少なくとも１つは、復号器を含む乗算器、及び、データ型変換器を含む乗算器の少なくともいずれかを含む、請求項２６に記載の回路情報。
  28. 前記第２演算モジュールにおける前記更新の一部は、前記第２演算モジュールにおける前記更新の別の一部と、同時並列に実施される、請求項１８～２１のいずれか１つに記載の回路情報。
  29. 前記第１メモリの出力は、前記第１演算モジュールに入力され、
    前記第１メモリの前記出力は、前記第２演算モジュールに入力され、
    前記第２メモリの出力は、前記第２演算モジュールに入力され、
    前記第３メモリの出力は、前記第２演算モジュールに入力され、
    前記第２演算モジュールの出力は、前記第１演算モジュールに入力される、請求項２８に記載の回路情報。
  30. 前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ（Ｎは２以上の整数）の行列を含み、
    前記第２演算モジュールは、Ｐｒ個（Ｐｒは２以上前記Ｎ以下の整数であり、前記Ｎの約数）の積和モジュールを含み、
    前記Ｐｒ個の積和モジュールは、並列動作する、請求項１８または１９に記載の回路情報。
  31. 前記第１パラメータ群｛Ｊ｝は、Ｎ×Ｎ（Ｎは２以上の整数）の行列を含み、
    前記第２演算モジュールは、前記行列の列の並列度に対応するＰｃ個（Ｐｃは２以上Ｎ以下の整数であり、前記Ｎの約数）の乗算器を含む、請求項１８または１９に記載の回路情報。
  32. 前記第２演算モジュールにおける前記更新の一部は、前記第２演算モジュールにおける前記更新の別の一部と、並列に実行可能である、請求項１８または１９に記載の回路情報。
JP2024016738A 2020-12-11 2024-02-07 計算装置 Pending JP2024036567A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024016738A JP2024036567A (ja) 2020-12-11 2024-02-07 計算装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2020205993A JP7072041B2 (ja) 2020-12-11 2020-12-11 計算装置
JP2022073018A JP7254993B2 (ja) 2020-12-11 2022-04-27 計算装置
JP2023034946A JP7436724B2 (ja) 2020-12-11 2023-03-07 計算装置
JP2024016738A JP2024036567A (ja) 2020-12-11 2024-02-07 計算装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2023034946A Division JP7436724B2 (ja) 2020-12-11 2023-03-07 計算装置

Publications (2)

Publication Number Publication Date
JP2024036567A JP2024036567A (ja) 2024-03-15
JP2024036567A5 true JP2024036567A5 (ja) 2024-03-25

Family

ID=87654730

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2022073018A Active JP7254993B2 (ja) 2020-12-11 2022-04-27 計算装置
JP2023034946A Active JP7436724B2 (ja) 2020-12-11 2023-03-07 計算装置
JP2024016738A Pending JP2024036567A (ja) 2020-12-11 2024-02-07 計算装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2022073018A Active JP7254993B2 (ja) 2020-12-11 2022-04-27 計算装置
JP2023034946A Active JP7436724B2 (ja) 2020-12-11 2023-03-07 計算装置

Country Status (1)

Country Link
JP (3) JP7254993B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1700231B1 (en) * 2003-12-29 2012-10-17 Xilinx, Inc. Integrated circuit with cascading dsp slices
WO2005073959A1 (en) * 2004-01-28 2005-08-11 Koninklijke Philips Electronics N.V. Audio signal decoding using complex-valued data
JP4939424B2 (ja) * 2004-11-02 2012-05-23 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 複素値のフィルタ・バンクを用いたオーディオ信号の符号化及び復号化
WO2016194221A1 (ja) 2015-06-05 2016-12-08 株式会社日立製作所 計算機
JP6623947B2 (ja) 2016-06-17 2019-12-25 富士通株式会社 情報処理装置、イジング装置及び情報処理装置の制御方法

Similar Documents

Publication Publication Date Title
JP6820875B2 (ja) 計算装置
US9201828B2 (en) Memory interconnect network architecture for vector processor
CN109284824B (zh) 一种基于可重构技术的用于加速卷积和池化运算的装置
US11017290B2 (en) Signal processing module, especially for a neural network and a neuronal circuit
US20120278590A1 (en) Reconfigurable processing system and method
Bu et al. A design methodology for fixed-size systolic arrays
US7352205B2 (en) Reconfigurable switching device parallel calculation of any particular algorithms
WO2023065701A1 (zh) 内积处理部件、任意精度计算设备、方法及可读存储介质
US7653676B2 (en) Efficient mapping of FFT to a reconfigurable parallel and pipeline data flow machine
WO2006132639A1 (en) Circuit splitting in analysis of circuits at transistor level
JP2024036567A5 (ja) 回路情報
Kumhom et al. Design, optimization, and implementation of a universal FFT processor
CN107506332B (zh) Kalman滤波器快速实现方法
JP2022101472A (ja) 低レイテンシのモジュラ乗算のためのシステム及び方法
Jayaraman et al. Hypersort: High-performance Parallel Sorting on HBM-enabled FPGA
JP7072041B2 (ja) 計算装置
JP2861994B1 (ja) 回路合成方法、回路合成装置および記録媒体
JP7436724B2 (ja) 計算装置
RU2819403C1 (ru) Векторное вычислительное ядро
JPS6165336A (ja) 高速演算方式
Mozef et al. Parallel architecture dedicated to connected component analysis
CN111368986A (zh) 一种神经网络计算装置和方法
Ahn Extension of neuron machine neurocomputing architecture for spiking neural networks
WO2024174503A1 (zh) 一种数据处理方法、系统及相关设备
Sano et al. Hardware Algorithms