JP2024034660A - Semiconductor device, inverter circuit, driving device, vehicle, and elevator - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。 Embodiments of the present invention relate to a semiconductor device, an inverter circuit, a drive device, a vehicle, and an elevator.
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが3倍、破壊電界強度が約10倍、熱伝導率が約3倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を実現することができる。 Silicon carbide is expected to be a material for next-generation semiconductor devices. Silicon carbide has excellent physical properties compared to silicon, such as a band gap three times larger, a breakdown electric field strength about ten times greater, and a thermal conductivity about three times greater. By utilizing this characteristic, it is possible to realize, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) that has high breakdown voltage, low loss, and can operate at high temperatures.
炭化珪素を用いた縦型のMOSFETは、pn接合ダイオードを内蔵ダイオードとして有する。例えば、MOSFETは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、MOSFETのオフ時であっても、内蔵ダイオードを用いることで還流電流を流すことが可能となる。 A vertical MOSFET using silicon carbide has a pn junction diode as a built-in diode. For example, MOSFETs are used as switching elements connected to inductive loads. In this case, even when the MOSFET is off, the built-in diode allows a return current to flow.
しかし、ボディダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、MOSFETのオン抵抗が増大するという問題がある。MOSFETのオン抵抗の増大は、MOSFETの信頼性の低下を招く。例えば、MOSFETに内蔵ダイオードとしてユニポーラ動作するSchottky Barrier Diode(SBD)を設けることで、炭化珪素層中の積層欠陥の成長の抑制が可能となる。MOSFETに内蔵ダイオードとしてSBDを設けることでMOSFETの信頼性が向上する。 However, when a return current is caused to flow using a body diode, there is a problem that stacking faults grow in the silicon carbide layer due to the recombination energy of carriers, and the on-resistance of the MOSFET increases. An increase in the on-resistance of the MOSFET leads to a decrease in the reliability of the MOSFET. For example, by providing a Schottky Barrier Diode (SBD) that operates unipolarly as a built-in diode in a MOSFET, it is possible to suppress the growth of stacking faults in a silicon carbide layer. The reliability of the MOSFET is improved by providing the SBD as a built-in diode in the MOSFET.
MOSFETに瞬間的に定常状態を超えて大きなサージ電流が流れる場合がある。大きなサージ電流が流れると、大きなサージ電圧が印加されて発熱し、MOSFETが破壊する。MOSFETに許容されるサージ電流の最大許容ピーク電流値(IFSM)はサージ電流耐量と称される。SBDを設けたMOSFETにおいて、サージ電流耐量を向上させることが望まれる。 A large surge current exceeding the steady state may momentarily flow through the MOSFET. When a large surge current flows, a large surge voltage is applied, heat is generated, and the MOSFET is destroyed. The maximum allowable peak current value ( IFSM ) of the surge current allowed by the MOSFET is called the surge current withstand capacity. It is desired to improve surge current withstand capability in a MOSFET provided with an SBD.
本発明が解決しようとする課題は、サージ電流耐量が向上する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device with improved surge current resistance.
実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、を含む半導体チップであって、前記複数のトランジスタ領域は、第1の面と前記第1の面に対向する第2の面とを有し、前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、前記第2の面と接する第2の電極と、前記第2の炭化珪素領域と対向するゲート電極と、前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、前記少なくとも一つのダイオード領域は、前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む前記炭化珪素層と、前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、前記第2の電極と、を含み、前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、前記第1のトランジスタ領域は、前記炭化珪素層の前記第1の面の側に設けられ前記第1の電極と離隔した第3の電極を有する、半導体チップと、一端が前記第1の電極に接し、前記第1の電極に電圧を印加する第1の導電体と、一端が前記第3の電極に接し、前記第3の電極に電圧を印加する第2の導電体と、を備える。 A semiconductor device according to an embodiment is a semiconductor chip including a plurality of transistor regions and at least one diode region, wherein the plurality of transistor regions include a first surface and a second surface opposite to the first surface. an n-type first silicon carbide region having a plurality of first portions in contact with the first surface; and between the first silicon carbide region and the first surface; A silicon carbide layer including a p-type second silicon carbide region provided and an n-type third silicon carbide region provided between the second silicon carbide region and the first surface. a first electrode in contact with the plurality of first portions, the second silicon carbide region, and the third silicon carbide region; a second electrode in contact with the second surface; a gate electrode facing the silicon carbide region, and a gate insulating layer provided between the gate electrode and the second silicon carbide region, the at least one diode region facing the first surface. the first n-type silicon carbide region having a plurality of second portions in contact with the first silicon carbide region; and the fourth p-type silicon carbide region provided between the first silicon carbide region and the first surface. the silicon carbide layer including a region, the first electrode in contact with the plurality of second portions and the fourth silicon carbide region, and the second electrode, the first surface The occupied area per unit area of the fourth silicon carbide region projected onto the first surface is larger than the occupied area per unit area of the second silicon carbide region projected onto the first surface, and A first diode region that is one of the diode regions is provided in a first direction with respect to a first transistor region that is one of the plurality of transistor regions and the first transistor region. a second transistor region that is one of the plurality of transistor regions, and the first transistor region is provided on the first surface side of the silicon carbide layer and is connected to the first electrode. a first conductor having one end in contact with the first electrode and applying a voltage to the first electrode; a first conductor having one end in contact with the third electrode; , a second conductor that applies a voltage to the third electrode.
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。 Embodiments of the present invention will be described below with reference to the drawings. In the following description, the same or similar members will be denoted by the same reference numerals, and the description of the members that have already been explained may be omitted as appropriate.
また、以下の説明において、n+、n、n-及び、p+、p、p-の表記を用いる場合、上記表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、n+はnよりもn型不純物濃度が相対的に高く、n-はnよりもn型不純物濃度が相対的に低いことを示す。また、p+はpよりもp型不純物濃度が相対的に高く、p-はpよりもp型不純物濃度が相対的に低いことを示す。なお、n+型、n-型を単にn型、p+型、p-型を単にp型と記載する場合もある。 Furthermore, in the following description, when the notations n + , n, n - and p + , p, p - are used, the above notations represent relative levels of impurity concentration in each conductivity type. That is, n + indicates that the n-type impurity concentration is relatively higher than n, and n - indicates that the n-type impurity concentration is relatively lower than n. Further, p + indicates that the p-type impurity concentration is relatively higher than p, and p - indicates that the p-type impurity concentration is relatively lower than p. Note that n + type and n − type may be simply referred to as n type, and p + type and p − type may simply be referred to as p type.
不純物濃度は、例えば、Secondary Ion Mass Spectrometry(SIMS)により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Scanning Capacitance Microscopy(SCM)で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、SIMSで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、SCM像とAtomic Force Microscope(AFM)像との合成画像から求めることが可能である。 The impurity concentration can be measured by, for example, secondary ion mass spectrometry (SIMS). Further, the relative level of impurity concentration can also be determined from the level of carrier concentration determined by scanning capacitance microscopy (SCM), for example. Furthermore, distances such as the depth and thickness of the impurity region can be determined by, for example, SIMS. Also. The depth, thickness, width, spacing, and other distances of impurity regions can be determined, for example, from a composite image of an SCM image and an atomic force microscope (AFM) image.
本明細書中、半導体領域の不純物濃度とは、別段の記載がない限り、当該半導体領域の最大不純物濃度を意味するものとする。 In this specification, the impurity concentration of a semiconductor region means the maximum impurity concentration of the semiconductor region, unless otherwise specified.
(第1の実施形態)
第1の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、を含む半導体チップであって、複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有し、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含み、第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きく、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、第1のトランジスタ領域は、炭化珪素層の第1の面の側に設けられ第1の電極と離隔した第3の電極を有する、半導体チップと、一端が第1の電極に接し、第1の電極に電圧を印加する第1の導電体と、一端が第3の電極に接し、第3の電極に電圧を印加する第2の導電体と、を備える。
(First embodiment)
The semiconductor device of the first embodiment is a semiconductor chip including a plurality of transistor regions and at least one diode region, wherein the plurality of transistor regions include a first surface and a first surface facing the first surface. an n-type first silicon carbide region having a second surface and a plurality of first portions in contact with the first surface; and an n-type first silicon carbide region provided between the first silicon carbide region and the first surface. a silicon carbide layer including a p-type second silicon carbide region and an n-type third silicon carbide region provided between the second silicon carbide region and the first surface; a first electrode in contact with the first portion, a second silicon carbide region, and a third silicon carbide region; a second electrode in contact with the second surface; and a gate electrode facing the second silicon carbide region. and a gate insulating layer provided between the gate electrode and the second silicon carbide region, the at least one diode region having a plurality of second portions in contact with the first surface. a silicon carbide layer including a first silicon carbide region and a p-type fourth silicon carbide region provided between the first silicon carbide region and the first surface; and a plurality of second portions. and a first electrode in contact with the fourth silicon carbide region, and a second electrode, and the occupied area per unit area of the fourth silicon carbide region projected onto the first surface is equal to that of the first The first diode region, which is one of the at least one diode regions, is larger than the area occupied per unit area of the second silicon carbide region projected onto the plane, and the first diode region is one of the plurality of transistor regions. and a second transistor region that is one of the plurality of transistor regions provided in the first direction with respect to the first transistor region, and the first transistor region is a semiconductor chip having a third electrode provided on the first surface side of the silicon layer and spaced apart from the first electrode; and a first semiconductor chip having one end in contact with the first electrode and applying a voltage to the first electrode. and a second conductor whose one end is in contact with the third electrode and applies a voltage to the third electrode.
第1の実施形態の半導体装置は、ディスクリートデバイス1000である。ディスクリートデバイス1000は、ディスクリートデバイス1000は、1個のMOSFET100が封止樹脂で実装される。MOSFET100は、半導体チップの一例である。
The semiconductor device of the first embodiment is a
ディスクリートデバイス1000に含まれるMOSFET100は、炭化珪素を用いたプレーナゲート型の縦型MOSFETである。MOSFET100は、例えば、ボディ領域とソース領域をイオン注入で形成する、Double Implantation MOSFET(DIMOSFET)である。また、MOSFET100は、内蔵ダイオードとしてSBD(Shottky Barrier Diode)を備えるMOSFETである。MOSFET100は、は、電子をキャリアとする縦型のnチャネル型のMOSFETである。
図1(a)、図1(b)は、第1の実施形態の半導体装置の模式図である。図1(a)は、ディスクリートデバイス1000の上面図である。図1(b)は、図1(a)のKK’断面図である。
FIGS. 1A and 1B are schematic diagrams of the semiconductor device of the first embodiment. FIG. 1(a) is a top view of the
ディスクリートデバイス1000は、MOSFET100、第1のボンディングワイヤ110a(第1の導電体)、第2のボンディングワイヤ110b、第3のボンディングワイヤ110c、第4のボンディングワイヤ110d(第2の導電体)、金属ベッド120(第1の金属層)、第1の金属リード130a(第2の金属層)、第2の金属リード130b、第3の金属リード130c、第4の金属リード130d(第3の金属層)、及び封止樹脂145を備える。
The
MOSFET100は、炭化珪素層10、ソース電極12(第1の電極)、ドレイン電極14(第2の電極)、ゲート電極パッド22、ゲート配線24、及びセンス電極パッド25(第3の電極)を備える。
MOSFET100は、金属ベッド120の上に載置される。MOSFET100は、金属ベッド120に接続される。
金属ベッド120は、MOSFET100のドレイン電極14に対向する。金属ベッド120は、第1の金属層の一例である。金属ベッド120は、ドレイン電極14に接する。金属ベッド120は、ドレイン電極14に電気的に接続される。
金属ベッド120は、金属である。金属ベッド120は、例えば、銅系合金又は鉄ニッケル合金である。
第1の金属リード130aは、第1の方向に延びる。第1の金属リード130aは、第2の金属層の一例である。
The
第1の金属リード130aは、電極端子である。第1の金属リード130aは、ディスクリートデバイス1000の外部から半導体チップ100に電圧を印加する機能を有する。
The
第1の金属リード130aは、金属である。第1の金属リード130aは、例えば、銅系合金又は鉄ニッケル合金である。
The
第2の金属リード130bは、第1の方向に延びる。第2の金属リード130bは、電極端子である。第2の金属リード130bは、ディスクリートデバイス1000の外部から半導体チップ100に電圧を印加する機能を有する。
The
第2の金属リード130bは、金属である。第2の金属リード130bは、例えば、銅系合金又は鉄ニッケル合金である。
The
第3の金属リード130cは、第1の方向に延びる。第3の金属リード130cは、電極端子である。第3の金属リード130cは、ディスクリートデバイス1000の外部から半導体チップ100に電圧を印加する機能を有する。第3の金属リード130cは、金属ベッド120に接続される。
第3の金属リード130cは、金属である。第3の金属リード130cは、例えば、銅系合金又は鉄ニッケル合金である。
The
第4の金属リード130dは、第1の方向に延びる。第4の金属リード130dは、第3の金属層の一例である。
The
第4の金属リード130dは、電極端子である。第4の金属リード130dは、ディスクリートデバイス1000の外部から半導体チップ100に電圧を印加する機能を有する。
The
第4の金属リード130dは、金属である。第4の金属リード130dは、例えば、銅系合金又は鉄ニッケル合金である。
The
第1のボンディングワイヤ110aは、一端がソース電極12に接続され、他端が第1の金属リード130aに接続される。第1のボンディングワイヤ110aは、第1の導電体の一例である。
The
第1のボンディングワイヤ110aは、ソース電極12と第1の金属リード130aを電気的に接続する。第1のボンディングワイヤ110aは、第1の金属リード130aに印加された電圧を、ソース電極12に印加する機能を有する。
The
第1のボンディングワイヤ110aは、金属である。第1のボンディングワイヤ110aは、例えば、アルミニウム、銅、又は金である。
The
第2のボンディングワイヤ110bは、一端がソース電極12に接続され、他端が第1の金属リード130aに接続される。第2のボンディングワイヤ110bは、ソース電極12と第1の金属リード130aを電気的に接続する。第2のボンディングワイヤ110bは、第1の金属リード130aに印加された電圧を、ソース電極12に印加する機能を有する。
The
第2のボンディングワイヤ110bは、金属である。第2のボンディングワイヤ110bは、例えば、アルミニウム、銅、又は金である。
The
第3のボンディングワイヤ110cは、一端がゲート電極パッド22に接続され、他端が第2の金属リード130bに接続される。第3のボンディングワイヤ110cは、ゲート電極パッド22と第2の金属リード130bを電気的に接続する。第3のボンディングワイヤ110cは、第2の金属リード130bに印加された電圧を、ゲート電極パッド22に印加する機能を有する。
One end of the
第3のボンディングワイヤ110cは、金属である。第3のボンディングワイヤ110cは、例えば、アルミニウム、銅、又は金である。
The
第4のボンディングワイヤ110dは、一端がセンス電極パッド25に接続され、他端が第4の金属リード130dに接続される。第4のボンディングワイヤ110dは、第2の導電体の一例である。
The
第4のボンディングワイヤ110dは、センス電極パッド25と第4の金属リード130dを電気的に接続する。第4のボンディングワイヤ110dは、第4の金属リード130dに印加された電圧を、センス電極パッド25に印加する機能を有する。
The
第4のボンディングワイヤ110dは、金属である。第4のボンディングワイヤ110dは、例えば、アルミニウム、銅、又は金である。
The
封止樹脂145は、MOSFET100、第1のボンディングワイヤ110a、第2のボンディングワイヤ110b、第3のボンディングワイヤ110c、第4のボンディングワイヤ110d、及びベッド120を覆う。封止樹脂145は、MOSFET100、第1のボンディングワイヤ110a、第2のボンディングワイヤ110b、第3のボンディングワイヤ110c、第4のボンディングワイヤ110d、及び金属ベッド120を保護する機能を有する。封止樹脂145は、例えば、エポキシ樹脂である。
The sealing
第1の金属リード130aには、MOSFET100の外部から、例えば、ソース電圧が印加される。第1の金属リード130aは、例えば、ソース端子として機能する。
For example, a source voltage is applied to the
第2の金属リード130bには、MOSFET100の外部から、例えば、ゲート電圧が印加される。第2の金属リード130bは、例えば、ゲート端子として機能する。
For example, a gate voltage is applied to the
第3の金属リード130cには、MOSFET100の外部から、例えば、ドレイン電圧が印加される。第3の金属リード130cは、例えば、ドレイン端子として機能する。
For example, a drain voltage is applied to the
第4の金属リード130dには、MOSFET100の外部から、例えば、ソース電圧が印加される。また、第4の金属リード130dには、例えば、電流計が接続される。第4の金属リード130dは、例えば、電流センス端子として機能する。
For example, a source voltage is applied to the
図2(a)、図2(b)は、第1の実施形態の半導体装置の模式上面図である。図2(a)は、MOSFET100の備える各領域の配置図である。図2(b)は、MOSFET100の上面における電極及び配線のパターンを示す図である。
FIGS. 2A and 2B are schematic top views of the semiconductor device of the first embodiment. FIG. 2(a) is a layout diagram of each region included in the
図3は、第1の実施形態の半導体装置の模式断面図である。図3は、図2(a)のAA’断面図である。 FIG. 3 is a schematic cross-sectional view of the semiconductor device of the first embodiment. FIG. 3 is a cross-sectional view taken along line AA' in FIG. 2(a).
図4は、第1の実施形態の半導体装置の模式断面図である。図4は、図2(a)のBB’断面図である。 FIG. 4 is a schematic cross-sectional view of the semiconductor device of the first embodiment. FIG. 4 is a sectional view BB' of FIG. 2(a).
図5(a)、図5(b)は、第1の実施形態の半導体装置の模式断面図である。図5(a)は、図2(a)のCC’断面図である。図5(b)は、図2(a)のDD’断面図である。 FIGS. 5A and 5B are schematic cross-sectional views of the semiconductor device of the first embodiment. FIG. 5(a) is a CC' cross-sectional view of FIG. 2(a). FIG. 5(b) is a DD' cross-sectional view of FIG. 2(a).
図2(a)に示すように、MOSFET100は、トランジスタ領域101a(第1のトランジスタ領域)、トランジスタ領域101b(第2のトランジスタ領域)、トランジスタ領域101c、トランジスタ領域101d、ダイオード領域102a(第1のダイオード領域)、ダイオード領域102b、及び周辺領域103を備える。トランジスタ領域101aは、第1のトランジスタ領域の一例である。トランジスタ領域101bは、第2のトランジスタ領域の一例である。ダイオード領域102aは、第1のダイオード領域の一例である。
As shown in FIG. 2A, the
以下、トランジスタ領域101a、トランジスタ領域101b、トランジスタ領域101c、及びトランジスタ領域101dを個別に又は総称して、単にトランジスタ領域101と記載する場合がある。また、ダイオード領域102a及びダイオード領域102bを個別に又は総称して、単にダイオード領域102と記載する場合がある。
Hereinafter, the
トランジスタ領域101には、MOSFET及びSBDが設けられる。ダイオード領域102には、SBDが設けられる。ダイオード領域102には、MOSFETは設けられない。
A MOSFET and an SBD are provided in the
周辺領域103は、トランジスタ領域101及びダイオード領域102を囲む。周辺領域103には、ゲート電極パッド22及ぶゲート配線24が設けられる。
周辺領域103には、例えば、MOSFET100の耐圧を向上させる終端構造が設けられる。MOSFET100の耐圧を向上させる終端構造は、例えば、リサーフやガードリングである。
For example, a termination structure that improves the breakdown voltage of the
ダイオード領域102は、2つのトランジスタ領域101の間に設けられる。例えば、ダイオード領域102aは、トランジスタ領域101aとトランジスタ領域101bとの間に設けられる。トランジスタ領域101bは、トランジスタ領域101aに対し、第1の面P1に平行な第1の方向に設けられる。
Diode region 102 is provided between two
例えば、ダイオード領域102bは、トランジスタ領域101cとトランジスタ領域101dとの間に設けられる。トランジスタ領域101dは、トランジスタ領域101cに対し、第1の方向に設けられる。
For example, the
ダイオード領域102の第1の方向の幅は、例えば、30μm以上である。例えば、ダイオード領域102aの第1の方向の幅は、30μm以上である。
The width of the diode region 102 in the first direction is, for example, 30 μm or more. For example, the width of the
MOSFET100は、炭化珪素層10、ソース電極12(第1の電極)、ドレイン電極14(第2の電極)、ゲート絶縁層16、ゲート電極18、層間絶縁層20、ゲート電極パッド22、ゲート配線24、及びセンス電極パッド25を備える。
炭化珪素層10の中には、n+型のドレイン領域26、n-型のドリフト領域28(第1の炭化珪素領域)、p型のボディ領域30(第2の炭化珪素領域)、p型のp領域32(第4の炭化珪素領域)、n+型のソース領域34(第3の炭化珪素領域)、n型の第1の底部領域36、及びn型の第2の底部領域38が含まれる。
ドリフト領域28は、複数の第1の部分28a及び複数の第2の部分28bを含む。ボディ領域30は、低濃度部分30a及び高濃度部分30bを含む。p領域32は、低濃度部分32a及び高濃度部分32bを含む。
炭化珪素層10は、ソース電極12とドレイン電極14との間に設けられる。炭化珪素層10は、ゲート電極18とドレイン電極14との間に設けられる。炭化珪素層10は、単結晶のSiCである。炭化珪素層10は、例えば、4H-SiCである。
炭化珪素層10は、第1の面(図3中“P1”)と第2の面(図3中“P2”)とを備える。第1の面P1と第2の面P2とは対向する。以下、第1の面を表面、第2の面を裏面と称する場合がある。なお、以下、「深さ」とは、第1の面を基準とする深さを意味する。
第1の面P1は、例えば、(0001)面に対し0度以上8度以下傾斜した面である。また、第2の面P2は、例えば、(000-1)面に対し0度以上8度以下傾斜した面である。(0001)面はシリコン面と称される。(000-1)面はカーボン面と称される。 The first plane P1 is, for example, a plane inclined at 0 degrees or more and 8 degrees or less with respect to the (0001) plane. Further, the second plane P2 is, for example, a plane inclined at an angle of 0 degrees or more and 8 degrees or less with respect to the (000-1) plane. The (0001) plane is called a silicon plane. The (000-1) plane is called a carbon plane.
n+型のドレイン領域26は、炭化珪素層10の裏面側に設けられる。ドレイン領域26は、例えば、窒素(N)をn型不純物として含む。ドレイン領域26のn型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。
N +
n-型のドリフト領域28は、ドレイン領域26と第1の面P1との間に設けられる。ドリフト領域28は、ソース電極12とドレイン電極14との間に設けられる。ドリフト領域28は、ゲート電極18とドレイン電極14との間に設けられる。
The n −
ドリフト領域28は、ドレイン領域26上に設けられる。ドリフト領域28は、例えば、窒素(N)をn型不純物として含む。ドリフト領域28のn型不純物濃度は、ドレイン領域26のn型不純物濃度よりも低い。ドリフト領域28のn型不純物濃度は、例えば、4×1014cm-3以上1×1017cm-3以下である。ドリフト領域28の厚さは、例えば、5μm以上150μm以下である。
ドリフト領域28は、複数の第1の部分28a及び複数の第2の部分28bを含む。第1の部分28aは、第1の面P1に接する。第1の部分28aは、2つのボディ領域30に挟まれる。第1の部分28aは、SBDのn型半導体領域として機能する。第1の部分28aは、例えば、第2の方向に延びる。
第2の部分28bは、第1の面P1に接する。第2の部分28bは、2つのp領域32に挟まれる。第2の部分28bは、SBDのn型半導体領域として機能する。第2の部分28bは、例えば、第2の方向に延びる。
The
p型のボディ領域30は、ドリフト領域28と第1の面P1との間に設けられる。ボディ領域30の一部は、MOSFET100のチャネル領域として機能する。ボディ領域30は、pn接合ダイオードのp型半導体領域として機能する。
P-
ボディ領域30は、低濃度部分30a及び高濃度部分30bを含む。高濃度部分30bは、低濃度部分30aと第1の面P1との間に設けられる。高濃度部分30bのp型不純物濃度は、低濃度部分30aのp型不純物濃度よりも高い。
ボディ領域30は、例えば、アルミニウム(Al)をp型不純物として含む。低濃度部分30aのp型不純物濃度は、例えば、1×1016cm-3以上5×1017cm-3以下である。高濃度部分30bのp型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。
ボディ領域30の深さは、例えば、0.3μm以上1.0μm以下である。
The depth of the
ボディ領域30は、ソース電極12の電位に固定される。
p型のp領域32は、ドリフト領域28と第1の面P1との間に設けられる。p領域32は、pn接合ダイオードのp型半導体領域として機能する。
P-
p領域32は、低濃度部分32a及び高濃度部分32bを含む。高濃度部分32bは、低濃度部分32aと第1の面P1との間に設けられる。高濃度部分32bのp型不純物濃度は、低濃度部分32aのp型不純物濃度よりも高い。
p領域32は、例えば、アルミニウム(Al)をp型不純物として含む。低濃度部分32aのp型不純物濃度は、例えば、1×1016cm-3以上5×1017cm-3以下である。高濃度部分32bのp型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。
p領域32の低濃度部分32aのp型不純物濃度は、例えば、ボディ領域30の低濃度部分30aのp型不純物濃度と実質的に等しい。
For example, the p-type impurity concentration of
p領域32の高濃度部分32bのp型不純物濃度は、例えば、ボディ領域30の高濃度部分30bのp型不純物濃度と実質的に等しい。
For example, the p-type impurity concentration of
p領域32の第1の方向の幅は、例えば、ボディ領域30の第1の方向の幅よりも大きい。p領域32の深さは、例えば、0.3μm以上1.0μm以下である。
The width of
p領域32は、ソース電極12の電位に固定される。
n+型のソース領域34は、ボディ領域30と第1の面P1との間に設けられる。ソース領域34は、ボディ領域30の低濃度部分30aと第1の面P1との間に設けられる。n+型のソース領域34は、例えば、第2の方向に延びる。
The n +
ソース領域34は、例えば、リン(P)をn型不純物として含む。ソース領域34のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。
The
ソース領域34のn型不純物濃度は、例えば、1×1018cm-3以上1×1021cm-3以下である。ソース領域34の深さは、ボディ領域30の深さよりも浅い。ソース領域34の深さは、例えば、0.1μm以上0.3μm以下である。
The n-type impurity concentration of the
n型の第1の底部領域36は、ドリフト領域28とボディ領域30との間に設けられる。第1の底部領域36は、例えば、ドリフト領域28及びボディ領域30に接する。第1の底部領域36の第1の方向の幅は、例えば、ボディ領域30の第1の方向の幅と実質的に同一である。
An n-type
第1の底部領域36は、例えば、窒素(N)をn型不純物として含む。第1の底部領域36のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。
The first
第1の底部領域36のn型不純物濃度は、例えば、1×1016cm-3以上2×1017cm-3以下である。第1の底部領域36の厚さは、例えば、0.4μm以上1.5μm以下である。
The n-type impurity concentration of the first
n型の第2の底部領域38は、ドリフト領域28とp領域32との間に設けられる。第2の底部領域38は、例えば、ドリフト領域28及びp領域32に接する。第2の底部領域38の第1の方向の幅は、例えば、p領域32の第1の方向の幅と実質的に同一である。
A second
第2の底部領域38は、例えば、窒素(N)をn型不純物として含む。第2の底部領域38のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。第2の底部領域38のn型不純物濃度は、例えば、第1の底部領域36のn型不純物濃度と実質的に同一である。
The second
第2の底部領域38のn型不純物濃度は、例えば、1×1016cm-3以上2×1017cm-3以下である。第2の底部領域38の厚さは、例えば、0.4μm以上1.5μm以下である。
The n-type impurity concentration of the second
ゲート電極18は、炭化珪素層10の第1の面P1の側に設けられる。ゲート電極18は、第1の面P1に平行で第1の方向に直交する第2の方向に延びる。ゲート電極18は、第1の方向に複数本、互いに並行に配置される。ゲート電極18は、いわゆるストライプ形状を有する。
ゲート電極18は、導電層である。ゲート電極18は、例えば、p型不純物又はn型不純物を含む多結晶質シリコンである。
ゲート電極18は、例えば、ボディ領域30の第1の面P1に接する部分と対向する。ゲート電極18は、例えば、ドリフト領域28の第1の面P1に接する部分と対向する。
For example, the
ゲート絶縁層16は、ゲート電極18と、ボディ領域30との間に設けられる。ゲート絶縁層16は、ゲート電極18とドリフト領域28との間に設けられる。
ゲート絶縁層16は、例えば、酸化シリコンである。ゲート絶縁層16には、例えば、High-k絶縁材料(高誘電率絶縁材料)が適用可能である。
The
層間絶縁層20は、ゲート電極18上及び炭化珪素層10上に設けられる。層間絶縁層20は、ゲート電極18とソース電極12との間に設けられる。層間絶縁層20は、ゲート電極18とソース電極12とを電気的に分離する機能を有する。層間絶縁層20は、例えば、酸化シリコンである。
ソース電極12は、炭化珪素層10の第1の面P1の側に設けられる。ソース電極12は、第1の面P1に接する。
ソース電極12は、ドリフト領域28の第1の部分28a、ドリフト領域28の第2の部分28b、ボディ領域30、p領域32、及びソース領域34に接する。
ソース電極12は、トランジスタ領域101の上の第1の領域12aと、ダイオード領域102の上の第2の領域12bとを有する。
ソース電極12は、金属を含む。ソース電極12を形成する金属は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。
ソース電極12のボディ領域30、p領域32、及びソース領域34に接する部分は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。ソース電極12のドリフト領域28の第1の部分28a及びドリフト領域28の第2の部分28bに接する部分には、例えば、金属シリサイドが設けられない。
Portions of the
ボディ領域30、p領域32、及びソース領域34と、ソース電極12との間の接合は、例えば、オーミック接合である。ドリフト領域28の第1の部分28a及びドリフト領域28の第2の部分28bと、ソース電極12との間の接合は、例えば、ショットキー接合である。
The junctions between the
ドレイン電極14は、炭化珪素層10の第2の面P2の側に設けられる。ドレイン電極14は、第2の面P2に接する。ドレイン電極14は、ドレイン領域26に接する。
ドレイン電極14は、例えば、金属又は金属半導体化合物である。ドレイン電極14は、例えば、ニッケルシリサイド、チタン(Ti)、ニッケル(Ni)、銀(Ag)、及び、金(Au)から成る群から選ばれる少なくとも一つの材料を含む。
ドレイン領域26とドレイン電極14との間の接合は、例えば、オーミック接合である。
The junction between the
ゲート電極パッド22は、炭化珪素層10の第1の面P1の側に設けられる。ゲート電極パッド22は、層間絶縁層20の上に設けられる。ゲート電極パッド22は、外部とゲート電極18の電気的接続を実現するために設けられる。
ゲート配線24は、炭化珪素層10の第1の面P1の側に設けられる。ゲート配線24は、ゲート電極パッド22に接続される。ゲート配線24は、ゲート電極18に電気的に接続される。
ゲート配線24の一部は第1の面P1に平行な第1の方向に延びる。ゲート配線24の一部は第1の面P1に平行で第1の方向に垂直な第2の方向に延びる。
A portion of the
ゲート電極パッド22及びゲート配線24は、金属を含む。ゲート電極パッド22及びゲート配線24を形成する金属は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。ゲート電極パッド22及びゲート配線24は、例えば、ソース電極12と同一の金属材料で形成される。
The
2つのソース電極12の間のゲート配線24は、第1の方向に延びる。ソース電極12は、第1の方向に延びる2本のゲート配線24の間に挟まれる。ソース電極12は、第2の方向に延びる2本のゲート配線24の間に挟まれる。
The
センス電極パッド25は、炭化珪素層10の第1の面P1の側に設けられる。センス電極パッド25は、例えば、複数のトランジスタ領域101の中の一つのトランジスタ領域のみに設けられる。センス電極パッド25は、例えば、第1のトランジスタ領域101aに設けられる。センス電極パッド25は、ダイオード領域102に隣接して設けられる。
センス電極パッド25は、ソース電極12と離隔する。センス電極パッド25とソース電極12との間の距離は、例えば、センス電極パッド25とゲート配線24との間の距離よりも小さい。センス電極パッド25とソース電極12との間の最小距離は、例えば、センス電極パッド25とゲート配線24配線との間の最小距離よりも小さい。
センス電極パッド25は、ドリフト領域28の第1の部分28a、ドリフト領域28の第2の部分28b、ボディ領域30、p領域32、及びソース領域34に接する。
センス電極パッド25は、ソース電極12とセンス電極パッド25との間のショートを検知(センス)するために設けられる。また、センス電極パッド25は、MOSFET100に流れるオン電流量を検知(センス)するために設けられる。
The
センス電極パッド25は、金属を含む。センス電極パッド25を形成する金属は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。センス電極パッド25は、例えば、ソース電極12、ゲート電極パッド22、及びゲート配線24と同一の金属材料で形成される。
センス電極パッド25の面積は、ソース電極12の面積の、例えば、10%以下である。
The area of the
図3に示すように、トランジスタ領域101には、炭化珪素層10、ソース電極12(第1の電極)、ドレイン電極14(第2の電極)、ゲート絶縁層16、ゲート電極18、及び層間絶縁層20が含まれる。トランジスタ領域101の炭化珪素層10の中には、n+型のドレイン領域26、n-型のドリフト領域28(第1の炭化珪素領域)、p型のボディ領域30(第2の炭化珪素領域)、n+型のソース領域34(第3の炭化珪素領域)、及びn型の第1の底部領域36が含まれる。また、トランジスタ領域101のドリフト領域28には、複数の第1の部分28aが含まれる。
As shown in FIG. 3, the
トランジスタ領域101において、ソース電極12、ドリフト領域28の第1の部分28a、ドレイン領域26、及びドレイン電極14がSBDを構成する。また、ソース電極12、ボディ領域30、第1の底部領域36、ドレイン領域26、及びドレイン電極14がpn接合ダイオードを構成する。
In the
ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離(図5(a)及び図5(b)の中のd1)は、例えば、3μm以上30μm以下である。
The first distance (d1 in FIGS. 5(a) and 5(b)) between two adjacent
図4に示すように、ダイオード領域102には、炭化珪素層10、ソース電極12(第1の電極)、及びドレイン電極14(第2の電極)が含まれる。ダイオード領域102の炭化珪素層10の中には、n+型のドレイン領域26、n-型のドリフト領域28(第1の炭化珪素領域)、p型のp領域32(第4の炭化珪素領域)、及びn型の第2の底部領域38が含まれる。また、ダイオード領域102のドリフト領域28には、複数の第2の部分28bが含まれる。
As shown in FIG. 4, diode region 102 includes
ダイオード領域102において、ソース電極12、ドリフト領域28の第2の部分28b、ドレイン領域26、及びドレイン電極14がSBDを構成する。また、ソース電極12、p領域32、第2の底部領域38、ドレイン領域26、及びドレイン電極14がpn接合ダイオードを構成する。
In the diode region 102, the
p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離(図5(a)及び図5(b)の中のd2)は、例えば、3μm以上30μm以下である。p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離d2は、例えば、ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離d1と実質的に等しい。第1の距離d1及び第2の距離d2は、第1の方向の距離である。
The second distance (d2 in FIGS. 5A and 5B) between two adjacent
図6は、第1の実施形態の半導体装置の模式上面図である。図6は、第1の面P1に投影されたボディ領域30のパターンと、第1の面P1に投影されたp領域32のパターンを示す図である。図6のボディ領域30のパターン及びp領域32のパターンは、第1の面P1に、第1の面P1に垂直な方向に投影されたパターンである。
FIG. 6 is a schematic top view of the semiconductor device of the first embodiment. FIG. 6 is a diagram showing a pattern of the
第1の面P1に投影されたp領域32の第1の面P1における単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の第1の面P1における単位面積当たりの占有率よりも大きい。言い換えれば、所定のサイズの領域において、第1の面P1に投影されたp領域32の第1の面P1における占有率は、第1の面P1に投影されたボディ領域30の第1の面P1における占有率よりも大きい。上記占有率は、例えば、第1の面P1に投射されたトランジスタ領域101及びダイオード領域102に対する占有率である。すなわち、ダイオード領域102におけるpn接合ダイオードの占有割合が、トランジスタ領域101におけるpn接合ダイオードの占有割合よりも大きい。
The occupancy rate per unit area on the first surface P1 of the
第1の面P1に投影されたp領域32の単位面積当たりの占有率は、例えば、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率の1.2倍以上3倍以下である。
The occupancy rate per unit area of the
上記単位面積は、トランジスタ領域101のボディ領域30の平均的な占有率と、ダイオード領域102のp領域32の平均的な占有率を比較可能なサイズであれば、特に限定されるものではない。上記単位面積は、例えば、30μm×30μm=900μm2である。
The unit area is not particularly limited as long as it is a size that allows comparison of the average occupancy of the
また、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりの接触面積は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりのコンタクト抵抗は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりのコンタクト抵抗よりも小さい。
Further, the contact area per unit area between
図7は、第1の実施形態の半導体装置の模式上面図である。図8は、第1の実施形態の半導体装置の模式断面図である。図8は、図7のLL’断面図である。図7は、センス電極パッド25と、センス電極パッド25の周囲のソース電極12の形状を示す。
FIG. 7 is a schematic top view of the semiconductor device of the first embodiment. FIG. 8 is a schematic cross-sectional view of the semiconductor device of the first embodiment. FIG. 8 is a cross-sectional view LL' of FIG. FIG. 7 shows the shape of the
センス電極パッド25は、第1のトランジスタ領域101aに設けられる。センス電極パッド25は、第1のダイオード領域102aの近傍に設けられる。センス電極パッド25は、例えば、第1のダイオード領域102aに隣接して設けられる。
センス電極パッド25は、ソース電極12と離隔する。センス電極パッド25は、ソース電極12の第1の領域12aと離隔する。また、センス電極パッド25は、ソース電極12の第2の領域12bと離隔する。
センス電極パッド25と第1のダイオード領域102aとの間の距離(図7中のdx)は、例えば、100μm以下である。
The distance (dx in FIG. 7) between the
センス電極パッド25とソース電極12との間の距離は、例えば、100μm以下である。センス電極パッド25とソース電極12の第1の領域12aとの間の距離(図7中のdy)は、例えば、100μm以下である。また、センス電極パッド25とソース電極12の第2の領域12bとの間の距離(図7中のdz)は、例えば、100μm以下である。
The distance between the
センス電極パッド25とソース電極12との間の距離は、例えば、ゲート配線24とソース電極12との間の距離よりも小さい。センス電極パッド25とソース電極12との間の最小距離は、例えば、センス電極パッド25とゲート配線24配線との間の最小距離よりも小さい。
The distance between the
センス電極パッド25は、ドリフト領域28の第1の部分28a、ドリフト領域28の第2の部分28b、ボディ領域30、p領域32、及びソース領域34に接する。
次に、第1の実施形態の半導体装置の作用及び効果について説明する。 Next, the operation and effects of the semiconductor device of the first embodiment will be explained.
図9(a)、図9(b)は、第1の比較例の半導体装置の模式上面図である。図9(a)は、第1の比較例のMOSFET901の備える各領域の配置図である。図9(b)は、第1の比較例のMOSFETの上面における電極及び配線のパターンを示す図である。図9(a)、図9(b)は、第1の実施形態の図2(a)、図2(b)に対応する図である。
FIGS. 9A and 9B are schematic top views of a semiconductor device of a first comparative example. FIG. 9A is a layout diagram of each region included in the
図10は、第1の比較例の半導体装置の模式断面図である。図10は、図9(a)のGG’断面図である。図10は、第1の実施形態の図5(a)に対応する図である。 FIG. 10 is a schematic cross-sectional view of a semiconductor device of a first comparative example. FIG. 10 is a cross-sectional view of GG' in FIG. 9(a). FIG. 10 is a diagram corresponding to FIG. 5(a) of the first embodiment.
第1の比較例のMOSFETは、ダイオード領域102を備えない点で、第1の実施形態のMOSFET100と異なる。
The MOSFET of the first comparative example differs from the
第1の比較例のMOSFET100のトランジスタ領域101には、第1の実施形態のMOSFET100と同様、MOSFET及びSBDが設けられる。
Similar to the
図11は、第1の比較例の半導体装置の等価回路図である。ソース電極12とドレイン電極14との間に、トランジスタに並列にpn接合ダイオードとSBDとが、内蔵ダイオードとして接続される。
FIG. 11 is an equivalent circuit diagram of the semiconductor device of the first comparative example. A pn junction diode and an SBD are connected in parallel to the transistor between the
例えば、MOSFETが、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。MOSFET901のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極12がドレイン電極14に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
For example, consider the case where a MOSFET is used as a switching element connected to an inductive load. When the
SBDに順方向電流が流れ始める順方向電圧(Vf)は、pn接合ダイオードの順方向電圧(Vf)よりも低い。したがって、最初に、SBDに順方向電流が流れる。 The forward voltage (Vf) at which a forward current begins to flow through the SBD is lower than the forward voltage (Vf) of a pn junction diode. Therefore, first, a forward current flows through the SBD.
SBDの順方向電圧(Vf)は、例えば、1.0Vである。pn接合ダイオードの順方向電圧(Vf)は、例えば、2.5Vである。 The forward voltage (Vf) of the SBD is, for example, 1.0V. The forward voltage (Vf) of the pn junction diode is, for example, 2.5V.
SBDはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層10中に積層欠陥が成長することはない。
SBD has unipolar operation. Therefore, even if a forward current flows, stacking faults will not grow in
図12(a)、図12(b)は、第1の実施形態の半導体装置の作用及び効果の説明図である。図12(a)、図12(b)は、第1の比較例の半導体装置の模式断面図である。図12(a)、図12(b)は、図10に対応する図である。 FIGS. 12A and 12B are explanatory diagrams of the operation and effect of the semiconductor device of the first embodiment. 12(a) and 12(b) are schematic cross-sectional views of a semiconductor device of a first comparative example. 12(a) and 12(b) are diagrams corresponding to FIG. 10.
図12(a)、図12(b)は、第1の比較例のMOSFET901の内蔵ダイオードに流れる電流を示す図である。図12(a)はSBDのみに順方向電流が流れている状態、図12(b)はSBD及びpn接合ダイオードに順方向電流が流れている状態を示す。
FIGS. 12(a) and 12(b) are diagrams showing the current flowing through the built-in diode of the
すなわち、図12(a)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも低い状態を示す。また、図12(b)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高い状態を示す。 That is, FIG. 12A shows a state in which the voltage applied between the pn junctions of the pn junction diode is lower than the forward voltage (Vf) of the pn junction diode. Further, FIG. 12(b) shows a state in which the voltage applied between the pn junctions of the pn junction diode is higher than the forward voltage (Vf) of the pn junction diode.
図12(a)、図12(b)では、点線矢印がSBDに流れる電流を示す。図12(b)では、実線矢印がpn接合ダイオードに流れる電流を示す。 In FIGS. 12(a) and 12(b), dotted arrows indicate currents flowing through the SBD. In FIG. 12(b), the solid arrow indicates the current flowing through the pn junction diode.
図12(a)に示すように、SBDに流れる電流がボディ領域30の底部に回り込む。このため、ボディ領域30の底部に対向するドリフト領域28に、静電ポテンシャルの回り込みが生じる。静電ポテンシャルの回り込みにより、ボディ領域30とドリフト領域28との間に印加される電圧が低減される。
As shown in FIG. 12(a), the current flowing through the SBD goes around to the bottom of the
したがって、ボディ領域30の底部において、pn接合ダイオードの順方向電圧(Vf)を超えにくくなる。言い換えれば、第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)をSBDを設けない場合に比較して、高くすることができる。したがって、pn接合ダイオードのバイポーラ動作が抑制され、キャリアの再結合エネルギーにより炭化珪素層10中に積層欠陥が形成されることが抑制される。
Therefore, the forward voltage (Vf) of the pn junction diode is difficult to exceed at the bottom of the
第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)は、第1の方向に隣り合う2つのSBDの間隔に依存する。第1の方向に隣り合う2つのSBDの間隔を、小さくすることにより、第1の比較例のMOSFET901のpn接合ダイオードの順方向電圧(Vf)を高くすることができる。
The forward voltage (Vf) of the pn junction diode of the
MOSFETに瞬間的に定常状態を超えて大きなサージ電流が印加される場合がある。サージ電流は、ソース電極12からドレイン電極14に向かって流れる。
A large surge current exceeding the steady state may be instantaneously applied to the MOSFET. The surge current flows from the
大きなサージ電流が流れると、大きなサージ電圧が印加されてMOSFETが発熱し、MOSFETが破壊する。MOSFETに許容されるサージ電流の最大許容ピーク電流値(IFSM)はサージ電流耐量と称される。SBDを設けたMOSFETにおいて、サージ電流耐量を向上させることが望まれる。 When a large surge current flows, a large surge voltage is applied and the MOSFET generates heat, destroying the MOSFET. The maximum allowable peak current value ( IFSM ) of the surge current allowed by the MOSFET is called the surge current withstand capacity. It is desired to improve surge current withstand capability in a MOSFET provided with an SBD.
第1の比較例のMOSFET901に大きなサージ電圧が印加されると、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなる。 When a large surge voltage is applied to MOSFET 901 of the first comparative example, the voltage applied between the pn junctions of the pn junction diode becomes higher than the forward voltage (Vf) of the pn junction diode.
pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなると、図12(b)に示すように、pn接合ダイオードにも電流が流れる。 When the voltage applied across the pn junction of the pn junction diode becomes higher than the forward voltage (Vf) of the pn junction diode, current also flows through the pn junction diode, as shown in FIG. 12(b).
図13は、第2の比較例の半導体装置の模式断面図である。図13は、第1の比較例の図10に対応する図である。 FIG. 13 is a schematic cross-sectional view of a semiconductor device of a second comparative example. FIG. 13 is a diagram corresponding to FIG. 10 of the first comparative example.
第2の比較例のMOSFET902は、トランジスタ領域がSBDを含まない点で、第1の比較例のMOSFET901と異なる。第2の比較例のMOSFET902の内蔵ダイオードは、pn接合ダイオードのみである。
The
図14は、第1の実施形態の半導体装置の作用及び効果の説明図である。図14は、第1の比較例のMOSFET901及び第2の比較例のMOSFET902の内蔵ダイオードの電圧電流特性を示す図である。
FIG. 14 is an explanatory diagram of the operation and effect of the semiconductor device of the first embodiment. FIG. 14 is a diagram showing the voltage-current characteristics of the built-in diodes of
図14に示すように、第2の比較例のMOSFET902は、pn接合ダイオードの順方向電圧Vf2以上の電圧が印加されることで、pn接合ダイオードに電流が流れる。一方、第1の比較例のMOSFET901は、pn接合ダイオードの順方向電圧Vf1が印加されるまでは、SBDに電流が流れる。第1の比較例のMOSFET901は、pn接合ダイオードの順方向電圧Vf1以上の電圧が印加されると、pn接合ダイオードに電流が流れる。
As shown in FIG. 14, in the
第1の比較例のMOSFET901は、順方向電圧Vf1まではユニポーラ動作するため、電流増加の傾きが、第2の比較例のMOSFET902に比べて小さくなる。したがって、第2の比較例のMOSFET902の最大許容ピーク電流値IFSM2と比較して、第1の比較例のMOSFET901の最大許容ピーク電流値IFSM1が小さくなる。言い換えれば、第1の比較例のMOSFET901のサージ電流耐量は、第2の比較例のMOSFET902のサージ電流耐量よりも小さくなる。
Since the
図15(a)、図15(b)は、第1の実施形態の半導体装置の作用及び効果の説明図である。図15(a)、図15(b)は、第1の実施形態のMOSFET100の模式断面図である。図15(a)、図15(b)は、図5(a)に対応する図である。
FIGS. 15A and 15B are explanatory diagrams of the operation and effect of the semiconductor device of the first embodiment. 15(a) and 15(b) are schematic cross-sectional views of the
図15(a)、図15(b)は、第1の実施形態のMOSFET100の内蔵ダイオードに流れる電流を示す図である。図15(a)はSBDのみに順方向電流が流れている状態、図15(b)はSBD及びpn接合ダイオードに順方向電流が流れている状態を示す。
15(a) and 15(b) are diagrams showing the current flowing through the built-in diode of the
すなわち、図15(a)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも低い状態を示す。また、図15(b)は、pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高い状態を示す。 That is, FIG. 15A shows a state in which the voltage applied between the pn junctions of the pn junction diode is lower than the forward voltage (Vf) of the pn junction diode. Further, FIG. 15(b) shows a state in which the voltage applied between the pn junctions of the pn junction diode is higher than the forward voltage (Vf) of the pn junction diode.
図15(a)、図15(b)では、点線矢印がSBDに流れる電流を示す。図15(b)では、実線矢印がpn接合ダイオードに流れる電流を示す。 In FIGS. 15(a) and 15(b), dotted arrows indicate currents flowing through the SBD. In FIG. 15(b), the solid arrow indicates the current flowing through the pn junction diode.
ダイオード領域102において、p領域32を間に挟んで隣り合う2つの第2の部分28bの間の第2の距離d2は、トランジスタ領域101において、ボディ領域30を間に挟んで隣り合う2つの第1の部分28aの間の第1の距離d1と実質的に等しい。言い換えれば、ダイオード領域102には、トランジスタ領域101の第1の部分28aと同じ間隔で、第2の部分28bが設けられる。更に言い換えれば、ダイオード領域102には、トランジスタ領域101と同じ間隔でSBD領域が設けられる。
In the diode region 102, the second distance d2 between two adjacent
したがって、図15(a)に示すように、ダイオード領域102において、SBDに流れる電流がp領域32の底部に回り込む。よって、p領域32の底部において、pn接合ダイオードの順方向電圧(Vf)を超えにくくなる。ダイオード領域102のpn接合ダイオードの順方向電圧(Vf)は、SBD領域が設けられることで高くなる。
Therefore, as shown in FIG. 15(a), in the diode region 102, the current flowing through the SBD wraps around to the bottom of the
pn接合ダイオードのpn接合の間に印加される電圧が、pn接合ダイオードの順方向電圧(Vf)よりも高くなると、図15(b)に示すように、pn接合ダイオードにも電流が流れる。 When the voltage applied across the pn junction of the pn junction diode becomes higher than the forward voltage (Vf) of the pn junction diode, current also flows through the pn junction diode, as shown in FIG. 15(b).
第1の実施形態のMOSFET100では、第1の面P1に投影されたp領域32の単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率よりも大きい。すなわち、ダイオード領域102におけるpn接合ダイオードの占有割合が、トランジスタ領域101におけるpn接合ダイオードの占有割合よりも大きい。
In the
また、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりの接触面積は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりの接触面積よりも大きい。すなわち、ダイオード領域102におけるソース電極12とp領域32との単位面積当たりのコンタクト抵抗は、トランジスタ領域101におけるソース電極12とボディ領域30との単位面積当たりのコンタクト抵抗よりも小さい。
Further, the contact area per unit area between
したがって、ダイオード領域102のpn接合ダイオードに流れる電流は、トランジスタ領域101のpn接合ダイオードに流れる電流よりも大きくなる。
Therefore, the current flowing through the pn junction diode in the diode region 102 is larger than the current flowing through the pn junction diode in the
また、ダイオード領域102のpn接合ダイオードに大きな電流が流れることにより、隣接するトランジスタ領域101へのキャリアの伝搬や、熱の伝搬が生じる。したがって、ダイオード領域102に隣接するトランジスタ領域101の伝導度変調が促進される。よって、ダイオード領域102に隣接するトランジスタ領域101のpn接合ダイオードに流れる電流が大きくなる。
Furthermore, when a large current flows through the pn junction diode in the diode region 102, carrier propagation and heat propagation occur to the
図16は、第1の実施形態の半導体装置の作用及び効果の説明図である。図15は、第1の比較例のMOSFET901、第2の比較例のMOSFET902、及び第1の実施形態のMOSFET100の内蔵ダイオードの電圧電流特性を示す図である。
FIG. 16 is an explanatory diagram of the operation and effect of the semiconductor device of the first embodiment. FIG. 15 is a diagram showing the voltage-current characteristics of the built-in diodes of the
図16に示すように、第1の実施形態のMOSFET100は、pn接合ダイオードの順方向電圧Vf3が印加されるまでは、SBDに電流が流れる。第1の実施形態のMOSFET100は、pn接合ダイオードの順方向電圧Vf3以上の電圧が印加されると、pn接合ダイオードに電流が流れる。
As shown in FIG. 16, in the
第1の実施形態のMOSFET100のダイオード領域102には、トランジスタ領域101と同じ間隔でSBD領域が設けられる。したがって、第1の実施形態のMOSFET100のpn接合ダイオードの順方向電圧Vf3は、第1の比較例のMOSFETのpn接合ダイオードの順方向電圧Vf1と同等となる。
In the diode region 102 of the
一方、第1の実施形態のMOSFET100においてpn接合ダイオードの順方向電圧Vf3を超えた後の電流は、第1の比較例のMOSFET901においてpn接合ダイオードの順方向電圧Vf1を超えた後の電流よりも大きくなる。これは、ダイオード領域102のpn接合ダイオード、及び、ダイオード領域102に隣接するトランジスタ領域101のpn接合ダイオードに流れる電流が、第1の比較例のMOSFET901よりも大きくなるためである。
On the other hand, the current after exceeding the forward voltage Vf3 of the pn junction diode in the
pn接合ダイオードの順方向電圧Vf3を超えた後の電流が大きくなることで、第1の実施形態のMOSFET100の最大許容ピーク電流値IFSM3は、第3の比較例のMOSFET903の最大許容ピーク電流値IFSM1と比較して大きくなる。言い換えれば、第1の実施形態のMOSFET100のサージ電流耐量は、第1の比較例のMOSFET901のサージ電流耐量よりも大きくなる。
As the current increases after exceeding the forward voltage Vf3 of the pn junction diode, the maximum allowable peak current value I FSM 3 of the
以上のように、第1の実施形態のMOSFET100は、トランジスタ領域101の間に設けられたダイオード領域102を備えることにより、サージ電流耐量が向上する。
As described above, the
第1の面P1に投影されたp領域32の単位面積当たりの占有率は、第1の面P1に投影されたボディ領域30の単位面積当たりの占有率の1.2倍以上3倍以下であることが好ましい。上記下限値を上回ることで、サージ電流耐量が更に向上する。また、上記上限値を下回ることで、順方向電圧Vf3の低下が抑制され、信頼性の低下が抑制される。
The occupancy rate per unit area of the
発明者らの不良解析により、サージ電流によるチップ破壊の原因の一つは、ソース電極12とゲート配線24との間のショートによるものであることが明らかになった。ソース電極12とゲート配線24との間のショートは、ゲート配線24に隣接するソース電極12が溶融して横方向に流れ、ゲート配線24と接触することで生じる。
The failure analysis conducted by the inventors has revealed that one of the causes of chip destruction due to surge current is a short circuit between the
ソース電極12とゲート配線24との間のショートは、特に、ダイオード領域102のソース電極12のゲート配線24との間で生じやすいことが明らかとなった。すなわち、ソース電極12とゲート配線24との間のショートは、特に、第2の領域12bとソース電極12のゲート配線24との間で生じやすいことが明らかとなった。
It has become clear that a short circuit between the
第2の領域12bとゲート配線24との間でショートが生じやすいのは、トランジスタ領域101と比較して、ダイオード領域102の方が流れるサージ電流が大きくなるため、発熱量が大きくなるからであると考えられる。すなわち、発熱量が大きくなることで、ソース電極12が溶融しやすくなるからであると考えられる。
The reason why a short circuit is likely to occur between the
このため、例えば、MOSFETの使用により既に第2の領域12bの溶融が生じているMOSFETは、サージ電流耐量が低いMOSFETであると理解できる。サージ電流耐量が低いMOSFETは、信頼性が低下しているため、故障が生じる前に交換するがことが望ましい。
Therefore, for example, a MOSFET whose
図17及び図18は、第1の実施形態の半導体装置の作用及び効果の説明図である。図17は、図7に対応する図である。図18は、図8に対応する図である。 17 and 18 are explanatory diagrams of the operation and effect of the semiconductor device of the first embodiment. FIG. 17 is a diagram corresponding to FIG. 7. FIG. 18 is a diagram corresponding to FIG. 8.
第1の実施形態のディスクリートデバイス1000のMOSFET100は、ソース電極12とセンス電極パッド25との間のショートを検知するためのセンス電極パッド25を備える。センス電極パッド25は、ソース電極12が溶融しやすいダイオード領域102に近接して設けられる。
The
例えば、ディスクリートデバイス1000において、センス電極パッド25に接続される第4の金属リード130dにソース電圧が印加される。そして、第4の金属リード130dに流れる電流を、ディスクリートデバイス1000の外部の電流計によってモニタする。
For example, in the
図17及び図18に点線円で示すように、第1のダイオード領域102aの第2の領域12bが溶融してセンス電極パッド25とショートする場合を考える。この場合、センス電極パッド25から第2の領域12bに電流が流れることで、第4の金属リード130dに流れる電流が増加する。
Consider a case where the
したがって、ソース電極12の第2の領域12bとセンス電極パッド25とのショートが検知できる。言い換えれば、MOSFET100の信頼性の低下、すなわち、ディスクリートデバイス1000の信頼性の低下を検知できる。
Therefore, a short circuit between the
仮に、ディスクリートデバイス1000の信頼性の低下を検知した場合、ディスクリートデバイス1000の早期故障が予見される。したがって、例えば、ディスクリートデバイス1000を新しいディスクリートデバイスに交換する。
If a decrease in the reliability of the
上述のように、ディスクリートデバイス1000は、信頼性の低下を予見することが可能である。
As described above, it is possible to foresee a decrease in reliability of the
ソース電極12の溶融を早期に検知する観点から、センス電極パッド25と第1のダイオード領域102aとの間の距離(図7中のdx)は、100μm以下であることが好ましく、50μm以下であることがより好ましく、10μm以下であることがより好ましい。
From the viewpoint of early detection of melting of the
ソース電極12の溶融を早期に検知する観点から、センス電極パッド25とソース電極12との間の距離は、100μm以下であることが好ましく、50μm以下であることがより好ましく、10μm以下であることがより好ましい。
From the viewpoint of early detection of melting of the
ソース電極12の溶融を早期に検知する観点から、センス電極パッド25とソース電極12の第2の領域12bとの間の距離(図7中のdz)は、100μm以下であることが好ましく、50μm以下であることがより好ましく、10μm以下であることがより好ましい。
From the viewpoint of early detection of melting of the
ソース電極12の溶融を早期に検知する観点から、センス電極パッド25とソース電極12との間の距離は、ゲート配線24とソース電極12との間の距離よりも小さいことが好ましい。センス電極パッド25とソース電極12との間の距離が、ゲート配線24とソース電極12との間の距離よりも短いことで、ゲート配線24とソース電極12がショートするよりも前に、ソース電極12の溶融を検知できる。
From the viewpoint of early detection of melting of the
また、第1の実施形態のディスクリートデバイス1000のMOSFET100は、センス電極パッド25を備えることで、MOSFET100のオン電流量を検知(センス)することができる。
Moreover, the
センス電極パッド25に流れるオン電流量を少なくし、電流計によるオン電流量の検知を容易にする観点から、センス電極パッド25の面積は、ソース電極12の面積の10%以下であることが好ましく、5%以下であることがより好ましい。
From the viewpoint of reducing the amount of on-current flowing through the
(変形例)
第1の実施形態の変形例の半導体装置は、第3の電極は、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接しない点で、第1の実施形態の半導体装置と異なる。
(Modified example)
The semiconductor device of the modification of the first embodiment is different from the first embodiment in that the third electrode does not contact the plurality of first portions, the second silicon carbide region, and the third silicon carbide region. The configuration is different from that of a semiconductor device.
図19は、第1の実施形態の変形例の模式断面図である。図19は、第1の実施形態の図7に対応する図である。 FIG. 19 is a schematic cross-sectional view of a modification of the first embodiment. FIG. 19 is a diagram corresponding to FIG. 7 of the first embodiment.
第1の実施形態の変形例のディスクリートデバイスに含まれるMOSFET101において、センス電極パッド25は、ドリフト領域28の第1の部分28a、ドリフト領域28の第2の部分28b、ボディ領域30、p領域32、及びソース領域34に接しない。
In the
第1の実施形態の変形例の半導体装置は、センス電極パッド25にオン電流が流れない。したがって、第1のダイオード領域102aの第2の領域12bが溶融してセンス電極パッド25とショートすることによって、初めてセンス電極パッド25に電流が流れる。したがって、ソース電極12の溶融の検知精度が向上する。
In the semiconductor device of the modification of the first embodiment, no on-current flows through the
以上、第1の実施形態及び変形例によれば、サージ電流耐量が向上するディスクリートデバイスが実現される。また、第1の実施形態によれば、信頼性の低下を予見することが可能なディスクリートデバイスが実現される。 As described above, according to the first embodiment and the modified example, a discrete device with improved surge current resistance is realized. Further, according to the first embodiment, a discrete device whose reliability can be predicted to deteriorate is realized.
(第2の実施形態)
第2の実施形態の半導体装置は、複数のトランジスタ領域と、少なくとも一つのダイオード領域と、を備え、複数のトランジスタ領域は、第1の面と第1の面に対向する第2の面とを有し、第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第2の炭化珪素領域と、第2の炭化珪素領域と第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、複数の第1の部分、第2の炭化珪素領域、及び第3の炭化珪素領域に接する第1の電極と、第2の面と接する第2の電極と、第2の炭化珪素領域と対向するゲート電極と、ゲート電極と第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、少なくとも一つのダイオード領域は、第1の面に接する複数の第2の部分を有するn型の第1の炭化珪素領域と、第1の炭化珪素領域と第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む炭化珪素層と、複数の第2の部分及び第4の炭化珪素領域に接する第1の電極と、第2の電極と、を含み、第1の面に投影された第4の炭化珪素領域の単位面積当たりの占有面積は、第1の面に投影された第2の炭化珪素領域の単位面積当たりの占有面積よりも大きく、少なくとも一つのダイオード領域の一つである第1のダイオード領域が、複数のトランジスタ領域の一つである第1のトランジスタ領域と、第1のトランジスタ領域に対し、第1の方向に設けられた複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、第1のトランジスタ領域は、炭化珪素層の第1の面の側に設けられ第1の電極と離隔した第3の電極を有する。
(Second embodiment)
The semiconductor device of the second embodiment includes a plurality of transistor regions and at least one diode region, and the plurality of transistor regions have a first surface and a second surface opposite to the first surface. a first n-type silicon carbide region having a plurality of first portions in contact with the first surface; and a p-type first silicon carbide region provided between the first silicon carbide region and the first surface. a silicon carbide layer including a second silicon carbide region and a third n-type silicon carbide region provided between the second silicon carbide region and the first surface; a plurality of first portions; a first electrode in contact with the second silicon carbide region and the third silicon carbide region; a second electrode in contact with the second surface; a gate electrode facing the second silicon carbide region; a gate insulating layer provided between the second silicon carbide region and the at least one diode region, the n-type first silicon carbide layer has a plurality of second portions in contact with the first surface. a p-type fourth silicon carbide region provided between the first silicon carbide region and the first surface; a plurality of second portions and a fourth silicon carbide layer; The occupied area per unit area of the fourth silicon carbide region, which includes a first electrode in contact with the silicon region and a second electrode and is projected onto the first surface, is as follows: a first transistor region that is larger than the area occupied per unit area of the second silicon carbide region and whose first diode region is one of the at least one diode regions and is one of the plurality of transistor regions; The first transistor region is provided between the first transistor region and a second transistor region which is one of the plurality of transistor regions provided in the first direction, and the first transistor region is formed of the first transistor region of the silicon carbide layer. It has a third electrode provided on the side of the surface and spaced apart from the first electrode.
第2の実施形態の半導体装置は、第1の実施形態のMOSFET100と同様の構成を備える。第2の実施形態の半導体装置は、第1の実施形態の半導体装置がディスクリートデバイスであるのに対し、半導体チップである点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、記述を省略する場合がある。
The semiconductor device of the second embodiment has the same configuration as the
図20(a)、図20(b)は、第2の実施形態の半導体装置の模式上面図である。図20(a)は、第2の実施形態のMOSFET200の備える各領域の配置図である。図20(b)は、MOSFET200の上面における電極及び配線のパターンを示す図である。
20(a) and 20(b) are schematic top views of the semiconductor device of the second embodiment. FIG. 20(a) is a layout diagram of each region included in the
第2の実施形態のMOSFET200は、第1の実施形態のMOSFET100と同一の構成を有する。MOSFET200は、半導体チップである。MOSFET200は、半導体装置の一例である。
第2の実施形態のMOSFET200によれば、第1の実施形態のMOSFET100と同様、サージ電流耐量が向上する。さらに、例えば、第1の実施形態のMOSFET100のように、ディスクリートデバイスに組み込むことにより、信頼性の低下を予見することが可能となる。
According to the
以上、第2の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。また、第2の実施形態によれば、信頼性の低下を予見することが可能なMOSFETが実現される。 As described above, according to the second embodiment, a MOSFET with improved surge current resistance is realized. Further, according to the second embodiment, a MOSFET in which a decrease in reliability can be predicted is realized.
(第3の実施形態)
第3の実施形態の半導体装置は、8個のトランジスタ領域と10個のダイオード領域とを備える点で、第2の実施形態の半導体装置と異なる。以下、第1の実施形態又は第2の実施形態の内容と重複する内容については記述を省略する場合がある。
(Third embodiment)
The semiconductor device of the third embodiment differs from the semiconductor device of the second embodiment in that it includes eight transistor regions and ten diode regions. Hereinafter, descriptions of content that overlaps with the content of the first embodiment or the second embodiment may be omitted.
図21(a)、図21(b)は、第3の実施形態の半導体装置の模式上面図である。図21(a)は、第3の実施形態のMOSFET300の備える各領域の配置図である。図21(b)は、MOSFET300の上面における電極及び配線のパターンを示す図である。
21(a) and 21(b) are schematic top views of the semiconductor device of the third embodiment. FIG. 21(a) is a layout diagram of each region included in the
MOSFET300は、トランジスタ領域101a(第1のトランジスタ領域)、トランジスタ領域101b(第2のトランジスタ領域)、トランジスタ領域101c、トランジスタ領域101d、トランジスタ領域101e、トランジスタ領域101f、トランジスタ領域101g、トランジスタ領域101h、ダイオード領域102a(第1のダイオード領域)、ダイオード領域102b、ダイオード領域102c、ダイオード領域102d、ダイオード領域102e、ダイオード領域102f、ダイオード領域102g、ダイオード領域102h、ダイオード領域102i、ダイオード領域102j、及び周辺領域103を備える。トランジスタ領域101aは、第1のトランジスタ領域の一例である。トランジスタ領域101bは、第2のトランジスタ領域の一例である。ダイオード領域102aは、第1のダイオード領域の一例である。
The
第3の実施形態のMOSFET300によれば、第1の実施形態のMOSFET100と同様、サージ電流耐量が向上する。さらに、例えば、第1の実施形態のMOSFET100のように、ディスクリートデバイスに組み込むことにより、信頼性の低下を予見することが可能となる。
According to the
以上、第3の実施形態によれば、サージ電流耐量が向上するMOSFETが実現される。また、第3の実施形態によれば、信頼性の低下を予見することが可能なMOSFETが実現される。 As described above, according to the third embodiment, a MOSFET with improved surge current resistance is realized. Further, according to the third embodiment, a MOSFET whose reliability can be predicted to deteriorate is realized.
(第4の実施形態)
第4の実施形態のインバータ回路及び駆動装置は、第1の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
(Fourth embodiment)
The inverter circuit and drive device according to the fourth embodiment are the inverter circuit and drive device including the semiconductor device according to the first embodiment.
図22は、第4の実施形態の駆動装置の模式図である。駆動装置500は、モーター140と、インバータ回路150を備える。
FIG. 22 is a schematic diagram of the drive device of the fourth embodiment.
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュール150a、150b、150cで構成される。3個の半導体モジュール150a、150b、150cを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。
The
第4の実施形態によれば、特性の向上したMOSFET100を備えることで、インバータ回路150及び駆動装置500の特性が向上する。
According to the fourth embodiment, the characteristics of the
(第5の実施形態)
第5の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
(Fifth embodiment)
The vehicle of the fifth embodiment is a vehicle equipped with the semiconductor device of the first embodiment.
図23は、第5の実施形態の車両の模式図である。第5の実施形態の車両600は、鉄道車両である。車両900は、モーター140と、インバータ回路150を備える。
FIG. 23 is a schematic diagram of a vehicle according to the fifth embodiment. The
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両600の車輪90が回転する。
The
第5の実施形態によれば、特性の向上したMOSFET100を備えることで、車両600の特性が向上する。
According to the fifth embodiment, the characteristics of the
(第6の実施形態)
第6の実施形態の車両は、第1の実施形態の半導体装置を備える車両である。
(Sixth embodiment)
The vehicle of the sixth embodiment is a vehicle equipped with the semiconductor device of the first embodiment.
図24は、第6の実施形態の車両の模式図である。第6の実施形態の車両700は、自動車である。車両700は、モーター140と、インバータ回路150を備える。
FIG. 24 is a schematic diagram of a vehicle according to the sixth embodiment.
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により車両700の車輪90が回転する。
The
第6の実施形態によれば、特性の向上したMOSFET100を備えることで、車両700の特性が向上する。
According to the sixth embodiment, the characteristics of the
(第7の実施形態)
第7の実施形態の昇降機は、第1の実施形態の半導体装置を備える昇降機である。
(Seventh embodiment)
The elevator according to the seventh embodiment is an elevator including the semiconductor device according to the first embodiment.
図25は、第7の実施形態の昇降機(エレベータ)の模式図である。第7の実施形態の昇降機800は、かご610、カウンターウエイト612、ワイヤロープ614、巻上機616、モーター140と、インバータ回路150を備える。
FIG. 25 is a schematic diagram of an elevator according to the seventh embodiment. The
インバータ回路150は、第1の実施形態のMOSFET100をスイッチング素子とする3個の半導体モジュールで構成される。3個の半導体モジュールを並列に接続することで、3個の交流電圧の出力端子U、V、Wを備える三相のインバータ回路150が実現される。
The
インバータ回路150から出力される交流電圧により、モーター140が駆動する。モーター140により巻上機616が回転し、かご610が昇降する。
The
第7の実施形態によれば、特性の向上したMOSFET100を備えることで、昇降機800の特性が向上する。
According to the seventh embodiment, the characteristics of the
第1ないし第3の実施形態では、SiCの結晶構造として4H-SiCの場合を例に説明したが、本発明は6H-SiC、3C-SiC等、その他の結晶構造のSiCを用いたデバイスに適用することも可能である。また、炭化珪素層10の表面に(0001)面以外の面を適用することも可能である。
In the first to third embodiments, the crystal structure of SiC is 4H-SiC. However, the present invention is applicable to devices using SiC with other crystal structures such as 6H-SiC and 3C-SiC. It is also possible to apply Further, it is also possible to apply a plane other than the (0001) plane to the surface of
第1ないし第3の実施形態では、ゲート電極18が、いわゆるストライプ形状を有する場合を例に説明したが、ゲート電極18の形状はストライプ形状に限定されない。例えば、ゲート電極18の形状が格子形状であっても構わない。
In the first to third embodiments, the
第1ないし第3の実施形態では、p型不純物としてアルミニウム(Al)を例示したが、ボロン(B)を用いることも可能である。また、n型不純物として窒素(N)及びリン(P)を例示したが、砒素(As)、アンチモン(Sb)等を適用することも可能である。 In the first to third embodiments, aluminum (Al) is used as an example of the p-type impurity, but boron (B) can also be used. Further, although nitrogen (N) and phosphorus (P) are illustrated as n-type impurities, arsenic (As), antimony (Sb), etc. can also be applied.
第1ないし第3の実施形態では、導電体がボンディングワイヤである場合を例に説明したが、導電体は、例えば、クリップボンディングに用いられるクリップであっても構わない。 In the first to third embodiments, the conductor is a bonding wire, but the conductor may be a clip used for clip bonding, for example.
第1の実施形態では、半導体装置がディスクリートデバイスである場合を例に説明したが、半導体装置は、複数の半導体チップが実装されるモジュールデバイスであっても構わない。 In the first embodiment, the semiconductor device is a discrete device, but the semiconductor device may be a module device in which a plurality of semiconductor chips are mounted.
トランジスタ領域101及びダイオード領域102の数、トランジスタ領域101及びダイオード領域102の配置は、第1ないし第3の実施形態の形態に限定されるものはない。
The number of
また、第4ないし第7の実施形態において、第1の実施形態のMOSFET100を備える構成を例に説明したが、第2又は第3の実施形態のMOSFETを備える構成とすることも可能である。
Further, in the fourth to seventh embodiments, the configurations including the
また、第4ないし第7の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。 Further, in the fourth to seventh embodiments, the case where the semiconductor device of the present invention is applied to a vehicle or an elevator has been described as an example, but the semiconductor device of the present invention is applied to, for example, a power conditioner of a solar power generation system. It is also possible to do so.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and changes can be made without departing from the gist of the invention. For example, components of one embodiment may be replaced or modified with components of other embodiments. These embodiments and their modifications are included within the scope and gist of the invention, as well as within the scope of the invention described in the claims and its equivalents.
10 炭化珪素層
12 ソース電極(第1の電極)
14 ドレイン電極(第2の電極)
16 ゲート絶縁層
18 ゲート電極
25 センス電極パッド(第3の電極)
28 ドリフト領域(第1の炭化珪素領域)
28a 第1の部分
28b 第2の部分
30 ボディ領域(第2の炭化珪素領域)
32 p領域(第4の炭化珪素領域)
34 ソース領域(第3の炭化珪素領域)
100 MOSFET(半導体チップ)
101 トランジスタ領域
101a トランジスタ領域(第1のトランジスタ領域)
101b トランジスタ領域(第2のトランジスタ領域)
102 ダイオード領域
102a ダイオード領域(第1のダイオード領域)
110a 第1のボンディングワイヤ(第1の導電体)
110d 第4のボンディングワイヤ(第2の導電体)
120 金属ベッド(第1の金属層)
130a 第1の金属リード(第2の金属層)
130d 第4の金属リード(第3の金属層)
200 MOSFET(半導体装置)
300 MOSFET(半導体装置)
600 駆動装置
700 車両
800 車両
900 昇降機
1000 ディスクリートデバイス(半導体装置)
P1 第1の面
P2 第2の面
d1 第1の距離
d2 第2の距離
10
14 Drain electrode (second electrode)
16
28 Drift region (first silicon carbide region)
28a
32 p region (fourth silicon carbide region)
34 Source region (third silicon carbide region)
100 MOSFET (semiconductor chip)
101
101b Transistor region (second transistor region)
102
110a first bonding wire (first conductor)
110d Fourth bonding wire (second conductor)
120 Metal bed (first metal layer)
130a First metal lead (second metal layer)
130d Fourth metal lead (third metal layer)
200 MOSFET (semiconductor device)
300 MOSFET (semiconductor device)
600
P1 First surface P2 Second surface d1 First distance d2 Second distance
Claims (20)
前記複数のトランジスタ領域は、
第1の面と前記第1の面に対向する第2の面とを有し、前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、
前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、
前記第2の面と接する第2の電極と、
前記第2の炭化珪素領域と対向するゲート電極と、
前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、
前記少なくとも一つのダイオード領域は、
前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む前記炭化珪素層と、
前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、
前記第2の電極と、を含み、
前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、
前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、
前記第1のトランジスタ領域は、前記炭化珪素層の前記第1の面の側に設けられ前記第1の電極と離隔した第3の電極を有する、半導体チップと、
一端が前記第1の電極に接し、前記第1の電極に電圧を印加する第1の導電体と、
一端が前記第3の電極に接し、前記第3の電極に電圧を印加する第2の導電体と、
を備える、半導体装置。 A semiconductor chip including a plurality of transistor regions and at least one diode region,
The plurality of transistor regions are
a first n-type silicon carbide region having a first surface and a second surface opposite to the first surface and having a plurality of first portions in contact with the first surface; a p-type second silicon carbide region provided between the first silicon carbide region and the first surface; and an n-type silicon carbide region provided between the second silicon carbide region and the first surface. a silicon carbide layer comprising a third silicon carbide region of the mold;
a first electrode in contact with the plurality of first portions, the second silicon carbide region, and the third silicon carbide region;
a second electrode in contact with the second surface;
a gate electrode facing the second silicon carbide region;
a gate insulating layer provided between the gate electrode and the second silicon carbide region,
The at least one diode region is
the first n-type silicon carbide region having a plurality of second portions in contact with the first surface; and the p-type silicon carbide region provided between the first silicon carbide region and the first surface. the silicon carbide layer including a fourth silicon carbide region;
the first electrode in contact with the plurality of second portions and the fourth silicon carbide region;
the second electrode;
The occupied area per unit area of the fourth silicon carbide region projected onto the first surface is greater than the occupied area per unit area of the second silicon carbide region projected onto the first surface. Also big,
A first diode region that is one of the at least one diode region is provided in a first direction with respect to a first transistor region that is one of the plurality of transistor regions and the first transistor region. and a second transistor region that is one of the plurality of transistor regions,
a semiconductor chip in which the first transistor region has a third electrode provided on a side of the first surface of the silicon carbide layer and spaced apart from the first electrode;
a first conductor whose one end is in contact with the first electrode and applies a voltage to the first electrode;
a second conductor whose one end is in contact with the third electrode and applies a voltage to the third electrode;
A semiconductor device comprising:
前記第1の導電体の他端が接する第2の金属層とを、
前記第2の導電体の他端が接する第3の金属層とを、
更に備える請求項1記載の半導体装置。 a first metal layer facing the second electrode and electrically connected to the second electrode;
a second metal layer in contact with the other end of the first conductor;
a third metal layer in contact with the other end of the second conductor;
The semiconductor device according to claim 1, further comprising:
前記複数のトランジスタ領域は、
第1の面と前記第1の面に対向する第2の面とを有し、前記第1の面に接する複数の第1の部分を有するn型の第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の面との間に設けられたn型の第3の炭化珪素領域と、を含む炭化珪素層と、
前記複数の第1の部分、前記第2の炭化珪素領域、及び前記第3の炭化珪素領域に接する第1の電極と、
前記第2の面と接する第2の電極と、
前記第2の炭化珪素領域と対向するゲート電極と、
前記ゲート電極と前記第2の炭化珪素領域との間に設けられたゲート絶縁層と、を含み、
前記少なくとも一つのダイオード領域は、
前記第1の面に接する複数の第2の部分を有するn型の前記第1の炭化珪素領域と、前記第1の炭化珪素領域と前記第1の面との間に設けられたp型の第4の炭化珪素領域と、を含む前記炭化珪素層と、
前記複数の第2の部分及び前記第4の炭化珪素領域に接する前記第1の電極と、
前記第2の電極と、を含み、
前記第1の面に投影された前記第4の炭化珪素領域の単位面積当たりの占有面積は、前記第1の面に投影された前記第2の炭化珪素領域の前記単位面積当たりの占有面積よりも大きく、
前記少なくとも一つのダイオード領域の一つである第1のダイオード領域が、前記複数のトランジスタ領域の一つである第1のトランジスタ領域と、前記第1のトランジスタ領域に対し、第1の方向に設けられた前記複数のトランジスタ領域の一つである第2のトランジスタ領域との間に設けられ、
前記第1のトランジスタ領域は、前記炭化珪素層の前記第1の面の側に設けられ前記第1の電極と離隔した第3の電極を有する、半導体装置。 comprising a plurality of transistor regions and at least one diode region,
The plurality of transistor regions are
a first n-type silicon carbide region having a first surface and a second surface opposite to the first surface and having a plurality of first portions in contact with the first surface; a p-type second silicon carbide region provided between the first silicon carbide region and the first surface; and an n-type silicon carbide region provided between the second silicon carbide region and the first surface. a silicon carbide layer comprising a third silicon carbide region of the mold;
a first electrode in contact with the plurality of first portions, the second silicon carbide region, and the third silicon carbide region;
a second electrode in contact with the second surface;
a gate electrode facing the second silicon carbide region;
a gate insulating layer provided between the gate electrode and the second silicon carbide region,
The at least one diode region is
the first n-type silicon carbide region having a plurality of second portions in contact with the first surface; and the p-type silicon carbide region provided between the first silicon carbide region and the first surface. the silicon carbide layer including a fourth silicon carbide region;
the first electrode in contact with the plurality of second portions and the fourth silicon carbide region;
the second electrode;
The occupied area per unit area of the fourth silicon carbide region projected onto the first surface is greater than the occupied area per unit area of the second silicon carbide region projected onto the first surface. Also big,
A first diode region that is one of the at least one diode region is provided in a first direction with respect to a first transistor region that is one of the plurality of transistor regions and the first transistor region. and a second transistor region that is one of the plurality of transistor regions,
A semiconductor device in which the first transistor region has a third electrode provided on the first surface side of the silicon carbide layer and spaced apart from the first electrode.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022139054A JP2024034660A (en) | 2022-09-01 | 2022-09-01 | Semiconductor device, inverter circuit, driving device, vehicle, and elevator |
US18/177,888 US20240079453A1 (en) | 2022-09-01 | 2023-03-03 | Semiconductor device, inverter circuit, driving device, vehicle, and elevator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2022139054A JP2024034660A (en) | 2022-09-01 | 2022-09-01 | Semiconductor device, inverter circuit, driving device, vehicle, and elevator |
Publications (1)
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JP (1) | JP2024034660A (en) |
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2022
- 2022-09-01 JP JP2022139054A patent/JP2024034660A/en active Pending
-
2023
- 2023-03-03 US US18/177,888 patent/US20240079453A1/en active Pending
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