JP2024032258A - 光学センサ付き液晶表示装置 - Google Patents

Abstract

【課題】狭額縁化を実現可能な光学センサ付き液晶表示装置を提供すること。【解決手段】一実施形態に係る光学センサ付き液晶表示装置は、表示パネルとドライバＩＣとを備える。表示パネルは、赤色に対応する第１信号線、緑色に対応する第２信号線、および、青色に対応する第３信号線と、入射する光に応じた検出信号を出力する光学センサと、光学センサに接続され、ドライバＩＣに検出信号を伝送するセンサ信号線と、を含む。ドライバＩＣの１つの端子から引き出される１つの第１配線は、４つのスイッチング素子に接続される。４つのスイッチング素子のうち、３つのスイッチング素子はそれぞれ、第１信号線、第２信号線および第３信号線のうちのいずれか１つと電気的に接続される。４つのスイッチング素子のうち、３つのスイッチング素子とは異なる１つのスイッチング素子は、センサ信号線と電気的に接続される。【選択図】 図１１

Description

本発明の実施形態は、光学センサ付き液晶表示装置に関する。

近年、指紋センサや静脈センサ等、生体情報を検出するセンサが内蔵された液晶表示装置（生体認証装置）が開発されている。この種のセンサとしては、例えば光電変換素子を用いた光学センサが用いられる。光学センサは、例えばバックライト等の光源から発せられ、対象物にて反射された光を検出することで、当該対象物の生体情報を検出する。

一般的な液晶表示装置において狭額縁化が要望されるように、このような光学センサ付き液晶表示装置においても、狭額縁化の要望がある。

米国特許出願公開第２０２０／０２６５２０７号明細書

本開示は、狭額縁化を実現可能な光学センサ付き液晶表示装置を提供することを目的の１つとする。

一実施形態に係る光学センサ付き液晶表示装置は、第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層と、を備える表示パネルと、ドライバＩＣと、を具備する。前記表示パネルは、赤色に対応する第１副画素に映像信号を供給する第１信号線、緑色に対応する第２副画素に映像信号を供給する第２信号線、および、青色に対応する第３副画素に映像信号を供給する第３信号線と、前記液晶層側から入射する光に応じた検出信号を出力する光電変換素子を備えた光学センサと、前記光学センサに接続され、前記ドライバＩＣに前記検出信号を伝送するセンサ信号線と、を備える。前記ドライバＩＣの１つの端子から引き出される１つの第１配線は、４つのスイッチング素子に接続される。前記４つのスイッチング素子のうち、３つのスイッチング素子はそれぞれ、前記第１信号線、前記第２信号線および前記第３信号線のうちのいずれか１つと電気的に接続される。前記４つのスイッチング素子のうち、前記３つのスイッチング素子とは異なる１つのスイッチング素子は、前記センサ信号線と電気的に接続される。

図１は、一実施形態に係る表示装置を模式的に示す図である。 図２は、同実施形態に係る表示装置を概略的に示す平面図である。 図３は、同実施形態に係る表示装置に実装されるタッチセンサの一構成例を示す平面図である。 図４は、同実施形態に係る光学センサと、光学センサに接続されるセンサ回路とを示す等価回路図である。 図５は、同実施形態に係る光学センサと、光学センサに接続されるセンサ回路との動作例を説明するための図である。 図６は、同実施形態に係る第１基板に適用し得る構造の一例を示す概略的な断面図である。 図７は、同実施形態に係る第１基板に適用し得る構造の一例を示す概略的な平面図である。 図８は、同実施形態に係る第１基板に適用し得る構造の一例を示す概略的な平面図である。 図９は、同実施形態に係る第１基板に適用し得る構造の一例を示す概略的な平面図である。 図１０は、同実施形態に係る第１基板に適用し得る構造の一例を示す概略的な平面図である。 図１１は、同実施形態に係る信号線／センサ用信号線選択回路の回路構成例を示す図である。 図１２は、図１１に示すスイッチング素子の概略構成例を示す平面図である。 図１３は、図１２に示す第２配線がセンサ用信号線と電気的に接続される部分の概略構成例を示す断面図である。 図１４は、図１２に示す第２配線がセンサ用信号線と電気的に接続される部分の概略構成例を示す平面図である。 図１５は、比較例に係る表示装置を概略的に示す平面図である。 図１６は、図１５に示す信号線選択回路と、センサ用信号線選択回路と、センサ線群とを示す回路図である。

以下、図面を参照して、実施形態について説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、および、Ｚ軸を記載する。Ｘ軸に沿った方向をＸ方向または第１方向と称し、Ｙ軸に沿った方向をＹ方向または第２方向と称し、Ｚ軸に沿った方向をＺ方向、第３方向または厚さ方向と称する。Ｘ軸およびＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ軸およびＺ軸によって規定される面をＸ－Ｚ平面と称する。Ｘ－Ｙ平面を見ることを平面視という。

図１は、一実施形態に係る表示装置ＤＳＰを模式的に示す図である。詳細については後述するが、表示装置ＤＳＰは光学センサ付き液晶表示装置であり、生体認証装置と称されてもよい。表示装置ＤＳＰは、表示パネルＰＮＬと、カバー部材ＣＭと、第１偏光板ＰＬＺ１と、第２偏光板ＰＬＺ２と、照明装置ＩＬとを備えている。

表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向する第２基板ＳＵＢ２と、シール材ＳＥと、液晶層ＬＣとを備えている。液晶層ＬＣは、シール材ＳＥにより第１基板ＳＵＢ１と第２基板ＳＵＢ２の間に封入されている。本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を第２基板ＳＵＢ２の上面側に選択的に透過させることで画像を表示する透過型の表示パネルである。

第１基板ＳＵＢ１は、光学センサＯＳとコリメート層ＣＬを備えている。光学センサＯＳは、第１基板ＳＵＢ１の主面のうち第２偏光板ＰＬＺ２と対向する主面と、コリメート層ＣＬとの間に位置している。コリメート層ＣＬは、光学センサＯＳと重なる開口ＯＰを有している。コリメート層ＣＬは、例えば金属材料で形成され、遮光性を有している。このようなコリメート層ＣＬは、第１基板ＳＵＢ１だけでなく、第２基板ＳＵＢ２にさらに配置されてもよい。

シール材ＳＥは、第１基板ＳＵＢ１と第２基板ＳＵＢ２を接着している。第１基板ＳＵＢ１と第２基板ＳＵＢ２の間には、図示しないスペーサによって所定のセルギャップが形成される。液晶層ＬＣは、このセルギャップ内に充填されている。

カバー部材ＣＭは、表示パネルＰＮＬの上に設けられている。例えば、カバー部材ＣＭとしてはガラス基板や樹脂基板を用いることができる。カバー部材ＣＭは、光学センサＯＳによる検出の対象物が接触する上面ＵＳＦを有している。なお、本実施形態においては、カバー部材ＣＭの上面ＵＳＦが、光学センサＯＳの上面と平行である場合を想定する。図１の例においては、対象物の一例である指Ｆｇが上面ＵＳＦに接触している。第１偏光板ＰＬＺ１は、表示パネルＰＮＬとカバー部材ＣＭの間に設けられている。

照明装置ＩＬは、表示パネルＰＮＬの下に設けられ、第１基板ＳＵＢ１に光Ｌを照射する。照明装置ＩＬは、例えばサイドエッジ型のバックライトであり、プレート状の導光体と、この導光体の側面に光を放つ複数の光源とを備えている。第２偏光板ＰＬＺ２は、表示パネルＰＮＬと照明装置ＩＬの間に設けられている。

光Ｌのうち指Ｆｇで反射された反射光は、コリメート層ＣＬに形成された開口ＯＰを通って光学センサＯＳに入射する。すなわち、指Ｆｇで反射された反射光は、光学センサＯＳに入射するまでに、カバー部材ＣＭ、第１偏光板ＰＬＺ１、第２基板ＳＵＢ２、液晶層ＬＣ、さらには第１基板ＳＵＢ１のうち光学センサＯＳより上層に位置する部分を透過する。

光学センサＯＳは、入射した光に応じた検出信号を出力する。後述するように、表示パネルＰＮＬは複数の光学センサＯＳを備えており、これら光学センサＯＳが出力する検出信号に基づけば、指Ｆｇの凹凸、つまり指紋を検出することができる。

光学センサＯＳは、より正確な検出信号を得るために、上面ＵＳＦの法線方向と平行な入射光を受光することが望ましい。コリメート層ＣＬは、光学センサＯＳに入射する光を平行化するコリメータとして機能する。つまり、コリメート層ＣＬによって上面ＵＳＦの法線方向に対して傾斜した光（換言すると、光学センサＯＳの上面の法線方向に対して傾斜した光）が遮断される。

以上のように、表示装置ＤＳＰに光学センサＯＳを搭載することで、表示装置ＤＳＰに指紋センサとしての機能を付加することができる。また、光学センサＯＳは、指紋の検出に加えてあるいは指紋の検出に代えて、生体に関する情報を検出する用途で用いることもできる。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等であり、指Ｆｇの内部で反射された光に基づき検出される。

図２は、本実施形態に係る表示装置ＤＳＰを概略的に示す平面図である。表示装置ＤＳＰは、上記した表示パネルＰＮＬと、第１フレキシブルプリント回路基板１と、第２フレキシブルプリント回路基板２と、を備えている。表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＰＡとを有している。

第１基板ＳＵＢ１は、第２基板ＳＵＢ２と重ならない実装領域ＭＡを有している。実装領域ＭＡには、第１フレキシブルプリント回路基板１を実装するための端子部３と、信号線／センサ用信号線選択回路４と、が設けられる。シール材ＳＥは、周辺領域ＰＡに位置している。図２においては、シール材ＳＥが配置された領域が斜線で示されている。表示領域ＤＡは、シール材ＳＥの内側に位置している。表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘおよび第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。

画素ＰＸは、赤色（Ｒ）の光を放つ副画素ＳＰ１と、緑色（Ｇ）の光を放つ副画素ＳＰ２と、青色（Ｂ）の光を放つ副画素ＳＰ３とを含む。なお、画素ＰＸは、赤色、緑色および青色以外の光を放つ副画素を含んでもよい。

図２の例においては、各画素ＰＸに対して１つずつ光学センサＯＳが配置されている。より詳しくは、各画素ＰＸに含まれる青色の光を放つ副画素ＳＰ３に対して１つずつ光学センサＯＳが配置されている。表示領域ＤＡ全体では、複数の光学センサＯＳは、第１方向Ｘおよび第２方向Ｙにマトリクス状に並んでいる。

光学センサＯＳは必ずしも全ての画素ＰＸに対して配置される必要はない。例えば、光学センサＯＳは、複数の画素ＰＸに対して１つの割合で配置されてもよい。また、光学センサＯＳは、表示領域ＤＡにおける一部の領域の画素ＰＸに対して配置され、その他の領域の画素ＰＸに対して配置されなくてもよい。

第１フレキシブルプリント回路基板１は、実装領域ＭＡに設けられた端子部３に接続されている。第１フレキシブルプリント回路基板１には、１つのドライバＩＣ５が設けられている。ドライバＩＣ５は、ドライバＩＣ５の中心と表示パネルＰＮＬの中心とが揃うように配置されている。ドライバＩＣ５は、画像を表示するための表示モードに対応した機能と、物体の接近または接触を検出するためのタッチセンシングモードに対応した機能と、光学センサＯＳによる検出動作に対応した機能（生体情報を検出する検出モードに対応した機能）と、を含む。ドライバＩＣ５は、例えばＡＣＦを用いたＣＯＦ（Chip On Film）によって第１フレキシブルプリント回路基板１に実装されている。

第２フレキシブルプリント回路基板２には、コントローラＣＴが設けられている。光学センサＯＳが出力する検出信号は、信号線／センサ用信号線選択回路４およびドライバＩＣ５を介してコントローラＣＴに出力される。コントローラＣＴは、複数の光学センサＯＳからの検出信号に基づき、指紋を検出するための演算処理等を実行する。なお、指紋を検出するための演算処理等は、ドライバＩＣ５により実行されてもよい。

図３は、タッチセンサＴＳの一構成例を示す平面図である。ここでは、自己容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは相互容量方式であってもよい。タッチセンサＴＳは、複数のセンサ電極Ｒｘと、複数のタッチ検出線ＴＬと、を備えている。複数のセンサ電極Ｒｘは、表示領域ＤＡに位置し、第１方向Ｘおよび第２方向Ｙにマトリクス状に配置されている。１つのセンサ電極Ｒｘは、図２に示した複数の画素ＰＸと平面視において重なり、１つのセンサブロックＢを構成している。センサブロックＢとは、タッチセンシングが可能な最小単位である。複数のタッチ検出線ＴＬは、表示領域ＤＡにおいて、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。タッチ検出線ＴＬの各々は、後述する信号線ＳＬと重なる位置に配置されている。タッチ検出線ＴＬの各々は、対応するセンサ電極Ｒｘと電気的に接続されている。また、タッチ検出線ＴＬの各々は、周辺領域ＰＡに引き出され、第１フレキシブルプリント回路基板１を介してドライバＩＣ５と電気的に接続されている。

タッチセンシングモードにおいては、センサ電極Ｒｘにはタッチ駆動電圧が印加され、センサ電極Ｒｘでのセンシングが行われる。センサ電極Ｒｘでのセンシング結果に対応したセンサ信号は、タッチ検出線ＴＬを介してドライバＩＣ５に出力される。ドライバＩＣ５あるいはコントローラＣＴは、センサ信号に基づいて、物体の接近または接触の有無、および、接近または接触している物体の位置座標を検出する。

表示モードにおいては、センサ電極Ｒｘにはコモン電圧（Ｖｃｏｍ）が印加され、センサ電極Ｒｘは後述する共通電極ＣＥとして機能する。コモン電圧は、例えば、後述する給電線ＰＬを介して供給される。

図４は、本実施形態に係る光学センサＯＳと、光学センサＯＳに接続されるセンサ回路とを示す等価回路図である。
図４に示すように、センサ回路には、第１センサ用走査線ＳＧＬ１と、第２センサ用走査線ＳＧＬ２と、第１センサ用給電線ＳＰＬ１と、第２センサ用給電線ＳＰＬ２と、第３センサ用給電線ＳＰＬ３と、センサ用信号線ＳＳＬと、スイッチング素子ＳＷ２Ａと、スイッチング素子ＳＷ２Ｂと、スイッチング素子ＳＷ２Ｃと、キャパシタＣ１と、キャパシタＣ２と、が設けられる。

なお、以下では、第１センサ用走査線ＳＧＬ１を第１走査線ＳＧＬ１と称し、第２センサ用走査線ＳＧＬ２を第２走査線ＳＧＬ２と称し、第１センサ用給電線ＳＰＬ１を第１給電線ＳＰＬ１と称し、第２センサ用給電線ＳＰＬ２を第２給電線ＳＰＬ２と称し、第３センサ用給電線ＳＰＬ３を第３給電線ＳＰＬ３と称して説明する。

また、図４では、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃがそれぞれ、ｎ型ＴＦＴ（Thin Film Transistor）で構成された場合を示しているが、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃは、ｐ型ＴＦＴで構成されてもよい。

光学センサＯＳについて、一方の電極は第２給電線ＳＰＬ２に接続され、他方の電極はノードＮ１に接続される。ノードＮ１は、スイッチング素子ＳＷ２Ａのドレイン電極およびスイッチング素子ＳＷ２Ｂのゲート電極に接続されている。光学センサＯＳの一方の電極には、第２給電線ＳＰＬ２を通じて第２電圧Ｖｃｏｍ＿ＦＰＳが供給される。第２電圧Ｖｃｏｍ＿ＦＰＳはセンサ用基準電圧と称されてもよい。光学センサＯＳに光が入射した場合、入射した光量に応じた信号（電荷）が光学センサＯＳより出力され、キャパシタＣ１に蓄積される。なお、キャパシタＣ２において保持される容量は、キャパシタＣ１において保持される容量に付加される寄生容量である。

スイッチング素子ＳＷ２Ａについて、ゲート電極は第１走査線ＳＧＬ１に接続され、ソース電極は第１給電線ＳＰＬ１に接続され、ドレイン電極はノードＮ１に接続されている。スイッチング素子ＳＷ２Ａが第１走査線ＳＧＬ１から供給される走査信号に応じてオンになると、ノードＮ１の電位（つまり、光学センサＯＳの他方の電極の電位）は第１給電線ＳＰＬ１を通じて供給される第１電圧ＶＰＰ１により第１電位ＶＰＰ１にリセットされる。第１電圧ＶＰＰ１はリセット電圧と称されてもよい。また、スイッチング素子ＳＷ２Ａはリセットトランジスタと称されてもよい。第２電圧Ｖｃｏｍ＿ＦＰＳは第１電圧ＶＰＰ１よりも低い値を示し、光学センサＯＳは逆バイアス駆動される。

スイッチング素子ＳＷ２Ｂについて、ゲート電極はノードＮ１に接続され、ソース電極は第３電圧ＶＰＰ２を供給する第３給電線ＳＰＬ３に接続され、ドレイン電極はスイッチング素子ＳＷ２Ｃのソース電極に接続されている。スイッチング素子ＳＷ２Ｂのゲート電極には、光学センサＯＳから出力された信号が供給される。スイッチング素子ＳＷ２Ｂは、光学センサＯＳから出力された信号に応じた電圧信号（光学センサＯＳから出力された信号を増幅して得られる電圧信号）をスイッチング素子ＳＷ２Ｃに出力する。スイッチング素子ＳＷ２Ｂはソースフォロワトランジスタと称されてもよい。

スイッチング素子ＳＷ２Ｃについて、ゲート電極は第２走査線ＳＧＬ２に接続され、ソース電極はスイッチング素子ＳＷ２Ｂのドレイン電極に接続され、ドレイン電極はセンサ用信号線ＳＳＬに接続されている。スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになると、スイッチング素子ＳＷ２Ｂから出力される電圧信号が、検出信号Ｖｄｅｔとしてセンサ用信号線ＳＳＬに出力される。スイッチング素子ＳＷ２Ｃはリードトランジスタと称されてもよい。

なお、図４では、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｃがダブルゲート構造である場合を示したが、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｃはシングルゲート構造やマルチゲート構造であってもよい。

図５は、本実施形態に係る光学センサＯＳと当該光学センサＯＳに接続されるセンサ回路との動作例を説明するための図である。光学センサＯＳは、図５に示す指紋撮像期間Ｐ１において指紋の撮像（検出動作）を行う。図５に示すように、指紋撮像期間Ｐ１は、リセット期間Ｐ１１と、露光期間Ｐ１２と、リード期間Ｐ１３とを含む。なお、ここでは図示を省略しているが、光学センサＯＳの一方の電極には、リセット期間Ｐ１１、露光期間Ｐ１２、リード期間Ｐ１３に亘って、第２電圧Ｖｃｏｍ＿ＦＰＳが供給される。

リセット期間Ｐ１１は、ノードＮ１の電位をリセットする期間である。時刻ｔ０においてリセット期間Ｐ１１が開始され、スイッチング素子ＳＷ２Ａが第１走査線ＳＧＬ１から供給される走査信号に応じてオンになると、ノードＮ１の電位は、第１給電線ＳＰＬ１を通じて供給される第１電圧ＶＰＰ１によりＶＰＰ１にリセットされる。時刻ｔ１において、スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになると、検出信号Ｖｄｅｔ１がセンサ用信号線ＳＳＬに出力される。検出信号Ｖｄｅｔ１の電位は、ＶＰＰ１－Ｖｔｈ－Ｖｓｗ２ｃとなる。なお、Ｖｔｈは、ソースフォロワトランジスタであるスイッチング素子ＳＷ２Ｂのしきい値電圧であり、Ｖｓｗ２ｃは、スイッチング素子ＳＷ２Ｃのオン抵抗に起因して発生する電圧降下である。

時刻ｔ２においてリセット期間Ｐ１１が終了し露光期間Ｐ１２が開始されると、スイッチング素子ＳＷ２Ａはオフになる。露光期間Ｐ１２が開始されると、ノードＮ１の電位は、光学センサＯＳに入射した光量（指で反射された光）に応じて徐々に低下し、ＶＰＰ１－ΔＶｏｓとなる。なお、ΔＶｏｓは、光学センサＯＳに光が入射することで発生する電圧降下である。露光期間Ｐ１２中の時刻ｔ３において、スイッチング素子ＳＷ２Ｃはオフとなる。

時刻ｔ４において露光期間Ｐ１２が終了しリード期間Ｐ１３が開始されると、スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになり、検出信号Ｖｄｅｔ２がセンサ用信号線ＳＳＬに出力される。検出信号Ｖｄｅｔ２の電位は、ＶＰＰ１－Ｖｔｈ－Ｖｓｗ２ｃ－ΔＶｏｓとなる。つまり、検出信号Ｖｄｅｔ２の電位は、上記した検出信号Ｖｄｅｔ１の電位よりΔＶｏｓだけ低下している。時刻ｔ５においてリード期間Ｐ１３は終了する。

コントローラＣＴ（またはドライバＩＣ５）は、検出信号Ｖｄｅｔ１の電位と、検出信号Ｖｄｅｔ２の電位とを比較し、その差分（つまり、ΔＶｏｓ）に基づいて、光学センサＯＳに入射した光を検出することができる。なお、図５では、１つの光学センサＯＳと１つのセンサ回路との動作例を示したが、全ての光学センサＯＳと全てのセンサ回路とは同様に動作することが可能である。コントローラＣＴ（またはドライバＩＣ５）は、全ての光学センサＯＳから得られる上記した差分の面内分布を解析することで、指の凹凸（指紋）や血管像（静脈パターン）等を検出することができる。

図６は、第１基板ＳＵＢ１の概略構成例を示す断面図である。第１基板ＳＵＢ１は、透明な第１基材１０と、絶縁層１１，１２，１３，１４，１５，１６，１７と、配向膜ＡＬとを備えている。

第１基材１０は、例えばガラス基板や樹脂基板である。絶縁層１１，１２，１４，１７は、無機材料で形成される。絶縁層１３，１５，１６は、有機材料で形成される。絶縁層１１，１２，１３，１４，１５，１６，１７と、配向膜ＡＬとは、第１基材１０の上方において、この順で第３方向Ｚに積層されている。

第１基板ＳＵＢ１は、画像表示に関わる要素として、信号線ＳＬと、走査線ＧＬと、スイッチング素子ＳＷ１と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、給電線ＰＬとを備えている。画素電極ＰＥおよびスイッチング素子ＳＷ１は、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに対して設けられている。共通電極ＣＥは、例えば複数の画素ＰＸに亘って設けられている。

スイッチング素子ＳＷ１は、半導体層ＳＣ１を含む。半導体層ＳＣ１は、第１基材１０と絶縁層１１の間に配置されている。走査線ＧＬは、絶縁層１１，１２の間に配置され、半導体層ＳＣ１と対向している。なお、走査線ＧＬは絶縁層１１，１２の間ではなく、別の層に配置されてもよい。信号線ＳＬは、絶縁層１２，１３の間に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣ１に接触している。

中継電極Ｒ１は、絶縁層１２，１３の間、つまり、信号線ＳＬと同層に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ２を通じて半導体層ＳＣ１と接触している。中継電極Ｒ２は、絶縁層１３，１４の間に配置され、絶縁層１３を貫通するコンタクトホールＣＨ３を通じて中継電極Ｒ１に接触している。中継電極Ｒ３は、絶縁層１４，１５の間に配置され、絶縁層１４を貫通するコンタクトホールＣＨ４を通じて中継電極Ｒ２に接触している。中継電極Ｒ４は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ５を通じて中継電極Ｒ３に接触している。中継電極Ｒ５は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ６を通じて中継電極Ｒ４に接触している。

画素電極ＰＥは、絶縁層１７と配向膜ＡＬの間に配置され、絶縁層１７を貫通するコンタクトホールＣＨ７を通じて中継電極Ｒ５に接触している。給電線ＰＬは、絶縁層１５，１６の間、つまり、中継電極Ｒ４と同層に配置されている。共通電極ＣＥは、絶縁層１６，１７の間、つまり、中継電極Ｒ５と同層に配置され、絶縁層１６を貫通するコンタクトホールＣＨ８を通じて給電線ＰＬに接触している。

給電線ＰＬには、コモン電圧Ｖｃｏｍが供給される。コモン電圧Ｖｃｏｍは、共通電極ＣＥに供給される。信号線ＳＬには映像信号が供給され、走査線ＧＬには走査信号が供給される。走査線ＧＬに走査信号が供給されたときに、信号線ＳＬの映像信号が半導体層ＳＣ１および中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を通じて画素電極ＰＥに供給される。このとき、画素電極ＰＥと共通電極ＣＥとの間には、映像信号に応じた画素電極ＰＥの電位と、共通電極ＣＥの電位Ｖｃｏｍとの電位差に起因した電界が発生し、この電界が液晶層ＬＣに作用する。

第１基板ＳＵＢ１は、光学センサＯＳに関わる要素として、スイッチング素子ＳＷ２と、センサ用走査線ＳＧＬと、中継電極Ｒ６，Ｒ７，Ｒ８，Ｒ９と、第２給電線ＳＰＬ２と、第３給電線ＳＰＬ３（コリメート層ＣＬ）とを備えている。また、光学センサＯＳは、第１電極Ｅ１（下部電極）と、第２電極Ｅ２（上部電極）と、光電変換素子ＰＣとを備えている。

なお、図６では、説明の便宜上、光学センサＯＳに関わる複数のスイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃに関係する要素をスイッチング素子ＳＷ２と表している。また、図６では、スイッチング素子ＳＷ２のゲート電極として機能する要素をセンサ走査線ＳＧＬと表している。図６では、スイッチング素子ＳＷ２のソース電極として機能する要素を中継電極Ｒ７と表している。図６では、スイッチング素子ＳＷ２のドレイン電極として機能する要素を中継電極Ｒ６と表している。さらに、図６では、光学センサＯＳに関わる要素の全てではなく、その一部を図示している。

光電変換素子ＰＣは、第１基材１０に対向する第１面Ｆ１と、液晶層ＬＣに対向する第２面Ｆ２とを有している。光電変換素子ＰＣの第２面Ｆ２が光学センサＯＳの上面に相当する。光電変換素子ＰＣは、絶縁層１３，１４の間に位置している。第１電極Ｅ１は、光電変換素子ＰＣと絶縁層１３の間に配置され、第１面Ｆ１に接触している。第１電極Ｅ１の外周部は、光電変換素子ＰＣから突出しており、絶縁層１４によって覆われている。第１電極Ｅ１は、光電変換素子ＰＣの下方において絶縁層１３を貫通するコンタクトホールＣＨ９を通じて中継電極Ｒ６に接触している。第２電極Ｅ２は、光電変換素子ＰＣと絶縁層１４の間に配置され、第２面Ｆ２に接触している。第２電極Ｅ２は、光電変換素子ＰＣの上方において絶縁層１４を貫通するコンタクトホールＣＨ１０を通じて第２給電線ＳＰＬ２に接触している。

第２給電線ＳＰＬ２は、絶縁層１４，１５の間に配置され、絶縁層１４を貫通するコンタクトホールＣＨ１０を通じて第２電極Ｅ２に接触している。第２給電線ＳＰＬ２には第２電圧Ｖｃｏｍ＿ＦＰＳが供給され、第２電極Ｅ２には第２給電線ＳＰＬ２を通じて第２電圧Ｖｃｏｍ＿ＦＰＳが供給される。

スイッチング素子ＳＷ２は、半導体層ＳＣ２を含む。半導体層ＳＣ２は、第１基材１０と絶縁層１１の間に配置されている。センサ走査線ＳＧＬは、絶縁層１１，１２の間に配置され、半導体層ＳＣ２と対向している。なお、センサ走査線ＳＧＬは絶縁層１１，１２の間ではなく、別の層に配置されてもよい。

中継電極Ｒ６は、絶縁層１２，１３の間に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１１を通じて半導体層ＳＣ２と接触している。中継電極Ｒ７は、絶縁層１２，１３の間、つまり、中継電極Ｒ６と同層に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１２を通じて半導体層ＳＣ２と接触している。中継電極Ｒ８は、絶縁層１３，１４の間、つまり、第１電極Ｅ１と同層に配置され、絶縁層１３を貫通するコンタクトホールＣＨ１３を通じて中継電極Ｒ７に接触している。中継電極Ｒ９は、絶縁層１４，１５の間、つまり、第２給電線ＳＰＬ２と同層に配置され、絶縁層１４を貫通するコンタクトホールＣＨ１４を通じて中継電極Ｒ８に接触している。

第３給電線ＳＰＬ３は、絶縁層１５，１６の間、つまり、給電線ＰＬと同層に配置され、絶縁層１５を貫通するコンタクトホールＣＨ１５を通じて中継電極Ｒ９に接触している。第３給電線ＳＰＬ３には、第３電圧ＶＰＰ２が供給される。第３給電線ＳＰＬ３は、第３電圧ＶＰＰ２を供給する他に、コリメート層ＣＬとしても機能する。つまり、第３給電線ＳＰＬ３の一部が、コリメート層ＣＬであり、第３給電線ＳＰＬ３は、光電変換素子ＰＣの第２面Ｆ２と重なる位置に開口ＯＰを有している。

信号線ＳＬ、中継電極Ｒ１，Ｒ６，Ｒ７は、同じ金属材料で形成されている。第１電極Ｅ１および中継電極Ｒ２，Ｒ８は、同じ金属材料で形成されている。第２給電線ＳＰＬ２と、中継電極Ｒ３，Ｒ９とは、同じ金属材料で形成されている。給電線ＰＬと、第３給電線ＳＰＬ３（コリメート層ＣＬ）と、中継電極Ｒ４とは、同じ金属材料で形成されている。第２電極Ｅ２と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ５とは、ＩＴＯ（Indium Tin Oxide）等の透明導電材料で形成されている。

金属材料で形成された第１電極Ｅ１は、遮光層としても機能し、下方からの光の光電変換素子ＰＣへの入射を抑制している。光電変換素子ＰＣは、例えばフォトダイオードであり、入射する光に応じた検出信号Ｖｄｅｔを出力する。光電変換素子ＰＣとしては、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードを用いることができる。この種のフォトダイオードは、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を有している。ｐ型半導体層は第２電極Ｅ２側に位置し、ｎ型半導体層は第１電極Ｅ１側に位置し、ｉ型半導体層はｐ型半導体層とｎ型半導体層との間に位置している。

ｐ型半導体層、ｉ型半導体層およびｎ型半導体層は、例えばアモルファスシリコン（ａ－Ｓｉ）によって形成されている。なお、半導体層の材料はこれに限定されず、アモルファスシリコンが多結晶シリコンや微結晶シリコン等に置換されてもよいし、多結晶シリコンがアモルファスシリコンや微結晶シリコン等に置換されてもよい。
また、ＰＩＮフォトダイオードに代えて、ＯＰＤ（Ｏｒｇａｎｉｃ Ｐｈｏｔｏ ｄｉｏｄｅ）を用いるものであってもよい。

センサ用走査線ＳＧＬには、センサＯＳによる検出を実施すべきタイミングで走査信号が供給される。センサ用走査線ＳＧＬに走査信号が供給されたとき、光電変換素子ＰＣにて生成される検出信号Ｖｄｅｔが、図６においては図示が省略されたセンサ用信号線ＳＳＬに出力される。センサ用信号線ＳＳＬに出力された検出信号Ｖｄｅｔは、ドライバＩＣ５に出力される。

図７は、第１基板ＳＵＢ１に適用し得る要素であって、図６に示した第１基材１０から絶縁層１３の間に配置される要素を概略的に示す平面図である。なお、図７では、スイッチング素子ＳＷ２Ａに関係する要素の符号の末尾に「Ａ」を付し、スイッチング素子ＳＷ２Ｂに関係する要素の符号の末尾に「Ｂ」を付し、スイッチング素子ＳＷ２Ｃに関係する要素の符号の末尾に「Ｃ」を付している。

走査線ＧＬ、第１走査線ＳＧＬ１、第２走査線ＳＧＬ２はそれぞれ、第１方向Ｘに沿って延出し、第２方向Ｙに沿って並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、第２方向Ｙに隣接して並んでいる。第１走査線ＳＧＬ１および第２走査線ＳＧＬ２は、隣接する２つの走査線ＧＬの間に配置される。

赤色の副画素ＳＰ１に対応する信号線ＳＬＲ、緑色の副画素ＳＰ２に対応する信号線ＳＬＧ、青色の副画素ＳＰ３に対応する信号線ＳＬＢは、屈曲しながら第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。

第２方向Ｙに沿って隣接して並ぶ２つの走査線ＧＬと、第１方向Ｘに沿って隣接して並ぶ２つの信号線ＳＬとによって囲まれる領域に、副画素ＳＰ１，ＳＰ２，ＳＰ３は配置される。副画素ＳＰ１，ＳＰ２，ＳＰ３はそれぞれ、第２走査線ＳＧＬ２および第１走査線ＳＧＬ１と、隣接する２つの信号線ＳＬとによって囲まれた開口部を有している。

第１走査線ＳＧＬ１は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は、スイッチング素子ＳＷ２Ａのゲート電極として機能する。スイッチング素子ＳＷ２Ａのゲート電極と平面視において重畳する領域には、半導体層ＳＣ２Ａが配置されている。

半導体層ＳＣ２Ａは、副画素ＳＰ３の開口部と、副画素ＳＰ１の開口部とに跨って配置され、その一部が副画素ＳＰ３に対応する信号線ＳＬＢと重なっている。副画素ＳＰ１の開口部であって、半導体層ＳＣ２Ａと重なる位置には、スイッチング素子ＳＷ２Ａのソース電極として機能する島状の中継電極Ｒ７Ａが配置される。中継電極Ｒ７Ａは、コンタクトホールＣＨ１２Ａを通じて半導体層ＳＣ２Ａに接触している。副画素ＳＰ３の開口部であって、半導体層ＳＣ２Ａと重なる位置には、スイッチング素子ＳＷ２Ａのドレイン電極として機能する島状の中継電極Ｒ６Ａが配置される。中継電極Ｒ６Ａは、コンタクトホールＣＨ１１Ａを通じて半導体層ＳＣ２Ａに接触している。

中継電極Ｒ６Ａは、コンタクトホールＣＨ２１Ａを通じてスイッチング素子ＳＷ２Ｂのゲート電極として機能する第１ゲート電極ＧＥ１に接触している。コンタクトホールＣＨ２１は、絶縁層１２を貫通する貫通孔であり、中継電極Ｒ６，Ｒ７と同層に位置する要素と、第１走査線ＳＧＬ１および第２走査線ＳＧＬ２と同層に位置する要素とを接触させる。

第１ゲート電極ＧＥ１は、副画素ＳＰ３の開口部と、副画素ＳＰ２の開口部とに跨って配置され、その一部が副画素ＳＰ２に対応する信号線ＳＬＧと重なっている。副画素ＳＰ２の開口部において、第１ゲート電極ＧＥ１と平面視において重畳する領域には、半導体層ＳＣ２Ｂが配置されている。

半導体層ＳＣ２Ｂと重なる位置には、スイッチング素子ＳＷ２Ｂのソース電極として機能する島状の中継電極Ｒ７Ｂが配置される。中継電極Ｒ７Ｂは、コンタクトホールＣＨ１２Ｂを通じて半導体層ＳＣ２Ｂに接触している。半導体層ＳＣ２Ｂと重なる位置には、スイッチング素子ＳＷ２Ｂのドレイン電極として機能する島状の中継電極Ｒ６Ｂが配置される。中継電極Ｒ６Ｂは、コンタクトホールＣＨ１１Ｂを通じて半導体層ＳＣ２Ｂに接触している。

中継電極Ｒ６Ｂは、コンタクトホールＣＨ２１Ｂを通じて第２ゲート電極ＧＥ２に接触している。第２ゲート電極ＧＥ２は、副画素ＳＰ２の開口部と、副画素ＳＰ３の開口部とに跨って配置され、その一部が副画素ＳＰ２に対応する信号線ＳＬＧと重なっている。スイッチング素子ＳＷ２Ｂと、スイッチング素子ＳＷ２Ｃとは、第２ゲート電極ＧＥ２によって接続されている。

第２走査線ＳＧＬ２は、第２方向Ｙに沿って延出する分岐部（凸部）を有している。この分岐部は、スイッチング素子ＳＷ２Ｃのゲート電極として機能する。スイッチング素子ＳＷ２Ｃのゲート電極と平面視において重畳する領域には、半導体層ＳＣ２Ｃが配置されている。

半導体層ＳＣ２Ｃは、副画素ＳＰ３の開口部と、副画素ＳＰ１の開口部とに跨って配置され、その一部が副画素ＳＰ３に対応する信号線ＳＬＢと重なっている。副画素ＳＰ３の開口部であって、半導体層ＳＣ２Ｃと重なる位置には、スイッチング素子ＳＷ２Ｃのソース電極として機能する島状の中継電極Ｒ７Ｃが配置される。中継電極Ｒ７Ｃは、コンタクトホールＣＨ１２Ｃを通じて半導体層ＳＣ２Ｃに接触している。また、中継電極Ｒ７Ｃは、コンタクトホールＣＨ２１Ｃを通じて第２ゲート電極ＧＥ２と接触している。

副画素ＳＰ１の開口部であって、半導体層ＳＣ２Ｃと重なる位置には、スイッチング素子ＳＷ２Ｃのドレイン電極として機能する島状の中継電極Ｒ６Ｃが配置される。中継電極Ｒ６Ｃは、コンタクトホールＣＨ１１Ｃを通じて半導体層ＳＣ２Ｃに接触している。

なお、第１走査線ＳＧＬ１と走査線ＧＬとの間の開口部には、画像表示に関わる要素として、スイッチング素子ＳＷ１が配置されている。スイッチング素子ＳＷ１に含まれる半導体層ＳＣ１は、コンタクトホールＣＨ１を通じて対応する色の信号線ＳＬに接触している。また、スイッチング素子ＳＷ１に含まれる半導体層ＳＣ１は、コンタクトホールＣＨ２を通じて中継電極Ｒ１に接触している。

図８は、第１基板ＳＵＢ１に適用し得る要素であって、図６に示した絶縁層１３，１４の間に配置された要素を概略的に示す平面図である。図８においては位置関係を分かりやすくするために、図７に示した走査線ＧＬ、信号線ＳＬ（ＳＬＲ，ＳＬＧ，ＳＬＢ）、第１走査線ＳＧＬ１および第２走査線ＳＧＬ２も一部簡略化して示している。

副画素ＳＰ１の開口部には、島状の中継電極Ｒ８Ａが配置される。中継電極Ｒ８Ａは、コンタクトホールＣＨ１３Ａを通じて下層の中継電極Ｒ７Ａと接触している。

また、副画素ＳＰ１の開口部には、島状の中継電極Ｒ１１が配置される。中継電極Ｒ１１は、絶縁層１３，１４の間、つまり、中継電極Ｒ８や第１電極Ｅ１と同層に配置され、コンタクトホールＣＨ２２を通じて下層の中継電極Ｒ６Ｃと接触している。コンタクトホールＣＨ２２は、絶縁層１３を貫通する貫通孔であり、中継電極Ｒ１１と中継電極Ｒ６Ｃとを接触させる。

副画素ＳＰ２の開口部には、島状の中継電極Ｒ８Ｂが配置される。中継電極Ｒ８Ｂは、コンタクトホールＣＨ１３Ｂを通じて下層の中継電極Ｒ７Ｂと接触している。

副画素ＳＰ３の開口部には光学センサＯＳの第１電極Ｅ１が配置されている。第１電極Ｅ１は、コンタクトホールＣＨ９を通じて下層の中継電極Ｒ６Ａに接触している。

なお、第１走査線ＳＧＬ１と走査線ＧＬとの間の開口部には、画像表示に関わる要素として、信号線ＳＬＲ，ＳＬＧ，ＳＬＢのそれぞれに対応する島状の中継電極Ｒ２が配置される。中継電極Ｒ２は、コンタクトホールＣＨ３を通じて下層の中継電極Ｒ１と接触している。

図９は、第１基板ＳＵＢ１に適用し得る要素であって、図６に示した絶縁層１４，１５の間に配置された要素を概略的に示す平面図である。図９においても位置関係を分かりやすくするために、図７に示した走査線ＧＬ、第１走査線ＳＧＬ１および第２走査線ＳＧＬ２を一部簡略化して示している。

第１給電線ＳＰＬ１、第２給電線ＳＰＬ２、センサ用信号線ＳＳＬは、屈曲しながら第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。第１給電線ＳＰＬ１は、赤色の副画素ＳＰ１に対応する信号線ＳＬＲと平面視において重なっている。第２給電線ＳＰＬ２は、緑色の副画素ＳＰ２に対応する信号線ＳＬＧと平面視において重なっている。センサ用信号線ＳＳＬは、青色の副画素ＳＰ３に対応する信号線ＳＬＢと平面視において重なっている。

センサ用信号線ＳＳＬは、副画素ＳＰ１の開口部に向けて第１方向Ｘに沿って延出する分岐部（凸部）ＳＳＬ１を有しており、この分岐部ＳＳＬ１において、コンタクトホールＣＨ２３を通じて下層の中継電極Ｒ１１と接触している。コンタクトホールＣＨ２３は、絶縁層１４を貫通する貫通孔であり、分岐部ＳＳＬ１と中継電極Ｒ１１とを接触させる。これにより、センサ用信号線ＳＳＬとスイッチング素子ＳＷ２Ｃとが電気的に接続され、検出信号Ｖｄｅｔをセンサ用信号線ＳＳＬに出力することができる。

第１給電線ＳＰＬ１は、副画素ＳＰ１の開口部に向けて第１方向Ｘに沿って延出する分岐部（凸部）ＳＰＬ１１を有しており、この分岐部ＳＰＬ１１において、コンタクトホールＣＨ１４Ａを通じて下層の中継電極Ｒ８Ａと接触している。これにより、第１給電線ＳＰＬ１とスイッチング素子ＳＷ２Ａとが電気的に接続され、第１電圧ＶＰＰ１をスイッチング素子ＳＷ２Ａに供給することができる。

副画素ＳＰ２の開口部には、島状の中継電極Ｒ９Ｂが配置される。中継電極Ｒ９Ｂは、絶縁層１４，１５の間、つまり、第１給電線ＳＰＬ１や第２給電線ＳＰＬ２、センサ用信号線ＳＳＬと同層に配置され、コンタクトホールＣＨ１４Ｂを通じて下層の中継電極Ｒ８Ｂと接触している。

副画素ＳＰ３の開口部に配置される第１電極Ｅ１の上には、光電変換素子ＰＣが配置されている。光電変換素子ＰＣの上には、光学センサＯＳの第２電極Ｅ２が配置されている。光学センサＯＳは、第２給電線ＳＰＬ２と平行に延びる長軸と、当該長軸と直交する短軸とを有した長円形状を有している。このため、光電変換素子ＰＣ、第１電極Ｅ１および第２電極Ｅ２は、第２給電線ＳＰＬ２と平行に延びる長軸と、当該長軸と直交する短軸とを有した長円形に形成されている。

第２給電線ＳＰＬ２は、副画素ＳＰ３の開口部に向けて第１方向Ｘに沿って延出する分岐部（凸部）ＳＰＬ２１を有しており、この分岐部ＳＰＬ２１において、コンタクトホールＣＨ１０を通じて光学センサＯＳの第２電極Ｅ２と接触している。これにより、第２給電線ＳＰＬ２と光学センサＯＳとが電気的に接続され、第２電圧Ｖｃｏｍ＿ＦＰＳを光学センサＯＳに供給することができる。

なお、第１走査線ＳＧＬ１と走査線ＧＬとの間の開口部には、画像表示に関わる要素として、信号線ＳＬＲ，ＳＬＧ，ＳＬＢのそれぞれに対応する島状の中継電極Ｒ３が配置される。中継電極Ｒ３は、コンタクトホールＣＨ４を通じて下層の中継電極Ｒ２と接触している。

図１０は、第１基板ＳＵＢ１に適用し得る要素であって、図６に示した絶縁層１５，１６の間に配置された要素を概略的に示す平面図である。図１０においても位置関係を分かりやすくするために、図７に示した走査線ＧＬ、第１走査線ＳＧＬ１および第２走査線ＳＧＬ２を一部簡略化して示している。

タッチ検出線ＴＬ１，ＴＬ２、第３給電線ＳＰＬ３は、屈曲しながら第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。タッチ検出線ＴＬ１は、青色の副画素ＳＰ３に対応する信号線ＳＬＢおよびセンサ用信号線ＳＳＬと平面視において重なっている。タッチ検出線ＴＬ２は、赤色の副画素ＳＰ１に対応する信号線ＳＬＲおよび第１給電線ＳＰＬ１と平面視において重なっている。第３給電線ＳＰＬ３は、緑色の副画素ＳＰ２に対応する信号線ＳＬＧおよび第２給電線ＳＰＬ２と平面視において重なっている。

第３給電線ＳＰＬ３は、副画素ＳＰ３の開口部において光電変換素子ＰＣの外周と重なる長円形の第１分岐部ＳＰＬ３１を有している。第１分岐部ＳＰＬ３１のサイズは、光電変換素子ＰＣのサイズよりも大きい。第１分岐部ＳＰＬ３１はコリメート層ＣＬに相当し、当該コリメート層ＣＬは、円形の開口ＯＰを有している。コリメート層ＣＬ（第１分岐部ＳＰＬ３１）は、開口ＯＰにおいて液晶層ＬＣ側からの光を透過し、その他の部分において液晶層ＬＣ側からの光を遮断する。

第３給電線ＳＰＬ３は、長円形のコリメート層ＣＬの他に、副画素ＳＰ２の開口部に向けて第１方向Ｘに沿って延出する第２分岐部（凸部）ＳＰＬ３２を有している。第３給電線ＳＰＬ３は、この第２分岐部ＳＰＬ３２において、副画素ＳＰ２の開口部に配置された中継電極Ｒ９ＢとコンタクトホールＣＨ１５Ｂを通じて接触している。これにより、第３給電線ＳＰＬ３とスイッチング素子ＳＷ２Ｂとが電気的に接続され、第３電圧ＶＰＰ２をスイッチング素子ＳＷ２Ｂに供給することができる。

タッチ検出線ＴＬ１，ＴＬ２は、センサ電極Ｒｘでのセンシング結果に対応したセンサ信号をドライバＩＣ５に出力する。タッチ検出線ＴＬ２は、第３給電線ＳＰＬ３から副画素ＳＰ２の開口部側に分岐した第２分岐部ＳＰＬ３２と対向する位置において、副画素ＳＰ２の開口部とは反対側に凹んだ形状を有している。つまり、タッチ検出線ＴＬ２は、第２分岐部ＳＰＬ３２と対向する位置において、当該第２分岐部ＳＰＬ３２から離間するように凹んだ凹部ＴＬ２１を有している。これによれば、タッチ検出線ＴＬ２と第２分岐部ＳＰＬ３２とが接触し、ショートしてしまうことを抑止することができる。

なお、第１走査線ＳＧＬ１と走査線ＧＬとの間の開口部には、画像表示に関わる要素として、信号線ＳＬＲ，ＳＬＧ，ＳＬＢのそれぞれに対応する島状の中継電極Ｒ４が配置される。中継電極Ｒ４は、コンタクトホールＣＨ５を通じて下層の中継電極Ｒ３と接触している。

図１１は、信号線／センサ用信号線選択回路４の回路構成例を示す図である。
図１１に示すように、信号線／センサ用信号線選択回路４には、１つの第１配線Ｌ１に対して４つの第２配線Ｌ２＿Ｒ，Ｌ２＿Ｇ，Ｌ２＿Ｂ，Ｌ２＿ＦＰＳが設けられている。第１配線Ｌ１は、画素列毎に設けられる配線であり、表示モード時にはドライバＩＣ５から出力される映像信号Ｓｉｇ＿ＲＧＢを伝送し、検出動作時には検出信号ＶｄｅｔをドライバＩＣ５に伝送するための配線である。第２配線Ｌ２＿Ｒは、所定の画素列に位置する各画素ＰＸに含まれる赤色の副画素ＳＰ１に映像信号Ｓｉｇ＿Ｒを伝送するための配線である。第２配線Ｌ２＿Ｇは、所定の画素列に位置する各画素ＰＸに含まれる緑色の副画素ＳＰ２に映像信号Ｓｉｇ＿Ｇを伝送するための配線である。第２配線Ｌ２＿Ｂは、所定の画素列に位置する各画素ＰＸに含まれる青色の副画素ＳＰ３に映像信号Ｓｉｇ＿Ｂを伝送するための配線である。第２配線Ｌ２＿ＦＰＳは、光学センサＯＳから出力される検出信号Ｖｄｅｔを伝送するための配線である。

信号線／センサ用信号線選択回路４には、１つの第１配線Ｌ１に対して４つのスイッチング素子ＳＷが設けられている。より詳しくは、奇数番目の画素列に対応する１つの第１配線Ｌ１＿ｏｄｄに対して４つのスイッチング素子ＳＷ１１～ＳＷ１４が設けられ、偶数番目の画素列に対応する１つの第１配線Ｌ１＿ｅｖｅｎに対して４つのスイッチング素子ＳＷ２１～ＳＷ２４が設けられている。スイッチング素子ＳＷ１１～ＳＷ１４，ＳＷ２１～ＳＷ２４はそれぞれ、ｎ型ＴＦＴとｐ型ＴＦＴとを有している。ｎ型ＴＦＴは、いわゆるｎＭＯＳ（ｎ型半導体）であり、正の制御信号ＡＳＷでオンされ、主に、負の信号を伝送する際にオンされる。ｐ型ＴＦＴは、いわゆるｐＭＯＳ（ｐ型半導体）であり、負の制御信号ｘＡＳＷでオンされ、主に、正の信号を伝送する際にオンされる。但し、伝送される信号の極性とは関係なく、ｎ型ＴＦＴとｐ型ＴＦＴの両方がオンされても構わない。

スイッチング素子ＳＷ１１は、第１配線Ｌ１＿ｏｄｄと、奇数番目の画素列に位置する各画素ＰＸに含まれる赤色の副画素ＳＰ１に映像信号Ｓｉｇ＿Ｒ１を伝送するための第２配線Ｌ２＿Ｒ１と、ドライバＩＣ５から出力される正の制御信号ＡＳＷ１を伝送するための選択制御信号線Ｌｓｅｌ１と、ドライバＩＣ５から出力される負の制御信号ｘＡＳＷ１を伝送するための選択制御信号線Ｌｘｓｅｌ１とに接続されている。

スイッチング素子ＳＷ１２は、第１配線Ｌ１＿ｏｄｄと、偶数番目の画素列に位置する各画素ＰＸに含まれる緑色の副画素ＳＰ２に映像信号Ｓｉｇ＿Ｇ２を伝送するための第２配線Ｌ２＿Ｇ２と、ドライバＩＣ５から出力される正の制御信号ＡＳＷ２を伝送するための選択制御信号線Ｌｓｅｌ２と、ドライバＩＣ５から出力される負の制御信号ｘＡＳＷ２を伝送するための選択制御信号線Ｌｘｓｅｌ２とに接続されている。

スイッチング素子ＳＷ１３は、第１配線Ｌ１＿ｏｄｄと、奇数番目の画素列に位置する各画素ＰＸに含まれる青色の副画素ＳＰ３に映像信号Ｓｉｇ＿Ｂ１を伝送するための第２配線Ｌ２＿Ｂ１と、ドライバＩＣ５から出力される正の制御信号ＡＳＷ３を伝送するための選択制御信号線Ｌｓｅｌ３と、ドライバＩＣ５から出力される負の制御信号ｘＡＳＷ３を伝送するための選択制御信号線Ｌｘｓｅｌ３とに接続されている。

スイッチング素子ＳＷ１４は、第１配線Ｌ１＿ｏｄｄと、奇数番目の画素列に位置する光学センサＯＳから出力される検出信号Ｖｄｅｔ＿ＦＰＳ１を伝送するための第２配線Ｌ２＿ＦＰＳ１と、ドライバＩＣ５から出力される正の制御信号ＡＳＷ４を伝送するための選択制御信号線Ｌｓｅｌ４と、ドライバＩＣ５から出力される負の制御信号ｘＡＳＷ４を伝送するための選択制御信号線Ｌｘｓｅｌ４とに接続されている。

スイッチング素子ＳＷ２１は、第１配線Ｌ１＿ｅｖｅｎと、偶数番目の画素列に位置する各画素ＰＸに含まれる赤色の副画素ＳＰ１に映像信号Ｓｉｇ＿Ｒ２を伝送するための第２配線Ｌ２＿Ｒ２と、上記した選択制御信号線Ｌｓｅｌ１と、上記した選択制御信号線Ｌｘｓｅｌ１とに接続されている。

スイッチング素子ＳＷ２２は、第１配線Ｌ１＿ｅｖｅｎと、奇数番目の画素列に位置する各画素ＰＸに含まれる緑色の副画素ＳＰ２に映像信号Ｓｉｇ＿Ｇ１を伝送するための第２配線Ｌ２＿Ｇ１と、上記した選択制御信号線Ｌｓｅｌ２と、上記した選択制御信号線Ｌｘｓｅｌ２とに接続されている。

スイッチング素子ＳＷ２３は、第１配線Ｌ１＿ｅｖｅｎと、偶数番目の画素列に位置する各画素ＰＸに含まれる青色の副画素ＳＰ３に映像信号Ｓｉｇ＿Ｂ２を伝送するための第２配線Ｌ２＿Ｂ２と、上記した選択制御信号線Ｌｓｅｌ３と、上記した選択制御信号線Ｌｘｓｅｌ３とに接続されている。

スイッチング素子ＳＷ２４は、第１配線Ｌ１＿ｅｖｅｎと、偶数番目の画素列に位置する光学センサＯＳから出力される検出信号Ｖｄｅｔ＿ＦＰＳ２を伝送するための第２配線Ｌ２＿ＦＰＳ２と、上記した選択制御信号線Ｌｓｅｌ４と、上記した選択制御信号線Ｌｘｓｅｌ４とに接続されている。

図１２は、図１１に示すスイッチング素子ＳＷ１１～ＳＷ１４，ＳＷ２１～ＳＷ２４の概略構成例を示す平面図である。
まず、スイッチング素子ＳＷ１１，ＳＷ１３について説明する。
配線ＧＬＲ１＿ＡＳＷ１は、スイッチング素子ＳＷ１１のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＲ１＿ＡＳＷ１を通じて選択制御信号線Ｌｓｅｌ１に接続されている。また、配線ＧＬＢ１＿ＡＳＷ３は、スイッチング素子ＳＷ１３のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＢ１＿ＡＳＷ３を通じて選択制御信号線Ｌｓｅｌ３に接続されている。配線ＧＬＲ１＿ＡＳＷ１および配線ＧＬＢ１＿ＡＳＷ３と平面視において重なる領域には、１つの半導体層ＳＣ１１が配置されている。半導体層ＳＣ１１は、スイッチング素子ＳＷ１１，ＳＷ１３のｎ型ＴＦＴにおいて共用されている。配線ＧＬＲ１＿ＡＳＷ１と配線ＧＬＢ１＿ＡＳＷ３とは、半導体層ＳＣ１１と重なる領域において、第１方向Ｘに隣接して配置されている。

配線ＧＬＲ１＿ｘＡＳＷ１は、スイッチング素子ＳＷ１１のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＲ１＿ｘＡＳＷ１を通じて選択制御信号線Ｌｘｓｅｌ１に接続されている。また、配線ＧＬＢ１＿ｘＡＳＷ３は、スイッチング素子ＳＷ１３のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＢ１＿ｘＡＳＷ３を通じて選択制御信号線Ｌｘｓｅｌ３に接続されている。配線ＧＬＲ１＿ｘＡＳＷ１は、配線ＧＬＲ１＿ＡＳＷ１と第２方向Ｙに隣接して配置されている。配線ＧＬＢ１＿ｘＡＳＷ３は、配線ＧＬＢ１＿ＡＳＷ３と第２方向Ｙに隣接して配置されている。配線ＧＬＲ１＿ｘＡＳＷ１および配線ＧＬＢ１＿ｘＡＳＷ３と平面視において重なる領域には、１つの半導体層ＳＣ１２が配置されている。半導体層ＳＣ１２は、スイッチング素子ＳＷ１１，ＳＷ１３のｐ型ＴＦＴにおいて共用されている。配線ＧＬＲ１＿ｘＡＳＷ１と配線ＧＬＢ１＿ｘＡＳＷ３とは、半導体層ＳＣ１２と重なる領域において、第１方向Ｘに隣接して配置されている。

第２配線Ｌ２＿Ｒ１Ａは、スイッチング素子ＳＷ１１のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ１１のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｒ１Ａは、半導体層ＳＣ１１，ＳＣ１２と平面視において重なっている。第２配線Ｌ２＿Ｒ１Ａは、配線ＧＬＲ１＿ＡＳＷ１や配線ＧＬＲ１＿ｘＡＳＷ１より上層に配置され、平面視において配線ＧＬＲ１＿ＡＳＷ１と配線ＧＬＲ１＿ｘＡＳＷ１とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｒ１Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｒ１を通じて、配線ＧＬＲ１＿ＡＳＷ１および配線ＧＬＲ１＿ｘＡＳＷ１と同層に配置された第２配線Ｌ２＿Ｒ１Ｂに接続されている。第２配線Ｌ２＿Ｒ１Ｂは、配線ＧＬＲ１＿ＡＳＷ１と配線ＧＬＢ１＿ＡＳＷ３との間に配置され、第２方向Ｙに沿って延出している。

第２配線Ｌ２＿Ｂ１Ａは、スイッチング素子ＳＷ１３のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ１３のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｂ１Ａは、半導体層ＳＣ１１，ＳＣ１２と平面視において重なっている。第２配線Ｌ２＿Ｂ１Ａは、配線ＧＬＢ１＿ＡＳＷ３や配線ＧＬＢ１＿ｘＡＳＷ３より上層に配置され、平面視において配線ＧＬＢ１＿ＡＳＷ３と配線ＧＬＢ１＿ｘＡＳＷ３とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｂ１Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｂ１を通じて、配線ＧＬＢ１＿ＡＳＷ３および配線ＧＬＢ１＿ｘＡＳＷ３と同層に配置された第２配線Ｌ２＿Ｂ１Ｂに接続されている。第２配線Ｌ２＿Ｂ１Ｂは、配線ＧＬＢ１＿ＡＳＷ３と、後述する第２配線Ｌ２＿Ｇ２Ｂとの間に配置され、第２方向Ｙに沿って延出している。

第１配線Ｌ１Ａ＿ｏｄｄは、３つの分岐部Ｌ１＿１Ａ，Ｌ１＿１Ｂ，Ｌ１＿１Ｃを有している。分岐部Ｌ１＿１Ａは、スイッチング素子ＳＷ１１のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ１１のｐ型ＴＦＴのドレイン電極として機能する。また、分岐部Ｌ１＿１Ａは、スイッチング素子ＳＷ１３のｎ型ＴＦＴのソース電極としても機能し、かつ、スイッチング素子ＳＷ１３のｐ型ＴＦＴのドレイン電極としても機能する。分岐部Ｌ１＿１Ａは、半導体層ＳＣ１１，ＳＣ１２と平面視において重なっている。分岐部Ｌ１＿１Ａは、第２配線Ｌ２＿Ｒ１Ａと第２配線Ｌ２＿Ｂ１Ａとの間に配置され、第２方向Ｙに沿って延出している。第１配線Ｌ１Ａ＿ｏｄｄは、選択制御信号線Ｌｘｓｅｌと交差しないために、コンタクトホールＣＨＬ１Ａ＿ｏｄｄを通じて、配線ＧＬＲ１＿ｘＡＳＷ１および配線ＧＬＢ１＿ｘＡＳＷ３と同層に配置された第１配線Ｌ１Ｂ＿ｏｄｄに接続されている。第１配線Ｌ１Ｂ＿ｏｄｄは、配線ＧＬＢ１＿ｘＡＳＷ３と、後述する配線ＧＬＧ＿ｘＡＳＷ２との間に配置され、第２方向Ｙに沿って延出している。

次に、スイッチング素子ＳＷ１２について説明する。
配線ＧＬＧ＿ＡＳＷ２は、スイッチング素子ＳＷ１２，ＳＷ２２のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＧ＿ＡＳＷ２を通じて選択制御信号線Ｌｓｅｌ２に接続されている。配線ＧＬＧ＿ＡＳＷ２は、Ｕ字状に分岐した２つの分岐部ＧＬＧａ＿ＡＳＷ２，ＧＬＧｂ＿ＡＳＷ２を有しており、分岐部ＧＬＧａ＿ＡＳＷ２と平面視において重なる領域には、スイッチング素子ＳＷ１２のｎ型ＴＦＴを構成する半導体層ＳＣ１３が配置されている。また、分岐部ＧＬＧｂ＿ＡＳＷ２と平面視において重なる領域には、スイッチング素子ＳＷ２２のｎ型ＴＦＴを構成する半導体層ＳＣ２３が配置されている。２つの分岐部ＧＬＧａ＿ＡＳＷ２，ＧＬＧｂ＿ＡＳＷ２は、第１方向Ｘに隣接して配置されている。

配線ＧＬＧ＿ｘＡＳＷ２は、スイッチング素子ＳＷ１２，ＳＷ２２のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＧ＿ｘＡＳＷ２を通じて選択制御信号線Ｌｘｓｅｌ２に接続されている。配線ＧＬＧ＿ｘＡＳＷ２は、Ｕ字状に分岐した２つの分岐部ＧＬＧａ＿ｘＡＳＷ２，ＧＬＧｂ＿ｘＡＳＷ２を有しており、分岐部ＧＬＧａ＿ｘＡＳＷ２と平面視において重なる領域には、スイッチング素子ＳＷ１２のｐ型ＴＦＴを構成する半導体層ＳＣ１４が配置されている。また、分岐部ＧＬＧｂ＿ｘＡＳＷ２と平面視において重なる領域には、スイッチング素子ＳＷ２２のｐ型ＴＦＴを構成する半導体層ＳＣ２４が配置されている。２つの分岐部ＧＬＧａ＿ｘＡＳＷ２，ＧＬＧｂ＿ｘＡＳＷ２は、第１方向Ｘに隣接して配置されている。

第２配線Ｌ２＿Ｇ２Ａは、スイッチング素子ＳＷ１２のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ１２のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｇ２Ａは、半導体層ＳＣ１３，ＳＣ１４と平面視において重なっている。第２配線Ｌ２＿Ｇ２Ａは、配線ＧＬＧ＿ＡＳＷ２や配線ＧＬＧ＿ｘＡＳＷ２より上層に配置され、平面視において分岐部ＧＬＧａ＿ＡＳＷ２と分岐部ＧＬＧａ＿ｘＡＳＷ２とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｇ２Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｇ２を通じて、配線ＧＬＧ＿ＡＳＷ２および配線ＧＬＧ＿ｘＡＳＷ２と同層に配置された第２配線Ｌ２＿Ｇ２Ｂに接続されている。第２配線Ｌ２＿Ｇ２Ｂは、配線ＧＬＧ＿ＡＳＷ２と、第２配線Ｌ２＿Ｂ１Ｂとの間に配置され、第２方向Ｙに沿って延出している。

上記した第１配線Ｌ１Ａ＿ｏｄｄの分岐部Ｌ１＿１Ｂは、スイッチング素子ＳＷ１２のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ１２のｐ型ＴＦＴのドレイン電極として機能する。分岐部Ｌ１＿１Ｂは、半導体層ＳＣ１３，ＳＣ１４と平面視において重なっている。分岐部Ｌ１＿１Ｂは、第２配線Ｌ２＿Ｂ１Ａと、第２配線Ｌ２＿Ｇ２Ａとの間に配置され、第２方向Ｙに沿って延出している。

続いて、スイッチング素子ＳＷ１４について説明する。
配線ＧＬＦＰＳ１＿ＡＳＷ４は、スイッチング素子ＳＷ１４のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＦＰＳ１＿ＡＳＷ４を通じて選択制御信号線Ｌｓｅｌ４に接続されている。配線ＧＬＦＰＳ１＿ＡＳＷ４と平面視において重なる領域には、スイッチング素子ＳＷ１４のｎ型ＴＦＴを構成する半導体層ＳＣ１５が配置されている。

配線ＧＬＦＰＳ１＿ｘＡＳＷ４は、スイッチング素子ＳＷ１４のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＦＰＳ１＿ｘＡＳＷ４を通じて選択制御信号線Ｌｘｓｅｌ４に接続されている。配線ＧＬＦＰＳ１＿ｘＡＳＷ４と平面視において重なる領域には、スイッチング素子ＳＷ１４のｐ型ＴＦＴを構成する半導体層ＳＣ１６が配置されている。

第２配線Ｌ２＿ＦＰＳ１Ａは、スイッチング素子ＳＷ１４のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ１４のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿ＦＰＳ１Ａは、半導体層ＳＣ１５，ＳＣ１６と平面視において重なっている。第２配線Ｌ２＿ＦＰＳ１Ａは、配線ＧＬＦＰＳ１＿ＡＳＷ４や配線ＧＬＦＰＳ１＿ｘＡＳＷ４より上層に配置され、平面視において配線ＧＬＦＰＳ１＿ＡＳＷ４と配線ＧＬＦＰＳ１＿ｘＡＳＷ４とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿ＦＰＳ１Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿ＦＰＳ１を通じて、配線ＧＬＦＰＳ１＿ＡＳＷ４および配線ＧＬＦＰＳ１＿ｘＡＳＷ４と同層に配置された第２配線Ｌ２＿ＦＰＳ１Ｂに接続されている。第２配線Ｌ２＿ＦＰＳ１Ｂは、配線ＧＬＦＰＳ１＿ＡＳＷ４と、後述する第２配線Ｌ２＿ＦＰＳ２Ｂとの間に配置され、第２方向Ｙに沿って延出している。

上記した第１配線Ｌ１Ａ＿ｏｄｄの分岐部Ｌ１＿１Ｃは、スイッチング素子ＳＷ１４のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ１４のｐ型ＴＦＴのドレイン電極として機能する。分岐部Ｌ１＿１Ｃは、半導体層ＳＣ１５，ＳＣ１６と平面視において重なっている。分岐部Ｌ１＿１Ｃは、第２配線Ｌ２＿ＦＰＳ１Ａと、第２配線Ｌ２＿Ｒ１Ａとの間に配置され、第２方向Ｙに沿って延出している。

さらに、スイッチング素子ＳＷ２１，ＳＷ２３について説明する。
配線ＧＬＲ２＿ＡＳＷ１は、スイッチング素子ＳＷ２１のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＲ２＿ＡＳＷ１を通じて選択制御信号線Ｌｓｅｌ１に接続されている。また、配線ＧＬＢ２＿ＡＳＷ３は、スイッチング素子ＳＷ２３のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＢ２＿ＡＳＷ３を通じて選択制御信号線Ｌｓｅｌ３に接続されている。配線ＧＬＲ２＿ＡＳＷ１および配線ＧＬＢ２＿ＡＳＷ３と平面視において重なる領域には、１つの半導体層ＳＣ２１が配置されている。半導体層ＳＣ２１は、スイッチング素子ＳＷ２１，ＳＷ２３のｎ型ＴＦＴにおいて共用されている。配線ＧＬＲ２＿ＡＳＷ１と配線ＧＬＢ２＿ＡＳＷ３とは、半導体層ＳＣ２１と重なる領域において、第１方向Ｘに隣接して配置されている。

配線ＧＬＲ２＿ｘＡＳＷ１は、スイッチング素子ＳＷ２１のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＲ２＿ｘＡＳＷ１を通じて選択制御信号線Ｌｘｓｅｌ１に接続されている。また、配線ＧＬＢ２＿ｘＡＳＷ３は、スイッチング素子ＳＷ２３のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＢ２＿ｘＡＳＷ３を通じて選択制御信号線Ｌｘｓｅｌ３に接続されている。配線ＧＬＲ２＿ｘＡＳＷ１は、配線ＧＬＲ２＿ＡＳＷ１と第２方向Ｙに隣接して配置されている。配線ＧＬＢ２＿ｘＡＳＷ３は、配線ＧＬＢ２＿ＡＳＷ３と第２方向Ｙに隣接して配置されている。配線ＧＬＲ２＿ｘＡＳＷ１および配線ＧＬＢ２＿ｘＡＳＷ３と平面視において重なる領域には、１つの半導体層ＳＣ２２が配置されている。半導体層ＳＣ２２は、スイッチング素子ＳＷ２１，ＳＷ２３のｐ型ＴＦＴにおいて共用されている。配線ＧＬＲ２＿ｘＡＳＷ１と配線ＧＬＢ２＿ｘＡＳＷ３とは、半導体層ＳＣ２２と重なる領域において、第１方向Ｘに隣接して配置されている。

第２配線Ｌ２＿Ｒ２Ａは、スイッチング素子ＳＷ２１のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ２１のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｒ２Ａは、半導体層ＳＣ２１，ＳＣ２２と平面視において重なっている。第２配線Ｌ２＿Ｒ２Ａは、配線ＧＬＲ２＿ＡＳＷ１や配線ＧＬＲ２＿ｘＡＳＷ１より上層に配置され、平面視において配線ＧＬＲ２＿ＡＳＷ１と配線ＧＬＲ２＿ｘＡＳＷ１とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｒ２Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｒ２を通じて、配線ＧＬＲ２＿ＡＳＷ１および配線ＧＬＲ２＿ｘＡＳＷ１と同層に配置された第２配線Ｌ２＿Ｒ２Ｂに接続されている。第２配線Ｌ２＿Ｒ２Ｂは、配線ＧＬＲ２＿ＡＳＷ１と配線ＧＬＢ２＿ＡＳＷ３との間に配置され、第２方向Ｙに沿って延出している。

第２配線Ｌ２＿Ｂ２Ａは、スイッチング素子ＳＷ２３のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ２３のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｂ２Ａは、半導体層ＳＣ２１，ＳＣ２２と平面視において重なっている。第２配線Ｌ２＿Ｂ２Ａは、配線ＧＬＢ２＿ＡＳＷ３や配線ＧＬＢ２＿ｘＡＳＷ３より上層に配置され、平面視において配線ＧＬＢ２＿ＡＳＷ３と配線ＧＬＢ２＿ｘＡＳＷ３とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｂ２Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｂ２を通じて、配線ＧＬＢ２＿ＡＳＷ３および配線ＧＬＢ２＿ｘＡＳＷ３と同層に配置された第２配線Ｌ２＿Ｂ２Ｂに接続されている。第２配線Ｌ２＿Ｂ２Ｂは、配線ＧＬＢ２＿ＡＳＷ３と、第２配線Ｌ２＿Ｇ１Ｂとの間に配置され、第２方向Ｙに沿って延出している。

第１配線Ｌ１Ａ＿ｅｖｅｎは、３つの分岐部Ｌ１＿２Ａ，Ｌ１＿２Ｂ，Ｌ１＿２Ｃを有している。分岐部Ｌ１＿２Ａは、スイッチング素子ＳＷ２１のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ２１のｐ型ＴＦＴのドレイン電極として機能する。また、分岐部Ｌ１＿２Ａは、スイッチング素子ＳＷ２３のｎ型ＴＦＴのソース電極としても機能し、かつ、スイッチング素子ＳＷ２３のｐ型ＴＦＴのドレイン電極としても機能する。分岐部Ｌ１＿２Ａは、半導体層ＳＣ２１，ＳＣ２２と平面視において重なっている。分岐部Ｌ１＿２Ａは、第２配線Ｌ２＿Ｒ２Ａと第２配線Ｌ２＿Ｂ２Ａとの間に配置され、第２方向Ｙに沿って延出している。第１配線Ｌ１＿２Ａは、選択制御信号線Ｌｘｓｅｌと交差しないために、コンタクトホールＣＨＬ１＿ｅｖｅｎを通じて、配線ＧＬＲ２＿ｘＡＳＷ１および配線ＧＬＢ２＿ｘＡＳＷ３と同層に配置された第１配線Ｌ１Ｂ＿ｅｖｅｎに接続されている。第１配線Ｌ１Ｂ＿ｅｖｅｎは、配線ＧＬＢ２＿ｘＡＳＷ３と、配線ＧＬＧ＿ｘＡＳＷ２との間に配置され、第２方向Ｙに沿って延出している。

さらに、スイッチング素子ＳＷ２２について説明する。
第２配線Ｌ２＿Ｇ１Ａは、スイッチング素子ＳＷ２２のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ２２のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿Ｇ１Ａは、半導体層ＳＣ２３，ＳＣ２４と平面視において重なっている。第２配線Ｌ２＿Ｇ１Ａは、配線ＧＬＧ＿ＡＳＷ２や配線ＧＬＧ＿ｘＡＳＷ２より上層に配置され、平面視において分岐部ＧＬＧｂ＿ＡＳＷ２と分岐部ＧＬＧｂ＿ｘＡＳＷ２とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿Ｇ１Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿Ｇ１を通じて、配線ＧＬＧ＿ＡＳＷ２および配線ＧＬＧ＿ｘＡＳＷ２と同層に配置された第２配線Ｌ２＿Ｇ１Ｂに接続されている。第２配線Ｌ２＿Ｇ１Ｂは、配線ＧＬＧ＿ＡＳＷ２と、第２配線Ｌ２＿Ｂ２Ｂとの間に配置され、第２方向Ｙに沿って延出している。

上記した第１配線Ｌ１Ａ＿ｅｖｅｎの分岐部Ｌ１＿２Ｂは、スイッチング素子ＳＷ２２のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ２２のｐ型ＴＦＴのドレイン電極として機能する。分岐部Ｌ１＿２Ｂは、半導体層ＳＣ２３，ＳＣ２４と平面視において重なっている。分岐部Ｌ１＿２Ｂは、第２配線Ｌ２＿Ｂ２Ａと、第２配線Ｌ２＿Ｇ１Ａとの間に配置され、第２方向Ｙに沿って延出している。

さらに、スイッチング素子ＳＷ２４について説明する。
配線ＧＬＦＰＳ２＿ＡＳＷ４は、スイッチング素子ＳＷ２４のｎ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＦＰＳ２＿ＡＳＷ４を通じて選択制御信号線Ｌｓｅｌ４に接続されている。配線ＧＬＦＰＳ２＿ＡＳＷ４と平面視において重なる領域には、スイッチング素子ＳＷ２４のｎ型ＴＦＴを構成する半導体層ＳＣ２５が配置されている。

配線ＧＬＦＰＳ２＿ｘＡＳＷ４は、スイッチング素子ＳＷ２４のｐ型ＴＦＴのゲート電極として機能する配線であり、第２方向Ｙに沿って延出し、コンタクトホールＣＨＦＰＳ２＿ｘＡＳＷ４を通じて選択制御信号線Ｌｘｓｅｌ４に接続されている。配線ＧＬＦＰＳ２＿ｘＡＳＷ４と平面視において重なる領域には、スイッチング素子ＳＷ２４のｐ型ＴＦＴを構成する半導体層ＳＣ２６が配置されている。

第２配線Ｌ２＿ＦＰＳ２Ａは、スイッチング素子ＳＷ２４のｎ型ＴＦＴのドレイン電極として機能し、かつ、スイッチング素子ＳＷ２４のｐ型ＴＦＴのソース電極として機能する配線である。第２配線Ｌ２＿ＦＰＳ２Ａは、半導体層ＳＣ２５，ＳＣ２６と平面視において重なっている。第２配線Ｌ２＿ＦＰＳ２Ａは、配線ＧＬＦＰＳ２＿ＡＳＷ４や配線ＧＬＦＰＳ２＿ｘＡＳＷ４より上層に配置され、平面視において配線ＧＬＦＰＳ２＿ＡＳＷ４と配線ＧＬＦＰＳ２＿ｘＡＳＷ４とに沿うようにして第２方向Ｙに延出している。第２配線Ｌ２＿ＦＰＳ２Ａは、選択制御信号線Ｌｓｅｌと交差しないために、コンタクトホールＣＨ＿ＦＰＳ２を通じて、配線ＧＬＦＰＳ２＿ＡＳＷ４および配線ＧＬＦＰＳ２＿ｘＡＳＷ４と同層に配置された第２配線Ｌ２＿ＦＰＳ２Ｂに接続されている。第２配線Ｌ２＿ＦＰＳ２Ｂは、配線ＧＬＦＰＳ２＿ＡＳＷ４と、図１２には図示されない隣接する奇数番目の画素列に対応する第２配線Ｌ２＿ＦＰＳ１Ｂとの間に配置され、第２方向Ｙに沿って延出している。

上記した第１配線Ｌ１Ａ＿ｅｖｅｎの分岐部Ｌ１＿２Ｃは、スイッチング素子ＳＷ２４のｎ型ＴＦＴのソース電極として機能し、かつ、スイッチング素子ＳＷ２４のｐ型ＴＦＴのドレイン電極として機能する。分岐部Ｌ１＿２Ｃは、半導体層ＳＣ２５，ＳＣ２６と平面視において重なっている。分岐部Ｌ１＿２Ｃは、第２配線Ｌ２＿ＦＰＳ２Ａと、第２配線Ｌ２＿Ｒ２Ａとの間に配置され、第２方向Ｙに沿って延出している。

図１３は、図１２に示す第２配線Ｌ２＿ＦＰＳ２Ｂがセンサ用信号線ＳＳＬと電気的に接続される部分の概略構成例を示す断面図である。
図１３に示すように、第２配線Ｌ２＿ＦＰＳ２Ｂは、絶縁層１１，１２の間、つまり、走査線ＧＬと同層に配置されている。中継電極Ｒ２１は、絶縁層１２，１３の間、つまり、信号線ＳＬと同層に配置され、絶縁層１２を貫通するコンタクトホールＣＨ３１を通じて第２配線Ｌ２＿ＦＰＳ２Ｂに接触している。中継電極Ｒ２２は、絶縁層１３，１４の間、つまり、光学センサＯＳと同層に配置され、絶縁層１３を貫通するコンタクトホールＣＨ３２を通じて中継電極Ｒ２１と接触している。センサ用信号線ＳＳＬは、絶縁層１４，１５の間、つまり、第１給電線ＳＰＬ１や第２給電線ＳＰＬ２と同層に配置され、絶縁層１４を貫通するコンタクトホールＣＨ３３を通じて中継電極Ｒ２２と接触している。これによれば、第２配線Ｌ２＿ＦＰＳ２Ｂとセンサ用信号線ＳＳＬとが電気的に接続され、光学センサＯＳより出力される検出信号Ｖｄｅｔ（検出信号Ｖｄｅｔ＿ＦＰＳ２）は、センサ用信号線ＳＳＬ、第２配線Ｌ２＿ＦＰＳ２Ｂ、第２配線Ｌ２＿ＦＰＳ２Ａ、第１配線Ｌ１Ａ＿ｅｖｅｎおよびＬ１Ｂ＿ｅｖｅｎを通って、ドライバＩＣ５に出力される。

なお、図１３では、第２配線Ｌ２＿ＦＰＳ２Ｂとセンサ用信号線ＳＳＬ（より詳しくは、偶数番目の画素列に位置する光学センサＯＳに対応するセンサ用信号線ＳＳＬ）とが電気的に接続される部分について説明したが、第２配線Ｌ２＿ＦＰＳ１Ｂとセンサ用信号線ＳＳＬ（より詳しくは、奇数番目の画素列に位置する光学センサＯＳに対応するセンサ用信号線ＳＳＬ）とが電気的に接続される部分についても同様である。

図１４は、図１２に示す第２配線Ｌ２＿ＦＰＳ２Ｂがセンサ用信号線ＳＳＬと電気的に接続される部分の概略構成例を示す平面図である。
第２配線Ｌ２＿ＦＰＳ２Ｂは、図１２に示したコンタクトホールＣＨ＿ＦＰＳ２から図１４に示すコンタクトホールＣＨ３１まで選択制御信号線Ｌｓｅｌ（Ｌｓｅｌ４）の下を通るように引き回される。第２配線Ｌ２＿ＦＰＳ２Ｂは、コンタクトホールＣＨ３１を通じて島状の中継電極Ｒ２１に接続されている。中継電極Ｒ２１は、コンタクトホールＣＨ３２を通じて島状の中継電極Ｒ２２に接続されている。中継電極Ｒ２２は、コンタクトホールＣＨ３３を通じてセンサ用信号線ＳＳＬに接続されている。センサ用信号線ＳＳＬは表示領域ＤＡまで延出し、対応する光学センサＯＳと電気的に接続されている。第２配線Ｌ２＿ＦＰＳ２Ｂは、選択制御信号線Ｌｓｅｌより表示領域ＤＡの近くにおいては、第２配線Ｌ２＿Ｒ２Ｂと第１方向Ｘに隣接している。中継電極Ｒ２１，Ｒ２２およびセンサ用信号線ＳＳＬは、平面視において第２配線Ｌ２＿Ｒ２Ｂと重なっている。

なお、図１４では、第２配線Ｌ２＿ＦＰＳ２Ｂとセンサ用信号線ＳＳＬ（より詳しくは、偶数番目の画素列に位置する光学センサＯＳに対応するセンサ用信号線ＳＳＬ）とが電気的に接続される部分について説明したが、第２配線Ｌ２＿ＦＰＳ１Ｂとセンサ用信号線ＳＳＬ（より詳しくは、奇数番目の画素列に位置する光学センサＯＳに対応するセンサ用信号線ＳＳＬ）とが電気的に接続される部分についても同様である。

以下では、比較例を用いて、本実施形態に係る表示装置ＤＳＰの効果について説明する。なお、比較例は、本実施形態に係る表示装置ＤＳＰが奏し得る効果の一部を説明するためのものであって、本実施形態と比較例とで共通する構成や効果を本願発明の範囲から除外するものではない。

図１５は、比較例に係る表示装置ＤＳＰ１を概略的に示す平面図である。比較例に係る表示装置ＤＳＰ１は、第１フレキシブルプリント回路基板１に２つのドライバＩＣ５Ａ，５Ｂが設けられている点で、本実施形態に係る表示装置ＤＳＰと相違している。ドライバＩＣ５Ａは、表示モードおよびタッチセンシングモードに対応し、ドライバＩＣ５Ｂは、光学センサＯＳによる検出動作に対応している。また、比較例に係る表示装置ＤＳＰ１は、実装領域ＭＡに、ドライバＩＣ５Ａと接続される信号線選択回路４Ａと、ドライバＩＣ５Ｂと接続されるセンサ用信号線選択回路４Ｂおよびセンサ線群４Ｃとが設けられている点で、本実施形態に係る表示装置ＤＳＰと相違している。

図１６は、図１５に示す信号線選択回路４Ａと、センサ用信号線選択回路４Ｂと、センサ線群４Ｃとを示す回路図である。
図１６に示すように、信号線選択回路４Ａには、１つの入力配線Ｌｉｎに対して３つの出力配線Ｌｏｕｔ＿Ｒ，Ｌｏｕｔ＿Ｇ，Ｌｏｕｔ＿Ｂが設けられている。入力配線Ｌｉｎは、画素列毎に設けられる配線である。入力配線Ｌｉｎは、表示モード時にドライバＩＣ５Ａから出力される映像信号Ｓｉｇ＿ＲＧＢを伝送するための配線である。

信号線選択回路４Ａには、１つの入力配線Ｌｉｎに対して３つのスイッチング素子が設けられている。より詳しくは、奇数番目の画素列に対応する１つの入力配線Ｌｉｎ＿ｏｄｄに対して３つのスイッチング素子ＳＷ３１～ＳＷ３３が設けられ、偶数番目の画素列に対応する１つの入力配線Ｌｉｎ＿ｅｖｅｎに対して３つのスイッチング素子ＳＷ４１～ＳＷ４３が設けられている。スイッチング素子ＳＷ３１～ＳＷ３３，ＳＷ４１～ＳＷ４３はそれぞれ、ｎ型ＴＦＴとｐ型ＴＦＴとを有している。スイッチング素子ＳＷ３１～ＳＷ３３，ＳＷ４１～ＳＷ４３はそれぞれ、正の制御信号ＡＳＷを伝送する３本の選択制御信号線Ｌｓｅｌ１～Ｌｓｅｌ３のいずれか１つと、負の制御信号ｘＡＳＷを伝送する３本の選択制御信号線Ｌｘｓｅｌ１～Ｌｘｓｅｌ３のいずれか１つとに接続されている。

センサ用信号線選択回路４Ｂには、１つの入力配線Ｌｉｎ＿ＦＰＳに対して１つのスイッチング素子ＳＷ５１が設けられている。入力配線Ｌｉｎ＿ＦＰＳと同数設けられるスイッチング素子ＳＷ５１はそれぞれ、ｎ型ＴＦＴとｐ型ＴＦＴとを有している。これらスイッチング素子ＳＷ５１はそれぞれ、正の制御信号ＡＳＷ＿ＦＰＳを伝送する１０本の選択制御信号線Ｌｓｅｌ１＿ＦＰＳ～Ｌｓｅｌ１０＿ＦＰＳのいずれか１つと、負の制御信号ｘＡＳＷ＿ＦＰＳを伝送する１０本の選択制御信号線Ｌｘｓｅｌ１＿ＦＰＳ～Ｌｘｓｅｌ１０＿ＦＰＳのいずれか１つとに接続されている。

センサ用信号線選択回路４Ｂに含まれるスイッチング素子ＳＷ５１の出力配線Ｌｏｕｔ＿ｓｗ５１はそれぞれ、センサ線群４Ｃに含まれる２１６本のセンサ線Ｌｏｕｔ＿ＦＰＳ１～Ｌｏｕｔ＿ＦＰＳ２１６のいずれか１つに接続されている。光学センサＯＳから出力される検出信号Ｖｄｅｔは、センサ用信号線選択回路４Ｂおよびセンサ線群４Ｃを通ってドライバＩＣ５Ｂに出力される。

図１５および図１６に示したように、比較例に係る表示装置ＤＳＰ１は、２つのドライバＩＣ５Ａ，５Ｂを備えている。このため、比較例に係る表示装置ＤＳＰ１の実装領域ＭＡには、ドライバＩＣ５Ａに接続される信号線選択回路４Ａと、ドライバＩＣ５Ｂに接続されるセンサ用信号線選択回路４Ｂおよびセンサ線群４Ｃとを設ける必要があり、狭額縁化が困難であるという問題がある。具体的には、信号線選択回路４Ａを設けるためには、第２方向Ｙにおよそ２０５μｍのスペースが必要であり、センサ用信号線選択回路４Ｂを設けるためには、第２方向Ｙにおよそ３１０μｍのスペースが必要であり、センサ線群４Ｃを設けるためには、第２方向Ｙにおよそ１７６５μｍのスペースが必要である。つまり、比較例に係る表示装置ＤＳＰ１は、第２方向Ｙに少なくとも２２８０μｍ（＝２０５＋３１０＋１７６５［μｍ］）のスペースが必要である。

これに対し、本実施形態に係る表示装置ＤＳＰにおいては、ドライバＩＣの数は１つであり、実装領域ＭＡには、当該ドライバＩＣ５と接続される信号線／センサ用信号線選択回路４だけを設ければよいため、比較例に係る表示装置ＤＳＰ１に比べて実装領域ＭＡを小さくすることが可能である。具体的には、信号線／センサ用信号線選択回路４を設けるためには、第２方向Ｙにおよそ２４０μｍのスペースがあれば十分であり、比較例に係る表示装置ＤＳＰ１に比べて実装領域ＭＡを大幅に小さくすることが可能である。これによれば、狭額縁化を実現することができる。

また、本実施形態に係る信号線／センサ用信号線選択回路４は、奇数番目の画素列に位置する各画素ＰＸに含まれる赤色の副画素ＳＰ１に対応するスイッチング素子ＳＷ１１と、奇数番目の画素列に位置する各画素ＰＸに含まれる青色の副画素ＳＰ３に対応するスイッチング素子ＳＷ１３とで、半導体層ＳＣ１１，ＳＣ１２を共用しているため、個別に半導体層を設ける場合に比べて省スペース化を図ることが可能であり、狭額縁化を実現することができる。同様に、本実施形態に係る信号線／センサ用信号線選択回路４は、偶数番目の画素列に位置する各画素ＰＸに含まれる赤色の副画素ＳＰ１に対応するスイッチング素子ＳＷ２１と、偶数番目の画素列に位置する各画素ＰＸに含まれる青色の副画素ＳＰ３に対応するスイッチング素子ＳＷ２３とで、半導体層ＳＣ２１，ＳＣ２２を共用しているため、個別に半導体層を設ける場合に比べて省スペース化を図ることが可能であり、狭額縁化を実現することができる。

さらに、本実施形態に係る表示装置ＤＳＰは、ドライバＩＣの数が１つであるため、当該ドライバＩＣ５の中心と、表示パネルＰＮＬの中心とを揃えた上で、ドライバＩＣ５を第１フレキシブルプリント回路基板２に配置することが可能である。これによれば、ドライバＩＣ５に接続される各種配線を左右対称に引き回すことができるため、例えば比較例に係る表示装置ＤＳＰ１のように、ドライバＩＣの中心と表示パネルの中心とが揃わずに配置されている場合に比べて省スペース化を図ることが可能であり、狭額縁化を実現することができる。

以上説明した一実施形態によれば、狭額縁化を実現することが可能な光学センサ付き液晶表示装置を提供することが可能である。

なお、本実施形態では、表示装置ＤＳＰは照明装置ＩＬを備えた液晶表示装置であるとしたが、これに限定されず、表示装置ＤＳＰは表示素子として有機発光ダイオード（ＯＬＥＤ）を備えた有機エレクトロルミネッセンス表示装置であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…表示装置、ＰＮＬ…表示パネル、５…ドライバＩＣ、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＬＣ…液晶層、ＳＰ１，ＳＰ２，ＳＰ３…副画素、ＳＬＲ，ＳＬＧ，ＳＬＢ…信号線、ＯＳ…光学センサ、ＰＣ…光学変換素子、Ｖｄｅｔ…検出信号、ＳＳＬ…センサ用信号線、Ｌ１…第１配線。

Claims (6)

1. 第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層と、を備える表示パネルと、
   ドライバＩＣと、を具備し、
   前記表示パネルは、
   赤色に対応する第１副画素に映像信号を供給する第１信号線、緑色に対応する第２副画素に映像信号を供給する第２信号線、および、青色に対応する第３副画素に映像信号を供給する第３信号線と、
   前記液晶層側から入射する光に応じた検出信号を出力する光電変換素子を備えた光学センサと、
   前記光学センサに接続され、前記ドライバＩＣに前記検出信号を伝送するセンサ信号線と、を備え、
   前記ドライバＩＣの１つの端子から引き出される１つの第１配線は、４つのスイッチング素子に接続され、
   前記４つのスイッチング素子のうち、３つのスイッチング素子はそれぞれ、前記第１信号線、前記第２信号線および前記第３信号線のうちのいずれか１つと電気的に接続され、
   前記４つのスイッチング素子のうち、前記３つのスイッチング素子とは異なる１つのスイッチング素子は、前記センサ信号線と電気的に接続される、
   光学センサ付き液晶表示装置。
2. 前記４つのスイッチング素子のうち、前記第１信号線および前記第３信号線と電気的に接続される２つのスイッチング素子は１つの半導体層を共用する、
   請求項１に記載の光学センサ付き液晶表示装置。
3. 前記４つのスイッチング素子はそれぞれ、ｎ型半導体とｐ型半導体とを備え、
   前記４つのスイッチング素子のうち、前記第１信号線および前記第３信号線と電気的に接続される２つのスイッチング素子のｎ型半導体は１つの第１半導体層を共用し、
   前記４つのスイッチング素子のうち、前記第１信号線および前記第３信号線と電気的に接続される２つのスイッチング素子のｐ型半導体は１つの第２半導体層を共用する、
   請求項２に記載の光学センサ付き液晶表示装置。
4. 前記第１配線は、
   前記ドライバＩＣが画像を表示する表示モードの場合、前記第１信号線、前記第２信号線および前記第３信号線に前記映像信号を伝送し、
   前記ドライバＩＣが生体情報を検出する検出モードの場合、前記ドライバＩＣに前記検出信号を伝送する、
   請求項１に記載の光学センサ付き液晶表示装置。
5. 前記ドライバＩＣは、前記ドライバＩＣの中心と前記表示パネルの中心とが揃うように配置される、
   請求項１に記載の光学センサ付き液晶表示装置。
6. 前記光学センサは、
   前記光電変換素子と、
   前記光電変換素子の下面に接触し、金属材料で形成される第１電極と、
   前記光電変換素子の上面に接触し、透明導電材料で形成される第２電極と、を含む、
   請求項１に記載の光学センサ付き液晶表示装置。

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