JP2024031692A - Soi wafer and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、ＳＯＩウェーハ及びその製造方法に関する。 The present invention relates to an SOI wafer and a method for manufacturing the same.
ＳＯＩウェーハ（Silicon on Insulator）は、支持基板上に、酸化シリコン（ＳｉＯ２）等の絶縁膜及びデバイス活性層として使用される単結晶シリコン層が順次形成された構造を有する。ＳＯＩウェーハの代表的な製造方法の一つに貼り合わせ法がある。この貼り合わせ法は、支持基板及び活性層用基板の少なくとも一方に酸化膜（BOX（Buried Oxide）層）を形成し、次いで、これらの基板を、酸化膜を介して重ね合わせた後、１２００℃程度の高温にて接合熱処理を施すことにより、ＳＯＩウェーハを製造する方法である。（例えば特許文献１を参照）。近年、加速度センサとして用いられるＭＥＭＳデバイスの材料としてもＳＯＩウェーハが用いられつつある。ＭＥＭＳデバイス用途でＳＯＩウェーハを用いる場合、ＢＯＸ層には従来の絶縁層としての機能だけでなく、ハンドリング性が求められるなど、これまでにない取り組みが求められている。 An SOI wafer (Silicon on Insulator) has a structure in which an insulating film such as silicon oxide (SiO 2 ) and a single crystal silicon layer used as a device active layer are sequentially formed on a support substrate. One of the typical manufacturing methods for SOI wafers is a bonding method. In this bonding method, an oxide film (BOX (Buried Oxide) layer) is formed on at least one of the support substrate and the active layer substrate, and then these substrates are stacked with the oxide film interposed therebetween, and then heated at 1200°C. This is a method of manufacturing SOI wafers by performing bonding heat treatment at a relatively high temperature. (For example, see Patent Document 1). In recent years, SOI wafers are also being used as a material for MEMS devices used as acceleration sensors. When using SOI wafers for MEMS device applications, the BOX layer must not only function as a conventional insulating layer, but also be easy to handle, requiring unprecedented efforts.
従来のＳＯＩウェーハにおいて、支持基板の裏面に設けられる酸化シリコン（ＳｉＯ２）からなる保護層は、酸に対するエッチング耐性が低い。そのため、ＭＥＭＳデバイスを作製する際の微細加工の際に、その酸エッチング耐性の低さから、保護層が減厚又は消失してしまう。ＭＥＭＳデバイス用途でＳＯＩウェーハを用いる場合、この保護層のエッチング耐性の低さは、加工精度に悪影響を与えてしまうため、保護層のエッチング耐性を向上させる必要がある。そこで本発明は、エッチング耐性を向上させつつ、ＭＥＭＳデバイスに用いて好適なＳＯＩウェーハ及びその製造方法を提供することを目的とする。 In conventional SOI wafers, a protective layer made of silicon oxide (SiO 2 ) provided on the back surface of the support substrate has low etching resistance to acid. Therefore, during microfabrication when manufacturing a MEMS device, the protective layer becomes thinner or disappears due to its low resistance to acid etching. When using SOI wafers for MEMS devices, the low etching resistance of this protective layer has a negative effect on processing accuracy, so it is necessary to improve the etching resistance of the protective layer. Therefore, an object of the present invention is to provide an SOI wafer suitable for use in MEMS devices and a method for manufacturing the same while improving etching resistance.
本発明者は、上記課題を解決すべく検討し、ＳＯＩウェーハにおける酸化シリコンからなる保護層として一般的に用いられてきた酸化シリコンに替えて、シリコンリッチなＳｉＯｘ層（ｘ＜２）の利用を検討した。しかしながら、僅かの組成変更では十分にエッチング耐性を向上させることができなかった。そこで本発明者はＳｉＯｘ層における組成比ｘとエッチング耐性の関係についてさらに鋭意検討し、ＭＥＭＳデバイスに用いて好適な保護層（本発明におけるエッチング緩衝層）の組成を見出した。本発明は、上記知見に基づいて完成されたものであり、その要旨構成は以下のとおりである。 In order to solve the above-mentioned problems, the present inventor investigated the use of a silicon -rich SiO It was investigated. However, the etching resistance could not be sufficiently improved with a slight change in composition. Therefore, the present inventor further studied the relationship between the composition ratio x in the SiO x layer and etching resistance, and found a composition of a protective layer (etching buffer layer in the present invention) suitable for use in a MEMS device. The present invention has been completed based on the above findings, and its gist and structure are as follows.
＜１＞ 支持基板用シリコンウェーハと、支持基板用シリコンウェーハ上の中間層と、中間層上の単結晶シリコン層と、を備えるＳＯＩウェーハであって、支持基板用シリコンウェーハは裏面にエッチング緩衝層を有し、エッチング緩衝層は、ＳｉＯｘ（０＜ｘ≦０．６０）である、ＳＯＩウェーハ。 <1> An SOI wafer comprising a silicon wafer for a support substrate, an intermediate layer on the silicon wafer for a support substrate, and a single crystal silicon layer on the intermediate layer, wherein the silicon wafer for a support substrate has an etching buffer layer on the back surface. and the etching buffer layer is SiO x (0<x≦0.60).
＜２＞ 中間層は、ＳｉＯｙ（１．００≦ｙ≦２．００）からなるＢＯＸ層を有する、＜１＞に記載のＳＯＩウェーハ。 <2> The SOI wafer according to <1>, wherein the intermediate layer has a BOX layer made of SiO y (1.00≦y≦2.00).
＜３＞ 支持基板用シリコンウェーハと単結晶シリコン層との間に、アモルファスシリコン又は酸化シリコンからなる接着層を有する、＜２＞に記載のＳＯＩウェーハ。 <3> The SOI wafer according to <2>, which has an adhesive layer made of amorphous silicon or silicon oxide between the support substrate silicon wafer and the single crystal silicon layer.
＜４＞ 中間層は接着層をＢＯＸ層の直上に有し、接着層はアモルファスシリコンからなる、＜３＞に記載のＳＯＩウェーハ。 <4> The SOI wafer according to <3>, wherein the intermediate layer has an adhesive layer directly above the BOX layer, and the adhesive layer is made of amorphous silicon.
＜５＞ 中間層は接着層をＢＯＸ層の直下に有し、接着層はアモルファスシリコンからなる、＜３＞に記載のＳＯＩウェーハ。 <5> The SOI wafer according to <3>, wherein the intermediate layer has an adhesive layer directly below the BOX layer, and the adhesive layer is made of amorphous silicon.
＜６＞ 中間層は接着層をＢＯＸ層の直上に有し、接着層は酸化シリコンからなる、＜３＞に記載のＳＯＩウェーハ。 <6> The SOI wafer according to <3>, wherein the intermediate layer has an adhesive layer directly above the BOX layer, and the adhesive layer is made of silicon oxide.
＜７＞ 中間層は接着層をＢＯＸ層の直下に有し、接着層は酸化シリコンからなる、＜３＞に記載のＳＯＩウェーハ。 <7> The SOI wafer according to <3>, wherein the intermediate layer has an adhesive layer directly below the BOX layer, and the adhesive layer is made of silicon oxide.
＜８＞ ＜１＞～＜７＞のいずれか１項に記載のＳＯＩウェーハの製造方法であって、エッチング緩衝層を、プラズマＣＶＤ法（ＰＥ－ＣＶＤ）を用いて形成する、ＳＯＩウェーハの製造方法。 <8> The method for manufacturing an SOI wafer according to any one of <1> to <7>, in which the etching buffer layer is formed using a plasma CVD method (PE-CVD). Method.
以下では、上述の支持基板用シリコンウェーハ及び単結晶シリコン層用シリコンウェーハのそれぞれに活性化領域を形成して、真空常温下で両者の活性化領域同士で貼り合せる方法を「真空常温接合法」と称する。 In the following, a method of forming activated regions on each of the above-mentioned silicon wafer for supporting substrate and silicon wafer for single crystal silicon layer and bonding the activated regions of both in vacuum at room temperature will be referred to as "vacuum room temperature bonding method". It is called.
本発明によれば、エッチング耐性を向上させつつ、ＭＥＭＳデバイスに用いて好適なＳＯＩウェーハ及びその製造方法を提供することができる。 According to the present invention, it is possible to provide an SOI wafer suitable for use in MEMS devices and a method for manufacturing the same while improving etching resistance.
以下、図面を参照して本発明の実施形態を順次説明する。各図面では説明の便宜上、各構成の厚さを誇張して示す。そのため、各構成の厚さは、実際の厚さの割合とは異なる。 Embodiments of the present invention will be sequentially described below with reference to the drawings. In each drawing, the thickness of each component is exaggerated for convenience of explanation. Therefore, the thickness of each component differs from the actual thickness ratio.
（ＳＯＩウェーハ）
図１の模式断面図を参照し、本発明に従うＳＯＩウェーハ１を説明する。ＳＯＩウェーハ１は支持基板用シリコンウェーハ１０と、支持基板用シリコンウェーハ１０上の中間層３０と、中間層３０上の単結晶シリコン層２１とを備える。そして、支持基板用シリコンウェーハ１０は裏面に組成がＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層５０を有する。
(SOI wafer)
An SOI wafer 1 according to the present invention will be described with reference to the schematic cross-sectional view of FIG. The SOI wafer 1 includes a support
＜エッチング緩衝層＞
支持基板用シリコンウェーハの接合面とは反対側の面（裏面）の表面上に形成する保護層のことを、本発明では特にエッチング緩衝層とよぶ。エッチング緩衝層を構成するＳｉＯｘは、組成比ｘの違いにより酸に対するエッチング耐性が変化する。組成比ｘが小さいほど、エッチングレートを小さくすることができ、ＳｉＯｘの組成比ｘの範囲を０．６０以下（０を含まず）とすることで、ＳＯＩウェーハ１をＭＥＭＳデバイスに加工する際に必要となる裏面側のエッチング耐性を向上させることができる。一方、組成比ｘが０．６０よりも大きいと、エッチングレートを十分に小さくすることが出来ない。したがって、ＳＯＩウェーハ１は、ＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層５０を有することにより、ＭＥＭＳデバイス形成時にエッチング液に含侵させて中間層３０等の一部を微細加工した場合にも、エッチング緩衝層５０の著しい減厚を回避することが出来る。また、このような事情から、組成比ｘは、０．１０以上０．５０以下とすることが好ましく、０．１０以上０．４０以下とすることがより好ましい。
<Etching buffer layer>
In the present invention, the protective layer formed on the surface of the supporting substrate silicon wafer opposite to the bonding surface (back surface) is particularly referred to as an etching buffer layer. The etching resistance of SiO x constituting the etching buffer layer changes depending on the composition ratio x. The smaller the composition ratio x, the smaller the etching rate can be. By setting the range of the composition ratio x of SiO x to 0.60 or less (not including 0), it is possible to reduce the etching rate when processing the SOI wafer 1 into a MEMS device. It is possible to improve the etching resistance on the back side, which is required for On the other hand, if the composition ratio x is larger than 0.60, the etching rate cannot be made sufficiently small. Therefore, by having the
＜＜エッチング緩衝層の組成＞＞
エッチング緩衝層の組成比ｘは、それぞれＥＤＸ分析により同定することができる。本明細書の実施例では、ウェーハ中心の組成をＥＤＸ分析（ＯＸＦＯＲＤ Ｉｎｓｔｒｕｍｅｎｔｓ製ＩＮＣＡ）により解析した。このとき、エッチング緩衝層表面への電子線の加速電圧は１ｋＶとし、電流値は１０μＡで加速して１００μｍ×１００μｍの面積で深さ１μｍの領域に照射して、エッチング緩衝層表面で発生したＸ線を検出した。そして、検出したＸ線のＳｉ元素成分とＯ元素成分に対して検出された最大量の比をＳｉＯｘにおけるｘ値として採用することができる。なお、ＢＯＸ層のＳｉＯyにおけるy値についても同様である。
<<Composition of etching buffer layer>>
The composition ratio x of each etching buffer layer can be identified by EDX analysis. In the examples of this specification, the composition at the center of the wafer was analyzed by EDX analysis (INCA manufactured by OXFORD Instruments). At this time, the accelerating voltage of the electron beam to the surface of the etching buffer layer was set to 1 kV, the current value was accelerated at 10 μA, and the electron beam was irradiated to an area of 100 μm x 100 μm and a depth of 1 μm to remove the A line was detected. Then, the ratio of the maximum amount detected for the Si element component and the O element component of the detected X-rays can be employed as the x value for SiO x . Note that the same applies to the y value in SiO y of the BOX layer.
なお、エッチング緩衝層の厚みは、エッチング耐久性の観点から１００ｎｍ以上とすることが好ましく、ＳＯＩウェーハを小型化する観点から上限を２０μｍと設定することが好ましい。また、両目的を達成するため１μｍ以上５μｍ以下であることがより好ましい。ＢＯＸ層の厚みは、ＭＥＭＳデバイスの上下駆動領域を十分に確保する観点から、１μｍ以上とすることが好ましく、ＳＯＩウェーハ１を小型化する観点から、上限を２０μｍと設定することが好ましい。また、ＳＯＩウェーハ１の用途に応じて、単結晶シリコン層２１の厚みを５μｍ以上としてもよいし、１０μｍ以上としてもよいし、２０μｍ以下としてもよいし、１５μｍ以下としてもよい。
Note that the thickness of the etching buffer layer is preferably 100 nm or more from the viewpoint of etching durability, and the upper limit is preferably set to 20 μm from the viewpoint of downsizing the SOI wafer. Further, in order to achieve both purposes, it is more preferable that the thickness is 1 μm or more and 5 μm or less. The thickness of the BOX layer is preferably 1 μm or more from the viewpoint of ensuring a sufficient vertical drive area of the MEMS device, and the upper limit is preferably set to 20 μm from the viewpoint of downsizing the SOI wafer 1. Further, depending on the use of the SOI wafer 1, the thickness of the single
以上説明したとおり、ＳＯＩウェーハ１は、上述したエッチング緩衝層５０を備えるため、エッチング耐性を向上させつつ、ＭＥＭＳデバイスに用いて好適である。
As explained above, since the SOI wafer 1 includes the above-described
＜中間層＞
中間層３０の組成は、ＢＯＸ層として一般的に利用されるＳｉＯ２であってもよいし、組成がＳｉＯｙ（１．００≦ｙ≦２．００）からなるＢＯＸ層と、アモルファスシリコン又は酸化シリコンからなる接着層を有してもよい。特に組成比ｙが１.００以上２.００未満の場合、中間層３０が接着層を有することにより、ＢＯＸ層がシリコンリッチなＳｉＯｙからなる層であっても、支持基板用シリコンウェーハ１０と、単結晶シリコン層２１とを、ＢＯＸ層を介して接合することが可能となる。なお、ＢＯＸ層を構成するＳｉＯｙも、上記エッチング緩衝層と同様に組成比ｙの違いによりエッチングレートが変化する。エッチングレートが小さくなりすぎてしまうとＭＥＭＳデバイス作製の際に微細構造の形成に適さないため、組成比ｙは、１.００以上２．００以下とすることが好ましく、１．１０以上１．９０以下とすることがより好ましい。
<Middle layer>
The composition of the
以下、中間層３０の組成比ｙが１.００以上２.００未満のＢＯＸ層を有する場合のＳＯＩウェーハの具体的な実施形態を、図２～図７を参照して引き続き説明する。
Hereinafter, specific embodiments of the SOI wafer in which the
―第１実施形態―
図２を参照する。ＳＯＩウェーハ１００は、支持基板用シリコンウェーハ１１０と、支持基板用シリコンウェーハ１１０上の中間層１３０と、中間層１３０上の単結晶シリコン層１２１とを備え、支持基板用シリコンウェーハ１１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層１５０を有する。ここで中間層１３０はアモルファスシリコンからなるアモルファスシリコン接着層１３２をＢＯＸ層１３１の直上に有する。ＳＯＩウェーハ１００は以下のように製造することが出来る。
-First embodiment-
See FIG. 2. The
まず、支持基板用シリコンウェーハ１１０の表面に、ＢＯＸ層１３１を形成する。ＢＯＸ層１３１の組成はＳｉＯｘ（１．００≦ｘ≦２．００）とすることが好ましく、後述のＰＥ-ＣＶＤ法を用いて形成することができる。次に、単結晶シリコン層用シリコンウェーハ１２０の表面に真空常温下で活性化処理を施して、単結晶シリコン層用シリコンウェーハ１２０の表面に接着層としてのアモルファスシリコン接着層１３２を形成する。このアモルファスシリコン接着層１３２は接着層として機能すればよく、厚さは特に限定されないが、例えば５ｎｍ以下のアモルファスシリコンを形成できればよい。さらに、引き続き真空常温下で、支持基板用シリコンウェーハ１１０及び単結晶シリコン層用シリコンウェーハ１２０をアモルファスシリコン接着層１３２及びＢＯＸ層１３１を接触させて、真空常温接合により接合する。そして、支持基板用シリコンウェーハ１１０の接合面とは反対側の面（裏面）の表面上に、組成がＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層１５０をＰＥ-ＣＶＤ法を用いて形成する。最後に、単結晶シリコン層用シリコンウェーハ１２０を減厚して単結晶シリコン層１２１を得ることにより最終的な第１実施形態のＳＯＩウェーハ１００を得る。なお、エッチング緩衝層１５０の形成は、真空常温接合の前に行ってもよい。また、本発明で課題とするエッチング緩衝層のエッチング耐性向上の観点からは、ＢＯＸ層１３１の組成は特に限定されないが、ＳｉＯｙ（１.００≦ｙ≦２．００）の範囲であればエッチング緩衝層のエッチング耐性を保ちつつＢＯＸ層１３１のエッチング加工ができるため、好ましい。図２に各構成とともに、実際に接合面となる個所を破線で示した。
First, a
―第２実施形態―
図３を参照する。ＳＯＩウェーハ２００は、支持基板用シリコンウェーハ２１０と、支持基板用シリコンウェーハ２１０上の中間層２３０と、中間層２３０上の単結晶シリコン層２２１とを備え、支持基板用シリコンウェーハ２１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層２５０を有する。ここで中間層２３０はアモルファスシリコンからなるアモルファスシリコン接着層２３２をＢＯＸ層２３１の直下に有する。ＳＯＩウェーハ２００は第１実施形態においてＢＯＸ層を支持基板用シリコンウェーハ２１０の表面上に形成するのに替えて、単結晶シリコン層用シリコンウェーハ２２０上にＢＯＸ層２３１を形成し、支持基板用シリコンウェーハ２１０の表面にアモルファスシリコン接着層２３２を形成することで製造することが出来る。図３に各構成とともに、実際に接合面となる個所を破線で示した。
-Second embodiment-
See FIG. 3. The
―第３実施形態―
図４を参照する。ＳＯＩウェーハ３００は、支持基板用シリコンウェーハ３１０と、支持基板用シリコンウェーハ３１０上の中間層３３０と、中間層３３０上の単結晶シリコン層３２１とを備え、支持基板用シリコンウェーハ３１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層３５０を有する。ここで、ＳＯＩウェーハ３００は以下のように製造することが出来る。
-Third embodiment-
See FIG. 4. The
まず、支持基板用シリコンウェーハ３１０に熱酸化処理を施して、支持基板用シリコンウェーハ３１０の片面にＢＯＸ層として機能する酸化シリコン層３３５ａを形成する。このとき、一般的には反対側の面も酸化されて酸化シリコン層３３５ｂが形成される。酸化シリコン層３３５ａはＢＯＸ層として機能すればよく、厚さは特に限定されないが、例えば１μｍ以上とすることができる。つぎに、単結晶シリコン層用シリコンウェーハ３２０の表面に真空常温下で活性化処理を施して、単結晶シリコン層用シリコンウェーハ３２０の表面に接着層としてのアモルファスシリコン接着層３３２を形成する。さらに、引き続き真空常温下で、支持基板用シリコンウェーハ３１０及び単結晶シリコン層用シリコンウェーハ３２０をアモルファスシリコン接着層３３２及び酸化シリコン層３３５ａを接触させて、真空常温接合により接合する。そして、支持基板用シリコンウェーハ３１０の接合面とは反対側の面（裏面）の表面上に、組成がＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層３５０をＰＥ－ＣＶＤ法を用いて形成する。最後に、単結晶シリコン層用シリコンウェーハ３２０を減厚して単結晶シリコン層３２１を得ることにより最終的な第１実施形態のＳＯＩウェーハ３００を得る。なお、エッチング緩衝層３５０の形成は、真空常温接合の前に行ってもよい。図４に各構成とともに、実際に接合面となる個所を破線で示した。
First, the supporting
―第４実施形態―
図５を参照する。ＳＯＩウェーハ４００は、支持基板用シリコンウェーハ４１０と、支持基板用シリコンウェーハ４１０上の中間層４３０と、中間層４３０上の単結晶シリコン層４２１とを備え、支持基板用シリコンウェーハ３１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層３５０を有する。また、中間層４３０は、以下の製造プロセスを参照して説明するとおり、支持基板用シリコンウェーハ４１０直上の第１のＢＯＸ層４３１ｂと、単結晶シリコン層４２１直下の第２のＢＯＸ層４３１ａとからなる。
-Fourth embodiment-
See FIG. 5. The
まず、支持基板用シリコンウェーハ４１０の表面に第１のＢＯＸ層４３１ｂと、単結晶シリコン層４２１の表面に第２のＢＯＸ層４３１ａをＰＥ－ＣＶＤ法を用いてそれぞれ形成する。その後、真空常温下で、各ＢＯＸ層表面の第１のＢＯＸ層４３１ｂと第２のＢＯＸ層４３１ａにシリコンターゲットをスパッタリングして両ＢＯＸ層を接着するための原子サイズレベルのシリコンを蒸着させる。次いで、この蒸着したシリコンを介して第１のＢＯＸ層４３１ｂと第２のＢＯＸ層４３１ａを重ね合わせて真空常温接合する。そして、支持基板用シリコンウェーハ４１０の接合面とは反対側の面（裏面）の表面上に、組成がＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層４５０をＰＥ-ＣＶＤ法を用いて形成する。なお、エッチング緩衝層４５０の形成は、真空常温接合の前に行ってもよい。ここで、各ＢＯＸ層の表面に蒸着させたシリコンは、各ＢＯＸ層同士の接合には寄与するものの、実質的に厚みが無視できるほど薄いため、ＳＯＩウェーハ４００を透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて評価してもその存在を観察することができない。すなわち、ＳＯＩウェーハ４００において、第１のＢＯＸ層４３１ｂと第２のＢＯＸ層４３１ａの間にはシリコン層が観察されない。なお、この理由により、図５においても接合面のシリコンは図示しない。単結晶シリコン層４２１（４２０）を減厚する点はその他の実施形態と同様である。図５に、各構成とともに、実際に接合面となる個所を点線で示した。
First, a
―第５実施形態―
図６を参照する。ＳＯＩウェーハ５００は、支持基板用シリコンウェーハ５１０と、支持基板用シリコンウェーハ５１０上の中間層５３０と、中間層５３０上の単結晶シリコン層５２１とを備え、支持基板用シリコンウェーハ５１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層５５０を有する。ここで中間層５３０は酸化シリコンからなる。ＳＯＩウェーハ５００は第２実施形態において単結晶シリコン層用シリコンウェーハ上にアモルファスシリコン接着層を形成することに替えて、本実施形態においては単結晶シリコン層用シリコンウェーハ５２０上に酸化シリコン層５３５ｂを形成することで製造することができる。
-Fifth embodiment-
See FIG. 6. The
また、この第５実施形態では支持基板用シリコンウェーハ５１０と単結晶シリコン層用シリコンウェーハ５２０の接合を真空常温接合で行っているものの、これに替わる第５実施形態の変形態様として、支持基板用シリコンウェーハ５１０の表面に形成された酸化シリコン層５３５ｂ及び単結晶シリコン層用シリコンウェーハ５２０の表面に形成された酸化シリコン層５３５ｃを接触させて、貼り合わせ熱処理により接合する以外は、上記第５実施形態と同様の工程を経ることにより、図６に示すＳＯＩウェーハ５００を製造することもできる。図６に各構成とともに、実際に接合面となる個所を破線で示した。
Further, in this fifth embodiment, the
―第６実施形態―
図７を参照する。ＳＯＩウェーハ６００は、支持基板用シリコンウェーハ６１０と、支持基板用シリコンウェーハ６１０上の中間層６３０と、中間層６３０上の単結晶シリコン層６２１とを備え、支持基板用シリコンウェーハ６１０はその裏面に、裏面にＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層６５０を有する。ここで中間層６３０は酸化シリコン層６３５aである。ここで、ＳＯＩウェーハ６００は以下のように製造することが出来る。
-Sixth embodiment-
See FIG. 7. The
まず、支持基板用シリコンウェーハ６１０に熱酸化処理を施して、支持基板用シリコンウェーハ６１０の両面に酸化シリコン層６３５a及び６３５ｂを形成する。そして、支持基板用シリコンウェーハ６１０の表面と単結晶シリコン層用シリコンウェーハ６２０の表面に形成された酸化シリコン層６３５aを接触させて、貼り合わせ熱処理により接合する。単結晶シリコン層６２１（６２０）を減厚する点はその他の実施形態と同様である。図７に、各構成とともに、実際に接合面となる個所を点線で示した。
First, the supporting
＜具体的態様＞
以下では、本発明において用いることができる支持基板用シリコンウェーハ、単結晶シリコン層に適用可能なシリコンウェーハの具体的態様を説明する。
<Specific aspects>
Below, specific embodiments of the silicon wafer for a support substrate that can be used in the present invention and the silicon wafer that can be applied to the single crystal silicon layer will be described.
シリコンウェーハの面方位は任意であり、（１００）面のウェーハを用いてもよいし、（１１０）面のウェーハなどを用いてもよい。 The plane orientation of the silicon wafer is arbitrary, and a wafer with a (100) plane or a wafer with a (110) plane may be used.
シリコンウェーハの厚さは、用いる用途に応じて適宜決定することができ、３００μｍ～１．５ｍｍとすることができる。単結晶シリコン層用シリコンウェーハから得られる単結晶シリコンからなる単結晶シリコン層の膜厚を１００ｎｍ～１ｍｍの範囲で適宜定めることは既に述べたとおりである。 The thickness of the silicon wafer can be appropriately determined depending on the intended use, and can be 300 μm to 1.5 mm. As described above, the thickness of the single crystal silicon layer made of single crystal silicon obtained from the silicon wafer for the single crystal silicon layer is appropriately set in the range of 100 nm to 1 mm.
また、シリコンウェーハにボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドーパントがドープされていてもよいし、所望の特性を得るため炭素（Ｃ）又は窒素（Ｎ）などがドープされていてもよい。 Further, the silicon wafer may be doped with dopants such as boron (B), phosphorus (P), arsenic (As), and antimony (Sb), or carbon (C) or nitrogen (N) may be doped to obtain desired characteristics. ) etc. may be doped.
シリコンウェーハの直径は何ら制限されない。一般的な直径３００ｍｍ又は２００ｍｍなどのシリコンウェーハに本発明を適用することができる。もちろん、直径３００ｍｍよりも直径の大きいシリコンウェーハに対しても、直径の小さいシリコンウェーハに対しても本発明を適用することができる。 There are no restrictions on the diameter of the silicon wafer. The present invention can be applied to silicon wafers having a common diameter of 300 mm or 200 mm. Of course, the present invention can be applied to silicon wafers with a diameter larger than 300 mm as well as silicon wafers with a smaller diameter.
シリコンウェーハとしてエピタキシャルシリコンウェーハを用いても構わない。なお、シリコンウェーハの表面には数Å程度の膜厚の自然酸化膜が形成されうるが、こうした自然酸化膜があってもよいし、必要に応じて公知の洗浄方法等を用いて除去してもよい。 An epitaxial silicon wafer may be used as the silicon wafer. Note that a natural oxide film with a thickness of several angstroms may be formed on the surface of the silicon wafer, but such a natural oxide film may be present and may be removed using a known cleaning method as necessary. Good too.
次に、図２～図７を参照して説明した本発明に係るＳＯＩウェーハ１００～６００の作製に適用可能な製造プロセスの具体的態様を説明する。
Next, specific aspects of the manufacturing process applicable to manufacturing the
＜＜ＰＥ－ＣＶＤ法によるエッチング緩衝層の形成＞＞
ＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層は、プラズマＣＶＤ法（ＰＥ－ＣＶＤ）などのＣＶＤ法を用いて、支持基板用シリコンウェーハの表面上に成膜することができる。プラズマＣＶＤ法では、まず単結晶シリコン層用シリコンウェーハを１×１０－４Ｐａ以下の真空度で、３００℃以上７００℃以下の温度で保持する。そして、プラズマパワーを５００Ｗ以上としたうえで、導入するソースガスとしてはテトラメチルシランガス（Ｓｉ（ＣＨ３）４）等のシランガスと酸素ガスの混合ガスを用いることが出来る。そしてこの混合ガスの混合比を形成するＢＯＸ層の所望のＳｉＯｘ（０＜ｘ≦０．６０）の比となるように調整して成膜すれば、（０＜ｘ≦０．６０）からなるエッチング緩衝層を形成することができる。なお、ＳｉＯｙ（１．００≦y≦２．００）からなるＢＯＸ層においても同様である。
<<Formation of etching buffer layer by PE-CVD method>>
The etching buffer layer made of SiO x (0<x≦0.60) can be formed on the surface of the silicon wafer for the supporting substrate using a CVD method such as a plasma CVD method (PE-CVD). In the plasma CVD method, first, a silicon wafer for a single crystal silicon layer is held at a vacuum level of 1×10 −4 Pa or less and a temperature of 300° C. or higher and 700° C. or lower. Then, after setting the plasma power to 500 W or more, a mixed gas of silane gas such as tetramethylsilane gas (Si(CH 3 ) 4 ) and oxygen gas can be used as the source gas to be introduced. If the mixing ratio of this mixed gas is adjusted to the desired ratio of SiO x (0<x≦0.60) for the BOX layer forming the film, the SiO An etching buffer layer can be formed. The same applies to the BOX layer made of SiO y (1.00≦y≦2.00).
＜＜真空常温接合法による貼り合わせ＞＞
図３及び図８を参照しつつ、上記活性化処理及び接合を行うための、真空常温接合法による貼合せ方法を説明する。真空常温接合法とは、支持基板用シリコンウェーハ２１０と、単結晶シリコン層用シリコンウェーハ２２０を加熱することなく、両者を常温で貼り合わせる方法である。一例として例示する実施形態２においては、単結晶シリコン層用シリコンウェーハ２２０に形成したＢＯＸ層２３１の表面と、支持基板用シリコンウェーハ２１０の表面とのそれぞれに、真空常温下でイオンビームまたは中性原子ビームを照射する活性化処理をして、上記両方の表面をそれぞれ活性化領域とする。これにより、支持基板用シリコンウェーハ２１０の表面にはごく薄いアモルファスシリコンの領域が形成されるとともにダングリングボンドが現れる。そのため、引き続き真空常温下で上記両方のウェーハを接触させると、瞬時に接合力が働き、上記活性化領域を貼合せ面として、支持基板用シリコンウェーハ２１０と単結晶シリコン層用シリコンウェーハ２２０とが強固に貼り合い、両者を接合できる。
<<Lamination using vacuum room temperature bonding method>>
A bonding method using a vacuum normal temperature bonding method for performing the above activation treatment and bonding will be described with reference to FIGS. 3 and 8. The vacuum room temperature bonding method is a method of bonding the support
活性化処理の方法としては、プラズマ雰囲気でイオン化した元素を基板表面へ加速させる方法と、イオンビーム装置から加速したイオン化した元素を基板表面へ加速させる方法が挙げられる。図８を参照しつつ、この方法を実現する装置の一例を示す概念図を用いて活性化処理方法を説明する。真空常温接合装置９３０は、プラズマチャンバー９３１と、ガス導入口９３２と、真空ポンプ９３３と、パルス電圧印加装置９３４と、ウェーハ固定台９３５ａ，９３５ｂと、を有する。
Examples of methods for the activation treatment include a method in which ionized elements are accelerated toward the substrate surface in a plasma atmosphere, and a method in which ionized elements accelerated from an ion beam device are accelerated toward the substrate surface. The activation processing method will be described with reference to FIG. 8, using a conceptual diagram showing an example of a device that implements this method. The vacuum room
まず、プラズマチャンバー９３１内のウェーハ固定台９３５ａ，９３５ｂにそれぞれ支持基板用シリコンウェーハ２１０及び表面にＢＯＸ層２３１を形成した単結晶シリコン層用シリコンウェーハ２２０を載置して、固定する。次に、真空ポンプ９３３によりプラズマチャンバー９３１内を減圧し、ついで、ガス導入口９３２からプラズマチャンバー９３１内に原料ガスを導入する。続いて、パルス電圧印加装置９３４によりウェーハ固定台９３５ａ，９３５ｂ（併せて支持基板用シリコンウェーハ２１０，単結晶シリコン層用シリコンウェーハ２２０）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンを支持基板用シリコンウェーハ２１０及び単結晶シリコン層用シリコンウェーハ２２０表面に形成されたＢＯＸ層２３１の表面に向けて加速、照射することができる。
First, the supporting
なお、照射する元素は、Ａｒ、Ｎｅ、Ｘｅ、Ｈ、Ｈｅ及びＳｉから選択される少なくとも一種から選択すればよい。 Note that the element to be irradiated may be selected from at least one selected from Ar, Ne, Xe, H, He, and Si.
図３を参照する。先に述べたとおり、真空常温接合法における活性化処理によって、支持基板用シリコンウェーハ２１０の表面において、ビームを照射した側の表面から概ね１ｎｍの深さ位置にまで、アモルファスシリコンの領域が形成されるとともに、ダングリングボンドが形成される。本実施形態では支持基板用シリコンウェーハ２１０には、接着層としてのアモルファスシリコン接着層２３２が形成される。なお、支持基板用シリコンウェーハ２１０に形成されたこのアモルファスシリコン接着層２３２は、ゲッタリング層としても機能する。例えば、アモルファスシリコンからなるアモルファスシリコン接着層２３２は、支持基板用シリコンウェーハ２１０中の酸素や不純物が単結晶シリコン層用シリコンウェーハ２２０に外方拡散するのを抑制することができる点で有用である。
See FIG. 3. As mentioned above, by the activation process in the vacuum room temperature bonding method, an amorphous silicon region is formed on the surface of the supporting
―真空常温接合法の具体的態様―
プラズマチャンバー９３１内のチャンバー圧力は１×１０－５Ｐａ以下とすることができる。１×１０－５Ｐａ以下であれば、スパッタされた元素が基板表面に再付着することによってダングリングボンドの形成率が低下するおそれがないからである。
-Specific aspects of vacuum room temperature bonding method-
The chamber pressure inside the
支持基板用シリコンウェーハ２１０及び単結晶シリコン層用シリコンウェーハ２２０に印加するパルス電圧は、基板表面に対する照射元素の加速エネルギーが１００ｅＶ以上１０ｋｅＶ以下となるように設定すればよい。１００ｅＶ以上であれば、照射した元素が基板表面に堆積するおそれがなく、１０ｋｅＶ以下であれば、照射した元素が基板内部へ注入するおそれがないので、ダングリングボンドを安定的に形成することができる。
The pulse voltage applied to the supporting
パルス電圧の周波数は、支持基板用シリコンウェーハ２１０及び単結晶シリコン層用シリコンウェーハ２２０にイオンまたは中性原子が照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすればよい。パルス電圧の周波数が１０Ｈｚ以上であれば、イオンまたは中性原子の照射ばらつきを吸収することができるので、イオンまたは中性原子の照射量が安定する。パルス電圧の周波数が１０ｋＨｚ以下であれば、グロー放電によるプラズマ形成が安定する。
The frequency of the pulse voltage determines the number of times that the support
パルス電圧のパルス幅は、支持基板用シリコンウェーハ２１０及び単結晶シリコン層用シリコンウェーハ２２０にイオンまたは中性原子が照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。パルス幅が１μ秒以上であれば、イオンまたは中性原子を支持基板用シリコンウェーハ及び単結晶シリコン層用シリコンウェーハに安定的に照射することができる。パルス幅が１０ｍ秒以下であれば、グロー放電によるプラズマ形成が安定する。
The pulse width of the pulse voltage determines the time during which the support
なお、前述のとおり、支持基板用シリコンウェーハ２１０及び単結晶シリコン層用シリコンウェーハ２２０は加熱されない。そのため、各ウェーハの温度は常温（通常、３０℃～９０℃）となる。
Note that, as described above, the support
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。 Hereinafter, the present invention will be explained in more detail using Examples, but the present invention is not limited to the following Examples.
（発明例１）
支持基板用シリコンウェーハ及び単結晶シリコン層用シリコンウェーハとして、直径：４インチ（１０１．６ｍｍ）、厚み：５２５μｍのｐ型ＣＺシリコンウェーハ（ドーパント：ボロン）を用意した。次いで、単結晶シリコン層用シリコンウェーハをプラズマＣＶＤ装置に導入し、装置内の真空度を１×１０－５Ｐａ以下に保持した。そして、ステージ温度を５００℃に維持した状態で、プラズマパワーを７００Ｗでソースガスとしてテトラメチルシランガス（Ｓｉ（ＣＨ３）４）を２５ｓｃｃｍと酸素ガスを６８ｓｃｃｍ流し、プラズマＣＶＤ法により単結晶シリコン層用シリコンウェーハの表面に膜厚２．５μｍのＢＯＸ層を形成した。
(Invention example 1)
A p-type CZ silicon wafer (dopant: boron) with a diameter of 4 inches (101.6 mm) and a thickness of 525 μm was prepared as a silicon wafer for a supporting substrate and a silicon wafer for a single crystal silicon layer. Next, the silicon wafer for the single crystal silicon layer was introduced into a plasma CVD apparatus, and the degree of vacuum in the apparatus was maintained at 1×10 −5 Pa or less. Then, with the stage temperature maintained at 500°C, the plasma power was set to 700 W, and 25 sccm of tetramethylsilane gas (Si(CH 3 ) 4 ) and 68 sccm of oxygen gas were flowed as source gases to form a single crystal silicon layer by plasma CVD. A BOX layer with a thickness of 2.5 μm was formed on the surface of a silicon wafer.
そして、形成されたＢＯＸ層の表面粗さを低減するために、ＢＯＸ層が形成され単結晶層用シリコンウェーハのＢＯＸ層表面に対して５００ｎｍの研磨代となるＣＭＰ法による研磨を行った。 Then, in order to reduce the surface roughness of the formed BOX layer, the BOX layer surface of the single-crystal layer silicon wafer on which the BOX layer was formed was polished by a CMP method with a polishing stock of 500 nm.
一方、支持基板用シリコンウェーハをプラズマＣＶＤ装置に導入し、装置内の真空度を１×１０－５Ｐａ以下に保持した。そして、ステージ温度を５００℃に維持した状態で、プラズマパワーを７００Ｗでソースガスとしてテトラメチルシランガス（Ｓｉ（ＣＨ３）４）を２５ｓｃｃｍと酸素ガスを１ｓｃｃｍ流し、さらにキャリアガスとしてＡｒガスを４０ｓｃｃｍ流して、プラズマＣＶＤ法により支持基板用シリコンウェーハの裏面側（接合面とは反対側の面）に膜厚２．５μｍのエッチング緩衝層を形成した。 On the other hand, a silicon wafer for a support substrate was introduced into a plasma CVD apparatus, and the degree of vacuum inside the apparatus was maintained at 1×10 −5 Pa or less. Then, while maintaining the stage temperature at 500°C, the plasma power was set to 700 W, and 25 sccm of tetramethylsilane gas (Si(CH 3 ) 4 ) and 1 sccm of oxygen gas were flowed as source gases, and 40 sccm of Ar gas was further flowed as a carrier gas. Then, an etching buffer layer with a thickness of 2.5 μm was formed on the back side (the side opposite to the bonding surface) of the silicon wafer for the support substrate by plasma CVD.
次いで、エッチング緩衝層を形成した支持基板用シリコンウェーハ及びＢＯＸ層を形成した単結晶シリコン層用シリコンウェーハの両方をチャンバー内に導入し、真空度を１×１０－５Ｐａ以下に保持した。その後、接合面となる支持基板用シリコンウェーハの表面に対し、アルゴンイオンを１．４ｋｅＶで照射することで活性化処理を施し、支持基板用シリコンウェーハの表面に接着層としての活性化領域（アモルファスシリコン）を形成した。 Next, both the support substrate silicon wafer on which the etching buffer layer was formed and the single crystal silicon layer silicon wafer on which the BOX layer was formed were introduced into the chamber, and the degree of vacuum was maintained at 1×10 −5 Pa or less. Thereafter, the surface of the supporting substrate silicon wafer, which will be the bonding surface, is activated by irradiating argon ions at 1.4 keV, and an activated region (amorphous silicon) was formed.
さらに引き続き、両基板を真空常温環境下で単結晶シリコン層用シリコンウェーハの表面のＢＯＸ層と支持基板用シリコンウェーハの活性化領域を貼り合わせて接合した。 Subsequently, both substrates were bonded by bonding the BOX layer on the surface of the silicon wafer for the single crystal silicon layer and the activated region of the silicon wafer for the support substrate in a vacuum room temperature environment.
最後に単結晶シリコン層用シリコンウェーハの厚みを１０μｍ残すよう、貼り合せ面とは反対側から、研削及び研磨を行い、発明例１に係るＳＯＩウェーハを得た。 Finally, grinding and polishing were performed from the side opposite to the bonding surface so that the silicon wafer for the single crystal silicon layer had a thickness of 10 μm, thereby obtaining an SOI wafer according to Invention Example 1.
また、得られたＳＯＩウェーハのエッチング緩衝層側のウェーハ中心の組成を、先に述べたのと同様、ＥＤＸ分析（ＯＸＦＯＲＤ Ｉｎｓｔｒｕｍｅｎｔｓ製ＩＮＣＡ）により解析した。このとき、エッチング緩衝層への電子線の加速電圧は１ｋＶとし、電流値は１０μＡで加速して１００μｍ×１００μｍの面積で深さ１μｍの領域に照射して、ＢＯＸ層表面で発生したＸ線を検出した。また、ＢＯＸ層の組成は、ＢＯＸ層形成直後の単結晶シリコン層用シリコンウェーハのウェーハ中心の組成を評価することにより解析した。そして、検出したＸ線のＳｉ元素成分とＯ元素成分に対して検出された最大量の比を求めたところ、発明例１のエッチング緩衝層の組成ＳｉＯｘにおけるｘの値は０．１２、ＢＯＸ層の組成ＳｉＯｙにおけるｙの値は１．４２であった。評価結果を表１に示す。 Further, the composition of the obtained SOI wafer at the center of the wafer on the etching buffer layer side was analyzed by EDX analysis (INCA manufactured by OXFORD Instruments) in the same manner as described above. At this time, the accelerating voltage of the electron beam to the etching buffer layer was set to 1 kV, the current value was accelerated at 10 μA, and the X-rays generated on the surface of the BOX layer were irradiated to an area of 100 μm x 100 μm and a depth of 1 μm. Detected. Further, the composition of the BOX layer was analyzed by evaluating the composition at the center of the wafer of a silicon wafer for a single crystal silicon layer immediately after the BOX layer was formed. Then, when the ratio of the detected maximum amount to the Si element component and the O element component of the detected X-rays was determined, the value of x in the composition SiO x of the etching buffer layer of Invention Example 1 was 0.12, and the value of x was 0.12, The value of y in the layer composition SiO y was 1.42. The evaluation results are shown in Table 1.
（発明例２）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、発明例２においては、酸素ガスを２ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で発明例２に係るＳＯＩウェーハを作製した。
(Invention example 2)
In Invention Example 1, the etching buffer layer was formed with an oxygen gas flow rate of 1 sccm in the plasma CVD method, whereas Invention Example 2 was the same as Invention Example 1 except that the etching buffer layer was formed by flowing oxygen gas at 2 sccm. An SOI wafer according to Invention Example 2 was manufactured under the same conditions.
（発明例３）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、発明例３においては、酸素ガスを５ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で発明例３に係るＳＯＩウェーハを作製した。
(Invention example 3)
In Invention Example 1, the etching buffer layer was formed with an oxygen gas flow rate of 1 sccm in the plasma CVD method, whereas Invention Example 3 was the same as Invention Example 1 except that the etching buffer layer was formed by flowing oxygen gas at 5 sccm. An SOI wafer according to Invention Example 3 was produced under the same conditions.
（発明例４）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、発明例３においては、酸素ガスを７ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で発明例３に係るＳＯＩウェーハを作製した。
(Invention example 4)
In Invention Example 1, the etching buffer layer was formed with an oxygen gas flow rate of 1 sccm in the plasma CVD method, whereas Invention Example 3 was the same as Invention Example 1 except that the etching buffer layer was formed by flowing oxygen gas at 7 sccm. An SOI wafer according to Invention Example 3 was produced under the same conditions.
（発明例５）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、発明例３においては、酸素ガスを１０ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で発明例３に係るＳＯＩウェーハを作製した。
(Invention example 5)
In Invention Example 1, the etching buffer layer was formed with an oxygen gas flow rate of 1 sccm in the plasma CVD method, whereas Invention Example 3 was the same as Invention Example 1 except that the etching buffer layer was formed by flowing oxygen gas at 10 sccm. An SOI wafer according to Invention Example 3 was produced under the same conditions.
（発明例６）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、発明例３においては、酸素ガスを１６ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で発明例３に係るＳＯＩウェーハを作製した。
(Invention example 6)
In Invention Example 1, the etching buffer layer was formed with an oxygen gas flow rate of 1 sccm in the plasma CVD method, whereas Invention Example 3 was the same as Invention Example 1 except that the etching buffer layer was formed by flowing oxygen gas at 16 sccm. An SOI wafer according to Invention Example 3 was produced under the same conditions.
（比較例１）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、比較例１においては、Ａｒガスをキャリアガスとし、酸素ガスを５０ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で比較例１に係るＳＯＩウェーハを作製した。
(Comparative example 1)
In Invention Example 1, the etching buffer layer was formed by setting the oxygen gas flow rate to 1 sccm in the plasma CVD method, whereas in Comparative Example 1, the etching buffer layer was formed by using Ar gas as the carrier gas and flowing oxygen gas at 50 sccm. Except for this, an SOI wafer according to Comparative Example 1 was produced under the same conditions as Invention Example 1.
（比較例２）
発明例１ではプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしてエッチング緩衝層を形成していたところ、比較例２においては、Ａｒガスをキャリアガスとし、酸素ガスを５７ｓｃｃｍ流すことによりエッチング緩衝層を形成した以外は、発明例１と同じ条件で比較例２に係るＳＯＩウェーハを作製した。
(Comparative example 2)
In Invention Example 1, the etching buffer layer was formed using a plasma CVD method with an oxygen gas flow rate of 1 sccm, whereas in Comparative Example 2, the etching buffer layer was formed by using Ar gas as a carrier gas and flowing oxygen gas at 57 sccm. Except for this, an SOI wafer according to Comparative Example 2 was produced under the same conditions as Invention Example 1.
（従来例１）
発明例１ではＳｉＯｘ（０＜ｘ≦０．６０）からなるエッチング緩衝層を形成すべくプラズマＣＶＤ法における酸素ガス流量を１ｓｃｃｍとしていたところ、従来例１においては、Ａｒガスをキャリアガスとし、酸素ガスを１００ｓｃｃｍ流すことにより酸化膜（ＳｉＯ２膜）からなるＢＯＸ層を形成した以外は、発明例１と同じ条件で従来例１に係るＳＯＩウェーハを作製した。
(Conventional example 1)
In Invention Example 1, the oxygen gas flow rate in the plasma CVD method was set at 1 sccm to form an etching buffer layer made of SiO x (0<x≦0.60), whereas in Conventional Example 1, Ar gas was used as the carrier gas, An SOI wafer according to Conventional Example 1 was manufactured under the same conditions as Invention Example 1, except that a BOX layer made of an oxide film (SiO 2 film) was formed by flowing oxygen gas at 100 sccm.
（評価：エッチングレートの評価）
エッチング緩衝層のエッチングレートを正確に評価するため、各実施例におけるエッチング緩衝層形成後のＳＯＩウェーハをチップ状にへき開し、そのチップにおけるエッチングレートを評価した。まず、ウェーハ中心部からサンプリングしたチップ表面のエッチング緩衝層の一部を耐酸テープでマスキングしてフッ酸３０％水溶液に含侵させた。そして、１０分経過後に耐酸テープを剥がし、段差計でエッチング緩衝層の膜厚を測定することにより、エッチング緩衝層のエッチングレートを評価した。
(Evaluation: Etching rate evaluation)
In order to accurately evaluate the etching rate of the etching buffer layer, the SOI wafer in each Example after the etching buffer layer was formed was cleaved into chips, and the etching rate of the chip was evaluated. First, a part of the etching buffer layer on the chip surface sampled from the center of the wafer was masked with an acid-resistant tape and impregnated with a 30% hydrofluoric acid aqueous solution. After 10 minutes, the acid-resistant tape was peeled off and the thickness of the etching buffer layer was measured using a step meter to evaluate the etching rate of the etching buffer layer.
結果を下記表１に記載し、エッチングレートについてはＳｉＯｘの組成比ｘに対する挙動を示すグラフを図９に示す。本評価結果から、発明例１～６ではＳｉＯｘの組成比ｘが小さくなることでエッチングレートが十分に低減されていることが分かる。一方で、比較例１、２及び従来例１では、組成比ｘが大きくなるにつれてエッチングレートが著しく大きくなり、ＭＥＭＳデバイス用途としては用いることが出来ないことが分かった。 The results are shown in Table 1 below, and a graph showing the behavior of the etching rate with respect to the composition ratio x of SiO x is shown in FIG. The evaluation results show that in Invention Examples 1 to 6, the etching rate was sufficiently reduced by decreasing the composition ratio x of SiO x . On the other hand, in Comparative Examples 1 and 2 and Conventional Example 1, the etching rate significantly increased as the composition ratio x increased, and it was found that they could not be used for MEMS device applications.
（評価：Ｓｉの２ｐスペクトルのピーク値評価）
また、エッチング緩衝層のＳｉの酸化状態を評価した。Ｓｉの酸化状態は、ＸＰＳ分析によりエッチング緩衝層中のＳｉとＯの結合状態をＳｉの２ｐのピーク位置を確認することにより評価した。すなわち、四面体構造をとるＳｉＯ２における２ｐスペクトルのピークが１０３ｅＶであることから、エッチング緩衝層中の四面体構造密度を間接的に評価することができる。評価結果を表１に示す。発明例１～６においては、Ｓｉの２ｐのピーク位置が１０３ｅＶ未満であり、四面体構造密度が少ないことがわかった。エッチングレートの評価結果を踏まえ、フッ酸とエッチング反応するＳｉＯ２の四面体構造密度が少ないために、フッ酸エッチングレートが減少したと考えられる。
(Evaluation: Peak value evaluation of Si 2p spectrum)
Furthermore, the oxidation state of Si in the etching buffer layer was evaluated. The oxidation state of Si was evaluated by confirming the bonding state of Si and O in the etching buffer layer by checking the peak position of 2p of Si by XPS analysis. That is, since the peak of the 2p spectrum in SiO 2 having a tetrahedral structure is 103 eV, the tetrahedral structure density in the etching buffer layer can be indirectly evaluated. The evaluation results are shown in Table 1. In Inventive Examples 1 to 6, the peak position of Si 2p was less than 103 eV, indicating that the tetrahedral structure density was low. Based on the evaluation results of the etching rate, it is considered that the hydrofluoric acid etching rate decreased because the tetrahedral structure density of SiO 2 that undergoes an etching reaction with hydrofluoric acid was low.
本発明によれば、エッチング耐性を向上させつつ、ＭＥＭＳデバイスに用いて好適なＳＯＩウェーハを得ることができる。 According to the present invention, it is possible to obtain an SOI wafer suitable for use in MEMS devices while improving etching resistance.
１，１００，２００，３００，４００，５００，６００ ＳＯＩウェーハ
１０，１１０，２１０，３１０，４１０，５１０，６１０ 支持基板用シリコンウェーハ
１２０，２２０，３２０，４２０，５２０，６２０ 単結晶シリコン層用シリコンウェーハ
３０，１３０，２３０，３３０，４３０，５３０，６３０ 中間層
１３１，２３１，４３１ ＢＯＸ層
１３２，２３２ アモルファスシリコン接着層
３３５，５３５，６３５ 酸化シリコン接着層
５０，１５０，２５０，３５０，４５０，５５０，６５０ エッチング緩衝層
1,100,200,300,400,500,600 SOI wafer 10,110,210,310,410,510,610 Silicon wafer for support substrate 120,220,320,420,520,620 Silicon for single crystal silicon layer Wafer 30,130,230,330,430,530,630 Intermediate layer 131,231,431 BOX layer 132,232 Amorphous silicon adhesive layer 335,535,635 Silicon oxide adhesive layer 50,150,250,350,450,550 ,650 Etching buffer layer
Claims (8)
前記支持基板用シリコンウェーハ上の中間層と、
前記中間層上の単結晶シリコン層と、を備えるＳＯＩウェーハであって、
前記支持基板用シリコンウェーハは裏面にエッチング緩衝層を有し、
前記エッチング緩衝層は、ＳｉＯｘ（０＜ｘ≦０．６０）である、ＳＯＩウェーハ。 A silicon wafer for a support substrate,
an intermediate layer on the supporting substrate silicon wafer;
A single crystal silicon layer on the intermediate layer, the SOI wafer comprising:
The supporting substrate silicon wafer has an etching buffer layer on the back surface,
The etching buffer layer is an SOI wafer, wherein the etching buffer layer is SiO x (0<x≦0.60).
請求項２に記載のＳＯＩウェーハ。 An adhesive layer made of amorphous silicon or silicon oxide is provided between the silicon wafer for supporting substrate and the single crystal silicon layer.
The SOI wafer according to claim 2.
前記接着層は前記アモルファスシリコンからなる、
請求項３に記載のＳＯＩウェーハ。 The intermediate layer has the adhesive layer directly above the BOX layer,
The adhesive layer is made of the amorphous silicon,
The SOI wafer according to claim 3.
前記接着層は前記アモルファスシリコンからなる、
請求項３に記載のＳＯＩウェーハ。 The intermediate layer has the adhesive layer directly below the BOX layer,
The adhesive layer is made of the amorphous silicon,
The SOI wafer according to claim 3.
前記接着層は前記酸化シリコンからなる、
請求項３に記載のＳＯＩウェーハ。 The intermediate layer has the adhesive layer directly above the BOX layer,
The adhesive layer is made of the silicon oxide,
The SOI wafer according to claim 3.
前記接着層は前記酸化シリコンからなる、
請求項３に記載のＳＯＩウェーハ。 The intermediate layer has the adhesive layer directly below the BOX layer,
The adhesive layer is made of the silicon oxide,
The SOI wafer according to claim 3.
前記エッチング緩衝層を、プラズマＣＶＤ法（ＰＥ－ＣＶＤ）を用いて形成する、ＳＯＩウェーハの製造方法。 A method for manufacturing an SOI wafer according to any one of claims 1 to 7, comprising:
A method for manufacturing an SOI wafer, wherein the etching buffer layer is formed using a plasma CVD method (PE-CVD).
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