JP2024001806A - 表示装置及び表示装置の製造方法 - Google Patents

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Abstract

【課題】従来よりホットキャリアの発生を抑制可能である表示装置等を提供する。【解決手段】表示装置１は、基板１１０と、基板１１０上に形成された発光素子ＥＬと、基板１１０上に形成され、信号線を介して供給された電圧に応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤとを備える。駆動トランジスタＴＤは、ソース電極２２１と、ドレイン電極２１０と、第１ゲート電極部３８１及び第２ゲート電極部３８２を有するゲート電極と、ゲート電極への電圧の印加により、ソース電極２２１及びドレイン電極２１０を電気的に接続する反転層３６１、３６２を形成する半導体層３３０とを有し、ソース電極２２１及びドレイン電極２１０の一方は、発光素子ＥＬに接続され、断面視において、半導体層３３０は、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、基板１１０及び駆動トランジスタＴＤの積層方向に段差３３５を有する。【選択図】図５

Description

本開示は、表示装置及び表示装置の製造方法に関する。
有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を発光素子として有する表示装置において、書き込まれたデータ電圧に応じた発光電流が駆動トランジスタのソース－ドレイン間に流れるが、高電圧であるソース－ドレイン間電圧（Ｖｄｓ電圧）に依存して、チャネルホットエレクトロン（ＣＨＥ）等のホットキャリアが発生することがある。ホットキャリアにより駆動トランジスタのＶｔｈ変動等の特性劣化が発生するので、ホットキャリアの発生が抑制されることが望まれる。
ホットキャリアの発生を抑制する方法として、ゲート電極を分割して実効Ｖｄｓ電圧を緩和するダブルゲート構造が提案されている（特許文献１を参照）。
特開２０１８－０４９２９０号公報
しかしながら、特許文献１の技術では、表示装置が高輝度化又は高精細化するとホットキャリアの発生を十分に抑制することが困難である。
そこで、本開示は、従来よりホットキャリアの発生を抑制可能な表示装置及び表示装置の製造方法を提供する。
本開示の一態様に係る表示装置は、基板と、前記基板上に形成された発光素子と、前記基板上に形成され、信号線を介して供給された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを備え、前記駆動トランジスタは、ソース電極と、ドレイン電極と、第１ゲート電極部及び第２ゲート電極部を有するゲート電極と、前記ゲート電極への電圧の印加により、前記ソース電極及び前記ドレイン電極を電気的に接続する反転層を形成する半導体層とを有し、前記ソース電極及び前記ドレイン電極の一方は、前記発光素子に接続されており、前記ソース電極、前記ドレイン電極、前記第１ゲート電極部及び前記第２ゲート電極部を通る切断面で切断した断面視において、前記半導体層は、前記第１ゲート電極部及び前記第２ゲート電極部の間に、前記基板及び前記駆動トランジスタの積層方向に段差を有する。
本開示の一態様に係る表示装置の製造方法は、表示装置の製造方法であって、前記表示装置は、基板と、前記基板上に形成された発光素子と、前記基板上に形成され、信号線を介して供給された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを備え、前記駆動トランジスタは、ソース電極と、ドレイン電極と、第１ゲート電極部及び第２ゲート電極部を有するゲート電極と、前記ゲート電極への電圧の印加により、前記ソース電極及び前記ドレイン電極を電気的に接続する反転層を形成する半導体層とを有し、前記ソース電極及び前記ドレイン電極の一方は、前記発光素子に接続されており、前記製造方法は、前記半導体層の一部が配置される凹部を有する絶縁層を前記基板上に形成する工程を含む。
本開示の一態様に係る表示装置等によれば、従来よりホットキャリアの発生を抑制可能である。
図１は、実施の形態に係る表示装置の機能的な構成を示すブロック図である。 図２は、実施の形態に係る表示装置の画素回路の構成を示す回路図である。 図３は、実施の形態に係る表示装置の画素回路の構成を模式的に示す平面図である。 図４は、図３のＶ－Ｖ切断線に対応する切断線で切断した、比較例に係る表示装置の画素の構成を模式的に示す断面図である。 図５は、図３のＶ－Ｖ切断線で切断した、実施の形態に係る表示装置の画素の構成を模式的に示す断面図である。 図６は、実施の形態に係る表示装置の効果を説明するための図である。 図７は、実施の形態に係る表示装置の製造方法を説明するための図である。 図８は、図３のＶ－Ｖ切断線に対応する切断線で切断した、実施の形態の変形例１に係る表示装置の画素の構成を模式的に示す断面図である。 図９は、実施の形態の変形例１に係る表示装置の製造方法を説明するための図である。 図１０は、図３のＶ－Ｖ切断線に対応する切断線で切断した、実施の形態の変形例２に係る表示装置の画素の構成を模式的に示す断面図である。 図１１は、図３のＶ－Ｖ切断線に対応する切断線で切断した、実施の形態の変形例３に係る表示装置の画素の構成を模式的に示す断面図である。
以下、本開示の実施の形態等について、図面を用いて説明する。なお、以下に説明する実施の形態等は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態等で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ（工程）、ステップ（工程）の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態等における構成要素のうち、本開示における独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書及び図面において、Ｘ軸、Ｙ軸及びＺ軸は、右手系の三次元直交座標系の三軸を示している。実施の形態等では、Ｚ軸方向を各層の積層方向としている。本明細書において、「平面視」とは、画素の厚み方向に沿って画素（又は表示装置）を見ることを意味する。また、本明細書において、「断面視」とは、ソース電極、ドレイン電極、第１ゲート電極部及び第２ゲート電極部を通る切断面で切断した画素（又は表示装置）の断面を見ることを意味する。
また、本明細書において、「〇〇上（例えば、基板上）」、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「〇〇上（例えば、基板上）」、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。
また、本明細書において、等しい、平行等の要素間の関係性を示す用語、及び、矩形、長尺等の要素の形状を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、１０％程度）の差異をも含むことを意味する表現である。
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
（実施の形態）
［１．表示装置の構成］
まずは、本実施の形態に係る表示装置１の概略構成について、図１～図３を参照しながら説明する。図１は、本実施の形態に係る表示装置１の機能的な構成を示すブロック図である。なお、以下の説明では、簡潔のため、信号と信号を伝達する配線とを、同一の符号で参照することがある。また、以下の説明では、簡潔のため、回路と回路が形成される領域とを、同一の符号で参照することがある。
図１に示すように、表示装置１は、表示モジュール１０と、制御部２０と、電源３０とを備える。表示モジュール１０は、表示パネル１２（表示部）と、ゲートドライバ１３と、データドライバ１４とを有する。
表示パネル１２は、複数の画素回路１１（画素）を２次元状（マトリクス状）に配置して構成される。つまり、表示パネル１２は、複数の画素行Ｌを有する。各画素回路１１は、Ｒ、Ｇ、Ｂの発光色にそれぞれ対応するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂ（サブ画素）を有する。本実施の形態では、複数の画素行Ｌを構成する複数の画素のそれぞれは、発光素子として、有機ＥＬ素子を有する例について説明するが、これに限定されない。表示パネル１２は、発光素子として、ＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子を有していてもよい。
行列状の各行には、同じ行に配置される複数の画素回路１１に接続される３本の制御信号線ＩＮＩ、ＲＥＦ及びＷＳが設けられる。制御信号線ＩＮＩ、ＲＥＦ及びＷＳは、ゲートドライバ１３から供給される制御信号ＩＮＩ、ＲＥＦ、ＷＳを、画素回路１１へ伝達する。なお、制御信号線の本数及び制御信号は一例であり、この例には限定されない。また、制御信号線ＩＮＩ、ＲＥＦ、ＷＳは、走査線の一例である。制御信号線ＩＮＩは、初期化信号線とも称され、制御信号線ＲＥＦは、参照信号線とも称され、制御信号線ＷＳは、書き込み信号線とも称される。
走査線は、複数の画素行Ｌごとに配置され、映像信号に対応したデータ信号（データ電圧）を書き込むための画素行Ｌを選択するために設けられる。
行列状の各列には、同じ列に配置される複数の画素回路１１に接続される３本のデータ信号線ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢが設けられる。データ信号線ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢは、信号線の一例であり、データドライバ１４から供給されるＲ、Ｇ、Ｂの発光輝度に関連するデータ信号ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢを、画素回路１１へ、それぞれ伝達する。
なお、図１では、ゲートドライバ１３は、表示パネル１２の片側に配置されているが、両側に配置されていてもよい。また、データドライバ１４は、表示パネル１２にＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）で実装されてもよく、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）で実装されてもよい。
制御部２０は、表示モジュール１０の各構成要素を制御する。制御部２０は、外部から映像信号を受信し、当該映像信号の各フレームの画像を表示パネル１２において表示するための制御信号を、ゲートドライバ１３及びデータドライバ１４へ供給する。
電源３０は、表示パネル１２、ゲートドライバ１３、データドライバ１４、及び、制御部２０へ動作用の電力を供給する。電源３０は、例えば、参照電圧ＶＩＮＩ、ＶＲＥＦ、正電源電圧ＶＣＣ、及び、負電源電圧ＶＣＡＴＨを、表示パネル１２へ供給する。
上記のように表示装置１は、複数の画素を有するアクティブマトリクス表示装置であり、本実施の形態では、有機ＥＬ表示装置である。
ここで、画素回路１１の詳細な構成について、図２及び図３を参照しながら説明する。図２は、本実施の形態に係る表示装置１の画素回路１１の構成を示す回路図である。
図２に示すように、サブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、画素領域１１を分割した３つのサブ画素領域１１Ｒ、１１Ｇ、１１Ｂにそれぞれ形成されている。画素回路１１を構成するサブ画素回路１１Ｒ、１１Ｇ、１１Ｂは、互いに同一の構成を有している。以下、画素回路１１の構成について、主にサブ画素回路１１Ｒに着目して説明する。
サブ画素回路１１Ｒは、初期化トランジスタＴ１Ｒと、補償トランジスタＴ２Ｒと、書き込みトランジスタＴ３Ｒと、保持容量ＣｓＲと、駆動トランジスタＴＤＲと、発光素子ＥＬＲとを有している。また、サブ画素回路１１Ｒは、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、参照電圧線ＶＩＮＩ、ＶＲＥＦ、データ信号線ＶｄａｔＲ、正電源線ＶＣＣ、及び、負電源線ＶＣＡＴＨを有している。なお、初期化トランジスタＴ１Ｒ及び補償トランジスタＴ２Ｒは、必須の構成要素ではない。
初期化トランジスタＴ１Ｒは、制御信号ＩＮＩに従ってオン状態となり、駆動トランジスタＴＤＲのソースノードを参照電圧（基準電圧）ＶＩＮＩに設定する。
補償トランジスタＴ２Ｒは、制御信号ＲＥＦに従ってオン状態となり、駆動トランジスタＴＤＲのゲート電極（ゲートノード）に参照電圧ＶＲＥＦを供給する。これは、発光素子ＥＬＲの電極（例えば、アノード）の電位を初期化することに相当する。
書き込みトランジスタＴ３Ｒは、制御信号ＷＳに従ってオン状態となり、データ信号ＶｄａｔＲの電圧を保持容量ＣｓＲに保持させる。書き込みトランジスタＴ３Ｒは、データ信号線ＶｄａｔＲと駆動トランジスタＴＤＲのゲート電極との間に接続されている。具体的には、書き込みトランジスタＴ３Ｒは、ソース電極及びドレイン電極の一方がデータ信号線ＶｄａｔＲに接続され、ソース電極及びドレイン電極の他方が補償トランジスタＴ２Ｒのソース電極及びドレイン電極の一方、及び、駆動トランジスタＴＤＲのゲート電極に接続されている。
駆動トランジスタＴＤＲは、ソース電極及びドレイン電極の一方が正電源線ＶＣＣに接続され、ソース電極及びドレイン電極の他方が発光素子ＥＬＲのアノードに接続され、保持容量ＣｓＲに保持されたデータ信号ＶｄａｔＲに応じた発光電流を発光素子ＥＬＲに供給する。駆動トランジスタＴＤＲは、データ信号線ＶｄａｔＲを介して供給された電圧（データ信号ＶｄａｔＲ）に応じた電流を発光素子ＥＬＲに供給する。これにより、発光素子ＥＬＲは、データ信号ＶｄａｔＲに応じた輝度で発光する。詳細は後述するが、駆動トランジスタＴＤＲは、例えば、プレーナ型及びトレンチ型のハイブリッド構成を有するＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）トランジスタである。
保持容量ＣｓＲは、データ信号線ＶｄａｔＲを介して供給されたデータ信号ＶｄａｔＲを保持する。
発光素子ＥＬＲは、自発光型の発光素子であり、本実施の形態では、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子である。発光素子ＥＬＲのアノード電極は、駆動トランジスタＴＤＲのソース電極（例えば、図４に示すソース電極２２１）及びドレイン電極（例えば、図４に示すドレイン電極２１０）の一方の電極と接続される。発光素子ＥＬＲのカソード電極には、カソード電源線（負電源線ＶＣＡＴＨ）によってカソード電圧（負電源電圧ＶＣＡＴＨ）が印加されている。
なお、図２に示すゲート電位ＶｇＲは、駆動トランジスタＴＤＲのゲート電極の電位を示しており、ソース電位ＶｓＲは、駆動トランジスタＴＤＲのソース電極の電位を示している。
なお、上記で説明した各トランジスタは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成されるが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成されてもよい。また、上記で説明した各トランジスタには、例えば、ポリシリコン半導体ＴＦＴ又は酸化物半導体ＴＦＴが用いられるがこれに限定されない。
なお、上記で説明した各トランジスタのうち、初期化トランジスタＴ１Ｒは、補償トランジスタＴ２Ｒ及び書き込みトランジスタＴ３Ｒは、スイッチ機能を有するスイッチングトランジスタである。また、駆動トランジスタＴＤＲは、発光電流の電流量を制御する機能を有するトランジスタである。
図３は、本実施の形態に係る表示装置１の画素回路１１の構成を模式的に示す平面図である。画素回路１１は、例えば、基板１１０（図４を参照）上に、この順に配置された第１配線層、半導体層、第２配線層によって形成されている。第１配線層は、主に、制御信号線ＩＮＩ、ＲＥＦ、ＷＳ、参照電圧線ＶＩＮＩ、ＶＲＥＦ、保持容量ＣｓＲ、ＣｓＧ、ＣｓＢの一方電極（例えば、図３に示す下部電極１８０）、及び、各トランジスタのゲート電極として用いられる。半導体層は、各トランジスタのチャネル領域として用いられる。第２配線層は、主に、データ信号線ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢ、正電源線ＶＣＣ、保持容量ＣｓＲ、ＣｓＧ、ＣｓＢの他方電極（例えば、図３に示す上部電極２２０）、及び、各トランジスタのソース電極、ドレイン電極として用いられる。異なる層同士は、ビアにより接続される。正電源線ＶＣＣは、電源線の一例である。
画素回路１１に含まれる発光素子ＥＬＲ、ＥＬＧ、ＥＬＢは、同一の制御信号ＩＮＩ、ＲＥＦ、ＷＳに従って同一のタイミングで保持容量ＣｓＲ、ＣｓＧ、ＣｓＢに保持されたデータ信号（データ電圧）ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢに応じた輝度で発光する。保持容量ＣｓＲ、ＣｓＧ、ＣｓＢのそれぞれには、後述する駆動トランジスタＴＤＲ、ＴＤＧ、ＴＤＢのそれぞれのゲートソース間の電位差Ｖｇｓを決定するための電荷がデータ信号線ＶｄａｔＲ、ＶｄａｔＧ、ＶｄａｔＢを介して蓄積される。
なお、上記では、サブ画素回路に応じて各構成要素の符号に「Ｒ」、「Ｇ」及び「Ｂ」を付したが、本明細書において、３つのサブ画素回路を区別しない場合は、「Ｒ」、「Ｇ」及び「Ｂ」の記載を省略した符号を付す場合がある。保持容量ＣｓＲ、ＣｓＧ、ＣｓＢを例に説明すると、保持容量Ｃｓとも記載する場合がある。
図３に示すように、本実施の形態に係る画素回路１１は、平面視において、ゲート電極が２つに分かれるダブルゲート構造を有する。具体的には、画素回路１１は、第１ゲート電極部１８１及び第２ゲート電極部１８２を有する。なお、ゲート電極は、３つ以上に分かれていてもよい。
下部電極１８０は、書き込みトランジスタＴ３Ｒと接続され、保持容量ＣｓＲを形成するための一方電極として機能する。下部電極１８０は、平面視において、上部電極２２０と対向する部分である対向部と、駆動トランジスタＴＤＲのゲート電極を構成する第１ゲート電極部１８１及び第２ゲート電極部１８２とを有する。対向部の平面視形状は、例えば、矩形状であるが、これに限定されない。
上部電極２２０は、発光素子ＥＬＲと接続され、保持容量ＣｓＲを形成するための他方電極として機能する。上部電極２２０は、平面視において、下部電極１８０と対向する部分である対向部と、駆動トランジスタＴＤＲのソース電極２２１（図４を参照）を構成する部分とを有する。対向部の平面視形状は、例えば、矩形状であるが、これに限定されない。
また、ドレイン電極２１０（図４を参照）は、正電源線ＶＣＣと接続される。
ここで、画素回路１１を有する画素の断面構成について、図４及び図５を参照しながら説明する。まずは、図４を参照しながら、比較例に係る表示装置の構成及び問題点について説明する。図４は、図３のＶ－Ｖ切断線に対応する切断線で切断した、比較例に係る表示装置の画素の構成を模式的に示す断面図である。なお、図４及び図５は、ゲート電極（第１ゲート電極部１８１及び第２ゲート電極部１８２）に電圧が印加されている状態（駆動トランジスタＴＤＲがオンしている状態）を示している。
図４に示すように、比較例に係る表示装置の画素は、断面構成として、基板１１０と、絶縁層１２０、１７０、１９０及び２３０と、半導体層１３０と、第１ゲート電極部１８１（図４に示す「Ｇａｔｅ１」）と、第２ゲート電極部１８２（図４に示す「Ｇａｔｅ２」）と、ドレイン電極２１０と、ソース電極２２１と、金属層２４０及び２６０と、発光層２５０とを備える。図４の例では、表示装置は、トップエミッション型の表示装置である。すなわち、発光素子ＥＬＲ、ＥＬＧ、ＥＬＢから発せられる光は、基板１１０の表面方向（Ｚ軸プラス方向）に出射される。また、発光素子ＥＬＲ、ＥＬＧ、ＥＬＢは、金属層２４０及び２６０と、発光層２５０とを含んで構成される。
基板１１０は、例えば、ガラス基板又はガラスフィルムである。基板１１０上には、複数の画素（画素回路１１）が形成される。基板１１０は、ＴＦＴ基板とも称される。
絶縁層１２０は、基板１１０の表面を覆うように設けられ、基板１１０からの不純物が半導体層１３０を汚染することを防止する。絶縁層１２０は、例えば、窒化シリコン膜（ＳｉＮ膜）により構成される窒化シリコン層、及び、酸化シリコン膜（ＳｉＯ膜）により構成される酸化シリコン層が積層された層、又は、窒化シリコン層及び酸化シリコン層の少なくとも一方を含む層である。絶縁層１２０は、アンダーコート層とも称される。
なお、絶縁層１２０は、バリア性を有する薄膜であればよく、窒化シリコン層及び酸化シリコン層以外の膜であってもよい。また、絶縁層１２０は、水分等に対するバリア特性をより確実にするために、酸化アルミニウム膜（ＡｌＯｘ膜）を含んでいてもよい。また、絶縁層１２０は、上記のように無機絶縁膜であるが、有機絶縁膜であってもよい。
半導体層１３０は、絶縁層１２０上に形成される半導体膜であり、ＴＦＴを構成する。半導体層１３０は、駆動トランジスタＴＤＲのチャネル領域が形成される層である。第１ゲート電極部１８１及び第２ゲート電極部１８２（ゲート電極）への電圧（例えば、正電圧）の印加により、半導体層１３０にはドレイン電極２１０及びソース電極２２１を電気的に接続する反転層１６１、１６２が形成され、駆動トランジスタＴＤＲがオンとなる。反転層１６１、１６２は、チャネル領域、チャネル層とも称される。また、第１ゲート電極部１８１及び第２ゲート電極部１８２への電圧の印加を停止することにより、反転層１６１、１６２がなくなり、駆動トランジスタＴＤＲがオフとなる。
半導体層１３０には、ドレイン電極２１０と接触する部分に、高濃度不純物領域１４１及び低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域）１４２が形成され、ソース電極２２１と接触する部分に、高濃度不純物領域１４３及び低濃度不純物領域（ＬＤＤ領域）１４４が形成され、平面視における第１ゲート電極部１８１及び第２ゲート電極部１８２の間の領域に、高濃度不純物領域１４５及び低濃度不純物領域（ＬＤＤ領域）１４６が形成されている。
高濃度不純物領域１４１、１４３及び１４５は、半導体層１３０のうち低抵抗の領域であり、例えば、ｎ型のイオンが高濃度に注入された領域である。高濃度不純物領域１４１は、ドレイン領域とも称され、ドレイン電極２１０と半導体層１３０とのコンタクト抵抗を下げるために設けられる。また、高濃度不純物領域１４３は、ソース領域とも称され、ソース電極２２１と半導体層１３０とのコンタクト抵抗を下げるために設けられる。
低濃度不純物領域１４２、１４４及び１４６は、例えば、ｎ型のイオンが低濃度に注入された領域である。このような構成とすることで、ドレイン電極２１０とソース電極２２１との間の電界の変化を緩和することができる。
半導体層１３０には、単結晶半導体、多結晶半導体（ポリシリコン半導体）、微結晶半導体、非晶質半導体等を用いることができる。また、半導体層１３０には、酸化物半導体層を用いることができる。酸化物半導体層の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いることができる。例えば、酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）の化合物（例えば、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ））、又は、Ｉｎ、Ｓｎ（又はＴｉｎ）、Ｚｎ、及び、Ｏの化合物（例えば、（酸化インジウムスズ亜鉛（ＩｎＳｎＺｎＯ：ＩＴＺＯ））から構成されてもよいし、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）又は酸化インジウム（ＩｎＯ）から構成されてもよい。なお、酸化物半導体層は、他の金属酸化物から構成されてもよく、材料は特に限定されない。
また、半導体層１３０は、例えば、プラズマＣＶＤ（化学気相成長法：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される。
絶縁層１７０は、半導体層１３０のチャネル領域を保護する保護膜であり、半導体層１３０を覆うように設けられる。絶縁層１７０は、例えば、酸化シリコン膜であるが、窒化シリコン膜、酸窒化シリコン膜及び酸化アルミニウム膜等の無機絶縁膜により構成されてもよい。
第１ゲート電極部１８１及び第２ゲート電極部１８２は、絶縁層１７０上に形成されるゲート電極である。第１ゲート電極部１８１及び第２ゲート電極部１８２は、共通のゲート配線に接続される。つまり、第１ゲート電極部１８１及び第２ゲート電極部１８２には、共通の電圧が共通のタイミングで印加される。なお、ゲート配線とは、少なくとも一つのトランジスタ（ここでは、駆動トランジスタＴＤＲ）のゲート電極と、別の電極又は別の配線とを電気的に接続させるための配線である。
比較例では、第１ゲート電極部１８１及び第２ゲート電極部１８２は、距離Ｌ２離れて配置される。また、距離Ｌ１は、第１ゲート電極部１８１及び第２ゲート電極部１８２の端部間の距離である。
第１ゲート電極部１８１及び第２ゲート電極部１８２は、導電性を有する材料から構成される。例えば、第１ゲート電極部１８１及び第２ゲート電極部１８２の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、ポリチオフェン、ポリアセチレン等の導電性高分子等を用いることができる。また、第１ゲート電極部１８１及び第２ゲート電極部１８２は、これらの材料を積層した多層構造であってもよい。
絶縁層１９０は、第１ゲート電極部１８１及び第２ゲート電極部１８２が形成された絶縁層１９０を覆うように設けられる。絶縁層１９０は、例えば、酸化シリコン膜であるが、窒化シリコン膜、酸窒化シリコン膜及び酸化アルミニウム膜等の無機絶縁膜により構成されてもよい。絶縁層１９０は、層間絶縁膜とも称される。
また、絶縁層１７０及び１９０には、高濃度不純物領域１４１及び１４３のそれぞれに達するようにコンタクトホール２００が形成される。
ドレイン電極２１０及びソース電極２２１は、絶縁層１９０上に配置される。ドレイン電極２１０は、高濃度不純物領域１４１と接触し、ソース電極２２１は、高濃度不純物領域１４３と接触するように形成される。
ドレイン電極２１０は、ドレイン配線に接続される。ドレイン配線は、少なくとも一つのトランジスタ（ここでは、駆動トランジスタＴＤＲ）のドレイン電極と、別の電極又は別の配線とを電気的に接続させるための配線である。ソース電極２２１は、ソース配線に接続される。ソース配線は、少なくとも一つのトランジスタ（ここでは、駆動トランジスタＴＤＲ）のソース電極と、別の電極又は別の配線とを電気的に接続させるための配線である。
絶縁層２３０は、ドレイン電極２１０及びソース電極２２１が形成された絶縁層１９０を覆うように設けられる。絶縁層２３０は、例えば、絶縁層１９０より厚み（Ｚ軸方向の長さ）が厚い。絶縁層２３０は、例えば、酸化シリコン膜であるが、窒化シリコン膜、酸窒化シリコン膜及び酸化アルミニウム膜等の無機絶縁膜により構成されてもよい。また、絶縁層２３０は、無機絶縁膜と有機絶縁膜とにより構成されてもよい。有機絶縁膜は、例えば、基板１１０の表面を平坦化するための平坦化層として機能する。
金属層２４０は、ＥＬ層を形成するための電極であり、例えば、陽極（アノード）である。金属層２４０は、サブ画素ごとに形成されている。
発光層２５０は、絶縁層（図示しない）により区画された領域ごとに設けられ、保持容量ＣｓＲに蓄積される電荷量に応じた発光電流により発光する。
金属層２６０は、ＥＬ層を形成するための電極であり、例えば、陰極（カソード）である。金属層２６０は、負電源線ＶＣＡＴＨと接続される。金属層２６０は、複数の画素を一括して覆うように形成される。
このように構成された表示装置では、データ信号ＶｄａｔＲによって、駆動トランジスタＴＤＲの発光電流Ｉｐｉｘがソース－ドレイン間に流れるが、高電圧であるソース－ドレイン間電圧に依存して、チャネルホットエレクトロン（ＣＨＥ）等のホットキャリアＥが発生する。この対策として、図４では、ゲート電極を第１ゲート電極部１８１及び第２ゲート電極部１８２に分割して実効Ｖｄｓ電圧（横方向電界）を緩和するダブルゲート構造を採用している例を示している。
近年、ディスプレイの高輝度化により、Ｖｄｓ電圧が高電圧化しており、また、高精細化により駆動トランジスタのサイズが縮小化される（例えば、距離Ｌ１が小さくなる）傾向にある。そのため、図４のようなダブルゲート構造では、高精細化により距離Ｌ２が小さくなりホットキャリアＥの発生を十分に抑制することができないという課題がある。そのため、比較例に係る表示装置では、ディスプレイの高輝度化又は高精細化によりホットキャリアＥの発生の抑制効果が低下することにより駆動トランジスタのＶｔ変動等の特性劣化が発生し、輝度（発光電流Ｉｐｉｘ）変動による表示品位の低下が問題となることが懸念される。
なお、ホットキャリアＥには、ドレインアバランシェホットエレクトロン（ＤＡＨＣ）も含まれる。ＣＨＥは、ソース－ドレイン間の電界で加速されるホットキャリアであり、ＤＡＨＣは、ドレイン空乏層の高電界で電離衝突を繰り返すホットキャリアである。
そこで、本願発明者は、ホットキャリアＥ起因による特性劣化を抑制可能な表示装置について鋭意検討を行い、図５に示す表示装置１等を創案した。例えば、本願発明者は、ダブルゲート構造のゲート電極の位置を変えずに、ゲート電極間の電流経路の長さを延長可能な表示装置１等を創案した。図５は、図３のＶ－Ｖ切断線で切断した、本実施の形態に係る表示装置１の画素の構成を模式的に示す断面図である。表示装置１によれば、例えば、図４に示す距離Ｌ１を大きくすることなく、ゲート電極間の電流経路の長さを延長することができる。なお、図５において、比較例に係る表示装置と同様の構成については、同一の符号を付し、説明を省略又は簡略化する。
なお、駆動トランジスタＴＤＲは、高濃度不純物領域１４１、１４３、３４５、低濃度不純物領域１４２、１４４、３４６及び反転層３６１、３６２を含む半導体層３３０と、絶縁層３７０と、ゲート電極（第１ゲート電極部３８１及び第２ゲート電極部３８２）と、ドレイン電極２１０を含むドレイン配線と、ソース電極２２１を含むソース配線とを有する。
図５に示すように、表示装置１の半導体層３３０は、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、基板１１０及び駆動トランジスタＴＤＲの積層方向（Ｚ軸方向）に段差３３５を有する。図５の例では、半導体層３３０の断面形状は、２つの矩形状の部分がＹ軸方向にズラして重ねられた形状を有する。つまり、半導体層３３０の断面形状は、半導体層１３０のように矩形状ではない。なお、第１ゲート電極部３８１は図４に示す第１ゲート電極部１８１に相当し、第２ゲート電極部３８２は図４に示す第２ゲート電極部１８２に相当する。
半導体層３３０は、第１半導体部３３１と、第２半導体部３３２とを有する。第１半導体部３３１と、第２半導体部３３２とは、例えば、一体形成される。また、平面視において、第１半導体部３３１及び第２半導体部３３２は、一部が重なるように配置される。
第１半導体部３３１は、半導体層３３０のうち絶縁層１２０内に配置される部分であり、第２半導体部３３２より下方（Ｚ軸マイナス側）に配置される。第１半導体部３３１は、絶縁層１２０に形成された凹部１２２に配置される。第１半導体部３３１では、低濃度不純物領域１４４及び３４６を結ぶように反転層３６１が形成される。例えば、反転層３６１は、Ｌ字を反時計周りに９０度回転させた形状を有する。
第２半導体部３３２は、半導体層３３０のうち絶縁層１２０より上方（Ｚ軸プラス側）に配置される部分であり、一部は絶縁層１２０上（表面１２１上）に配置される。第２半導体部３３２では、低濃度不純物領域１４２及び３４６を結ぶ直線状の反転層３６２が形成される。
このように半導体層３３０は、絶縁層１２０の表面形状（例えば、凹部１２２の形状）に沿った形状を有する。なお、凹部１２２は、絶縁層１２０に形成された凹みである。凹部１２２は、例えば、平面視において、コンタクトホール２００及び第１ゲート電極部３８１と重なる領域に形成される。凹部１２２は、例えば、平面視において、第１ゲート電極部３８１の全域と、第２ゲート電極部３８２の一部とにわたって形成されてもよい。
第２半導体部３３２は、段差３３５側の領域に、高濃度不純物領域３４５及び低濃度不純物領域（ＬＤＤ領域）３４６を有する。高濃度不純物領域３４５は、例えば、ドレイン電極２１０とソース電極２２１との間の電流経路を形成する。また、低濃度不純物領域３４６は、ドレイン電極２１０とソース電極２２１との間の電界の変化を緩和する効果を有する。
また、半導体層３３０は、積層方向の一方側（Ｚ軸マイナス側）に形成される第１表面３３１ａと、積層方向の他方側（Ｚ軸プラス側）に形成される第２表面３３２ａとを有する。第１表面３３１ａは、第１半導体部３３１の上面であり、第２表面３３２ａは、第２半導体部３３２の上面である。第１表面３３１ａ及び第２表面３３２ａは、段差３３５を介して接続されている。
第１表面３３１ａ上に第１ゲート電極部３８１が配置され、第２表面３３２ａ上に第２ゲート電極部３８２が配置される。なお、第１表面３３１ａ上に第２ゲート電極部３８２が配置され、第２表面３３２ａ上に第１ゲート電極部３８１が配置されてもよい。
第１表面３３１ａは、絶縁層１２０の表面１２１（絶縁層１２０の上面であり、平坦面）と同一平面上に形成される。つまり、第１表面３３１ａと表面１２１とは、面一に形成される。また、第２表面３３２ａは、表面１２１より上方に位置する。つまり、第２表面３３２ａと表面１２１とは、非面一に形成される。
段差３３５の高さＨ（Ｚ軸方向の長さ）は特に限定されないが、電流経路の距離を伸ばす観点から、長いとよい。段差３３５の高さＨは、例えば、第１ゲート電極部３８１及び第２ゲート電極部３８２の一方の幅以上であるとよい。例えば、段差３３５の高さＨは、第１ゲート電極部３８１の幅（長さＬ１３）以上であるとよい。
なお、ドレイン電極２１０とソース電極２２１との間の電流経路とは、例えば、半導体層３３０に沿って（例えば、半導体層３３０の上面（Ｚ軸プラス側の面）に沿って）形成される。高濃度不純物領域１４１、１４３、３４５、及び、低濃度不純物領域１４２、１４４、３４６において、電流経路は、表面に形成されてもよいし内部に形成されてもよい。また、電流経路の一部はＲを有する経路であってもよい。例えば、半導体層３３０は、断面視において角が曲面であってもよい。
絶縁層３７０は、半導体層３３０を覆うように、具体的には、第１表面３３１ａ及び第２表面３３２ａを覆うように形成される。絶縁層３７０も、断面視において、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、積層方向に段差を有する。絶縁層３７０は、ゲート絶縁膜とも称される。
［２．段差を設けることの効果］
段差３３５を設けることの効果について、図６を参照しながら説明する。図６は、本実施の形態に係る表示装置１の効果を説明するための図である。図６の縦軸は、画素電流（発光電流）の変動率を示し、横軸は時間を示す。図６は、点灯時間における最初の画素電流の値を基準とした、本開示に係る表示装置（例えば、本実施の形態に係る表示装置１）及び比較例に係る表示装置における画素電流の変動率の比較を模式的に示す。なお、比較例に係る表示装置とは、図４に示す断面構成を有する表示装置である。
図６に示すように、本開示に係る表示装置では、比較例に係る表示装置に比べて、点灯時間の経過に伴う画素電流の低下が抑制されている（図６に示す「－ΔＩｐｉｘ（Ｖｔ上昇）が改善」を参照）。表示装置１は、比較例に比べて駆動トランジスタＴＤにおけるホットキャリアＥの発生が抑制されるので、駆動トランジスタＴＤのＶｔ変動（閾値変動）等の特性劣化が発生することを抑制することができる。よって、図６に示すように、画素電流の低下が抑制される。
このような断面構成を有することで表示装置１は、ドレイン電極２１０とソース電極２２１との間の電流経路の距離が、段差３３５の高さＨ分、長くなる。例えば、第１ゲート電極部３８１のＹ軸プラス側の端部から第２ゲート電極部３８２のＹ軸マイナス側の端部までの電流経路の距離Ｌ１２は、第１ゲート電極部３８１及び第２ゲート電極部３８２の間の距離Ｌ１１より長い。例えば、距離Ｌ１２は、距離Ｌ１１に高さＨを加えた距離に相当する。つまり、表示装置１によれば、距離Ｌ１１（又は図４に示す距離Ｌ１）を維持したまま、第１ゲート電極部３８１及び第２ゲート電極部３８２の間の電流経路の距離Ｌ１２を延長することができる。これにより、表示装置１は、高輝度化しても、ホットキャリアＥが発生することを抑制することができる。
また、表示装置１によれば、図４に示す矩形状の半導体層１３０を図６に示す段差３３５を有する半導体層３３０とすることで、半導体層１３０のときの電流経路の距離（距離Ｌ２）を維持したまま、半導体層１３０のときの距離Ｌ１を狭めることができる。これにより、表示装置１は、ホットキャリアＥの抑制効果を維持したまま、高精細化することができる。
また、表示装置１では、電流経路の距離Ｌ１２が長くなるので、オフ抵抗が高くなり、駆動トランジスタＴＤのオフリークを抑制する効果も得られる。
［３．製造方法］
続いて、絶縁層１２０の形成方法について、図７を参照しながら説明する。図７は、本実施の形態に係る表示装置１の製造方法を説明するための図である。図７は、表面１２１、凹部１２２及び貫通孔１２３を形成するための露光工程を模式的に示す。なお、フォトマスク１０００に入射する光（例えば、ＵＶ光）の光量は、平面視において、例えば、均一である。また、絶縁層１２０の材料となる樹脂は、ポジ型の感光性樹脂であるとするが、これに限定されない。
絶縁層１２０は、基板１１０上に、絶縁層１２０を形成するためのポジ型の感光性樹脂を塗布し、プリベークで硬化（仮硬化）させ、図７に示すフォトマスク１０００で露光し、現像液でエッチング部の樹脂を除去し、ポストベークで最終硬化（本硬化）させることで形成される。
図７に示すように、フォトマスク１０００を用いた露光工程により表面１２１、凹部１２２及び貫通孔１２３が形成される。フォトマスク１０００は、透過部１０１０と、遮光部１０２０と、ハーフトーン部１０３０とを有する。フォトマスク１０００は、遮光部１０２０以外に光透過率が互いに異なる透過部分を２つ以上有するように構成されるマルチトーンマスクである。
透過部１０１０は、貫通孔１２３が形成される領域に設けられ、フォトマスク１０００に入射する光を透過する部分である。
遮光部１０２０は、表面１２１が形成される領域（例えば、凹部１２２及び貫通孔１２３が形成されない領域）に設けられ、フォトマスク１０００に入射する光を遮光する部分である。
ハーフトーン部１０３０は、有底の溝が形成される領域（例えば、凹部１２２が形成される領域）に設けられ、フォトマスク１０００に入射する光を一部透過する部分である。ハーフトーン部１０３０は、透過部１０１０より透過率が小さく、かつ、遮光部１０２０より透過率が高い部分である。
このようなフォトマスク１０００を用いることで、互いに深さの異なる溝（例えば、貫通溝、及び、未貫通溝）を１回の露光で形成することができる。これにより、図７に示すような凹凸形状を有する絶縁層１２０が形成される。
そして、凹部１２２及び貫通孔１２３が形成された絶縁層１２０上に、半導体層３３０等が一般的な手法を用いて順次形成される。半導体層３３０は、表面１２１の一部及び凹部１２２（ＴＦＴ形成領域）にパターン形成される。
なお、絶縁層１２０の形成方法は、上記に限定されず、凹部１２２及び貫通孔１２３で露光量を異ならせることにより形成されてもよい。
上記のように、表示装置１の製造方法は、半導体層３３０の一部（例えば、第１半導体部３３１）が配置される凹部１２２を有する絶縁層１２０を基板１１０上に形成する工程を含む。
［４．効果など］
以上のように、本実施の形態に係る表示装置１は、基板１１０と、基板１１０上に形成された発光素子ＥＬと、基板１１０上に形成され、データ信号線Ｖｄａｔを介して供給された電圧に応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤとを備える。駆動トランジスタＴＤは、ソース電極２２１と、ドレイン電極２１０と、第１ゲート電極部３８１及び第２ゲート電極部３８２を有するゲート電極と、ゲート電極への電圧の印加により、ソース電極２２１及びドレイン電極２１０を電気的に接続する反転層３６１、３６２を形成する半導体層３３０とを有し、ソース電極２２１及びドレイン電極２１０の一方は、発光素子ＥＬに接続されている。そして、ソース電極２２１、ドレイン電極２１０、第１ゲート電極部３８１及び第２ゲート電極部３８２を通る切断面で切断した断面視において、半導体層３３０は、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、基板１１０及び駆動トランジスタＴＤの積層方向（Ｚ軸方向）に段差３３５を有する。
これにより、半導体層が平坦な場合に比べて、ドレイン電極２１０とソース電極２２１との間の電流経路の距離を長くすることができるので、ソース－ドレイン間電圧（横方向電界）を緩和することができる。よって、表示装置１によれば、従来よりホットキャリアＥの発生を抑制可能である。
また、半導体層３３０は、積層方向の一方側（例えば、Ｚ軸マイナス側）に形成される第１表面３３１ａと、積層方向の他方側（例えば、Ｚ軸プラス側）に形成される第２表面３３２ａとを有し、第１表面３３１ａと第２表面３３２ａとは、段差３３５で接続されており、第１ゲート電極部３８１及び第２ゲート電極部３８２の一方は、第１表面３３１ａ上に配置され、第１ゲート電極部３８１及び第２ゲート電極部３８２の他方は、第２表面３３２ａ上に配置される。
これにより、表示装置１は、第１ゲート電極部３８１及び第２ゲート電極部３８２に電圧が印加されることで、第１表面３３１ａ付近及び第２表面３３２ａ付近のそれぞれに、電流経路を構成する反転層（例えば、反転層３６１、３６２）を形成することができる。よって、表示装置１によれば、互いに異なる表面に形成された第１ゲート電極部３８１及び第２ゲート電極部３８２を用いて、従来よりホットキャリアＥの発生を抑制可能である。
また、表示装置１は、基板１１０と半導体層３３０との間に絶縁層１２０を備え、絶縁層１２０には、半導体層３３０の一部（例えば、第１半導体部３３１）が配置される凹部１２２が形成されている。
これにより、絶縁層１２０の形状に沿った段差３３５を容易に形成することができる。また、凹部１２２の深さを調整することにより、電流経路の距離を容易に調整可能である。例えば、距離Ｌ１１が小さいほど、凹部１２２の深さ（つまり、高さＨ）が深く設定されてもよい。
また、段差３３５の高さＨは、第１ゲート電極部３８１及び第２ゲート電極部３８２の一方の幅（例えば、長さＬ１３）より長い。
これにより、表示装置１は、第１ゲート電極部３８１及び第２ゲート電極部３８２の一方の幅より電流経路の距離を延長することができるので、ホットキャリアＥの発生をさらに抑制可能である。
また、本実施の形態に係る表示装置１の製造方法であって、表示装置１は、基板１１０と、基板１１０上に形成された発光素子ＥＬと、基板１１０上に形成され、データ信号線Ｖｄａｔを介して供給された電圧に応じた電流を発光素子ＥＬに供給する駆動トランジスタＴＤとを備える。駆動トランジスタＴＤは、ソース電極２２１と、ドレイン電極２１０と、第１ゲート電極部３８１及び第２ゲート電極部３８２を有するゲート電極と、ゲート電極への電圧の印加により、ソース電極２２１及びドレイン電極２１０を電気的に接続する反転層３６１、３６２を形成する半導体層３３０とを有し、ソース電極２２１及びドレイン電極２１０の一方は、発光素子ＥＬに接続されている。そして、表示装置１の製造方法は、半導体層３３０の一部（例えば、第１半導体部３３１）が配置される凹部１２２を有する絶縁層１２０を基板１１０上に形成する工程を含む。
これにより、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、凹部１２２に応じた段差３３５を形成することができるので、当該製造方法を用いて作製された表示装置１によれば、従来よりホットキャリアＥの発生を抑制可能である。
（実施の形態の変形例１）
本変形例に係る表示装置について、図８及び図９を参照しながら説明する。図８は、図３のＶ－Ｖ切断線に対応する切断線で切断した、本変形例に係る表示装置の画素の構成を模式的に示す断面図である。以下では、実施の形態との相違点を中心に説明し、実施の形態と同一又は類似の内容については説明を省略又は簡略化する。本変形例に係る表示装置は、無機層４７０を備える点で実施の形態の表示装置１と相違する。
図８に示すように、本変形例に係る表示装置は、実施の形態に係る表示装置１に加えて、絶縁層１２０と半導体層３３０との間に無機層４７０を備える。
無機層４７０は、絶縁性を有する層であり、窒化シリコン層等であるが、これに限定されない。無機層４７０は、絶縁層１２０上の全てに形成されることに限定されず、表面１２１及び凹部１２２のうち凹部１２２のみを覆うように形成されてもよい。無機層４７０は、例えば、凹部１２２の底面及び側面を覆うように形成されてもよい。
続いて、無機層４７０の形成方法について、図９を参照しながら説明する。図９は、本変形例に係る表示装置の製造方法を説明するための図である。
図９に示すように、図７に示す絶縁層１２０のパターニングの後に、絶縁層１２０の表面を覆う無機層４７０が形成される。無機層４７０は、ＳｉＯＮ、ＳｉＮ等を、スパッタリング法、ＣＶＤ法等により成膜することにより形成される。
以上のように、本変形例に係る表示装置は、さらに、絶縁層１２０と半導体層３３０との間に無機層４７０を備える。
これにより、本変形例に係る表示装置では、基板１１０の裏面（Ｚ軸マイナス側の面）又は絶縁層１２０からＴＦＴ領域への水分、不純物等の進入を抑制することができるので、駆動トランジスタＴＤの信頼性劣化を抑制することができる。例えば、絶縁層１２０が有機絶縁膜である場合、当該有機絶縁膜は水分を含みやすいので、無機層４７０を設けることで、当該有機絶縁膜の水分がＴＦＴ領域へ侵入することを抑制することができる。
（実施の形態の変形例２）
本変形例に係る表示装置について、図１０を参照しながら説明する。図１０は、図３のＶ－Ｖ切断線に対応する切断線で切断した、本変形例に係る表示装置の画素の構成を模式的に示す断面図である。以下では、実施の形態との相違点を中心に説明し、実施の形態と同一又は類似の内容については説明を省略又は簡略化する。本変形例に係る表示装置は、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に半導体層５３０の凸部（第２半導体部３３２）を有する点で実施の形態の表示装置１と相違する。
図１０に示すように、半導体層５３０は、第１半導体部３３１及び第２半導体部３３２に加えて第３半導体部５３３を有する。第３半導体部５３３は、絶縁層１２０に形成された凹部１２５に配置される。また、第１ゲート電極部３８１は、２以上の凹部のうちの一方の凹部（図１０の例では凹部１２２）上に配置され、第２ゲート電極部３８２は、２以上の凹部のうちの他方の凹部（図１０の例では凹部１２５）上に配置される。
本変形例では、絶縁層１２０には、凹部１２２及び１２５が形成される。凹部１２２は、平面視において、ソース電極２２１のためのコンタクトホール２００及び第１ゲート電極部３８１を含む領域に形成される。凹部１２５は、平面視において、ドレイン電極２１０のためのコンタクトホール２００及び第２ゲート電極部３８２を含む領域に形成される。凹部１２２及び１２５は、平面視において離間して配置される。
断面視において、凹部１２２及び１２５の間には、凹部１２２及び１２５の底面からＺ軸プラス側に突出する凸部１２４が配置される。凸部１２４は、平面視において、第１ゲート電極部３８１及び第２ゲート電極部３８２の間であって、第１ゲート電極部３８１及び第２ゲート電極部３８２と重ならない位置に設けられる。また、凸部１２４は、段差３３５及び３３６により形成される。
そのため、半導体層５３０は、凹部１２２、１２５及び凸部１２４に応じた形状となる。半導体層５３０は、第２半導体部３３２が第１半導体部３３１及び第３半導体部５３３よりＺ軸プラス側に配置される。言い換えると、半導体層５３０は、第２半導体部３３２が第１半導体部３３１及び第３半導体部５３３よりＺ軸プラス側に突出する形状を有する。
なお、第１半導体部３３１及び第２半導体部３３２は接続されており、第２半導体部３３２及び第３半導体部５３３は接続されている。第１半導体部３３１、第２半導体部３３２及び第３半導体部５３３は、例えば一体形成される。
高濃度不純物領域１４１及び低濃度不純物領域１４２は凹部１２５内に配置され、高濃度不純物領域１４３及び低濃度不純物領域１４４は凹部１２２内に配置される。
第２半導体部３３２には、Ｙ軸方向に長尺状である高濃度不純物領域３４７及び低濃度不純物領域（ＬＤＤ領域）３４８が配置される。高濃度不純物領域３４７及び低濃度不純物領域３４８は、絶縁層１２０より上方に配置され、平面視において、凸部１２４の表面１２４ａを覆う。
第３半導体部５３３では、低濃度不純物領域１４２及び３４８を結ぶように反転層３６３が形成される。例えば、反転層３６３は、反転層３６１を、Ｚ軸を回転軸として１８０度回転させた形状を有する。
なお、絶縁層１２０は、凸部１２４に替えて、凹部１２２及び１２５より凹む凹部を有していてもよい。このように、半導体層５３０は、断面視において、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、凹部及び凸部の少なくとも一方（図１０の例では、凸部１２４）を有する。そして、第１半導体部３３１の第１表面３３１ａと、第３半導体部５３３の第３表面５３３ａとは、面一であってもよい。つまり、第１ゲート電極部３８１及び第２ゲート電極部３８２は、半導体層５３０の同一表面上に配置されてもよい。また、絶縁層１２０の表面１２１（図５等を参照）、第１表面３３１ａ及び第３表面５３３ａは、同一平面上に形成されてもよい。また、さらに、凸部１２４の表面１２４ａも、同一平面上に形成されてもよい。
なお、凹部１２２及び１２５は、例えば、深さ（Ｚ軸方向の長さ）が等しくてもよい。また、例えば、凹部１２２及び１２５は、平面視における面積が等しくてもよい。また、例えば、凹部１２２及び１２５は、容積が等しくてもよい。
なお、凹部１２２及び１２５の数は、２以上であればよく、例えば、３以上形成されていてもよい。
以上のように、本変形例に係る表示装置の半導体層５３０は、断面視において、第１ゲート電極部３８１及び第２ゲート電極部３８２の間に、段差３３５、３３６により形成される凹部及び凸部の少なくとも一方（例えば、凸部の一例である第２半導体部３３２）を有する。
これにより、ドレイン電極２１０とソース電極２２１との間の電流経路の距離をさらに長くすることができるので、ソース－ドレイン間電圧をさらに緩和することができる。よって、本変形例に係る表示装置によれば、ホットキャリアＥの発生をさらに抑制可能である。
また、基板１１０と半導体層５３０との間に絶縁層１２０を備え、絶縁層１２０には、半導体層５３０の一部（例えば、第１半導体部３３１及び第３半導体部５３３）がそれぞれ配置される２以上の凹部１２２、１２５が形成されており、第１ゲート電極部３８１は、２以上の凹部のうちの一方の凹部１２２上に配置され、第２ゲート電極部３８２は、２以上の凹部のうちの他方の凹部１２５上に配置される。
これにより、絶縁層１２０が凹部１２２、１２５を有することで、半導体層５３０に凸部を容易に形成することができる。
（実施の形態の変形例３）
本変形例に係る表示装置について、図１１を参照しながら説明する。図１１は、図３のＶ－Ｖ切断線に対応する切断線で切断した、本変形例に係る表示装置の画素の構成を模式的に示す断面図である。以下では、実施の形態の変形例２との相違点を中心に説明し、実施の形態の変形例２と同一又は類似の内容については説明を省略又は簡略化する。本変形例に係る表示装置は、第３ゲート電極部３８３を備える点で実施の形態の変形例２に係る表示装置と相違する。
図１１に示すように、本変形例に係る表示装置は、第２半導体部３３２上に第３ゲート電極部３８３を備える。つまり、本変形例では、ゲート電極部が３つ配置される。第３ゲート電極部３８３は、第１ゲート電極部３８１及び第２ゲート電極部３８２よりＺ軸プラス側に配置される。
第３ゲート電極部３８３は、第１ゲート電極部３８１及び第２ゲート電極部３８２と共通のゲート配線に接続される。つまり、第３ゲート電極部３８３には、第１ゲート電極部３８１及び第２ゲート電極部３８２と共通の電圧が共通のタイミングで印加される。
第３ゲート電極部３８３を有することで、駆動トランジスタＴＤのオフリークをさらに抑制することができる。
また、第２半導体部３３２には、Ｙ軸方向の一端に高濃度不純物領域３４５及び低濃度不純物領域（ＬＤＤ領域）３４６が形成され、Ｙ軸方向の他端に高濃度不純物領域３４９及び低濃度不純物領域（ＬＤＤ領域）３５０が形成される。そして、低濃度不純物領域３４６及び３５０を接続する直線状の反転層３６４が形成される。
なお、絶縁層１２０は、凸部１２４に替えて、凹部１２２及び１２５より凹む凹部を有していてもよい。そして、第３ゲート電極部３８３は、当該凹部の表面上に形成されてもよい。つまり、第３ゲート電極部３８３は、第１ゲート電極部３８１及び第２ゲート電極部３８２よりＺ軸マイナス側に配置されてもよい。
以上のように、本変形例に係る表示装置のゲート電極は、さらに凹部及び凸部の少なくとも一方の表面上に第３ゲート電極部３８３を有する。
これにより、本変形例に係る表示装置は、ソース－ドレイン間電圧をダブルゲート構造よりさらに緩和できるため、ホットキャリアＥの発生をさらに抑制可能である。つまり、ＴＦＴの信頼性がさらに向上する。また、本変形例に係る表示装置によれば、プレーナ型の多段マルチゲートＴＦＴのレイアウト面積を縮小することができる。
（その他の実施の形態）
以上、本開示に係る表示装置等について、実施の形態等に基づいて説明してきたが、本開示に係る表示装置等は、上記実施の形態等に限定されるものではない。実施の形態等における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態等に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置等を内蔵した各種機器も本開示に含まれる。
例えば、上記実施の形態等では、２つのゲート電極部の間に１つの段差がある例について説明したが、段差の数は２以上であってもよい。例えば、２つのゲート電極部の間には、階段状の段差が形成されていてもよい。
また、上記実施の形態等では、段差は、断面視においてＺ軸と平行に設けられる例について説明したが、Ｙ軸方向と交差するように設けられていてもよい。
また、上記の本開示は、アクティブマトリクス基板単体として実現されてもよい。本開示は、基板と、基板上に形成され、信号線を介して供給された電圧に応じた電流を供給する駆動トランジスタとを備え、駆動トランジスタは、ソース電極と、ドレイン電極と、第１ゲート電極部及び第２ゲート電極部を有するゲート電極と、ゲート電極への電圧の印加により、ソース電極及びドレイン電極を電気的に接続する反転層を形成する半導体層とを有し、断面視において、半導体層は、第１ゲート電極部及び第２ゲート電極部の間に、基板及び駆動トランジスタの積層方向に段差を有するアクティブマトリクス基板として実現されてもよい。
また、上記実施の形態等では、表示パネルは、トップエミッション構造型の表示パネルである例について説明したが、ボトムエミッション構造型の表示パネルであってもよい。
また、上記実施の形態等における発光素子ＥＬＧ及びＥＬＢの機能及び構成は、例えば、発光素子ＥＬＲと同じであってもよい。
また、上記実施の形態等における保持容量ＣｓＧ及びＣｓＢの機能及び構成は、例えば、保持容量ＣｓＲと同じであってもよい。
また、上記実施の形態等における補償トランジスタＴ２Ｂ及びＴ２Ｇの機能及び構成は、例えば、補償トランジスタＴ２Ｒと同じであってもよい。
また、上記実施の形態等における書き込みトランジスタＴ３Ｂ及びＴ３Ｇの機能及び構成は、例えば、書き込みトランジスタＴ３Ｒと同じであってもよい。
また、上記実施の形態等では、駆動トランジスタの断面構成を説明したが、初期化トランジスタは、補償トランジスタ及び書き込みトランジスタの少なくとも１つが、駆動トランジスタと同様の断面構成（つまり、半導体層が段差を有する構成）を有していてもよい。
また、上記実施の形態等における表示装置は、カラー画像を表示する例について説明したが、これに限定されず、例えば、モノクロ画像を表示してもよい。
また、上記実施の形態等で説明した表示装置の製造方法における各工程の順序は、入れ替えられてもよい。また、上記実施の形態等で説明した表示装置の製造方法における各工程は、１つの工程で実施されてもよいし、別々の工程で実施されてもよい。なお、１つの工程で実施されるとは、各工程が１つの装置を用いて実施される、各工程が連続して実施される、又は、各工程が同じ場所で実施されることを含む。また、別々の工程とは、各工程が別々の装置を用いて実施される、各工程が異なる時間（例えば、異なる日）に実施される、又は、各工程が異なる場所で実施されることを含む。
本開示は、例えば、有機ＥＬ素子等を用いた表示装置に有用である。
１ 表示装置
１０ 表示モジュール
１１ 画素回路
１１Ｂ、１１Ｇ、１１Ｒ サブ画素回路
１２ 表示パネル
１３ ゲートドライバ
１４ データドライバ
２０ 制御部
３０ 電源
１１０ 基板
１２０、１７０、１９０、２３０、３７０ 絶縁層
１２１、１２４ａ 表面
１２２、１２５ 凹部
１２３ 貫通孔
１２４ 凸部
１３０、３３０、５３０ 半導体層
１４１、１４３、１４５、３４５、３４７、３４９ 高濃度不純物領域
１４２、１４４、１４６、３４６、３４８、３５０ 低濃度不純物領域
１６１、１６２、３６１、３６２、３６３、３６４ 反転層
１８０ 下部電極
１８１、３８１ 第１ゲート電極部
１８２、３８２ 第２ゲート電極部
２００ コンタクトホール
２１０ ドレイン電極
２２０ 上部電極
２２１ ソース電極
２４０、２６０ 金属層
２５０ 発光層
３３１ 第１半導体部
３３１ａ 第１表面
３３２ 第２半導体部
３３２ａ 第２表面
３３５、３３６ 段差
３８３ 第３ゲート電極部
４７０ 無機層
５３３ 第３半導体部
５３３ａ 第３表面
１０００ フォトマスク
１０１０ 透過部
１０２０ 遮光部
１０３０ ハーフトーン部
Ｃｓ、ＣｓＢ、ＣｓＧ、ＣｓＲ 保持容量
Ｅ ホットキャリア
ＥＬＢ、ＥＬＧ、ＥＬＲ 発光素子
Ｈ 高さ
ＩＮＩ、ＲＥＦ、ＷＳ 制御信号線、制御信号
Ｌ 画素行
Ｌ１、Ｌ２、Ｌ１１、Ｌ１２ 距離
Ｌ１３ 長さ
Ｔ１Ｂ、Ｔ１Ｇ、Ｔ１Ｒ 初期化トランジスタ
Ｔ２Ｂ、Ｔ２Ｇ、Ｔ２Ｒ 補償トランジスタ
Ｔ３Ｂ、Ｔ３Ｇ、Ｔ３Ｒ 書き込みトランジスタ
ＴＤＢ、ＴＤＧ、ＴＤＲ 駆動トランジスタ
ＶＣＡＴＨ 負電源線、負電源電圧
ＶＣＣ 正電源線（電源線）、正電源電圧
ＶｄａｔＢ、ＶｄａｔＧ、ＶｄａｔＲ データ信号線、データ信号

Claims (9)

  1. 基板と、
    前記基板上に形成された発光素子と、
    前記基板上に形成され、信号線を介して供給された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを備え、
    前記駆動トランジスタは、
    ソース電極と、
    ドレイン電極と、
    第１ゲート電極部及び第２ゲート電極部を有するゲート電極と、
    前記ゲート電極への電圧の印加により、前記ソース電極及び前記ドレイン電極を電気的に接続する反転層を形成する半導体層とを有し、
    前記ソース電極及び前記ドレイン電極の一方は、前記発光素子に接続されており、
    前記ソース電極、前記ドレイン電極、前記第１ゲート電極部及び前記第２ゲート電極部を通る切断面で切断した断面視において、前記半導体層は、前記第１ゲート電極部及び前記第２ゲート電極部の間に、前記基板及び前記駆動トランジスタの積層方向に段差を有する
    表示装置。
  2. 前記半導体層は、前記積層方向の一方側に形成される第１表面と、前記積層方向の他方側に形成される第２表面とを有し、
    前記第１表面と前記第２表面とは、前記段差で接続されており、
    前記第１ゲート電極部及び前記第２ゲート電極部の一方は、前記第１表面上に配置され、
    前記第１ゲート電極部及び前記第２ゲート電極部の他方は、前記第２表面上に配置される
    請求項１に記載の表示装置。
  3. 前記基板と前記半導体層との間に絶縁層を備え、
    前記絶縁層には、前記半導体層の一部が配置される凹部が形成されている
    請求項２に記載の表示装置。
  4. 前記半導体層は、前記断面視において、前記第１ゲート電極部及び前記第２ゲート電極部の間に、前記段差により形成される凹部及び凸部の少なくとも一方を有する
    請求項１に記載の表示装置。
  5. 前記基板と前記半導体層との間に絶縁層を備え、
    前記絶縁層には、前記半導体層の一部がそれぞれ配置される２以上の凹部が形成されており、
    前記第１ゲート電極部は、前記２以上の凹部のうちの一方の凹部上に配置され、
    前記第２ゲート電極部は、前記２以上の凹部のうちの他方の凹部上に配置される
    請求項４に記載の表示装置。
  6. 前記ゲート電極は、さらに前記凹部及び前記凸部の少なくとも一方の表面上に第３ゲート電極部を有する
    請求項４又は５に記載の表示装置。
  7. 前記段差の高さは、前記第１ゲート電極部及び前記第２ゲート電極部の一方の幅より長い
    請求項１～５のいずれか１項に記載の表示装置。
  8. さらに、前記絶縁層と前記半導体層との間に無機層を備える
    請求項３又は５に記載の表示装置。
  9. 表示装置の製造方法であって、
    前記表示装置は、
    基板と、
    前記基板上に形成された発光素子と、
    前記基板上に形成され、信号線を介して供給された電圧に応じた電流を前記発光素子に供給する駆動トランジスタとを備え、
    前記駆動トランジスタは、
    ソース電極と、
    ドレイン電極と、
    第１ゲート電極部及び第２ゲート電極部を有するゲート電極と、
    前記ゲート電極への電圧の印加により、前記ソース電極及び前記ドレイン電極を電気的に接続する反転層を形成する半導体層とを有し、
    前記ソース電極及び前記ドレイン電極の一方は、前記発光素子に接続されており、
    前記製造方法は、前記半導体層の一部が配置される凹部を有する絶縁層を前記基板上に形成する工程を含む
    表示装置の製造方法。
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