JP2023552927A - 電気システム及び電力消費装置 - Google Patents

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Abstract

Figure 2023552927000001
本願は電気システム及び電力消費装置を開示する。電気システムは、複数の第１制御可能なスイッチを含む前段変換モジュールと、複数の第２制御可能なスイッチを含む後段変換モジュールと、第１制御可能なスイッチを制御するための第１デジタル信号プロセッサと、第２制御可能なスイッチを制御するための第２デジタル信号プロセッサと、を含む。第１デジタル信号プロセッサの第１出力クロスバースイッチは第１内部信号を第１出力ポートに提供し、第２入力ポートによって前記第２デジタル信号プロセッサがプリセット時間内に第１内部信号を受信するようにするように構成される。該第１内部信号は前記第１デジタル信号プロセッサに形成された故障信号である。これは、第１デジタル信号プロセッサの内部信号を比較的短い時間内に第２デジタル信号プロセッサに伝達させることができ、２つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を短縮する。

Description

本願は電源分野に関し、具体的に電気システム及び電力消費装置に関する。
電気エネルギーは現代社会及び産業において非常に重要なエネルギーの１つであり、例えば車両などの様々な機器を駆動するために広く使用されている。電力消費装置の実際の動作過程において、一般的に電気システムが例えば公共電力ネットワークなどの外部電力源から電力を吸収して、電力消費装置の使用ニーズを満足することのできる電気エネルギー（例えば特定の電圧又は電流）に変換する必要がある。
これにより、人々は電力消費装置に給電するニーズを満足するように複数のモジュールからなるいくつかの電気システムを設計した。しかしながら、このような電気システムは実行時に、異なるモジュール間の非連携に起因してシステムの信頼性が低下してしまう。
上記問題に鑑みて、本願は電気システム及び電力消費装置を提供し、電気システムにおける異なるモジュール間の非連携の問題を緩和することができる。
第１態様では、本願は電気システムを提供する。該電気システムは、前段変換モジュールと、前記前段変換モジュールに結合される後段変換モジュールと、前記第１制御可能なスイッチを制御するための第１デジタル信号プロセッサと、前記第２制御可能なスイッチを制御するための第２デジタル信号プロセッサと、を含む。前記前段変換モジュールは複数の第１制御可能なスイッチを含み、前記後段変換モジュールは複数の第２制御可能なスイッチを含み、前記第１デジタル信号プロセッサは第１出力クロスバースイッチ及び少なくとも１つの第１出力ポートを含み、前記第２デジタル信号プロセッサは前記第１出力ポートに結合される少なくとも１つの第２入力ポートを含む。前記第１出力クロスバースイッチは第１内部信号を前記第１出力ポートに提供することにより、前記第２デジタル信号プロセッサがプリセット時間内に前記第１内部信号を受信するようにするように構成される。前記第１内部信号は前記第１デジタル信号プロセッサに形成された故障信号であり、前記第１デジタル信号プロセッサが前記第１制御可能なスイッチをオフにし及び前記第２デジタル信号プロセッサが前記第２制御可能なスイッチをオフにするようにトリガーすることができる。
本願の実施例の技術案では、前段変換モジュールを制御するための第１デジタル信号プロセッサと後段変換モジュールを制御するための第２デジタル信号プロセッサとの間には物理接続が確立されている。出力クロスバースイッチを利用して第１デジタル信号プロセッサの内部信号が比較的短い時間内に第２デジタル信号プロセッサに伝達できるようにし、２つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を効果的に短縮し、後段変換モジュールの第２制御可能なスイッチが前段変換モジュールの第１制御可能なスイッチに追従して迅速に動作できるようにする。
いくつかの実施例では、前記第２デジタル信号プロセッサは更に第２出力クロスバースイッチ及び少なくとも１つの第２出力ポートを含み、前記第１デジタル信号プロセッサは前記第２出力ポートに結合される少なくとも１つの第１入力ポートを更に含む。前記第２出力クロスバースイッチは第２内部信号を前記第２出力ポートに提供することにより、前記第１デジタル信号プロセッサが前記プリセット時間内に前記第２内部信号を受信するようにするように構成される。前記第２内部信号は前記第２デジタル信号プロセッサに形成された故障信号であり、前記第１デジタル信号プロセッサが前記第１制御可能なスイッチをオフにし及び前記第２デジタル信号プロセッサが前記第２制御可能なスイッチをオフにするようにトリガーすることに用いられる。
本願の実施例の技術案では、第２デジタル信号プロセッサが第１デジタル信号プロセッサに故障情報を伝達する経路を追加し、第２デジタル信号プロセッサが同様にその内部の出力クロスバースイッチによりその内部信号を短い時間内に第１デジタル信号プロセッサに伝達させることもできるようにする。
いくつかの実施例では、前記第１デジタル信号プロセッサは更に、前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第１コンパレータユニットと、前記第１制御可能なスイッチを制御するための第１スイッチ制御ユニットと、を含む。前記第１コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第１内部信号を形成するように構成され、前記第１スイッチ制御ユニットは前記第１内部信号に応答して、前記第１制御可能なスイッチをオフにするように構成される。本願の実施例の第１デジタル信号プロセッサは内部に設置されるコンパレータユニットによって電圧信号又は電流信号を検出して対応の故障信号を生成し、更にスイッチ制御ユニットにより制御可能なスイッチを直ちにオフにすることができる。
いくつかの実施例では、前記第２デジタル信号プロセッサは更に、前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第２コンパレータユニットと、前記第２制御可能なスイッチを制御するための第２スイッチ制御ユニットと、を含み、前記第２コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第２内部信号を形成するように構成される。前記第２スイッチ制御ユニットは前記第２内部信号に応答して、前記第２制御可能なスイッチをオフにするように構成される。このような設計は同様に第２デジタル信号プロセッサの内部のコンパレータユニットによって電圧信号又は電流信号を検出し、且つ第２内部故障信号を形成してスイッチ制御ユニットに制御可能なスイッチを直ちにオフにさせる。
いくつかの実施例では、前記電気システムは更に電気アイソレーションのためのアイソレーションモジュールを含む。前記第１デジタル信号プロセッサの第１出力ポートは前記アイソレーションモジュールにより前記第２デジタル信号プロセッサの第２入力ポートに結合される。前記第２デジタル信号プロセッサの第２出力インターフェースは前記アイソレーションモジュールにより前記第１デジタル信号プロセッサの第１入力インターフェースに結合される。本願の実施例は２つのデジタル信号プロセッサの間には電気アイソレーションを実現するためのアイソレーションモジュールを設置することにより、前段と後段との相互干渉を回避する。
いくつかの実施例では、前記電気システムは更に、前記前段変換モジュールと後段変換モジュールとの接続箇所に結合されるサンプリング回路と、前記サンプリング回路に結合される比較回路と、を含む。前記サンプリング回路は前記接続箇所の電気信号を収集することに用いられ、前記比較回路は前記電気信号が異常である場合、前記第２デジタル信号プロセッサに第３信号を提供することに用いられる。前記第２デジタル信号プロセッサは更に、前記第３信号に応答して前記第２制御可能なスイッチをオフにするように構成される。本願の実施例では、出力クロスバースイッチに依存して確立された物理チャネルのほかに、２つのデジタル信号プロセッサの間にはサンプリング回路及び比較回路に基づく冗長経路が更に設計されており、それにより後段変換モジュールが前段変換モジュールに追従して迅速に動作できるように確保する。
いくつかの実施例では、前記サンプリング回路は第１コンパレータ、第１抵抗、第２抵抗、第３抵抗、第４抵抗及び第１コンデンサを含む。前記第１抵抗の一端は前記目標ノードの高レベル側に接続され、前記第１抵抗の他端は前記第２抵抗の一端に接続され、第１接続ノードを形成する。前記第２抵抗の他端は接地され、前記第１接続ノードは前記第１コンパレータの第１入力側に接続される。前記第３抵抗の一端は前記目標ノードの低レベル側に接続され、前記第３抵抗の他端は前記第１コンパレータの第２入力側に接続される。前記第４抵抗の一端は前記第１コンパレータの第２入力側に接続され、前記第４抵抗の他端は前記第１コンパレータの出力側に接続され、負帰還経路を形成する。前記第１コンデンサの一端は前記第１コンパレータの第２入力側に接続され、前記第１コンデンサの他端は前記第１コンパレータの出力側に接続される。前記第１コンパレータの出力側は更に前記比較回路に結合され、前記サンプリング回路の出力側を形成し、前記接続箇所の電圧に比例する電圧信号を提供することに用いられる。このような設計において、適切な抵抗値のコンデンサ及び適切な電気容量値のコンデンサを提供することにより、サンプリング回路が目標増幅比率を有する電圧アナログ信号を出力側で安定して出力することを可能にする。
いくつかの実施例では、前記比較回路は基準電圧を提供するための基準電圧源及び第２コンパレータを含む。前記第２コンパレータの第１入力側は前記電圧サンプリング回路の出力側に結合され、前記第２コンパレータの第２入力側は前記基準電圧源に結合される。前記第２コンパレータの出力側は前記第２デジタル信号プロセッサに接続され、これにより、前記第２コンパレータは前記目標ノード電圧が前記基準電圧よりも低いことに応答して前記出力側で前記第３信号を前記第２デジタル信号プロセッサに出力するようにする。このような設計において、比較回路はアクティブコンパレータに基づいて実現され、２つの入力側の間のレベルのサイズが変化するとき、出力側で対応の高レベル又は低レベルを出力することにより、第２デジタル信号プロセッサがそれに応じて第２制御可能なスイッチを迅速にオフにできるようにする。
いくつかの実施例では、前記比較回路は更に第５抵抗、第６抵抗及び第７抵抗を含む。前記第５抵抗の一端は前記基準電圧源に接続され、前記第５抵抗の他端は前記第７抵抗の一端に接続され、第１接続ノードを形成する。前記第７抵抗の他端は接地され、前記第１接続ノードは前記第２コンパレータの第２入力側に接続される。前記第６抵抗の一端は前記電圧サンプリング回路の出力側に接続され、前記第６抵抗の他端は前記第２コンパレータの第１入力側に接続される。本願の実施例は適切な抵抗値のコンデンサ及び適切な電気容量値のコンデンサを提供することにより完全な比較回路が構築され、実際の使用中に正常に動作することができる。
第２態様では、本願は電力消費装置を提供する。該電力消費装置は以上に記載の電気システムと、前記電気システムに結合される負荷と、を含む。操作中に、前記電気システムは外部電力を吸収及び変換して、前記負荷に給電することに用いられる。
上記説明は本願技術案の概要に過ぎず、本願の技術的手段をより明確に理解できるために、明細書の内容に基づいて実施することができ、且つ本願の上記及び他の目的、特徴及び利点をより明確に理解できるために、以下にわざわざ本願の具体的な実施形態を挙げる。
以下の好適な実施形態の詳細な説明を閲読することにより、様々な他の利点及び利益は当業者にとって明らかになろう。図面は好適な実施形態を示すためのものに過ぎず、本願を制限するものと見なされない。且つ、すべての図面において同じ図面符号で同じ部材を示す。
典型的なＰＦＣ回路カスケードＬＬＣ回路の電気システムの構造模式図である。 本願のいくつかの実施例に係る車両の構造模式図である。 本願のいくつかの実施例に係る電気システムの構造模式図である。 本願のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。 本願の別のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。 本願のいくつかの実施例に係る電気システムの構造模式図であり、２つのデジタル信号プロセッサの間にアイソレーションモジュールが設置される場合を示す。 本願の別のいくつかの実施例に係る電気システムの構造模式図である。 本願のいくつかの実施例に係るサンプリング回路の原理模式図である。 本願のいくつかの実施例に係る比較回路の原理模式図である。 本願の別のいくつかの実施例に係るサンプリング回路の原理模式図であり、ＳＤＦＭサンプリングを使用するサンプリング回路を示す。 本願の別のいくつかの実施例に係る電気システムの構造模式図であり、２つのデジタル信号プロセッサの間に２種類の低遅延経路を有する場合を示す。 本願のいくつかの実施例に係る電気システムの構造模式図であり、電気システムがＰＦＣ回路カスケードＬＬＣ回路である場合を示す。
以下、図面を参照しながら本願の技術案の実施例を詳しく説明する。以下の実施例は本願の技術案をより明確に説明するためのものに過ぎず、従って、例示的なものとして使用されるだけであり、本願の保護範囲を制限するものではない。
特に定義しない限り、本明細書に使用される全ての技術用語及び科学用語は当業者が一般的に理解する意味と同じであり、本明細書に使用される用語は具体的な実施例を説明するためのものに過ぎず、本願を制限するように意図されるものではなく、本願の明細書、特許請求の範囲及び上記図面の説明における用語「含む」、「有する」及びそれらの任意の変形は、非排他的な包含をカバーすることを意図している。
本願の実施例の説明において、技術用語「第１」「第２」などは異なるオブジェクトを区別するためのものに過ぎず、相対的な重要性を指示又は暗示し、又は指示された技術的特徴の数、特定の順序又は主従関係を暗示的に示すと理解されるべきではない。本願の実施例の説明において、特に明確且つ具体的に限定しない限り、「複数」の意味は２つ以上である。
本明細書に言及した「実施例」とは、実施例を参照して説明した特定の特徴、構造又は特性が本願の少なくとも１つの実施例に含まれてもよいことを意味する。明細書の様々な位置に現れる該連語は必ずいずれも同じ実施例を指すとは限らず、他の実施例と相互排他的な独立した又は代替の実施例でもない。当業者であれば明示的又は暗示的に理解されるように、本願に説明される実施例は他の実施例と組み合わせられることができる。
本願の実施例の説明において、用語「及び／又は」は関連オブジェクトの関連関係を説明するためのものであり、３つの関係が存在してもよいことを示す。例えば、「Ａ及び／又はＢ」は「Ａが独立して存在する」、「ＡとＢが同時に存在する」、「Ｂが独立して存在する」の３つの状況を示してもよい。また、本明細書における文字「／」は一般的に前後関連オブジェクトが「又は」の関係であることを示す。
本願の実施例の説明において、用語「複数」とは２つ以上（２つを含む）を指し、同様に、「複数組」とは２組以上（２組を含む）を指し、「複数枚」とは２枚以上（２枚を含む）を指す。
本願の実施例の説明において、技術用語「中心」「縦方向」「横方向」「長さ」「幅」「厚さ」「上」「下」「前」「後」「左」「右」「鉛直」「水平」「頂」「底」「内」「外」「時計回り」「反時計回り」「軸方向」「径方向」「周方向」などで示される方位又は位置関係は図面に基づいて示される方位又は位置関係であり、本願の実施例を説明しやすくし及び説明を簡素化するためのものに過ぎず、指す装置又は素子が必ず特定の方位を有し、特定の方位で構成及び操作しなければならないことを指示又は暗示するのではなく、従って、本願の実施例を制限するものと理解されるべきではない。
本願の実施例の説明において、特に明確に規定及び限定しない限り、技術用語「取り付け」「連結」「接続」「固定」などの用語は広義に理解されるべきであり、例えば、固定接続であってもよく、取り外し可能な接続又は一体化であってもよく、機械的接続であってもよく、電気的接続であってもよく、直接連結であってもよく、中間媒体を介する間接連結であってもよく、２つの素子の内部の連通又は２つの素子の相互作用関係であってもよい。当業者であれば、具体的な状況に応じて上記用語の本願の実施例での具体的な意味を理解することができる。
現在、複数の異なる変換モジュールからなる電気システムは高効率の電力変換に広く使用されるようになっている。これらの異なるモジュールは一般的に異なるコントローラ（例えばデジタル信号プロセッサ）により制御される。
出願者は、異なるモジュール間のコントローラが一般的に例えばＣＡＮバスなどのデータ通信方式に依存して相互間の情報交換を実現することが分かる。これらの従来のデータ通信方式は情報伝達過程において常に一定の遅延が存在する。例えば、ＣＡＮバスの通信遅延は主にボーレート及びバス負荷率からの影響を受け、一般的に１００ｕｓ以上である。
このような遅延は例えば保護をトリガーするなどの特定のシーンにおいて、電気システムの実行信頼性を低減することとなる。以下、図１に示される力率改善回路（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）カスケード共振回路（ＬＬＣ）を用いるスイッチ電源システムを例として、異なるモジュールのコントローラ間の通信時間による影響について詳しく説明する。
図１を参照して、該スイッチ電源システムはＰＦＣ回路及びＬＬＣ回路の２つの異なるモジュールを含む。ＰＦＣ回路は送電網にアクセスして電力を吸収する。ＬＬＣ回路（図１にはＬＬＣ回路の変圧器の一次側部分のみを例示的に示す）は負荷に必要な目標電圧又は電流を出力することに用いられる。
ＰＦＣ回路は６つの第１制御可能なスイッチトランジスタを含み、図１においてそれぞれＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５及びＱ１６で示される。ＬＬＣ回路の一次側部分は４つの第２制御可能なスイッチトランジスタを含み、図１においてそれぞれＱ２１、Ｑ２２、Ｑ２３及びＱ２４で示される。第１デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ＤＳＰ１及び第２デジタル信号プロセッサＤＳＰ２はそれぞれＰＦＣ回路及びＬＬＣ回路のスイッチトランジスタのオン及びオフを制御する。
実際の動作過程において、図１におけるＰＦＣ回路の動作に異常状況が発生する場合、第１デジタル信号プロセッサＤＳＰ１をトリガーして保護動作を実行させ、ＰＦＣ回路に動作を停止させる。２つのデジタル信号プロセッサＤＳＰ１とＤＳＰ２との間に通信遅延が存在するため、通信遅延の時間内に、第２デジタル信号プロセッサＤＳＰ２はトリガーされて保護動作を実行することがなく、ＬＬＣ回路は依然として動作状態にある。
このとき、ＰＦＣ回路は既に動作を停止したため、両方の接続箇所のバスコンデンサＣの電圧を維持し続けることができない。動作状態にあるＬＬＣ回路はＰＦＣ回路の負荷として働き、バスコンデンサＣの両端の電圧を迅速に降下させる。
バスコンデンサＣの電圧が送電網の電圧ピークよりも低くなると、送電網の電圧はＰＦＣ回路におけるスイッチトランジスタのボディダイオードを通ってバスコンデンサＣ１に直接充電することとなり、極めて短い時間内にＰＦＣ回路におけるスイッチトランジスタを損傷させる。
例えば、送電網におけるＵａｂの電圧ピークは約５３７Ｖであり、バスコンデンサの両端の電圧が低すぎると、送電網における電圧Ｕａｂは第１制御可能なスイッチトランジスタＱ１１及びＱ１４を通ってバスコンデンサＣに充電することができる。このとき、第１制御可能なスイッチトランジスタＱ１１及びＱ１４は短絡状態にあり、極めて短い時間内に損傷されてしまうこととなる。
異なるモジュール間の通信遅延が長すぎることに起因してデバイスが損傷されるという問題を解決するために、出願者は研究により発見したのは、適切なハードウェア回路及びソフトウェア構成を追加し、前段変換モジュールの第１デジタル信号プロセッサＤＳＰ１と後段変換モジュールの第２デジタル信号プロセッサＤＳＰ２が保護動作をトリガーする時間間隔をできる限り一定の時間閾値（例えば１０ｕｓを超えない）未満まで短縮することにより、前段変換モジュールと後段変換モジュールの動作状態が非同期であることに起因してデバイスが損傷されてしまう問題を効率よく回避することができる。
間隔時間の短縮方式は、出力クロスバースイッチに基づいて２つのデジタル信号プロセッサ間のデータ交換チャネルを確立することにより、第１デジタル信号プロセッサＤＳＰ１が情報をデジタル信号プロセッサＤＳＰ２に迅速に提供できるようにすることであってもよい。
本願の実施例に開示される電気システムは車両、船舶又は飛行機などの電力消費装置に使用され得るが、それらに限らない。それは、電源システムとして外部電力（例えば送電網からの）を吸収して電力消費装置に必要な動作電圧又は動作電流（例えば定電圧を有する直流電流）に変換することができる。
以下の実施例は説明しやすくするために、本願の一実施例に係る電力消費装置が車両１００である場合を例として説明する。図２を参照して、図２は本願のいくつかの実施例に係る車両１００の構造模式図である。
車両１００は内燃機関自動車、ガス燃料自動車又は新エネルギー自動車であってもよく、新エネルギー自動車は純電気自動車、ハイブリッド車又は航続距離延長型自動車などであってもよい。車両１００の内部に電池１１０が設置され、電池１１０は車両１００の底部又は頭部又は尾部に設置されてもよい。電池１１０は車両１００への給電に用いられてもよく、例えば、電池１００は車両１００の操作電源とされてもよい。車両１００は更にコントローラ１２０、モータ１３０及び本願の実施例に係る電気システム１４０を含んでもよい。
コントローラ１２０は電池１１０を制御してモータ１３０に給電させることに用いられ、例えば、車両１００の起動、ナビゲーション及び走行時の動作の電力消費需要に用いられる。本願のいくつかの実施例では、電池１１０は車両１００の操作電源とされてもよいだけでなく、車両１００の駆動電源として燃料油又は天然ガスを代替又は部分的に代替して車両１００に駆動動力を提供してもよい。
電気システム１４０は電池１１０を充電するための車載充電器であってもよい。それはＰＦＣカスケードＬＬＣトポロジーの形式を用いてもよく、前段に位置するＰＦＣ回路は送電網にアクセスするが、後段に位置するＬＬＣ回路は出力側で直流電流を出力する。ＰＦＣ回路及びＬＬＣ回路はそれぞれ２つのデジタル信号プロセッサによりＰＷＭ制御の形式で制御されてもよく、車載充電器が送電網から電力を吸収して目標電圧又は電流を有する直流電流に変換して電池１１０を充電できるようにする。
本願のいくつかの実施例によれば、図３は本願のいくつかの実施例に係る電気システムの構造模式図である。図３を参照して、該電気システムは前段変換モジュール１０、後段変換モジュール２０、第１デジタル信号プロセッサ３０及び第２デジタル信号プロセッサ４０を含む。
前段変換モジュール１０は複数の第１制御可能なスイッチＳ１を含む。これらの第１制御可能なスイッチＳ１のオン及びオフは第１デジタル信号プロセッサ３０が設定された制御プログラムに基づいて協調制御を行う。後段変換モジュール２０は同様に複数の第２制御可能なスイッチＳ２を含む。これらの第２制御可能なスイッチＳ２のオン及びオフは第２デジタル信号プロセッサ４０が設定された制御プログラムに基づいて協調制御を行う。
該電気システムにおいて、具体的に使用される「前段変換モジュール」及び「後段変換モジュール」は実際の状況のニーズに応じて決定されてもよく、本願では限定しない。例えば、該電気システムはＰＦＣカスケードＬＬＣトポロジー形式を用いる変換回路、ＰＦＣ回路カスケード位相シフトフルブリッジ回路（ＰＳＦＢ：Ｐｈａｓｅ－ｓｈｉｆｔ ｆｕｌｌ ｂｒｉｄｇｅ）トポロジー形式を用いる変換回路、ＬＬＣ共振回路カスケードバックブースト回路（ＢＵＣＫ－ＢＯＯＳＴ）トポロジー形式を用いる変換回路、又は位相シフトフルブリッジ回路（ＰＳＦＢ）カスケードバックブースト回路（ＢＵＣＫ－ＢＯＯＳＴ）トポロジー形式を用いる変換回路であってもよい。
「第１制御可能なスイッチ」及び「第２制御可能なスイッチ」はオン及びオフの２種類の状態を切り替えることのできる、いかなるタイプの電子デバイスであってもよい。例えば、ＭＯＳトランジスタが挙げられる。その具体的な実現は実際の状況のニーズに応じて決定されてもよく、本願では限定しない。
これにより、図３には前段変換モジュール１０が第１制御可能なスイッチＳ１を含み、後段変換モジュール１０が第２制御可能なスイッチＳ２を含むことのみを例示的に示すが、第１制御可能なスイッチＳ１と第２制御可能なスイッチＳ２との具体的な接続方式及び数を示しない。
図３を参照し続けて、第１デジタル信号プロセッサ３０は第１出力クロスバースイッチ３１及び少なくとも１つの第１出力ポート３２を含んでもよい。それに対応して、第２デジタル信号プロセッサ４０は前記第１出力ポート３２に結合される少なくとも１つの第２入力ポート４３を含む。
操作中に、第１デジタル信号プロセッサ３０は前段変換モジュール１０の第１制御可能なスイッチＳ１を制御して規則的にオン又はオフさせる。異常状況が発生すると検出した場合、第１デジタル信号プロセッサ３０は第１内部信号を形成することにより第１デジタル信号プロセッサ３０をトリガーして保護動作を実行させ、第１制御可能なスイッチＳ１をオフにすることにより前段変換モジュール１０の動作を停止することとなる。
第１デジタル信号プロセッサ３０内に形成された第１内部信号は更に第１出力クロスバースイッチ３１により第１出力ポート３２に転送されて出力される。出力された第１内部信号は第１出力ポート３２に接続される第２入力ポート４３を介して第２デジタル信号プロセッサ４０に迅速に伝達される。これにより、第２デジタル信号プロセッサ４０はプリセット時間内に該第１内部信号を受信することにより、第２制御可能なスイッチＳ２をオフにする保護動作をトリガーし、後段変換モジュールに動作を停止させることができる。
「第１出力クロスバースイッチ」は第１デジタル信号プロセッサ３０の内部に位置する信号ルーティングユニット（例えば、デジタル信号プロセッサにおいてＸ－ｂａｒと呼ばれる部材）である。それは予め設定されたプログラム命令に基づいて第１デジタル信号プロセッサの内部の信号を第１出力ポートに容易に伝達して出力することができる。
本願の実施例に係る電気システムの有利な態様の１つは、前段変換モジュールを制御するための第１デジタル信号プロセッサと後段変換モジュールを制御するための第２デジタル信号プロセッサとの間には出力クロスバースイッチに基づく故障信号伝送チャネルが確立されることである。これにより、第１デジタル信号プロセッサの内部信号が比較的短い時間内に第２デジタル信号プロセッサに伝達できるようにし、２つのデジタル信号プロセッサが保護動作をトリガーする時間間隔を効果的に短縮する。
本願のいくつかの実施例によれば、図４は本願のいくつかの実施例に係るデジタル信号プロセッサの構造模式図である。図４を参照して、第２デジタル信号プロセッサ４０は更に第２出力クロスバースイッチ４１及び少なくとも１つの第２出力ポート４２を含む。それに対応して、第１デジタル信号プロセッサ３０は更に少なくとも１つの第１入力ポート３３を含む。
第１デジタル信号プロセッサ３０の第１入力ポート３３は第２デジタル信号プロセッサ４０の第２出力ポート４２に結合される。
第２出力クロスバースイッチ４１は第２デジタル信号プロセッサ４０の内部に位置する信号ルーティングユニット（例えば、デジタル信号プロセッサにおいてＸ－ｂａｒと呼ばれる部材）である。それは同様に予め設定されたプログラム命令に基づいて第２デジタル信号プロセッサの内部の信号を第２出力ポートに容易に伝達して出力することができる。
操作中に、第２デジタル信号プロセッサ４０は後段変換モジュール２０の動作を制御して、異常が発生するか否かを検出する。後段変換モジュール２０の動作に異常が発生する場合、第２デジタル信号プロセッサ４０は第２内部信号を形成することにより、第２デジタル信号プロセッサ４０をトリガーして保護動作を実行させ、第２制御可能なスイッチＳ２をオフにすることができる。
第２デジタル信号プロセッサ４０内に形成された第２内部信号は第２出力クロスバースイッチ４１により第２出力ポート４２に転送されることができる。次に、第２出力ポート４２に接続される第１入力ポート３３によって、第１デジタル信号プロセッサ３０がプリセット時間内に該第２内部信号を受信できるようにし、それにより第１制御可能なスイッチＳ２をオフにする保護動作をトリガーする。
説明されるように、図４には第１入力ポート３２／第１出力ポート３３及び第２入力ポート４２／第２出力ポート４３がそれぞれデジタル信号プロセッサにおける２つの異なるポートである場合を例示的に示す。別のいくつかの実施例では、第１入力ポート３２／第１出力ポート３３又は第２入力ポート４２／第２出力ポート４３は更に１つのポートであってもよく、異なる時間で入力ポート及び出力ポートの機能を実行することに用いられる（例えば１つの汎用入力／出力インターフェースにより実現される）。
本願の実施例に係る電気システムの有利な態様の１つは、出力クロスバースイッチに基づいて第１デジタル信号プロセッサと第２デジタル信号プロセッサとの間の低遅延双方向伝送チャネルが確立され、第２デジタル信号プロセッサの内部に形成された故障信号も第１デジタル信号プロセッサに迅速に伝達できるようにすることである。
図５は本願の別のいくつかの実施例に係るデジタル信号プロセッサを示す図である。該第１デジタル信号プロセッサ３０は更に第１出力クロスバースイッチ３１、第１コンパレータユニット３４及び第１スイッチ制御ユニット３５を含んでもよい。
第１コンパレータユニット３４は第１デジタル信号プロセッサ３０に内蔵され、前段変換モジュール１０の動作状況をリアルタイムに検出するための機能モジュールである。それは具体的に、いかなる適切なサンプリング方式で前段変換モジュール１０における１つ又は複数のサンプリングノードの電圧信号又は電流信号を取得し、且つそれに応じて前段変換モジュール１０の動作に異常が発生するか否かを判断することができる。
本願の実施例では、「異常」とは、検出された電圧又は電流信号が通常動作時のデータから著しく外れ、動作及びデバイスの安全に危険をもたらす恐れがある状況を指す。例えば、第１コンパレータユニットは収集・取得された電圧信号又は電流信号がプリセット閾値を超えるか否かを比較することにより異常が存在するか否かを決定することができる。
第１スイッチ制御ユニット３５は第１デジタル信号プロセッサ３０における、前記第１制御可能なスイッチＳ１のオン又はオフを制御するための制御部分である。それは異なる制御信号（例えば高レベル又は低レベル信号）を第１制御可能なスイッチＳ１の制御端に出力することにより第１制御可能なスイッチの制御を実現することができる。
操作中に、第１コンパレータユニット３４は電圧信号又は電流信号が異常であると検出した（例えば、電圧信号がプリセット電圧閾値を超える）場合、前記第１内部信号を形成することができる。第１コンパレータユニット３４により生成された第１内部信号に応答して、第１スイッチ制御ユニット３５は保護動作を実行して第１制御可能なスイッチＳ１をオフにすることとなる。
本願の実施例に係る第１デジタル信号プロセッサは内蔵されたコンパレータユニットにより前段変換モジュールの動作状態の検出を完了し、動作異常（例えば過電圧又は過電流）が発生する場合に第１内部信号を形成して第１制御可能なスイッチを直ちにオフにすることができる。
本願のいくつかの実施例によれば、選択肢として、図５を参照し続けて、該第２デジタル信号プロセッサ４０は更に第２出力クロスバースイッチ４１、第２コンパレータユニット４４及び第２スイッチ制御ユニット４５を含んでもよい。
第２コンパレータユニット４４は第２デジタル信号プロセッサ４０に内蔵され、後段変換モジュール２０の動作状況をリアルタイムに検出するための機能モジュールである。それは具体的に、いかなる適切なサンプリング方式で後段変換モジュール２０における１つ又は複数のサンプリングノードの電圧信号又は電流信号を取得し、且つそれに応じて後段変換モジュール２０の動作に異常が存在するか否かを判断することができる。
本願の実施例では、「異常」とは、検出された電圧又は電流信号が通常動作時のデータから著しく外れ、動作及びデバイスの安全に危険をもたらす恐れがある状況を指す。例えば、過電圧又は過電流などの異常状況が挙げられる。
第２スイッチ制御ユニット４５は第２デジタル信号プロセッサ４０における、前記第２制御可能なスイッチＳ２のオン又はオフを制御するための制御部分である。それは異なる制御信号（例えば高レベル又は低レベル信号）を第２制御可能なスイッチＳ２の制御端に出力することにより第２制御可能なスイッチの制御を実現することができる。
操作中に、第２コンパレータユニット４４は電圧信号又は電流信号が異常であると検出した（例えば、電圧信号がプリセット電圧閾値を超える）場合、前記第２内部信号を形成することができる。第２コンパレータユニット４４により生成された第２内部信号に応答して、第２スイッチ制御ユニット４５は保護動作を実行して第２制御可能なスイッチＳ２をオフにすることとなる。
本願の実施例に係る第２デジタル信号プロセッサは内蔵されたコンパレータユニットにより後段変換モジュールの動作状態の検出を完了し、動作異常（例えば過電圧又は過電流）が発生する場合に第２内部信号を生成して第２制御可能なスイッチを直ちにオフにすることができる。
本願のいくつかの実施例によれば、選択肢として、図６は本願の別のいくつかの実施例に係る電気システムを示す図である。図３に示される機能モジュールのほかに、該電気システムは更にアイソレーションモジュール５０を含んでもよい。
アイソレーションモジュール５０は前段と後段との間の電気アイソレーションを実現するための部材である。それは第１デジタル信号プロセッサ３０と第２デジタル信号プロセッサ４０が確立した物理接続の間に設置されることにより、電気アイソレーションの効果を果たす。
例えば、第２デジタル信号プロセッサの第２出力インターフェース４２は前記アイソレーションモジュール５０により第１デジタル信号プロセッサの第１入力インターフェース３３に結合されてもよい。第１デジタル信号プロセッサの第１出力ポート３２も同様に前記アイソレーションモジュール５０により前記第２デジタル信号プロセッサの第２入力ポート４３に結合されてもよい。
アイソレーションモジュール５０の具体的な実現は実際の状況のニーズに応じて決定されてもよく、前段に属する第１デジタル信号プロセッサと後段に属する第２デジタル信号プロセッサとの電気アイソレーション要件を満足できればよい。
本願の実施例に係る電気システムの有利な態様の１つは、２つのデジタル信号プロセッサにおける信号を伝送するための物理接続の間には追加のアイソレーションモジュールを設置し、前段と後段との相互干渉を効果的に低減することができることである。
説明されるように、以上の実施例における「第１」及び「第２」のような用語は電気システムにおけるそれぞれ前段及び後段に属する電子デバイスを区別するためのものに過ぎず、電子デバイス又は部材の具体的な実現を制限するためのものではない。前段及び後段において、同じ名称を有する電子デバイスは同じ回路又はチップを用いてもよいし、実際の状況のニーズに応じて異なる実現方式を有してもよい。
図７は願の別のいくつかの実施例に係る電気システムを示す図である。図７を参照して、該電気システムは前段変換モジュール１０、後段変換モジュール２０、第１デジタル信号プロセッサ３０、第２デジタル信号プロセッサ４０、サンプリング回路６０及び比較回路７０を含む。
前段変換モジュール１０は複数の第１制御可能なスイッチＳ１を含む。これらの第１制御可能なスイッチＳ１のオン及びオフは第１デジタル信号プロセッサ３０が設定された制御プログラムに基づいて協調制御される。後段変換モジュール２０も複数の第２制御可能なスイッチＳ２を含む。これらの第２制御可能なスイッチＳ２のオン及びオフは別の第２デジタル信号プロセッサ４０が設定された制御プログラムに基づいて協調制御される。
サンプリング回路６０は前段変換モジュール１０と後段変換モジュール２０との接続箇所に結合され、接続箇所に形成された電気信号（例えば電圧信号又は電流信号）を収集して比較回路７０に提供することができる。比較回路７０はサンプリング回路６０に接続され、サンプリング回路６０が収集・取得したデータに基づいて収集・取得された電気信号に異常が存在するか否かを判断することに用いられる。
上記接続箇所の電気信号に異常が発生する（例えば、電圧又は電流がプリセット閾値を超える）ことは複数の原因によるものである可能性がある。例えば、第１デジタル信号プロセッサ１０が既に動作を停止したが、第２デジタル信号プロセッサ２０がまだ動作している場合、後段変換モジュールは接続箇所の負荷とされ、それにより接続箇所の両端の電圧を迅速に降下させる。
説明しやすくするために、本実施例は実行する必要がある機能に応じて電気システムにおける回路モジュールを分割及び説明する（例えば上記サンプリング回路及び比較回路）。当業者であれば理解されるように、これらの機能モジュールは実際の状況のニーズに応じて様々な異なる実現方式を有してもよく、更に１つの部材に統合され又は更に複数のサブユニットに分割されてもよいが、明細書の図面に例示される機能モジュールの分割方式に限らない。
操作中に、サンプリング回路６０は接続箇所の電気信号を収集して比較回路７０に提供し、比較回路７０は収集・取得された電気信号に異常が存在するか否かを判断する。
収集・取得された電気信号に異常が存在しない場合、比較回路７０は第２デジタル信号プロセッサの動作に影響を与えることなく、検出を維持し続けることができる。収集・取得された電気信号に異常が発生する場合、比較回路７０は第２デジタル信号プロセッサに第３信号を提供する。
比較回路７０が提供した第３信号を受信した場合、第２デジタル信号プロセッサ４０は保護動作がトリガーされ、第２制御可能なスイッチＳ２をオフにすることによりデバイスの安全を確保することとなる。該第３信号は具体的に実際の状況のニーズに応じて対応の実現形式を用いてもよい。例えば、比較回路７０の出力側が第２デジタル信号プロセッサ４０のイネーブル信号受信側に接続される場合、該第３信号は第２デジタル信号プロセッサ４０に動作を停止させるイネーブル信号であってもよい。
本願の実施例に係る電気システムの有利な態様の１つは、第１デジタル信号プロセッサが第１制御可能なスイッチをオフにして接続箇所の電気信号が異常である場合、追加設置されたサンプリング回路及び比較回路により第３信号を形成することができ、それにより第２デジタル信号プロセッサが比較的短い時間内に第２制御可能なスイッチを同時にオフにできるようにし、後段変換モジュールが前段変換モジュールに追従して迅速に動作できるように確保することである。
本願のいくつかの実施例によれば、図８は本願のいくつかの実施例に係るサンプリング回路６０を示す図である。図８を参照して、選択肢として、該サンプリング回路６０はコンパレータに基づいて実現されるサンプリング回路であってもよい。
該サンプリング回路は第１コンパレータＵ１、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４及び第１コンデンサＣ１を含んでもよい。
前記第１抵抗Ｒ１の一端は前記接続箇所の高レベル側（Ｌ＋）に接続され、前記第１抵抗Ｒ１の他端は前記第２抵抗Ｒ２の一端に接続され、第１接続ノードＮ１を形成する。
第２抵抗Ｒ２の他端は接地され、前記第１接続ノードＮ１は前記第１コンパレータＵ１の第１入力側（＋）に接続される。前記第３抵抗Ｒ３の一端は前記接続箇所の低レベル側（Ｌ－）に接続され、前記第３抵抗Ｒ３の他端は前記第１コンパレータＵ１の第２入力側（－）に接続される。
第４抵抗Ｒ４の一端は第１コンパレータＵ１の第２入力側（－）に接続され、第４抵抗Ｒ４の他端は第１コンパレータＵ１の出力側（ｏｕｔ）に接続され、負帰還回路を形成する。第１コンデンサＣ１の一端は第１コンパレータＵ１の第２入力側（－）に接続され、第１コンデンサＣ１の他端は第１コンパレータＵ１の出力側（ｏｕｔ）に接続される。
第１コンパレータＵ１の出力側（ｏｕｔ）は比較回路に接続され、接続箇所の電圧に比例して増幅又は縮小される電圧信号を比較回路に提供することに用いられる。
本願の実施例に係るサンプリング回路はコンパレータに基づいて実現され、出力側で比例して増幅される電圧アナログ信号を提供することができ、且つ複数のコンデンサ及び抵抗が設置され、実際の実現過程において、コンデンサの容量値及び抵抗の抵抗値を調整することにより、サンプリング回路が出力側で適切な電圧アナログ信号を安定して出力できるようにすることができる。
本願のいくつかの実施例によれば、図９は本願のいくつかの実施例に係る比較回路を示す図である。該比較回路はアナログ信号を提供するサンプリング回路（例えば図８に示される）と組み合わせて使用されてもよい。図９を参照して、該比較回路７０は基準電圧を提供するための基準電圧源ＶＣＣ及び第２コンパレータＵ２を含む。
第２コンパレータＵ２の第１入力側（＋）は電圧サンプリング回路６０の出力側に結合され、比例して増幅される電圧アナログ信号を取得する。第２コンパレータＵ２の第２入力側（－）は基準電圧源ＶＣＣに結合される。第２コンパレータＵ２の出力側（ｏｕｔ）は比較回路７０の出力側とされ、前記第２デジタル信号プロセッサ４０に接続される。
操作中に、電圧サンプリング回路６０の出力側の電圧は、基準電圧よりも低い可能性がある状況、及び基準電圧源ＶＣＣにより提供される基準電圧よりも高い可能性がある状況、の２つの状況がある。それに対応して、第２コンパレータはその第１入力側（＋）と第２入力側（－）との電圧比較結果に基づいて異なる電気信号を対応して出力することができる。
第１入力側（＋）の電圧が第２入力側（－）よりも小さい場合、比較回路７０は出力側で上記第３信号を第２デジタル信号プロセッサ４０に出力して、それに直ちに動作を停止させて、第２制御可能なスイッチをオフにすることができる。第１入力側（＋）の電圧が第２入力側（－）よりも大きい場合、比較回路７０は出力側で第３信号と異なる電気信号を出力して、第２デジタル信号プロセッサ４０に通常の動作状態を維持させることができる。
本願の実施例に係る比較回路はコンパレータに基づいて実現され、基準電圧源ＶＣＣにより電圧信号の閾値を設計し、コンパレータの２つの入力側の間のレベルのサイズが変化するとき、出力側で対応の電気信号を出力し、第２デジタル信号プロセッサがそれに応じて動作を直ちに停止できるように確保し、デバイスの安全を確保することができる。
本願のいくつかの実施例によれば、選択肢として、図９を参照し続けて、基準電圧源ＶＣＣ及び第２コンパレータＵ２のほかに、前記比較回路７０は更に第５抵抗Ｒ５、第６抵抗Ｒ６及び第７抵抗Ｒ７を含んでもよい。
前記第５抵抗Ｒ５の一端は前記基準電圧源ＶＣＣに接続され、前記第５抵抗Ｒ５の他端は前記第７抵抗Ｒ７の一端に接続され、第２接続ノードＮ２を形成する。前記第７抵抗Ｒ７の他端は接地される。
前記第２接続ノードＮ２は前記第２コンパレータＵ２の第１入力側（＋）に接続される。前記第６抵抗Ｒ６の一端は前記電圧サンプリング回路６０の出力側に接続され、前記第６抵抗Ｒ６の他端は前記第２コンパレータＵ２の第２入力側（－）に接続される。本願の実施例に係る比較回路には複数の抵抗が更に設置される。これにより、抵抗の抵抗値を調整することにより、比較回路に実際の使用ニーズを満足させることができる（例えば、第５抵抗及び第７抵抗の抵抗値の比率を調整することにより、比較回路の電圧閾値を柔軟に変更する）。
本願のいくつかの実施例によれば、選択肢として、実際の状況のニーズを満足するように、該比較回路７０は更に適切なロジックデバイスを追加してもよい。例えば、第２コンパレータＵ２は第１入力側（＋）の電圧が第２入力側（－）よりも小さい場合、その出力側で出力されたレベルが高レベル信号である。しかしながら、第２デジタル信号プロセッサ４０は、低レベルのイネーブル信号を提供しなければそれに動作を停止させることができない場合、比較回路７０の出力側と第２デジタル信号プロセッサとの間に「ＮＯＴ」ゲート回路を追加し、高レベル信号を低レベル信号に変換することにより、第２デジタル信号プロセッサ４０は第１入力側（＋）の電圧が第２入力側（－）よりも小さい場合に動作を停止できるようにするように設計される。このような設計は異なる実際のシーンにおけるニーズを柔軟に満足することができる。
本願のいくつかの実施例によれば、図１０は本願の別の実施例に係るサンプリング回路を示す図である。図１０を参照して、該サンプリング回路はＳＤＦＭ（Ｓｉｇｍａ－Ｄｅｌｔａ Ｆｉｌｔｅｒ Ｍｏｕｄｌｅ）サンプリングを使用するサンプリング回路であってもよい。このようなサンプリング回路はプロセッサにデジタル信号形式のサンプリング結果を直接提供することができ、デジタル信号を使用するシーンに適用される。
本願のいくつかの実施例によれば、選択肢として、図１０を参照し続けて、前記サンプリング回路は分流器Ｒｓｈｕｎｔ及びアイソレーション信号変調器Ｕ３を含んでもよい。
分流器Ｒｓｈｕｎｔは負荷に直列接続され、接続箇所の電気信号変化状況に対応するアナログ信号を形成することができる。分流器Ｒｓｈｕｎｔの両端はアイソレーション信号変調器Ｕ３のアナログ側に接続され、アナログ信号を入力する。
アイソレーション信号変調器Ｕ３はアナログ入力信号を０と１とからなる高速デジタルビットストリームに変換するとともに、アイソレーション層を使用して入力回路と出力回路をアイソレーションするための変調器である。説明しやすくするために、本実施例では、アイソレーション信号変調器Ｕ３におけるアナログ信号を受信するための部分は「アナログ側」と称され、デジタル信号を出力するための部分は「デジタル側」と称される。
操作中に、分流器Ｒｓｈｕｎｔの両端には前記接続箇所の電圧信号の変化に追従する電圧降下が形成されることとなる。それはアナログ入力信号としてアイソレーション信号変調器Ｕ３に提供される。アイソレーション信号変調器Ｕ４はデジタル側で変換されたデジタルビットストリームを出力することができる。出力されたデジタルビットストリームはプロセッサの対応の機能ユニットに提供されてＳＤＦＭデジタルフィルタリングなどの後続の処理を行う。このような設計はアイソレーション信号変調器を使用してアナログ信号を変換し、電気アイソレーション効果を有する。
本願のいくつかの実施例によれば、選択肢として、図１０を参照し続けて、前記サンプリング回路は具体的に第１スイッチトランジスタＱ３１、第２スイッチトランジスタＱ３２、第１スイッチトランジスタを駆動する第１駆動ユニットＤｒｉｖｅｒ１、第２スイッチトランジスタを駆動する第２駆動ユニットＤｒｉｖｅｒ２、フローティング電源Ｆｌｏａｔｉｎｇ Ｐｏｗｅｒ、直流電圧源ＶＣＣ２、第８抵抗Ｒ３１、ツェナーダイオードＺ１、第２コンデンサＣ３１、第３コンデンサＣ３２、第４コンデンサＣ３３及び第５コンデンサＣ３４を含む。
第１スイッチトランジスタＱ３１のソース電極側は分流器Ｒｓｈｕｎｔの一端に接続され、第３接続ノードＮ３を形成する。第１スイッチトランジスタＱ３１のドレイン電極側は接続箇所の高レベル側に接続される。第１駆動ユニットＤｒｉｖｅｒ１は第１スイッチトランジスタＱ３１のゲートに接続される。
第２スイッチトランジスタＱ３２のソース電極側は前記第３接続ノードＮ３に接続され、第２スイッチトランジスタＱ３２のドレイン電極側は接続箇所の低レベル側に接続される。第２駆動ユニットＤｒｉｖｅｒ２は第２スイッチトランジスタＱ３２のゲートに接続される。
アイソレーション信号変調器Ｕ３は、アナログ信号を受信するためのＡＩＮＮ及びＡＩＮＰポートと、アナログ側電圧を受信するためのＡＶＤＤポートと、アナログ側が接地されるためのＡＧＮＤポートと、デジタル側電圧を受信するためのＤＶＤＤポートと、デジタル側が接地されるためのＤＧＮＤポートと、デジタルビットストリームを出力するためのＤＯＵＴポートと、クロック信号を受信／提供するためのＣＬＫＩＮポートと、を含む。
分流器Ｒｓｈｕｎｔの両端はそれぞれアイソレーション信号変調器Ｕ３のＡＩＮＮ及びＡＩＮＰポートに接続され、それにより分流器の両端に形成された電圧降下変化信号を提供する。アイソレーション信号変調器Ｕ３のＤＯＵＴポートは対応のデジタルビットストリームを出力し、後続のデジタルフィルタリングなどの処理を実行することに用いられる。アイソレーション信号変調器Ｕ３のＣＬＫＩＮはクロック信号を提供／受信することに用いられる。
フローティング電源Ｆｌｏａｔｉｎｇ Ｐｏｗｅｒ、第８抵抗Ｒ３１、ツェナーダイオードＺ１、第２コンデンサＣ３１及び第３コンデンサＣ３２はアイソレーション信号変調器Ｕ３のアナログ側に給電する部分を構成する。また、フローティング電源Ｆｌｏａｔｉｎｇ Ｐｏｗｅｒは更に第１駆動ユニットＤｒｉｖｅｒ１及び第２駆動ユニットＤｒｉｖｅｒ２に給電する。
ツェナーダイオードＺ１の負極、第２コンデンサＣ３１及び第３コンデンサＣ３２の一端はアイソレーション信号変調器Ｕ３のＡＧＮＤポートにされる。ツェナーダイオードＺ１の正極、第２コンデンサＣ３１、第３コンデンサＣ３２の他端及びアイソレーション信号変調器Ｕ３のＡＶＤＤポートはいずれも第８抵抗Ｒ３１の一端に接続され、第８抵抗Ｒ３１の他端はフローティング電源Ｆｌｏａｔｉｎｇ Ｐｏｗｅｒに接続される。
直流電圧源ＶＣＣ２（例えば３．３Ｖ又は５Ｖ電圧）、第４コンデンサＣ３３及び第５コンデンサＣ３４はアイソレーション信号変調器Ｕ３のデジタル側に給電する部分を構成する。直流電圧源ＶＣＣ２、第４コンデンサＣ３３及び第５コンデンサＣ３４の一端はアイソレーション信号変調器Ｕ３のＤＶＤＤポートに接続される。第４コンデンサＣ３３、第５コンデンサＣ３４の他端及びアイソレーション信号変調器Ｕ３のＤＧＮＤポートは接地される。
このような設計は２つの制御されたスイッチトランジスタを提供することにより、規則的にオン及びオフにし、それにより接続箇所の電気信号の収集を完了する。
本願のいくつかの実施例によれば、図１１は本願の別のいくつかの実施例に係る電気システムを示す図である。図１１を参照して、該電気システムは第１デジタル信号プロセッサと第２デジタル信号プロセッサとの間に物理接続を設定し、出力クロスバースイッチに基づいて相互間の故障信号の伝達を実現することができる以外に、更に前段変換モジュールと後段変換モジュールとの接続箇所の電気信号を検出するためのサンプリング回路６０及び比較回路７０が同時に設置される。
操作中に、第１デジタル信号プロセッサが保護動作をトリガーして前段変換モジュールに動作を停止させる場合、その生成した第１内部信号は物理接続により第２デジタル信号プロセッサに伝達されることができ、後段変換モジュールが動作を迅速に停止できるようにする。
また、サンプリング回路６０及び比較回路７０は前段変換モジュールと後段変換モジュールとの接続箇所の電気信号を検出することができる。比較回路７０は前段変換モジュールが動作を停止するとき、動作を停止する信号を短い時間内に第２デジタル信号プロセッサに提供することができ、後段変換モジュールが前段変換モジュールに追従して動作を直ちに停止できるようにする。
本願の実施例に係る電気システムの有利な態様の１つは、実現原理の異なる２つの低遅延実現方式が互いにバックアップ及び冗長経路とされることができることである。その中の１つの低遅延実現方式に故障が発生しても、後段変換モジュールが前段変換モジュールとの連携を維持できるように確保することもでき、電気システムの信頼性を向上させる。
当業者であれば理解されるように、本願のいくつかの実施例に係る技術案の間に矛盾がない限り、これらの技術案は更に任意に組み合わせられて他のより多くの実施例を形成することができる。例えば、図９に示される比較回路は図１１に示される電気システムに使用されてもよい。
本願のいくつかの実施例によれば、図１２はＰＦＣ回路カスケードＬＬＣ回路を用いる電気システムを示す図である。図１２を参照して、前段変換モジュール１０はＰＦＣ回路であり、送電網にアクセスして電力を吸収する。後段変換モジュール２０はＬＬＣ回路であり（図１２にはＬＬＣ回路の変圧器の一次側部分のみを例示的に示す）、負荷に必要な目標電圧又は電流を出力することができる。それらはそれぞれ第１デジタル信号プロセッサＤＳＰ１及び第２デジタル信号プロセッサＤＳＰ２により制御される。
前段変換モジュール１０は６つの第１制御可能なスイッチトランジスタを含み、図１２においてそれぞれＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５及びＱ１６で示される。ＬＬＣ回路の一次側部分は４つの第２制御可能なスイッチトランジスタを含み、図１２においてそれぞれＱ２１、Ｑ２２、Ｑ２３及びＱ２４で示される。
第１デジタル信号プロセッサＤＳＰ１の１つのポートは第１出力ポートＯｕｔ１としてアイソレーションモジュール５０により第２デジタル信号プロセッサＤＳＰ２の第２入力ポートＩＮ２に接続されてもよい。
第２デジタル信号プロセッサＤＳＰ２の１つのポートも第２出力ポートＯｕｔ２としてアイソレーションモジュール５０により第１デジタル信号プロセッサＤＳＰ１の第１入力ポートＩＮ１に接続されてもよい。該入力ポート及び出力ポートはデジタル信号プロセッサの汎用入力／出力インターフェース（ＧＰＩＯ）であってもよい。
操作中に、第１デジタル信号プロセッサＤＳＰ１の内部のコンパレータユニットにより検出された異常信号は出力クロスバースイッチ（Ｘ－ｂａｒ ｏｕｔｐｕｔ）により第１出力ポートＯｕｔ１に転送されて出力されてもよい。次に、第２入力ポートＩＮ２を介して第２デジタル信号プロセッサＤＳＰ２に提供され、第２デジタル信号プロセッサＤＳＰ２もＬＬＣ回路の動作を直ちに停止できるようにする。
以上の操作過程から分かるように、第１デジタル信号プロセッサＤＳＰ１と第２デジタル信号プロセッサＤＳＰ２が保護動作をトリガーする時間間隔は主にデジタル信号プロセッサの内部のコンパレータユニットの遅延によって決定され、５ｕｓ以内に良く制御されることができる。
説明されるように、第１デジタル信号プロセッサＤＳＰ１と第２デジタル信号プロセッサＤＳＰ２は更に出力クロスバースイッチ（Ｘ－ｂａｒ ｏｕｔｐｕｔ）により物理接続を確立してもよく、他の故障信号を伝達してもよいが、本願の実施例に例示的に説明される内部のコンパレータユニットにより生成された故障信号に限らない。
図１２を参照し続けて、該電気システムは更に電圧サンプリング回路６０及び比較回路７０を含む。
電圧サンプリング回路６０はバスコンデンサＣの両端に接続され、バスコンデンサＣの両端の電圧を検出することに用いられる。比較回路７０はそれぞれ第２デジタル信号プロセッサＤＳＰ２のイネーブル制御端ＥＮ及び電圧サンプリング回路６０に接続される。それは電圧信号と基準電圧との比較結果に基づいて第２デジタル信号プロセッサＤＳＰ２に対応のイネーブル信号をすることに用いられる。
操作中に、電圧サンプリング回路６０はバスコンデンサＣの両端の電圧に比例して増幅される電圧信号を比較回路７０に出力する。
比較回路７０は該電圧信号が基準電圧よりも小さいか否かを検出する。電圧信号が基準電圧よりも大きいと検出した場合には、バスコンデンサＣの両端の電圧が正常であることを示す。このとき、第２デジタル信号プロセッサに第１イネーブル信号（例えば高レベル）を提供し、第２デジタル信号プロセッサＤＳＰ２が通常の動作状態にある。
電圧信号が基準電圧よりも低いと検出したら、バスコンデンサＣの両端の電圧が低すぎて、ＰＦＣ回路の第１制御可能なスイッチに短絡リスクが極めて高いことを示す。このとき、第２デジタル信号プロセッサに第２イネーブル信号（例えば低レベル）を提供し、第２デジタル信号プロセッサＤＳＰ２にＬＬＣ回路の動作を直ちに停止させる。
以上の操作過程から分かるように、第１デジタル信号プロセッサＤＳＰ１と第２デジタル信号プロセッサＤＳＰ２が保護動作をトリガーする時間間隔は主に電圧サンプリング回路及び比較回路の遅延によって決定され、１０ｕｓ以内に良く制御されることができる。いくつかの実施例では、更に適切な電圧サンプリング回路及び比較回路を用いて更にそれを３ｕｓ以内に制御することができる。
本願のいくつかの実施例に係る電気システムは第１デジタル信号プロセッサＤＳＰ１が保護をトリガーしてＰＦＣ回路に動作を停止させる場合、２つの異なる方式を提供することにより、第２デジタル信号プロセッサＤＳＰ２も比較的短い時間内（例えば５ｕｓ）にＬＬＣ回路を制御して動作を停止させることができるように確保し、バスコンデンサＣの両端の電圧が送電網のピーク電圧よりも低いためスイッチトランジスタが短絡して損傷されることを回避する。上記のハードウェア回路及びソフトウェア構成に基づく２つの保護方式はより良い冗長性を提供し、電気システムは実行過程においてスイッチトランジスタが短絡する状況が生じないように確保することができる。
最後に説明されるように、以上の各実施例は本願の技術案を説明するためのものに過ぎず、それを制限するものではなく、上記各実施例を参照して本願を詳しく説明したが、当業者であれば理解されるように、依然として上記各実施例に記載の技術案を修正し、又はその一部又は全部の技術的特徴に対して等価置換を行うことができるが、これらの修正や置換は、対応の技術案の本質を本願の各実施例の技術案の範囲から逸脱させるものではなく、いずれも本願の特許請求の範囲及び明細書の範囲内に含まれるべきである。特に、構造に矛盾がない限り、各実施例に言及した各技術的特徴はいずれも任意の方式で組み合わせられることができる。本願は本明細書に開示される特定の実施例に限定されず、特許請求の範囲内に収まる全ての技術案を含む。
１０ 前段変換モジュール
２０ 後段変換モジュール
３０ 第１デジタル信号プロセッサ
４０ 第２デジタル信号プロセッサ
ツェナーダイオードＺ１の負極、第２コンデンサＣ３１及び第３コンデンサＣ３２の一端はアイソレーション信号変調器Ｕ３のＡＧＮＤポートに接続される。ツェナーダイオードＺ１の正極、第２コンデンサＣ３１、第３コンデンサＣ３２の他端及びアイソレーション信号変調器Ｕ３のＡＶＤＤポートはいずれも第８抵抗Ｒ３１の一端に接続され、第８抵抗Ｒ３１の他端はフローティング電源Ｆｌｏａｔｉｎｇ Ｐｏｗｅｒに接続される。
電圧サンプリング回路６０はバスコンデンサＣの両端に接続され、バスコンデンサＣの両端の電圧を検出することに用いられる。比較回路７０はそれぞれ第２デジタル信号プロセッサＤＳＰ２のイネーブル制御端ＥＮ及び電圧サンプリング回路６０に接続される。それは電圧信号と基準電圧との比較結果に基づいて第２デジタル信号プロセッサＤＳＰ２に対応のイネーブル信号を提供することに用いられる。

Claims (10)

  1. 電気システムであって、
    複数の第１制御可能なスイッチを含む前段変換モジュールと、
    前記前段変換モジュールに結合され、複数の第２制御可能なスイッチを含む後段変換モジュールと、
    前記第１制御可能なスイッチを制御することに用いられ、第１出力クロスバースイッチ及び少なくとも１つの第１出力ポートを含む第１デジタル信号プロセッサと、
    前記第２制御可能なスイッチを制御することに用いられ、前記第１出力ポートに結合される少なくとも１つの第２入力ポートを含む第２デジタル信号プロセッサと、を含み、
    前記第１出力クロスバースイッチは第１内部信号を前記第１出力ポートに提供することにより、前記第２デジタル信号プロセッサがプリセット時間内に前記第１内部信号を受信するようにするように構成され、
    前記第１内部信号は前記第１デジタル信号プロセッサに形成された故障信号であり、前記第１デジタル信号プロセッサが前記第１制御可能なスイッチをオフにし及び前記第２デジタル信号プロセッサが前記第２制御可能なスイッチをオフにするようにトリガーすることに用いられることを特徴とする電気システム。
  2. 前記第２デジタル信号プロセッサは更に第２出力クロスバースイッチ及び少なくとも１つの第２出力ポートを含み、
    前記第１デジタル信号プロセッサは前記第２出力ポートに結合される少なくとも１つの第１入力ポートを更に含み、
    前記第２出力クロスバースイッチは第２内部信号を前記第２出力ポートに提供することにより、前記第１デジタル信号プロセッサが前記プリセット時間内に前記第２内部信号を受信するようにするように構成され、
    前記第２内部信号は前記第２デジタル信号プロセッサに形成された故障信号であり、前記第１デジタル信号プロセッサが前記第１制御可能なスイッチをオフにし及び前記第２デジタル信号プロセッサが前記第２制御可能なスイッチをオフにするようにトリガーすることに用いられることを特徴とする請求項１に記載の電気システム。
  3. 前記第１デジタル信号プロセッサは更に、
    前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第１コンパレータユニットと、
    前記第１制御可能なスイッチを制御するための第１スイッチ制御ユニットと、を含み、
    前記第１コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第１内部信号を形成するように構成され、
    前記第１スイッチ制御ユニットは前記第１内部信号に応答して、前記第１制御可能なスイッチをオフにするように構成されることを特徴とする請求項１又は２に記載の電気システム。
  4. 前記第２デジタル信号プロセッサは更に、
    前記前段変換モジュールにおける電圧信号又は電流信号をリアルタイムに検出するための第２コンパレータユニットと、
    前記第２制御可能なスイッチを制御するための第２スイッチ制御ユニットと、を含み、
    前記第２コンパレータユニットは前記電圧信号又は電流信号が異常である場合、前記第２内部信号を形成するように構成され、
    前記第２スイッチ制御ユニットは前記第２内部信号に応答して、前記第２制御可能なスイッチをオフにするように構成されることを特徴とする請求項２に記載の電気システム。
  5. 前記電気システムは更に電気アイソレーションのためのアイソレーションモジュールを含み、
    前記第１デジタル信号プロセッサの第１出力ポートは前記アイソレーションモジュールにより前記第２デジタル信号プロセッサの第２入力ポートに結合され、
    前記第２デジタル信号プロセッサの第２出力インターフェースは前記アイソレーションモジュールにより前記第１デジタル信号プロセッサの第１入力インターフェースに結合されることを特徴とする請求項２に記載の電気システム。
  6. 前記電気システムは更に、
    前記前段変換モジュールと後段変換モジュールとの接続箇所に結合され、前記接続箇所の電気信号を収集するためのサンプリング回路と、
    前記サンプリング回路に結合され、前記電気信号が異常である場合に前記第２デジタル信号プロセッサに第３信号を提供するための比較回路と、を含み、
    前記第２デジタル信号プロセッサは更に、前記第３信号に応答して前記第２制御可能なスイッチをオフにするように構成されることを特徴とする請求項１又は２に記載の電気システム。
  7. 前記サンプリング回路は第１コンパレータ、第１抵抗、第２抵抗、第３抵抗、第４抵抗及び第１コンデンサを含み、
    前記第１抵抗の一端は前記接続箇所の高レベル側に接続され、前記第１抵抗の他端は前記第２抵抗の一端に接続され、第１接続ノードを形成し、前記第２抵抗の他端は接地され、前記第１接続ノードは前記第１コンパレータの第１入力側に接続され、
    前記第３抵抗の一端は前記接続箇所の低レベル側に接続され、前記第３抵抗の他端は前記第１コンパレータの第２入力側に接続され、
    前記第４抵抗の一端は前記第１コンパレータの第２入力側に接続され、前記第４抵抗の他端は前記第１コンパレータの出力側に接続され、負帰還経路を形成し、
    前記第１コンデンサの一端は前記第１コンパレータの第２入力側に接続され、前記第１コンデンサの他端は前記第１コンパレータの出力側に接続され、
    前記第１コンパレータの出力側は更に前記比較回路に結合され、前記サンプリング回路の出力側を形成し、前記接続箇所の電圧に比例する電圧信号を提供することに用いられることを特徴とする請求項６に記載の電気システム。
  8. 前記比較回路は基準電圧を提供するための基準電圧源及び第２コンパレータを含み、
    前記第２コンパレータの第１入力側は前記電圧サンプリング回路の出力側に結合され、前記第２コンパレータの第２入力側は前記基準電圧源に結合され、
    前記第２コンパレータの出力側は前記第２デジタル信号プロセッサに接続され、前記第２コンパレータの前記電圧サンプリング回路の出力側での電圧が前記基準電圧よりも低い場合、前記第３信号を前記第２デジタル信号プロセッサに出力することを特徴とする請求項６に記載の電気システム。
  9. 前記比較回路は更に第５抵抗、第６抵抗及び第７抵抗を含み、
    前記第５抵抗の一端は前記基準電圧源に接続され、前記第５抵抗の他端は前記第７抵抗の一端に接続され、第２接続ノードを形成し、前記第７抵抗の他端は接地され、前記第２接続ノードは前記第２コンパレータの第２入力側に接続され、
    前記第６抵抗の一端は前記電圧サンプリング回路の出力側に接続され、前記第６抵抗の他端は前記第２コンパレータの第１入力側に接続されることを特徴とする請求項８に記載の電気システム。
  10. 電力消費装置であって、
    請求項１～９のいずれか１項に記載の電気システムと、前記電気システムに結合される負荷と、を含み、
    前記電気システムは外部電力を吸収及び変換して、前記負荷に給電することに用いられることを特徴とする電力消費装置。
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