JP2023532432A - アソシアティブキャッシュのための直接マッピングモード - Google Patents

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Abstract

Figure 2023532432000001
キャッシュを制御する方法が開示される。方法は、データを記憶するためにメモリの部分を割り当てる要求を受信することを含む。方法は、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含む場合に、メモリの部分をキャッシュメモリの割り当てられた連続部分に直接マッピングすることを含む。方法は、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含まない場合に、アソシアティブマッピングを使用して、メモリの部分をキャッシュメモリにマッピングすることを含む。
【選択図】図３

Description

（関連出願の相互参照）
本願は、２０２０年６月２６日に出願された「ＤＩＲＥＣＴ ＭＡＰＰＩＮＧ ＭＯＤＥ ＦＯＲ ＡＳＳＯＣＩＡＴＩＶＥ ＣＡＣＨＥ」と題する米国仮出願第６３／０４４，７３５号、及び、２０２０年９月２５日に出願された「ＤＩＲＥＣＴ ＭＡＰＰＩＮＧ ＭＯＤＥ ＦＯＲ ＡＳＳＯＣＩＡＴＥ ＣＡＣＨＥ」と題する米国特許出願第１７／０３３，２８７号の利益を主張するものであり、これらの出願の全体は、参照により本明細書に組み込まれる。
キャッシュメモリ（以下、「キャッシュ」）は、より大きなメモリ部分において頻繁にアクセスされるデータのコピーをキャッシュに記憶することによって、より大きなメモリ部分（例えば、メインメモリ）に記憶されたデータへのアクセスを加速するために使用される。プロセッサが、（例えば、アドレスによって識別される）より大きいメモリ部分へのアクセス（例えば、そこからデータを読み出す、又は、そこにデータを書き込む）を要求する場合に、プロセッサは、最初に、データのコピーがキャッシュに記憶されているかどうかを判定する。データのコピーがキャッシュに記憶されていると判定された場合、プロセッサは、キャッシュにアクセスし、データのより効率的なアクセスを容易にする。
頻繁にアクセスされるデータは、通常、キャッシュラインと呼ばれる固定サイズのブロックでメモリからキャッシュにコピーされる。キャッシュラインがキャッシュにコピーされる場合に、コピーされたデータ及び要求されたメモリアドレス（例えば、タグ）を含むキャッシュエントリが生成される（すなわち、キャッシュに配置される）。タグがキャッシュにある場合、キャッシュヒットが発生し、データがキャッシュラインにおいてアクセスされる。そのタグがキャッシュにない場合、キャッシュミスが発生する。新しいエントリがキャッシュに割り振られ、より大きなメモリからのデータがキャッシュにコピーされ、データがアクセスされる。既存のエントリは、直接マッピング及びアソシアティブマッピング（associative mapping）を含む異なるマッピングポリシーに従って、新しいエントリによって置き換えられる（例えば、追い出される）ことがある。
添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。
本開示の１つ以上の特徴を実装することができる例示的なデバイスのブロック図である。 本開示の１つ以上の特徴を実装するための例示的な構成要素を示すブロック図である。 本開示の特徴による、異なるキャッシュモードを動的に切り替える例示的な方法を示すフロー図である。 本開示の特徴による、識別されたメモリのブロックへの異なるメモリアドレスのマッピングを示す図である。 本開示の特徴による、不連続なメモリ部分をキャッシュの所定のキャッシュインデックスに直接マッピングする例を示す図である。 本開示の特徴による、識別されたメモリの部分をキャッシュに直接マッピングする例示的な方法を示すフロー図である。
直接マッピングポリシー（direct mapping policy）が使用される場合に、各メモリアドレスは、キャッシュ内の特定の位置（例えば、インデックス）に割り当てられる。メモリとキャッシュとの間のマッピングは、インデックス及びオフセットを（例えば、ビット演算子又は単純な算術を用いて）容易に計算することができるので、容易に実装され、多くのキャッシュラインを通して検索することを回避するので、キャッシュ内にデータを配置するために消費される電力が少ない。しかしながら、多くのアドレスが同じキャッシュインデックスにマッピングされている場合に、未使用のキャッシュラインが存在するにもかかわらず、直接マッピングキャッシュのキャッシュラインが繰り返し追い出される（エビクトされる）可能性がある。
フルアソシアティブマッピングポリシーが使用される場合に、新しいエントリを任意のキャッシュアドレスにコピーすることができる。フルアソシアティブキャッシュ（fully associative caches）の場合、データを任意の未使用キャッシュラインに配置することができるので、単一のキャッシュブロックにマッピングされる複数のメモリアドレス間に競合がない（すなわち、競合によるキャッシュミスがない）。しかしながら、フルアソシアティブキャッシュは、アドレス全体がタグとして使用され、直接マッピングキャッシュよりもキャッシュサイズが大幅に増加するので、実装するのに非常に費用がかかる。加えて、キャッシュ内の各キャッシュブロックのタグは、データが任意のキャッシュラインに位置することができるためにチェックされなければならず、これは、電力消費及び待ち時間を増加させる。したがって、アソシアティブキャッシュは、直接マッピングキャッシュよりもキャッシュミス率が低いが、直接マッピングキャッシュよりもハードウェアコスト、電力消費及び待ち時間が増加する。
これらの理由から、従来のアソシアティブキャッシュは、通常、各エントリがＮ個のキャッシュラインを含むセットに割り当てられ、各ラインが任意のタグからのデータを保持することができるＮウェイセットアソシアティブマッピングポリシー（N-way set associative mapping policy）を利用する。セットアソシアティブキャッシュの場合、Ｎウェイセットアソシアティブポリシーにおけるライン数Ｎが大きいほど、アソシアティビティが大きくなり、キャッシュミスの確率が低くなる。しかしながら、アソシアティビティの増加は、ライン数Ｎの増加、及び、検索するより大きい数のアドレスを含み、増加された待ち時間、より多くの消費電力、及び、より大きい記憶領域をもたらす。
一般に、キャッシュがメインメモリに近づくにつれて、キャッシュは、物理メモリアドレスタグ付けキャッシュ（すなわち、物理タグ付けキャッシュ）として実装される。物理タグ付けキャッシュは、仮想から物理への変換が実行された後に、物理アドレスを使用してアクセスされる。
動作の省電力期間（例えば、低電力モード又は電力管理アクティビティ期間）中に、１つ以上の構成要素（例えば、ＤＲＡＭ）を使用しないプログラムは、通常、これらの構成要素をオフラインにすることができるように実行される。しかし、いくつかの例では、クライアント（例えば、ディスプレイクライアント等の高サービスクライアント）は、これらの動作の省電力動作期間中にそれらの機能を実行するためにデータを継続的にフェッチするプログラムを実行する。ＤＲＡＭ又は他のメモリ部分（例えば、他の非物理タグ付けキャッシュ）等の構成要素は、電力を節約するためにオフラインであるので、物理タグ付けキャッシュは、データを継続的にフェッチするプログラムを実行するために使用される。
しかしながら、物理的に連続したメモリの大きな部分を仮想的に連続した大きなアドレスに割り当てることは困難である。例えば、クライアントがメモリの部分を割り当てることを要求する場合に、開始アドレス及び終了アドレスを有する仮想メモリ（例えば、サイズフレームバッファ）の連続部分が割り当てられる。しかしながら、仮想メモリの連続部分にマッピングされる物理メモリ（例えば、メインメモリ）の部分が連続しない（物理メモリにおいてセグメント化されている）場合、仮想メモリと物理メモリアドレスとの間の変換は、不連続な物理メモリアドレスをもたらす可能性がある。不連続な物理メモリアドレスが、物理タグ付けアソシアティブキャッシュ内で互いにエイリアスを生じる（例えば、同じインデックスにマッピングされる）場合に、未使用の（例えば、空の）キャッシュライン又は使用頻度の低いキャッシュラインの存在にかかわらず、データが追い出される。
要求されたメモリの部分（例えば、８ＫＢ）がキャッシュサイズ（例えば、１ＭＢ）未満である場合に、プログラムを実行するために使用されるデータの各部分が、何れのデータもキャッシュから追い出されることなく、プログラムの実行全体を通してキャッシュ内に存在することが物理的に実現可能である。しかし、上述したように、不連続な物理メモリアドレスが、物理タグ付けキャッシュの同じインデックスにエイリアスを生じる場合に、未使用又は使用頻度の低いキャッシュラインが利用可能である場合であっても、従来のセットアソシアティブポリシーは、データをキャッシュから追い出す。
本願は、データを記憶するために、メモリ割り当てに対するクライアント（例えば、ディスプレイクライアント）からの要求が、要求されたメモリの部分に記憶されるデータの各部分がキャッシュに連続的に常駐する（すなわち、キャッシュから追い出されない）という要求も含むかどうかを判定するための装置及び方法を提供する。要求は、例えば、データが、ある期間の間、ある数のサイクルの間、又は、イベントの発生（例えば、プログラム若しくはプログラムの部分が、実行を完了するか、クライアントが、データがもはやキャッシュ内に常駐する必要がないことを示すか、若しくは、処理デバイスが省電力モードから出る）まで、キャッシュ内に連続的に常駐するという要求である。連続キャッシュ常駐の要求の判定に基づいて、キャッシュは、キャッシュがアソシアティブマッピングされるモードと、キャッシュの部分が直接マッピングされ、キャッシュの別の部分がアソシアティブマッピングされるモードと、の間で切り替わるように動的に制御される。例えば、物理的に構築されたアソシアティブキャッシュは、直接マッピングモードで動的に使用される。したがって、動的に判定された特定の使用ケース（例えば、データがキャッシュ内に継続的に常駐するという要求）に応じてプログラム／アプリケーションを実行するために、アソシアティブマッピングと直接マッピングの両方を実装することができる。
例えば、割り当てられるメモリの部分に対するクライアントからの要求が、キャッシュ内に連続的に常駐するデータに対する要求も含む場合に、要求されたメモリの異なる不連続部分が識別され、キャッシュ内の割り当てられたインデックスに直接マッピングされる。したがって、要求されたメモリの不連続部分に対応するデータは、追い出されず、ある期間の間、ある数のサイクルの間、又は、イベントの発生までキャッシュ内に残る。そうでない場合、要求されたメモリのアドレスは、アソシアティブマッピングを使用してキャッシュにマッピングされる。
本開示の特徴は、同じ仮想から物理への変換情報を共有しないか、又は、同じ仮想アドレスを共有しない複数のクライアントが、同じ物理タグ付けキャッシュを使用しようとする場合に有用である。
キャッシュを制御する方法が開示される。本方法は、データを記憶するためにメモリの部分を割り当てる要求を受信することを含む。また、本方法は、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含む場合に、メモリの部分をキャッシュメモリの割り当てられた連続部分に直接マッピングすることを含む。また、本方法は、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含まない場合に、アソシアティブマッピングを使用してメモリの部分をキャッシュメモリにマッピングすることを含む。
キャッシュを制御する方法が開示される。本方法は、データを記憶するために、キャッシュメモリ内のデータの連続的な常駐のためにメモリの部分を割り当てる要求を受信することと、第１のメモリアドレスにマッピングされた第１の識別子を使用して、メモリの部分の第１のセグメントを識別することと、を含む。また、本方法は、識別されたメモリの第１のセグメントのために、キャッシュメモリの第１の連続部分を予約することと、キャッシュメモリの第１の連続部分をメモリの第１のセグメント化された部分に割り当てることと、を含む。本方法は、第１のメモリアドレスと不連続である第２のメモリアドレスにマッピングされた第２の識別子を使用して、メモリの部分の第２のセグメントを識別することと、識別されたメモリの第２のセグメントのために、キャッシュメモリの第２の連続部分を予約することと、キャッシュメモリの第２の連続部分をメモリの第２のセグメント化された部分に割り当てることと、を更に含む。
メモリと、メモリとは別のキャッシュメモリ部分と、プロセッサと、を含む処理デバイスが開示される。プロセッサは、データを記憶するためにメモリの部分を割り当てる要求を受信することと、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含む場合に、メモリの部分をキャッシュメモリの割り当てられた連続部分に直接マッピングすることと、データを記憶するためにメモリの部分を割り当てる要求が、データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含まない場合に、アソシアティブマッピングを使用してメモリの部分をキャッシュメモリにマッピングすることと、を行うように構成されている。
図１は、本開示の１つ以上の特徴を実装することができる例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、又は、タブレットコンピュータを含み得る。デバイス１００は、プロセッサ１０２と、メモリ１０４と、記憶装置１０６と、１つ以上の入力デバイス１０８と、１つ以上の出力デバイス１１０と、を含む。また、デバイス１００は、オプションで、入力ドライバ１１２及び出力ドライバ１１４を含み得る。デバイス１００は、図１に示されていない追加の構成要素を含み得ることを理解されたい。
様々な代替例では、プロセッサ１０２は、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィック処理ユニット（graphics processing unit、ＧＰＵ）、同じダイ上に位置するＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアは、ＣＰＵ又はＧＰＵであってもよい。様々な代替例では、メモリ１０４は、プロセッサ１０２と同じダイ上に位置してもよいし、プロセッサ１０２とは別に位置してもよい。メモリ１０４は、揮発性又は不揮発性メモリ（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、キャッシュ）を含む。
記憶装置１０６は、固定又はリムーバブル記憶装置（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。
入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。入力ドライバ１１２及び出力ドライバ１１４は、オプションの構成要素であること、並びに、デバイス１００は、入力ドライバ１１２及び出力ドライバ１１４が存在しない場合に同じ態様で操作され得ることに留意されたい。出力ドライバ１１４は、表示デバイス１１８に連結された加速処理デバイス（accelerated processing device、「ＡＰＤ」）１１６を含む。ＡＰＤは、プロセッサ１０２から計算コマンド及びグラフィックスレンダリングコマンドを受け入れて、それらの計算及びグラフィックスレンダリングコマンドを処理し、表示のために表示デバイス１１８にピクセル出力を提供するように構成されている。以下で更に詳細に説明するように、ＡＰＤ１１６は、単一命令複数データ（「single-instruction-multiple-data、ＳＩＭＤ」）パラダイムに従って計算を行うように構成された１つ以上の並列処理ユニットを含む。こうして、様々な機能は、本明細書では、ＡＰＤ１１６によって又はＡＰＤ１１６と併せて行われるものとして説明しているが、様々な代替例では、ＡＰＤ１１６によって行われるものとして説明する機能は、ホストプロセッサ（例えば、プロセッサ１０２）によってドライブされず、表示デバイス１１８にグラフィック出力を提供するように構成された同様の能力を有する他のコンピューティングデバイスによって、追加的又は代替的に行われる。例えば、ＳＩＭＤパラダイムに従って処理タスクを行う任意の処理システムが、本明細書で説明する機能を行うように構成され得ることが企図される。代替的に、ＳＩＭＤパラダイムに従って処理タスクを行わないコンピューティングシステムが、本明細書で説明する機能を行うことが企図される。
図２は、本開示の１つ以上の特徴を実装するための例示的な構成要素を示すブロック図である。図２に示すいくつかの構成要素は、例えば、加速プロセッサ（例えば、ＧＰＵ）等のプロセッサの構成要素である。本開示の特徴は、ＣＰＵ等の第１のタイプの１つ以上のプロセッサ、及び／又は、ＧＰＵ等の第２のタイプの１つ以上のプロセッサによって実行することができる。
本開示の特徴は、複数のレベルのうち何れかのキャッシュを使用して実装することができる。例えば、図２に示すように、構成要素は、複数のプロセッサコア２０４を含む。各コア２０４は、対応するレベル１キャッシュ２１４と通信し、対応するレベル１キャッシュ２１４を使用してデータを処理するように構成された、対応するレベル１キャッシュコントローラ２１８を含む。
図２に更に示すように、構成要素は、レベル２キャッシュ２１６と通信し、レベル２キャッシュ２１６を使用してデータを処理するように構成されたレベル２キャッシュコントローラ２２０／プロセッサを含む。また、キャッシュコントローラ／プロセッサ２２０は、次のキャッシュレベル（より高いキャッシュレベル）と通信する。任意の数のＮレベルキャッシュを使用することができる。Ｎレベルキャッシュ２１２（例えば、ラストレベルキャッシュ）等の次のレベルキャッシュ及びＮレベルキャッシュコントローラ２１０は、同じダイ又は複数のダイ上に位置してもよく、例えば、ＣＰＵ又はＧＰＵ（図示省略）のキャッシュ等の複数のプロセッサのキャッシュと通信し、それらによって共有され得る。
メモリコントローラ／プロセッサ２０８は、メモリ１０４（例えば、ＤＲＡＭ）、並びに、キャッシュコントローラ２２０及び２１８と通信する。図２に示すように、複数のクライアント２０６が、メモリコントローラ２０８と通信している。クライアント２０６が、メモリの部分が割り当てられることを要求する場合に、メモリコントローラ２０８は、クライアント２０６（例えば、ディスプレイクライアント）から要求を受信及びサービスし、キャッシュコントローラ２２０を介してキャッシュ２１６に、キャッシュコントローラ２１８を介してキャッシュ２１４にアクセスするように構成されている。メモリコントローラ／プロセッサ２０８は、クライアント２０６から要求を受信し、メモリを割り当て、１つ以上のキャッシュ（例えば、ラストレベルキャッシュ２１２）へのアクセスを制御し、本明細書で説明する様々な他の機能を行うように構成されている。例えば、メモリコントローラ／プロセッサ２０８は、アソシアティブマッピングモードで１つ以上のクライアント２０６によるキャッシュアクセスを制御し、直接マッピングモードで１つ以上のクライアントによる同じキャッシュへのアクセスを制御するように構成されている。
説明を簡略化するために、図２は、単一のクライアント２０６を示している。しかしながら、メモリコントローラは、任意の数のクライアントから要求を受信するように構成されている。クライアントは、同じ仮想から物理への変換情報を１つ以上の他のクライアントと共有することができるか、又は、それら自身の仮想から物理への変換情報を含むことができる。各クライアントは、１つ以上の他のクライアントと同じ仮想アドレスを有するか、又は、異なる仮想アドレスを含むことができる。
一般に、キャッシュがメモリ１０４に近づくにつれて、キャッシュは、物理メモリアドレスタグ付けキャッシュ（すなわち、物理タグ付けキャッシュ）として実装される。本開示の特徴は、複数のクライアントが、同じ物理タグ付けキャッシュを利用しようとしており、クライアントが、同じ仮想から物理への変換情報を共有せず、同じ仮想アドレスを共有しない場合に好適である。
ここで、異なるキャッシュモードでキャッシュに動的にアクセスすることを含む、本開示の特徴を実装する例について、図３、図４Ａ、図４Ｂ及び図５を参照しながら説明する。
説明を簡略化するために、以下で説明する例は、単一のクライアント（すなわち、ディスプレイクライアント）からの要求を含む。しかしながら、本開示の特徴は、同じキャッシュにアクセスする複数の異なるクライアントによって実装することもできる。例えば、本開示の特徴は、１つ以上のクライアントがアソシアティブマッピングモードでキャッシュにアクセスし、１つ以上のクライアントが直接マッピングモードでキャッシュにアクセスしている場合に実装することができる。
説明を簡略化するために、一例を、１ＭＢのサイズ、６４Ｋキャッシュライン及び１６Ｋインデックスを有するキャッシュを使用して説明する。方法３００に関して説明するキャッシュサイズ及びインデックスの数は、単なる例である。本開示の特徴は、異なるサイズ及び異なる数のインデックスを有するキャッシュを使用して実装することができ、異なる量の要求された不連続なメモリに対して実装することができる。
説明を簡略化するために、本明細書において説明する一例は、識別されたメモリの第１の部分に対応するデータにキャッシュインデックスを割り当てることを含む。また、本開示の特徴は、キャッシュインデックスごとにある数のウェイを割り当てることを含む。例えば、１６ウェイキャッシュ（すなわち、キャッシュセットごとに１６ウェイ）では、キャッシュの２５％部分が直接マッピングモードに割り当てられる場合、インデックスごとに４ウェイが割り当てられる。したがって、この例では、例えば、キャッシュのより大きい部分（例えば、１５／１６）が直接マッピングモードのために割り当てられない限り、各インデックスの部分（すなわち、インデックス全体未満）が割り当てられる。
図３は、本開示の特徴による、異なるキャッシュモードを動的に切り替える例示的な方法３００を示すフロー図である。図４Ａは、識別されたメモリのブロックへの異なるメモリアドレスのマッピングを示す図である。図４Ｂは、不連続なメモリ部分をキャッシュ４０２の所定のキャッシュインデックスに直接マッピングする例を示す図である。
ブロック３０２に示すように、方法３００は、データを記憶するためにメモリの部分（例えば、ブロック）を割り当てる要求を受信することを含む。場合によっては、要求は、メモリの部分に記憶されるデータの連続キャッシュ常駐の要求を含む。例えば、４ＫＢのメモリのブロックを割り当て、４ＫＢのメモリのブロックに記憶されるデータが、ある期間の間、ある数のサイクルの間、又は、イベントの発生（例えば、プログラム若しくはプログラムの部分が実行を完了するか、クライアントが、データがもはやキャッシュ内に常駐する必要がないことを示すか、処理デバイスが省電力モードから出るか、若しくは、別のイベントの発生）までキャッシュに常駐する（すなわち、追い出されない）という要求がディスプレイクライアントから受信される。
ブロック３０４に示すように、方法３００は、要求がメモリの部分に対応するデータの連続キャッシュ常駐の要求を含むかどうかを判定することを含む。ブロック３０４において、要求が連続キャッシュ常駐の要求を含まないと判定された場合に、ブロック３０６において、アソシアティブマッピングを使用してメモリがキャッシュ４０２に割り当てられる。
ブロック３０４において、要求が連続キャッシュ常駐の要求を含むと判定された場合、ブロック３０８において、メモリの部分が、メモリの部分のためのアドレスにマッピングされた識別子を使用して識別される。例えば、ディスプレイクライアントは、メモリアドレスをブロック識別子によってそれぞれ識別されるメモリのブロックにマッピングするマッピング変換情報（例えば、変換テーブル）にアクセスする。変換テーブルは、例えば、メモリアドレス（例えば、アドレス０Ｂ）をブロック識別子ＭＢｌｋ１（図４Ａに示す）によって識別される第１の４ＫＢのメモリのブロックにマッピングする変換、及び、メモリアドレス（例えば、アドレス１ＭＢ）をブロック識別子ＭＢｌｋ２（これも図４Ａに示す）によって識別される第２の４ＫＢのメモリのブロックにマッピングする変換等のように、複数の変換を含む。
場合によっては、直接マッピングモードを使用するかどうかの判定は、割り当てるように要求されたメモリの量がキャッシュ４０２の容量（例えば、サイズ）未満であるかどうか、又は、キャッシュ４０２の容量の所定の部分（例えば、比率、パーセンテージ）未満であるかどうかを判定することを含む。例えば、直接マッピングは、要求されたメモリ量（例えば、４ＫＢ）がキャッシュ４０２の容量（例えば、１ＭＢ）未満であるか、又は、要求されたメモリ量がキャッシュ４０２の所定部分（例えば、２５％）未満である場合に使用される。そうでない場合、ブロック３０６において、アソシアティブマッピングを使用してメモリの部分がキャッシュ４０２に割り当てられる。
ブロック３１０において、キャッシュの部分（例えば、ある数のインデックス）が、ブロック識別子ＭＢｌｋ１によって識別され、アドレス０Ｂにマッピングされたメモリの部分（例えば、４Ｋブロック）のために予約される。例えば、図４Ａに示すように、キャッシュ４０２のキャッシュインデックス６４～１２７が、アドレス０ＢにマッピングされたメモリのブロックＭＢｌｋ１のために予約される。
ブロック３１２に示すように、方法３００は、（例えば、識別されたメモリの部分に対応するデータをキャッシュするために）キャッシュの予約された部分（例えば、予約されたインデックス）を、識別されたメモリの部分に割り当てることを含む。例えば、図４Ｂの第１の列に示す第１のサイクルでは、アソシアティブマッピングポリシーに従って発生するＭＢｌｋ１に対してキャッシュ４０２のインデックス０～６３を割り当てる代わりに、キャッシュ４０２の予約されたインデックス６４～１２７がＭＢｌｋ１に割り当てられる。
図５は、本開示の特徴による、識別されたメモリの部分をキャッシュ４０２に直接マッピングする例示的な方法５００を示すフロー図である。図５において説明する例示的な方法５００では、８ＫＢのメモリの部分が要求され、２つの別の４ＫＢのメモリのブロックにセグメント化される。
ブロック５０２に示すように、方法５００は、データを記憶するためにメモリの部分を割り当て、ある期間の間、ある数のサイクルの間、又は、イベントの発生まで、キャッシュ４０２内のデータの連続的な常駐（すなわち、追い出されない）のための要求を受信することを含む。例えば、８ＫＢのメモリのブロックを割り当てる要求、及び、連続キャッシュ常駐の要求が、ディスプレイクライアントから受信される。８ＫＢのメモリのブロックは、物理メモリの２つの不連続な４ＫＢのブロックにマッピングされ、各４ＫＢのブロックの物理メモリアドレスは、物理タグ付けアソシアティブキャッシュ４０２の同じインデックスにエイリアスを生じる。
要求が連続キャッシュ常駐の要求を含むので、キャッシュは、ブロック５０４～５１０に関して以下で説明するように、２つのセグメント化された４ＫＢのブロック（不連続な物理メモリアドレスにマッピングされる）を２つの異なる連続キャッシュ部分（例えば、キャッシュインデックスのセット）に直接マッピングするように動的に制御される。場合によっては、２つの不連続な４ＫＢブロックをキャッシュインデックスの２つの異なる連続セットに直接マッピングするという判定は、要求されたメモリの部分の量がキャッシュ４０２の容量（例えば、サイズ）未満であるかどうかの判定を含む。例えば、８ＫＢのメモリの部分が１ＭＢキャッシュサイズ未満であるので、２つの不連続な４ＫＢのブロックをキャッシュインデックスの２つの異なる連続セットに直接マッピングすることが判定される。
識別されたメモリのセグメント化された部分（例えば、４Ｋのメモリのブロック）のためにある数のインデックスが要求される場合に、その数のインデックスが、キャッシュにおいて予約され、識別されたメモリのセグメント化された部分に割り当てられ、これは、予約されたインデックスへのアソシアティブ割り当てを防止する。例えば、ブロック５０４に示すように、方法５００は、メモリの第１のセグメント化された部分のためにアドレスにマッピングされた識別子（例えば、ＭＢｌｋ１）を使用して、メモリの第１のセグメント化された部分を識別することを含む。ディスプレイクライアントは、物理メモリアドレスをブロック識別子によってそれぞれ識別されるメモリのブロックにマッピングするマッピング変換情報（例えば、変換テーブル）にアクセスする。変換テーブルは、例えば、メモリアドレス（例えば、アドレス０Ｂ）を、（図４Ａに示す）ブロック識別子ＭＢｌｋ１によって識別される第１の４ＫＢのメモリのブロックにマッピングする変換等のように、複数の変換を含む。したがって、サイクルにおいて、第１の４Ｋのメモリのブロックは、アドレス０ＢにマッピングされるＭＢｌｋ１として（例えば、メモリコントローラ／プロセッサによって）識別される。
ブロック５０６に示すように、方法５００は、識別されたメモリの第１のセグメント化された部分（例えば、ＭＢｌｋ１）のためにキャッシュの連続部分（例えば、予約された数のインデックス）を予約することを含む。例えば、（図４Ａに示すように）キャッシュ４０２のキャッシュインデックス６４～１２７の連続セットが、アドレス０ＢにマッピングされるＭＢｌｋ１のために予約される。
ブロック５０８に示すように、方法５００は、予約された連続キャッシュ部分（例えば、予約された数のインデックス）を、識別されたメモリの第２の部分（例えば、ＭＢｌｋ１）に割り当てることを含む。例えば、図４Ｂの第１の列に示す第１のサイクルでは、アソシアティブマッピングポリシーに従って発生するＭＢｌｋ１のためのキャッシュ４０２のインデックス０～６３を割り当てる代わりに、（例えば、ＭＢｌｋ１に対応するデータをキャッシュするために）キャッシュ４０２の予約されたインデックス６４～１２７がＭＢｌｋ１に割り当てられる。
ブロック５１０に示すように、メモリの第２のセグメント化された部分（例えば、第２の４Ｋのメモリのブロック）が、要求されたメモリの部分の第２のセグメント化された部分のためにアドレスにマッピングされる識別子（例えば、ＭＢｌｋ２）を使用して識別される。ディスプレイクライアントは、メモリアドレス（例えば、アドレス１ＭＢ）を、（図４Ａに示す）ブロック識別子ＭＢｌｋ２によって識別される第２の４ＫＢのメモリのブロックにマッピングする変換を含むマッピング変換情報（例えば、変換テーブル）にアクセスする。
ブロック５１２に示すように、方法５００は、第２の識別されたメモリの第２のセグメント化された部分（例えば、ＭＢｌｋ２）のためにキャッシュの連続部分（例えば、予約された数のインデックス）を予約することを含む。例えば、キャッシュ４０２のキャッシュインデックス０～６３の連続セットが、（図４Ａに示す）アドレス１ＭＢにマッピングされるＭＢｌｋ２のために予約される。
ブロック５１４に示すように、方法５００は、予約された連続キャッシュ部分（例えば、予約された数のインデックス）を、識別されたメモリの第２の部分（例えば、ＭＢｌｋ２）に割り当てることを含む。例えば、図４Ｂの第２の列に示す第２のサイクルでは、キャッシュ４０２の予約されたインデックス０～６３が、（例えば、ＭＢｌｋ２に対応するデータをキャッシュするために）ＭＢｌｋ２に割り当てられる。したがって、不連続な物理メモリアドレス（アドレス０Ｂ及びアドレス１ＭＢ）は、同じキャッシュインデックスにエイリアスを生じさせず、不連続なブロックＭＢｌｋ１及びＭＢｌｋ２の両方に対するデータが、要求されたキャッシュ常駐の持続時間の間、追い出されない。
キャッシュの部分（例えば、２５％）が（例えば、連続キャッシュ常駐の要求を受信したことに応じて）直接マッピングモードに割り当てられる間、キャッシュのセグメント化された部分が予約されず、アソシアティブ割り当ては、識別されたメモリのブロックのためにキャッシュのセグメント化された部分（例えば、キャッシュインデックスの連続セット）を予約する要求があるまで防止されない。例えば、キャッシュインデックス６４～１２７の連続セットは、メモリの第１のブロックがブロック識別子ＭＢｌｋ１を介して識別されるまで予約されず、キャッシュインデックス０～６３の連続セットは、メモリの第２のブロックがブロック識別子ＭＢｌｋ２を介して識別されるまで予約されない。時には、任意の量の割り当てられた部分を使用して、連続キャッシュ常駐を満足させることができる。したがって、キャッシュの割り振られた部分のより少ない量（例えば、２５％未満）が使用される場合に、キャッシュのより多くが、アソシアティブアクセスを要求するクライアントに利用可能であり、性能ペナルティを低減する。
本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上述されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。
プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力ドライバ１１４、出力デバイス１１０、加速処理デバイス１１６、メモリコントローラ／プロセッサ２０８、キャッシュコントローラ／プロセッサ２１０、２１８、２２０を含むが、これらに限定されない、図において示され及び／又は本明細書で説明する様々な機能ユニットは、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、汎用コンピュータ、プロセッサ若しくはプロセッサコアによって実行可能な非一時的なコンピュータ可読記憶媒体若しくは別の記憶媒体に記憶されているプログラム、ソフトウェア若しくはファームウェアとして実装することができる。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実装することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態機械が挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリスト等の他の中間データ（そのような命令は、コンピュータ可読記憶媒体に記憶させることが可能である）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、このマスクワークをその後の半導体製造プロセスにおいて使用して、本開示の特徴を実装するプロセッサを製造する。
本明細書に提供される方法又はフロー図は、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実装することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、磁気媒体（例えば、内蔵ハードディスク及びリムーバブルディスク）、磁気光学媒体、並びに、光学媒体（例えば、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ））が挙げられる。

Claims (20)

  1. キャッシュを制御する方法であって、
    データを記憶するためにメモリの部分を割り当てる要求を受信することと、
    前記データを記憶するためにメモリの部分を割り当てる要求が、前記データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含む場合に、前記メモリの部分を前記キャッシュメモリの割り当てられた連続部分に直接マッピングすることと、
    前記データを記憶するためにメモリの部分を割り当てる要求が、前記データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含まない場合に、アソシアティブマッピングを使用して、前記メモリの部分を前記キャッシュメモリにマッピングすることと、を含む、
    方法。
  2. 前記メモリの部分を割り当てる要求が前記キャッシュ常駐要求を含むかどうかを判定することを更に含む、
    請求項１の方法。
  3. メモリアドレスにマッピングされた識別子によって前記メモリの部分を識別することと、
    前記メモリアドレスにマッピングされた識別子によって識別された前記メモリの部分のために前記キャッシュメモリの部分を予約することと、を更に含む、
    請求項１の方法。
  4. 前記キャッシュメモリの割り当てられた連続部分は、連続する数のキャッシュインデックスを含む、
    請求項１の方法。
  5. いくつかのウェイが、各キャッシュインデックスに割り当てられる、
    請求項４の方法。
  6. 前記データが前記キャッシュメモリの部分に連続的に常駐するという前記キャッシュ常駐要求は、前記データが、ある期間の間、あるサイクル数の間、又は、イベントの発生まで、前記キャッシュメモリの部分から追い出されないという要求である、
    請求項１の方法。
  7. 前記キャッシュメモリの部分は、キャッシュメモリの物理的にタグ付けされた部分である、
    請求項１の方法。
  8. 前記メモリの部分を割り当てる要求は、第１のクライアントからの第１の要求であり、
    前記方法は、
    第２のクライアントから、第２のデータを記憶するためにメモリの第２の部分を割り当てる第２の要求を受信することであって、前記第１のクライアントによって使用される仮想から物理への変換情報と、前記第２のクライアントによって使用される仮想から物理への変換情報と、が同一ではない、ことと、
    前記第２のクライアントからの前記第２の要求が、前記第２のデータが前記キャッシュメモリに連続的に常駐するという要求を含む場合に、前記メモリの第２の部分を前記キャッシュメモリの第２の割り当てられた連続部分に直接マッピングすることと、
    前記第２のクライアントからの前記第２の要求が、前記第２のデータが前記キャッシュに連続的に常駐するという要求を含まない場合に、アソシアティブマッピングを使用して、前記メモリの第２の部分を前記キャッシュメモリにマッピングすることと、を更に含む、
    請求項１の方法。
  9. キャッシュを制御する方法であって、
    データを記憶するために、及び、キャッシュメモリに前記データを連続的に常駐させるために、メモリの部分を割り当てる要求を受信することと、
    第１のメモリアドレスにマッピングされた第１の識別子を使用して、前記メモリの部分の第１のセグメントを識別することと、
    識別されたメモリの第１のセグメントのために、前記キャッシュメモリの第１の連続部分を予約することと、
    前記キャッシュメモリの第１の連続部分を、前記メモリの第１のセグメント化された部分に割り当てることと、
    前記第１のメモリアドレスと不連続である第２のメモリアドレスにマッピングされた第２の識別子を使用して、前記メモリの部分の第２のセグメントを識別することと、
    識別されたメモリの第２のセグメントのために、前記キャッシュメモリの第２の連続部分を予約することと、
    前記キャッシュメモリの前記第２の連続部分を、前記メモリの第２のセグメント化された部分に割り当てることと、を含む、
    方法。
  10. 前記キャッシュメモリの割り当てられた連続部分は、連続する数のキャッシュインデックスを含む、
    請求項９の方法。
  11. いくつかのウェイが、各キャッシュインデックスに割り当てられる、
    請求項９の方法。
  12. 連続的にキャッシュに常駐させる要求は、前記データが、ある期間の間、あるサイクル数の間、又は、イベントの発生まで、前記キャッシュメモリの部分から追い出されないという要求である、
    請求項９の方法。
  13. 前記キャッシュは、物理的にタグ付けされたキャッシュである、
    請求項９の方法。
  14. 処理デバイスであって、
    メモリと、
    前記メモリとは別のキャッシュメモリと、
    プロセッサと、を備え、
    前記プロセッサは、
    データを記憶するためにメモリの部分を割り当てる要求を受信することと、
    前記データを記憶するためにメモリの部分を割り当てる要求が、前記データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含む場合に、前記メモリの部分を前記キャッシュメモリの割り当てられた連続部分に直接マッピングすることと、
    前記データを記憶するためにメモリの部分を割り当てる要求が、前記データがキャッシュメモリに連続的に常駐するというキャッシュ常駐要求を含まない場合に、アソシアティブマッピングを使用して、前記メモリの部分を前記キャッシュメモリにマッピングすることと、
    を行うように構成されている、
    処理デバイス。
  15. 前記プロセッサは、前記メモリの部分を割り当てる要求が前記キャッシュ常駐要求を含むかどうかを判定するように構成されている、
    請求項１４の処理デバイス。
  16. 前記プロセッサは、
    メモリアドレスにマッピングされた識別子によって前記メモリの部分を識別することと、
    前記メモリアドレスにマッピングされた識別子によって識別された前記メモリの部分のために前記キャッシュメモリの部分を予約することと、
    を行うように構成されている、
    請求項１４の処理デバイス。
  17. 前記キャッシュメモリの割り当てられた連続部分は、連続する数のキャッシュインデックスを含む、
    請求項１４の処理デバイス。
  18. いくつかのウェイが、各キャッシュインデックスに割り当てられる、
    請求項１４の処理デバイス。
  19. 前記データが前記キャッシュメモリの部分に連続的に常駐するという前記キャッシュ常駐要求は、前記データが、ある期間の間、あるサイクル数の間、又は、イベントの発生まで、前記キャッシュメモリの部分から追い出されないという要求である、
    請求項１４の処理デバイス。
  20. 前記キャッシュメモリの部分は、キャッシュメモリの物理的にタグ付けされた部分である、
    請求項１４の処理デバイス。
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