JP2024533656A - １つのキャッシュにおける別のキャッシュの挿入ポリシーのための要求クラス及び再使用記録の使用 - Google Patents

Abstract

下位レベルキャッシュの挿入ポリシーを維持するためのシステム及び方法が開示される。上位レベルキャッシュから受信された、追い出されたデータブロックのメタデータに基づいて、挿入ポリシーの中から挿入ポリシーを選択するための技術が説明される。次いで、選択された挿入ポリシーに基づいて、データブロックを下位レベルキャッシュに挿入するかどうかを決定する。挿入すると決定された場合に、データブロックが、選択された挿入ポリシーに従って、下位レベルキャッシュに挿入される。また、下位レベルキャッシュの挿入ポリシーを動的に更新するための技術も開示される。【選択図】図４

Description

（関連出願の相互参照）
本願は、２０２１年９月２８日に出願された米国特許出願第１７／４８８，２０６号の利益を主張し、その内容は、参照によって、本明細書に十分に記載されているように組み込まれる。

今日のマルチコアプロセッサでは、プロセッサは、キャッシュの階層の利益を享受する。例えば、プロセッサコアは、その使用に専用である第１のレベルのキャッシュへのアクセスを有し得る。第１のレベルのキャッシュは、典型的には、小さく、それがサービスするプロセッサコアに対してローカルであり、したがって、効率的にアクセスされ得る。加えて、プロセッサコアは、マルチコアプロセッサコンピュータ内の他のプロセッサコアによっても使用される、第２のレベルのキャッシュ、及び、場合によっては第３のレベルのキャッシュへのアクセスを有し得る。第２のレベル及び第３のレベルのキャッシュは、典型的には、より大きいキャッシュであるが、プロセッサコアに対して遠隔であるため、アクセスする効率が低い。マルチレベルキャッシュアーキテクチャでは、上位レベルキャッシュから追い出される（エビクトされる）データブロック（すなわち、ライン）は、キャッシュ階層内の下位レベルキャッシュへの挿入のために考慮される。したがって、追い出されたデータブロックを記憶するキャッシュ、すなわち、ビクティムフィルキャッシュ（victim-filled caches）は、挿入ポリシーを有し、これに従って、追い出されたデータブロックを挿入するか、又は、階層の下の次のレベルのキャッシュに別様に送信するかを決定する。ビクティムフィルキャッシュの挿入ポリシーを最適化するための技術が必要とされる。

添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。

本開示の１つ以上の特徴が実装され得る、例示的なデバイスのブロック図である。 本開示の１つ以上の複数の特徴が実装され得る、デバイスからのメモリアクセス要求を管理することを提供する例示的なシステムのブロック図である。 本開示の１つ以上の特徴が実装され得る、図１Ａのデバイスのプロセッサによって採用可能な４ウェイセットアソシアティブキャッシュを含む例示的なキャッシュ階層のブロック図である。 本開示の１つ以上の特徴が実装され得る、上位レベルキャッシュコントローラの例示的な動作のフロー図である。 本開示の１つ以上の特徴が実装され得る、下位レベルキャッシュコントローラの例示的な動作のフロー図である。

本開示は、下位レベルキャッシュの挿入ポリシーを維持する方法を説明する。方法は、上位レベルキャッシュから、データブロック及び関連付けられたメタデータを受信することを含み、メタデータが、再使用ビット及び要求クラスを含む。次いで、再使用ビット及び要求クラスに基づいて、挿入ポリシーのうち何れかの挿入ポリシーを選択し、選択された挿入ポリシーに基づいて、データブロックを下位レベルキャッシュに挿入するかどうかを決定する。挿入すると決定された場合、選択された挿入ポリシーに従って、データブロックを下位レベルキャッシュに挿入する。更に、挿入時に、方法は、メタデータに基づいて、選択された挿入ポリシーを更新し得る。選択された挿入ポリシーが、再参照区間予測（Re-Reference Interval Prediction、ＲＲＩＰ）置き換えポリシーを適用し、ＲＲＩＰ値を挿入されたデータブロックに割り当てる。また、選択された挿入ポリシーは、最低使用頻度（Least Recently Used、ＬＲＵ）置き換えポリシーを適用し、挿入されたデータブロックに最近値（recency value）を割り当てる。

代替例では、下位レベルキャッシュは、セットアソシアティブキャッシュである。その場合、方法は、再使用ビット及び要求クラスに基づいて、挿入ポリシーの第１の挿入ポリシー候補及び第２の挿入ポリシー候補を選択することを更に含む。次いで、第１の挿入ポリシー候補に基づいて、データブロックを下位レベルキャッシュ内のセットの第１のグループに挿入するかどうかを決定し、挿入すると決定された場合、第１の挿入ポリシー候補に従ってデータブロックを第１のグループに挿入する。次いで、第２の挿入ポリシー候補に基づいて、データブロックを下位レベルキャッシュ内のセットの第２のグループに挿入するかどうかを更に決定し、挿入すると決定された場合、第２の挿入ポリシー候補に従ってデータブロックを第２のグループに挿入する。第１又は第２の候補ポリシーのうち何れかに基づいて、方法は、選択された挿入ポリシーを更新する。例えば、選択された挿入の更新は、性能測定基準に基づいて、第１のグループ及び第２のグループの性能を追跡することと、第１のグループ及び第２のグループの性能に基づいて、新しい挿入ポリシーを選択することと、新しい挿入ポリシーに基づいて、選択された挿入ポリシーを更新することと、を含み得る。別の例では、選択された挿入の更新は、第１のグループ及び第２のグループにおいて発生したキャッシュミスの数を追跡することと、最少数のキャッシュミスが第１のグループで発生した場合、第１の挿入ポリシー候補に基づいて、選択された挿入ポリシーを更新することと、を含み得る。

本開示は、少なくとも１つのプロセッサ及びメモリを備えるシステムを更に開示する。メモリは、命令を記憶し、命令は、少なくとも１つのプロセッサによって実行されると、システムに、上位レベルキャッシュから、データブロック及び関連付けられたメタデータを受信することであって、メタデータが、再使用ビット及び要求クラスを含む、ことと、再使用ビット及び要求クラスに基づいて、挿入ポリシーのうち何れかの挿入ポリシーを選択することと、選択された挿入ポリシーに基づいて、データブロックを下位レベルキャッシュに挿入するかどうかを決定することと、挿入すると決定された場合、選択された挿入ポリシーに従って、データブロックを下位レベルキャッシュに挿入することと、を行わせる。

更に、本開示は、動作を実施するために少なくとも１つのプロセッサによって実行可能な命令を備える非一時的なコンピュータ可読記憶媒体を開示する。動作は、上位レベルキャッシュから、データブロック及び関連付けられたメタデータを受信することであって、メタデータが、再使用ビット及び要求クラスを含む、ことと、再使用ビット及び要求クラスに基づいて、挿入ポリシーのうち何れかの挿入ポリシーを選択することと、選択された挿入ポリシーに基づいて、データブロックを下位レベルキャッシュに挿入するかどうかを決定することと、挿入すると決定された場合、選択された挿入ポリシーに従って、データブロックを下位レベルキャッシュに挿入することと、を含む。

図１Ａは、本開示の１つ以上の特徴が実装され得る、例示的なデバイス１００Ａのブロック図である。デバイス１００Ａは、限定されるものではないが、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、タブレットコンピュータ、又は、他のコンピューティングデバイスのうち何れかであり得る。デバイス１００Ａは、プロセッサ１０２、メモリ１０４、記憶装置１０６、１つ以上の入力デバイス１０８、及び、１つ以上の出力デバイス１１０を含む。また、デバイス１００Ａは、１つ以上の入力ドライバ１１２及び１つ以上の出力ドライバ１１４を含む。何れの入力ドライバ１１２も、ハードウェア、ハードウェアとソフトウェアとの組み合わせ、又は、ソフトウェアとして具体化され、入力デバイス１０８を制御する（例えば、動作を制御し、入力ドライバ１１２からの入力を受信し、入力ドライバ１１２にデータを提供する）役割を果たす。同様に、何れの出力ドライバ１１４も、ハードウェア、ハードウェアとソフトウェアとの組み合わせ、又は、ソフトウェアとして具体化され、出力デバイスを制御する（例えば、動作を制御し、出力ドライバ１１４からの入力を受信し、出力ドライバ１１４にデータを提供する）役割を果たす。デバイス１００Ａは、図１Ａに示されていない追加の構成要素を含み得ることを理解されたい。

様々な代替例では、プロセッサ１０２は、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、同じダイ上に位置するＣＰＵ及びＧＰＵ、又は、１つ以上のプロセッサコアを含み、各プロセッサコアは、ＣＰＵ又はＧＰＵとすることができる。様々な代替例では、メモリ１０４は、プロセッサ１０２と同じダイ上に位置するか、又は、プロセッサ１０２とは別に位置する。メモリ１０４は、揮発性又は不揮発性メモリ（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ダイナミックＲＡＭ、キャッシュ）を含む。いくつかの実施形態では、プロセッサ１０２は、１つ以上のキャッシュ１２０を含む。一般に知られているように、キャッシュは、近い将来にプロセッサ１０２上で実行される命令によってアクセスされる可能性が高いとキャッシュマネージャによって判断されたデータアイテムを記憶する。キャッシュ１２０は、プロセッサ１０２の１つ以上のキャッシュメモリを表す。様々な実施形態では、１つ以上のキャッシュメモリは、キャッシュ階層に編成され、キャッシュ階層内のより上位のキャッシュは、キャッシュ階層内のより下位のキャッシュからのミスをサービスし、追い出されたキャッシュエントリを受信する。

記憶装置１０６は、固定又はリムーバブル記憶装置（例えば、限定するものではないが、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含む。入力デバイス１０８は、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。出力デバイス１１０は、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２シグナルの送信及び／又は受信のための無線ローカルエリアネットワークカード）を含むが、これらに限定されない。

入力ドライバ１１２及び出力ドライバ１１４は、それぞれ、入力デバイス１０８及び出力デバイス１１０とインターフェースし、それらをドライブするように構成された１つ以上のハードウェア、ソフトウェア及び／又はファームウェア構成要素を含む。入力ドライバ１１２は、プロセッサ１０２及び入力デバイス１０８と通信し、プロセッサ１０２が入力デバイス１０８から入力を受信することを可能にする。出力ドライバ１１４は、プロセッサ１０２及び出力デバイス１１０と通信し、プロセッサ１０２が出力デバイス１１０に出力を送信することを可能にする。出力ドライバ１１４は、表示デバイス１１８に結合された加速処理デバイス（accelerated processing device、ＡＰＤ）１１６を含み、これは、いくつかの例では、物理表示デバイス又はリモートディスプレイプロトコルを使用して出力を示す模擬デバイスである。ＡＰＤ１１６は、プロセッサ１０２から計算コマンド及びグラフィックスレンダリングコマンドを受け入れて、それらの計算及びグラフィックスレンダリングコマンドを処理し、表示のために表示デバイス１１８にピクセル出力を提供するように構成されている。以下で更に詳細に説明するように、ＡＰＤ１１６は、単一命令複数データ（single-instruction-multiple-data、ＳＩＭＤ）パラダイムに従って計算を行うように構成された１つ以上の並列処理ユニットを含む。こうして、様々な機能は、本明細書では、ＡＰＤ１１６によって又はＡＰＤ１１６と併せて実行されるものとして説明されているが、様々な代替例では、ＡＰＤ１１６によって行われるものとして説明される機能は、ホストプロセッサ（例えば、プロセッサ１０２）によって駆動されず、表示デバイス１１８にグラフィック出力を提供するように構成された同様の能力を有する他のコンピューティングデバイスによって、追加的又は代替的に行われる。例えば、ＳＩＭＤパラダイムに従って処理タスクを行う任意の処理システムが、本明細書に説明される機能を行うように構成され得ることが企図される。代替的に、ＳＩＭＤパラダイムに従って処理タスクを行わないコンピューティングシステムが、本明細書に説明される機能を行うことが企図される。

図１Ｂは、本開示の１つ以上の複数の特徴が実装され得る、デバイスからのメモリアクセス要求を管理することを提供する例示的なシステム１００Ｂのブロック図である。システム１００Ｂは、プロセッサ１３０及びメモリ１２２を含む。システム１００Ｂは、サーバ、パーソナルコンピュータ、タブレット、セットトップボックス、ゲームシステム等の様々な電子デバイスのうち何れかに組み込まれ得る。概して、プロセッサ１３０は、定義されたタスクを実行するためにプロセッサ１３０の回路を操作する命令のセット（例えば、コンピュータプログラム）を実行するように構成されている。

メモリ１２２は、プロセッサ１３０によって使用されるデータ及び命令を記憶することによって、これらのタスクの実行を容易にする。メモリ１２２は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ若しくはハードディスクドライブ（hard disk drive、ＨＤＤ）等の不揮発性メモリ等、又は、それらの組み合わせであり得る。また、システム１００Ｂは、物理入力／出力（input/output、Ｉ／Ｏ）デバイス等のデバイス１２４を含む。デバイス１２４は、例えば、ネットワークインターフェースカード（network interface card、ＮＩＣ）、ホストバスアダプタ（host bus adapter、ＨＢＡ）等であり得る。

また、プロセッサ３０は、プロセッサコア１４０、１５０、１６０、１７０と、メモリコントローラ（例えば、ノースブリッジ）１３２と、を含む。プロセッサコア１４０、１５０、１６０、１７０は、命令を個別且つ同時に実行する処理ユニットである。いくつかの実施形態では、プロセッサコア１４０、１５０、１６０、１７０の各々は、命令をフェッチし、フェッチされた命令を対応する動作に復号化し、システム１００Ｂのリソースを使用して様々な動作を実行する個々の命令パイプラインを含む。図１Ｂは、４つのプロセッサコア１４０、１５０、１６０、１７０を有するプロセッサ１３０を例示しているが、プロセッサ１３０は、４つより多いか又は少ないプロセッサコアを有し得る。プロセッサコア１４０、１５０、１６０、１７０の各々は、プロセッサコア専用の下位レベルキャッシュを有する。例えば、プロセッサコア１４０は、レベル１のキャッシュ１４２及びレベル２のキャッシュ１４４を有する。また、プロセッサコア１４０は、変換索引バッファ１４６を含み得る。同様に、プロセッサコア１５０は、関連付けられたレベル１のキャッシュ１５２及びレベル２のキャッシュ１５４を有する。また、プロセッサコア１５０は、変換索引バッファ１５６を含み得る。更なる例では、プロセッサコア１６０は、レベル１のキャッシュ１６２及びレベル２のキャッシュ１６４を有する。また、プロセッサコア１６０は、変換索引バッファ１６６を含み得る。別の例では、プロセッサコア１７０は、レベル１のキャッシュ１７２及びレベル２のキャッシュ１７４を有する。また、プロセッサコア１７０は、変換索引バッファ１７６を含み得る。プロセッサ１３０は、プロセッサのペアによって共有されるキャッシュメモリを更に含み得る。例えば、プロセッサコア１４０及びプロセッサコア１６０は、Ｌ３キャッシュメモリ１８０を共有してもよく、プロセッサコア１５０及びプロセッサコア１７０は、Ｌ３キャッシュメモリ１８５を共有してもよい。

また、プロセッサ１３０は、デバイス（例えば、図１Ａに示されるようなデバイス１２４等）をメモリコントローラ１３２に接続するために使用される入力／出力メモリ管理ユニット（input/output memory management unit、ＩＯＭＭＵ）１３６を含む。いくつかの実施形態では、ＩＯＭＭＵ１３６は、シリアルバスを使用してデバイス１２４と通信する。シリアルバスは、周辺機器相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）シリアルバス規格等のバス規格に準拠し得る。メモリコントローラ１３２は、デバイス１２４がメモリ１２２又は１つ以上のレベルのキャッシュメモリと通信するためのインターフェースを提供する。ＩＯＭＭＵ１３６は、デバイス１２４からメモリアクセス要求（例えば、キャッシュインジェクションメモリアクセス要求等のダイレクトメモリアクセス要求）を受信し、メモリコントローラ１３２を介してメモリ１２２又はキャッシュメモリへのそれらの要求の提供を制御する。プロセッサ１３０は、例えば、メモリコントローラ１３２において、ＩＯＭＭＵ１３６から受信された物理ステアリングタグを、キャッシュインジェクションメモリアクセス要求等の関連付けられたメモリアクセス要求によってターゲットとされる物理リソースにマッピングするための物理タグマップ１３４を含む。加えて、メモリコントローラ１３２は、メモリ１２２又はキャッシュメモリからメモリアクセス要求に対する応答を受信し、デバイス１２４への応答の提供を制御する。

キャッシュインジェクションメモリアクセス要求は、ステアリングタグを利用して、プロセッサコア専用の下位レベルキャッシュ、プロセッサコアのサブセット間で共有されるキャッシュ又は共有キャッシュ等のようなプロセッサリソースをターゲットとし得る。例えば、ステアリングタグは、プロセッサコア１５０によってアクセス可能なＬ１キャッシュ１５２又はＬ２キャッシュ１５４、プロセッサコア１５０及び１７０によってアクセス可能なＬ３キャッシュ１８５をターゲットとし得る。したがって、メモリアクセス要求の効率的な実行を容易にするために、ＩＯＭＭＵ１３６は、仮想タグマップにアクセスして、メモリアクセス要求において受信された仮想ステアリングタグを、物理リソースにマッピングされた物理ステアリングタグに変換する。デバイス１２４からメモリアクセス要求を受信することに応じて、ＩＯＭＭＵ１３６は、仮想ステアリングタグを識別し、仮想タグマップ１３８を用いて仮想ステアリングタグを変換する。仮想タグマップ１３８は、システムメモリ１２２に記憶されてもよく、一部がＩＯＭＭＵ１３６にキャッシュされ得る。代替的に、仮想タグマップ１３８は、ＩＯＭＭＵ１３６でキャッシュされ得る。ＩＯＭＭＵ１３６は、メモリアクセス要求及び物理ステアリングタグをメモリコントローラ１３２に提供する。メモリコントローラ１３２は、物理ステアリングタグを、キャッシュインジェクションメモリアクセス要求によってターゲットとされる下位レベルキャッシュ等のように、メモリアクセス要求によってターゲットとされる物理リソースに変換する。一例では、メモリアクセス要求は、プロセッサコア専用の下位レベルキャッシュをターゲットとする。そのような例では、要求と関連付けられたアドレスは、変換索引バッファによって変換され、キャッシュインジェクションメモリアクセスが実行され得る。

いくつかの実施形態では、デバイス１２４は、メモリコントローラ１３２を使用して、ＩＯＭＭＵ１３６に送信される仮想ステアリングタグ及び仮想アドレスを含むメモリアクセス要求を開始することによって、ダイレクトメモリアクセス（direct memory access、ＤＭＡ）要求を通じてメモリ１２２又はキャッシュメモリ内の情報にアクセスする。ＩＯＭＭＵ１３６は、仮想ステアリングタグと物理ステアリングタグとの間のステアリングタグ再マッピングと、メモリ１２２又はキャッシュメモリにおける仮想アドレスと物理アドレスとの間のアドレス変換と、を実施し得る。ステアリングタグ再マッピングプロセス及びアドレス変換プロセスは、ＩＯＭＭＵの独立した機能であってもよく、同時に実施され得る。例えば、デバイス１２４は、デバイス１２４によって提供されるデータのための使用を有する仮想マシンを実行するプロセッサと関連付けられたキャッシュメモリにデータを記憶するための書き込み要求を含む、キャッシュインジェクションメモリアクセス要求を生成する。各メモリアクセス要求は、関連付けられた物理ステアリングタグを通じて、キャッシュリソース（例えば、Ｌ３キャッシュ１８０又は１８５、Ｌ１キャッシュ１４２、１５２、１６２又は１７２、Ｌ２キャッシュ１４４、１５４、１６４又は１７４）、及び、キャッシュインジェクションメモリアクセス要求によってターゲットとされるキャッシュリソースにおける場所を示すメモリアドレスにマッピングされた仮想ステアリングを含む。書き込み要求に応じて、リソースは、書き込み要求のメモリアドレスに対応する場所に要求の書き込み情報を記憶する。

図２は、本開示の１つ以上の特徴が実装され得る、図１Ａのデバイスのプロセッサによって採用可能な４ウェイセットアソシアティブキャッシュを含む例示的なキャッシュ階層２００のブロック図である。図２は、キャッシュ階層内の特定のレベルに位置し得る上位レベルキャッシュ２１０と、キャッシュ２１０のレベルを下回るレベルに位置し得る下位レベルキャッシュ２５０、すなわち、ビクティムフィルキャッシュと、を例示している。両方のキャッシュは、Ｌウェイセットアソシアティブキャッシュであり得る。例えば、図２に例示されるように、キャッシュ２１０、２５０は、セットアソシアティブキャッシュである。４ウェイセットアソシアティブキャッシュは、セット（インデックスによって指定される）に分割され、各々、４つのデータブロック（又は４つのライン）、例えば、上位レベルキャッシュ２１０の４つのウェイ２１５、２２０、２２５、２３０、及び、下位レベルキャッシュ２５０の４つのウェイ２５５、２６０、２６５、２７０を含有し、そのため、メインメモリからの各メモリセクションは、それらの特定のアドレスに基づいて、１つのセットの４つのウェイのうち何れかに記憶され得る。

例えば、メモリアドレス２８０（メインメモリ内の特定のメモリセクションの）は、タグ２８０．１、インデックス２８０．２及びブロックオフセット２８０．３を含むように示されている。アドレス２８０の最下位ビットを有するブロックオフセット２８０．３は、アクセスされるデータが記憶されているデータブロック内の場所を指し示すオフセットを提供する。インデックス２８０．２は、メモリセクションがキャッシュに記憶され得るデータブロックのセットを指定し、例えば、インデックス０（上位レベルキャッシュ２１０の）は、データブロック２１５．１、２２０．１、２２５．１及び２３０．１を含むセットを指定する。アドレス２８０の最上位ビットを有するタグ２８０．１は、メモリセクションをセット内のデータブロックと関連付けるために使用される。したがって、メモリセクションが特定のデータブロックに記憶される場合、メモリセクションのタグが、データブロックのメタデータとして保存される。このようにして、メモリセクションが後で再参照される場合に、メモリセクションのアドレスのタグは、メモリセクションのアドレスのインデックスによって指定されるセット内の各データブロックと関連付けられたタグと比較され得る。そのようなタグが、セット内で見つけられることができない場合、セット内のデータブロックのうち何れかが置き換えられる（追い出される）必要があり、すなわち、メモリセクションは、追い出されたデータブロックのメモリ場所にコピーされ、その内容をメモリセクションの内容と置き換え、タグをメモリセクションのアドレスのタグで更新する。

いくつかのキャッシュがキャッシュ階層２００内に配置されると、上位レベルキャッシュ２１０から追い出された、追い出されたデータブロック２４０は、その関連付けられたメタデータ２４５と一緒に、キャッシュ階層の下位レベルにおけるキャッシュ、例えば、下位レベルキャッシュ２５０に提供され得る。次いで、下位レベルキャッシュのコントローラは、それが維持する挿入ポリシーに従って、且つ、追い出されたデータブロック２４５のメタデータに基づいて、追い出されたデータブロック２４０をキャッシュに挿入するかどうかを考慮し得る。

データブロックと関連付けられたメタデータは、アドレスタグ、ＲＲＩＰ値、有効性ビット、コヒーレンス状態、再使用ビット及び要求クラスを含み得る。アドレスタグ（例えば、タグ及びインデックスを含む）は、上述したように、データブロックを、データブロックが内容を記憶する、メインメモリからのメモリセクションと関連付ける。ＲＲＩＰ値は、上位レベルキャッシュの置き換えアルゴリズムによって割り当てられた値であり得る。有効性ビットは、例えば、データブロックが有効データを記憶しているか否かを示す。コヒーレンス状態は、データブロックがメインメモリから読み込まれてから、データブロックの内容に対して行われた変更によってメインメモリが更新されていないかどうかを示す。再使用ビットは、典型的には、データブロックの内容が最初にキャッシュに挿入された場合にゼロにリセットされ、次いで、データブロックが再参照されている場合に１に設定される。要求クラスは、データブロックのコンテンツの挿入を要求したソースに関連する情報を表し得る（又は、データブロックの内容をキャッシュにもたらした状況を表し得る）。要求クラスは、例えば、命令フェッチ、需要負荷、ストア、変換索引バッファ（translation lookaside buffer、ＴＬＢ）テーブルウォーク、特定のハードウェアプリフェッチャ、特定のタイプのソフトウェアプリフェッチ、ロックされた命令、ユーザモード命令、又は、スーパーバイザモード命令を含み得る。したがって、図２の下位レベルキャッシュ２５０等のビクティムフィルキャッシュのコントローラは、追い出されたデータブロックのメタデータを使用して、データブロックをキャッシュ２５０に挿入するかどうかを決定し得る。

図３は、本開示の１つ以上の特徴が実装され得る、上位レベルキャッシュコントローラ３００の例示的な動作のフロー図である。プロセッサがメモリアクセス（例えば、メモリ読み出し又はメモリ書き込み）を伴う命令を実行する場合に、ステップ３１０では、キャッシュは、アクセスされるデータセグメント（すなわち、要求されたデータセグメント）がキャッシュのデータブロックに既に記憶されているかどうかを確認するためにチェックされる。要求されたデータセグメントが既にキャッシュのデータブロックに記憶されているかどうかを確認するチェックは、例えば、図２を参照して上述したように行われ得る。要求されたデータセグメントがキャッシュのデータブロックに既に記憶されている場合、キャッシュヒットが発生し（３２０）、したがって、ステップ３３０では、データセグメントは、それが記憶されているデータブロックから読み出され得る。データブロック３３０の再参照に続いて、データブロックと関連付けられたメタデータがステップ３４０で更新され得る。例えば、再使用ビットは、データブロックが再参照される場合に１に設定され得る。別の例では、データブロックと関連付けられたＲＲＩＰ値は、キャッシュコントローラ３００によって使用されるヒットプロモーションポリシーに従って更新され得る。

要求されたデータセグメントがキャッシュに記憶されていない場合、キャッシュミスが発生しており（３２０）、したがって、キャッシュのデータブロックのうち何れかは、ステップ３５０において、キャッシュコントローラ３００によって使用される置き換えポリシーに従って、追い出しのために選択されなければならない。例えば、自身のキャッシュ置き換えポリシーに対してＲＲＩＰフレームワークを適用するキャッシュは、キャッシュ内の各データブロックにＲＲＩＰ値を割り当てる。したがって、ＭビットのＲＲＩＰ値が各データブロックに割り当てられてもよく、ゼロのＲＲＩＰ値は、データブロックが直ぐ近い将来に再参照されると予測されることを示すが、２Ｍ－１のＲＲＩＰ値は、データブロックが遠い将来に再参照されると予測されることを示す。例えば、Ｍ＝２の場合、４つのＲＲＩＰ値、［０、１、２、３］が可能であり、ＲＲＩＰ値が低いほど、それぞれのデータブロックがより早く再参照されると予測される。次いで、置き換えアルゴリズムは、ステップ３５０において、データブロックを最大ＲＲＩＰ値と置き換えることを選択し得る。

キャッシュコントローラ３００によって採用される置き換えポリシーに基づいてデータブロックが追い出しのために選択された後に、追い出されたデータブロック及びその関連付けられたメタデータは、ステップ３６０において、下位レベルキャッシュ２５０に送信され得る。加えて、要求されたデータセグメントが、ステップ３７０において、メインメモリからフェッチされ、追い出しのために選択されたデータブロックのキャッシュ内のメモリ場所にコピーされる。次いで、ステップ３８０において、要求されたデータセグメントを記憶するデータブロックと関連付けられたメタデータが更新され得る。例えば、データブロックのタグは、メインメモリ内のデータセグメントのアドレスのタグ部を用いて更新される。次に、図４を参照して説明されるように、下位レベルキャッシュ２５０のコントローラは、上位レベルキャッシュ２１０のコントローラからの追い出されたデータブロック及びその関連付けられたメタデータの受信時に、キャッシュ階層内の次のレベルのキャッシュのコントローラに、追い出されたデータブロックを挿入するか又はそれ及びその関連付けられたメタデータを送信するかを決定しなければならない。

図４は、本開示の１つ以上の特徴が実装され得る、下位レベルキャッシュコントローラ４００の例示的な動作のフロー図である。上述したように、ステップ４１０では、下位レベルキャッシュ２５０のコントローラは、上位レベルキャッシュ２１０から、追い出されたデータブロック及びその関連付けられたメタデータを受信し得る。次いで、コントローラ４００は、ステップ４２０において、メタデータに基づいて、挿入ポリシーを選択し得る。次いで、コントローラ４００は、ステップ４３０において、選択された挿入ポリシーに基づいて、データブロックをキャッシュに挿入するかどうかを決定し得る。データブロックを挿入しないという決定がなされた場合（４４０）、ステップ４５０において、追い出されたデータブロック及びその関連付けられたメタデータが、キャッシュ階層の下の次のレベルのキャッシュに送信されるか、又は、階層の最後のレベルにある場合、メモリに追い出される。データブロックを挿入する決定がなされた場合（４４０）、追い出されたデータブロックが、ステップ４６０において、挿入ポリシーに従って、キャッシュ２５０に挿入されてもよく、場合によっては、キャッシュ２５０のコントローラによって使用される置き換えポリシーに従ってキャッシュ内の別のデータブロックを置き換える。次に、挿入ポリシーが、以下に詳細に説明されるように、ステップ４７０において更新され得る。

ビクティムフィルキャッシュ２５０の挿入ポリシーは、例えば、性能シミュレータを採用することによって、統計的に予め決定され得る。挿入ポリシールックアップテーブル（例えば、表１）は、システム１００にハードワイヤードされ得るか、又は、プログラム可能な様式で実装され得る。シミュレーションは、重要であるとみなされる様々な作業負荷に対する様々なポリシーをモデル化してもよく、ヒット率（又は他のキャッシュ性能測定基準）を最適化するための最良の全体的なポリシーを決定し得る。挿入ポリシールックアップテーブルがプログラム可能である場合、ユーザ又はベンダは、その特定の作業負荷に対する最良のポリシーを決定するために実験し得る。キャッシュ性能シミュレーションによって又は実験によって最良であると決定されるポリシーは、例えば、方法４００によって、以下に説明されるようにルックアップテーブルを使用して、システム１００の有効期間中に適用され得る。

ビクティムフィルキャッシュの挿入ポリシーは、追い出されたデータブロックのメタデータをそれぞれの挿入ポリシーと相関させるルックアップテーブルから導出され得る。例えば、追い出されたデータブロックと関連付けられた再使用ビット及び要求クラスは、データブロックがキャッシュ２５０に挿入された場合に、そのデータブロックが再参照される可能性がどの程度かを示唆し得る。例えば、追い出しキャッシュ２１０で再使用された需要負荷ラインを表す要求クラスを有するデータブロックは、他の要求クラスを有するデータブロックよりも、ビクティムフィルキャッシュ２５０でヒットされる高い可能性を有し得る。表１は、挿入ポリシールックアップテーブルの例を提供する。したがって、ステップ４２０では、追い出されたデータブロックの所定のメタデータに対して何れの挿入ポリシーを使用するかを決定するためにルックアップテーブルが参照され得る。表１に示されるように、再使用ビット及び要求クラスに関するメタデータ情報は、挿入ポリシーを検索するために使用され得る。例えば、データブロックのメタデータに基づいて、ＲＲＩＰ置き換えポリシーを適用する挿入ポリシーが使用されてもよく、その場合、データブロックは、高い置き換えポリシー強度（例えば、低ＲＲＩＰ値）又は低い置き換えポリシー強度（例えば、高ＲＲＩＰ値）を示すパラメータと共にキャッシュに挿入され得る。別の例では、データブロックのメタデータに基づいて、ＬＲＵ置き換えポリシーを適用する挿入ポリシーが使用されてもよく、その場合、データブロックは、最近性（年齢）値を示すパラメータと共にキャッシュに挿入され得る。

具体的には、表１に示されるように、再使用ビット０及び需要負荷要求クラスを自身のメタデータに含む追い出されたブロックが、キャッシュに挿入されることになる。ルックアップテーブルによると、この場合に使用されることになる置き換えポリシーは、ＲＲＩＰ置き換えポリシーであり、したがって、０のＲＲＩＰ値が、挿入されたデータブロックと関連付けられることになる。同様に、表１に示されるように、再使用ビット１及び需要負荷要求クラスを自身のメタデータに含む追い出されたブロックが、キャッシュに挿入されることになる。ルックアップテーブルによると、この場合に使用されることになる置き換えポリシーもＲＲＩＰ置き換えポリシーであるが、３のＲＲＩＰ値が、挿入されたデータブロックと関連付けられることになる。一方で、再使用ビット０又は１及びソフトウェアプリフェッチ要求を自身のメタデータ内に含む追い出されたブロックは、キャッシュに挿入されないことになる。更に別の例では、再使用ビット０又は１及びユーザモード命令要求クラスを自身のメタデータ内に含む追い出されたブロックがキャッシュに挿入されることになる。ルックアップテーブルによると、この場合に使用されることになる置き換えポリシーはＬＲＵ置き換えポリシーであり、したがって、値０又は１の最近性パラメータが、それぞれ、挿入されたデータブロックと関連付けられることになる。

表１は、ステップ４７０において、例えば、挿入されたデータブロックのメタデータ内の情報から導出された統計に基づいて更新され得る。例えば、再使用ビット１及び需要負荷要求クラスを有するデータブロックのメタデータから導出されたＲＲＩＰ値が、ＲＲＩＰ値の統計を形成するために使用され得る。そのような統計は、将来のブロック（再使用ビット１及び需要負荷要求クラスを含む）をキャッシュに挿入する場合に使用されてもよく、ルックアップテーブル内の対応するＲＲＩＰパラメータ（現在は値３）は、この統計によって更新され得る。

代替例では、挿入ポリシーが動的に決定され得る。例えば、ビクティムフィルキャッシュ２５０は、２つのテストグループを専用化してもよく、各テストグループは、セットのサブセット（すなわち、キャッシュ内のいくつかのインデックス）を含み得る。両方のグループは、特定の再使用ビット（０又は１）及び特定の要求クラスに対応するが、各グループは、異なる挿入ポリシー候補が割り当てられる。次いで、テストグループが、それらのそれぞれの挿入ポリシー候補をテストするために使用され、次いで、より優れたポリシーを有する候補がキャッシュに適用され得る。例えば、再使用されない（再使用ビットが０）ハードウェアプリフェッチ要求クラスは、１つのグループ内の強い置き換えポリシー及び第２のグループ内のより弱い置き換えポリシーと関連付けられ得る。次いで、テストグループは、何れのグループが性能測定基準に従ってより良好に機能しているかを確認するために追跡され得る。性能測定基準は、例えば、キャッシュミスの数とすることができる。次いで、最少のキャッシュミスを結果的にもたらす挿入ポリシー候補が、対応する再使用ビット及び要求クラス（例えば、上記の例における再使用されないハードウェアプリフェッチ）のキャッシュセット（インデックス）の残りに適用され得る。代替例では、テストグループの追跡、及び、キャッシュの残りへの選択された挿入ポリシー候補の適用は、キャッシュの動作と同時に実行され得る。別の代替例では、別のミラーリングキャッシュがテストグループに使用され得る。この場合、ミラーリングキャッシュ内のテストグループの追跡、及び、ミラーリングされたキャッシュ２５０への選択された挿入ポリシー候補の適用は、キャッシュの動作と同時に実行され得る。

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上に説明されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

図において示され、及び／又は、本明細書に説明される様々な機能ユニット（プロセッサ１０２、入力ドライバ１１２、入力デバイス１０８、出力ドライバ１１４、出力デバイス１１０、加速処理デバイス１１６を含むが、これらに限定されない）は、汎用コンピュータ、プロセッサ若しくはプロセッサコアとして、又は、汎用コンピュータ、プロセッサ若しくはプロセッサコアによって実行可能な非一時的なコンピュータ可読記憶媒体若しくは別の媒体に記憶されているプログラム、ソフトウェア若しくはファームウェアとして実装され得る。提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実施することができる。好適なプロセッサとしては、例として、汎用プロセッサ、専用プロセッサ、従来型プロセッサ、デジタルシグナルプロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、このマスクワークをその後の半導体製造プロセスにおいて使用して、本開示の特徴を実装するプロセッサを製造する。

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実装することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ）等の光学媒体が挙げられる。

Claims (21)

1. 下位レベルキャッシュの挿入ポリシーを維持する方法であって、
   上位レベルキャッシュから、データブロックと関連するメタデータとを受信することであって、前記メタデータは、再使用ビットと要求クラスとを含む、ことと、
   前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち何れかの挿入ポリシーを選択することと、
   選択された挿入ポリシーに基づいて、前記データブロックを前記下位レベルキャッシュに挿入するかどうかを決定することと、
   挿入すると決定された場合に、前記選択された挿入ポリシーに従って、前記データブロックを前記下位レベルキャッシュに挿入することと、を含む、
   方法。
2. 前記選択された挿入ポリシーは、再参照区間予測（ＲＲＩＰ）置き換えポリシーを適用し、ＲＲＩＰ値を、挿入されたデータブロックに割り当てる、
   請求項１の方法。
3. 前記選択された挿入ポリシーは、最低使用頻度（ＬＲＵ）置き換えポリシーを適用し、最近値を、挿入されたデータブロックに割り当てる、
   請求項１の方法。
4. 挿入すると決定された場合に、前記メタデータに基づいて、前記選択された挿入ポリシーを更新することを含む、
   請求項１の方法。
5. 前記下位レベルキャッシュは、セットアソシアティブキャッシュであり、
   前記方法は、
   前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち第１の挿入ポリシー候補及び第２の挿入ポリシー候補を選択することと、
   前記第１の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第１のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第１の挿入ポリシー候補に従って、前記データブロックを前記第１のグループに挿入することと、
   前記第２の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第２のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第２の挿入ポリシー候補に従って、前記データブロックを前記第２のグループに挿入することと、
   前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することと、を含む、
   請求項１の方法。
6. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
   性能測定基準に基づいて、前記第１のグループ及び前記第２のグループの性能を追跡することと、
   前記第１のグループ及び前記第２のグループの性能に基づいて、新しい挿入ポリシーを選択することと、
   前記新しい挿入ポリシーに基づいて、前記選択された挿入ポリシーを更新することと、を含む、
   請求項５の方法。
7. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
   前記第１のグループ及び前記第２のグループにおいて発生したキャッシュミスの数を追跡することと、
   前記第１のグループで発生したキャッシュミスの数が最少の場合に、前記第１の挿入ポリシー候補に基づいて、前記選択された挿入ポリシーを更新することと、を含む、
   請求項５の方法。
8. 下位レベルキャッシュの挿入ポリシーを維持するためのシステムであって、
   少なくとも１つのプロセッサと、
   命令を記憶するメモリと、を備え、
   前記命令は、前記少なくとも１つのプロセッサによって実行されると、
   上位レベルキャッシュから、データブロックと関連するメタデータとを受信することであって、前記メタデータは、再使用ビットと要求クラスとを含む、ことと、
   前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち何れかの挿入ポリシーを選択することと、
   選択された挿入ポリシーに基づいて、前記データブロックを前記下位レベルキャッシュに挿入するかどうかを決定することと、
   挿入すると決定された場合に、前記選択された挿入ポリシーに従って、前記データブロックを前記下位レベルキャッシュに挿入することと、
   を前記システムに行わせる、
   システム。
9. 前記選択された挿入ポリシーは、ＲＲＩＰ置き換えポリシーを適用し、ＲＲＩＰ値を、挿入されたデータブロックに割り当てる、
   請求項８のシステム。
10. 前記選択された挿入ポリシーは、ＬＲＵ置き換えポリシーを適用し、最近値を、挿入されたデータブロックに割り当てる、
    請求項８のシステム。
11. 前記命令は、
    挿入すると決定された場合に、前記メタデータに基づいて、前記選択された挿入ポリシーを更新することを前記システムに行わせる、
    請求項８のシステム。
12. 前記下位レベルキャッシュは、セットアソシアティブキャッシュであり、
    前記命令は、
    前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち第１の挿入ポリシー候補及び第２の挿入ポリシー候補を選択することと、
    前記第１の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第１のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第１の挿入ポリシー候補に従って、前記データブロックを前記第１のグループに挿入することと、
    前記第２の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第２のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第２の挿入ポリシー候補に従って、前記データブロックを前記第２のグループに挿入することと、
    前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することと、
    を前記システムに行わせる、
    請求項８のシステム。
13. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
    性能測定基準に基づいて、前記第１のグループ及び前記第２のグループの性能を追跡することと、
    前記第１のグループ及び前記第２のグループの性能に基づいて、新しい挿入ポリシーを選択することと、
    前記新しい挿入ポリシーに基づいて、前記選択された挿入ポリシーを更新することと、を含む、
    請求項１２のシステム。
14. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
    前記第１のグループ及び前記第２のグループにおいて発生したキャッシュミスの数を追跡することと、
    前記第１のグループで発生したキャッシュミスの数が最少の場合に、前記第１の挿入ポリシー候補に基づいて、前記選択された挿入ポリシーを更新することと、を含む、
    請求項１２のシステム。
15. 下位レベルキャッシュの挿入ポリシーを維持するための動作を実施するように少なくとも１つのプロセッサによって実行可能な命令を備えるコンピュータ可読記憶媒体であって、
    前記動作は、
    上位レベルキャッシュから、データブロックと関連するメタデータとを受信することであって、前記メタデータは、再使用ビットと要求クラスとを含む、ことと、
    前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち何れかの挿入ポリシーを選択することと、
    選択された挿入ポリシーに基づいて、前記データブロックを前記下位レベルキャッシュに挿入するかどうかを決定することと、
    挿入すると決定された場合に、前記選択された挿入ポリシーに従って、前記データブロックを前記下位レベルキャッシュに挿入することと、を含む、
    コンピュータ可読記憶媒体。
16. 前記選択された挿入ポリシーは、ＲＲＩＰ置き換えポリシーを適用し、ＲＲＩＰ値を、挿入されたデータブロックに割り当てる、
    請求項１５のコンピュータ可読記憶媒体。
17. 前記選択された挿入ポリシーは、ＬＲＵ置き換えポリシーを適用し、最近値を、挿入されたデータブロックに割り当てる、
    請求項１５のコンピュータ可読記憶媒体。
18. 挿入すると決定された場合に、前記メタデータに基づいて、前記選択された挿入ポリシーを更新することを含む、
    請求項１５のコンピュータ可読記憶媒体。
19. 前記下位レベルキャッシュは、セットアソシアティブキャッシュであり、
    前記動作は、
    前記再使用ビット及び前記要求クラスに基づいて、前記挿入ポリシーのうち第１の挿入ポリシー候補及び第２の挿入ポリシー候補を選択することと、
    前記第１の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第１のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第１の挿入ポリシー候補に従って、前記データブロックを前記第１のグループに挿入することと、
    前記第２の挿入ポリシー候補に基づいて、前記データブロックを前記下位レベルキャッシュ内のセットの第２のグループに挿入するかどうかを決定し、挿入すると決定された場合に、前記第２の挿入ポリシー候補に従って、前記データブロックを前記第２のグループに挿入することと、
    前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することと、を含む、
    請求項１５のコンピュータ可読記憶媒体。
20. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
    性能測定基準に基づいて、前記第１のグループ及び前記第２のグループの性能を追跡することと、
    前記第１のグループ及び前記第２のグループの性能に基づいて、新しい挿入ポリシーを選択することと、
    前記新しい挿入ポリシーに基づいて、前記選択された挿入ポリシーを更新することと、を含む、
    請求項１９のコンピュータ可読記憶媒体。
21. 前記第１の挿入ポリシー候補又は前記第２の挿入ポリシー候補のうち何れかに基づいて、前記選択された挿入ポリシーを更新することは、
    前記第１のグループ及び前記第２のグループにおいて発生したキャッシュミスの数を追跡することと、
    前記第１のグループで発生したキャッシュミスの数が最少の場合に、前記第１の挿入ポリシー候補に基づいて、前記選択された挿入ポリシーを更新することと、を含む、
    請求項１９のコンピュータ可読記憶媒体。

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