JP2023521341A - ３つのキャパシタを有する差動混合信号乗算器 - Google Patents

Abstract

差動混合信号論理プロセッサが提供される。差動混合信号論理プロセッサは、アナログ値ＡとＮビット・デジタル値Ｂとの乗算のための複数の混合信号乗算器ブランチを含む。複数の混合信号乗算器ブランチの各々は、第２及び第３のキャパシタの間に差動出力を供給するために第２のキャパシタと第３のキャパシタとの間に接続される第１のキャパシタを含む。第１のキャパシタの静電容量は、第２及び第３のキャパシタの静電容量の半分に等しい。

Description

本発明は、一般に電子回路に関し、より具体的には、３つのキャパシタを有する差動混合信号乗算器に関する。

物のインターネット（ＩｏＴ）、健康管理、自律運転など、センサが豊富なプラットホームの出現は、機械学習（ＭＬ）アルゴリズムを用いるローカルな決定能力を要求することが多い。それらの用途は、バッテリ駆動プラットホームにおいて超低電力の動作を必要とするが、それらの大部分は、サンプリングされるデータがアナログ領域にあるので、高価なアナログ・デジタル変換（ＡＤＣ）を必要とする。センサ用途ばかりでなく、インメモリ・コンピューティング、ニューロモルフィック・コンピューティング（例えば、抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）をベースとするコンピューティング）などは、アナログ領域において中間結果を生成することが多い。

従って、アナログ及びデジタル混合信号処理が、ＡＤＣによる高コストを避けるための良い選択肢となる。アナログ処理は、低電力レジームにおける非理想性に悩まされるが、機械学習アルゴリズムは、典型的には、高い固有ノイズ耐性を有し、これにより低電力の混合信号処理などの近似的コンピューティングがより魅力的なものになる。大部分の機械学習アルゴリズムの主要なコンピューティング・カーネルは、乗算である。当然のことながら、アナログ値（センサ又はニューロモルフィック・コンピューティング・ブロックからの）とデジタル値（メモリからの）との間の混合信号乗算は、不可欠のコンピューティング構成要素である。

本発明の態様によれば、差動混合信号論理プロセッサが提供される。この差動混合信号論理プロセッサは、アナログ値ＡとＮビット・デジタル値Ｂとの乗算のための複数の混合信号乗算器ブランチを含む。複数の混合信号乗算器ブランチの各々は、第２のキャパシタ及び第３のキャパシタの間に差動出力を提供するために第２のキャパシタと第３のキャパシタとの間（ａｃｒｏｓｓ ａ ｓｅｃｏｎｄ ｃａｐａｃｉｔｏｒ ａｎｄ ａ ｔｈｉｒｄ ｃａｐａｃｉｔｏｒ）に接続される第１のキャパシタを含む。第１のキャパシタの静電容量は、第２及び第３のキャパシタの静電容量の半分に等しい。

本発明の他の態様によれば、差動混合信号プロセッサを形成する方法が提供される。この方法は、アナログ値ＡとＮビット・デジタル値Ｂとの乗算のための複数の混合信号乗算器ブランチの各々を、第２のキャパシタ及び第３のキャパシタの間に差動出力を提供するために第２のキャパシタと第３のキャパシタとの間に接続される第１のキャパシタを含むように構成することを含む。第１のキャパシタの静電容量は、第２及び第３のキャパシタの静電容量の半分に等しい。

これら及び他の特徴及び利点は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な説明から明白となる。

以下の説明は、以下の図面に関連する好ましい実施形態の詳細を提供する。

本発明の一実施形態による、例示的な処理システムを示すブロック図である。 本発明の一実施形態による、例示的な混合信号ドット積の計算回路を示すブロック図である。 本発明の一実施形態による、例示的な３つのキャパシタを有する差動混合信号乗算器を示すブロック図である。 本発明の一実施形態による、例示的なドット積の計算方法を示すフロー図である。 本発明の一実施形態による、例示的な乗算器及び累算器（ＭＡＣ）の演算構成を示すブロック図である。 本発明の一実施形態による、混合信号論理プロセッサを形成する例示的な方法を示すフロー図である。 本発明の一実施形態による、深層ニューラル・ネットワークの層にわたる例示的なビット精度要件を示すブロック図である。 本発明の一実施形態による、図３のデザインが得られた例示的な初期デザイン８００を示す図である。

本発明の実施形態は、３つのキャパシタを有する差動混合信号乗算器に向けられる。

本発明の１つ又は複数の実施形態は、差動符号付き数値表現を有するドット積に向けることができる。しかし、他の又は同じ実施形態はさらに、混合（アナログ及びデジタル）信号を含む他の数値及び論理機能にも向けることができることを認識されたい。

本発明の１つ又は複数の実施形態は、値Ｂの任意のビット精度のための３つのキャパシタを利用するものであり、ここでＢは、

のように、アナログ値Ａと、ｂ_ｎをｎ番目のビット位置におけるバイナリ値とするＮビットのデジタル値Ｂとの乗算に関する。各々のブランチは、値Ｂの任意のビット精度のために３つのみのキャパシタを必要とする。

本発明の１つ又は複数の実施形態において、各々の混合信号乗算器ブランチは、第２のキャパシタと第３のキャパシタとの間に差動出力を提供するために、第２のキャパシタと第３のキャパシタとの間に接続された第１のキャパシタを含む。

本発明の１つ又は複数の実施形態において、第１のキャパシタの静電容量は、第２及び第３のキャパシタの静電容量の半分に等しい。

従って、８ビットのデジタル値に対して、提案される乗算器の実施形態では、およそ＞１００ｘ小さいキャパシタ面積と、キャパシタを充電するための低いエネルギー消費とが必要となる。すなわち、提案される乗算器は、任意のビット精度要件について、本明細書で説明されるサイズの３つのキャパシタしか使用せず、面積及びエネルギー・コストを大幅に節約する。

提案される乗算器の１つ又は複数の実施形態はさらに、乗算における両方のオペランドについて符号付表現をカバーする。

提案される乗算器の１つ又は複数の実施形態は、より高い信号整合性のために差動入力を用いる。

提案される乗算器の１つ又は複数の実施形態はさらに、多くの乗算結果にわたる合計であるドット積を計算する。

図１は、本発明の一実施形態による、例示的な処理システム１００を示すブロック図である。処理システム１００は、１組の処理ユニット（例えば、ＣＰＵｓ）１０１、１組のＧＰＵ１０２、１組のメモリ・デバイス１０３、１組の通信デバイス１０４、及び１組の周辺機器１０５を含む。ＣＰＵ１０１は、シングル又はマルチ・コアＣＰＵとすることができる。ＧＰＵ１０２は、シングル又はマルチ・コアＧＰＵとすることができる。少なくとも１つのＣＰＵ１０１若しくはＧＰＵ１０２又はこれらの両方は、ドット積のような論理機能を実行するために、乗算器あたり３つのキャパシタを有する差動混合信号プロセッサを含む。１つ又は複数のメモリ・デバイス１０３は、キャッシュ、ＲＡＭｓ、ＲＯＭｓ、又は他のメモリ（フラッシュ、光、磁気など）を含むことができる。通信デバイス１０４は、無線若しくは有線又はこれらの両方の通信デバイス（例えば、ネットワーク（例えば、ＷＩＦＩなど）アダプタなど）を含むことができる。周辺機器１０５は、ディスプレイ・デバイス、ユーザ入力デバイス、プリンタ、画像デバイスなどを含むことができる。処理システム１００の要素は、１つ又は複数のバス或いはネットワーク（まとめて図面の参照数字１００で示される）によって接続される。

一実施形態において、メモリ・デバイス１０３は、コンピュータ処理システムを、本発明の様々な態様を実装するように構成された専用コンピュータに変換するための、特別にプログラムされたソフトウェア・モジュールを格納することができる。一実施形態において、専用ハードウェア（例えば、特定用途向け集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡｓ）、など）は、本発明の様々な態様を実装するために用いることができる。

当然のことながら、処理システム１００はまた、当業者によって容易に考えられように、他の要素（示されない）を含むことができ、ある要素を省くこともできる。当業者によって容易に理解されるように、例えば、種々の他の入力デバイス若しくは出力デバイス又はこれらの両方を、それらの特定の実装に応じて処理システム１００に含めることができる。例えば、種々のタイプの無線及び／又は有線の入力及び／又は出力のデバイスを用いることができる。さらに、様々な構成における、付加的なプロセッサ、コントローラ、メモリなどを利用することもできる。処理システム１００のこれら及び他の変形は、本明細書で提供される本発明の教示が与えられた当業者によって容易に考えられる。

さらに、システム１００の１つ又は複数の要素によって、全体的に又は部分的に実施され得る本発明に関連する様々な要素及びステップに関して、以下で種々の図面が説明されることを認識されたい。

本明細書で採用されるように、用語「ハードウェア・プロセッサ・サブシステム」又は「ハードウェア・プロセッサ」は、プロセッサ、メモリ、ソフトウェア、又は、それらの１つ又は複数の特定のタスクを実行するために協働する組み合わせを指すことができる。有用な実施形態において、ハードウェア・プロセッサ・サブシステムは、１つ又は複数のデータ処理要素（例えば、論理回路、処理回路、命令実行デバイスなど）を含むことができる。１つ又は複数のデータ処理要素は、中央処理ユニット、グラフィックス処理ユニット、及び／又は分離したプロセッサ若しくはコンピューティング要素ベースのコントローラ（例えば、論理ゲートなど）に含めることができる。ハードウェア・プロセッサ・サブシステムは、１つ又は複数のオンボード・メモリ（例えば、キャッシュ、専用メモリ・アレイ、読出し専用メモリなど）を含むことができる。幾つかの実施形態において、ハードウェア・プロセッサ・サブシステムは、オンボード又はオフボードとすることも、ハードウェア・プロセッサ・サブシステムによって使用するための専用とすることもできる、１つ又は複数のメモリ（例えば、ＲＯＭｓ、ＲＡＭｓ、基本入力／出力システム（ＢＩＯＳ）など）を含むことができる。

幾つかの実施形態において、ハードウェア・プロセッサ・サブシステムは、１つ又は複数のソフトウェア要素を含み、実行することができる。１つ又は複数のソフトウェア要素は、オペレーティングシステム、及び／又は、１つ又は複数のアプリケーション、及び／又は、特定の結果を達成するための特定のコードを含むことができる。

他の実施形態において、ハードウェア・プロセッサ・サブシステムは、特定の結果を達成するための１つ又は複数の電子処理機能を行う特定の専用回路を含むことができる。そのような回路は、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）、ＦＰＧＡ若しくはＰＬＡ又はこれらのすべてを含むことができる。

ハードウェア・プロセッサ・サブシステムのこれら及び他の変形もまた、本発明の実施形態にしたがって考慮される。

図２は、本発明の一実施形態による、例示的な混合信号ドット積計算回路２００を示すブロック図である。

混合信号ドット積計算回路２００は、センサ・ノードのアレイ２１０、１組の増幅器２２０、メモリ２３０、及び１組の混合乗算器ブランチ（又は、簡単に「混合乗算器」）２４０を含む。例示の目的で、混合乗算器２４０の数について、４個が任意に選択されている。しかし、他の実施形態においては、他の個数の混合乗算器を用いることができる。

１組の混合乗算器２４０から、差動出力ＯＵＴ（ＯＵＴ^＋及びＯＵＴ^－）が提供される。

メモリ２３０は、デジタル値ｗ_１－４を提供する。

図３は、本発明の一実施形態による、３つのキャパシタを有する例示的な差動混合信号乗算器３００を示すブロック図である。

一実施形態において、差動混合信号乗算器３００は、図２の混合信号ドット積計算回路２００中の混合乗算器２４０のうちの１つとすることができる。

差動混合信号乗算器３００は、差動入力ｖ_Ａ＋及びｖ_Ａ－を含む。

差動混合信号乗算器３００は、差動出力ｖ_ｏｕｔを含む。

差動混合信号乗算器３００は、キャパシタｃ_１３０１、キャパシタｃ_２ｐ３０２、キャパシタｃ_２ｎ３０３、スイッチｓ_１３０４、別のスイッチｓ_１３０５、スイッチｓ_０３０６、別のスイッチｓ_０３０７、スイッチ

（以下ｓ_０バーと記載する）
３０８、別のスイッチｓ_０バー３０９を含む。

キャパシタｃ_１３０１の一方の端部はノードｓｐ^＋に結合され、キャパシタｃ_１３０１の他方の端部はノードｓｐ^－に結合される。

ノードｓｐ^＋はさらに、スイッチｓ_０３０６の一方の側、スイッチｓ_０バー３０８の一方の側、及びスイッチｓ_１３０４の一方の側に結合される。スイッチｓ_０３０６の他方の側は、入力ｖ_Ａ＋に結合される。スイッチｓ_０バー３０８の他方の側は、入力ｖ_Ａ－に結合される。スイッチｓ_１３０４の他方の側は、キャパシタｃ_２ｐ３０２の一方の側に結合される。キャパシタｃ_２ｐ３０２の他方の側は、接地される。

ノードｓｐ^－はさらに、スイッチｓ_０３０７の一方の側、スイッチｓ_０バー３０９の一方の側、及びスイッチｓ_１３０５の一方の側に結合される。スイッチｓ_０３０７の他方の側は入力ｖ_Ａ－に結合される。スイッチｓ_０バー３０９の他方の側は入力ｖ_Ａ＋に結合される。スイッチｓ_１３０５の他方の側は、キャパシタｃ_２ｎ３０３の一方の側に結合される。キャパシタｃ_２ｎ３０３の他方の側は、接地される。

差動バージョンでは、

である。

リセット・フェーズでは、ｖ_Ａ＋＝ｖ_Ａ－＝ｖ_ｃｍである

表１は、本発明の一実施形態による、３つのキャパシタを有する差動混合信号乗算器の種々の処理フェーズに関する信号を示す表である。

ここで、本発明の一実施形態による、キャパシタのサイジングについて説明する。

一実施形態においては、キャパシタｃ_１３０１＝ｃ／２である。

一実施形態においては、キャパシタｃ_２ｐ３０２＝ｃである。

一実施形態においては、キャパシタｃ_２ｎ３０３＝ｃである。

図４は、本発明の一実施形態による、例示的なドット積計算方法４００を示すフロー図である。

ブロック４０５において、キャパシタを放電させて（例えば、それらを接地して）リセットし、ｖ_ｓｐ＋＝ｖ_ｓｐ－＝ｖ_ｃｍとする。別の実施形態において、キャパシタは、それらを放電電位に接続することによって放電させることができる。

ブロック４１０において、サンプル・ステージ、融合ステージ、及び累算ステージを各々が含むＢ評価フェーズを行う。従って、ｎ番目の評価フェーズ（Ｎビット値について、このステージはＮ回繰り返される）について、以下の事が当てはまる：

（ａ）サンプル：ｎ番目のビットについて、サンプル・ノードｓｐ^＋は電圧ｖ_ｃｍ＋ｂ_ｎｖ_Ａを有し、サンプル・ノードｓｐ^－は電圧ｖ_ｃｍ－ｂ_ｎｖ_Ａを有する。

（ｂ）累算：ノードｓｐ^＋及びｓｐ^－は電荷共有される。同様に、ｓｐ^－及びｖ_ｏｕｔ－は電荷共有される。
従って、

である。

ブロック４１５において、出力ｖ_ｏｕｔ∝Ｂｖ_Ａである。

ここで、本発明の一実施形態による、乗算器及び累算器（ＭＡＣ）の演算に関して説明する。

多くの信号処理及び機械学習アプリケーションにおいて、乗算結果は合計されることになっている（いわゆるＭＡＣ演算において）。

ここで、乗算器の正及び負のポートは、電荷共有動作によって、それぞれ正及び負のレールに別々に接続することができる。

図５は、本発明の一実施形態による、例示的な乗算器及び累算器（ＭＡＣ）演算構成５００を示すブロック図である。

図示されるように、乗算器１～Ｍの乗算器出力ｏｕｔ^＋は、電圧ｖ_ＭＡＣ＋で正レール５１１に接続され、乗算器１～Ｍの乗算器出力ｏｕｔ-は、電圧ｖ_ＭＡＣ－で負レール５１２に接続される。

ＭＡＣ演算では以下のことが当てはまる：

図６は、本発明の一実施形態による、混合信号論理プロセッサを形成する例示的な方法６００を示すフロー図である。

ブロック６０５において、複数の混合信号乗算器ブランチを、第１、第２、及び第３のキャパシタを含む３つの専用キャパシタと、第１のキャパシタの第１の端部に接続された正供給ノードと、第１のキャパシタの第２の端部に接続された負供給ノードとを有するように構成する。一実施形態において、第１のキャパシタは、第２及び第３のキャパシタの間に接続され、第２及び第３のキャパシタの半分の静電容量を有する。一実施形態において、第２及び第３のキャパシタの間に差動出力が提供される。

ブロック６１０において、第１、第２、及び第３のスイッチを含む第１の組のスイッチの第１の端部を正供給ノードに接続する。

ブロック６１５において、第４、第５、及び第６のスイッチを含む第２の組のスイッチの第１の端部を負供給ノードに接続する

ブロック６２０において、第１及び第４のスイッチの第２の端部を正入力電圧に接続する。

ブロック６２５において、第２及び第５のスイッチの第２の端部を負入力電圧に接続する。

ブロック６３０において、第３のスイッチの第２の端部を、第２のキャパシタの第１の端部及び混合信号プロセッサの正出力ノードに接続する。

ブロック６３５において、第６のスイッチの第２の端部を、第３のキャパシタの第１の端部及び混合信号プロセッサの負出力ノードに接続する。

ブロック６４０において、第１及び第２の組のスイッチの様々な設定によって、混合信号論理プロセッサの様々なモードを可能にする。

図７は、本発明の一実施形態による、深層ニューラル・ネットワークの層にわたる例示的なビット精度要件７００を示すブロック図である。

図から分かるように、ビット精度要件７００は、関係する層に応じて、８ビット、６ビット、４ビット、５ビット、及び３ビットの精度を含む。特に、入力層７０１は、８ビット精度を必要とし、第１の層７１１、第２の層７１２、及び第３の隠れた層７１３は、それぞれ、６ビット、４ビット、及び５ビット精度を必要とし、出力層７２１は、３ビット精度を必要とする。

図８は、本発明の一実施形態による、図３のデザインが得られた例示的な初期デザイン８００を示す図である。初期デザイン８００は、合計４つのキャパシタを含み、図３のデザインは、図８の同一のＣ値を有するキャパシタｃ_１ｐ及びｃ_１ｎを結合して、図３におけるＣ／２の値を有する単一のキャパシタｃ_１にしたものである。従って、デザイン８００は、サイズＣの４つのキャパシタを必要とするが、これに対して、図３のデザインは、値がＣ、Ｃ、及びＣ／２の３つのキャパシタしか必要とせず、従ってスペース及びコストを節約する。図８のキャパシタｃ_１ｐ及びｃ_１ｎのＣ_{ｔｏｔａｌ}は、
１／（１／ｃ_１ｐ＋１／ｃ_１ｎ）＝Ｃ／２
となる。従って、図３のデザインは、図８のキャパシタｃ_１ｐ及びｃ_１ｎに対して、キャパシタの面積を半分に節約する機会を提供する。

差動混合信号乗算器８００は、差動入力ｖ_Ａ＋及びｖ_Ａ－を含む。

差動混合信号乗算器８００は、差動出力ｖ_ｏｕｔを含む。

差動混合信号乗算器８００は、キャパシタｃ_１ｐ８０１、キャパシタｃ_１ｎ８１０、キャパシタｃ_２ｐ８０２、キャパシタｃ_２ｎ８０３、スイッチｓ_１８０４、別のスイッチｓ_１８０５、スイッチｓ_０８０６、別のスイッチｓ_０８０７、スイッチｓ_０バー８０８、及び別のスイッチｓ_０バー８０９を含む。

キャパシタｃ_１ｐ８０１の一方の端部はノードｓｐ^＋に結合され、キャパシタｃ_１ｎ８１０の一方の端部はノードｓｐ^－に接続される。キャパシタｃ_１ｐ８０１及びキャパシタｃ_１ｎ８１０の他方の端部はＶ_ｃｍに接続される。

ノードｓｐ^＋はさらに、スイッチｓ_０８０６の一方の側、スイッチｓ_０バー８０８の一方の側、及びスイッチｓ_１８０４の一方の側に結合される。スイッチｓ_０８０６の他方の側は、入力ｖ_Ａ＋に結合される。スイッチｓ_０バー８０８の他方の側は、入力ｖ_Ａ－に結合される。スイッチｓ_１８０４の他方の側は、キャパシタｃ_２ｐ８０２の一方の側に結合される。キャパシタｃ_２ｐ８０２の他方の側は、接地される。

ノードｓｐ^－はさらに、スイッチｓ_０８０７の一方の側、スイッチｓ_０バー８０９の一方の側、及びスイッチｓ_１８０５の一方の側に結合される。スイッチｓ_０８０７の他方の側は、入力ｖ_Ａ－に結合される。スイッチｓ_０バー８０９の他方の側は、入力ｖ_Ａ＋に結合される。スイッチｓ_１８０５の他方の側は、キャパシタｃ_２ｎ８０３の一方の側に結合される。キャパシタｃ_２ｎ８０３の他方の側は、接地される。

ここで、本発明の実施形態によって提供される種々の利点に関して説明する。

本発明の１つ又は複数の実施形態は、任意のビット精度要件について３つのキャパシタしか使用せず、面積及びエネルギー・コストを大幅に節約する乗算器を提供する。

本発明の１つ又は複数の実施形態は、乗算における両方のオペランドについて符号付表現をカバーする。

本発明の１つ又は複数の実施形態は、より高い信号整合性のために差動入力を用いる。

本発明の１つ又は複数の実施形態は、多くの乗算結果にわたる合計であるドット積を計算する。

本発明の１つ又は複数の実施形態は、オフセットを用いずに混合信号乗算を行う。

本発明の実施形態の、これら及び無数の他の付随する利点は、本明細書に与えられる本発明の教示を与えられる当業者によって容易に判断される。

本発明は、統合の任意の可能な技術的詳細レベルにおける、システム、方法、若しくはコンピュータ・プログラム製品又は両方とすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令をその上に有するコンピュータ可読ストレージ媒体（単数又は複数）を含むことができる。

コンピュータ可読ストレージ媒体は、命令実行デバイスによる使用のための命令を保持及び格納することができる有形デバイスとすることができる。コンピュータ可読ストレージ媒体は、例えば、それらに限定されないが、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、又はこれらの任意の適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例の非網羅的なリストには、携帯コンピュータ・ディスケット、ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュ・メモリ）、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、携帯コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピ・ディスク、パンチ・カード又はその上に記録された命令を有する溝内の隆起構造体のような機械的符号化デバイス、及び、これらの任意の適切な組み合わせが含まれる。コンピュータ可読ストレージ媒体は、本明細書で用いられる場合、ラジオ波又は他の自由に伝播する電磁波、導波管又は他の伝送媒体を伝わる電磁波（例えば、光ファイバーケーブルを通る光パルス）、又は電線を通る電気信号、などの、それ自体一時的な信号であると解釈されるべきではない。

本明細書で説明されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体からそれぞれのコンピューティング／処理デバイスに、或いは、例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク若しくは無線ネットワーク又は両方などのネットワークを介して外部コンピュータ又は外部ストレージ・デバイスに、ダウンロードすることができる。ネットワークは、銅製伝送ケーブル、光伝送ファイバー、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ若しくはエッジ・サーバ又は両方、を含むことができる。各々のコンピューティング／処理デバイス内のネットワーク・アダプタ・カード又はネットワーク・インタフェースは、ネットワークからコンピュータ可読プログラム命令を受け取り、そのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内部のコンピュータ可読ストレージ媒体内にストレージのために転送する。

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データ、或いは、スモールトーク（Ｓｍａｌｌｔａｌｋ）、Ｃ＋＋、などのオブジェクト指向プラグラミング言語、及び、“Ｃ”プラグラミング言語又は類似のプログラミング言語などの手続型プログラミング言語、を含む１つ又は複数のプログラミング言語の任意の組み合わせで書かれたソース・コード又はオブジェクト・コード、とすることができる。コンピュータ可読プログラム命令は、独立型ソフトウェア・パッケージとして、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上及び部分的に遠隔コンピュータ上で、又は全体的に遠隔コンピュータ若しくはサーバ上で実行することができる。後者のシナリオにおいて、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）又は広域ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通して、ユーザのコンピュータに接続することができ、或いは、接続は外部コンピュータに対して行う（例えば、インターネット・サービス・プロバイダを用いてインターネットを通して）ことができる。幾つかの実施形態において、例えば、プログラム可能論理回路、フィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）、又はプログラム可能論理アレイ（ＰＬＡ）を含む電子回路が、本発明の態様を実行するように電子回路をパーソナル化するためのコンピュータ可読プログラム命令の状態情報を利用して、コンピュータ可読プログラム命令を実行することができる。

本発明の態様は、本明細書においては、本発明の実施形態による方法、装置（システム）、及びコンピュータ・プログラム製品のフローチャート図若しくはブロック図又は両方に関して説明されている。フローチャート図若しくはブロック図又は両方の各々のブロック、及び、フローチャート図若しくはブロック図又は両方のブロックの組み合わせは、コンピュータ可読プログラム命令によって実施することができることを理解されたい。

これらのコンピュータ可読プログラム命令は、コンピュータ又は他のプログラム可能データ処理装置のプロセッサに与えられて機械を生成し、その結果、それら命令が、コンピュータ又は他のプログラム可能データ処理装置を介して実行され、フローチャート若しくはブロック図又は両方のブロック（単数又は複数）内で指定された機能／行為を実施するための手段を作成する。これらのコンピュータ可読プログラム命令はまた、コンピュータ、プログラム可能データ処理装置若しくは他のデバイス又は両方に、特定の仕方で命令することができるコンピュータ可読ストレージ媒体内に格納することができ、その結果、内部に格納された命令を有するコンピュータ可読ストレージ媒体は、フローチャート若しくはブロック図又は両方のブロック（単数又は複数）内で指定された機能／行為の態様を実施する命令を含んだ製品を備える。

コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードすることができ、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスにコンピュータ実施プロセスを生成するための一連の動作ステップを行わせ、その結果、コンピュータ、他のプログラム可能装置、又は他のデバイス上で実行される命令が、フローチャート若しくはブロック図又は両方のブロック（単数又は複数）内で指定された機能／行為を実施する。

本明細書中における、本発明の「１つの実施形態」又は「一実施形態」並びにそれらの他の変形物に対する言及は、その実施形態に関連して説明される特定の特徴、構造、特性などが、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書を通して種々の場所に現れる語句「１つの実施形態において」又は「一実施形態において」並びにそれらの他の変形物の出現は、必ずしも全て同じ実施形態に言及するものではない。しかし、１つ又は複数の実施形態の特徴は、本明細書で与えられる本発明の教示が与えられると、組み合わせることができることを認識されたい。

例えば、「Ａ／Ｂ」、「Ａ及び／又はＢ」、及び「Ａ及びＢの少なくとも１つ」の場合の「／」、「及び／又は」、及び「少なくとも１つ」は、第１にリストされた選択肢（Ａ）のみの選択、第２にリストされた選択肢（Ｂ）のみの選択、又は両選択肢（Ａ及びＢ）の選択、を包含することが意図されている。さらに別の例として、「Ａ、Ｂ、及び／又はＣ」及び「Ａ、Ｂ、及びＣの少なくとも１つ」の場合において、そのような語句は、第１にリストされた選択肢（Ａ）のみの選択、又は、第２にリストされた選択肢（Ｂ）のみの選択、又は、第３にリストされた選択肢（Ｃ）のみの選択、或いは、第１及び第２にリストされた選択肢（Ａ、Ｂ）のみの選択、又は、第１及び第３にリストされた選択肢（Ａ、Ｃ）のみの選択、又は、第２及び第３にリストされた選択肢（Ｂ、Ｃ）のみの選択、或いは、全て３つの選択肢（Ａ及びＢ及びＣ）の選択、を包含することが意図されている。このことはリストされる多くの項目に対して拡張することができる。

図面内のフローチャート及びブロック図は、本発明の様々な実施形態による、システム、方法、及びコンピュータ・プログラム製品の可能な実施の、アーキテクチャ、機能性、及び動作を示す。これに関して、フローチャート又はブロック図中の各々のブロックは、モジュール、セグメント、又は、指定された論理機能（単数又は複数）を実施するための１つ又は複数の実行可能命令を含む命令の部分、を表すことができる。幾つかの代替的実施において、ブロック内に示された機能は、図に示されたのとは異なる順番に行われる可能性がある。例えば、続けて示される２つのブロックは、実際には、同時に、実質的に同時に、部分的に又は全体的に時間的に重なる仕方で、遂行される可能性があり、或いは、ブロックは、関連する機能性に応じて、時々、逆の順序で実行される可能性がある。さらに、ブロック図若しくはフローチャート図又は両方の各々のブロック、及び、ブロック図若しくはフローチャート図又は両方の中のブロックの組み合わせは、指定された機能若しくは行為を実行するか或いは専用ハードウェア及びコンピュータ命令の組み合わせを行う又は実行する、専用ハードウェアをベースとするシステムによって実施することができることに留意されたい。

システム及び方法の好ましい実施形態（例証的であり、限定的ではないことが意図されている）を説明したので、当業者であれば、上記の教示を考慮して修正及び変形を行うことができることに留意されたい。従って、本発明の範囲に入る、添付の特許請求の範囲によって概説される開示された特定の実施形態に、変形を加えることができることを理解されたい。このように、特許法によって要求される詳細及び特殊性によって本発明の態様を説明したので、特許請求され、特許証によって保護されることが望まれることは添付の特許請求の範囲において示される。

Claims (20)

1. アナログ値ＡとＮビット・デジタル値Ｂとの乗算のための複数の混合信号乗算器ブランチを含み、
   前記複数の混合信号乗算器ブランチの各々は、
   第２のキャパシタ及び第３のキャパシタの間に差動出力を提供するために、前記第２のキャパシタと前記第３のキャパシタとの間に接続される第１のキャパシタを含み、
   前記第１のキャパシタの静電容量は、前記第２及び第３のキャパシタの静電容量の半分に等しい、
   差動混合信号論理プロセッサ。
2. 前記第１のキャパシタの第１の端部に接続された正供給ノードと、
   前記第１のキャパシタの第２の端部に接続された負供給ノードと、
   をさらに含む、請求項１に記載の差動混合信号論理プロセッサ。
3. 前記正供給ノードに結合された第１の端部を各々が有する、第１、第２、及び第３のスイッチを含む、第１の組のスイッチと、
   前記負供給ノードに結合された第１の端部を各々が有する、第４、第５、及び第６のスイッチを含む、第２の組のスイッチと、
   をさらに含む、請求項１に記載の差動混合信号論理プロセッサ。
4. 前記第１及び第４のスイッチの第２の端部は、正入力電圧に接続され、前記第２及び第５のスイッチの第２の端部は、負入力電圧に接続され、前記第３のスイッチの第２の端部は、前記第２のキャパシタの第１の端部及び正出力ノードに接続され、前記第６のスイッチの第２の端部は、前記第３のキャパシタの第１の端部及び負出力ノードに接続される、請求項１に記載の差動混合信号論理プロセッサ。
5. 前記第２及び第３のキャパシタの第２の端部は、接地される、請求項４に記載の差動混合信号論理プロセッサ。
6. 前記第１及び第２のスイッチは、前記正供給ノードに相補的入力を与え、前記第４及び第５のスイッチは、前記負供給ノードに相補的入力を与える、請求項４に記載の差動混合信号論理プロセッサ。
7. 前記混合信号論理プロセッサは、アナログ値ベクトルとデジタル値ベクトルとの間のドット積を計算するように構成される、請求項４に記載の差動混合信号論理プロセッサ。
8. 前記混合信号論理プロセッサは、少なくとも１つのセンサ及びメモリ・デバイスを有するシステムに含まれ、前記アナログ値ベクトルは、前記少なとも１つセンサから受け取られ、前記デジタル値は、前記メモリ・デバイスから受け取られる、請求項７に記載の差動混合信号論理プロセッサ。
9. サンプル・モードが、前記複数の混合信号乗算器ブランチの各々の中の単一ブランチ専用のキャパシタを用いて、前記アナログ値ベクトルをサンプリングし、サンプル値を格納する、請求項７に記載の差動混合信号論理プロセッサ。
10. 前記第１のキャパシタの静電容量は、前記第２及び第３のキャパシタのいずれかの静電容量の半分に等しい、請求項４に記載の差動混合信号論理プロセッサ。
11. キャパシタに関して、前記複数の混合信号乗算器ブランチの各々は、３つの専用キャパシタのみを含む、請求項４に記載の差動混合信号論理プロセッサ。
12. 前記混合信号論理プロセッサの様々なモードは、リセット・モード、サンプル・モード、融合モード、及び累算モードを含む、請求項４に記載の差動混合信号論理プロセッサ。
13. 前記混合信号論理プロセッサの累算モードの際に、前記正供給ノード及び前記正出力ノードは電荷を共有し、前記負供給ノード及び前記負出力ノードは電荷を分担する、請求項４に記載の差動混合信号論理プロセッサ。
14. 前記混合信号論理プロセッサのリセット・モードの際に、前記正供給ノード及び前記負供給ノードは同じ電位を有する、請求項４に記載の差動混合信号論理プロセッサ。
15. 前記第１及び第２のスイッチは、第１のスイッチ対を形成し、前記第４及び第５のスイッチは、第２のスイッチ対を形成し、前記第１及び第２のスイッチ対の各々の中の前記スイッチは、所与の時間に正入力電圧又は負入力電圧のうちのいずれか一方を供給する際に互いに対して相補的である、請求項４に記載の差動混合信号論理プロセッサ。
16. 前記正出力ノードに接続された正供給レールと、
    前記負出力ノードに接続された負供給レールと、
    をさらに含み、
    前記正及び負供給レールは、乗算器及累算器演算のために配備される、
    請求項４に記載の差動混合信号論理プロセッサ。
17. 前記正供給レールを前記正出力ノードに接続し、前記負供給レールを前記負出力ノードに接続する電荷共有動作が行われる、請求項４に記載の差動混合信号論理プロセッサ。
18. 前記アナログ値Ａと前記Ｎビット・デジタル値Ｂの前記乗算において、前記Ｎビット・デジタル値Ｂは
    

    

    で計算され、ｂ_ｎは、ｎ番目のビット位置におけるバイナリ値である、請求項１に記載の差動混合信号論理プロセッサ。
19. アナログ値ＡとＮビット・デジタル値Ｂとの乗算のための複数の混合信号乗算器ブランチの各々を、第２のキャパシタ及び第３のキャパシタの間に差動出力を供給するために前記第２のキャパシタと前記第３のキャパシタとの間に接続される第１のキャパシタを含むように構成することを含み、
    前記第１のキャパシタの静電容量は、前記第２及び第３のキャパシタの静電容量の半分に等しい、
    差動混合信号プロセッサを形成する方法。
20. 前記複数の混合信号乗算器ブランチの各々を、前記第１のキャパシタの第１の端部に接続された正供給ノードと、前記第１のキャパシタの第２の端部に接続された負供給ノードとを有するように構成することをさらに含む、請求項１９に記載の方法。

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