JP2023514298A - 非スイッチング状態にある半導体スイッチの識別システムおよび方法 - Google Patents

Abstract

本発明は、非スイッチング状態にある半導体スイッチ(34a、36a)の識別システム(30)および方法に関する。本システム(30)は、第１の半導体スイッチ(34a)と、第１の半導体コンポーネント(34b)と、第２の半導体スイッチ(36a)と、第2の半導体コンポーネント(36b)と、第１の抵抗器(64b)と、第２の抵抗器(66b)と、決定部 (38)とを備える。決定部(38)は、第１の抵抗器(64b)にわたって降下する第１の電圧曲線に基づいて、第１の半導体スイッチ(34a)が切り替わっていないか否かを識別するようにできている。決定部(38)は、第２の抵抗器(66b)にわたって降下する第２の電圧曲線に基づいて、第２の半導体スイッチ(36a)が切り替わっていないか否かを識別するようにできている。【選択図】図３ａ

Description

詳細な説明

本発明は、概して、非スイッチング状態にある半導体スイッチの識別に関する。具体的には、本発明は、非スイッチング状態にある半導体スイッチの識別システムおよび方法に関する。

電子配電器において、特に機能安全面での要求が高いものでは、使用されるパワー半導体の劣化状態（SoH）を可能な限り常に把握できることが特に重要である。このためには、スイッチとして働くパワー半導体が、動作中のあらゆる状況においてスイッチを確実に切り替える、特にオフに切り替えることができるか否かを把握できることが重要である。これが不可能な場合、実現可能性が唯一あるのは、当該パワー半導体と直列に第２のパワー半導体を接続することである。しかしながらこれは、費用負担、必要なスペースおよび電流路の電力損失を増大させるものである。さらに、第２のパワー半導体を直列接続しても、電流路の障害の確率が統計的に減少するにすぎない。半導体のスイッチング動作が成功したことを実際に検査および／または診断することは、半導体をスイッチオフにすることによってのみ可能である。

独国特許発明第4301605 C1号明細書は、パワーエレクトロニクス回路内の制御可能なパワー半導体デバイスのスイッチオンおよびオフをモニタする方法およびアセンブリを開示している。パワー半導体デバイスをスイッチオンする制御信号の場合、ゲート電極に供給される信号の電位変化によりカウント信号が生成され、電位変化は、パワー半導体デバイスのスイッチング中に出力電極で生じる。カウント信号は、第１のカウンタで加算され、パワー半導体デバイスの正常動作に関連づけて事前に定義されたカウント値と比較される。カウント信号の合計と事前定義されたカウント値との間に差がある場合、信号による障害ありという通知がなされる。

このような方法および関連するアセンブリでは、少なくともスイッチを連続的に切り替える場合にしか機能を果たせないといった不利益が生じる。静的動作では、システムは障害を直接診断することができない。したがって、独国特許発明第4301605 C1号明細書の方法およびアセンブリは、特に静的動作における障害を特定するのに十分な信頼性を有していない。

したがって、非スイッチング状態にある半導体スイッチを、信頼性を伴って正確に識別することが求められている。識別は、特に、関連する負荷をオフに切り替える必要なく可能である。

本発明の第１の態様によれば、非スイッチング状態にある半導体スイッチの識別システムが提供される。本システムは、第１の半導体スイッチ、第１の半導体デバイス、第２の半導体スイッチ、第２の半導体デバイス、第１の抵抗器、第２の抵抗器、および決定部を有する。第１の半導体スイッチは、第１の制御信号によって制御可能である。第１の半導体デバイスは、第１の半導体デバイスの少なくとも一方向には電流を通過させないように構成および配置されている。第２の半導体スイッチは、第２の制御信号によって制御可能である。第２の半導体デバイスは、第２の半導体デバイスの少なくとも一方向には電流を通過させないように構成および配置されている。

第１の抵抗器の一端は、第１の半導体スイッチと第１の半導体デバイスとの間に接続される。第１の抵抗器の他端は、基準電位、例えばグランドに接続される。第２の抵抗器の一端は、第２の半導体スイッチと第２の半導体デバイスとの間に接続される。第２の抵抗器の他端は、基準電位、例えばグランドに接続される。決定部は、第１の抵抗器にわたる第１の電圧のプロファイルに基づいて、第１の半導体スイッチが切り替わっていないか否かを識別するように構成されている。決定部は、第２の抵抗器にわたる第２の電圧のプロファイルに基づいて、第２の半導体スイッチが切り替わっていないか否かを識別するように構成されている。

このような手法によれば、２つの半導体スイッチのうちの少なくとも１つが切り替わっていないか否かを、簡易かつ正確に判定することができる。プロファイルはとりわけ、経時的なプロファイルである。

例えば、決定部は、第１の半導体スイッチが正しく切り替わるか否かを、（経時的）プロファイルに直接基づいて、または第１の電圧の（経時的）プロファイルだけから識別するような構成を採ってもよい。決定部はさらに、第１の電圧の（経時的）プロファイルに基づいて、識別すべき第１の半導体スイッチのスイッチングにおける障害を認識する／認識させる出力信号を決定するように構成することができる。

第１の半導体スイッチは、開かせた／開いたスイッチング状態および閉じたスイッチング状態をとることができる。第１の半導体スイッチは、第１の制御信号によって、開スイッチング状態から閉スイッチング状態に、またその逆に移行することができる。このために、第１の制御信号は、第１の半導体スイッチの端子、例えば（電界効果トランジスタの場合）ゲート端子に印加され得る。

決定部は、第１の半導体スイッチの閉スイッチング状態から開スイッチング状態へのスイッチングにおける障害を識別するように構成することができる。追加的または代替的に、決定部は、第２の半導体スイッチの閉スイッチング状態から開スイッチング状態へのスイッチングにおける障害を識別するように構成することができる。決定部は、第１の電圧のプロファイルに基づいて、第１の半導体スイッチが閉スイッチング状態から開スイッチング状態に正しく切り替わるか否かを識別するように構成することができる。決定部は、第１の電圧のプロファイルに基づいて、第１の半導体スイッチが開スイッチング状態から閉スイッチング状態に正しく切り替わるか否かを識別するように構成することができる。言い換えると、判定部は、第１および／または第２の半導体スイッチが閉スイッチング状態から開スイッチング状態に（正しく）移行することが可能か否かを識別することができる。

第２の半導体スイッチは、開かせた／開いたスイッチング状態および閉じたスイッチング状態をとることができる。第２の半導体スイッチは第１の制御信号によって、開スイッチング状態から閉スイッチング状態に、またその逆に移行することができる。このために、第２の制御信号は、第２の半導体スイッチの端子、例えば（電界効果トランジスタの場合）ゲート端子に印加され得る。

決定部は、第１の半導体スイッチの開スイッチング状態から閉スイッチング状態へのスイッチングにおける障害を識別するように構成することができる。追加的または代替的に、決定部は、第２の半導体スイッチの開スイッチング状態から閉スイッチング状態へのスイッチングにおける障害を識別するように構成することができる。決定部は、第２の電圧のプロファイルに基づいて、第２のスイッチが閉スイッチング状態から開スイッチング状態に正しく切り替わるか否かを識別するように構成することができる。決定部は、第２の電圧のプロファイルに基づいて、第２のスイッチが開スイッチング状態から閉スイッチング状態に正しく切り替わるか否かを識別するように構成することができる。言い換えると、判定部は、第１および／または第２の半導体スイッチが開スイッチング状態から閉スイッチング状態に（正しく）移行することが可能か否かを識別することができる。

したがって、非スイッチング状態にある半導体スイッチの識別システムは、あるいは半導体スイッチのスイッチングにおける障害の識別システムと称してもよい。障害は、例えば、第１および／もしくは第２の電圧のプロファイル、または、第１および／もしくは第２の電圧のプロファイルから導出された信号を考慮することによって、手動で識別することができる。あるいは、障害は、第１および／もしくは第２の電圧のプロファイル、または、第１および／もしくは第２の電圧のプロファイルから導出された信号に基づいて、識別コンポーネントによって自動化された方式で識別することができる。本システムはさらに、識別コンポーネントを有していてもよい。識別コンポーネントは、出力信号に基づいて第１の半導体スイッチのスイッチングにおける障害を識別する構成を採ることができる。追加的または代替的に、識別コンポーネントは、出力信号に基づいて第２の半導体スイッチのスイッチングにおける障害を識別する構成を採ってもよい。

第１の抵抗器にわたる第１の降下電圧を取得するために、第１の電圧取得コンポーネント、例えば電圧計を設けることができる。第１の電圧取得コンポーネントは、第１の抵抗器にわたる第１の電圧降下のプロファイルを取得するような構成を採ってもよい。第１の抵抗器は、第１の分圧器または第１の分圧回路の一部であってもよい。第２の抵抗器にわたる第２の降下電圧を取得するために、第２の電圧取得コンポーネント、例えば電圧計を設けることができる。第２の電圧取得コンポーネントは、第２の抵抗器にわたる第２の電圧降下のプロファイルを取得するような構成を採ってもよい。第２の抵抗器は、第２の分圧器または第２の分圧回路の一部であってもよい。

第１の半導体デバイスは、半導体ダイオードの構成を採ってもよい。以下の記載では、かかる半導体ダイオードを第１の半導体ダイオードと称する。第１の半導体ダイオードは、第１の半導体スイッチと併せて第１の半導体デバイス対を形成することができる。第１の半導体ダイオードは、第１の半導体スイッチが開状態にあるとき、第１の抵抗器を用いた第１の径路を形成するように構成してもよい。第１の半導体ダイオードは、第１の半導体スイッチが開状態にあるときに形成された第１の径路に電流が流れることを防ぐような構成を採ることができる。第１の抵抗器の一端は、第１の抵抗器が第１の分圧器の一部であるか否かにかかわらず、第１の半導体スイッチと第１の半導体ダイオードとの間に接続されているので、第１の半導体スイッチが開スイッチング状態にあるとき、抵抗器と第１の半導体ダイオードは第１の径路として直列回路を形成する。この場合、第１の半導体デバイスを介して第１の抵抗器に電流が流れ込み、第１の半導体スイッチが正しく切り替わったか否かに関する決定部による結果を歪める可能性がある。このような歪みを低減さらには防止するために、第１の半導体ダイオードを、第１の半導体スイッチが開いているときに直列に接続された第１の抵抗器の方向へ第１の半導体ダイオードに電流が流れることを防ぐように配置することができる。このようにして、判定精度を高めることができる。

第２の半導体デバイスは、半導体ダイオードの構成を採ってもよい。以下の記載では、かかる半導体ダイオードを第２の半導体ダイオードと称する。第２の半導体ダイオードは、第２の半導体スイッチと併せて第２の半導体デバイス対を形成することができる。第２の半導体ダイオードは、第２の半導体スイッチが開状態にあるとき、第２の抵抗器を用いた第２の径路を形成するように構成してもよい。第２の半導体ダイオードは、第２の半導体スイッチが開状態にあるときに形成された第２の径路を電流が流れることを防ぐような構成を採ることができる。第２の抵抗器の一端は、第２の半導体スイッチと第２の半導体ダイオードとの間に接続されているので、第２の半導体スイッチが開スイッチング状態にあるとき、抵抗器と第２の半導体ダイオードは第２の径路として直列回路を形成する。この場合、第２の半導体デバイスを介して第２の抵抗器に電流が流れ込み、第２の半導体スイッチが正しく切り替わったか否かに関する決定部の結果を歪める可能性がある。このような歪みを低減さらには防止するために、第２の半導体ダイオードを、第２の半導体スイッチが開いているときに直列に接続された第２の抵抗器の方向へ第２の半導体ダイオードに電流が流れることを防ぐように配置することができる。このようにして、判定精度を高めることができる。

第１の半導体デバイスは、半導体スイッチの構成を採ってもよい。半導体スイッチの方式を採る第１の半導体デバイスは、第１の半導体スイッチに逆直列接続することができる。本願における逆直列とは、２つのコンポーネント（すなわち、半導体スイッチ）が反対の極性で直列に接続されることを意味するものと理解できる。このように接続された２つの半導体スイッチは、第１の半導体スイッチ対を形成することができるため、そのように称してもよい。第１の半導体スイッチ対に属する半導体スイッチは、第１の制御信号によって制御することができる。例えば、各場合において、第１の半導体スイッチ対に属する半導体スイッチが有する同一端子、例えばゲート端子は、第１の制御信号によって制御することができる。

第２の半導体デバイスは、半導体スイッチの構成を採ってもよい。半導体スイッチの方式を採る第２の半導体デバイスは、第２の半導体スイッチに逆直列に接続することができる。本願における逆直列とは、２つのコンポーネント（すなわち、半導体スイッチ）が反対の極性で直列に接続されることを意味すると理解することができる。このように接続された２つの半導体スイッチは、第２の半導体スイッチ対を形成することができるため、そのように称してもよい。第２の半導体スイッチ対に属する半導体スイッチは、第２の制御信号によって制御することができる。例えば、各場合において、第２の半導体スイッチ対に属する半導体スイッチが有する同一端子、例えばゲート端子は、第２の制御信号によって制御することができる。

本システムは、第１の分圧回路を有していてもよい。第１の分圧回路は、第１の抵抗器と、少なくとも１つの付加抵抗器とを有することができる。第１の分圧回路の一端は、第１の半導体スイッチと第１の半導体デバイスとの間に接続することができる。第１の分圧回路の別の端部は、基準電位、例えばグランドに接続することができる。第１の抵抗器は例えば、グランドなど基準電位に直接接続された分圧回路の抵抗器であってもよい。分圧回路を用いることにより、第１の抵抗器の両端間の電圧は、例えば、以下に説明する第１の比較コンポーネントに入力されたうえで処理され得る値にする、すなわち低減することができる。

本システムは、第２の分圧回路を有していてもよい。第２の分圧回路は、第２の抵抗器と、少なくとも１つの付加抵抗器とを有することができる。第２の分圧回路の一端は、第２の半導体スイッチと第２の半導体デバイスとの間に接続することができる。第２の分圧回路の別の端部は、基準電位、例えばグランドに接続することができる。第２の抵抗器は例えば、グランドなど基準電位に直接接続された分圧回路の抵抗器であってもよい。分圧器回路を用いることにより、第２の抵抗器の両端間の電圧は、例えば、以下に説明する第２の比較コンポーネントに入力されたうえで処理され得る値にする、すなわち低減することができる。

決定部は、第１の比較コンポーネントを有していてもよい。第１の比較コンポーネントは、第１の電圧のプロファイルを基準抵抗器にわたって降下する基準電圧のプロファイルと比較することによって、第１の比較プロファイルを決定するような構成を採ってもよい。基準抵抗器の一端は、電圧源に接続することができる。基準抵抗器の別の端部は、いくらかの基準電位または前述の基準電位に、例えばグランドに接続することができる。電圧源は、第１の半導体スイッチ、第１の半導体デバイス、第２の半導体スイッチおよび／または第２の半導体デバイスに接続することができる。

本システムは、基準分圧器を有していてもよい。基準分圧器は、基準抵抗器と、少なくとも１つの付加抵抗器とを有することができる。言い換えれば、基準抵抗器は基準分圧器の一部であってもよい。基準分圧器の一端は、ある１つのまたは上述の電圧源に接続することができる。基準分圧器の他端は、基準電位、例えばグランドに接続することができる。基準抵抗器は例えば、グランドなど基準電位に直接接続された基準分圧器の抵抗器であってもよい。

第１の比較コンポーネントは第１の比較器を有していてもよく、または第１の比較器の構成を採ってもよい。第１の比較器は、１つまたは複数のオペアンプおよび付加コンポーネントによって形成または実装することができる。第１の比較コンポーネントは、基準値または基準値プロファイルを用いて第１の半導体スイッチの電気変数に関する第１の比較プロファイルを定めるような構成を採ってもよい。例えば、第１の電圧のプロファイルを、基準抵抗器にわたって降下する基準電圧のプロファイルと比較することによって、比較プロファイルを定めることができる。このような構成は、基準抵抗器が基準分圧器の一部分であるか否かにかかわらず適用される。基準電圧は、ほぼ一定とすることができる。

決定部は、第２の比較コンポーネントを有していてもよい。第２の比較コンポーネントは、第２の電圧のプロファイルを基準抵抗器にわたって降下する基準電圧のプロファイルと比較することによって、第２の比較プロファイルを決定するような構成を採ってもよい。第２の比較コンポーネントは第２の比較器を有していてもよく、または第２の比較器の構成を採ってもよい。第２の比較器は、１つまたは複数のオペアンプおよび付加コンポーネントによって形成または実装することができる。第２の比較コンポーネントは、基準値または基準値プロファイルを用いて第２の半導体スイッチの電気変数に関する第２の比較プロファイルを定めるような構成を採ってもよい。例えば、第２の電圧のプロファイルを、基準抵抗器にわたって降下する基準電圧のプロファイルと比較することによって、比較プロファイルを定めることができる。基準電圧は、ほぼ一定とすることができる。

決定部は、第１の論理コンポーネントを有していてもよい。第１の論理コンポーネントは、第１の比較プロファイルを第１の制御信号と組み合わせることによって第１の論理信号を定めるような構成を採ってもよい。第１の論理コンポーネントは、排他的ORゲート（XORゲート）を有していてもよく、またはXORゲートの構成を採ってもよい。

決定部は、第２の論理コンポーネントを有していてもよい。第２の論理コンポーネントは、第２の比較プロファイルを第２の制御信号と組み合わせることによって第２の論理信号を定めるような構成を採ってもよい。第２の論理コンポーネントは、例えば、XORゲートを有していてもよく、またはXORゲートの構成を採ってもよい。

決定部はさらに、第３の論理コンポーネントを有していてもよい。第３の論理コンポーネントは、第１の論理信号を第２の論理信号と組み合わせることによって出力信号を定めるような構成を採ってもよい。第３の論理コンポーネントは、ORゲートを有していてもよく、またはORゲートの構成を採ってもよい。

本システムはさらに、本願では略して遅延素子とも称する時間遅延素子を有していてもよい。遅延素子は、スイッチオン遅延を適用することによって障害信号を定めるような構成を採ってもよい。遅延素子は、出力信号をスイッチオン遅延と組み合わせることによって障害信号を定めるように構成することができる。遅延素子を用いると、信号伝搬時間およびスイッチング遅延によって引き起こされる不正確な診断は、完全には防止されないとしても少なくとも低減される。

本システムは、位相発生器を有していてもよい。位相発生器は、例えばクロック信号から第１の制御信号を生成するような構成を採ってもよい。追加的または代替的に、位相発生器は、例えばクロック信号から第２の制御信号を生成するような構成を採ってもよい。これにより、位相発生器は、配設されている半導体スイッチを交互にスイッチオンするような構成を採ることができる。

本願では第１および第２の半導体スイッチについて言及しているが、本発明は、並列に接続されたちょうど２つの半導体スイッチからの非スイッチング状態にある半導体スイッチの識別に限定されるものではない。例えば、３つ以上の半導体スイッチを並列に接続しても構わない。換言すれば、並列に接続された少なくとも２つの半導体スイッチから非スイッチング状態にある半導体スイッチを識別するシステムを提供することができる。例えば、第１の半導体スイッチ、第２の半導体スイッチおよび少なくとも第３の半導体スイッチは、互いに並列に接続しても構わない。この場合、本システムは、第１の半導体スイッチ、第２の半導体スイッチおよび少なくとも第３の半導体スイッチから、非スイッチング状態にある半導体スイッチを識別することができる。第１および／または第２の半導体スイッチがもはや開状態から閉状態に移行できない場合には、少なくとも第３の半導体スイッチによって一種の緊急動作を保証してもよい。少なくとも第３の半導体スイッチがなければ、上記の場合には、負荷は少なくとも短時間スイッチオフされるであろう。

第１の半導体デバイスおよび第２の半導体デバイスがそれぞれ半導体スイッチの構成を採り、これにより半導体スイッチ対を形成する場合、本願では第１および第２の半導体スイッチ対について言及している。しかしながら、本発明は、１つの半導体スイッチ対からの非スイッチング状態にある半導体スイッチの識別、または、並列に接続されたちょうど２つの半導体スイッチ対からの半導体スイッチ対の識別には限定されない。例えば、３つまたは３つを超える半導体スイッチ対を並列に接続することもできる。換言すれば、並列接続された少なくとも２つの半導体スイッチ対からの非スイッチング状態にある半導体スイッチまたは半導体スイッチ対の識別システムを提供することができる。例えば、第１の半導体スイッチ対、第２の半導体スイッチ対および少なくとも第３の半導体スイッチ対が互いに並列に接続される。この場合、本システムは第１の半導体スイッチ対、第２の半導体スイッチ対および少なくとも第３の半導体スイッチ対から、非スイッチング状態にある半導体または非スイッチング状態にある半導体スイッチ対を識別することができる。第１および／または第２の半導体スイッチ対がもはや開状態から閉状態に移行できない場合には、少なくとも第３の半導体スイッチ対によって一種の緊急動作を保証してもよい。少なくとも第３の半導体スイッチ対がなければ、上記の場合には、負荷は少なくとも短時間スイッチオフされるであろう。

本システムは、配電システム、例えば、機能的安全性および／または信頼性に関する要求が高い配電システムの一部とすることができる。一般に配電システム、特に安全性要求が高いものにおいては、動作中に、好ましくは半導体スイッチの後段に接続される負荷に対して特に悪影響を及ぼすことなく、使用される半導体スイッチの機能性を識別および／または検証できることが重要である。

第１の半導体スイッチは、パワー半導体またはパワー半導体スイッチの構成を採ることができる。追加的または代替的に、第２の半導体スイッチは、パワー半導体またはパワー半導体スイッチの構成を採ることができる。例えば、並列接続して設けられている半導体スイッチ対に属するすべての半導体スイッチは、パワー半導体またはパワー半導体スイッチの構成を採っても構わない。本システムは、完成システムである電力分配器の一部に組み込まれてもよく、例えば、完成システムである電力分配器の一部であってもよい。完成システムは、電流源（電力源）用の少なくとも１つの電圧源と、少なくとも１つの消費装置とを有していてもよい。電力分配器は、少なくとも１つの電圧源と少なくとも１つの消費装置との間に配置することができる。電力分配器は、少なくとも１つの電圧源によって供給された電流を、少なくとも１つの消費装置に分配することができる。第１の半導体スイッチおよび／または第２の半導体スイッチを電力分配器内に配置して、少なくとも１つの消費装置をオン（少なくとも１つの電圧源に接続）またはオフ（少なくとも１つの電圧源から切断）に切り替えられるようにすることができる。少なくとも１つの電圧源および／または少なくとも１つの消費装置は、電力分配器の入力側および出力側の両方に配置することができる。

半導体スイッチを対にして逆直列に配置すると、すなわち半導体スイッチ対を形成すると、双方向動作に有利となる。したがって、本システムは、例えば２つの電圧源を、入力側および出力側のそれぞれに電圧源を有する等のように設けてもよい。本システムはさらに２つの消費装置を、例えば、入力側および出力側のそれぞれに消費装置を設けることができる。第１の半導体スイッチ対に属する第１の半導体スイッチは、例えば、第１の消費装置をスイッチオン（電圧源に接続）またはスイッチオフ（電圧源から切断）するような構成を採ることができる。第１の半導体スイッチ対に属するさらなる半導体スイッチは、例えば、さらなる消費装置をスイッチオン（電圧源に接続）またはスイッチオフ（電圧源から切断）するように配置することができる。第２の半導体スイッチ対は同様に作動して、本システムに冗長性をもたらすことができる。

第１の半導体スイッチは、電界効果トランジスタの構成を採ることができる。第１の半導体デバイスは、ダイオードの構成を採っても、電界効果トランジスタの構成を採ってもよい。第２の半導体スイッチは、電界効果トランジスタの構成を採ってもよい。第２の半導体デバイスは、ダイオードの構成を採っても、電界効果トランジスタの構成を採ってもよい。

本発明の第２の態様によれば、非スイッチング状態にある半導体スイッチの識別方法が提供される。本方法は、第１の制御信号による第１の半導体スイッチの制御を含む。本方法はさらに、第２の制御信号による、第１の半導体スイッチと並列に接続された第２の半導体スイッチの制御を含む。本方法はさらに、第１の抵抗器にわたる第１の電圧降下のプロファイルに基づく、第１の半導体スイッチが切り替わらないか否かの識別を含む。第１の抵抗器の一端は、第１の半導体スイッチと第１の半導体デバイスとの間に接続される。第１の抵抗器の別の端部は、基準電位、例えばグランドに接続される。第１の半導体デバイスは、第１の半導体デバイスに少なくとも一方向に電流が流れることを防止するように構成および配置される。本方法は、第２の抵抗器にわたる第２の電圧降下のプロファイルに基づく、第２の半導体スイッチが切り替わらないか否かの識別を含む。第２の抵抗器の一端は、第２の半導体スイッチと第２の半導体デバイスとの間に接続される。第２の抵抗器の別の端部は、基準電位、例えばグランドに接続される。第２の半導体デバイスは、第２の半導体デバイスに少なくとも一方向に電流が流れることを防止するように構成および配置される。

上述の態様のいくつかはシステムに関して説明されているが、これらの態様は方法において同様の方法で実施することもできる。

本開示はさらに、図面を参照しての説明がなされる。これらの図は、概略的な形式で示している。

電流源、電力分配器、電気消費装置を備えた完成システムである。 図１の電力分配器が採り得る構成である。 図２の電力分配器において使用可能な例示的実施形態に係るスイッチングシステムが採り得る構成である。 図２の電力分配器において使用可能な例示的実施形態に係るスイッチングシステムが採り得る構成である。 および 図3aまたは3bのシステムで使用される電気変数の例示的な信号プロファイルである。

特定の詳細事項は、それに限定するのではなく、本開示を完全に理解できるようにする目的で下記の文に記載される。しかしながら、本開示は以下に述べる詳細事項とは異なる他の例示的な実施形態で使用できるものであることは、当業者にとっては明白であろう。例えば、システムの特定の構成および方式は、限定的に理解するのではない下記の文で説明される。

図１は、電流源10としての電圧源と、電力分配器20と、電気消費装置40とを有する電力分配システムを図表形式で示す。電圧源10は、正端子12と負端子14とを有する。電力分配器20は、入力側に正端子22および負端子26を有する。電力分配器20はさらに、出力側に正端子24を有する。電力分配器20は、スイッチングシステム30を有し、システム30を用いて消費装置40をスイッチオンまたはオフにすることができる。スイッチングシステム30は、コントローラ28を有する。コントローラ28は、高次コントローラであってもよい。電気消費装置40は、正端子42および負端子44を有する。

電圧源10の負端子14、電力分配器20の負端子26および消費装置40の負端子44は、それぞれアースまたはグランド50に接続されている。したがって、本事例において電圧源10、電力分配器20および消費装置40の基準電位は同一であり、例えば、グランドまたはアース50となる。

電圧源10は、その正端子12を介して、電力分配器20の入力側にある正端子22に接続される。追加的または代替的に、電流源としての電圧源が電力分配器10の出力側に接続されてもよい。電力分配器20は、その出力側で正端子24を介して電気消費装置40に接続される。一例として１つの消費装置40のみが示されているが、複数の電気消費装置40はこのようにして、例えば、電力分配器20の出力側にあるさらなる正端子（図１では図示せず）を介して、電力分配器20に接続することができる。追加的または代替的に、１つまたは複数の消費装置も、入力側で電力分配器20に接続することができる。スイッチングシステム30は、電気消費装置40のオンオフを切り替えるように構成されている。複数の電気消費装置がある場合、システムは同様に、複数の電気消費装置の各々のオンオフを切り替えるように構成される。スイッチオフができない場合、スイッチングシステム30は、対応する障害メッセージをコントローラ28に供給する。電力分配システムは、特に、安全性に関する要求が高い（および／または信頼性に関する要求が高い）電力分配システムとすることができる。このようなシステムでは、（消費装置40のオンとオフを切り替えるために）使用されるスイッチの機能性を検証できるようにすることが、とりわけ重要となる。

電力源としての電圧源および１つ以上の消費装置も入力側と出力側の両方に配置されると、電力分配器20が双方向に動作できる場合に有利となる。

図２は、図１にある電力分配器20の例示的な構成を示し、電力分配器20は、入力側に正端子22を有する。電力分配器20はさらに、出力側に正端子24を有する。電力分配器はさらに、コントローラ28を有する。図１にある電力分配器の負端子は、簡略化のために図２では示されていない。図２には、図１にあるスイッチングシステム30の例示的な構成が示されている。この例によれば、スイッチングシステム30は、位相発生器32と、第１の半導体スイッチ対34と、第２の半導体スイッチ対36と、決定部38とを有し、決定部38は、例えば２つの比較器を有していてもよい。第１の半導体スイッチ対34および第２の半導体スイッチ対36は、電気消費装置40のオンまたはオフを切り替える役割を果たす。特に、スイッチオフ機能は、信頼性を得るためにモニタされることとなる。第１の半導体スイッチ対34と第２の半導体スイッチ対36は、互いに並列に接続されている。

位相発生器32は、例えば状況毎に生成される制御信号を用いて、第１の半導体スイッチ対34および第２の半導体スイッチ対36を制御する。第１の半導体スイッチ対34は、第１の制御信号によって制御される。第２の半導体スイッチ対36は、第２の制御信号によって制御される。図3aおよび図3bに関連して以下においてより詳細に説明されるように、第１の半導体スイッチ対34に接続される抵抗器にわたる第１の電圧降下のプロファイルが決定される。第２の半導体スイッチ対36に接続された抵抗器にわたる第２の電圧降下のプロファイルがさらに決定される。

決定部38は、第１の半導体スイッチ対34に接続された抵抗器にわたる第１の電圧降下のプロファイルに基づいて、第１の半導体スイッチ対34のスイッチングにおける障害を識別することができる。決定部38は、第２の半導体スイッチ対36に接続された抵抗器にわたる第２の電圧降下のプロファイルに基づいて、第２の半導体スイッチ対36のスイッチングにおける障害を識別することができる。例えば、取得した電圧を、決定部38において基準電圧値と比較することができる。決定部38は、各電圧から出力信号を生成することができる。この出力信号から、第１の半導体スイッチ対34および／または第２の半導体スイッチ対36が所期の通り実際にスイッチを切り替えるのか否か、特に、所期の通りにスイッチを切るまたはスイッチが切れるのか否かを、このような出力信号から推測することができる。スイッチングの障害、特にスイッチオフに関する障害が検出されると、例えば、コントローラ28に通知される。コントローラ28は、例えば高次体として、対応する措置をとることができ、例えば、電気消費装置40自体のスイッチを切るか、電力分配器20との接続を断つか、または消費装置40を安全な状態に移行させるなどの対応策を講じることができる。

図3aは、スイッチングシステム30の具体的な構成、より具体的には、ハードウェア実装形式において採り得る回路を示す。スイッチングシステム30は、位相発生器32を有する。位相発生器32は、クロック信号から第１の制御信号V_phase1および第２の制御信号V_phase2を生成するように構成されている。第１の制御信号V_phase1は、第１のゲートドライバ60aに入力される。第２の制御信号V_phase2は、第２のゲートドライバ60bに入力される。第１のゲートドライバ60aは、第１の半導体スイッチ対34のゲート端子に接続されている。第１の半導体スイッチ対34は２つの半導体スイッチ、すなわち、半導体スイッチ34aと、半導体デバイスの一例として半導体スイッチ34bとを有する。これらは両方とも、図3aの例ではMOSFETの構成を採っているため、以下の記載においてはMOSFET 34aおよびMOSFET 34bと称する。したがって、半導体スイッチ対34は、一例として、図3aとの関連で第１のMOSFET対34aと称する。第２のゲートドライバ60bは、第２の半導体スイッチ対36のゲート端子に接続されている。第２の半導体スイッチ対36は２つの半導体スイッチ、すなわち、半導体スイッチ36aと、半導体デバイスの一例として半導体スイッチ36bとを有する。これらは両方とも、図3aの例ではMOSFETの構成を採っているため、以下の記載においてはMOSFET 36aおよびMOSFET 36bと称する。したがって、半導体スイッチ対36は、一例として、図3aとの関連で第２のMOSFET対36と称する。

第１のMOSFET対34に属するMOSFET 34aのドレイン端子は、スイッチングシステム30に電流を供給する電圧源10に接続される。あるいは、第１のMOSFET対34に属するMOSFET 34aのドレイン端子は、負荷に接続することができる。さらに、電圧源10に加えて、回路の入力側に負荷を設けることができる。この場合、第１のMOSFET対34に属するMOSFET 34aのドレイン端子は、電圧源10および負荷に接続されることになる。

第１のMOSFET対34のMOSFET 34bは、第１のMOSFET対34のMOSFET 34aに逆直列に接続されている。このような特定のMOSFETの場合、逆直列とは、２つのMOSFET 34a、34bが直列に接続されているものの、２つのMOSFET 34a、34bのソース端子が相互に接続されていることを意味する。これによって、２つのMOSFET 34a、34bはこれらの遮断方向、すなわち、MOSFET 34a、34bが遮断する方向が異なることになる。図面では明確にしていないが、MOSFET 34a、34bはそれぞれ、技術的理由から、切替可能なチャネルに並列のいわゆる寄生バルクダイオードを本質的に有する／備えることができる。このようなバルクダイオードは、当該のMOSFET 34a、34bがバルクダイオードの順方向に遮断できるようにすることを防止する。したがって、MOSFET対34は、確実に両方向を遮断する。言い換えれば、MOSFETがただ１つである場合とは異なり、（２つの逆直列MOSFET 34a、34bを有する）MOSFET対34を設けると両方向で遮断が起こるようになる。

第１のMOSFET対34のMOSFET 34aのソース端子は適宜に、第１のMOSFET対34のMOSFET 34bのソース端子に接続される。第１のMOSFET対34のMOSFET 34bのドレイン端子は、可変抵抗器を介して基準電位としてのグランドまたはアースに接続され、この可変抵抗器は、図3aの回路では図１における負荷40を示しているため、同様に参照番号40が付されている。すなわち、図3aでは、第１のMOSFET対34のMOSFET 34bのドレイン端子は、負荷40に接続されている。あるいは、第１のMOSFET対34のMOSFET 34bのドレイン端子を電圧源に接続することができる。さらに、負荷40に加えて、回路の出力側に電圧源を設けることができる。この場合、第１のMOSFET対34のMOSFET 34bのドレイン端子は、負荷40および電圧源に接続されることとなる。特に、自動車アセンブリ用のスイッチングシステムでは、冗長性の理由から、入力側および出力側すなわち両側に、多くの場合で電圧源および負荷の両方が設けられる。

第２のMOSFET対36のMOSFET 36aのドレイン端子は、電圧源10に接続されている。あるいは、第２のMOSFET対36のMOSFET 36aのドレイン端子を負荷に接続してもよい。さらに、電圧源10に加えて、回路の入力側に負荷を設けることができ、この場合、第２のMOSFET対36のMOSFET 36aのドレイン端子は、電圧源10および負荷に接続されることになる。

第２のMOSFET対36のMOSFET 36bは、第２のMOSFET対36のMOSFET 36aに逆直列に接続されている。ここでも、逆直列とは、２つのMOSFET 36a、36bが直列に接続されているが、２つのMOSFET 36a、36bのソース端子が相互に接続されていることを意味する。この場合も、MOSFET対36を形成するMOSFET 36a、36bの逆直列接続によって、それぞれの寄生バルクダイオードに起因する両方向の遮断を保証する。言い換えれば、MOSFETがただ１つの場合とは対照的に、（２つの逆直列MOSFET 36a、36bを有する）MOSFET対36を設けると、両方向で遮断が起こるようになる。

第２のMOSFET対36に属するMOSFET 36aのソース端子は適宜に、第２のMOSFET対36に属するMOSFET 36bのソース端子に接続される。第２のMOSFET対36のMOSFET 36bのドレイン端子は、負荷40（消費装置40ともいう）を介して、基準電位としてのグランドまたはアースに接続されている。すなわち、図3aでは、第２のMOSFET対36に属するMOSFET 36bのドレイン端子が負荷40に接続されている。あるいは、第２のMOSFET対36に属するMOSFET 36aのドレイン端子を電圧源に接続してもよい。さらに、負荷40に加えて、回路の出力側に電圧源を設けることができ、この場合、第２のMOSFET対36に属するMOSFET 36bのドレイン端子を負荷40および電圧源に接続することができる。

図3aには３つの電圧分割回路62、64、66がさらに示され、これらは以下の記載において、略して分圧器62、64、66と称する。分圧器62は基準分圧器62と称してもよく、図3aの例では、ちょうど２つの基準抵抗器62a、62bを有する。図3aの例では、分圧器64はちょうど２つの抵抗器64a、64bを有する。分圧器64の一端は第１のMOSFET対34に属する２つのMOSFET 34a、34bの間に接続、すなわち、第１のMOSFET対34に属するMOSFET 34aと34bのソース端子の結合部に接続されている。分圧器64の他端は、基準電位として接地されている。図3aの例では、分圧器66はちょうど２つの抵抗器66a、66bを有する。分圧器66の一端は第２のMOSFET対36に属する２つのMOSFET 36a、36bの間に接続、すなわち、第２のMOSFET対36に属するMOSFET 36a、36bのソース端子の結合部に接続されている。分圧器66の他端は、基準電位として接地されている。

分圧器62、64、66は、（例えば、図２に示す）決定部38の特定の実装形態の一部として考えることができる。分圧器62の両端間の降下電圧は常に、電圧源10の電圧U1の値に相当する値をとる。したがって、分圧器62の両端間の降下電圧は既知である。抵抗器62a、62bの各々の両端にわたる降下電圧は、抵抗器62a、62bの抵抗値の比から分かる。例えば、抵抗器62a、62bの抵抗値が等しい場合、抵抗器62a、62bの各々の両端にわたる降下電圧は等しく、より正確には、各々の場合、電圧源10の電圧の半分である。一般に、抵抗器62bの両端間の降下電圧は、以下の既知の分圧式を有する。
U_wid62b = U1 * R_wid62b / (R_wid62a + R_wid62b)
ここで、U_wid62bは抵抗器62bの両端間の降下電圧を示し、U1は電圧源10の電圧を示し、R_wid62aは抵抗器62aの抵抗値を示し、R_wid62bは抵抗器62bの抵抗値を示す。

分圧器64の両端間での電圧降下は、第１のMOSFET対34に属するMOSFET 34a、34bの開閉に応じて異なる。第１のMOSFET対34のMOSFET 34a、34bが閉状態にある場合、分圧器64の両端間の降下電圧は、電圧源10の電圧値に相当する値をとる。抵抗器64a、64bの各々の両端にわたる降下電圧は、抵抗器64a、64bの抵抗値の比によって定められる。例えば、抵抗器64a、64bの抵抗値が等しい場合、抵抗器64a、64bの各々の両端間の降下電圧は等しく、より具体的には、第１のMOSFET対34のMOSFET 34aと34bがともに閉じている場合、各々の降下電圧は電圧源10の電圧U1の半分である。第１のMOSFET対34に属するMOSFET 34aと34bがともに開状態にある場合、第１のMOSFET対34のMOSFET 34aの両端間は相対的に大きく電圧降下するため、分圧器64の降下電圧は、MOSFET 34aが閉じている場合よりも著しく低い。MOSFET 34aが開いている場合、分圧器64の両端間における降下電圧は、まさに0Vに近づくか、または0Vになり得る。抵抗器64a、64bの各々の両端間における降下電圧は、抵抗器64aと64bの抵抗値の比によって定められ、この場合も非常に低いか、または少なくとも実質的に0Vでさえある。例えば、抵抗器64a、64bの抵抗値が等しい場合、抵抗器64a、64bの各々の両端間の降下電圧は等しいが、非常に低い。より具体的には、第１のMOSFET対34のうちMOSFET 34aまたは34bが開いている場合、各々の電圧は非常に低く、例えば、少なくとも実質的に0Vである。

分圧器66の両端間での電圧降下は、第２のMOSFET対36に属するMOSFET 36a、36bの開閉に応じて異なる。第２のMOSFET対36のMOSFET 36a、36bが閉状態にある場合、分圧器66の降下電圧は、電圧源10の電圧値に相当する値をとる。抵抗器66a、66bの各々の両端にわたる降下電圧は、抵抗器66a、66bの抵抗値の比によって定められる。例えば、抵抗器66a、66bの抵抗値が等しい場合、抵抗器66a、66bの各々の両端間の降下電圧は等しく、より具体的には、第２のMOSFET対36のMOSFET 36aと36bがともに閉じている場合、各々の降下電圧は電圧源10の電圧U1の半分である。第２のMOSFET対36に属するMOSFET 36aと36bがともに開状態にある場合、第２のMOSFET対36のMOSFET 36aの両端間は相対的に大きく電圧降下するため、分圧器66の降下電圧は、MOSFET 36aが閉じている場合よりも著しく低い。MOSFET 36aが開いている場合、分圧器66の両端間における降下電圧は、まさに0Vに近づくか、または0Vになり得る。抵抗器66a、66bの各々の両端間における降下電圧は、抵抗器66a、66bの抵抗値の比によって定められ、この場合も非常に低いか、または少なくとも実質的に0Vでさえある。例えば、抵抗器66a、66bの抵抗値が等しい場合、抵抗器66a、66bの各々の両端間における降下電圧は等しいが、非常に低い。より具体的には、第２のMOSFET対36のうちMOSFET 36aまたは36bが開いている場合、各々の電圧は非常に低く、例えば、少なくとも実質的に0Vである。

３つの分圧器62、64、66のグランドに接続された抵抗器62b、64b、66bの両端間における降下電圧は、２つの比較器70a、70bに入力される。より具体的には、基準抵抗器62bの両端間で降下する基準電圧V_refが、第１の比較器70aの負（反転）入力部および第２の比較器70bの負（反転）入力部に入力される。さらに、分圧器64が有する抵抗器64bの両端間で降下する電圧V_mos1が、第１の比較器70aの正（非反転）入力部に入力される。また、分圧器66の抵抗器66bの両端間で降下する電圧V_mos2が、第２の比較器70bの正（非反転）入力部に入力される。したがって、第１の比較器70aの負（反転）入力部と第２の比較器70bの負（反転）入力部の両方には、同一の基準電圧V_refが供給される。

図3aに示す例では、比較器70a、70bは非反転比較器の構成を採っている。このような非反転比較器では、基準電圧、すなわち図3aの場合には基準電圧V_refが比較器の反転入力部に接続される。入力信号、ここでは分圧器64の抵抗器64bにわたる電圧V_mos1および分圧器66の抵抗器66bにわたる電圧V_mos2のそれぞれのプロファイルは、それぞれの比較器の非反転入力に接続される。非反転比較器では、入力電圧が基準電圧よりも小さな場合、出力としてデジタル０（LOWレベル）が出力される。これに対して、入力電圧が基準電圧と同一かそれ以上の場合には、デジタル１（HIGHレベル）が出力される。あるいは、図3aに反転比較器を設けることも可能である。比較器70a、70bはそれぞれ、１つまたは複数のオペアンプおよび／または付加コンポーネントから構成することができる。

第１の比較器70aの出力部は、第１のXORゲート72aに接続される。したがって、第１のXORゲート72aは、第１の比較器70aの出力信号V_comp1を第１の入力変数として受信する。第２の比較器70bの出力部は、第２のXORゲート72bに接続される。したがって、第２のXORゲート72bは、第２の比較器70bの出力信号V_comp2を第１の入力変数として受信する。第１のXORゲート72aは、第１の制御信号V_phase1を第２の入力変数として受信する。第２のXORゲート72bは、第２の制御信号V_phase2を第２の入力変数として受信する。これに伴って第１のXORゲート72aは、第１の比較器70aの出力（信号V_comp1）と第１の制御信号V_phase1とのXOR演算を実行する。これに伴って第２のXORゲート72bは、第２の比較器70bの出力（信号V_comp2）と第２の制御信号V_phase2とのXOR演算を実行する。

第１のXORゲート72a（信号V_out1）および第２のXORゲート72b（信号V_out2）の出力は、入力変数としてORゲート74に入力される。したがって、ORゲート74の出力は、第１および第２のXORゲート72a、72bの出力のオーバーレイである。第１のMOSFET対34aおよび／または第２のMOSFET対34bのスイッチングにおける問題または障害は、例えば、ORゲートの出力信号（信号V_out3）から推定することができる。

スイッチングにおける障害の識別性は、ORゲート74の後段に時間遅延素子76を接続することによって向上することができる。これは、いわゆるスパイク（スパイクとは、短いピーク、すなわち、持続時間が予め決められた時間閾値未満であるピークとして理解することができる）を時間遅延器76によって無視することで成し遂げられる。時間遅延素子76は、予め決められた時間閾値を超える持続時間を伴う異常のみを障害として識別することとなる。したがって、時間遅延素子76によって出力される信号を、障害信号V_fehlerと称してもよい。言い換えれば、時間遅延素子76は、特定の長さを超える障害信号または障害信号のピークのみを有効として、すなわち、実在するまたは確実な障害として推定するスイッチオン遅延部と呼ぶことができる。

図3aを参照すると、図２による決定部は、例えば、図3aにおける分圧器62、64、66、比較器70a、70b、XORゲート72a、72b、およびORゲート74によって形成することができる。上述のコンポーネントのうちの１つもしくは複数を省くか、置換するか、および／または、付加コンポーネントを付け足す代替的な実装が可能である。したがって、図3aは、図２のスイッチングシステムのハードウェア実装の一例にすぎないと理解すべきである。

図3bは図3aの特定の構成の変形例、より具体的には、図２のスイッチングシステムのハードウェア実装として採り得る回路の変形例を示す。図3bの変形例は、半導体ダイオード34c、36cがそれぞれ、第１のMOSFET対34のMOSFET 34bに代えて、そして、第２のMOSFET対36のMOSFET 36bに代えて使用される点で、図3aの構成とは異なる。図3bの例では、MOSFET 34bおよびMOSFET 36bがそれぞれ半導体ダイオードに置き換えられている。あるいは、MOSFET 34aおよびMOSFET 36aがそれぞれ、半導体ダイオード34c、36cに置き換えられてもよい。これらを組み合わせても構わない。したがって、図3bでは、図3aのようなMOSFET対は設けられず、半導体デバイス対34、36が設けられる。図3bの半導体デバイス対34、36の各々は、MOSFET 34a、36aおよび半導体ダイオード34b、36bを有する。

比較器70a、70bに入力される電圧値V_ref、V_mos1、V_mos2に関し、図3bにおいては以下のことが当てはまる。

分圧器62の両端間の降下電圧は常に、電圧源10の電圧U1の値に相当する値をとる。したがって、分圧器62の両端間の降下電圧は既知である。抵抗器62a、62bの各々の両端間の降下電圧は、抵抗器62a、62bの抵抗値の比から分かる。例えば、抵抗器62a、62bの抵抗値が等しい場合、抵抗器62a、62bの各々の両端間における降下電圧は等しく、より具体的には、各々が電圧源10の電圧の半分である。

分圧器64の両端間における電圧降下は、第１の半導体デバイス対34に属するMOSFET 34aの開閉に応じて異なる。第１の半導体デバイス対34のMOSFET 34aが閉状態にある場合、分圧器64の両端間の降下電圧は、電圧源10の電圧U1の値に相当する値をとる。抵抗器64a、64bの各々の両端間における降下電圧は、抵抗器64a、64bの抵抗値の比によって定められる。例えば、抵抗器64a、64bの抵抗値が等しい場合、抵抗器64a、64bの各々の両端間の降下電圧は等しく、より具体的には、第１の半導体デバイス対34のMOSFET 34aが閉じている場合、各々の降下電圧は電圧源10の電圧の半分である。第１のMOSFET対34のMOSFET 34aが開状態にある場合、第１のMOSFET対34のMOSFET 34aの両端間は相対的に大きく電圧降下するため、分圧器64の降下電圧は、MOSFET 34aが閉じている場合よりも著しく低い。

MOSFET 34aが開いている場合、分圧器64の両端間は電圧降下して、まさに0Vに近づくか、または0Vになり得る。しかしながら、この値は、分圧器64の方向へ流れる電流によって著しく変化する可能性があるため、測定結果の歪みにつながる可能性がある。開放しているMOSFET 34aは高抵抗であるために、電流は、すべてではないにしても、相当程度が分圧器64を介して流れる。このように流れる電流は、例えば、MOSFET 36aが閉じている径路から生じ得る。追加的または代替的に、このような電流の流れは、負荷40からのリターンフローであってもよい。追加的または代替的に、このように流れる電流は、負荷40に代えてまたは負荷40に加えて出力側に接続される電圧源から生じ得る。半導体ダイオード34aは必要に応じて、MOSFET 34aが開いているときには分圧器64内で半導体ダイオード34cの遮断方向には確実にまたは少なくとも実質的に電流が流れないようにする。抵抗器64a、64bの各々の両端間における降下電圧は、抵抗器64a、64bの抵抗値の比によって定められ、この場合も非常に低いか、または少なくとも実質的に0Vでさえある。例えば、抵抗器64a、64bの抵抗値が等しい場合、抵抗器64a、64bの両端間の降下電圧は等しいが、非常に低い。より具体的には、第１の半導体デバイス対34に属するMOSFET 34aが開いている場合、各々の電圧は非常に低く、例えば、少なくとも実質的に0Vである。

分圧器66の両端間における電圧降下は、第２の半導体デバイス対36に属するMOSFET 36aの閉開に応じて異なる。第２の半導体デバイス対36のMOSFET 36aが閉状態にある場合、分圧器66の両端間の降下電圧は、電圧源10の電圧U1の値に相当する値をとる。抵抗器66a、66bの各々の両端間における降下電圧は、抵抗器66a、66bの抵抗値の比によって定まる。例えば、抵抗器66a、66bの抵抗値が等しい場合、抵抗器66a、66bの各々の両端間における降下電圧は等しく、より具体的には、第２の半導体デバイス対36のMOSFET 36aが閉じている場合、各々の電圧は電圧源10の電圧の半分である。

第２の半導体デバイス対36のMOSFET 36aが開状態である場合、第２の半導体デバイス対36に属するMOSFET 36aの両端間での電圧降下は相対的に大きい。したがって、分圧器66の降下電圧は、MOSFET 36aが閉じている場合よりも著しく低い。MOSFET 36aが開いている場合、分圧器66の両端間での降下電圧は、まさに0Vに近づくか、または0Vになり得る。しかしながら、この値は分圧器66の方向へ流れる電流によって著しく変化する可能性があるため、測定結果の歪みにつながる可能性がある。開放しているMOSFET 36aは高抵抗であるために、電流は、すべてではないにしても、相当程度が分圧器66を介して流れる。このように流れる電流は、例えば、MOSFET 34aが閉じた径路から生じ得る。追加的または代替的に、このような電流の流れは、負荷40からのリターンフローであってもよい。追加的または代替的に、このように流れる電流は、負荷40に代えてまたは負荷40に加えて出力側に接続される電圧源から生じ得る。半導体ダイオード36cは必要に応じて、MOSFET 34aが開いているときに分圧器66内で半導体ダイオード36cの遮断方向には確実にまたは少なくとも実質的に電流が流れないようにする。抵抗器66a、66bの各々の両端間の降下電圧は、抵抗器66a、66bの抵抗値の比によって定められ、この場合も非常に低いか、または少なくとも実質的に0Vでさえある。例えば、抵抗器66a、66bの抵抗値が等しい場合、抵抗器66a、66bの各々の両端間の降下電圧は等しいが、非常に低い。より具体的には、第２の半導体デバイス対36に属するMOSFET 36aが開いている場合、各々の電圧は非常に低く、例えば、少なくとも実質的に0Vである。

図3bの回路の残りの部分は、図3aの回路と一致する。したがって、これに関しては、図3aに関する上記の説明が参照される。

次に、図3aの構成の動作を、図4aおよび4bの例示的な信号プロファイルを参照してより詳細に説明する。本説明は、図3bに関連して上述した相違点を有する図3bの変形例にも同様に適用される。

図4aおよび4bでは、信号プロファイルは、事例ごとに経時的に示されている。各事例の縦軸はそれぞれの電気的変数、例えば電流または電圧を示し、横軸は時間を示す。横軸は、複数の領域（より具体的には９つの領域）に分割され、これらの領域は本願ではタイムスロットZ1～Z9と称する。

本例では、MOSFET 34a、34b、36a、36bはセルフロッキングｎチャネルMOSFETの構成を採っている。したがって、MOSFET 34a、34b、36a、36bが開状態にあり、ゲートとソースの間の電圧が閾値（セルフロッキング、エンリッチメントタイプとも呼ばれる）を超えないときには電流を導通しない。なお、MOSFET 34a、34b、36a、36bが閉状態にあり、ゲートとソースの間の電圧が閾値を超えたときに電流を導通する。閾値は、各事例において、図4aおよび図4bの例として想定されるゲートドライバ60a、60bの出力信号の最大値を下回る。

位相発生器32には、クロック信号V_clockが入力される。このようなクロック信号V_clockの例を図4aに示す。位相発生器32は、クロック信号V_clockから制御信号V_phase1、V_phase2を生成することができる。関連するゲートドライバ60a、60bは、２つの制御信号V_phase1、V_phase2によって制御される。２つの制御信号V_phase1、V_phase2は基本的に同一のプロファイルを有するが、互いに対して所定の量だけオフセットされる。図4aおよび図4bの例示的な信号プロファイルに関連して理解できるように、２つの制御信号V_phase1、V_phase2は、第１のタイムスロットZ1にて約5Vの値で開始する。これは、HIGH（デジタル１）とも称される高電位に相当する。ゲートドライバ60a、60bは、制御信号をMOSFET 34a、34bおよびMOSFET 36a、36bの基準電位に変換する。これにより、一例として、ゲートドライバ60aの出力信号のプロファイルは制御信号V_phase1のプロファイルに対応するが、出力信号の電位は、例えば、制御信号V_phase1と比較して低減されるというように、MOSFET 34a、34bに見合うものと考えられる。さらなる一例として、ゲートドライバ60bの出力信号のプロファイルは制御信号V_phase2のプロファイルに対応するが、出力信号の電位は、例えば、制御信号V_phase2と比較して低減されるというように、MOSFET 36a、36bに見合うものとも考えられる。MOSFET 34a、34bおよびMOSFET 36a、36bはそれぞれ、ゲートとソースの間の電圧が特定の閾値または閾値電圧を超えるとオンに切り替わる。単なる例として、本願では4Vを閾値として挙げることができる。制御信号V_phase1、V_phase2およびゲートドライバ60a、60bの出力信号はHIGHレベルであるため、上述のMOSFET 34a、34b、36a、36bの閾値を超える電圧が、第１のMOSFET対34に属する２つのMOSFET 34a、34bのゲートとソースの間、および第２のMOSFET対36に属する２つのMOSFET 36a、36bのゲートとソースの間に発生する。したがって、第１のMOSFET対34に属するMOSFET 34a、34bと第２のMOSFET対36に属するMOSFET 36a、36bは、ともに閉状態にある。

図3aの例示的な構成に関連して、第１のMOSFET対34のMOSFET 34a、34bが閉じているとともに第２のMOSFET対36のMOSFET 36a、36bが閉じているとき、いずれの分圧器62、64、66でも両端間の降下電圧は、電圧源10の電圧U1に少なくともほぼ一致する。これは、閉じたMOSFETの両端間の降下電圧は、少なくとも実質的に0Vだからである。メッシュ法則に基づくと、基準分圧器62の両端間および分圧器64、66の両端間のいずれにおいても、それぞれの降下電圧は少なくとも実質的に電圧源10の電圧U1であるものと理解できる。図3aで示す例示的な事例では、分圧器62、64、66の抵抗値は、第１のMOSFET対34のMOSFET 34a、34bが閉じられるまたはオンに切り替わるとき、および、第２のMOSFET対36のMOSFET 36a、36bが閉じられるまたはオンに切り替わるとき、抵抗器64b、66bの両端間の降下電圧は、基準抵抗器62bの両端間で降下する電圧V_refよりも（著しく）高くなる。これは例えば、抵抗値64aに対する抵抗値64bの比を抵抗値62aに対する抵抗値62bの比よりも（著しく）大きくし、さらに、抵抗値66aに対する抵抗値66bの比を抵抗値62aに対する抵抗値62bの比よりも（著しく）大きくすることによって成し遂げられる。分圧の法則に基づけば、本事例において抵抗器64b、66bの両端間における降下電圧は、それぞれの分圧器62、64、66では分圧器全体の両端間で同一の電圧U1が降下したとしても、抵抗器62bにわたる基準電圧V_refよりも（著しく）高い。すなわち、MOSFET 34a、34b、36a、36bが閉じているとき、電圧V_mos1は基準電圧V_refよりも（著しく）高く、電圧V_mos2は基準電圧V_refよりも（著しく）高い。比較器70aは、V_mos1、V_refの値を受信し、比較器70bは、V_mos2、V_refの値を入力値として受信する。

しばらくして、第１の制御信号V_phase1は、第１のタイムスロットZ1において時限Tlow1の間、約0Vの電圧に設定される。これは、LOWレベル（デジタル０）とも称される低電位に対応する。この場合、第１のMOSFET対34に属する２つのMOSFET 34a、34bのゲートとソースの間に発生する電圧は、もしあったとしても極めて低いものにすぎず、MOSFET 34a、34bの閾値を下回る。したがって、MOSFET 34a、34bは開状態に変化する。第１のタイムスロットZ1の同一の時限Tlow1の間、第２の制御信号V_phase2はHIGHレベルであり続ける。したがって、第２のMOSFET対36のMOSFET 36a、36bは依然として閉じたままである。第１のMOSFET対34のMOSFET 34a、34bは第１のタイムスロットZ1における第１の時限Tlow1では開いていて、第２のMOSFET対36のMOSFET 36a、36bは第１のタイムスロットZ1における第１の時限Tlow1では閉じている。そのため、分圧器64、66の両端の降下電圧は変わる可能性がある。第２のMOSFET対36のMOSFET 36a、36bは閉じたままなので、分圧器66の両端間の降下電圧は変わらない。すなわち、分圧器66の両端間の降下電圧はそれまで通り、基準分圧器62の両端間の電圧、言わば電圧源10の電圧U1に実質的に相当する。したがって、上記で概説したような分圧器62、64、66の抵抗比を選択した場合、抵抗器66bにおける／わたる電圧V_mos2は、抵抗器62bにおける／わたる基準電圧V_refを（著しく）上回る。

第１のMOSFET対34のMOSFET 34aおよび34bが開スイッチング状態に変わるため、分圧器64の両端間の降下電圧が変わる。MOSFET 34aが開いているとき、MOSFET 34aの両端間の降下電圧は相対的に高い。他方、分圧器64の両端間における電圧は、電圧源の電圧U1よりも著しく低いほんのわずかな電圧に、または少なくとも実質的に0Vの電圧にさえ降下する。その結果としての抵抗器64bの両端間における電圧V_mos1は、抵抗器62bの両端間の基準電圧V_refよりも著しく低く、例えば、少なくとも実質的に0Vである。比較器70aはV_mos1、V_refの値を受信し、比較器70bはV_mos2、V_refの値を入力値として受信する。

制御信号V_phase1の電圧が再びHIGHレベルに上昇すると、MOSFET 34a、34bは再び閉じて、分圧器64の両端の降下電圧は再び電圧源10の電圧U1の値をとることになる。比較器70aはV_mos1、V_refの値を受信し、比較器70bはV_mos2、V_refの値を入力値として受信する。

しばらくして、第２の制御信号V_phase2は、第１のタイムスロットZ2において時限Tlow2の間、約0Vの電圧に設定される。これは、LOWレベル(デジタル０)とも称される低いレベルに相当する。この場合、第２のMOSFET対36に属する２つのMOSFET 36a、36bのゲートとソースの間に発生する電圧は、もしあったとしても極めて低いものにすぎず、MOSFET 36a、36bの閾値を下回る。したがって、MOSFET 36a、36bは開状態に変化する。第２のタイムスロットZ2の同一の時限Tlow2の間、第１の制御信号V_phase1は、HIGHレベルであり続ける。したがって、第１のMOSFET対34のMOSFET 34a、34bは依然として閉じたままである。第２のMOSFET対36のMOSFET 36a、36bは、第２のタイムスロットZ2における第２の時限Tlow2では開いていて、第１のMOSFET対34のMOSFET 34a、34bは第２のタイムスロットZ2における第２の時限Tlow2では閉じている。そのため、分圧器64、66の両端間の降下電圧は変わる可能性がある。第１のMOSFET対34のMOSFET 34a、34bは閉じたままなので、分圧器64の両端間の降下電圧は変わらない。すなわち、分圧器64の両端間の降下電圧はそれまで通り、基準分圧器62の両端間の電圧、言わば電圧源10の電圧U1に実質的に相当する。したがって、上記で概説したような分圧器62、64、66の抵抗比を選択すると、抵抗器64bにおける／わたる電圧V_mos1は、抵抗器62bにおける／わたる基準電圧V_refを（著しく）上回る。

第２のMOSFET対36のMOSFET 36aおよび36bが開スイッチング状態に変わるため、分圧器66の両端間の降下電圧が変わる。MOSFET 36aが開いているとき、MOSFET 36aの両端間の降下電圧は相対的に高い。他方、分圧器66の両端間における電圧は、電圧源の電圧U1よりも著しく低いほんのわずかな電圧に、または少なくとも実質的に0Vの電圧にさえ降下する。その結果としての抵抗器66bの両端間における電圧V_mos2は、抵抗器62bの両端間の基準電圧V_refよりも著しく低く、例えば、少なくとも実質的に0Vである。比較器70aはV_mos1、V_refの値を受信し、比較器70bはV_mos2、V_refの値を入力値として受信する。

制御信号V_phase2の電圧およびゲートドライバ60bの出力信号の電圧が再びHIGHレベルに上昇すると、MOSFET 36a、36bは再び閉じて、分圧器66の両端間の降下電圧は再び電圧源10の電圧U1の値をとることになる。したがって、上記で概説したような分圧器62、64、66の抵抗値を選択すると、抵抗器66bにおける／わたる電圧V_mos2は、抵抗器62bにおける／わたる基準電圧V_refを再び（著しく）上回る。比較器70aはV_mos1、V_refの値を受信し、比較器70bはV_mos2、V_refの値を入力値として受信する。

したがって、分圧器64、66の抵抗器64b、66bにわたる電圧V_mos1、V_mos2のプロファイルは、図4aに例として示されるように、制御信号V_phase1、V_phase2のプロファイルに従って変化する。したがって、比較器70a、70bは、電圧V_ref、V_mos1、V_mos2のプロファイルに応じて異なる入力値を受信する。電圧V_mos2のプロファイルから、第６のタイムスロットZ6から第２のMOSFET対36のスイッチング障害が始まっていることは既に明白になっている。

第１のMOSFET対34に属するMOSFET 34aおよび34bならびに第２のMOSFET対36に属するMOSFET 36aおよび36bがそれぞれ閉状態にある場合、電圧V_mos1、V_mos2の値は、説明したように、基準電圧V_refの値を（著しく）上回る。したがって、比較器70aはその非反転入力部で、その反転入力部で受信する電圧V_refよりも（著しく）高い値を、電圧V_mos1として受信する。こうして比較器70aは、変数V_mos1が基準値V_refに少なくとも等しい、実際にはそれよりも大きいと判定し、したがってHIGHレベル（a 1）を出力する（信号V_comp1を参照）。さらに、比較器70bはその非反転入力部で、その反転入力部で受信する電圧V_refよりも（著しく）高い値を電圧V_mos2として受信する。こうして比較器70bは、変数V_mos2が基準値V_refに少なくとも等しい、実際にはそれよりも大きいと判定し、したがってHIGHレベル（a 1）を出力する（信号V_comp2を参照)。

MOSFET 34aおよび34bが開状態にあり、MOSFET 36aおよび36bが閉状態にある場合（例えば、タイムスロットZ1、Z2、Z4、Z5、Z6、Z8、Z9の時限Tlow1を参照）、抵抗器64bの両端間の電圧V_mos1として少なくとも実質的に0Vの電圧が得られ、抵抗器66bの両端間の電圧V_mos2としては少なくともV_refである最大値が得られる。したがって、第１の比較器70aは、その入力変数V_mos1の値が他の入力変数V_ref（基準変数）の値を下回ると判定し、これに応じてLOWレベル（デジタル０）を出力する（信号V_comp1を参照）。さらに、第２の比較器70bは、その入力変数V_mos2の値が他の入力変数V_ref（基準変数）の値を下回っていないと判定し（値V_mos2は基準変数V_refの値よりも(著しく)大きいため）、これに応じてHIGHレベル（a 1）を出力する（信号V_comp2を参照）。

第１のMOSFET対34のMOSFET 34aおよび34bが閉状態にあり、第２のMOSFET対36のMOSFET 36aおよび36bが開状態にある場合（例えば、第２のタイムスロットZ2、第３のタイムスロットZ3、および第４のタイムスロットZ4における時限Tlow2を参照）、抵抗器66bの両端間の電圧V_mos2は少なくとも実質的に0Vの電圧となり、抵抗器64bの両端間の電圧V_mos1の最大値は基準値V_refを（著しく）上回る。したがって、第１の比較器70aは、その入力変数V_mos1の値が他の入力変数V_ref（基準変数）の値を下回らないと判定し（値V_mos1は基準変数V_refの値よりも(著しく)大きいため）、これに応じてHIGHレベル（デジタル１）を出力する（信号V_comp1を参照）。さらに、第２の比較器70bは、その入力変数V_mos2の値が他の入力変数V_ref（基準変数）の値を下回ると判定し、LOWレベル（a 0）を出力する（信号V_comp2を参照）。

したがって、第１のMOSFET対34のMOSFET 34a、34bが開いているとき、第１の比較器70aの出力信号V_comp1については、第１の制御信号V_phase1がLOWレベルにある時間水準ではほぼ、すなわち、第１のタイムスロットZ1、第２のタイムスロットZ2、第４のタイムスロットZ4、第５のタイムスロットZ5、第６のタイムスロットZ6、第８のタイムスロットZ8および第９のタイムスロットZ9における時限Tlow1の水準ではほぼ、低電位となる。

そして、第１の比較器70aの出力信号V_comp1と第１の制御信号V_phase1は、第１のXORゲート72aで相互比較される。送信時間遅延および／またはスイッチング遅延がない理想的な場合、XORゲート72aは、信号V_comp1とV_phase 1は理想的に一致するため、いかなる差も判定せず、絶えずLOWレベル（デジタル０）を出力する。実際上の非理想的な事例では、第１のXORゲート72aは、送信時間遅延および／またはスイッチング遅延の結果として各比較回で発生した二重ピークを、第１のXORゲート72aの出力変数V_out1として出力する。MOSFET 34a、34bは各時限Tlow1において確実に切り替わるので、このような二重ピークが各時限Tlow1内で発生する。

第２のMOSFET対36のMOSFET 36a、36bが開いているとき、第１の比較器70bの出力信号V_comp2については、第２の制御信号V_phase2がLOWレベルにある時間水準ではほぼ、低電位となる。例えば、MOSFET 36aおよび36bのうち少なくとも一方、一例ではMOSFET 36aはタイムスロットZ2、Z3、Z4では正しくスイッチを切り替える（開く）が、タイムスロットZ6、Z7、Z8ではスイッチを正しく切り替えない（開かない）とすると、そのためにタイムスロットZ2、Z3、Z4において第２の制御信号V_phase2がLOWレベルにある時間水準ではほぼ、第１の比較器70bの出力信号V_comp2は低電位となる。他方、タイムスロットZ6、Z7、Z8では高電位が保たれるが、これは、MOSFET 36aおよび36bのうち少なくとも一方、例えばMOSFET 36aが正しく開かないためである。

そして、第２の比較器70bの出力信号V_comp2と第１の制御信号V_phase2は、第２のXORゲート72bで相互比較される。送信時間遅延および／またはスイッチング遅延がない理想的な場合、XORゲート72bは、信号V_comp2とV_phase2は理想的に一致するため、いかなる差も判定せず、絶えずLOWレベル（デジタル０）を出力する。実際上の非理想的な事例では、第２のXORゲート72bは、送信時間遅延および／またはスイッチング遅延の結果として各比較回で発生した二重ピークを、第２のXORゲート72bの出力変数V_out2として出力する。MOSFET 36a、36bはタイムスロットZ2、Z3、Z4の時限Tlow2において確実に切り替わるので、このような二重ピークがタイムスロットZ2、Z3、Z4における時限Tlow2内で発生する。

一例として、図4aに示すように、第６のタイムスロットZ6、第７のタイムスロットZ7および第８のタイムスロットZ8において、MOSFET 36a、36bのうちの一方、例えばMOSFET 36aは第２の制御信号V_phase2が時限Tlow2においてLOWレベルをとるはずにもかかわらず正しく開かないものとすると、MOSFET 36aは、第６のタイムスロットZ6、第７のタイムスロットZ7および第８のタイムスロットZ8において閉状態をとり続ける。説明したように、本事例で抵抗器62bにわたる基準電圧V_refの値を（著しく）上回る電圧は、電圧V_mos2として抵抗器66bの両端間で降下する。したがって、比較器70a、70bはいずれも、タイムスロットZ6、Z7、Z8におけるTlow2中に、電圧値V_mos1およびV_mos2は基準電圧値V_refに少なくとも一致すること、実際にはこれよりも明らかに高いと判定する。したがって、第１の比較器70aは、その入力変数V_mos1の値が他の入力変数V_ref（基準変数）の値を下回っていないと判定し（値V_mos1は基準変数V_refの値よりも(著しく)大きいため）、これに応じてHIGHレベル（デジタル１）を出力する（信号V_comp1を参照）。さらに、第２の比較器70bは、その入力変数V_mos2の値が他の入力変数V_ref（基準変数）の値を下回っていないと判定し（値V_mos2は基準変数V_refの値よりも(著しく)大きいため）、これに応じてHIGHレベル（デジタル１）を出力する（信号V_comp2を参照）。それゆえ、第６のタイムスロットZ6、第７のタイムスロットZ7および第８のタイムスロットZ8では、比較器70a、70bはいずれも、時限Tlow2中もHIGHレベルの信号V_comp1、V_comp2を出力する。したがって、第２の制御信号V_phase2と第２の比較器70bの出力とのXOR演算は、第６のタイムスロットZ6、第７のタイムスロットZ7、および第８のタイムスロットZ8（V_out2）の時限Tlow2の間はほぼ、（単一の）高電位をとり、二重ピークを発生させない。

第１のXORゲート72aおよび第２のXORゲート72bの出力は、入力変数としてORゲート74に入力される。したがって、ORゲート74の出力は、第１のXORゲート72aおよび第２のXORゲート72bの出力のオーバーレイである。そのため、ORゲート74の出力信号V_out3は、第１のタイムスロットZ1～第５のタイムスロットZ5において、Tlow1およびTlow2の時限中での第１および第２のMOSFET対34、36の開放を表す二重ピークを示し、同様に、第６のタイムスロットZ6、第８のタイムスロットZ8および第９のタイムスロットZ9においてTlow1の時限中での第１のMOSFET対34の開放を表す二重ピークを示している。

２つのXORゲート72a、72bの出力をOR演算するとさらに、第６のタイムスロットZ6、第７のタイムスロットZ7、および第８のタイムスロットZ8において、それぞれ（単一の）ピーク（第６のタイムスロットZ6、第７のタイムスロットZ7、および第８のタイムスロットZ8における時限Tlow2の電位に少なくともほぼ等しい)を生み出す。これにより、ORゲート74の出力信号（V_out3）におけるこのような１つのピーク（各ピーク幅がより小さく送信時間遅延および／またはスイッチング遅延によって生じる二重ピークではない）は、第２のMOSFET対36のMOSFET 36aおよび36bのうちの一方、例えばMOSFET 36aの開放に関する障害を示す。

障害の識別性は、以下の記載では場合により時間遅延素子76と称する時間遅延器を、ORゲート74の後段に接続することによって向上することができる。時間遅延器によれば、予め定めた時間閾値を超える持続時間のピークのみを障害として識別するということになる。第１のタイムスロットZ1ないし第５のタイムスロットZ5（同様に、第６のタイムスロットZ6、第８のタイムスロットZ8および第９のタイムスロットZ9）における二重ピークの持続時間はそれぞれ、時間閾値未満である。したがって、時間遅延素子76の出力部はLOWレベル（信号V_fehlerを参照）を出力する。他方、時限Tlow2における第６のタイムスロットZ6、第７のタイムスロットZ7および第８のタイムスロットZ8におけるピークの持続時間は、時間閾値を上回る。したがって、時間遅延素子76は、第６のタイムスロットZ6、第７のタイムスロットZ7および第８のタイムスロットZ8において少なくとも実質的に時限Tlow2に相当する特定の時間中、HIGHレベル（信号V_fehlerを参照）を出力する。

時間遅延器の特定の実装次第で、時間遅延素子76は、スイッチオン遅延器の構成を採ってもよく、またはスイッチオン遅延を実行してもよい。このような場合、時間遅延素子76は、例えば、時間遅延スイッチオンをさせることができ、または時間遅延を伴うスイッチオンを行なうことができる。時間遅延は、少なくとも、信号Vout_1、Vout_2、Vout_3の二重パルスに属するパルスのうち１つの（時間の観点からの）大きさに一致していてよく、またはその大きさを超えてもよい。その結果、これらの二重パルスの各パルスは除去されるかまたは弱められ、より長いパルス（すなわち、時間遅延よりも大きいか、または二重ピークに属する各ピークの幅よりも幅が大きなパルス）のみが出力され、それぞれは障害信号V_fehlerにおける時間遅延値の分だけ短縮される。これは、有効な障害信号V_fehlerが示されている図4bによって理解することができる。信号V_fehlerでは、障害パルスの立上りエッジは、長いピークの立上りエッジに対して、例えば信号Vout_3におけるスイッチオン遅延量の分だけ、毎回ずらされまたは短縮される（すなわち、少なくとも二重パルスまたは二重ピークのパルス幅の分だけ短縮される）。他方、障害信号V_fehlerのパルスの立下りエッジはスイッチオン遅延のみであり、スイッチオフ遅延ではないので、信号Vout_3の対応するパルスと同時に立ち下がる。これは、障害を有するすべてのタイムスロット、すなわち、Z6、Z7およびZ8に関係する。他方、各二重パルスに属するパルスは、スイッチオン遅延によって抑えられる。これらは、最終的な実際のまたは有効な障害パルスではない。

その結果、時間遅延素子76の出力信号V_fehlerは、MOSFET 34a、34b、36a、36bのうち１つのスイッチングに障害がある場合にのみピークを示す。その一方で、送信時間遅延は抑制される。したがって、時間遅延器76の出力は、障害信号V_fehlerということができる。識別回路によって、障害信号V_fehlerのピークを自動的に識別することができる。ピークおよび制御信号に基づいて、識別回路は、２つのMOSFET対34、36のどちらによるスイッチングが正しく行なわれていないかを直ちに結論付けることができる。MOSFET対36に障害が発生した場合、MOSFET 36a、MOSFET 36b、またはMOSFET 36aと36bの両方が正しくスイッチングしなかったのかについての正確な判定は、図示の回路では不可能であるが、所期の用途には必要ではない。これは、MOSFET 34a、34bまたはMOSFET 36a、36bのうち少なくとも１つが切り替わらない場合、当該のMOSFET対34、36は全体として取り替えられるからである。したがって、障害を迅速に識別することができるだけでなく、当該のコンポーネントを取り替えることや、または障害を解消するための別の対応を迅速に行なうことができる。

図３、図4aおよび図4bは、以下のように概括することができる。図3aの回路では合計４つのMOSFET 34a、34b、36a、36bが例えばパワー半導体の構成を採り、より具体的には、２つのMOSFET対34、36がそれぞれ並列に接続されている。MOSFET対34、36はそれぞれ、２つの逆直列接続されたMOSFET 34a、34b、36a、36bによって形成される。２つのパワー半導体対34、36は、論理装置によってオフとオンに交互に切り替えられる。接続された負荷40へ確実に電力が供給されるようにするために、少なくとも１つのパワー半導体対34、36が常にスイッチオンされなければならない。各パワー半導体対34、36の共通ソース端子にある分圧器64、66をそれぞれ介して、その地点の電圧が測定される（径路分圧器）。回路はさらに、電圧源10（基準分圧器）の側に別の分圧器62を有する。両方のMOSFET対34、36がオンである（閉じている）とき、基準分圧器62の抵抗器62bよりも、分圧器64（径路分圧器）の抵抗器64bおよび分圧器66（径路分圧器）の抵抗器66bで、（著しく）高い電圧が測定される。MOSFET対34、36のうちの一方、より具体的にはMOSFET対34、36に属するMOSFET 34a、34b、36a、36bのうち少なくとも１つがオフに切り替わるとすぐに、当該の分圧器64、66における電圧は0Vの値（または基準分圧器62における電圧よりも少なくとも著しく低い値）に低下する。２つの比較器70a、70bによって、２つの径路分圧器64、66の出力信号が基準分圧器62における電圧値と比較され、比較器70a、70bによってデジタル信号に変換される。したがって、比較器70a、70bの出力における信号波形は、それぞれのMOSFET対34、36を制御する信号シーケンスにほぼ一致する。排他的論理和演算（XOR演算部72a、72b）を用いて、MOSFET対34、36の制御信号を比較器70a、70bの出力信号とそれぞれ比較することによって、MOSFET対34、36のMOSFET 34a、34b、36a、36bが実際にオフに切り替わっているか否かを検出することが可能である。２つのMOSFET対34、36から出力されXORによって組み合わされた２つの信号は、次いで、OR演算部74によって１つの信号に組み合わされ、スイッチオン遅延器76によってフィルタリングされる。スイッチオン遅延器76によれば、信号伝搬時間および／またはスイッチング遅延に起因して診断が不正確になることを防ぐのに有利である。障害信号V_fehlerとして、異常のあるMOSFET対34、36の制御パルスに、（短縮されているが）ほぼ一致するパルスシーケンスが得られる。スイッチオン遅延器76の出力信号V_fehlerは、次いで、高次コントローラ（不図示、図２のコントローラ28を参照）によって読み込まれて処理されても構わない。あるいは、パルスシーケンスは、記憶素子（不図示）によって固定値に変換されてもよい。

上記の概括は同様に図3bの変形例にも当てはまり、この変形例では半導体スイッチのうちの１つが、各事例について半導体ダイオード34cまたは36cによって置き換えられる。図3bの変形例では、単一の半導体スイッチが切り替わらない場合、半導体対は切り替わらない。半導体ダイオード34c、36cによれば、半導体スイッチのスイッチングにおける障害を正しく識別できるようになる。

図２ないし図4bの例示的実施形態の説明では、第１の半導体スイッチ対34および／または第２の半導体スイッチ対36が閉状態から開状態に正しく移行するか否かを識別することについて述べたが、同様に、第１の半導体スイッチ対34および／または第２の半導体スイッチ対36が開状態から閉状態に正しく移行するか否かを信号プロファイルから識別することができる。

第１の半導体スイッチ対34および／または第２の半導体スイッチ対36である非スイッチング状態にある半導体スイッチの識別によれば、簡素で安価なコンポーネントを使用できるようになる。さらに、各例において冗長化目的でさらなる半導体スイッチの直列接続を省くことが可能である。さらに、対の形成により、回路は双方向的に切り替えることができる。すなわち、負荷は入力側および出力側でオフに切り替えることができる。回路はさらに、複数の電流測定なしで、すなわち低損失で効率的に作動する。必要な安全目標を達成するために、回路は、複数のMOSFETを直列接続することなくさらなる処理を行なう。

図２ないし図4bの例示的実施形態の説明を通して第１の半導体スイッチ対34および第２の半導体スイッチ対36のみを参照しているが、概してこれらの例示的実施形態および本発明は、並列に接続されたちょうど２つの半導体スイッチ対34、36に限定されるものではない。３つ以上の半導体スイッチ対を設けることもできる。したがって、纏めると、少なくとも２つの半導体スイッチ対34、36を設けることができ、並列に接続されたこれらの少なくとも２つの半導体スイッチ対34、36から、少なくとも１つの非スイッチング状態にある半導体スイッチ対を識別することができる。

少なくとも第３の半導体スイッチ対を第１の半導体スイッチ対34および第２の半導体スイッチ対36と並列に接続する利点について、少なくとも第３の半導体スイッチ対を不図示にしている図3aないし図4bを参照して説明する。

上述したように、第１のタイムスロットZ1において、第１の半導体スイッチ対34は、第１の制御信号V_phase1が時限Tlow1においてLOWレベルをとる場合に開放される。時限Tlow1が経過した後、第１の制御信号V_phase1は再びHIGHレベルをとる。この場合、第１の半導体スイッチ対34は再び閉じる。しかしながら、第１の半導体スイッチ対34に属する半導体34a、34bのうちの少なくとも１つに異常がある場合には、第１の半導体スイッチ対34に属する半導体34a、34bのうちの少なくとも１つは開いたままとなる、すなわち、第１の制御信号V_phase1が再びHIGHレベルをとったとしても閉じなくなる。説明したように、第２の半導体スイッチ対36は、第２の制御信号が時限Tlow2ではLOWレベルをとるため、第２のタイムスロットZ2では時限Tlow2の間中開いている。その結果、時限Tlow2の間中、第１の半導体スイッチ対34は（実際には閉じるべきであっても、半導体34a、34bのうち少なくとも一方はもはや閉じないために）開いていて、さらに第２の半導体スイッチ対36も（第２の制御信号V_phase2はLOWレベルをとるために）開いている。したがって、負荷は、タイムスロットZ2内の時限Tlow2中、電源から（一時的に）完全に断ち切られる。

他方、少なくとも第３の半導体スイッチ対が並列に接続されている場合、このような第３の半導体スイッチ対によって、正しくスイッチされたとすれば、一種の緊急操作を実現することができる。これは、少なくとも第３の半導体スイッチ対は、時限Tlow2の間に、時限Tlow2の間中HIGHレベルをとる少なくとも第３の制御信号によって、時限Tlow2の間中は閉状態をとるからである。その結果、負荷はシステムおよび電流源から断ち切られず、したがってスイッチオフされない。

第２の半導体スイッチは、開かせた／開いたスイッチング状態および閉じたスイッチング状態をとることができる。第２の半導体スイッチは第２の制御信号によって、開スイッチング状態から閉スイッチング状態に、またその逆に移行することができる。このために、第２の制御信号は、第２の半導体スイッチの端子、例えば（電界効果トランジスタの場合）ゲート端子に印加され得る。

電圧源10は、その正端子12を介して、電力分配器20の入力側にある正端子22に接続される。追加的または代替的に、電流源としての電圧源が電力分配器20の出力側に接続されてもよい。電力分配器20は、その出力側で正端子24を介して電気消費装置40に接続される。
一例として１つの消費装置40のみが示されているが、複数の電気消費装置40はこのようにして、例えば、電力分配器20の出力側にあるさらなる正端子（図１では図示せず）を介して、電力分配器20に接続することができる。追加的または代替的に、１つまたは複数の消費装置も、入力側で電力分配器20に接続することができる。スイッチングシステム30は、電気消費装置40のオンオフを切り替えるように構成されている。複数の電気消費装置がある場合、システムは同様に、複数の電気消費装置の各々のオンオフを切り替えるように構成される。スイッチオフができない場合、スイッチングシステム30は、対応する障害メッセージをコントローラ28に供給する。電力分配システムは、特に、安全性に関する要求が高い（および／または信頼性に関する要求が高い）電力分配システムとすることができる。このようなシステムでは、（消費装置40のオンとオフを切り替えるために）使用されるスイッチの機能性を検証できるようにすることが、とりわけ重要となる。

図3bは図3aの特定の構成の変形例、より具体的には、図２のスイッチングシステムのハードウェア実装として採り得る回路の変形例を示す。図3bの変形例は、半導体ダイオード34c、36cがそれぞれ、第１のMOSFET対34のMOSFET 34bに代えて、そして、第２のMOSFET対36のMOSFET 36bに代えて使用される点で、図3aの構成とは異なる。図3bの例では、MOSFET 34bおよびMOSFET 36bがそれぞれ半導体ダイオードに置き換えられている。あるいは、MOSFET 34aおよびMOSFET 36aがそれぞれ、半導体ダイオード34c、36cに置き換えられてもよい。これらを組み合わせても構わない。したがって、図3bでは、図3aのようなMOSFET対は設けられず、半導体デバイス対34、36が設けられる。図3bの半導体デバイス対34、36の各々は、MOSFET 34a、36aおよび半導体ダイオード34c、36cを有する。

しばらくして、第２の制御信号V_phase2は、第２のタイムスロットZ2において時限Tlow2の間、約0Vの電圧に設定される。これは、LOWレベル(デジタル０)とも称される低いレベルに相当する。この場合、第２のMOSFET対36に属する２つのMOSFET 36a、36bのゲートとソースの間に発生する電圧は、もしあったとしても極めて低いものにすぎず、MOSFET 36a、36bの閾値を下回る。したがって、MOSFET 36a、36bは開状態に変化する。第２のタイムスロットZ2の同一の時限Tlow2の間、第１の制御信号V_phase1は、HIGHレベルであり続ける。したがって、第１のMOSFET対34のMOSFET 34a、34bは依然として閉じたままである。
第２のMOSFET対36のMOSFET 36a、36bは、第２のタイムスロットZ2における第２の時限Tlow2では開いていて、第１のMOSFET対34のMOSFET 34a、34bは第２のタイムスロットZ2における第２の時限Tlow2では閉じている。そのため、分圧器64、66の両端間の降下電圧は変わる可能性がある。第１のMOSFET対34のMOSFET 34a、34bは閉じたままなので、分圧器64の両端間の降下電圧は変わらない。すなわち、分圧器64の両端間の降下電圧はそれまで通り、基準分圧器62の両端間の電圧、言わば電圧源10の電圧U1に実質的に相当する。したがって、上記で概説したような分圧器62、64、66の抵抗比を選択すると、抵抗器64bにおける／わたる電圧V_mos1は、抵抗器62bにおける／わたる基準電圧V_refを（著しく）上回る。

第２のMOSFET対36のMOSFET 36a、36bが開いているとき、第２の比較器70bの出力信号V_comp2については、第２の制御信号V_phase2がLOWレベルにある時間水準ではほぼ、低電位となる。例えば、MOSFET 36aおよび36bのうち少なくとも一方、一例ではMOSFET 36aはタイムスロットZ2、Z3、Z4では正しくスイッチを切り替える（開く）が、タイムスロットZ6、Z7、Z8ではスイッチを正しく切り替えない（開かない）とすると、そのためにタイムスロットZ2、Z3、Z4において第２の制御信号V_phase2がLOWレベルにある時間水準ではほぼ、第２の比較器70bの出力信号V_comp2は低電位となる。他方、タイムスロットZ6、Z7、Z8では高電位が保たれるが、これは、MOSFET 36aおよび36bのうち少なくとも一方、例えばMOSFET 36aが正しく開かないためである。

そして、第２の比較器70bの出力信号V_comp2と第２の制御信号V_phase2は、第２のXORゲート72bで相互比較される。送信時間遅延および／またはスイッチング遅延がない理想的な場合、XORゲート72bは、信号V_comp2とV_phase2は理想的に一致するため、いかなる差も判定せず、絶えずLOWレベル（デジタル０）を出力する。実際上の非理想的な事例では、第２のXORゲート72bは、送信時間遅延および／またはスイッチング遅延の結果として各比較回で発生した二重ピークを、第２のXORゲート72bの出力変数V_out2として出力する。MOSFET 36a、36bはタイムスロットZ2、Z3、Z4の時限Tlow2において確実に切り替わるので、このような二重ピークがタイムスロットZ2、Z3、Z4における時限Tlow2内で発生する。

時間遅延器の特定の実装次第で、時間遅延素子76は、スイッチオン遅延器の構成を採ってもよく、またはスイッチオン遅延を実行してもよい。このような場合、時間遅延素子76は、例えば、時間遅延スイッチオンをさせることができ、または時間遅延を伴うスイッチオンを行なうことができる。時間遅延は、少なくとも、信号V_out1、V_out2、V_out3の二重パルスに属するパルスのうち１つの（時間の観点からの）大きさに一致していてよく、またはその大きさを超えてもよい。その結果、これらの二重パルスの各パルスは除去されるかまたは弱められ、より長いパルス（すなわち、時間遅延よりも大きいか、または二重ピークに属する各ピークの幅よりも幅が大きなパルス）のみが出力され、それぞれは障害信号V_fehlerにおける時間遅延値の分だけ短縮される。これは、有効な障害信号V_fehlerが示されている図4bによって理解することができる。信号V_fehlerでは、障害パルスの立上りエッジは、長いピークの立上りエッジに対して、例えば信号V_out3におけるスイッチオン遅延量の分だけ、毎回ずらされまたは短縮される（すなわち、少なくとも二重パルスまたは二重ピークのパルス幅の分だけ短縮される）。他方、障害信号V_fehlerのパルスの立下りエッジはスイッチオン遅延のみであり、スイッチオフ遅延ではないので、信号V_out3の対応するパルスと同時に立ち下がる。これは、障害を有するすべてのタイムスロット、すなわち、Z6、Z7およびZ8に関係する。他方、各二重パルスに属するパルスは、スイッチオン遅延によって抑えられる。これらは、最終的な実際のまたは有効な障害パルスではない。

Claims (10)

1. 非スイッチング状態にある半導体スイッチの識別システムであって、該システムは、
   第１の制御信号によって制御可能な第１の半導体スイッチと、電流を少なくとも一方向には通過させないように構成および配置されている第１の半導体デバイスと、
   第２の制御信号によって制御可能であり第１の半導体スイッチと並列に接続された第２の半導体スイッチと、電流を少なくとも一方向には通過させないように構成および配置されている第２の半導体デバイスと、
   その一端は第１の半導体スイッチと第１の半導体デバイスの間に接続され、その他端は基準電位、例えば、グランドに接続された第１の抵抗器と、
   その一端は第２の半導体スイッチと第２の半導体デバイスの間に接続され、その他端は前記基準電位、例えば、グランドに接続された第２の抵抗器と、
   第１の抵抗器にわたる第１の電圧降下のプロファイルに基づいて、第１の半導体スイッチが切り替わっていないか否かを識別し、さらに、第２の抵抗器にわたる第２の電圧降下のプロファイルに基づいて、第２の半導体スイッチが切り替わっていないか否かを識別するように構成されている決定部とを備えるシステム。
2. 請求項１に記載のシステムであって、
   第１の半導体デバイスは第１の半導体ダイオードの構成を採り、第１の半導体ダイオードは第１の半導体スイッチが開状態にあるときに第１の抵抗器を用いた径路を形成するように配置され、さらに、第１の半導体ダイオードは、第１の半導体スイッチが前記開状態にあるときに形成された前記径路を電流が流れることを防ぐように構成され、および／または、
   第２の半導体デバイスは第２の半導体ダイオードの構成を採り、第２の半導体ダイオードは第２の半導体スイッチが開状態にあるときに第２の抵抗器を用いた径路を形成するように配置され、さらに、前記半導体ダイオードは、第２の半導体スイッチが前記開状態にあるときに形成された前記径路を電流が流れることを防ぐように構成されているシステム。
3. 請求項１に記載のシステムであって、
   第１の半導体デバイスは、第１の半導体スイッチに逆直列接続された半導体スイッチの構成を採り、および／または、
   第２の半導体デバイスは、第２の半導体スイッチに逆直列接続された半導体スイッチの構成を採っているシステム。
4. 請求項１ないし３のいずれか一項に記載のシステムであって、該システムは、
   第１の抵抗器と少なくとも１つの付加抵抗器とを有する第１の分圧回路を有し、第１の分圧回路の一端は第１の半導体スイッチと第１の半導体デバイスの間に接続され、第１の分圧回路の他端は前記基準電位、例えばグランドに接続され、および／または、
   第２の抵抗器と少なくとも１つの付加抵抗器とを有する第２の分圧回路を有し、第２の分圧回路の一端は第２の半導体スイッチと第２の半導体デバイスの間に接続され、第２の分圧回路の他端は前記基準電位、例えばグランドに接続されているシステム。
5. 請求項１ないし４のいずれか一項に記載のシステムであって、前記決定部は、
   第１の電圧のプロファイルを基準抵抗器にわたって降下する基準電圧のプロファイルと比較することによって、第１の比較プロファイルを定めるように構成されている第１の比較コンポーネント、例えば、第１の比較器と、
   第２の電圧のプロファイルを前記基準抵抗器にわたって降下する前記基準電圧のプロファイルと比較することによって、第２の比較プロファイルを定めるように構成されている第２の比較コンポーネント、例えば、第２の比較器とを有するシステム。
6. 請求項５に記載のシステムであって、該システムは、前記基準抵抗器と少なくとも１つの付加抵抗器とを含む基準分圧器を有するシステム。
7. 請求項５または６に記載のシステムであって、前記決定部は、
   第１の論理コンポーネント、例えば、XORゲートを有し、第１の論理コンポーネントは、第１の比較プロファイルを第１の制御信号と組み合わせることによって第１の論理信号を決定するように構成され、および／または、
   第２の論理コンポーネント、例えば、XORゲートを有し、第２の論理コンポーネントは、第２の比較プロファイルを第２の制御信号と組み合わせることによって第２の論理信号を決定するように構成されているシステム。
8. 請求項７に記載のシステムであって、前記決定部は第３の論理コンポーネント、例えば、ORゲートを有し、第３の論理コンポーネントは、第１の論理信号を第２の論理信号と組み合わせることによって出力信号を決定するように構成されているシステム。
9. 請求項１ないし８のいずれか一項に記載のシステムであって、該システムはさらに、スイッチオン遅延を適用することによって障害信号を定めるように構成されている遅延素子を有するシステム。
10. 非スイッチング状態にある半導体スイッチの識別方法であって、該方法は、
    第１の半導体スイッチを第１の制御信号によって制御し、
    第１の半導体スイッチと並列に接続された第２の半導体スイッチを第２の制御信号によって制御し、
    第１の抵抗器にわたる第１の電圧降下のプロファイルに基づいて第１の半導体スイッチが切り替わらないか否かを識別し、ここで、第１の抵抗器の一端は第１の半導体スイッチと第１の半導体デバイスの間に接続され、第１の抵抗器の他端は基準電位、例えばグランドに接続され、第１の半導体デバイスは、少なくとも一方向に第１の半導体デバイスを流れる電流を防止するように構成および配置され、
    第２の抵抗器にわたる第２の電圧降下のプロファイルに基づいて第２の半導体スイッチが切り替わらないか否かを識別し、ここで、第２の抵抗器の一端は第２の半導体スイッチと第２の半導体デバイスの間に接続され、第２の抵抗器の他端は基準電位、例えばグランドに接続され、第２の半導体デバイスは少なくとも一方向に電流が通過することを防ぐように構成および配置されている方法。

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