JP2023509857A - メモリ物理層内のコアロジックに対する電力動作状態 - Google Patents

Abstract

電子デバイスは、メモリ回路と、メモリ機能ブロックの動作を制御するコアロジックを有するメモリ物理層（ＰＨＹ）機能ブロックと、を含むメモリ機能ブロックと、メモリＰＨＹ電圧レギュレータと、システム電圧レギュレータと、コントローラと、を有する。電子デバイスは、メモリＰＨＹ電圧レギュレータの出力に結合された入力を有するスイッチと、システム電圧レギュレータの出力に結合された別の入力と、コアロジックの電源入力に結合された出力と、を含む。コントローラは、メモリＰＨＹ電圧レギュレータからコアロジックに全電力動作状態で電力が供給されるように、スイッチを設定する。コントローラは、システム電圧レギュレータからコアロジックに１つ以上の低電力動作状態で電力が供給されるように、スイッチを設定する。【選択図】図５

Description

多くの電子デバイスについて、特にバッテリーから供給される電力を使用して動作する電子デバイスについては、電力消費は重要な懸念事項である。したがって、一部の電子デバイスは、動作中に電子デバイスが電力を節約するのを支援するために使用される低電力動作状態をサポートする。例えば、一部の電子デバイスは、電子デバイス内の回路（例えば、集積回路、ディスクリートコンポーネント等）に提供される電圧が、全電力動作状態において回路に提供される電圧と比較して低減される、少なくとも１つの低電力動作状態をサポートする。電力消費は、回路で使用される電圧に比例するので、少なくとも１つの低電力動作状態で電圧を低減することは、こうした電子デバイスによって消費される電力を低減する効果を有する。他の例として、電子デバイスは、電力を節約するために、電流、クロック周波数の制御、動作速度等の動作パラメータが、単独で又は相互の（及び／又は電圧との）組み合わせで低減される低電力動作状態をサポートすることができる。

低電力動作状態は、電子デバイスが電力を節約するのを補助する上で有益であるが、低電力動作状態は、それ自体の非効率性と関連付けられる可能性がある。例えば、電子デバイス内の他の回路に電力を供給する電力回路は、他の回路に対して最大電力負荷において効果的に動作するように設計及び提供されている場合があり、より低電力動作状態では非効率的に動作する場合がある。例えば、最大電力負荷用に提供されているが、比較的高い入力電圧を低電力動作状態の回路に提供されるより低い電圧に低減するためにも使用される電圧レギュレータは、それ自体が低電力において顕著な電力損失を経験する場合がある。別の例として、低電力状態に入ること及び低電力状態から出ることは、比較的遅い可能性があり及び／又は著しい労力が必要であり、これは、動作状態間の移行において望ましくない遅延につながる可能性がある。例えば、電子デバイスは、低電力動作状態で所定の電圧を下回る電圧に低減する前に電子デバイスを動作状態で保管し、その後、より高い電力が供給される動作状態で動作を再開する前に動作状態を復元する必要がある場合がある。

いくつかの実施形態における、電子デバイスを示すブロック図である。 いくつかの実施形態による、電子デバイス内の電圧レギュレータを示すブロック図である。 いくつかの実施形態による、コントローラ、スイッチ及びメモリ物理層（ＰＨＹ）コアロジックを示すブロック図である。 いくつかの実施形態による、いくつかの動作状態及び動作状態間の移行を示す状態図である。 いくつかの実施形態による、メモリＰＨＹコアロジックにおける動作状態を設定するためのプロセスを示すフローチャートである。 いくつかの実施形態による、メモリＰＨＹコアロジックが動作する動作状態を決定するためのプロセスを示すフローチャートである。

図面及び説明の全体を通じて、同一の符号は同一の図の要素を指す。

以下の説明は、全ての当業者が、記載された実施形態を生成及び使用することを可能にするために提示され、また特定の用途及びその要件に照らして提供される。記載された実施形態に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義される一般的原理は、他の実施形態及び用途に適用されてもよい。したがって、記載された実施形態は、示した実施形態に限定されず、本明細書で開示される原理及び特徴と一致する最も広い範囲が与えられるべきである。

（用語）
以下の説明では、様々な用語は、実施形態を説明するために使用される。以下は簡略化されたものであり、これらの用語の１つの概要である。この用語は、明確及び簡潔にするために、本明細書に列挙されない重要な追加の態様を有してもよく、ひいては、説明は、用語を限定することが意図されないことに留意されたい。

機能ブロック：機能ブロックは、集積回路要素／回路、ディスクリート回路要素／回路等の１つ以上の相互に関連する回路要素のグループ、集合及び／又はセットを指す。回路要素は、回路要素が少なくとも１つの属性を共有するという点で「相互に関連」している。例えば、相互に関連する回路要素は、特定の集積回路チップ、基板、回路基板、又は、その一部に対し、その中に含まれ、その上に組み立てられ、又は、別の方法で連結されてもよく、所定の機能（計算又は処理機能、メモリ機能等）の実施に関与してもよく、共通の制御要素及び／又は共通クロック等によって制御されてもよい。機能ブロックは、単一の回路要素（例えば、単一の集積回路論理ゲート又はディスクリート回路要素）から数百万又は数十億の回路要素（例えば、集積回路メモリ）までの任意の数の回路要素を有する回路を含むことができる。

（概要）
説明する実施形態では、電子デバイスには、ファブリック（例えば、１つ以上のバス、相互接続、ネットワーク等）を介して通信可能に連結される処理サブシステム、ディスプレイサブシステム、メディア処理サブシステム及びメモリサブシステム等のサブシステムが含まれる。メモリサブシステムには、データのコピー（例えば、計算動作、命令、制御、又は構成値等からの入力又は結果）を格納するためのメモリ回路、及び、メモリ内に格納されたデータにアクセスするためのメモリ物理層（ＰＨＹ）回路が含まれる。メモリＰＨＹには、メモリへのアクセスを管理するだけでなく、メモリサブシステム内の他の動作を制御するコアロジック回路が含まれる。電子デバイスには、電子デバイス内のサブシステムに電力を供給するいくつかの電圧レギュレータも含まれる。電圧レギュレータには、メディア処理サブシステム、ディスプレイサブシステム及びファブリックの少なくとも一部に電力を供給するシステム電圧レギュレータと、メモリサブシステムに電力を供給するメモリＰＨＹ電圧レギュレータと、が含まれる。説明する実施形態では、システム電圧レギュレータ及びメモリＰＨＹ電圧レギュレータは、コアロジックに対して対応する動作状態でコアロジックへと電力を供給するために選択的に使用される。

説明する実施形態では、電子デバイスは、メモリＰＨＹ内のコアロジックに対するいくつかの動作状態をサポートする。動作状態には、全電力動作状態及びいくつかの低電力動作状態が含まれ、動作状態の各々により、電力はコアロジックへと供給されるそれぞれの異なる電圧と関連付けられる。一般的に、全電力動作状態の場合、コアロジックには電力が全電力電圧で供給され、したがって典型的な動作又は通常な動作をする（すなわち、電圧レベルの低減による性能の低減を有しない）。低電力動作状態のそれぞれに対して、コアロジックにはそれぞれの低減された電圧レベルで電力が提供され、したがって対応する低下した性能で動作する。

いくつかの実施形態では、メモリＰＨＹ内のコアロジックに対する全電力動作状態については、コアロジックには、メモリＰＨＹ内（又は電子デバイス内の何れか）のローカル低ドロップアウト（ＬＤＯ）電圧レギュレータを介してメモリＰＨＹ電圧レギュレータによって電力が供給される。メモリ回路及びメモリＰＨＹ内の入力出力（ＩＯ）回路にも電力を供給するメモリＰＨＹ電圧レギュレータは、より高い電圧で（例えば、メモリ回路及びＩＯ回路を動作するのに十分な電圧で）電力を供給する。ＬＤＯは、メモリＰＨＹ電圧レギュレータの電力出力を受容し、そしてコアロジックに全電力電圧（例えば、０．６Ｖ又は別の電圧）で電力を供給する。メモリＰＨＹ内のコアロジックに対する低電力動作状態については、コアロジックにはシステム電圧レギュレータから電力が供給される。低電力動作状態では、電力はシステム電圧レギュレータから直接コアロジックに供給され、ローカルＬＤＯ電圧レギュレータがバイパスされる（そして場合によっては電源を切る）。ディスプレイサブシステム及びメディア処理サブシステムにも電力を供給するシステム電圧レギュレータは、アクティビティ及び／又は電子デバイス若しくはその内部の機能ブロックのビジー状態に関連する基準に基づいて様々な電圧レベルで電力を供給する。

いくつかの実施形態では、低電力動作状態は、「低アクティビティ」動作状態を含み、その間、システム電圧レギュレータは、全電力電圧より低い低アクティビティ電圧（例えば、０．５Ｖ又は別の電圧）でコアロジックへと電力を供給する。低アクティビティ電圧は、コアロジック内の回路が制限された動作を継続するのに十分であるが、コアロジックが対応する性能の低減を経験するのに十分なほど低い（例えば、全電力動作状態におけるよりゆっくりと動作を実行する）。また、低電力動作状態は、「保持」動作状態を含み、その間、システム電圧レギュレータは、低アクティビティ電圧より低い電圧（例えば、０．４Ｖ又は別の電圧）でコアロジックへと電力を供給する。保持電圧は、コアロジック内の回路が確実な動作を継続するためには不十分であるが、コアロジック内の回路に対する状態情報を保持するためには十分である。低電力動作状態には、「電源オフ」動作状態がさらに含まれ、その間は、システム電圧レギュレータはコアロジックに如何なる電力も供給しない。

説明する実施形態では、メモリＰＨＹ内のコアロジックは、電圧レギュレータから電力を受容し、電子デバイスは、その電圧レギュレータを制御するために使用される２入力１出力スイッチ回路を含む。スイッチの第１の入力は、メモリＰＨＹ電圧レギュレータの電源出力に連結され、スイッチの第２の入力は、システム電圧レギュレータの電力出力に連結され、スイッチの出力は、コアロジックの電源入力に連結される。全電力動作状態については、メモリＰＨＹ電圧レギュレータがローカルＬＤＯを介してコアロジックへと電力を供給するように、電子デバイス内のコントローラがスイッチを設定する。低アクティビティ状態、保持状態及び電力オフ状態については、コントローラは、システム電圧レギュレータが電力をコアロジックへと供給するようにスイッチを設定する。

いくつかの実施形態では、電子デバイス内のコントローラは、コアロジックのメモリアクセスアクティビティ及びビジー状態／アイドル状態をモニタし、メモリアクセスアクティビティの速度及び／又はコアロジックに対するアイドル状態の期間の長さに基づいてコアロジックの動作状態を設定する。これらの実施形態では、コントローラは、電子デバイスにおけるメモリアクセスアクティビティをモニタし、そしてメモリアクセスアクティビティが速度閾値を上回る場合（例えば、過去Ｍミリ秒においてＮ回のメモリアクセス等）、全電力動作状態に対してメモリＰＨＹ電圧レギュレータがコアロジックへと電力を供給するようにスイッチを設定する。一方で、コントローラは、メモリアクセスアクティビティが速度閾値を下回る場合、システム電圧レギュレータが、低電力動作状態のうち１つの状態でコアロジックへと電力を供給するように、スイッチを設定する。

いくつかの実施形態では、低電力動作状態に関して、メモリアクセスアクティビティが速度閾値を下回っているが、少なくともいくらかのメモリアクセスアクティビティがある限り、コントローラは、メモリＰＨＹ内のコアロジックを低アクティビティ動作に維持する。この場合、コントローラ（又は電子デバイス内の別のエンティティ）は、システム電圧レギュレータを設定して、コアロジックへと低アクティビティ電圧で電力を供給する。しかしながら、メモリアクセスアクティビティがない場合、コントローラは、コアロジックのアイドル状態に基づいて、保持動作状態又は電源オフ動作状態のうち何れかでコアロジックを設定する。より具体的には、コントローラは、コアロジックがアイドル状態である期間、すなわち、割り込みの処理等の１つ以上の特定のアクティビティを実行していない期間をモニタする。コアロジックが時間閾値より長さが短いアイドル期間を経験する場合、コントローラは、システム電圧レギュレータを設定して、コアロジックへと保持動作状態における保持電圧で電力を供給する。コアロジックが、長さが時間閾値より長いアイドル期間を経験する場合、コントローラは、システム電圧レギュレータを設定して、電源オフ動作状態でコアロジックに如何なる電力も供給しない。いくつかの実施形態では、電源オフ動作状態を使用することは、コアロジック動作状態情報（例えば、レジスタ値等）をメモリ（例えば、メモリＰＨＹ内の状態メモリ）に保存し、その後、電源オフ動作状態以外の動作状態で後続の動作を開始する前に、コアロジック動作状態情報をメモリからコアロジックへと復元することに留意されたい。

いくつかの実施形態では、コントローラは、コントローラがメモリＰＨＹ内のコアロジックに対する動作状態を切り替える速度を制限する１つ以上の動作状態変化制限機構を含む。例えば、コントローラは、以前の動作状態切り替え（例えば、全電力動作状態から低アクティビティ動作状態へ等）の記録を維持し、その記録を使用して、動作状態を切り替える速度を決定してもよい。コントローラは、記録に基づいて一部又は全てのスイッチを制限してもよい。例えば、動作状態切り替え速度が閾値より高い場合、コントローラは、（コアロジックをより低い電力動作状態に自動的に切り替えるのではなく）より高い電力動作状態にコアロジックを優先的に維持してもよい。別の例として、コントローラは、コアロジックに対する動作状態を切り替えるかどうかを決定するために、瞬時のメモリアクセスアクティビティレベル及び／又はコアロジックのアイドル期間の長さではなく、メモリアクセスアクティビティレベルの平均、最高／最低若しくは他の値、及び／又は、いくつかの指定された時間にわたるコアロジックのアイドル期間の長さを使用してもよい。

メモリＰＨＹ内のコアロジックに対して全電力及び低電力動作状態を使用することによって、説明する実施形態は、メモリアクセスアクティビティ及び／又はコアロジックのアイドル期間に基づいてコアロジックが適切な動作状態にあることを確実にする。これは、可能な場合に電力を節約するのに役立つが、コアロジック、ひいてはメモリサブシステムがメモリアクセス要求に適切に応答することも確実にする。それぞれの全電力動作状態及び低電力動作状態でコアロジックに電力を供給するためにメモリＰＨＹ電圧レギュレータ及びシステム電圧レギュレータの組み合わせを使用することによって、説明する実施形態は、電子デバイスにおける電力のより効率的な使用（例えば、より低い動的電力損失等）を可能にする。したがって、電子デバイスは、比較的応答性が高いままだが、電力の不必要な消費を回避し、これは、電子デバイスに対するユーザーのより高い満足につながる。

（電子デバイス）
図１は、いくつかの実施形態による、電子デバイス１００を示すブロック図である。図１で見ることができるように、電子デバイス１００は、処理サブシステム１０２と、グラフィックス処理サブシステム１０４と、ディスプレイサブシステム１０６と、メディア処理サブシステム１０８と、メモリサブシステム１１０と、ファブリックサブシステム１１４と、を含む。概して、処理サブシステム１０２、グラフィックス処理サブシステム１０４、ディスプレイサブシステム１０６、メディア処理サブシステム１０８、メモリサブシステム１１０、ネットワーキングサブシステム１１２及びファブリックサブシステム１１４は、ハードウェアで、すなわち、様々な回路、回路要素及びデバイスを使用して実装される機能ブロックである。例えば、処理サブシステム１０２、グラフィックス処理サブシステム１０４、ディスプレイサブシステム１０６、メディア処理サブシステム１０８、メモリサブシステム１１０、ネットワーキングサブシステム１１２及びファブリックサブシステム１１４は、１つ以上の個別の半導体チップ上を含む１つ以上の半導体チップ上に全体的に製造することができ、ディスクリート回路要素と組み合わせて半導体チップから製造することができ、ディスクリート回路のみから製造すること等ができる。本明細書で説明するように、処理サブシステム１０２、グラフィックス処理サブシステム１０４、ディスプレイサブシステム１０６、メディア処理サブシステム１０８、メモリサブシステム１１０、ネットワーキングサブシステム１１２及びファブリックサブシステム１１４のうち少なくともいくつかは、メモリサブシステム１１０のメモリ物理層（ＰＨＹ）におけるコアロジックに対する動作状態の設定に関連する動作を実行する。

処理サブシステム１０２は、電子デバイス１００において計算動作及び他の動作（例えば、制御動作、構成動作等）を実行する機能ブロックである。例えば、処理サブシステム１０２は、１つ以上のマイクロプロセッサ、中央処理装置（ＣＰＵ）コア及び／又は他の処理メカニズムとすることができ、又は、それらを含むことができる。

グラフィックス処理サブシステム１０４は、電子デバイス１００において、グラフィック処理（例えば、レンダリング等）に関連する計算動作及び他の動作（例えば、制御動作、構成動作等）及び／又は電子デバイス１００において汎用計算動作を実行する機能ブロックである。例えば、処理サブシステム１０２は、１つ以上の汎用グラフィック処理ユニット（ＧＰＧＰＵ）コア及び／又は他のグラフィック処理メカニズムとすることができ、又は、それらを含むことができる。

ディスプレイサブシステム１０６は、電子デバイス１００（図示省略）用のディスプレイ（例えば、ディスプレイ画面）上に情報を表示するための動作を実行する機能ブロックである。ディスプレイサブシステム１０６は、１つ以上のコントローラ、ドライバ及び／又はディスプレイに情報を提供し、及び／又は、ディスプレイから情報を受信するための他の回路を含む。

メディア処理サブシステム１０８は、オーディオメディア（例えば、オーディオファイル、オーディオストリーム等）、ビデオメディア（例えば、ビデオファイル、ビデオストリーム等）、触覚、及び／又は、メモリ内（例えば、メモリサブシステム１１０内）に格納するための他の形式のメディアを処理するため、又は、ネットワークを介してストリーミングするため、及び／又は、スピーカー、ディスプレイ及び／又は他のヒューマンインターフェイスデバイスを介して出力するための動作を実行する機能ブロックである。メディア処理サブシステム１０８は、１つ以上の受信機、プロセッサ、エンコーダ／デコーダ、コントローラ、ドライバ、及び／又は、メディアを処理するための他の回路を含む。

メモリサブシステム１１０は、メモリ（例えば、「メイン」メモリ）の動作を実行する機能ブロックである。メモリサブシステム１１０は、電子デバイス１００内の他の機能ブロック、並びに、メモリ回路内に格納されたデータ及び命令へのアクセスを処理し、且つ、他の制御動作又は構成動作を実行するための制御回路によって使用するためのデータ及び命令を格納するための、第４世代ダブルデータレート同期ＤＲＡＭ（ＤＤＲ４ ＳＤＲＡＭ）等の揮発性及び／又は不揮発性メモリ回路、及び／又は、他のタイプのメモリ回路を含む。以下に説明するように、説明する実施形態では、メモリサブシステムは、いくつかの異なる動作状態で動作することができるコア論理回路を有するメモリ物理層（ＰＨＹ）を含む。

ネットワーキングサブシステム１１２は、有線及び／又は無線電子通信ネットワーク上での検索、接続、構成、並びに、通信のための動作を実行する機能ブロックである。ネットワーキングサブシステム１１２は、有線及び／又は無線ネットワーク上で通信するための、トランシーバ、コントローラ、プロセッサ、及び／又は、他の回路を含む。

電子デバイス１００は、説明のために簡略化されている。しかしながら、いくつかの実施形態では、電子デバイス１００は、追加的な又は異なる機能ブロック、サブシステム、要素、及び／又は、通信経路を含む。例えば、電子デバイス１００は、入力出力（Ｉ／Ｏ）サブシステム等を含んでもよい。概して、電子デバイス１００は、本明細書で説明する動作を実行するために十分な機能ブロックを含む。

電子デバイス１００は、本明細書で説明する動作を実行する任意のデバイスとすることができ、又は、そのような任意のデバイス内に含めることができる。例えば、電子デバイス１００は、デスクトップコンピュータ、ラップトップコンピュータ、ウェアラブルコンピューティングデバイス、タブレットコンピュータ、仮想現実若しくは拡張現実機器、スマートフォン、人工知能（ＡＩ）デバイス若しくは機械学習デバイス、サーバ、ネットワークアプライアンス、おもちゃ、視聴覚機器、家電製品、車両等、及び／又は、これらの組み合わせとすることができ、又は、これらに含めることができる。

（電圧レギュレータ）
説明する実施形態では、電子デバイス１００は、一組の電圧レギュレータを含み、その各々は、電子デバイス１００内のそれぞれの機能ブロックに電力を供給する。図２は、いくつかの実施形態による、電子デバイス１００内の電圧レギュレータを示すブロック図である。図２で見ることができるように、電圧レギュレータは、電圧レギュレータ２００と、システム電圧レギュレータ２０４と、メモリ物理層（ＰＨＹ）電圧レギュレータ２１０（集合的に「電圧レギュレータ」）と、を含む。電圧レギュレータの各々には、スイッチング電圧レギュレータ又は別のタイプの電圧レギュレータ等の電圧レギュレータ回路が含まれる。例えば、いくつかの実施形態では、電圧レギュレータのいくつか又は全ては、１つ以上の降圧コンバータ又はブーストコンバータであってもよいし、それらを含んでもよい。各電圧レギュレータは、例えば、電子デバイス１００内の電力レール又は別の供給源（図示省略）から入力電圧を受容し、調整された電圧で電力を供給する。

説明する実施形態では、電圧レギュレータの各々によって提供される電力のための特定の調整された電圧は、その電圧レギュレータの回路要素を使用して設定される。各電圧レギュレータの出力を制御するために使用される回路要素は、その電圧レギュレータのタイプ、つまりその内部に存在する回路要素に依存する。例えば、いくつかの実施形態では、所定の電圧レギュレータの回路要素に供給されるバイアス電圧又は基準電圧を指定された値に設定して、それらの回路要素にそれぞれの電圧で電力を供給することを開始させるようにすることができる。別の例として、いくつかの実施形態では、所定の電圧レギュレータ内の増幅器、抵抗器、コンデンサ、インダクタ等は、指定された電圧で所定の電圧レギュレータに電力の供給を開始させるように構成又は設定することができる。別の例として、いくつかの実施形態では、所定の電圧レギュレータに指定された電圧での電力の供給を開始させるために、レジスタ又はメモリ要素内の値が所定の電圧レギュレータに対して１つ以上の制御回路又は制御要素によって使用され、所定の電圧レギュレータに対する出力電圧を指定された値に設定する方法を決定することができる。

いくつかの実施形態では、電圧レギュレータの各々は、電子デバイス１００内の機能ブロックのそれぞれの個別のサブセットを含む指定された「ドメイン」へと電力を供給する。例えば、電圧レギュレータ２００は、処理サブシステム１０２、グラフィックス処理サブシステム１０４及びファブリックサブシステム１１４の一部（図２にファブリック２０２として示される）（例えば、特定のバス、ドライバ又は処理サブシステム等で使用される通信相互接続の受信機回路）を含むドメインへと電力を供給する。いくつかの実施形態では、ドメイン、ひいてはそこに含まれる機能ブロックは、構成機能ブロックが様々な動作状態でグループとして動作することができるように構成される。例えば、いくつかの実施形態では、システム電圧レギュレータ２０４は、電子デバイスの低電力動作状態、電圧レギュレータ２００等の他の電圧レギュレータが著しく低い電圧で電力を提供する場合又はいかなる電力も提供しない場合でさえ、典型的に少なくとも部分的にアクティブな機能ブロックを含むドメインに電力を供給する。例えば、メディア処理サブシステム１０８、ディスプレイサブシステム１０６及びファブリックサブシステム１１４の一部（図２にファブリック２０６として示される）は、低電力であるが、依然としてビデオメディアの復号化及び電子デバイスのディスプレイ上での表示に使用するためのアクティブな動作状態である場合があり、一方で、処理サブシステム１０２及びグラフィックス処理サブシステム１０４は、低電圧保持動作状態にあるか又は電源が切られている。これらの実施形態のいくつかでは、システム電圧レギュレータ２０４が電力を供給する電力ドメインは、その内部の機能ブロックがある特定の低電力モードにおいて対応する動作を実行する（例えば、電子デバイス１００のディスプレイ上に情報を表示すること等）ために必要に応じてオン状態とオフ状態との間で切り替えられる、つまり「スタッター」される場合があるので、「スタッター」ドメインと呼ばれる。

図２に示すように、メモリサブシステム１１０は、メモリ物理層（ＭＥＭ ＰＨＹ）コアロジック２１４と、メモリ物理層（ＭＥＭＰＨＹ）入力出力（ＩＯ）２１６と、メモリ回路２１８と、を含む。メモリ回路２１８は、電子デバイス１００内の他の機能ブロックによるアクセス（例えば、読み取り、書き込み、削除、変更等）のためのデータのコピーを格納するために使用されるメモリ回路、及び、メモリ回路内のデータにアクセスするための回路を含む機能ブロックである。例えば、メモリ回路２１８は、ギガバイト又はテラバイトのデータを格納するための容量を有するＤＤＲ４ ＳＤＲＡＤ回路のアレイを含んでもよい。メモリＰＨＹ ＩＯ２１６は、メモリ回路２１８から取得したデータを電子デバイス１００内の他の機能ブロック（例えば、処理サブシステム１０２等）に送信するため、及び、電子デバイス１００内の他の機能ブロックからメモリ回路２１８に格納されるデータを受信するための動作を実行する機能ブロックである。メモリＰＨＹ ＩＯ２１６には、データの送信及び受信に使用されるドライバ、レシーバ、バッファ等の回路が含まれる。メモリＰＨＹコアロジック２１４は、メモリ回路２１８のアクセスを管理するためだけでなく、メモリサブシステム１１０内の他の動作を制御するための回路を含む機能ブロックである。メモリＰＨＹコアロジック２１４には、メモリアクセス状態機械回路、メモリアクセスルーティングコントローラ回路、メモリＰＨＹクロック発生回路及びメモリＰＨＹ状態情報ストレージメモリ回路等の回路が含まれる。

メモリＰＨＹ ＩＯ２１６及びメモリ回路２１８には、メモリＰＨＹ電圧レギュレータ２１０によって電力が供給される（メモリＰＨＹコアロジック２１４の動作状態に関係なく）。いくつかの実施形態では、メモリＰＨＹ電圧レギュレータ２１０は、メモリＰＨＹ ＩＯ２１６及びメモリ回路２１８内の回路の信頼性のある動作を可能にするために十分に高く固定され、且つ、実質的に安定した電圧で電力を供給する。

メモリＰＨＹコアロジック２１４は、スイッチ（ＳＷ）２１２を介して、システム電圧レギュレータ２０４又はメモリＰＨＹ電圧レギュレータ２１０の何れかから電力が供給される。スイッチ２１２は、メモリＰＨＹコアロジック２１４の動作状態に従ってシステム電圧レギュレータ２０４又はメモリＰＨＹ電圧レギュレータ２１０のうち何れかから電力を選択的に供給するためにコントローラ２０８によって制御される２入力１出力スイッチ（例えば、マルチプレクサ）である。スイッチ２１２の入力のうち一方の入力は、メモリＰＨＹ電圧レギュレータ２１０の電力出力に連結され、スイッチ２１２の他方の入力は、システム電圧レギュレータ２０４の電力出力に連結され、そしてスイッチ２１２の出力は、メモリＰＨＹコアロジック２１４の電源入力に連結される。全電力動作状態の場合、コントローラ２０８は、スイッチ２１２のスイッチ制御入力を介してスイッチ２１２を設定し、その結果、メモリＰＨＹ電圧レギュレータ２１０は、コアロジックに電力を供給する。低アクティビティ動作状態、保持動作状態及び電力オフ動作状態については、コントローラ２０８は、システム電圧レギュレータ２０４が電力をメモリＰＨＹコアロジック２１４に供給するように、スイッチ２１２を設定する。スイッチ２１２、並びに、全電力動作状態、低アクティビティ動作状態、保持動作状態及び電源オフ動作状態の機能は、以下により詳細に説明する。

この説明では、電圧レギュレータは、特定の電圧（例えば、全電力電圧、低アクティビティ電圧等）で「電力を供給する」と説明される。本明細書で使用される場合、「電力を供給する」とは、実質的に安定した調整された電圧で、電気負荷（例えば、回路、機能ブロック等）の需要を満たすのに十分な電流を供給することに関与する。「実質的に安定した」電圧とは、可能な範囲で、電圧レギュレータによって望ましい調整された電圧に維持されるが、電気負荷等からの電力需要の変化等に応じて変化する場合がある電圧である。

電圧レギュレータの特定の数及び構成が図２に示されているが、いくつかの実施形態では、電子デバイス１００は、電圧レギュレータの異なる数及び／又は構成を含む。例えば、いくつかの実施形態では、電子デバイス１００は、ネットワーキングサブシステム１１２等の図２に示されていない機能ブロックに電力を供給するための追加的な電圧レギュレータを含む。一般的に、電子デバイス１００は、本明細書で説明する動作を実行するために十分な電圧レギュレータを含む。

（コントローラ及びメモリＰＨＹコアロジック）
説明する実施形態では、コントローラは、所望の電圧レギュレータがスイッチを介してメモリＰＨＹ内のコアロジック回路に電力を供給するようにスイッチを構成する。図３は、いくつかの実施形態による、コントローラ２０８、スイッチ２１２及びメモリＰＨＹコアロジック２１４を示すブロック図である。図３で見ることができるように、コントローラ２０８は、制御ロジック３００と、アクティビティモニタ３０２と、アイドル状態モニタ３０４と、状態機械３０６と、を含む。制御ロジック３００は、アクティビティモニタ３０２及びアイドル状態モニタ３０４から受信する入力に基づいて、状態機械３０６を使用してスイッチ２１２を制御するための動作を実行する機能ブロックである。制御ロジック３００は、信号をスイッチ２１２に送り、これは、スイッチ２１２に、システム電圧レギュレータ２０４又はメモリＰＨＹ電圧レギュレータ２１０のうち何れかから受容した電力を、メモリＰＨＹコアロジック２１４に転送させる。例えば、スイッチ２１２がマルチプレクサである実施形態では、制御ロジック３００は、マルチプレクサ制御信号の論理的高／低レベルを介してスイッチ２１２を制御する。別の例として、スイッチ２１２が他の回路の一部である実施形態では、制御ロジック３００は、他の回路にスイッチ２１２を適宜設定させる１つ以上の値（例えば、ビットシーケンス、信号レベル又はエッジ等）を通信することができる。

アクティビティモニタ３０２は、メモリアクセスが発生している又はメモリアクセスがメモリ回路２１８で発生する速度を決定し、メモリアクセスの速度を制御ロジック３００に報告するための動作を実行する機能ブロックである。例えば、いくつかの実施形態では、メモリＰＨＹコアロジック２１４から受信又は取得したメモリＰＨＹコアロジック２１４によって実行された、実行されている又は実行されるメモリアクセス動作に関する情報に基づいて、アクティビティモニタ３０２は、メモリアクセスの速度を決定する。別の例として、いくつかの実施形態では、キューの深さ、ソフトウェア若しくはハードウェアのワークロードプロファイル、推定されるメモリアクセス速度に関する情報、及び／又は、電子デバイス１００内の他の機能ブロック（例えば、処理サブシステム１０２等）から受信した他の情報に基づいて、アクティビティモニタ３０２は、メモリアクセス速度を決定する。いくつかの実施形態では、アクティビティモニタ３０２は、過去のメモリアクセス速度の記録、及び／又は、１つ以上の期間にわたるメモリアクセス速度の移動平均を保持し、この記録を使用して、メモリアクセス速度の決定又は推定をサポートする。

アイドル状態モニタ３０４は、メモリＰＨＹコアロジック２１４によって経験されている又は経験されるアイドル状態の期間の長さを決定し、その長さを制御ロジック３００に報告するための動作を実行する機能ブロックである。言い換えれば、アイドル状態モニタ３０４は、メモリＰＨＹコアロジック２１４がアイドル状態である（すなわち、メモリアクセス、制御、割り込み処理、及び／又は、他の動作に関与しない）時間の実際の又は推定される長さを決定し、実際の時間又は推定される時間の長さの表現を制御ロジック３００に提供する。例えば、いくつかの実施形態では、メモリＰＨＹコアロジック２１４から取得した、メモリＰＨＹコアロジック２１４によって実行された、実行されている又は実行される動作に関する情報に基づいて、アイドル状態モニタ３０４は、メモリＰＨＹコアロジック２１４に対するアイドル期間の長さ若しくは推定される長さを決定する。別の例として、いくつかの実施形態では、キューの深さ、ソフトウェア若しくはハードウェアのワークロードプロファイル、今後のメモリアクセス動作に関する情報、及び／又は、電子デバイス１００内の他の機能ブロック（例えば、処理サブシステム１０２等）から受信した他の情報に基づいて、アイドル状態モニタ３０４は、メモリＰＨＹコアロジック２１４に対するアイドル期間の長さ若しくは推定される長さを決定する。いくつかの実施形態では、アイドル状態モニタ３０４は、メモリＰＨＹコアロジック２１４に対する過去のアイドル期間の記録、及び／又は、メモリＰＨＹコアロジック２１４に対する過去のアイドル期間の長さの移動平均を保持し、所定のアイドル期間の長さの決定又は推定をサポートするためにこの記録を使用する。

状態機械３０６は、メモリアクセスの速度、及び、メモリＰＨＹコアロジック２１４のアイドル期間の長さに基づいてメモリＰＨＹコアロジック２１４に対して使用される動作状態を決定するための動作を実行する機能ブロックである。状態機械３０６は、メモリＰＨＹコアロジック２１４の状態及び状態間の遷移を格納する又は別の方法で表す回路を含む。動作中、状態機械３０６は、メモリアクセスの速度に関する情報及び／又はメモリＰＨＹコアロジック２１４に対するアイドル期間の長さを受信し、そして受信した情報に基づいてメモリＰＨＹコアロジック２１４が動作する動作状態の指標を返す。状態機械に対する状態及び状態間の遷移が図４に示され、以下に説明される。

いくつかの実施形態では、状態機械３０６、制御ロジック３００及び／又は別の機能ブロックは、制御ロジック３００がメモリＰＨＹ内のコアロジックに対する動作状態を切り替える速度を制限する動作状態変化制限機構を含む。例えば、いくつかの実施形態では、動作状態変化制限機構は、１つ以上のカウンタを含み、そのカウンタの内部に２つ以上のそれぞれの動作状態間で最後の遷移が行われてからの時間が保持される。これらの実施形態では、１つ以上のカウンタは、それぞれの２つ以上の動作状態の間で特定の長さの時間が経過した後、後続の遷移が行われることを確実にするために使用される。これらの実施形態のいくつかでは、特定の長さの時間は、２つ以上の動作状態間の遷移の待ち時間に関連付けられ又はそれに比例し、より高い遷移待ち時間を有する動作状態については、より長い特定の長さの時間を有する。別の例として、いくつかの実施形態では、動作状態変化制限機構は、２つ以上のそれぞれの動作状態間の遷移間の時間の移動平均の１つ以上の記録、所定の期間内の２つ以上のそれぞれの動作状態間の動作状態遷移の平均数の１つ以上の記録、及び／又は、動作状態間の遷移速度を表す他の記録を含む。これらの実施形態では、１つ以上の記録は、動作状態間で遷移が行われる速度を制御するために使用される。概して、動作状態変化制限機構は、２つ以上の動作状態間の遷移を実行する上での一貫性のない動作（２つ以上の動作状態間の急速な切り替えによって引き起こされる）及び不必要な労力を回避するために、２つ以上の動作状態間で行ったり来たりする過度の遷移を防止する。いくつかの実施形態では、動作状態変化制限機構は、メモリＰＨＹコアロジック２１４が、より高い電力動作状態からより低い電力動作状態（例えば、低アクティビティ動作状態、保持動作状態等）へと行ったり来たり急速に跳ねるのを許容するのではなく、メモリＰＨＹコアロジック２１４をより高い電力動作状態（例えば、全電力動作状態、低アクティビティ動作状態等）に優先的に保持する。

メモリＰＨＹコアロジック２１４は、ロジック回路３０８と、状態メモリ（ＭＥＭ）３１０と、低ドロップアウトレギュレータ（ＬＤＯ）３１２と、を含む。ロジック回路３０８は、メモリＰＨＹコアロジック２１４を制御、構成及び動作するための動作を実行する機能ブロックである。例えば、いくつかの実施形態では、ロジック回路３０８は、メモリ回路２１８のアクセスを制御するために使用されるメモリアクセス状態機械回路、メモリアクセスをメモリ回路２１８へと／メモリ回路２１８からルーティングするために使用されるメモリアクセスルーティングコントローラ回路、メモリ回路２１８内のメモリアクセス及び／又はメモリＰＨＹコアロジック２１４内の動作のために使用される１つ以上のクロックを発生するために使用されるメモリＰＨＹクロック発生回路、及び／又は、他の回路を含む。

状態メモリ３１０は、回路からの動作状態情報をメモリＰＨＹコアロジック２１４内に格納するための動作を実行する機能ブロックである。状態メモリ３１０は、レジスタの内容、構成ビット／フラグ、設定、動作値（結果、入力等）、及び／又は、動作中にメモリＰＨＹコアロジック２１４又はその内部の機能ブロックによって使用される他の状態情報等の動作状態情報を格納するためにロジック回路３０８によって使用されるスタティックランダムアクセスメモリ（ＳＲＡＭ）等のメモリを含む。いくつかの実施形態では、動作状態情報は、動作状態情報が、メモリＰＨＹコアロジック２１４内の回路に確実に保持されない十分に低い電圧でメモリＰＨＹコアロジック２１４に電力が供給される低電力動作状態（例えば、保持動作状態等）に入る前に、メモリＰＨＹコアロジック２１４内の回路から読み出され、受信され、又は、別の方法で取得される。その後、状態は、メモリＰＨＹコアロジック２１４内の回路が、動作状態情報がメモリＰＨＹコアロジック２１４内の回路に確実に保持される十分に高い電圧で電力がＰＨＹコアロジック２１４に供給される、より高い電力動作状態（例えば、全電力動作状態等）に復元されるまで、状態メモリ３１０内に格納される。メモリＰＨＹコアロジック２１４内の回路が低電力動作状態からより高い電力動作状態に移行する際、動作状態情報が状態メモリ３１０から読み出され、メモリＰＨＹコアロジック２１４内の回路の動作状態を低電力動作状態への移行の前から動作状態へと復元するために使用される。いくつかの実施形態では、状態メモリ３１０内の動作状態情報を取得及び格納することに関連する遅延又は待ち時間と、動作状態情報を状態メモリ３１０から読み出し、そしてメモリＰＨＹコアロジック２１４内の回路の動作状態を復元するために動作状態情報を使用することに関連する遅延又は待ち時間がある。

ＬＤＯ３１２は、低ドロップアウトレギュレータ、リニア電圧レギュレータ又は別のタイプの電圧レギュレータ等の電圧レギュレータである。ＬＤＯ３１２は、ロジック回路３０８及び状態メモリ３１０に電力を供給する。より具体的には、ＬＤＯ３１２は、メモリＰＨＹ ＩＯ２１６及びメモリ回路２１８内の回路の信頼性のある動作を可能にするために十分に高い電圧で電力を供給するメモリＰＨＹ電圧レギュレータ２１０から電力を受容する。ＬＤＯ３１２は、メモリＰＨＹ電圧レギュレータ２１０から供給される電圧を、ロジック回路３０８及び状態メモリ３１０で使用される電圧レベルへに低減（又は別の方法で調整）する。いくつかの実施形態では、ＬＤＯ ３１２は、過渡現象及びノイズ等の望ましくない電圧変動の影響を低減するデカップリングコンデンサ等の回路要素を含む。

いくつかの実施形態では、ＬＤＯ３１２は、ある特定の動作状態でロジック回路３０８及び状態メモリ３１０にのみ電力を供給し、システム電圧レギュレータ２０４は、他の動作状態でロジック回路３０８及び状態メモリ３１０に電力を供給する。これらの実施形態では、コントローラ２０８は、スイッチ２１２を使用して、メモリＰＨＹ電圧レギュレータ２１０及びシステム電圧レギュレータ２０４の内部から、何れの電圧レギュレータがロジック回路３０８及び状態メモリ３１０に電力を供給するかを制御する。例えば、いくつかの実施形態では、コントローラ２０８は、メモリＰＨＹ電圧レギュレータ２１０が、全電力動作状態でのみロジック回路３０８及び状態メモリ３１０に電力を（スイッチ２１２及びＬＤＯ３１２を介して）供給するようにスイッチ２１２を設定する。これらの実施形態では、コントローラ２０８は、システム電圧レギュレータ２０４が低電力動作状態（例えば、低活動動作状態等）でロジック回路３０８及び状態メモリ３１０に電力を供給するようにスイッチ２１２を設定する。

いくつかの実施形態では、ＬＤＯ３１２は、全電力動作状態で電圧を調整するために使用されていない場合、バイパスされ、そして場合によっては電源を切る。これは、図３で、ＬＤＯ３１２を含まずに、システム電圧レギュレータ２０４からロジック回路３０８及び状態メモリ３１０へと進む破線（明瞭にするために破線である）を介して見られる。破線は、低電力動作状態での電力フローのおおよそのルートを示す。破線から分かるように、システム電圧レギュレータ２０４は、ロジック回路３０８及び状態メモリ３１０に、メモリＰＨＹ電圧レギュレータ２１０よりも直接的に電力を供給する。対照的に、実線は、全電力動作状態での電力フローのおおよその経路（メモリＰＨＹ電圧レギュレータ２１０からスイッチ２１２を通して、ＬＤＯ３１２、そしてロジック回路３０８及び状態メモリ３１０へ）を示す。ＬＤＯ３１２をバイパスし、場合によっては電源を切ることにより、これらの実施形態は、ＬＤＯ３１２がロジック回路３０８及び状態メモリ３１０に電力を供給するために使用されていない場合に、ＬＤＯ３１２における不必要な電力損失を回避することができる。

いくつかの実施形態では、コントローラ２０８のための回路のうちいくつか又は全ては、スイッチ２１２及び／又はメモリＰＨＹコアロジック２１４に物理的に近接して位置している。例えば、制御ロジック３００及び状態機械３０６等の回路は、スイッチ２１２及び／又はメモリＰＨＹコアロジック２１４と集積回路チップの同じ領域又は区域に位置することができる。したがって、これらの実施形態では、コントローラ２０８は、動作状態間の移行に比較的迅速に応答することができ、したがって、動作状態間の移行を引き起こすことができる。ロジック回路３０８において動作状態が維持される保持動作状態の使用と組み合わせると、動作状態間で比較的迅速に移行するこの能力は、低電力動作状態をより頻繁に且つより短い期間の間使用できることを意味する。これは、コントローラ２０８内の回路の近接性及びロジック回路３０８内の保持された状態情報を考慮すると、低電力状態に入りそして出る待ち時間がより短いため、適切である。

（状態機械）
図４は、いくつかの実施形態による、状態機械におけるいくつかの動作状態及び動作状態間の移行を示す状態図である。いくつかの実施形態では、メモリＰＨＹコアロジック２１４は、動作状態のうち選択された動作状態で動作される。これらの実施形態では、コントローラ２０８は、それに関連する基準に基づいて、状態機械を使用して、動作状態間のメモリＰＨＹコアロジック２１４を移行させる（メモリＰＨＹコアロジック２１４が動作状態の１つになるように）。

図４で見ることができるように、動作状態は、全電力４００動作状態と、低アクティビティ４０２動作状態と、保持４０４動作状態と、電力オフ４０６動作状態（集合的に「動作状態」）と、を含む。全電力４００の動作状態については、電力は、メモリＰＨＹ電圧レギュレータ２１０からスイッチ２１２及びＬＤＯ３１２を介してメモリＰＨＹコアロジック２１４に全電力電圧（例えば、０．６Ｖ又は別の電圧）で供給される。全電力電圧は、メモリＰＨＹコアロジック２１４が通常又は正常に動作し、且つ、より低い電圧レベルに関連する性能の低減を有しない電圧である。言い換えれば、全電力電圧は、メモリＰＨＹコアロジック２１４が特定のフルスピード（これは可能な最も速い動作スピードではない場合がある）で動作し、電圧の不足によって動作が妨げられないほど十分に高い。いくつかの実施形態では、コントローラ２０８は、メモリアクセスアクティビティの速度が速度閾値を上回る限り、メモリＰＨＹコアロジック２１４を全電力４００の動作状態に置き、そして維持する（すなわち、スイッチ２１２を適宜に設定して保持する）。例えば、速度閾値は、Ｍミリ秒でＮ個のメモリアクセスであってもよい。ここで、Ｎ及びＭは特定の数である。

低アクティビティ４０２動作状態については、電力は、システム電圧レギュレータ２０４からスイッチ２１２を介してメモリＰＨＹコアロジック２１４に低アクティビティ電圧で供給される。低アクティビティ電圧は、全電力電圧（例えば、０．５Ｖ又は別の電圧）より低い。低アクティビティ電圧は、メモリＰＨＹコアロジック内の回路が制限された動作を継続するのに十分であるが、メモリＰＨＹコアロジックが対応する性能の低減を経験するのに十分なほど低い。例えば、メモリＰＨＹコアロジックは、全電力電圧より低いアクティビティ電圧では、動作をよりゆっくりと実行する場合がある。いくつかの実施形態では、コントローラ２０８は、メモリアクセスアクティビティの速度が速度閾値を下回る場合、メモリＰＨＹコアロジック２１４を低アクティビティ４０２動作状態に置き、そして維持するが、少なくともいくらかのメモリアクセスアクティビティがある。

保持４０４の動作状態については、電力は、システム電圧レギュレータ２０４からスイッチ２１２を介してメモリＰＨＹコアロジック２１４に保持電圧で供給される。保持電圧は、低アクティビティ電圧（例えば、０．４Ｖ又は別の電圧）より低い。保持電圧は、メモリＰＨＹコアロジック２１４内の回路（例えば、ロジック回路３０８等）が確実な動作を継続するには不十分になるために十分に低いが、メモリＰＨＹコアロジック２１４内の回路に対する状態情報を保持するためには十分である。例えば、保持電圧において、レジスタ値、構成ビット／フラグ、設定、動作値（結果、入力等）、及び／又は、他の状態情報を格納するために使用されるメモリＰＨＹコアロジック２１４内のレジスタ、メモリ要素等は、これらの値の確実な保存を継続する場合がある。いくつかの実施形態では、コントローラ２０８は、実行されているメモリアクセスがなく且つメモリＰＨＹコアロジック２１４が短いアイドル期間（例えば、アイドル期間が時間閾値Ｔより短い）を経験している場合、メモリＰＨＹコアロジック２１４を保持４０４動作状態に置き、そして維持する。

電力オフ４０６動作状態については、システム電圧レギュレータ２０４からメモリＰＨＹコアロジック２１４に如何なる電力も供給されない。電源オフ動作状態では、電力が欠如しているため、メモリＰＨＹコアロジック２１４は、シャットダウン又は電源オフされ、そして如何なる動作も実行しない。また、保持４０４動作状態とは異なり、メモリＰＨＹコアロジック２１４は動作状態情報を保持しない。その代わり、電力オフ４０６動作状態に入る前に、動作状態情報は状態メモリ３１０にコピーされ、ここで、動作状態情報は、電力オフ４０６動作状態から別の動作状態への移行に伴い、メモリＰＨＹコアロジック２１４の動作状態を復元するために使用されるまで保持される。いくつかの実施形態では、コントローラ２０８は、実行されているメモリアクセスがなく且つメモリＰＨＹコアロジック２１４が長いアイドル期間（例えば、アイドル期間が時間閾値Ｔより長い）を経験している場合、メモリＰＨＹコアロジック２１４を電力オフ４０６動作状態に置き、そして維持する。

図４の矢印によって示すように、いくつかの実施形態では、コントローラは、メモリＰＨＹコアロジックを任意の動作状態から任意の他の動作状態に移行することができる。例えば、コントローラは、メモリＰＨＹコアロジックを全電力４００動作状態から低アクティビティ４０２動作状態、保持４０４動作状態又は電力オフ４０６動作状態に移行することができ、その逆も可である。これらの実施形態では、コントローラ２０８は、メモリアクセスの速度及び／又はアイドル期間の長さに基づいて、状態間でメモリＰＨＹコアロジック２１４を移行する。しかしながら、いくつかの実施形態では、移行の特定のシーケンスが実行される。例えば、これらの実施形態のいくつかでは、移行のシーケンスは、全電力４００、低アクティビティ４０２、保持４０４及び電力オフ４０６の順序、又は、逆の順序である。概して、説明する実施形態では、コントローラは、メモリアクセスの速度及び／又はアイドル期間の長さに基づいて、少なくとも動作状態のうちいくつかの間でメモリＰＨＹコアロジックを移行することができる。

メモリＰＨＹコアロジック２１４のみにそれぞれの動作状態において様々な電圧で電力が供給される実施形態が上述されているが、いくつかの実施形態では、電子デバイス１００内の１つ以上の他の機能ブロックには、いくつかの又は全ての動作状態において、システム電圧レギュレータ２０４から同じ電圧で電力が供給される。例えば、いくつかの実施形態では、システム電圧レギュレータ２０４は、ディスプレイサブシステム１０６、メディア処理サブシステム１０８等に低活動電圧で電力を提供し、保持電圧で電力を提供し、及び／又は、（電力オフ４０６動作状態において）如何なる電力も提供しない。したがって、これらの実施形態では、メモリＰＨＹコアロジック２１４は、システム電圧レギュレータ２０４によって提供される電力ドメイン内の他の機能ブロックと「同じ」低電力状態にある。

いくつかの動作状態が図４に示されているが、いくつかの実施形態では、様々な動作状態の数若しくは構成、動作状態への／動作状態からの移行の基準、及び／又は、電圧レギュレータが使用される。例えば、いくつかの実施形態では、メモリＰＨＹ電圧レギュレータ２１０は、対応する低減された電圧（図示省略）で１つ以上の低電力動作状態でメモリＰＨＹコアロジック２１４に電力を供給する。概して、説明する実施形態では、動作状態のうち少なくともいくつかが本明細書で説明する動作状態であると仮定すると、任意の数の動作状態を使用することができる。

（メモリ物理層（ＰＨＹ）コアロジックに対する動作状態を設定するためのプロセス）
説明する実施形態では、コントローラ（例えば、コントローラ２０８）は、メモリＰＨＹコアロジック（例えば、メモリＰＨＹコアロジック２１４）に対する動作状態を制御し、したがって、電力がメモリＰＨＹコアロジックに供給される電圧を制御する。図５は、いくつかの実施形態による、メモリＰＨＹコアロジックに対する動作状態を設定するためのプロセスを示すフローチャートである。図５に示す動作は、いくつかの実施形態によって実行される動作の一般的な例として示されることに留意されたい。他の実施形態によって実行される動作には、異なる動作、異なる順序で実行される動作、及び／又は、異なる機能ブロックによって実行される動作が含まれる。

図５のプロセスは、コントローラが、メモリＰＨＹコアロジックが動作される電力動作状態を決定する場合に開始する（工程５００）。この操作については、コントローラは、メモリアクセスが実行されている速度、及び／又は、メモリＰＨＹコアロジックに対するアイドル期間の長さを追跡し、メモリアクセスが実行されている速度、及び／又は、メモリＰＨＹコアロジックが動作する動作状態を決定するためのアイドル期間の長さを使用する。いくつかの実施形態では、コントローラは、状態機械回路（例えば、状態機械３０６）を使用して、メモリＰＨＹコアロジックが動作される動作状態を決定する。決定動作は、以下に図６に対してより詳細に説明する。

メモリＰＨＹコアロジックが低電力動作状態で動作されない場合（工程５０２）、コントローラは、メモリＰＨＹ電圧レギュレータ（例えば、メモリＰＨＹ電圧レギュレータ２１０）からメモリＰＨＹコアロジックに全電力動作状態で電力が供給されるようにスイッチ（例えば、スイッチ２１２）を設定する（工程５０４）。この動作については、コントローラは、スイッチを介して、電力がメモリＰＨＹ電圧レギュレータから供給され、スイッチを通過してメモリＰＨＹコアロジック内のローカルＬＤＯ（例えば、ＬＤＯ３１２）に送られ、そしてＬＤＯからメモリＰＨＹコアロジック内の回路（例えば、ロジック回路３０８等）に供給されるように、電力がメモリＰＨＹコアロジックに流れる経路を構成する。

メモリＰＨＹコアロジックが低電力動作状態で動作される場合（工程５０２）、コントローラは、システム電圧レギュレータ（例えば、システム電圧レギュレータ２０４）からメモリＰＨＹコアロジックに低電力動作状態（工程５０６）で電力が供給されるようにスイッチ（例えば、スイッチ２１２）を設定する。この動作については、コントローラは、スイッチを介して、電力がシステム電圧レギュレータから供給され、スイッチを通過して、メモリＰＨＹコアロジック内の回路（例えば、ロジック回路３０８等）に供給されるように、電力がメモリＰＨＹコアロジックに流れる経路を構成する。上記のように、いくつかの実施形態では、ＬＤＯがバイパスされ、そして場合によっては低電力動作状態において電源を切る。

図６は、いくつかの実施形態による、メモリＰＨＹコアロジックが動作する動作状態を決定するためのプロセスを示すフローチャートである。いくつかの実施形態では、図６における動作は、工程５００の一部として実行されるが、これは要件ではない。図６に示す動作は、いくつかの実施形態によって実行される動作の一般的な例として示されることに留意されたい。他の実施形態によって実行される動作には、異なる動作、異なる順序で実行される動作、及び／又は、異なる機能ブロックによって実行される動作が含まれる。

図６におけるプロセスは、コントローラ（例えば、コントローラ２０８）がメモリサブシステム（メモリサブシステム１１０）内のメモリアクセスアクティビティをモニタする場合に開始する（工程６００）。この動作については、コントローラは、アクティビティモニタ（例えば、アクティビティモニタ３０２）及び／又は別の機能ブロックから受信した情報に基づいて、メモリサブシステム内でメモリアクセスが発生する速度を決定する。例えば、アクティビティモニタは、直前の１秒におけるメモリアクセスの数、メモリアクセスの実行に使用されるメモリアクセスを実行するために使用可能な時間全ての平均パーセンテージ等を示す情報をコントローラに定期的に提供することができる。また、コントローラは、メモリＰＨＹ内のコアロジック（例えば、メモリＰＨＹコアロジック２１４）のアイドル状態もモニタする（工程６０２）。この動作については、コントローラは、アイドルモニタ（例えば、アイドル状態モニタ３０４）及び／又は別の機能ブロックから受信した情報に基づいて、メモリＰＨＹコアロジックがアイドルである１つ以上のアイドル期間の長さを決定する。例えば、アイドル状態モニタは、特定のアイドル期間の長さ、２つ以上のアイドル期間の平均長さ、動作等を実行するために使用されるメモリＰＨＹコアロジックにおける動作を実行するために使用可能な全ての時間の平均パーセンテージを示す情報をコントローラに定期的に提供することができる。

メモリアクセスの速度が速度閾値を上回る場合（工程６０４）、コントローラは、メモリＰＨＹコアロジックを全電力動作状態に構成する（工程６０６）。この動作については、メモリサブシステムがメモリアクセスを実行するのに十分にビジーである場合、コントローラは、メモリＰＨＹコアロジックを全電力動作状態に維持する。この動作状態では、メモリＰＨＹ電圧レギュレータ（例えば、メモリＰＨＹ電圧レギュレータ２１０）によって、全電力電圧でローカルＬＤＯ（例えば、ＬＤＯ３１２）を介してメモリＰＨＹコアロジックに電力が供給される。全電力動作状態では、メモリＰＨＹコアロジックは、メモリアクセス要求及びその他の動作の実行に対して正常に又は通常に応答する。

メモリアクセスの速度が速度閾値を下回る（工程６０４）が、メモリアクセスアクティビティがある（工程６０８）場合、コントローラは、メモリＰＨＹコアロジックを低電力動作状態で構成する（工程６１０）。この動作では、メモリサブシステムがメモリアクセスを実行するほどビジー状態ではないが、少なくともいくつかのメモリアクセスを実行している場合、コントローラは、メモリＰＨＹコアロジックを低アクティビティ動作状態に保持する。この低アクティビティ動作状態では、電力は、メモリＰＨＹコアロジックへシステム電圧レギュレータ（例えば、システム電圧レギュレータ２０４）によって低アクティビティ電圧で供給される。いくつかの実施形態では、低アクティビティ電圧と全電力電圧との差に起因して、メモリＰＨＹコアロジックの動作スピードは、低アクティビティ動作状態では、全電力動作状態より遅い。したがって、低アクティビティ動作状態では、メモリＰＨＹコアロジックは、メモリアクセス要求への応答及び他の動作実行がより遅いが、電力の節約もする。

メモリアクセスアクティビティがなく（工程６０８）、メモリＰＨＹコアロジックが時間閾値よりも短いアイドル期間を経験している場合（工程６１２）、コントローラは、メモリＰＨＹコアロジックを保持動作状態で構成する（工程６１４）。この動作については、メモリサブシステムが如何なるメモリアクセスも実行せず、コアロジックが比較的短いアイドル期間を経験する場合、コントローラは、メモリＰＨＹコアロジックを、メモリＰＨＹコアロジックに保持電圧で電力が供給される保持動作状態に保持する。保持動作状態では、保持電圧が低いことに起因してメモリＰＨＹコアロジックが確実に動作することはできないが、保持電圧は十分に高く、メモリＰＨＹコアロジック内で動作状態情報を維持することができる。動作状態情報をメモリＰＨＹコアロジック内に格納して保持すること（動作状態情報を状態メモリ内に保存する代わりに）は、保持動作状態からより高い電力が供給される動作状態（すなわち、低アクティビティ動作状態、全電力動作状態等）へのより迅速な回復を可能にする。

メモリアクセスアクティビティがなく（工程６０８）、メモリＰＨＹコアロジックが時間閾値よりも長いアイドル期間を経験している場合（工程６１２）、コントローラは、メモリＰＨＹコアロジックを電力オフ動作状態に構成する（工程６１６）。この動作については、メモリサブシステムが如何なるメモリアクセスも実行せず、コアロジックが比較的長いアイドル期間を経験する場合、コントローラは、メモリＰＨＹコアロジックに如何なる電力も供給しないように、メモリＰＨＹコアロジックの電源を切る。電力オフ動作状態では、メモリＰＨＹコアロジックは動作を実行することができない。いくつかの実施形態では、電力オフ動作状態に入ることは、メモリＰＨＹコアロジックに対する動作状態情報を保存することが関与する。例えば、動作状態情報は、メモリＰＨＹコアロジックから取得することができ、そして状態メモリ（例えば、状態メモリ３１０）及び／又は別のメモリ（例えば、メモリサブシステム１１０内のメモリ等）内に記憶することができる。

いくつかの実施形態では、少なくとも１つの電子デバイス（例えば、電子デバイス１００）は、本明細書で説明する動作の一部又は全てを実行するために、非一時的なコンピュータ可読記憶媒体に格納されたコード及び／又はデータを使用する。より具体的には、少なくとも１つの電子デバイスは、説明する動作を実行する場合に、コンピュータ可読記憶媒体からコード及び／又はデータを読み出し、そしてコードを実行し及び／又はデータを使用する。コンピュータ可読記憶媒体は、電子デバイスによって使用するためのコード及び／又はデータを記憶する任意のデバイス、媒体又はこれらの組み合わせとすることができる。例えば、コンピュータ可読記憶媒体としては、フラッシュメモリ、ランダムアクセスメモリ（例えば、ｅＤＲＡＭ、ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、ＤＤＲ４ ＳＤＲＡＭ等）、不揮発性ＲＡＭ（例えば、相変化メモリ、強誘電体ランダムアクセスメモリ、スピン移動トルクランダムアクセスメモリ、磁気抵抗ランダムアクセスメモリ等）、読み出し専用メモリ（ＲＯＭ）、及び／又は、磁気若しくは光学記憶媒体（例えば、ディスクドライブ、磁気テープ、ＣＤ、ＤＶＤ等）を含む揮発性メモリ及び／又は不揮発性メモリを挙げることができるが、これらに限定されない。

いくつかの実施形態では、１つ以上のハードウェアモジュールは、本明細書で説明する動作を実行する。例えば、ハードウェアモジュールとしては、１つ以上の中央処理装置（ＣＰＵ）／ＣＰＵコア、グラフィックプロセッサ（ＧＰＵ）／ＧＰＵコア、特定用途向け集積回路（ＡＳＩＣ）チップ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、コンプレッサ又はエンコーダ、計算ユニット、組み込みプロセッサ、アクセラレーテッドプロセシングユニット（ＡＰＵ）、コントローラ、ニューラルネットワークプロセッサ、及び／又、他の機能ブロックを挙げることができるが、これらに限定されない。こうしたハードウェアモジュール内の回路（例えば、集積回路要素、ディスクリート回路要素等）がアクティブ化されると、回路は動作の一部又は全てを実行する。いくつかの実施形態では、ハードウェアモジュールは、命令（プログラムコード、ファームウェア等）の実行に伴い動作を実施する、実行パイプライン、計算又は処理ユニット等の汎用回路を含む。いくつかの実施形態では、ハードウェアモジュールは、動作を実行する固有の又は専用の回路を含み、場合によっては命令を実行せずに「ハードウェア内」で動作の一部又は全てを実行する回路を含む。

いくつかの実施形態では、本明細書で説明する機能ブロック及び回路要素のうち一部又は全てを表すデータ構造（例えば、電子デバイス１００又はその一部）は、データベース又は他のデータ構造を含む非一時的なコンピュータ可読記憶媒体に記憶され、これは、電子デバイスにより読み出すことができ、又は、機能ブロック及び回路要素を含むハードウェアを製造するために直接的に若しくは間接的に使用することができる。例えば、データ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高水準設計言語（ＨＤＬ）でのハードウェア機能の動作レベルの記述又はレジスタ転送レベル（ＲＴＬ）の記述であってもよい。記述は、合成ツールによって読み出されてもよく、合成ツールは、上述した機能ブロック及び回路要素を含むハードウェアの機能を表すトランジスタ／回路要素のリストを含むネットリストを合成ライブラリから生成するように、記述を合成してもよい。その後、ネットリストは、マスクに適用される幾何学形状を説明するデータセットを生成するように定置され及びルーティングされてもよい。その後、マスクは、上述した機能ブロック及び回路要素に対応する１つ以上の半導体回路（例えば集積回路）を製造するために、様々な半導体製造工程で使用されてもよい。代替として、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じてネットリスト（合成ライブラリを有する若しくは有しない）又ははデータセットであってもよいし、グラフィックデータシステム（ＧＤＳ）ＩＩデータであってもよい。

本明細書では、変数又は不特定の値（すなわち、値の特定の例を有しない、値の一般的な説明）は、Ｎ、Ｍ、Ｘ等の文字で表される。本明細書で使用される場合、場合によっては同様の文字が本明細書の他の箇所で使用される可能性があるが、各事例の変数及び不特定の値は必ずしも同じではない、すなわち、一般的な変数及び不特定値のうちいくつか又は全てを対象にしている、異なる変数量及び値がある場合がある。言い換えると、本明細書で変数及び不特定値を表すために使用されるＮ及び任意の他の文字の特定の例は、必ずしも互いに関連するわけではない。

「エトセトラ」又は「等」という表現は、本明細書で使用される場合、「及び／又は」の事例、すなわち、「等」が関連付けられているリスト内の要素「のうち少なくとも１つ」に相当するものを示すことを意図している。例えば、「電子デバイスは、第１の動作、第２の動作等を実施する」という文において、電子デバイスは、第１の動作、第２の動作、及び、他の動作のうち少なくとも１つを実施する。また、「等」に関連付けられたリスト内の要素は、一連の例の中からの単なる例であり、少なくともいくつかの例は、いくつかの実施形態では現れない場合がある。

実施形態の上述した説明は、例示及び説明のためにのみ提示されたものである。それらは、包括的であること、又は、実施形態を開示された形態に限定することを意図していない。したがって、当業者には、数多くの変更及び変形が明らかであろう。また、上記の開示には、実施形態を限定する意図がない。実施形態の範囲は、添付の特許請求の範囲によって定義される。

Claims (22)

1. 複数のメモリ回路とメモリ物理層（ＰＨＹ）機能ブロックとを含むメモリ機能ブロックであって、前記メモリＰＨＹ機能ブロックは、前記メモリＰＨＹ機能ブロックの動作を制御するコアロジックを含む、メモリ機能ブロックと、
   メモリＰＨＹ電圧レギュレータと、
   システム電圧レギュレータと、
   前記メモリＰＨＹ電圧レギュレータの出力に結合された第１の入力と、前記システム電圧レギュレータの出力に結合された第２の入力と、前記コアロジックの電源入力に結合された出力と、を有するスイッチと、
   前記スイッチに結合されたコントローラと、を備え、
   前記コントローラは、
   前記メモリＰＨＹ電圧レギュレータから前記コアロジックに全電力動作状態で電力が供給されるように前記スイッチを設定することと、
   前記システム電圧レギュレータから前記コアロジックに複数の低電力動作状態の各々で電力が供給されるように前記スイッチを設定することと、
   を行うように構成されている、
   電子デバイス。
2. 前記複数の低電力動作状態は、
   前記システム電圧レギュレータが低減した電圧で前記コアロジックに電力を供給する低アクティビティ動作状態であって、前記低減した電圧は、前記コアロジック内の回路の全動作電圧よりも低いが、前記コアロジック内の回路が制限された動作を継続するには十分である、低アクティビティ動作状態と、
   前記システム電圧レギュレータが保持電圧で前記コアロジックに電力を供給する保持動作状態であって、前記保持電圧は、前記低減した電圧よりも低く、前記コアロジック内の回路が前記制限された動作を確実に継続するには十分ではないが、前記コアロジック内の回路の状態情報を保持するには十分である、保持動作状態と、
   前記システム電圧レギュレータが前記コアロジックに電力を供給しない電力オフ動作状態と、を含む、
   請求項１の電子デバイス。
3. 前記コントローラは、
   前記メモリ機能ブロックにおけるメモリアクセスアクティビティの速度を決定することと、
   前記メモリアクセスアクティビティの速度が速度閾値を上回る場合に、前記コアロジックを全電力動作状態に構成することであって、前記構成することは、電力が前記メモリＰＨＹ電圧レギュレータから前記コアロジックに供給されるように前記スイッチを設定することを含む、ことと、
   前記メモリアクセスアクティビティの速度が前記速度閾値を下回るが、前記メモリアクセスアクティビティの速度がゼロよりも大きい場合に、前記コアロジックを前記低アクティビティ動作状態に構成することであって、前記構成することは、電力が前記システム電圧レギュレータから前記コアロジックに前記低減した電圧で供給されるように前記スイッチを設定することを含む、ことと、
   前記メモリアクセスアクティビティの速度がゼロであり、したがって、前記メモリ機能ブロックがメモリアクセスを実行していない場合に、前記コアロジックのアイドル状態に基づいて、前記コアロジックを前記保持動作状態又は前記電力オフ動作状態の何れかに構成することと、
   を行うように構成されている、
   請求項２の電子デバイス。
4. 前記コントローラは、
   前記コアロジックがアイドル状態であるアイドル期間の長さを決定することと、
   前記メモリアクセスアクティビティの速度がゼロであり、前記アイドル期間の長さが時間閾値の長さよりも短い場合に、前記コアロジックを前記保持動作状態に構成することであって、前記構成することは、電力が前記コアロジックに前記保持電圧で供給されるように前記システム電圧レギュレータを設定することを含む、ことと、
   前記メモリアクセスアクティビティの速度がゼロであり、前記アイドル期間の長さが前記時間閾値の長さよりも長い場合に、前記コアロジックを前記電力オフ動作状態に構成することであって、前記構成することは、前記コアロジックに電力を供給しないように前記システム電圧レギュレータを設定することを含む、ことと、
   を行うように構成されている、
   請求項３の電子デバイス。
5. 前記コントローラは、状態機械回路を含み、
   前記コントローラは、
   前記メモリアクティビティの速度及び／又は前記アイドル期間の長さに基づいて、前記状態機械回路を使用して、前記全電力動作状態、前記低アクティビティ動作状態、前記保持動作状態及び前記電力オフ動作状態の間の移行を決定するように構成されている、
   請求項４の電子デバイス。
6. 前記コントローラは、１つ以上の動作状態変化制限機構を含み、
   前記コントローラは、前記動作状態変化制限機構を使用して、前記コントローラが前記コアロジックの前記動作状態を前記全電力動作状態、前記低アクティビティ動作状態、前記保持動作状態及び前記電力オフ動作状態の間で移行する速度を制限するように構成されている、
   請求項４の電子デバイス。
7. 前記コアロジック用の低ドロップアウト（ＬＤＯ）レギュレータであって、前記コアロジックの前記電源入力に結合された第１の入力と、前記コアロジック内の回路に結合された出力と、を有し、電力を前記コアロジック内の回路に供給するように構成されたＬＤＯレギュレータを備え、
   前記ＬＤＯレギュレータは、前記回路が前記メモリＰＨＹ電圧レギュレータから前記ＬＤＯレギュレータを介して電力を受容するように、前記全電力動作状態において有効にされ、
   前記ＬＤＯレギュレータは、前記回路が前記システム電圧レギュレータから電力を受容するように、前記低アクティビティ動作状態において無効化又はバイパスされる、
   請求項２の電子デバイス。
8. 前記ＬＤＯ電圧レギュレータは、ノイズ及び過渡信号を低減するための回路要素を含む、
   請求項７の電子デバイス。
9. 前記メモリＰＨＹ機能ブロックは、入力出力（ＩＯ）回路要素を含み、
   前記メモリＰＨＹ電圧レギュレータは、前記コアロジックの動作状態に関わらず前記ＩＯ回路要素に電力を供給する、
   請求項１の電子デバイス。
10. 前記コアロジックは、メモリアクセス状態機械回路、メモリアクセスルーティングコントローラ回路、メモリＰＨＹクロック発生回路、及び、メモリＰＨＹ状態情報ストレージメモリ回路のうち１つ以上を含む、
    請求項１の電子デバイス。
11. 前記電子デバイスは、前記メモリ機能ブロックとは別の１つ以上の外部機能ブロックを含み、
    前記システム電圧レギュレータは、前記コアロジックの動作状態に関わらず前記外部機能ブロックに電力を供給するように構成されている、
    請求項１の電子デバイス。
12. 電子デバイス内の機能ブロックに電力を供給する方法であって、
    前記電子デバイスは、
    複数のメモリ回路とメモリ物理層（ＰＨＹ）機能ブロックとを含むメモリ機能ブロックであって、前記メモリＰＨＹ機能ブロックは、前記メモリＰＨＹ機能ブロックの動作を制御するコアロジックを含む、メモリ機能ブロックと、
    メモリＰＨＹ電圧レギュレータと、
    システム電圧レギュレータと、
    前記メモリＰＨＹ電圧レギュレータの出力に結合された第１の入力と、前記システム電圧レギュレータの出力に結合された第２の入力と、前記アロジックの電源入力に結合された出力と、を有するスイッチと、
    前記スイッチに結合されたコントローラと、を備え、
    前記コントローラが、前記メモリＰＨＹ電圧レギュレータから前記コアロジックに全電力動作状態で電力が供給されるように前記スイッチを設定することと、
    前記コントローラが、前記システム電圧レギュレータから前記コアロジックに複数の低電力動作状態の各々で電力が供給されるように前記スイッチを設定することと、を含む、
    方法。
13. 前記複数の低電力動作状態は、
    前記システム電圧レギュレータが低減した電圧で前記コアロジックに電力を供給する低アクティビティ動作状態であって、前記低減した電圧は、前記コアロジック内の回路の全動作電圧よりも低いが、前記コアロジック内の回路が制限された動作を継続するには十分である、低アクティビティ動作状態と、
    前記システム電圧レギュレータが保持電圧で前記コアロジックに電力を供給する保持動作状態であって、前記保持電圧は、前記低減した電圧よりも低く、前記コアロジック内の回路が前記制限された動作を確実に継続するには十分ではないが、前記コアロジック内の回路の状態情報を保持するには十分である、保持動作状態と、
    前記システム電圧レギュレータが前記コアロジックに電力を供給しない電力オフ動作状態と、を含む、
    請求項１２の方法。
14. 前記コントローラが、前記メモリ機能ブロックにおけるメモリアクセスアクティビティの速度を決定することと、
    前記メモリアクセスアクティビティの速度が速度閾値を上回る場合に、前記コントローラが、前記コアロジックを全電力動作状態に構成することであって、前記構成することは、電力が前記メモリＰＨＹ電圧レギュレータから前記コアロジックに供給されるように前記スイッチを設定することを含む、ことと、
    前記メモリアクセスアクティビティの速度が前記速度閾値を下回るが、前記メモリアクセスアクティビティの速度がゼロよりも大きい場合に、前記コントローラが、前記コアロジックを前記低アクティビティ動作状態に構成することであって、前記構成することは、電力が前記システム電圧レギュレータから前記コアロジックに前記低減した電圧で供給されるように前記スイッチを設定することを含む、ことと、
    前記メモリアクセスアクティビティの速度がゼロであり、したがって、前記メモリ機能ブロックがメモリアクセスを実行していない場合に、前記コントローラが、前記コアロジックのアイドル状態に基づいて、前記コアロジックを前記保持動作状態又は前記電力オフ動作状態の何れかに構成することと、を含む、
    請求項１３の方法。
15. 前記コントローラが、前記コアロジックがアイドル状態であるアイドル期間の長さを決定することと、
    前記メモリアクセスアクティビティの速度がゼロであり、前記アイドル期間の長さが時間閾値の長さよりも短い場合に、前記コントローラが、前記コアロジックを前記保持動作状態に構成することであって、前記構成することは、電力が前記コアロジックに前記保持電圧で供給されるように前記システム電圧レギュレータを設定することを含む、ことと、
    前記メモリアクセスアクティビティの速度がゼロであり、前記アイドル期間の長さが前記時間閾値の長さよりも長い場合に、前記コントローラが、前記コアロジックを前記電力オフ動作状態に構成することであって、前記構成することは、前記コアロジックに電力を供給しないように前記システム電圧レギュレータを設定することを含む、ことと、を含む、
    請求項１４の方法。
16. 前記コントローラは、状態機械回路を含み、
    前記方法は、
    前記コントローラが、前記メモリアクティビティの速度及び／又は前記アイドル期間の長さに基づいて、前記状態機械回路を使用して、前記全電力動作状態、前記低アクティビティ動作状態、前記保持動作状態及び前記電力オフ動作状態の間の移行を決定することを含む、
    請求項１５の方法。
17. 前記コントローラは、１つ以上の動作状態変化制限機構を含み、
    前記コントローラが、前記動作状態変化制限機構を使用して、前記コントローラが前記コアロジックの前記動作状態を前記全電力動作状態、前記低アクティビティ動作状態、前記保持動作状態及び前記電力オフ動作状態の間で移行する速度を制限することを含む、
    請求項１５の方法。
18. 前記メモリＰＨＹ機能ブロックは、前記コアロジック用の低ドロップアウト（ＬＤＯ）レギュレータであって、前記コアロジックの前記電源入力に結合された第１の入力と、前記コアロジック内の回路に結合された出力と、を有し、電力を前記コアロジック内の回路に供給するように構成されたＬＤＯレギュレータを備え、
    前記方法は、
    前記コントローラが、前記回路が前記メモリＰＨＹ電圧レギュレータから前記ＬＤＯレギュレータを介して電力を受容するように、前記全電力動作状態において前記ＬＤＯレギュレータを有効にすることと、
    前記コントローラが、前記回路が前記システム電圧レギュレータから電力を受容するように、前記低アクティビティ動作状態において前記ＬＤＯレギュレータを無効化又はバイパスすることと、を含む、
    請求項１３の方法。
19. 前記ＬＤＯ電圧レギュレータは、ノイズ及び過渡信号を低減するための回路要素を含む、
    請求項１８の方法。
20. 前記メモリＰＨＹ機能ブロックは、入力出力（ＩＯ）回路要素を含み、
    前記方法は、
    前記メモリＰＨＹ電圧レギュレータが、前記コアロジックの動作状態に関わらず前記ＩＯ回路要素に電力を供給することを含む、
    請求項１２の方法。
21. 前記コアロジックは、メモリアクセス状態機械回路、メモリアクセスルーティングコントローラ回路、メモリＰＨＹクロック発生回路、及び、メモリＰＨＹ状態情報ストレージメモリ回路のうち１つ以上を含む、
    請求項１２の方法。
22. 前記電子デバイスは、前記メモリ機能ブロックとは別の１つ以上の外部機能ブロックを含み、
    前記方法は、
    前記システム電圧レギュレータが、前記コアロジックの動作状態に関わらず前記外部機能ブロックに電力を供給することを含む、
    請求項１２の方法。

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