JP2023504360A - ランダムデータのためのクロックレス遅延適応ループ - Google Patents

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Abstract

装置（１１０）が、ランダムデータに適応するように構成されるクロックレス遅延適応ループ（１１５）を含む。装置（１１０）は、クロックレス遅延適応ループ（１１５）に結合される回路（１１４）も含む。クロックレス遅延適応ループ（１１５）は、カスケード接続された遅延線と、カスケード接続された遅延線に結合される自己相関制御回路とを含み、自己相関制御回路の出力は、カスケード接続された遅延線のための制御信号を生成するために用いられる。

Description

ネットワーク化された電子デバイスが普及し続けるのに伴い、信号インテグリティを維持しつつシグナリング速度を上げるための労力が費やされている。通信リンクの中核は、信号を生成するトランスミッタと、信号を搬送するチャネルと、信号を受信し、正しく処理するレシーバとで構成されている。信号は、電気信号、光パルス、又は電磁信号としてチャネルによって搬送され得る。ネットワーク化されたデバイス又は構成要素間の正確なシグナリングのために、信号のインテグリティを維持する必要がある。物理層の観点から、これは、トランスミッタから銅線、光ファイバ、又は無線であり得るチャネルに沿って「１」が送信される場合に、レシーバもその信号が「１」であると判定すべきであることを意味する。これは、信号インテグリティに影響する種々の要因により、データ送信システムや回路設計者にとって基本的な課題である。
データ伝送システムにおける信号インテグリティは、多くの要因によって影響を受ける。不規則雑音、大気及び人工雑音とは別に、信号インテグリティの劣化に寄与する決定論的要因がある。銅ベースの信号伝送は、銅チャネルの制限された帯域幅と隣接チャネルからのクロストークとに影響される。光信号は、ファイバに沿って伝搬する際の、周波数に非依存しない光パワー損失や、ファイバのタイプに応じて分散を生じさせるメカニズムに影響される。銅における帯域幅制限及び光ファイバにおけるパルス分散は、レシーバにおける符号間干渉（ＩＳＩ）をもたらす。典型的には、ＩＳＩは、データレート及びチャネル長が増加するにつれて劣化する。ＩＳＩは、高いデータレート（例えば、１０Ｇｂ／秒）での銅ベースの送信チャネル及び光ファイバを介した伝送距離を制限する主な要因である。ＩＳＩを補償し、また、その他の方式で信号インテグリティを維持するための労力は、等化を含むトランスミッタ側及びレシーバ側の様々な技術をもたらしてきた。
等化は、トランスミッタ又はレシーバのいずれかで、チャネルに誘起されるＩＳＩを補償し、信号インテグリティを改善するために、電気信号を調整するプロセスである。線形及び非線形の等化技術が文献で探求されている。非線形等化技術の一つは、判定帰還等化（ＤＦＥ：decision-feedback equalization）と呼ばれる。ＤＦＥでは、レシーバ回路要素に遅延要素が導入され、等化値が入力データストリームと組み合わされる。
多くの応用例（例えば、リドライバ）では、クロックが利用できず、したがって、（ランダムデータを遅延させるために）クロックレス遅延線が必要とされる。遅延は、許容されるデータレートの範囲に対して、１ユニット間隔（ＵＩ）又は１ＵＩの倍数に自動的に適応される必要がある。異なるデータレートに対する遅延適応は簡単なことではなく、コスト、電力効率、及びフットプリントサイズなどの問題を考慮する必要がある。ＤＦＥ設計を改善し、異なるデータレートを考慮する努力が成されている。
少なくとも１つの例において、装置が、ランダムデータに適応するように構成されるクロックレス遅延適応ループを含む。この装置はまた、クロックレス遅延適応ループに結合される回路を含む。クロックレス遅延適応ループは、データ入力ノードと、データ出力ノードと、制御入力ノードとを有する遅延線を含む。クロックレス遅延適応ループはまた、カスケード接続された遅延線に結合される自己相関制御回路を含み、自己相関制御回路の出力が、カスケード接続された遅延線のための制御信号を生成するために用いられる。
少なくとも１つの例において、クロックレス判定帰還等化器（ＤＦＥ：decision-feedback equalizer）が、入力信号と帰還信号とを組み合わせることによって出力信号を提供するように構成される加算回路を含む。ＤＦＥ帰還経路が、出力信号を受信し、帰還信号を提供するように構成され、ＤＦＥ帰還経路は、ランダムデータに適応するように構成される遅延適応ループを含む。遅延適応ループは、データ入力ノードと、データ出力ノードと、制御入力ノードとを備える電圧制御遅延線（ＶＣＤＬ）を含む。遅延適応ループはまた、データ入力ノード及びデータ出力ノードに結合される自己相関器を含み、自己相関器の出力が、制御入力ノードへの制御信号入力を生成するために用いられる。遅延適応ループはまた、ＶＣＤＬに直列のＤＦＥタップ回路を含む。
少なくとも１つの例において、遅延適応ループが、第１の遅延線及び第２の遅延線を含む。遅延適応ループはまた、第１の遅延線及び第２の遅延線に結合される自己相関制御回路を含む。自己相関制御回路は、第１遅延線及び第２遅延線の少なくとも一方における入力データ及び出力データに適用される自己相関関数に基づいて、第１遅延線及び第２遅延線の各制御信号を提供する。
種々の例の詳細な説明のため、ここで、添付の図面を参照する。
幾つかの例における通信システムを示す図である。
幾つかの例におけるクロックレス判定帰還等化（ＤＦＥ）ループを示す図である。
シンボル間干渉（ＩＳＩ）なしのＸＮＯＲゲートを用いる自己相関を示すグラフである。
ＩＳＩのあるＸＮＯＲゲートを用いる自己相関を示すグラフである。
幾つかの例における遅延適応ループの図である。
幾つかの例における遅延及び制御電圧（Ｖｃｔｒｌ）曲線を示すグラフである。
異なる例における適応遅延整定を示すグラフである。 異なる例における適応遅延整定を示すグラフである。
異なる例における適応遅延整定を示す付加的なグラフである。 異なる例における適応遅延整定を示す付加的なグラフである。
幾つかの例における他の遅延適応ループを示す図である。 幾つかの例における他の遅延適応ループを示す図である。 幾つかの例における他の遅延適応ループを示す図である。
幾つかの例における電圧制御遅延線（ＶＣＤＬ）の概略図である。
幾つかの例における電流モード論理（ＣＭＬ）ＸＮＯＲゲートの概略図である。
幾つかの例におけるトランスコンダクタンス（Ｇｍ）段の概略図である。
本明細書では、自己相関関数を用いる遅延適応ループトポロジーについて説明する。ランダムデータストリームの自己相関関数は、遅延シフトがゼロ遅延から増加するにつれて単調に減少し、時間シフトが１単位間隔（ＵＩ）に達し、それを超えるとゼロになる。シンボル間干渉（ＩＳＩ）が存在する場合、自己相関関数は、１ＵＩの時間シフトを超える非ゼロテールを有し得る。そのため、１ＵＩにロックする代わりに、よりロバストなオプションは、自己相関関数を（０の代わりに）０．５に強いることによって０．５ＵＩにロックすることに関与する。必要に応じて、１つ又はそれ以上の０．５－ＵＩ遅延要素がカスケード接続されて、１－ＵＩ遅延が生成される。本明細書に記載されるように、例示の遅延要素は、電圧制御遅延線（ＶＣＤＬ）及び判定帰還等化（ＤＦＥ）タップ回路を含み、ここで、ＶＣＤＬは調節可能な遅延を有し、ＤＦＥタップ回路は固定遅延を有する。
幾つかの例において、遅延適応ループが、データ入力ノードと、データ出力ノードと、制御入力ノードとを備えるＶＣＤＬを含む。遅延適応ループはまた、ＶＣＤＬのデータ入力ノード及びデータ出力ノードに結合される自己相関器を含む。遅延適応ループは、自己相関器に結合されるトランスコンダクタンス（Ｇｍ）段も含み、ここで、トランスコンダクタンス段は、自己相関器出力の一部（例えば、０．５）に対応する電圧を電流に変換するように構成される。遅延適応ループは、トランスコンダクタンス段の出力に結合される第１の（例えば、頂部）プレートと、接地ノードに結合される第２の（例えば、底部）プレートとを備えるコンデンサも含む。また、トランスコンダクタンス段の出力は、ＶＣＤＬを１ＵＩ未満の値にロックするために、ＶＣＤＬの制御入力ノードに結合される。必要に応じて、付加的なＶＣＤＬ及び／又はＤＦＥタップ回路が、トランスコンダクタンス段の出力に結合される。他の例において、遅延適応ループが、複数のＶＣＤＬと、各ＶＣＤＬのための自己相関器とを含む。そのような場合、自己相関器出力は、別々に用いられる（例えば、別々のトランスコンダクタンス段が用いられる）か、又は組み合わせられる（例えば、単一のトランスコンダクタンス段が用いられる）。
幾つかの例において、遅延適応ループは、クロックレス判定帰還等化器（ＤＦＥ）に採用される。また、異なる例において、クロックレスＤＦＥは、線形中継器又はリドライバ回路の一部である。記載される遅延適応ループにより、遅延ロックループが、システム内のクロックを必要とすることなく、ランダムデータに対して１ＵＩ遅延（又は０．５ＵＩの倍数）に適応することができる。様々な遅延適応ループオプション、システムオプション、自己相関オプション、及び関連する回路が、図を用いて以下に説明される。
図１は、幾つかの例における通信システム１００を示す図である。図示されるように、システム１００は、トランスミッタ１０４、チャネル１０６、線形中継器又はリドライバ１１０、チャネル１１８、及びレシーバ１２０を含む。幾つかの例において、通信システムは、線形中継器又はリドライバ１１０の前及び後にＡＣ結合コンデンサ（ＣＡＣ１及びＣＡＣ２）を含む。図１において、ソースデータ１０２が、トランスミッタ１０４から出力され、送信された信号アイダアグラム１０５によって表される。チャネル１０６を介して搬送された後、ソースデータ１０２は、受信された信号アイダアグラム１０７によって表されるように、区別できなくなる。線形中継器又はリドライバ１１０の動作は、トランスミッタ１０４によって送信されたソースデータ１０２を回復し、ドライバ１１６を用いて同じ信号を反復することであり、ここで、ドライバ１１６によって送信されたデータは、送信された信号アイダアグラム１１７によって表される。反復されたデータは、ドライバ１１６によってチャネル１１８に送信される。図１の例では、線形中継器又はリドライバ１１０は、連続時間線形等化器（ＣＴＬＥ）１１２及びクロックレスＤＦＥループ１１４を用いてデータを回復する。図１の例では、ＤＦＥループ１１４は、本明細書で説明されるように、自己相関器及びカスケード接続された遅延線を備える遅延適応ループ１１５を含む。幾つかの例において、カスケード接続された遅延線は、少なくとも１つのＶＣＤＬとＤＦＥタップ回路とを含む。ＣＴＬＥ１１２及びクロックレスＤＦＥ１１４の等化動作は、ソースデータ１０２の回復を促進する。
より具体的には、チャネル１０６は、トランスミッタ１０４と線形中継器又はリドライバ１１０との間で信号を搬送するために用いられる１つ又はそれ以上の物理的伝送媒体（例えば、配線、無線、光ファイバなど）を表す。動作において、トランスミッタ１０４は、ソースデータ１０２を受け取り、ソースデータ１０２を表す信号をチャネル１０６に搬送する。線形中継器又はリドライバ１１０は、チャネル１０６から信号を受信し、ソースデータ１０２を回復し、回復されたデータを別の通信リンクに線形に渡すように動作する。
線形中継器又はリドライバ１１０においてソースデータ１０２を回復することは、クロックレスＤＦＥループ１１４によって実施されるものを含む様々な動作を含む。クロックレスＤＦＥループ１１４の動作は、レシーバ側信号を短時間遅延させること及び改変することを含み、その結果、「等化された」信号が得られ、これは、その後ドライバ１１６によって用いられて、ソースデータ１０２に一致する新しい信号が生成される。クロックレスＤＦＥループ１１４では、シンボル間干渉（ＩＳＩ）の低下に起因するより高速のシグナリングが可能である。
図２は、幾つかの例におけるクロックレスＤＦＥループ２００を示す図である。図示されるように、クロックレスＤＦＥループ２００は、入力信号２０２と帰還信号２１６とを組み合わせることによって出力信号２１４を提供するように構成される加算回路２０８を含む。クロックレスＤＦＥループ２００はまた、ランダムデータに適応するように構成される遅延適応ループ２０４を含む。図２の例では、遅延適応ループ２０４は、入力として出力信号２１４を受け取り、出力として帰還信号２１６を提供する。図示のように、遅延適応ループ２０４は、自己相関制御回路２０６及びカスケード接続される遅延線２０６を含み、自己相関制御回路２０６は、カスケード接続された遅延線２０６から入力／出力データを受け取り、少なくとも１つの制御信号（例えば、Ｖｃｔｒｌ、Ｖｃｔｒｌ、Ｖｃｔｒｌ2）をカスケード接続された遅延線２０６に提供する。異なる例において、自己相関制御回路２０６は、少なくとも１つの制御信号（例えば、Ｖｃｔｒｌ、Ｖｃｔｒｌ１、Ｖｃｔｒｌ2）を生成するために用いられる自己相関器及び／又はその他の構成要素の数に関して変化する。動作において、自己相関制御装置２０６は、カスケード接続された遅延線２０５の遅延線のうちの少なくとも１つに関連する入力/出力（Ｉ/Ｏ）データを相関させる。相関結果は、カスケード接続された遅延線２０５の遅延線に提供される少なくとも１つの制御信号（例えば、Ｖｃｔｒｌ、Ｖｃｔｒｌ1、Ｖｃｔｒｌ2）を生成するために用いられる。幾つかの例において、カスケード接続された遅延線２０５は、単一のＶＣＤＬと、符号付きＤＦＥタップ重みを出力信号２１４の遅延バージョンに適用することによって帰還信号を生成するように構成されるＤＦＥタップ回路（プログラム可能な出力スイングを有する固定遅延を有する遅延線）とを含む。他の例において、カスケード接続された遅延線２０５は、一連のＶＣＤＬと、符号付きＤＦＥタップ重みを出力信号２１４の遅延バージョンに適用するように構成されるＤＦＥタップ回路とを含む。
図３Ａは、シンボル間干渉（ＩＳＩ）のないＸＮＯＲゲートを用いる自己相関を示すグラフ３００である。実信号ｆ（ｔ）の自己相関関数は、
Figure 2023504360000002
によって与えられる。ランダム非ゼロ復帰（ＮＲＺ）ビットストリームの場合、自己相関関数は、右項に示すように、１ＵＩで０になる（及びゼロのままである）三角関数である。ランダムＮＲＺビットストリームの場合、ＸＮＯＲゲート（出力：±１Ｖ）が自己相関器として使用可能である。
図３Ｂは、ＩＳＩのあるＸＮＯＲゲートを用いる自己相関を示すグラフ３１０である。ＩＳＩがある場合、テールはグラフ３１０に示すように広がるが、０．５ＵＩ地点３１２はあまりシフトしない。したがって、１つの提案されるストラテジーは、平均ＸＮＯＲゲート出力（出力：±１Ｖ）を０．５Ｖと比較し、遅延を０．５ＵＩにロックすることを含む。
図４は、幾つかの例における遅延適応ループ４００の図である。遅延適応ループ４００は、クロックレスＤＦＥの一部である図２における遅延適応ループ２０４の一例である。他の例において、遅延適応ループ４００は、クロックレスフィードフォワード等化器（ＦＦＥ）、ロック喪失検出器、及びデータレートにわたる他のそのような応用例において用いられる。図示のように、遅延適応ループ４００は、ＶＣＤＬ４０４に直列のＶＣＤＬ４０２を含み、これらは、カスケード遅延線（例えば、図２におけるカスケード遅延線２０５）を形成する。遅延適応ループ４００はまた、ＶＣＤＬ４０２の入力及び出力に結合される自己相関器４０６を含む。図４の例では、自己相関器４０６は、ＶＣＤＬ４０２の入力及び出力を相関させるＸＮＯＲゲートである。幾つかの例において、自己相関器４０６の出力から０．５Ｖを減算するトランスコンダクタンス段４０８を用いて、平均自己相関器出力が０．５に設定される。トランスコンダクタンス段４０８の出力は、Ｖｃｔｒｌを決定するキャパシタ（Ｃ１）を充電するために用いられる。図４の例では、Ｖｃｔｒｌが、ＶＣＤＬ４０２及び４０４に制御信号として提供され、ＶＣＤＬ４０２及び４０４の各々についての遅延を０．５ＵＩにロックする（図４の遅延適応ループについて１ＵＩの総遅延をもたらす）。図４において、自己相関器４０６、トランスコンダクタンス段４０８、及びＣ１は、自己相関制御回路（例えば、図２の自己相関制御回路２０６）に対応する。
図５は、幾つかの例における遅延及びＶｃｔｒｌ曲線を示すグラフ５００である。グラフ５００では、自己相関関数（例えば、図２又は図４のもの）を用いて、遅延曲線及びＶｃｔｒｌ曲線を生成する。図５の例では、Ｖｃｔｒｌが整定すると遅延曲線は２×０．５ＵＩ（～６２．５ｐｓ）に整定するかロックされるため、適度に閉じた入力アイ（図示せず）になる。
図６Ａ、図６Ｂ、図７Ａ、及び図７Ｂは、異なる例における適応遅延整定を示すグラフである。図６Ａのグラフ６００では、擬似ランダムバイナリシーケンス（ＰＲＢＳ７）が、自己相関関数に基づいて遅延曲線を生成するために用いられ、ここで、１６Ｇｂ／ｓで１０－ｉｎ ＦＲ４が用いられる。グラフ６００では、遅延曲線は、約１８μｓ後のピークトゥピーク変動が４０ｆｓになるように整定する。図６Ｂのグラフ６１０では、擬似ランダムバイナリシーケンス（ＰＲＢＳ１５）が、自己相関関数に基づいて遅延曲線を生成するために用いられ、ここで、１６Ｇｂ／ｓで１０－ｉｎ ＦＲ４が用いられる。グラフ６１０では、遅延曲線は、約１８μｓ後のピーク・ツー・ピーク変動が８００ｆｓになるように整定する（より長いＰＲＢＳ実行がより多くの遅延ジッタ／変動をもたらす）。定常状態における遅延変動は、遅延適応ループの帯域幅（ＢＷ）の関数でもある。
図７Ａのグラフ７００では、遅延曲線が、１ＵＩより大きいか又は小さい初期遅延について表され、ここで、必要に応じて遅延を調節するために自己相関関数が用いられる。グラフ７００に示すように、自己相関関数は、初期遅延が１ＵＩより大きいか小さいかにかかわらず有効である（自己相関は双方向ロックをサポートする）。グラフ７００では、ＰＲＢＳ７及び１６Ｇｂ／ｓで１０－ｉｎ ＦＲ４が用いられる。図７Ｂのグラフ７１０では、異なるデータ速度に対応する異なる遅延曲線が表され、ここで、１０－ｉｎ ＦＲ４チャネル及びＰＲＢＳ７の自己相関が、遅延曲線を生成するために用いられる。グラフ７１０に表されるように、遅延線が十分な範囲を有する場合、提案された自己相関関数は、様々なデータレートにわたって遅延を自動的に適応させる。
２つのＶＣＤＬの遅延ミスマッチが問題となる場合、各ＶＣＤＬの周りの独立した自己相関ループが可能である。図８は、幾つかの例において独立した自己相関ループを有する遅延適応ループ８００の図である。遅延適応ループ８００は、クロックレスＤＦＥの一部である、図２における遅延適応ループ２０４の一例である。他の例において、遅延適応ループ８００は、クロックレスＦＦＥ、ロック喪失検出器、及びデータレートにわたる他のそのような応用例において用いられる。
図示のように、遅延適応ループ８００は、ＶＣＤＬ８０４に直列のＶＣＤＬ８０２を含み、これらは、カスケード遅延線（例えば、図２におけるカスケード遅延線２０５）を形成する。遅延適応ループ８００はまた、ＶＣＤＬ８０２の入力及び出力に結合される自己相関器８０６を含む。また、自己相関器８１６が、ＶＣＤＬ８０４の入力及び出力に結合される。図８の例では、自己相関器８０６及び８１６はＸＮＯＲゲートであり、自己相関器８０６はＶＣＤＬ８０２の入力及び出力を相関させ、自己相関器８１６はＶＣＤＬ８０４の入力及び出力を相関させる。幾つかの例において、自己相関器８０６の出力から０．５Ｖを減算するトランスコンダクタンス段８０８を用いて、自己相関器８０６のための平均自己相関器出力が０．５に設定される。トランスコンダクタンス段８０８の出力はキャパシタ（Ｃ２）を充電するために用いられ、キャパシタ（Ｃ２）はＶＣＤＬ８０２のための制御信号（Ｖｃｔｒｌ1）を決定する。また、自己相関器８１６の出力から０．５Ｖを減算するトランスコンダクタンス段８１８を用いて、自己相関器８１６のための平均自己相関器出力が０．５に設定される。トランスコンダクタンス段８０８の出力はキャパシタ（Ｃ３）を充電するために用いられ、キャパシタ（Ｃ３）はＶＣＤＬ８０４のための制御信号（Ｖｃｔｒｌ2）を決定する。Ｖｃｔｒｌ1及びＶｃｔｒｌ2では、ＶＣＤＬ８０２及び８０４の各遅延は０．５ＵＩでロックされる（図８の遅延適応ループ８００に対して総遅延は１ＵＩになる）。図８において、自己相関器８０６及び８１６、トランスコンダクタンス段８０８及び８１８、Ｃ２、及びＣ３は、自己相関制御回路（例えば、図２の自己相関制御回路２０６）に対応する。
別の選択肢として、２つの自己相関器が２つの０．５ＵＩ遅延のために用いられ、自己相関器の出力は、Ｇｍ段を通過する前に平均化される。図９は、幾つかの例において、平均化された自己相関ループを有する遅延適応ループ９００の図である。遅延適応ループ９００は、クロックレスＤＦＥの一部である、図２における遅延適応ループ２０４の一例である。他の例において、遅延適応ループ９００は、クロックレスＦＦＥ、ロック損失検出器、及び様々なデータレートにわたる他のそのような応用例で用いられる。
図示のように、遅延適応ループ９００は、ＶＣＤＬ９０４に直列のＶＣＤＬ９０２を含み、これらはカスケード遅延線（例えば、図２におけるカスケード遅延線２０５）を形成する。遅延適応ループ９００はまた、ＶＣＤＬ９０２の入力及び出力に結合される自己相関器９０６を含む。また、自己相関器９１６が、ＶＣＤＬ９０４の入力及び出力に結合される。図９の例では、自己相関器９０６及び９１６はＸＮＯＲゲートであり、自己相関器９０６はＶＣＤＬ９０２の入力と出力を相関させ、自己相関器９１６はＶＣＤＬ９０４の入力と出力を相関させる。図９の例では、自己相関器９０６及び９１６の出力は、抵抗器Ｒ１及びＲ２を用いて組み合わされ（平均化され）、ここで、自己相関器９０６及び９１６の平均自己相関器出力は、自己相関器９０６及び９１６の平均出力から０．５Ｖを減算するトランスコンダクタンス段９０８を用いて０．５に設定される。トランスコンダクタンス段９０８の出力は、ＶＣＤＬ９０２及び９０４のための制御信号（Ｖｃｔｒｌ）を決定するキャパシタ（Ｃ４）を充電するために用いられる。図９において、自己相関器９０６及び９１６、Ｒ１、Ｒ２、トランスコンダクタンス段９０８、及びＣ４は、自己相関制御回路（例えば、図２の自己相関制御回路２０６）に対応する。遅延適応ループ９００を用いると、各遅延線がミスマッチ（例えば、プロセス、温度、又は供給電圧のミスマッチ）のために０．５ＵＩからわずかに外れている場合であっても、ループは１ＵＩの総遅延にロックする。
別の選択肢として、幾つかの例において、ＸＮＯＲゲートから出てくるパルスを計数するデジタル累算器／積分器を用いてフィルタリングが実施される。そのような場合、ループは、離散的に同調された遅延線又はＤＡＣのいずれかで閉じられる。図１０は、自己相関を有する遅延適応ループ１０００と、幾つかの例におけるデジタル状態機械との図である。遅延適応ループ１０００は、クロックレスＤＦＥの一部である、図２における遅延適応ループ２０４の一例である。他の例において、遅延適応ループ１０００は、クロックレスＦＦＥ、ロック喪失検出器、及び様々なデータレートにわたる他のそのような応用例において用いられる。
図示のように、遅延適応ループ１０００は、ＶＣＤＬ１００４に直列のＶＣＤＬ１００２を含み、これらはカスケード遅延線（例えば、図２におけるカスケード遅延線２０５）を形成する。遅延適応ループ１０００はまた、ＶＣＤＬ１００２の入力と出力に結合される自己相関器１００６を含む。図１０の例では、自己相関器１００６がＸＮＯＲゲートであり、自己相関器１００６はＶＣＤＬ１００２の入力と出力を相関させる。図示のように、自己相関器１００６の出力は、デジタル状態機械１００８に提供される。図１０の例では、デジタル状態機械は、カウンタ１０１０と、累算器及び比較ブロック１０１２とを含む。デジタル状態機械１００８の出力はＤＡＣ１０１４に提供され、ＤＡＣ１０１４の出力は、ＶＣＤＬ１００２及び１００４に対する制御信号（Ｖｃｔｒｌ）である。図１０において、自己相関器１００６、デジタル状態マッチング１００８、及びＤＡＣ１０１４は、自己相関制御回路（例えば、図２の自己相関制御回路２０６）に対応する。遅延適応ループ１０００を用いると、ループは１ＵＩの総遅延にロックする。
図１１は、幾つかの例におけるＶＣＤＬ１１００（例えば、図２、図４、及び図８～図１０のＶＣＤＬ）の概略図である。図示のように、ＶＣＤＬ１１００は、正の入力ノード（Ｖｉｎｐ）及び負の入力ノード（Ｖｉｎｎ）を含む。ＶＣＤＬ１１００は、図示の配置において、抵抗器（Ｒ３～Ｒ６）及びバラクター（Ｃ５～Ｃ８）も含む。また、図１１では、正の出力ノード（Ｖｏｕｔｐ）、負の出力ノード（Ｖｏｕｔｎ）、及び制御入力（Ｖｃｔｒｌ）ノードが表される。幾つかの例において、ＶＣＤＬの構成要素又は構成要素の配置は、ＶＣＤＬ１１００について表されるものとは異なる。
図１２は、幾つかの例における電流モード論理（ＣＭＬ）ＸＮＯＲゲート１２００（例えば、図４及び図８～図１０の自己相関器）の概略図である。図示のように、ＸＮＯＲゲート１２００は、正の供給電圧（ＶＤＤ）、接地ノード、Ａノード、
Figure 2023504360000003
入力ノード、Ｂノード、
Figure 2023504360000004
ノード、Ｙノード、及び
Figure 2023504360000005
ノードを含む。ＣＭＬ ＸＮＯＲゲート１２００はまた、図示の構成における抵抗器（Ｒ７及びＲ８）及び種々のトランジスタ（Ｑ１～Ｑ６）を含む。幾つかの例において、自己相関器のための構成要素又は構成要素の配置は、ＣＭＬ ＸＮＯＲゲート１２００のために表されるものとは異なる。
図１３は、幾つかの例におけるトランスコンダクタンス（Ｇｍ）段１３００（例えば、図４、図８、及び図９のトランスコンダクタンス段）の概略図である。図示のように、トランスコンダクタンス段１３００は、正の電源電位（ＶＤＤ）、接地ノード、正の入力ノード（Ｖｉｎｐ）、負入力ノード（Ｖｉｎｎ）、及び出力電流（Ｉｏｕｔ）ノードを含む。トランスコンダクタンス段１３００はまた、図示の配置における種々のトランジスタ（Ｍ１～Ｍ４）を含む。幾つかの例において、トランスコンダクタンス段のための構成要素又は構成要素の配置は、トランスコンダクタンス段１３００のために表されるものとは異なる。
提案された遅延適応ループトポロジーでは、自己相関関数が用いられる。ランダムデータストリームの自己相関関数は、時間シフトがゼロから増加するにつれて単調に減少し、時間シフトが１ＵＩに達し、それを超えるとゼロになる。幾つかの例において、入力データ及びその遅延バージョンを入力として有するＸＮＯＲ（又はＸＯＲ）ゲートが、この自己相関関数を生成するために用いられ、このＸＮＯＲゲートの周りの制御ループが、自己相関関数をゼロに駆動する一方で、遅延を１ＵＩに向かって駆動する。ＩＳＩが存在する場合、自己相関関数は、１ＵＩの時間シフトを超える非ゼロテールを有し得る。したがって、１ＵＩにロックする代わりに、自己相関関数を（０の代わりに）０．５に強いることによって、０．５ＵＩにロックすることがよりロバストである。これらの０．５ＵＩ遅延要素は、１ＵＩ遅延を生成するためにカスケード接続され得る。提案される遅延適応ループトポロジーにより、較正された遅延は、システム内のクロックを必要とせずにランダムデータのために作成される（そして、電圧及び温度変動にもかかわらず遅延を維持する）。提案される遅延適応ループトポロジーは、クロックレスＤＦＥ、クロックレスＦＦＥ、ロック検出器の損失、及び様々なデータレートにわたる他のそのような応用例のための適応遅延線の設計を可能にする。提案される遅延適応ループトポロジーではクロックは用いられず、この解決策は僅かな遅延を生成するために一般化され得る。また、この解決策は、電圧及び温度の変動にもかかわらず所望の遅延への自動適応が可能であるように、種々のデータ速度にわたってスケーラブルである。
幾つかの例において、或る装置（例えば、クロックレスＤＦＥ、クロックレスＦＦＥ、ロック損失検出器、又は異なるデータレートに適応する他のそのような回路を備える線形中継器又はリドライバに対応する、集積回路、チップ、又は回路）が、ランダムデータに適応するように構成されるクロックレス遅延適応ループを含む。この装置は、クロックレス遅延適応ループに結合される回路（例えば、クロックレスＤＦＥ、クロックレスＦＦＥ、ロック損失検出器、又は異なるデータレートに適応する他のそのような回路）を含む。クロックレス遅延適応ループは、カスケード接続遅延線（例えば、図２のカスケード接続遅延線２０５、又は図４及び図８～１０のＶＣＤＬ）と、カスケード接続遅延線に結合される自己相関制御回路（例えば、図２の自己相関制御回路２０６）とを含み、自己相関制御回路の出力が、カスケード接続遅延線のための制御信号（例えば、Ｖｃｔｒｌ、Ｖｃｔｒｌ1、Ｖｃｔｒｌ2）を生成するために用いられる。
幾つかの例において、カスケード接続された遅延線が、ＶＣＤＬ（例えば、図４及び図８～図１０のＶＣＤＬ）を含み、自己相関制御回路は、ＸＮＯＲゲート（例えば、図４及び図８～図１０のＸＮＯＲゲート）を含む。幾つかの例において、自己相関制御回路はまた、自己相関制御回路の出力に結合されるトランスコンダクタンス段（例えば、図４、図８、及び図９のトランスコンダクタンス段）を含む。幾つかの例において、自己相関制御回路はまた、トランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備えるキャパシタ（例えば、図４、図８、及び図９のキャパシタ）を含み、トランスコンダクタンス段の出力は制御信号であり、制御信号はクロックレス遅延適応ループを１ＵＩの遅延値にロックする。幾つかの例において、自己相関制御回路は、自己相関制御回路の出力に結合されるデジタル状態機械（例えば、図１０のデジタル状態機械１００８）も含む。幾つかの例において、自己相関制御回路は、デジタル状態機械の出力に結合されるＤＡＣ（例えば、図１０のＤＡＣ１０１４）を含み、ここで、ＤＡＣの出力は制御信号であり、制御信号はクロックレス遅延適応ループを１ＵＩの遅延値にロックする。
幾つかの例において、カスケード接続された遅延線は、直列の第１の遅延線（例えば、図４のＶＣＤＬ４０２）及び第２の遅延線（例えば、図４のＶＣＤＬ４０４）を含み、第１及び第２の遅延線の各々が制御入力ノードを含み、自己相関制御回路の出力は、第１及び第２の遅延線のそれぞれの制御入力ノードに入力される制御信号（例えば、図４のＶｃｔｒｌ）を生成するために用いられる。
幾つかの例において、カスケード接続された遅延線は、直列の第１の遅延線（例えば、図８のＶＣＤＬ８０２）及び第２の遅延線（例えば、図８のＶＣＤＬ８０４）を含み、第１及び第２の遅延線の各々が制御入力ノードを含み、自己相関制御回路は、第１の遅延線に関連する第１の自己相関器（例えば、図８のＸＮＯＲゲート８０６）を含み、第１の自己相関器の出力が、第１の遅延線の制御入力ノードに入力される制御信号（例えば、図８のＶｃｔｒｌ1）を生成するために用いられる。幾つかの例において、自己相関制御回路はまた、第２の遅延線に関連する第２の自己相関器（例えば、図８のＸＮＯＲゲート８１６）を含み、第２の自己相関器の出力が、第２の遅延線の制御入力ノードに入力される制御信号（例えば、図８のＶｃｔｒｌ2）を生成するために用いられる。
幾つかの例において、カスケード接続された遅延線は、直列の第１の遅延線（例えば、図９のＶＣＤＬ９０２）及び第２の遅延線（例えば、図９のＶＣＤＬ９０４）を含み、第１及び第２の遅延線の各々が制御入力ノードを含み、自己相関制御回路は、第１の遅延線に関連する第１の自己相関器（例えば、図９のＸＮＯＲゲート９０６）を含む。幾つかの例において、自己相関制御回路はまた、第２の遅延線に関連する第２の自己相関器（例えば、図９のＸＮＯＲゲート９１６）を含み、第１及び第２の自己相関器の平均出力が、第１及び第２の遅延線の制御入力ノードに入力される制御信号（例えば、図９のＶｃｔｒｌ）を生成するために用いられる。
幾つかの例において、クロックレスＤＦＥ（例えば、図２におけるクロックＤＦＥ２００）が、入力信号（例えば、図２におけるＶｉｎ）及び帰還信号（例えば、図２における帰還信号２１６）を組み合わせることによって出力信号（例えば、図２におけるＶｏｕｔ）を提供するように構成される、加算回路（例えば、図２における加算回路２０８）を含む。クロックレスＤＦＥはまた、出力信号を受信し、帰還信号を提供するように構成されるＤＦＥ帰還経路（例えば、図２におけるＤＦＥ帰還経路２０３）を含み、ＤＦＥ帰還経路は、ランダムデータに適応するように構成される遅延適応ループ（例えば、図２、図４、及び図８～図１０の遅延適応ループのいずれか）を含む。遅延適応ループは、データ入力ノードと、データ出力ノードと、制御入力ノードとを備えるＶＣＤＬ（例えば、図４及び図８～図１０のＶＣＤＬ）を含む。遅延適応ループはまた、データ入力ノード及びデータ出力ノードに結合される自己相関器（例えば、図４及び図８～図１０のＸＮＯＲゲート）を含み、自己相関器の出力が、制御入力ノードに入力される制御信号生成するために用いられる。遅延適応ループは、ＶＣＤＬに直列のＤＦＥタップ回路（例えば、図１を参照）も含む。
幾つかの例において、自己相関器はＸＮＯＲゲートであり、遅延適応ループは、自己相関器の出力に結合されるトランスコンダクタンス段（例えば、図４、図８、及び図９のトランスコンダクタンス段）も含む。幾つかの例において、遅延適応ループは、トランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備えるキャパシタ（例えば、図４、図８、及び図９のキャパシタ）を含み、トランスコンダクタンス段の出力は制御信号であり、制御信号は遅延線を１ＵＩの遅延値にロックする。幾つかの例において、クロックレス遅延適応ループは、自己相関器の出力に結合されるデジタル状態機械（例えば、図１０のデジタル状態機械１００８）を含む。幾つかの例において、クロックレス遅延適応ループは、デジタル状態機械の出力に結合されるＤＡＣ（例えば、図１０のＤＡＣ１０１４）を含み、ＤＡＣの出力が制御信号であり、制御信号は遅延線を１ＵＩの遅延値にロックする。
幾つかの例において、遅延適応ループは、ＶＣＤＬに対応する単一のＶＣＤＬを含む。他の例において、ＶＣＤＬは第１のＶＣＤＬ（例えば、図８におけるＶＣＤＬ８０２）であり、遅延適応ループは、第１のＶＣＤＬに直列の第２のＶＣＤＬ（例えば、図８におけるＶＣＤＬ８０４）を含み、第１及び第２のＶＣＤＬの各々が制御入力ノードを有し、自己相関器は、第１のＶＣＤＬに関連する第１の自己相関器（例えば、図８におけるＸＮＯＲゲート８０６）であり、第１の自己相関器の出力が、第１のＶＣＤＬの制御入力ノードへの制御信号入力（例えば、図８におけるＶｃｔｒｌ1）を生成するために用いられる。このような例では、遅延適応ループは、第２のＶＣＤＬに関連する第２の自己相関器（例えば、図８のＸＮＯＲゲート８１６）も含み、第２の自己相関器の出力が、第２のＶＣＤＬの制御入力ノードへの制御信号入力（例えば、図８のＶｃｔｒｌ2）を生成するために用いられる。
幾つかの例では、ＶＣＤＬは第１のＶＣＤＬ（例えば、図９におけるＶＣＤＬ９０２）であり、遅延適応ループは、第１のＶＣＤＬに直列の第２のＶＣＤＬ（例えば、図９におけるＶＣＤＬ９０４）を含み、第１のＶＣＤＬ及び第２のＶＣＤＬの各々が制御入力ノードを有し、自己相関器は、第１のＶＣＤＬに関連する第１の自己相関器（例えば、図９におけるＸＮＯＲゲート９０６）である。このような例では、クロックレス遅延適応ループはまた、第２のＶＣＤＬに関連する第２の自己相関器（例えば、図９のＸＮＯＲゲート９１６）を含み、第１及び第２の自己相関器の平均出力が、第１及び第２のＶＣＤＬの制御入力ノードに入力される制御信号（例えば、図９のＶｃｔｒｌ）を生成するために用いられる。
本明細書では、「結合する」という語は、間接的又は直接的な有線又は無線接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するもの、又は他のデバイス及び接続を介した間接的接続を介するものであり得る。「～に基づく」という記載は、「少なくとも部分的に基づく」ことを意味し、そのため、ＸがＹに基づく場合、ＸはＹ及び任意の数の他の要因の関数であり得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. 装置であって、
    ランダムデータに適応するように構成されるクロックレス遅延適応ループと、
    前記クロックレス遅延適応ループに結合される回路と、
    を含み、
    前記クロックレス遅延適応ループが、
    カスケード接続される遅延線と、
    前記カスケード接続された遅延線に結合される自己相関制御回路と、
    を含み、
    前記自己相関制御回路の出力が、前記カスケード接続された遅延線のための制御信号を生成するために用いられる、
    装置。
  2. 請求項１に記載の装置であって、前記カスケード接続された遅延線が、電圧制御された遅延線（ＶＣＤＬ）を含み、前記自己相関制御回路が、
    ＸＮＯＲゲートと、
    前記ＸＮＯＲゲートの出力に結合されるトランスコンダクタンス段と、
    前記トランスコンダクタンス段の出力に結合される第１のプレート、及び接地ノードに結合される第２のプレートを備えるコンデンサと、
    を含み、
    前記トランスコンダクタンス段の前記出力が制御信号であり、前記制御信号が、前記クロックレス遅延適応ループを１ユニット間隔（ＵＩ）の遅延値にロックする、
    装置。
  3. 請求項１に記載の装置であって、前記カスケード接続された遅延線が、電圧制御された遅延線（ＶＣＤＬ）を含み、前記自己相関制御回路が、
    ＸＮＯＲゲートと、
    前記ＸＮＯＲゲートの出力に結合されるデジタル状態機械と、
    前記デジタル状態機械の出力に結合されるデジタルアナログコンバータ（ＤＡＣ）と、
    を含み、
    前記ＤＡＣの出力が前記制御信号であり、前記制御信号が、前記クロックレス遅延適応ループを１ユニット間隔（ＵＩ）の遅延値にロックする、
    装置。
  4. 請求項１に記載の装置であって、前記回路がクロックレス判定帰還等化器（ＤＦＥ：decision-feedback equalizer）を含む、装置。
  5. 請求項４に記載の装置であって、前記装置が、前記クロックレスＤＦＥの出力に結合されるドライバを備える線形中継デバイスである、装置。
  6. 請求項１に記載の装置であって、前記回路がロック損失検出器を含む、装置。
  7. 請求項１に記載の装置であって、
    前記カスケード接続された遅延線が、直列の第１の遅延線及び第２の遅延線を含み、前記第１及び第２の遅延線の各々が制御入力ノードを含み、前記自己相関制御回路の前記出力が、前記第１及び第２の遅延線の前記それぞれの制御入力ノードに入力される制御信号を生成するために用いられる、装置。
  8. 請求項１に記載の装置であって、
    前記カスケード接続された遅延線が、直列の第１の遅延線と第２の遅延線とを含み、前記第１及び第２の遅延線の各々が制御入力ノードを含み、前記自己相関制御回路が、
    前記第１の遅延線に関連する第１の自己相関器と、
    前記第２の遅延線に関連する第２の自己相関器と、
    を含み、
    前記第１の自己相関器の出力が、前記第１の遅延線の前記制御入力ノードに入力される制御信号を生成するために用いられ、
    前記第２の自己相関器の出力が、前記第２の遅延線の前記制御入力ノードに入力される制御信号を生成するために用いられる、
    装置。
  9. 請求項１に記載の装置であって、
    前記カスケード接続された遅延線が、直列の第１の遅延線及び第２の遅延線を含み、前記第１及び第２の遅延線の各々が制御入力ノードを含み、前記自己相関制御回路が、
    前記第１の遅延線に関連する第１の自己相関器と、
    前記第２の遅延線に関連する第２の自己相関器と、
    を含み、
    前記第１及び第２の自己相関器の平均出力が、前記第１及び第２の遅延線の前記制御入力ノードに入力される制御信号を生成するために用いられる、
    装置。
  10. クロックレスＤＦＥであって、
    入力信号と帰還信号とを組み合わせることによって出力信号を提供するように構成される加算回路と、
    前記出力信号を受け取り、前記帰還信号を提供するように構成されるＤＦＥ帰還経路と、
    を含み、
    前記ＤＦＥ帰還経路が、ランダムデータに適応するように構成される遅延適応ループを含み、
    前記遅延適応ループが、
    データ入力ノードと、データ出力ノードと、制御入力ノードとを備える電圧制御遅延線（ＶＣＤＬ）と、
    前記データ入力ノード及び前記データ出力ノードに結合される自己相関器であって、前記自己相関器の出力が、前記制御入力ノードに入力される制御信号を生成するために用いられる、前記自己相関器と、
    前記ＶＣＤＬに直列のＤＦＥタップ回路と、
    を含む、
    クロックレスＤＦＥ。
  11. 請求項１０に記載のクロックレスＤＦＥであって、
    前記自己相関器がＸＮＯＲゲートであり、前記遅延適応ループが更に、
    前記自己相関器の出力に結合されるトランスコンダクタンス段と、
    前記トランスコンダクタンス段の出力に結合される第１のプレート、及び接地ノードに結合される第２のプレートを備えるコンデンサと、
    を含み、
    前記トランスコンダクタンス段の前記出力が前記制御信号であり、前記制御信号が、前記遅延適応ループを１ユニット間隔（ＵＩ）の遅延値にロックする、
    クロックレスＤＦＥ。
  12. 請求項１０に記載のクロックレスＤＦＥであって、
    前記自己相関器が前記ＸＮＯＲゲートであり、前記遅延適応ループが、
    前記自己相関器の出力に結合されるデジタル状態機械と、
    前記デジタル状態機械の出力に結合されるデジタルアナログコンバータ（ＤＡＣ）と、
    を更に含み、
    前記ＤＡＣの出力が前記制御信号であり、前記制御信号が、前記遅延適応ループを１ユニット間隔（ＵＩ）の値にロックする、
    クロックレスＤＦＥ。
  13. 請求項１０に記載のクロックレスＤＦＥであって、前記遅延適応ループが、前記ＶＣＤＬに対応する単一のＶＣＤＬを含む、クロックレスＤＦＥ。
  14. 請求項１０に記載のクロックレスＤＦＥであって、
    前記ＶＣＤＬが第１のＶＣＤＬであり、前記遅延適応ループが、前記第１のＶＣＤＬに直列の第２のＶＣＤＬを含み、前記第１及び第２のＶＣＤＬの各々が制御入力ノードを有し、前記自己相関器が、前記第１のＶＣＤＬと関連付けられた第１の自己相関器であり、前記第１の自己相関器の出力が、前記第１のＶＣＤＬの前記制御入力ノードへの制御信号入力を生成するために用いられ、
    前記遅延適応ループが更に、第２のＶＣＤＬに関連する第２の自己相関器を含み、前記第２の自己相関器の出力が、前記第２のＶＣＤＬの前記制御入力ノードに入力される制御信号を生成するために用いられる、
    クロックレスＤＦＥ。
  15. 請求項１０に記載のクロックレスＤＦＥであって、
    前記ＶＣＤＬが第１のＶＣＤＬであり、前記遅延適応ループが、前記第１のＶＣＤＬに直列の第２のＶＣＤＬを含み、前記第１及び第２のＶＣＤＬの各々が制御入力ノードを有し、前記自己相関器が、前記第１のＶＣＤＬに関連する第１の自己相関器であり、
    前記遅延適応ループが更に、前記第２のＶＣＤＬに関連する第２の自己相関器を含み、
    前記第１及び第２の自己相関器の平均出力が、前記第１及び第２のＶＣＤＬの前記制御入力ノードに入力される制御信号を生成するために用いられる、
    クロックレスＤＦＥ。
  16. 遅延適応ループであって、
    第１の遅延線と、
    第２の遅延線と、
    前記第１の遅延線及び第２の遅延線に結合される自己相関制御回路と、
    を含み、
    前記自己相関制御回路が、前記第１及び第２の遅延線の少なくとも一方の入力データ及び出力データに適用される自己相関関数に基づいて前記第１及び第２の遅延線の各々に制御信号を提供する、
    遅延適応ループ。
  17. 請求項１６に記載の遅延適応ループであって、前記自己相関制御回路が、
    ＸＮＯＲゲートと、
    前記ＸＮＯＲゲートの出力に結合されるトランスコンダクタンス段と、
    前記トランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備えるコンデンサと、
    を含み、
    前記制御信号が、前記第１及び第２の遅延線の各々を０．５ユニット間隔（ＵＩ）又はそれより小さい遅延にロックする、
    遅延適応ループ。
  18. 請求項１６に記載の遅延適応ループであって、前記自己相関制御回路が、
    第１の遅延線の入力データ及び出力データを受け取るように構成される第１のＸＮＯＲゲートと、
    前記第１のＸＮＯＲゲートの出力に結合される第１のトランスコンダクタンス段と、
    前記第１のトランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備える第１のコンデンサと、
    前記第２の遅延線の入力データ及び出力データを受け取るように構成される第２のＸＮＯＲゲートと、
    前記第２のＸＮＯＲゲートの出力に結合される第２のトランスコンダクタンス段と、
    前記第２のトランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備える第２のコンデンサと、
    を含む、遅延適応ループ。
  19. 請求項１６に記載の遅延適応ループであって、前記自己相関制御回路が、
    前記第１の遅延線の入力データ及び出力データを受け取るように構成される第１のＸＮＯＲゲートと、
    前記第１のＸＮＯＲゲートの出力に結合される第１の端部と、前記トランスコンダクタンス段の入力ノードに結合される第２の端部とを備える第１の抵抗器と、
    前記第２の遅延線の入力データ及び出力データを受け取るように構成される第２のＸＮＯＲゲートと、
    前記第２のＸＮＯＲゲートの出力に結合される第１の端部と、前記トランスコンダクタンス段の入力ノードに結合される第２の端部とを備える第２の抵抗器であって、前記トランスコンダクタンス段が入力ノードにおいて電圧を受け取るように構成される、前記第２の抵抗器と、
    前記トランスコンダクタンス段の出力に結合される第１のプレートと、接地ノードに結合される第２のプレートとを備えるコンデンサと、
    を含む、
    遅延適応ループ。
  20. 請求項１６に記載の遅延適応ループであって、前記自己相関制御回路が、
    ＸＮＯＲゲートと、
    前記ＸＮＯＲゲートの出力に結合され、カウンタ、累算器、及びコンパレータを含む、デジタル状態機械と、
    前記デジタル状態機械の出力に結合されるデジタルアナログコンバータ（ＤＡＣ）と、
    を含む、
    遅延適応ループ。
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US10897245B1 (en) * 2019-11-18 2021-01-19 Texas Instruments Incorporated Clockless delay adaptation loop for random data
US11323109B2 (en) * 2020-06-29 2022-05-03 Texas Instruments Incorporated Self-referenced clockless delay adaptation for random data
US20230308316A1 (en) * 2022-03-28 2023-09-28 Mediatek Inc. Decision-feedback equalizer using feedback filter with controllable delay circuit and associated method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5570052A (en) 1995-06-07 1996-10-29 Philips Electronics North America Corporation Detection circuit with differential input and hysteresis proportional to the peak input voltage
US6680634B1 (en) * 2002-12-03 2004-01-20 Nokia Corporation Self calibrating digital delay-locked loop
US8081021B2 (en) 2006-09-29 2011-12-20 Hynix Semiconductor Inc. Delay locked loop
US8385401B2 (en) * 2008-10-20 2013-02-26 Avago Technologies Fiber Ip (Singapore) Pte. Ltd Equalizer and method for performing equalization
KR101123073B1 (ko) 2009-05-21 2012-03-05 주식회사 하이닉스반도체 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
GB201015730D0 (en) * 2010-09-20 2010-10-27 Novelda As Continuous time cross-correlator
US9231793B1 (en) * 2014-05-19 2016-01-05 Albert Vareljian Full bridge decision feedback equalizer
TWI537965B (zh) * 2014-11-07 2016-06-11 Phison Electronics Corp 取樣電路模組、記憶體控制電路單元及資料取樣方法
DK178680B1 (en) 2015-04-10 2016-11-07 Pr Electronics As Zero drift, limitless and adjustable reference voltage generation
US9900121B1 (en) * 2016-09-08 2018-02-20 Futurewei Technologies, Inc. Apparatus, system, and method for reducing a number of intersymbol interference components to be suppressed
US10236897B1 (en) 2018-07-26 2019-03-19 Texas Instruments Incorporated Loss of lock detector
US10897245B1 (en) * 2019-11-18 2021-01-19 Texas Instruments Incorporated Clockless delay adaptation loop for random data

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