JP2023502150A

JP2023502150A - 自己調整ｎパスフィルタ

Info

Publication number: JP2023502150A
Application number: JP2022542190A
Authority: JP
Inventors: ストゥンケル、マーク・イー．; ヒックレ、マーク・ディー．
Original assignee: ビーエイイー・システムズ・インフォメーション・アンド・エレクトロニック・システムズ・インテグレイション・インコーポレーテッド
Priority date: 2020-01-09
Filing date: 2021-01-07
Publication date: 2023-01-20
Anticipated expiration: 2041-01-07
Also published as: KR102536294B1; US11139847B2; KR20220116075A; JP7310029B2; CN115299015B; WO2021142080A1; EP4088435A1; CN115299015A; EP4088435A4; US20210218429A1

Abstract

無線周波数（ＲＦ）フィルタは、信号調整回路及びバンドストップフィルタを含む。信号調整回路は、ジャミング周波数のジャミング信号と対象信号との両方を含むブロードバンドＲＦ信号を受信し、複数のクロック信号を生成する。複数のクロック信号の各々は、ジャミング周波数と実質的に同じ周波数を有するが、異なる位相シフトを有する。バンドストップフィルタは、ＲＦ信号及び複数のクロック信号を受信する。バンドストップフィルタは、複数のクロック信号の周波数を中心とするバンドストップ内の信号を減衰させる。自己調整Ｎパスフィルタが提供される。【選択図】図１Ａ

Description

[0001]広い調整範囲を有する受信機は、レーダ警報システム、監視システム、敵味方識別（ＩＦＦ）システム、及び一般的な無線周波数（ＲＦ）通信システムを含む、様々な用途に望ましい。そのような受信機は、広範囲の高周波帯域幅を収集するように設計されているので、ジャミング信号の影響を受けやすい。例えば、広い周波数帯域幅内の任意の周波数のジャミング信号又は他の望ましくない高電力信号は、増幅器を飽和させ、受信機が周囲周波数の対象信号を復元する能力を損なう可能性があるので、ＲＦフロントエンド回路に対して衰弱させる問題を引き起こす可能性がある。このため、ジャミング信号を識別して減衰させることが重要である。しかしながら、周囲周波数の対象信号を減衰させることなくそうすることは、非常に困難であり得る。

[0002]特許請求される主題の実施形態の特徴及び利点は、以下の発明を実施するための形態が進むにつれて、及び図面を参照すると明らかになるであろう。

[0003]本開示の実施形態によるＲＦ受信機システムのブロック図を例示する。 [0004]本開示の実施形態による実例的なＲＦフロントエンド回路のブロック図を例示する。 [0005]本開示の実施形態による、例えば、図１の受信機システムのＲＦフロントエンド中で使用されることができる自己調整Ｎパスフィルタの概略図を例示する。 [0006]実施形態による、図２の自己調整Ｎパスフィルタ中で使用されることができるＮパスバンドストップフィルタの概略図を例示する。 [0007]本開示の実施形態による、図２の自己調整Ｎパスフィルタ中で使用されることができる調整回路の概略図を例示する。 [0008]本開示の実施形態による、図２の自己調整Ｎパスフィルタのシミュレートされたデータを提供する。 [0009]本開示の実施形態による、少なくとも図２における自己調整Ｎパスフィルタと、場合によっては図１のＲＦ受信機システムの回路とを含むチップパッケージの断面図を例示する。 [0010]本開示の実施形態による、ワイドバンドトランシーバを含み得る実例的な通信デバイスのブロック図を例示する。

[0011]以下の発明を実施するための形態は、例示的な実施形態を参照して進むが、本開示を踏まえて、その多くの代替形態、修正形態、及び変形形態が明らかになるであろう。

[0012]自己調整Ｎパスフィルタが開示される。このフィルタは、ワイドバンド受信機用途に特に良く適しているが、他のフィルタ用途が明らかになるであろう。実施形態では、フィルタは、信号調整回路及びＮパスバンドストップフィルタを含む。信号調整回路は、最も強い入射信号と同じ周波数の多相クロック信号のセットを生成し、Ｎパスフィルタは、多相クロック信号の周波数を中心とするバンドストップ伝達関数を提供する。次に説明するように、フィルタに入射する実際の信号から多相クロック信号を導出することは、フィルタが、その中心周波数を最も高い電力入射信号の周波数に自動的に調整することを可能にする。フィルタシステムは、いくつかのそのような実施形態によると、比較的コンパクトに（例えば、単一のチップパッケージ又はチップセット内に）作られることができ、比較的低いレイテンシを有し、帯域幅及び電源起動閾値の両方に関して構成可能である。この開示を踏まえて、数多くの実施形態及び変形形態が認識されるであろう。
全般的な概要

[0013]ワイドバンドＲＦ受信機は、様々なタイプの信号について大きな周波数帯域幅にわたってリッスンするための有用なツールであり、対象周波数が事前に知られていないことがある状況において特に重要である。実例的な状況は、対象信号が傍受及び復号され、場合によっては、意図された受信機を混乱させるか又は他の方法で損なうようにスクランブル又は変更される可能性がある電子戦又は監視を含む。しかしながら、上述したように、ワイドバンド受信機は、ＲＦ事前選択フィルタリングが必要とされないため、ジャミング及び他の高電力の望ましくない信号の影響を受けやすい。そのため、そのような望ましくない信号を識別して減衰させることは、周囲周波数の対象信号を減衰させることもなしには非常に困難であり得る。例えば、電力依存ＲＦリミッタを単に用いることは、ジャミング信号を確実に減衰させることができるが、他の周波数の所望の信号を減衰させるという望ましくない効果も有する。そのようなＲＦリミッタアプローチに対する１つの可能な改良は、周波数選択リミッタ（ＦＳＬ）であり、それは、高電力ジャミング信号を選択的に減衰させ、その一方で、他の周波数の低電力信号を減衰させずに通過させる。ＦＳＬは、フェライト材料及びＰＩＮダイオードを使用して実証されてきた。しかしながら、そのようなＦＳＬは、典型的には、物理的に大きく（例えば、５０平方インチよりも大きいか、若しくはそうでなければチップスケールよりも遙かに大きい）、及び／又は遅い応答時間（例えば、数マイクロ秒若しくはそれよりも悪い）を有する。

[0014]このことから、本開示の実施形態によると、周波数選択リミッタ（ＦＳＬ）挙動を実装する自己調整電源起動Ｎパスバンドストップフィルタが開示される。フィルタは、低電力信号用のオールパスフィルタとして機能し、それらをほとんど減衰させずに通過させる。規定された電力閾値を超えるジャミング信号に対して、フィルタは、ジャマーの周波数を中心とするバンドストップ伝達関数を自律的に実装する。バンドストップ伝達関数の中心周波数は、フィルタに入射する実際の信号から導出される。このことから、フィルタは、その中心周波数を最も高い電力入射信号の周波数に自動的に調整することが可能である。そのため、フィルタは、ジャマー信号を減衰させ、その一方で、他の周波数の信号をほとんど減衰させずに通過させる。フィルタは、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して集積回路として実装されることができ、それによって、非常にコンパクトな設計（例えば、５０平方ミリメートル未満又は更に１０平方ミリメートル未満などのチップスケール）を可能にする。加えて、フィルタは、いくつかの実施形態によると、高速応答時間（例えば、５０ナノ秒未満）、並びに帯域幅及び電源起動閾値の両方の再構成可能性を提供する。

[0015]特定の一実施形態では、自己調整電源起動Ｎパスバンドストップフィルタは、ワイドバンド受信機中に含まれる。フィルタは、信号調整回路及びバンドストップフィルタを含む。信号調整回路は、受信機のアンテナに入射するブロードバンドＲＦ信号を受信する。更に、受信されたブロードバンドＲＦ信号がジャミング周波数のジャミング信号を含むと仮定する。フィルタ回路は、複数のクロック信号を生成する。複数のクロック信号の各々は、ジャミング周波数と実質的に同じ周波数を有するが、異なる位相シフトを有する。バンドストップフィルタは、ＲＦ信号及び複数のクロック信号を受信する。バンドストップフィルタは、複数のクロック信号の周波数を中心とするジャミング信号を減衰させる。本明細書で説明するワイドバンド受信機の実施形態は、より小さくされることができ（例えば、単一のチップパッケージ内で）、従来の解決策よりも低いレイテンシを有し、従来の解決策よりも構成可能である。例えば、振幅閾値及びストップバンド帯域幅の両方は、本明細書でより詳細に議論されるように構成可能であり得る。この開示を踏まえて、数多くの変形形態及び代替の実施形態が認識されるであろう。
ＲＦ受信機の概要

[0016]図１Ａは、実施形態による実例的なＲＦ受信機（又はトランシーバ）１００を例示する。見られるように、ＲＦ受信機１００は、アンテナ１０２、ＲＦフロントエンド回路１０４、アナログデジタル変換器（ＡＤＣ）１０６、及びプロセッサ１０８を含む。場合によっては、ＲＦ受信機１００は、プリント回路基板（ＰＣＢ）上に装着されたシステムオンチップ又はチップセットに集積され、ＰＣＢは、次に、マルチシャーシシステムのシャーシ又はそうでなければより高いレベルのシステム中に装着され得るが、任意の数の実装が使用されることができる。より一般的な意味では、ＲＦ受信機１００は、電子デバイスの一部分又はスタンドアロン受信機デバイスであり得る。いずれのそのような場合も、ＲＦ受信機１００は、広範囲のＲＦ信号を受信するように構成される。いくつかの実施形態では、ＲＦ受信機１００はまた、ＲＦ信号を送信するように構成され得る。

[0017]アンテナ１０２は、広範囲の周波数をキャプチャするのに適した任意のアンテナ構成で実装され得るが、いくつかの実例的な実施形態では、１つ以上のパッチアンテナ又はマイクロストリップアンテナを含む。任意の数のアンテナ又はアンテナ素子が、アンテナ１０２中に含まれ得る。いくつかの実施形態では、アンテナ１０２は、複数の通信帯域（例えば、デュアルバンド動作又はトライバンド動作）をサポートするために１つ以上のアンテナを含み得る。例えば、アンテナのうちのいくつかは、２０ギガヘルツ～３０ギガヘルツ、４０ギガヘルツ～４５ギガヘルツ、及び５５ギガヘルツ～７５ギガヘルツにおけるトライバンド動作をサポートするアンテナなど、３ギガヘルツ～３００ギガヘルツの周波数範囲内のトライバンド動作をサポートし得るが、認識されるように、任意の数の周波数範囲が使用されることができる。アンテナのうちの様々なものは、例えば、５Ｇ通信又は他の規格ベースの通信（例えば、２．４、２８、３９、及び６０ギガヘルツ通信）をサポートし得る。アンテナのうちの様々なものが、ミリ波通信をサポートし得る。アンテナのうちの様々なものが、高帯域周波数及び低帯域周波数をサポートし得る。より一般的な意味では、アンテナ１０２は、認識されるように、所望の通信信号を受信する（及び場合によっては送信する）のに適した任意の数のアンテナタイプ及び構成であり得る。

[0018]ＲＦフロントエンド回路１０４は、実施形態によると、受信されたＲＦ信号の選択された部分をフィルタリング及び増幅するように設計された様々な構成要素を含む。ＲＦフロントエンド回路１０４は、周波数の広い帯域幅にわたって調整することができる高いダイナミックレンジを有するように設計され得る。例えば、ＲＦフロントエンド回路１０４は、５ＧＨｚ～５０ＧＨｚ若しくは１０ＧＨｚ～２０ＧＨｚの帯域幅などのギガヘルツ範囲中の帯域幅を有する信号内の特定の周波数範囲、又は任意の他の対象周波数範囲に調整することが可能な構成要素を含み得る。いくつかの実施形態では、ＲＦフロントエンド回路１０４は、システムオンチップ（ＳＯＣ）又はシステムインパッケージ（ＳＩＰ）構成で共にパッケージ化された１つ以上の集積回路（ＩＣ）チップを含む。任意の数の標準的な又は独自仕様のＲＦ受信機構成が使用されることができる。いずれのそのような場合も、本開示のいくつかの実施形態によると、ＲＦフロントエンド回路１０４は、図１Ｂを参照して次に議論されるように、Ｎパスフィルタ１１０を使用してジャミング信号又は他のタイプの望ましくない高振幅信号を検出して減衰させるように設計された部分を含む。

[0019]図１Ｂは、実施形態による実例的なＲＦフロントエンド回路１０４の様々な構成要素を例示する。見られるように、ＲＦフロントエンド回路１０４は、アンテナ１０２から直接又は間接的にのうちのいずれかでアナログ信号入力を受信し、大振幅信号（例えば、ジャミング信号）を減衰させるように設計されたＮパスフィルタ１１０を含む。ジャミング信号の検出及び減衰を実行するために使用される構造に関する更なる詳細は、図２～７を参照して本明細書で提供される。ある特定の雑音周波数又は他の外部信号の振幅を締め出すか又は他の方法で制限するために、他のフィルタも設けられ得る。そのような他のフィルタは、対象信号、所望の信号対雑音比（ＳＮＲ）、及び雑音環境などの要因に応じて、バンドパスフィルタ、バンドストップフィルタ、ハイパスフィルタ、及び／又はローパスフィルタであり得る。

[0020]そのようなジャミング信号がブロック１１０において減衰又は除去されると、アナログ信号は、任意の数の低雑音増幅回路を含み得るＬＮＡブロック１１２において増幅され得る。より一般的な意味では、認識されるように、任意の適切な増幅回路が使用されることができる。用途に応じて、アナログ信号の様々な部分が選択され得、場合によっては、フィルタリング／混合回路１１４を使用して更に増幅され得る。フィルタリング／混合回路１１４は、アナログ信号の所望の部分を選択するために、任意の数のミキサ、フィルタ、及びバッファを含むことができる。ミキサは、典型的には、受信された信号の周波数を変更するために使用され、ミキサで局部発振器（ＬＯ）信号を使用して、ＲＦ＋／－ＬＯである信号を出力する。混合は、アナログ信号のダウンコンバージョン又はアップコンバージョンを引き起こし得る。場合によっては、より低い周波数信号を処理することが望ましい。ＬＮＡ１１２及びフィルタリング／混合回路１１４は、認識されるように、標準的な又は独自使用のＲＦ調整技法を用い得る。いくつかの実施形態では、Ｎパスフィルタ１１０、ＬＮＡブロック１１２、及びフィルタリング／混合回路１１４は、図１Ｂに示されるものとは異なる順序で配置され、及び／又は異なる集積度を有し得る。例えば、ＬＮＡ１１２は、フィルタリング／混合回路１１４のある部分に集積され得るか、又はその後に位置し得る。より一般的な意味では、例示される回路は、所与の用途又はフィルタリング目的に適したＲＦフロントエンド回路１０４内に任意の順序で位置付けられることができる。

[0021]ＡＤＣ１０６は、任意の標準的な又は独自仕様のアナログデジタル変換技術を用いて実装され得、一般に、フィルタリングされ増幅されたＲＦ信号をＲＦフロントエンド回路から受信し、更なる処理のために信号をデジタル信号に変換するように構成される。いくつかの実例的な実施形態では、ＡＤＣ１０６は、約６ＧＨｚ～約１０ＧＨｚの線形範囲を有し、出力分解能は、６～１２ビットの範囲内であるが、本開示は、そのような特定の実装詳細に限定されることを意図されない。

[0022]プロセッサ１０８は、ＡＤＣ１０６によって生成されたデジタル化された信号を受信し、信号に対して、又はそうでなければ信号を用いて任意の数の動作を実行するように構成され得る。例えば、プロセッサ１０８は、受信されたデジタル信号中の特定のパターン又はシグネチャを探し得る。本明細書で使用される場合、「プロセッサ」という用語は、レジスタ及び／若しくはメモリからの電子データを処理して、その電子データをレジスタ及び／若しくはメモリ中に記憶され得る他の電子データに変換し、並びに／又はその電子データに基づいて決定及び／若しくは決断を行う、任意のデバイス又はデバイスの一部分を指し得る。プロセッサ１０８は、１つ以上のデジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサ、特注半導体、又は任意の他の適切な処理デバイスを含み得る。より一般的な意味では、所与の受信機アプリケーションに適した任意の処理エンティティが使用されることができる。

[0023]図２は、本開示の実施形態による、例えば、図１の受信機システムのＲＦフロントエンド中で使用されることができる自己調整Ｎパスフィルタ１１０の概略図を例示する。見られるように、フィルタ１１０は、調整回路２０４及び帯域除去又はバンドストップフィルタ２０６を含む。動作において、フィルタ１１０は、周波数選択リミッタ（ＦＳＬ）の例である。特に、フィルタ１１０は、弱い信号が存在するときには本質的にオールパス又はハイパスフィルタとして機能するが、強い信号（例えば、ジャミング信号）が存在するときにはバンドストップとして機能して、ジャミングで使用されるような狭い周波数帯域中の高電力信号を減衰させるか又はフィルタリングする。いくつかの実施形態では、フィルタ１１０は、低振幅信号に対して（オールパスフィルタではなく）ハイパスフィルタとして機能し、より低い周波数信号（例えば、１００ＭＨｚを下回る信号）が減衰され、それは、ＧＨｚ範囲中のＲＦ信号の受信に干渉しないであろうことに留意されたい。

[0024]図２の実例的な実施形態に更に見られるように、入力ＲＦ信号２０２が、アンテナ１０２から受信され、その信号のある割合が、カプラ２０３（例えば、１０ｄＢ又は２０ｄＢカプラ）を介して調整回路２０４及びバンドストップフィルタ２０６に結合されるか又は他の方法でルーティングされる。入力ＲＦ信号２０２は、例えば、１つ以上の対象信号と、バンドストップフィルタ２０６を使用して減衰されるべき少なくとも１つのジャミング信号とを含み得る。出力ＲＦ信号２１０は、バンドストップフィルタ２０６によって生成され、それは、実質的に減衰されたそのジャミング信号を有する入力ＲＦ信号２０２を効果的に含む。この信号２１０は、一例では、増幅及びダウンコンバージョン又はアップコンバージョンのためのＲＦフロントエンド処理を通じて継続する。周波数がジャミング信号に近い他の信号（場合によっては対象信号を含む）も、ある程度減衰され得るが、望ましくないジャミング信号ほどではないことに留意されたい。他の信号のそのような減衰は、フィルタコーナーの鋭さ及びロールオフの急峻さ（例えば、フィルタ極の数、等）などの要因に応じて一実施形態毎に異なり得、それらの他の信号が依然として受信機又は他のアプリケーションによって受信され理解されることができる限り、無視できると見なされることができる。

[0025]調整回路２０４は、実施形態によると、入力信号２０２の結合された割合又は他の表現を受信し、バンドストップフィルタ２０６の動作を駆動する複数のクロック信号２０８を生成するように構成される。例えば、調整回路２０４は、ジャミング信号が位置する周波数を効果的に識別する制限増幅器を含み、更に、ジャミング信号周波数と実質的に同じ周波数を有する複数の矩形波クロック信号を生成するための遅延ロックループ（ＤＬＬ）回路を含む。ＤＬＬの性質に起因して、複数のクロック信号の各々は、存在するクロック信号の数に依存する同じ量だけ他のクロック信号と位相がずれている。例えば、調整回路２０４は、３つ、４つ、６つ、又は８つの異なるクロック信号を生成するように設計され得る。３つのクロック信号が生成される場合、４つのクロック信号間の位相差は１２０°（３６０°／３）である。４つのクロック信号が生成される場合、３つのクロック信号間の位相差は９０°（３６０°／４）である。同様に、８つのクロック信号が生成される場合、８つのクロック信号間の位相差は４５°（３６０°／８）であり、以下同様である。加えて、クロック信号２０８の各々のデューティサイクルは、クロックサイクルの数に基づいて変更される。例えば、３つのクロック信号の場合、クロック信号２０８の各々のデューティサイクルは３３％（１／３）に低減される。４つのクロック信号の場合、クロック信号２０８の各々のデューティサイクルは２５％（１／４）に低減される。同様に、８つのクロック信号の場合、クロック信号２０８の各々のデューティサイクルは１２．５％（１／８）に低減され、以下同様である。

[0026]電力依存機能を実装するために、調整回路２０４は、プログラマブル閾値を有する包絡線検波器回路（又は同等の回路）を更に含み得る。１つのそのような実施形態では、包絡線検波器回路は、いくつかの実施形態によると、規定された入力電力レベルに到達したときにのみ、ＤＬＬクロック生成回路を起動するために使用されることができる。いくつかのそのような実施形態では、例えば、調整回路２０４は、バンドストップフィルタ２０６によって減衰される必要があるほど十分に高い振幅を有する信号が入力ＲＦ信号２０２全体内に存在するかどうかを決定するために、標準的な閾値検出回路を含む。閾値検出回路の振幅閾値は、例えば、ユーザによって手動で、又はソフトウェア若しくは切り替え可能な回路を介して自動的に調整され得る。そのような構成可能性は、いくつかの実施形態によると、例えば、潜在的に有害なジャミング信号に対するＲＦフロントエンド回路１０４の感度を変更するために使用されることができる。

[0027]いくつかの実施形態によると、バンドストップフィルタ２０６は、Ｎパスバンドストップフィルタであり、ここで、ストップバンドの中心周波数は、調整回路２０４から受信される多相クロック信号２０８の周波数を自動的に中心とする。多相クロック信号２０８の周波数は、ジャミング信号と実質的に同じ周波数であるように調整回路２０４によって決定されるので、バンドストップフィルタ２０６は、調整回路２０４からの入力に基づいてそのストップバンド（除去帯域又はノッチとも呼ばれる）を自己調整し、ストップバンドの外側の入力ＲＦ信号２０２内の他の周波数の完全性を維持しながらジャミング信号を減衰させるように設計される。本明細書で使用される場合、ジャミング周波数と実質的に同じである周波数を中心とするストップバンドを有することは、ジャミング周波数がフィルタ２０６のストップバンドの少なくとも－３ｄＢ帯域幅領域内に入ることを意味する。多くの用途では、これは、多相クロック信号２０８の周波数が例えばジャミング周波数の約０．５～５ＭＨｚ内にあることを意味する。ストップバンドの幅は、いくつかの実施形態によると、例えば、約１ＭＨｚ～１０ＭＨｚであり得る。更に、減衰されるべきジャミング信号の周波数は、完全にストップバンドの中心にある必要はないことに留意されたい。このことから、ジャミング信号がストップバンド内のどこに位置するかに関してある程度の非対称性が存在し得る（例えば、ジャミング信号の中心周波数は、ストップバンドの一方のコーナー周波数に、ストップバンドの他方のコーナー周波数よりも近く位置し得る）。もちろん、対称性も達成され得る。

[0028]いくつかの実施形態では、バンドストップフィルタ２０６は、各々がキャパシタに結合された複数の切り替えられたパス（Ｎ個の切り替えられたパス）を含む。多相クロック信号２０８に基づいて異なるパス間で切り替えることによって、高度に選択的なストップバンドが、特定の対象信号（例えば、ジャミング信号）を減衰させるために作成される。ストップバンド幅は、使用されるキャパシタのサイズに応じて設定され得る。しかしながら、ストップバンド幅はまた、例えば、可変キャパシタを使用することによって、又は異なるサイズのキャパシタを有する異なるキャパシタバンク間で切り替えることによって、調整可能であり得る。ストップバンド幅のこれらの調整は、ユーザによって手動で、又はソフトウェア若しくはプログラマブルプロセッサ若しくはロジックを介して自動的に行われ得る。

[0029]出力ＲＦ信号２１０は、減衰されたジャミング信号を有するある形態の入力ＲＦ信号２０２を含む。減衰されたジャミング信号は、下流の増幅器を飽和させる又は他の問題を引き起こす可能性がより低い。ジャミング信号が入力ＲＦ信号２０２内に存在しない場合、入力ＲＦ信号２０２は、変更されることなくバンドストップフィルタ２０６を通過するか、又はバンドストップフィルタ２０６の周りに迂回されるかのうちのいずれかであろう。いくつかの実施形態では、ジャミング信号が入力ＲＦ信号２０２内に存在しない（例えば、クロック信号がバンドストップフィルタ２０６に供給されない）場合、バンドストップフィルタ２０６は、低カットオフ周波数を有するハイパスフィルタとして機能し、関連するＲＦ周波数の信号を最小限の減衰で通過させる。

[0030]図３は、実施形態によるバンドストップフィルタ２０６の少なくとも一部分についての実例的な回路図を例示する。入力ＲＦ信号（Ｖ_in）は、それぞれのスイッチ３０２－１～３０２－Ｎの状態に基づいて、一連のＮ個のパスのうちの１つ以上に分流される。いくつかのそのような実施形態では、各パスは、１つのスイッチを含むが、他の実施形態は、Ｎ個のパスのうちのいずれの上にも任意の数のスイッチを含み得る。Ｎ個のパスの各々は、各パス上に同じキャパシタンスを有し得る１つ以上のキャパシタ（Ｃ）を含むが、他の実施形態は、（様々な量の切り替え可能なキャパシタンスが所与の用途に適している限り）異なるパス上に異なるキャパシタンスを有し得る。

[0031]スイッチ３０２－１～３０２－Ｎのための切り替え周波数は、受信された複数のクロック信号２０８に基づく。いくつかの実施形態では、各スイッチ３０２－１～３０２－Ｎは、複数のクロック信号２０８のうちの１つに対応し、対応するクロック信号と同相で閉じられる。出力電圧（Ｖ_out）は、（Ｒ_L／（Ｒ_L＋Ｒ_S））（Ｖ_in－Ｖ_SC）として提供される。切り替えられたキャパシタ部分（Ｖ_SCによって表される）は、ソース及び負荷抵抗器と組み合わせて、切り替え周波数に対して高インピーダンス素子として機能し、その一方で、切り替え周波数から離れた周波数（例えば、ストップバンドの外側）に対して低インピーダンスを提示する。上述したように、キャパシタ（Ｃ）は、ストップバンドのサイズを調整するために可変キャパシタであり得る。いくつかの他の実施形態では、異なるサイズのキャパシタを有する異なるバンクが、ストップバンドサイズを選択するためにパス毎に切り替えられ得る。

[0032]図４は、実施形態による、調整回路２０４のより詳細な概略図を例示する。この実例的な場合に見られるように、調整回路２０４は、包絡線検波器４０２と、電圧リミッタ回路４０４と、エッジ合成回路を有する遅延ロックループ４０６とを含む。いくつかの実施形態では、エッジ合成回路は、遅延ロックループ４０６とは別個である。様々な増幅器、フィルタ、又は他のタイプの信号調整回路を含む他の回路も含まれ得る。同様に、認識されるように、同様の機能を提供する他の同等の回路は、示される特定の実例的な回路の代わりに使用されることができる。

[0033]更に見られるように、入力ＲＦ信号（ＲＦ_in）の表現は、包絡線検波器４０２によって受信され、包絡線検波器４０２は、ＲＦ_inを監視し、ＲＦ_inの任意の部分の振幅が閾値を超えるかどうかを決定する。閾値は、ユーザによって構成可能であり得るか、又はＲＦ_inのある特定の特性に基づいて設定され得る。振幅閾値を超えるＲＦ_inの任意の部分は、除去される必要があるジャミング信号を表し得る。それ故に、閾値が交差される場合、包絡線検波器４０２は、遅延ロックループ４０６を起動するために起動信号を送信し、遅延ロックループ４０６は、次に、リミッタ回路４０４からの入力に基づいて、閾値交差振幅を有するＲＦ_inの周波数と同じ周波数を有するクロック信号を生成する。いくつかの実施形態では、包絡線検波器４０２は、ＲＦ_inの帯域幅にわたる信号振幅に比例する直流（ＤＣ）出力電圧を生成するように構成された１つ以上のダイオード及び周波数フィルタリング構成要素（任意の数のキャパシタ又はインダクタなど）を含む。より一般的な意味では、包絡線検波器４０２は、標準的な包絡線検波器として実装されることができる。

[0034]いくつかの実施形態によると、ＲＦ_inは、ＲＦ_in内の最も高い振幅を有する周波数（例えば、ジャミング周波数）を分離し、最も高い振幅周波数と同じ周波数、又は実質的に同じ周波数を有する矩形波出力を生成するリミッタ回路４０４によっても受信される。この文脈では、「実質的に同じ周波数」は、フィルタリングプロセスに関して無視できる量だけジャミング周波数とは異なる（例えば、１００ＭＨｚ未満だけ異なる）周波数であり得る。矩形波出力は、遅延ロックループ４０６に供給され、ここで、異なる位相（しかし同じ周波数）の複数のクロック信号が生成される。いくつかの実施形態では、リミッタ回路４０４は、増幅器を意図的に飽和させ、入力信号からの最も支配的な（例えば、最も高い振幅）信号と同じ周波数を有する矩形波出力を生成するために、高利得を有する増幅器を含む。ジャミング信号が存在する場合、その振幅は、所望のＲＦ信号よりも遙かに高くなり、このことから増幅器は、ジャミング信号周波数に厳密に一致する周波数を有する矩形波信号を生成するであろう。いくつかの実施形態では、単一の高利得増幅器段が制限増幅器として使用されるが、いくつかの他の実施形態では、いくつかの増幅器段が共にカスケードされて制限増幅器を形成する。より一般的な意味では、リミッタ回路４０４は、標準的な電圧リミッタとして実装されることができる。

[0035]いくつかの実施形態によると、リミッタ回路４０４からの矩形波出力は、遅延ロックループ４０６を使用して複数の位相シフトされたクロック信号を生成するために、複数回遅延される。遅延ロックループ４０６は、各段からオフセットされた位相を維持するために、負のフィードバックループにおいて位相比較器回路に結合されたカスケードされたインバータ回路（又は他の同様の遅延ゲート）の遅延ラインを含み得る。簡単にいうと、位相比較器回路は、遅延ラインへの入力と遅延ラインの端部からの出力との間の位相差を検出し、位相誤差に比例する制御電圧を生成して、遅延ラインの段の各々の遅延を調整する。その結果、入力矩形波信号と同じ周波数を有するが、設定量だけ位相がオフセットされた複数のクロック信号が得られる。いくつかの実施形態によると、遅延ロックループは、３つ、４つ、６つ、又は８つの位相シフトされたクロック信号を生成する。しかしながら、任意の数の位相シフトされたクロック信号が生成されることができると理解されるものとする。いくつかの実施形態では、位相ロックループ（ＰＬＬ）が、遅延ロックループ４０６の代わりに使用される。より一般的な意味では、回路４０６は、標準的なＤＬＬ又はＰＬＬとして実装されることができる。

[0036]いくつかの実施形態によると、遅延ロックループ４０６から生成された複数のクロック信号は、エッジ合成回路（ＤＬＬ４０６中に含まれるか、又はディスクリート回路としてかのうちのいずれか）によって受信され、ここで、クロック信号の各々のデューティサイクルは、最終的な複数のクロック信号２０８を生成するために低減される。いくつかのそのような実施形態によると、エッジ合成回路は、１つ以上のＡＮＤゲートを含み、ここで、複数のクロック信号の各々は、ＡＮＤゲートの入力に提供され、その一方で、同じ周波数を有するが、異なる位相を有する別の矩形波信号は、ＡＮＤゲートの他の入力に提供される。その結果、入力信号間の位相の差に基づいて低減されたデューティサイクルを有するクロック信号が得られる。デューティサイクルの低減は、遅延ロックループ４０６によって生成される異なるクロック信号の数に依存する。複数のクロック信号の各々のデューティサイクルは、エッジ合成回路４０８によって１／（クロック信号の＃）に設定され、そのため、ほんの数例を挙げると、３つのクロック信号は、３３％デューティサイクルをもたらし、４つのクロック信号は、２５％デューティサイクルをもたらし、８つのクロック信号は、１２．５％のデューティサイクルをもたらす。いくつかの実施形態によると、下げられたデューティサイクルは、バンドストップフィルタ２０６のスイッチを動作させるために必要とされるタイミングにクロック信号を適合させる。いくつかの特定の実例的な実施形態では、ＤＬＬ４０６は、エッジ合成を有する標準的なＤＬＬとして実装されるが、他の同等の回路が使用されることができる。

[0037]図５は、本開示の実施形態のうちのいくつかによる、周波数選択制限（ＦＳＬ）が使用されないとき及び使用されるときにジャミング信号が存在する入力ＲＦ信号に対する影響を示すシミュレートされた信号結果を提供する。このシミュレートされた例における対象信号５０２は、グラフ部分５０６に示されるように、－５０ｄＢｍの振幅及び１．０５ＧＨｚの周波数を含む。上部のグラフに見られるように、約２０ｎｓ後に、大きなブロッキング（又はジャミング）信号５０４が印加される。ＦＳＬが使用されない場合、黒色で示されるジャミング信号５０４は、グラフ部分５０８に見られるように、０ｄＢｍ付近の振幅及び１．００ＧＨｚの近い周波数を有する対象信号を圧倒する。対象信号５０２と比較してジャミング信号５０４の周波数が近く、振幅が比較的大きいため、対象信号５０２を復元することは非常に困難であろう。しかしながら、ＦＳＬが有効にされると、灰色で示されるジャミング信号５０４は大きく減衰され、その一方で、対象信号への減衰は、グラフ部分５１０に示されるように遙かに小さく、ここで、ジャミング信号５０４は、その振幅が２７ｄＢｍだけ低減されており、その一方で、対象信号５０２の振幅は、０．５ｄＢｍだけ低減されているにすぎない。対象信号５０２を復元する能力は、ジャミング信号５０４が減衰されるほど大きく改善される。

[0038]いくつかの実施形態によると、図１～４、又は図３及び４（又は何らかの他の集積度）に例示される構成要素の各々は、システムインパッケージ（ＳＩＰ）としてパッケージに組み込まれ得る。例えば、少なくとも調整回路２０４及びバンドストップフィルタ２０６は、同じ半導体チップ上にモノリシックに集積され得るか、又は同じ材料の異なる半導体チップ上に設けられ得る。いくつかの実施形態では、半導体チップは、ヒ化ガリウム（ＧａＡｓ）ベースの処理で実装されるが、認識されるように、窒化ガリウム（ＧａＮ）若しくはヒ化インジウムガリウム（ＩｎＧａＡｓ）などの他のＩＩＩ－Ｖ族半導体材料、及び／又はシリコン若しくはゲルマニウム若しくはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族半導体材料が、本明細書で提供される実例的な実施形態の様々な半導体チップを実装するために使用され得る。標準的な半導体処理及びパッケージングが使用されることができる。

[0039]図６は、チップパッケージ６００の実例的な実施形態を例示する。見られるように、チップパッケージ６００は、集積回路（ＩＣ）ダイ６０１を含むＳＩＰであり得る。他のダイもチップパッケージ６００内に含まれ、同じパッケージ基板６０４に結合され得る。いくつかの実施形態では、ＩＣダイ６０１は、少なくとも調整回路２０４及びバンドストップフィルタ２０６を含む。更に見られるように、チップパッケージ６００は、パッケージ基板６０４に接合されたハウジング６０２を含む。ハウジング６０２は、チップパッケージ６００の構成要素に環境保護を提供する任意の材料であり得る。ＩＣダイ６０１は、接続部６０６を使用してパッケージ基板６０４に導電結合され得る。いくつかの実施形態では、接続部６０６は、ほんの数例を挙げると、はんだバンプ、ボールグリッドアレイ（ＢＧＡ）、ピン、又はワイヤボンドなどの任意の標準的な又は独自仕様の接続機構を表す。パッケージ基板６０４は、パッケージ基板６０４の面の間、又は各面上の異なる位置の間で誘電体材料を通って延在する導電性経路（例えば、導電性ビア及びラインを含む）を有する誘電体材料を含み得る。例えば、パッケージ基板６０４は、誘電体材料の層のうちの１つ以上の表面に延びる導電性トレースを有する誘電体材料の複数の積層と、誘電体材料の任意の数の層間に延在する１つ以上の導電性ビアとを含み得る。いくつかの実施形態では、パッケージ基板６０４は、１ミリメートル未満（例えば、０．１ミリメートル～０．５ミリメートル）の厚さを有し得るが、任意の数のパッケージ形状が使用されることができる。追加の導電性接点６１０が、例えば、プリント回路基板又は別のチップパッケージに導電的に接触するために、パッケージ基板６０４の反対面に配置され得る。１つ以上のビア６０８が、パッケージ基板６０４の厚さを通って延在して、接続部６０６のうちの１つ以上と接点６１０のうちの１つ以上との間に導電性経路を提供する。ビア６０８は、（例示されるように）単一の直線カラムであり得るが、他の構成（例えば、ダマシン、デュアルダマシン、シリコン貫通ビア）が使用されることができる。更に他の実施形態では、ビア６０８は、複数のより小さい積み重ねられたビアによって作製されるか、又はパッケージ基板６０４の積み重ねられた誘電体層のうちの様々な層にわたって異なる位置に互い違いに配置される。接点６１０は、（例えば、バンプベースの接続部又はボールグリッドアレイ構成のための）はんだボールであり得るが、任意の適切なパッケージボンディング機構が使用され得る（例えば、ピングリッドアレイ構成におけるピン、又はランドグリッドアレイ構成におけるランド）。いくつかの実施形態では、短絡を阻止するために、はんだレジストが接点６１０間に配置される。

[0040]いくつかの実施形態では、モールド材料６１２が、ハウジング６０２内に含まれるＩＣダイ６０１の周りに配置され得る。いくつかの実施形態では、モールド材料６１２は、アンダーフィル材料としてＩＣダイ６０１とパッケージ基板６０４との間に含まれ、オーバーフィル材料としてＩＣダイ６０１とハウジング６０２との間に含まれる。モールド材料６１２の寸法及び品質は、使用されるチップパッケージのタイプ及びパッケージが使用される環境に応じて変化し得る。いくつかの実施形態では、モールド材料６１２の厚さは、１ミリメートル未満である。モールド材料６１２に使用され得る実例的な材料は、エポキシモールド材料を含む。場合によっては、モールド材料６１２は、電気絶縁性であることに加えて、熱伝導性である。いくつかの実施形態では、モールド材料６１２は、ＩＣダイ６０１によって受信される、又はそこから送信されるＲＦ信号の減衰をほとんど又は全く引き起こさない。
実例的な通信デバイス

[0041]図７は、本明細書で開示される実施形態のうちのいずれかによる、ＲＦフロントエンド回路を含むワイドバンド受信機又はトランシーバを含み得る実例的な通信デバイス７００のブロック図である。例えば、通信デバイス７００は、ワイドバンドＧＨｚレベル信号を受信するためのＲＦフロントエンド回路１０４を有するトランシーバ７０１を含む。用途に応じて、他の周波数帯域も使用され得る。いくつかの実施形態によると、トランシーバ７０１のＲＦ回路は、Ｎパスバンドストップフィルタを使用してブロッカ信号又はジャミング信号を減衰させるように設計されたＲＦフロントエンド回路１０４の一部分を含む。いくつかの実施形態では、トランシーバ７０１は、ＲＦフロントエンド回路１０４、又は本明細書で様々に提供されるようなＮパスフィルタ回路を含む他の回路を有する受信機と置き換えられる。いくつかの構成要素は、通信デバイス７００中に含まれるものとして図７に例示されているが、これらの構成要素のうちの任意の１つ以上は、用途に適するように省略又は複製され得る。いくつかの実施形態では、通信デバイス７００中に含まれる構成要素の一部又は全部は、１つ以上のマザーボードに取り付けられ得る。いくつかの実施形態では、これらの構成要素の一部又は全部は、単一のＳＩＰ上に作製される。

[0042]加えて、様々な実施形態では、通信デバイス７００は、図７に例示される構成要素のうちの１つ以上を含まないことがあるが、通信デバイス７００は、１つ以上の構成要素に結合するためのインターフェース回路を含み得る。例えば、通信デバイス７００は、ディスプレイデバイス７０６を含まないことがあるが、ディスプレイデバイス７０６が結合され得るディスプレイデバイスインターフェース回路（例えば、コネクタ及びドライバ回路）を含み得る。例の別のセットでは、通信デバイス７００は、オーディオ入力デバイス７１８又はオーディオ出力デバイス７０８を含まないことがあるが、オーディオ入力デバイス７１８又はオーディオ出力デバイス７０８が結合され得るオーディオ入力又は出力デバイスインターフェース回路（例えば、コネクタ及びサポート回路）を含み得る。

[0043]通信デバイス７００は、処理デバイス７０２（例えば、１つ以上の処理デバイス）を含み得る。本明細書で使用される場合、「処理デバイス又は」「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データをレジスタ及び／又はメモリ中に記憶され得る他の電子データに変換する、任意のデバイス又はデバイスの一部分を指し得る。処理デバイス７０２は、１つ以上のデジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサ、又は任意の他の適切な処理デバイスを含み得る。通信デバイス７００は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブなどの１つ以上のメモリデバイスをそれ自体が含み得るメモリ７０４を含み得る。いくつかの実施形態では、メモリ７０４は、処理デバイス７０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用され得、埋め込み型ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ：embedded dynamic random-access memory）又はスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ－ＭＲＡＭ：spin transfer torque magnetic random access memory）を含み得る。

[0044]いくつかの実施形態では、通信デバイス７００は、通信モジュール７１２（例えば、１つ以上の通信モジュール）を含み得る。例えば、通信モジュール７１２は、通信デバイス７００への及びそれからのデータの転送のためのワイヤレス通信を管理するように構成され得る。「ワイヤレス」という用語及びその派生語は、非固体媒体を通る変調された電磁放射線の使用を通じてデータを通信し得る、回路、デバイス、システム、方法、技法、通信チャネル、等を説明するために使用され得る。この用語は、関連するデバイスがいかなるワイヤも含まないことを暗示するものではないが、いくつかの実施形態では含まないことがある。

[0045]通信モジュール７１２は、限定はしないが、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、IEEE 802.16-2005 Amendment）、任意の修正、更新、及び／又は改訂を伴うＬＴＥ（登録商標）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ（登録商標）２」とも呼ばれる）、等）を含むＩＥＥＥ（Institute for Electrical and Electronic Engineers）規格を含むいくつかのワイヤレス規格又はプロトコルのうちのいずれかを実装し得る。ＩＥＥＥ８０２．１６互換ＢＷＡ（Broadband Wireless Access）ネットワークは、一般に、ＷｉＭＡＸネットワークと呼ばれ、Worldwide Interoperability for Microwave Accessを表す頭字語であり、それは、ＩＥＥＥ８０２．１６規格のための適合性及び相互運用性試験に合格する製品のための認証マークである。通信モジュール７１２は、ＧＳＭ（登録商標）（Global System for Mobile Communication）、ＧＰＲＳ（General Packet Radio Service）、ＵＭＴＳ（Universal Mobile Telecommunications System）、ＨＳＰＡ（High Speed Packet Access）、Ｅ－ＨＳＰＡ（Evolved HSPA）、又はＬＴＥネットワークに従って動作し得る。通信モジュール７１２は、ＥＤＧＥ（Enhanced Data for GSM（登録商標） Evolution）、ＧＥＲＡＮ（GSM EDGE Radio Access Network）、ＵＴＲＡＮ（Universal Terrestrial Radio Access Network）、又はＥ－ＵＴＲＡＮ（Evolved UTRAN）に従って動作し得る。通信モジュール７１２は、ＣＤＭＡ（Code Division Multiple Access）、ＴＤＭＡ（Time Division Multiple Access）、ＤＥＣＴ（Digital Enhanced Cordless Telecommunications）、ＥＶ－ＤＯ（Evolution-Data Optimized）、及びそれらの派生物、並びに３Ｇ、４Ｇ、５Ｇ、及びそれ以降として指定される任意の他のワイヤレスプロトコルに従って動作し得る。通信モジュール７１２は、他の実施形態では、他のワイヤレスプロトコルに従って動作し得る。通信デバイス７００は、ワイヤレス通信を容易にするため及び／又は他のワイヤレス通信（ＡＭ又はＦＭ無線送信など）を受信するためのトランシーバ７０１を含み得る。

[0046]いくつかの実施形態では、通信モジュール７１２は、電気的、光学的、又は任意の他の適切な通信プロトコル（例えば、イーサネット（登録商標））などのワイヤード通信を管理し得る。上述したように、通信モジュール７１２は、複数の通信モジュールを含み得る。例えば、第１の通信モジュールは、Ｗｉ－Ｆｉ又はＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離ワイヤレス通信専用であり得、第２の通信モジュールは、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ－ＤＯ、又はその他などの長距離ワイヤレス通信専用であり得る。いくつかの実施形態では、第１の通信モジュールは、ワイヤレス通信専用であり得、第２の通信モジュールは、ワイヤード通信専用であり得る。

[0047]通信デバイス７００は、バッテリ／電源回路７１４を含み得る。バッテリ／電源回路７１４は、１つ以上のエネルギー貯蔵デバイス（例えば、バッテリ又はキャパシタ）、及び／又は通信デバイス７００の構成要素を通信デバイス７００とは別個のエネルギー源（例えば、ＡＣライン電源）に結合するための回路を含み得る。

[0048]通信デバイス７００は、ディスプレイデバイス７０６（又は上記で議論されたような対応するインターフェース回路）を含み得る。ディスプレイデバイス７０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、又はフラットパネルディスプレイなど、任意の視覚インジケータを含み得る。

[0049]通信デバイス７００は、オーディオ出力デバイス７０８（又は上記で議論されたような対応するインターフェース回路）を含み得る。オーディオ出力デバイス７０８は、スピーカ、ヘッドセット、又はイヤホンなどの可聴インジケータを生成する任意のデバイスを含み得る。

[0050]通信デバイス７００は、オーディオ入力デバイス７１８（又は上記で議論されたような対応するインターフェース回路）を含み得る。オーディオ入力デバイス７１８は、マイクロフォン、マイクロフォンアレイ、又はデジタル楽器（例えば、楽器デジタルインターフェース（ＭＩＤＩ）出力を有する楽器）など、音を表す信号を生成する任意のデバイスを含み得る。

[0051]通信デバイス７００は、ＧＰＳデバイス７１６（又は上記で議論されたような対応するインターフェース回路）を含み得る。ＧＰＳデバイス７１６は、当技術分野で知られているように、衛星ベースのシステムと通信し得、通信デバイス７００の位置を受信し得る。

[0052]通信デバイス７００は、他の出力デバイス７１０（又は上記で議論されたような対応するインターフェース回路）を含み得る。他の出力デバイス７１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、他のデバイスに情報を提供するためのワイヤード若しくはワイヤレス送信機、又は追加の記憶デバイスを含み得る。

[0053]通信デバイス７００は、他の入力デバイス７２０（又は上記で議論されたような対応するインターフェース回路）を含み得る。他の入力デバイス７２０の例は、加速度計、ジャイロスコープ、コンパス、画像キャプチャデバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、ＱＲ（Quick Response）コードリーダ、任意のセンサ、又は無線周波数識別（ＲＦＩＤ）リーダを含み得る。

[0054]通信デバイス７００は、ハンドヘルド若しくはモバイル通信デバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、携帯情報端末（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ、等）、デスクトップ通信デバイス、サーバ若しくは他のネットワーク化されたコンピューティング構成要素、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメント制御ユニット、ビークル制御ユニット、デジタルカメラ、デジタルビデオレコーダ、又はウェアラブル通信デバイスなど、任意の所望のフォームファクタを有し得る。いくつかの実施形態では、通信デバイス７００は、データを処理する任意の他の電子デバイスであり得る。

[0055]特に明記しない限り、「処理」、「コンピューティング」、「計算」、「決定」などの用語は、コンピュータシステムのレジスタ及び／又はメモリユニット内の物理量（例えば電子）として表されるデータを、コンピュータシステムのレジスタ、メモリユニット、又は他のそのような情報記憶送信若しくは表示内の物理量として同様に表される他のデータに操作及び／又は変換する、コンピュータ若しくはコンピューティングシステム、又は同様の電子コンピューティングデバイスのアクション及び／又はプロセスを指すことが認識され得る。実施形態は、この文脈に限定されない。

[0056]「回路（circuit）」又は「回路（circuitry）」という用語は、本明細書のどの実施形態で使用される場合も、例えば、単独で又は任意の組み合わせで、ハードワイヤード回路、１つ以上の個々の命令処理コアを備えるコンピュータプロセッサなどのプログラマブル回路、ステートマシン回路、及び／又はプログラマブル回路によって実行される命令を記憶するファームウェアを備え得る。回路は、本明細書で説明された１つ以上の動作を実行するための１つ以上の命令を実行するように構成されたプロセッサ及び／又はコントローラを含み得る。命令は、例えば、回路に、前述された動作のうちのいずれかを実行させるように構成された、アプリケーション、ソフトウェア、ファームウェア、等として具現化され得る。ソフトウェアは、コンピュータ可読記憶デバイス上に記録されたソフトウェアパッケージ、コード、命令、命令セット、及び／又はデータとして具現化され得る。ソフトウェアは、任意の数のプロセスを含むように具現化又は実装され得、プロセスは、次に、階層的な様式で任意の数のスレッド、等を含むように具現化又は実装され得る。ファームウェアは、メモリデバイス中にハードコーディングされた（例えば、不揮発性の）コード、命令若しくは命令セット、及び／又はデータとして具現化され得る。回路は、より大きなシステム、例えば、集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、システムオンチップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン、等の一部を形成する回路として集合的に又は個々に具現化され得る。他の実施形態は、プログラム可能な制御デバイスによって実行されるソフトウェアとして実装され得る。本明細書で説明されたように、様々な実施形態は、ハードウェア要素、ソフトウェア要素、又はそれらの任意の組み合わせを使用して実装され得る。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、抵抗器、キャパシタ、インダクタなど）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。

[0057]実施形態の完全な理解を提供するために、数多くの特定の詳細が本明細書で述べられてきた。しかしながら、実施形態がこれらの特定の詳細なしに実施され得ることは、当業者によって理解されるであろう。他の事例では、周知の動作、構成要素、及び回路は、実施形態を曖昧にしないために、詳細には説明されていない。本明細書で開示された特定の構造的及び機能的詳細は代表的なものであり得、必ずしも実施形態の範囲を限定するものではないことが認識されることができる。加えて、主題は、構造的特徴及び／又は方法論的動作（methodological act）に特有の言語で説明されてきたが、添付された特許請求の範囲で定義された主題は、本明細書で説明された特定の特徴又は動作に必ずしも限定されないことが理解されるべきである。むしろ、本明細書で説明された特定の特徴及び動作は、特許請求の範囲を実装する実例的な形態として開示される。
更なる実例的な実施形態

[0058]以下の例は、更なる実施形態に関し、それらから多数の置換及び構成が明らかになるであろう。

[0059]例１は、信号調整回路及びバンドストップフィルタを含む無線周波数（ＲＦ）フィルタである。信号調整回路は、ＲＦ信号を受信するように構成され、ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含む。信号調整回路は、複数のクロック信号を生成するように更に構成される。複数のクロック信号の各々は、ジャミング周波数と実質的に同じ周波数を有し、複数のクロック信号の各々は、異なる位相シフトを有する。バンドストップフィルタは、ＲＦ信号及び複数のクロック信号を受信し、複数のクロック信号の周波数を中心とするバンドストップ内の信号を減衰させるように構成される。ジャミング周波数は、バンドストップ内にあり、対象信号は、バンドストップ外にある。

[0060]例２は、例１に記載の主題を含み、ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する。

[0061]例３は、例１又は２に記載の主題を含み、複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む。

[0062]例４は、例１～３のうちのいずれか１つに記載の主題を含み、バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上のキャパシタを有するＮパスバンドストップフィルタである。

[0063]例５は、例１～４のうちのいずれか１つに記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える。

[0064]例６は、例５に記載の主題を含み、信号調整回路は、矩形波信号を受信し、複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える。

[0065]例７は、例６の主題を含み、ＤＬＬは、複数のクロック信号中のクロック信号の数に基づいて複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える。

[0066]例８は、例６又は７に記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合にＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える。

[0067]例９は、例８に記載の主題を含み、閾値は、再構成可能である。

[0068]例１０は、例１～９のうちのいずれか１つに記載のＲＦフィルタを備えるワイドバンドＲＦ受信機である。

[0069]例１１は、パッケージ基板と、パッケージ基板に結合された１つ以上の集積回路チップとを含むシステムインパッケージ（ＳＩＰ）である。１つ以上の集積回路チップは、信号調整回路及びバンドストップフィルタを含む。信号調整回路は、ＲＦ信号を受信するように構成され、ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含む。信号調整回路は、複数のクロック信号を生成するように更に構成される。複数のクロック信号の各々は、ジャミング周波数と実質的に同じ周波数を有し、複数のクロック信号の各々は、異なる位相シフトを有する。バンドストップフィルタは、ＲＦ信号及び複数のクロック信号を受信し、複数のクロック信号の周波数を中心とするバンドストップ内の信号を減衰させるように構成される。ジャミング周波数は、バンドストップ内にあり、対象信号は、バンドストップ外にある。

[0070]例１２は、例１１に記載の主題を含み、ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する。

[0071]例１３は、例１１又は１２に記載の主題を含み、複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む。

[0072]例１４は、例１１～１３のうちのいずれか１つに記載の主題を含み、バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上の切り替えられたキャパシタを有するＮパスバンドストップフィルタである。

[0073]例１５は、例１１～１４のうちのいずれか１つに記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える。

[0074]例１６は、例１５に記載の主題を含み、信号調整回路は、矩形波信号を受信し、複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える。

[0075]例１７は、例１６の主題を含み、ＤＬＬは、複数のクロック信号中のクロック信号の数に基づいて複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える。

[0076]例１８は、例１６又は１７に記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合にＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える。

[0077]例１９は、例１８に記載の主題を含み、閾値は、再構成可能である。

[0078]例２０は、アンテナと、ＲＦフロントエンド回路と、アナログデジタル変換器と、デジタルシグナルプロセッサとを含む受信機システムである。アンテナは、ジャミング周波数のジャミング信号と対象信号とを有するＲＦ信号を受信するように構成される。ＲＦフロントエンド回路は、アンテナからＲＦ信号を受信し、ＲＦ信号の増幅された部分を生成するように構成される。アナログデジタル変換器は、ＲＦ信号の増幅された部分を受信し、デジタル化された信号を生成するように構成される。デジタルシグナルプロセッサは、デジタル化された信号を受信するように構成される。ＲＦフロントエンド回路は、信号調整回路及びバンドストップフィルタを更に含む。信号調整回路は、ＲＦ信号を受信するように構成される。信号調整回路は、複数のクロック信号を生成するように更に構成される。複数のクロック信号の各々は、ジャミング周波数と実質的に同じ周波数を有し、複数のクロック信号の各々は、異なる位相シフトを有する。バンドストップフィルタは、ＲＦ信号及び複数のクロック信号を受信し、複数のクロック信号の周波数を中心とするバンドストップ内の信号を減衰させるように構成される。ジャミング周波数は、バンドストップ内にあり、対象信号は、バンドストップ外にある。

[0079]例２１は、例２０に記載の主題を含み、ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する。

[0080]例２２は、例２０又は２１に記載の主題を含み、複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む。

[0081]例２３は、例２０～２２のうちのいずれか１つに記載の主題を含み、バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上の切り替えられたキャパシタを有するＮパスバンドストップフィルタである。

[0082]例２４は、例２０～２３のうちのいずれか１つに記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える。

[0083]例２５は、例２４に記載の主題を含み、信号調整回路は、矩形波信号を受信し、複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える。

[0084]例２６は、例２５の主題を含み、ＤＬＬは、複数のクロック信号中のクロック信号の数に基づいて複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える。

[0085]例２７は、例２５又は２６に記載の主題を含み、信号調整回路は、ＲＦ信号を受信し、ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合にＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える。

[0086]例２８は、例２７に記載の主題を含み、閾値は、再構成可能である。

[0087]例２９は、先の例のうちのいずれかに記載の主題を含み、受信機、ＳＩＰ、又はＲＦフィルタは、トランシーバシステムの一部である。

[0087]例２９は、先の例のうちのいずれかに記載の主題を含み、受信機、ＳＩＰ、又はＲＦフィルタは、トランシーバシステムの一部である。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
無線周波数（ＲＦ）フィルタであって、
ＲＦ信号を受信するように構成された信号調整回路と、前記ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含み、前記信号調整回路は、複数のクロック信号を生成するように更に構成され、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、ＲＦフィルタ。
［Ｃ２］
前記ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する、Ｃ１に記載のＲＦフィルタ。
［Ｃ３］
前記複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む、Ｃ１に記載のＲＦフィルタ。
［Ｃ４］
前記バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上のキャパシタを有するＮパスバンドストップフィルタである、Ｃ１に記載のＲＦフィルタ。
［Ｃ５］
前記信号調整回路は、前記ＲＦ信号を受信し、前記ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える、Ｃ１に記載のＲＦフィルタ。
［Ｃ６］
前記信号調整回路は、前記矩形波信号を受信し、前記複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える、Ｃ５に記載のＲＦフィルタ。
［Ｃ７］
前記信号調整回路は、前記複数のクロック信号中のクロック信号の数に基づいて前記複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える、Ｃ６に記載のＲＦフィルタ。
［Ｃ８］
前記信号調整回路は、前記ＲＦ信号を受信し、前記ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合に前記ＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える、Ｃ６に記載のＲＦフィルタ。
［Ｃ９］
前記閾値は、再構成可能である、Ｃ８に記載のＲＦフィルタ。
［Ｃ１０］
Ｃ１に記載のＲＦフィルタを備える、ワイドバンドＲＦ受信機。
［Ｃ１１］
システムインパッケージ（ＳＩＰ）デバイスであって、
パッケージ基板と、
前記パッケージ基板に結合された１つ以上の集積回路チップと
を備え、前記１つ以上の集積回路チップは、
ＲＦ信号を受信するように構成された信号調整回路と、前記ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含み、前記信号調整回路は、複数のクロック信号を生成するように更に構成され、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、ＳＩＰデバイス。
［Ｃ１２］
前記ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する、Ｃ１１に記載のＳＩＰデバイス。
［Ｃ１３］
前記複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む、Ｃ１１に記載のＳＩＰデバイス。
［Ｃ１４］
前記バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上の切り替えられたキャパシタを有するＮパスバンドストップフィルタである、Ｃ１１に記載のＳＩＰデバイス。
［Ｃ１５］
前記信号調整回路は、前記ＲＦ信号を受信し、前記ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える、Ｃ１１に記載のＳＩＰデバイス。
［Ｃ１６］
前記信号調整回路は、前記矩形波信号を受信し、前記複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える、Ｃ１５に記載のＳＩＰデバイス。
［Ｃ１７］
前記ＤＬＬは、前記複数のクロック信号中のクロック信号の数に基づいて前記複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える、Ｃ１６に記載のＳＩＰデバイス。
［Ｃ１８］
前記信号調整回路は、前記ＲＦ信号を受信し、前記ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合に前記ＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える、Ｃ１６に記載のＳＩＰデバイス。
［Ｃ１９］
前記閾値は、再構成可能である、Ｃ１８に記載のＳＩＰデバイス。
［Ｃ２０］
受信機システムであって、
ジャミング周波数のジャミング信号と対象信号とを有するＲＦ信号を受信するように構成されたアンテナと、
前記アンテナから前記ＲＦ信号を受信し、前記ＲＦ信号の増幅された部分を生成するように構成されたＲＦフロントエンド回路と、
前記ＲＦ信号の前記増幅された部分を受信し、デジタル化された信号を生成するように構成されたアナログデジタル変換器と、
前記デジタル化された信号を受信するように構成されたデジタルシグナルプロセッサと
を備え、前記ＲＦフロントエンド回路は、
前記ＲＦ信号を受信し、複数のクロック信号を生成するように構成された信号調整回路と、ここにおいて、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、受信機システム。

Claims

無線周波数（ＲＦ）フィルタであって、
ＲＦ信号を受信するように構成された信号調整回路と、前記ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含み、前記信号調整回路は、複数のクロック信号を生成するように更に構成され、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、ＲＦフィルタ。
前記ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する、請求項１に記載のＲＦフィルタ。
前記複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む、請求項１に記載のＲＦフィルタ。
前記バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上のキャパシタを有するＮパスバンドストップフィルタである、請求項１に記載のＲＦフィルタ。
前記信号調整回路は、前記ＲＦ信号を受信し、前記ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える、請求項１に記載のＲＦフィルタ。
前記信号調整回路は、前記矩形波信号を受信し、前記複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える、請求項５に記載のＲＦフィルタ。
前記信号調整回路は、前記複数のクロック信号中のクロック信号の数に基づいて前記複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える、請求項６に記載のＲＦフィルタ。
前記信号調整回路は、前記ＲＦ信号を受信し、前記ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合に前記ＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える、請求項６に記載のＲＦフィルタ。
前記閾値は、再構成可能である、請求項８に記載のＲＦフィルタ。
請求項１に記載のＲＦフィルタを備える、ワイドバンドＲＦ受信機。
システムインパッケージ（ＳＩＰ）デバイスであって、
パッケージ基板と、
前記パッケージ基板に結合された１つ以上の集積回路チップと
を備え、前記１つ以上の集積回路チップは、
ＲＦ信号を受信するように構成された信号調整回路と、前記ＲＦ信号は、ジャミング周波数のジャミング信号と対象信号とを含み、前記信号調整回路は、複数のクロック信号を生成するように更に構成され、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、ＳＩＰデバイス。
前記ＲＦ信号は、１０ＧＨｚ～２０ＧＨｚの帯域幅を有する、請求項１１に記載のＳＩＰデバイス。
前記複数のクロック信号は、３つ、４つ、６つ、又は８つのクロック信号を含む、請求項１１に記載のＳＩＰデバイス。
前記バンドストップフィルタは、Ｎ個の切り替えられたパスに沿って配置された１つ以上の切り替えられたキャパシタを有するＮパスバンドストップフィルタである、請求項１１に記載のＳＩＰデバイス。
前記信号調整回路は、前記ＲＦ信号を受信し、前記ジャミング周波数と実質的に同じ周波数を有する矩形波信号を生成するように構成された電圧リミッタ回路を備える、請求項１１に記載のＳＩＰデバイス。
前記信号調整回路は、前記矩形波信号を受信し、前記複数のクロック信号を生成するように構成された遅延ロックループ（ＤＬＬ）を備える、請求項１５に記載のＳＩＰデバイス。
前記ＤＬＬは、前記複数のクロック信号中のクロック信号の数に基づいて前記複数のクロック信号の各々のデューティサイクルを変更するように構成されたエッジ合成回路を備える、請求項１６に記載のＳＩＰデバイス。
前記信号調整回路は、前記ＲＦ信号を受信し、前記ＲＦ信号の任意の部分が閾値よりも高い振幅を有する場合に前記ＤＬＬに起動信号を提供するように構成された包絡線検波器回路を備える、請求項１６に記載のＳＩＰデバイス。
前記閾値は、再構成可能である、請求項１８に記載のＳＩＰデバイス。
受信機システムであって、
ジャミング周波数のジャミング信号と対象信号とを有するＲＦ信号を受信するように構成されたアンテナと、
前記アンテナから前記ＲＦ信号を受信し、前記ＲＦ信号の増幅された部分を生成するように構成されたＲＦフロントエンド回路と、
前記ＲＦ信号の前記増幅された部分を受信し、デジタル化された信号を生成するように構成されたアナログデジタル変換器と、
前記デジタル化された信号を受信するように構成されたデジタルシグナルプロセッサと
を備え、前記ＲＦフロントエンド回路は、
前記ＲＦ信号を受信し、複数のクロック信号を生成するように構成された信号調整回路と、ここにおいて、前記複数のクロック信号の各々は、前記ジャミング周波数と実質的に同じ周波数を有し、前記複数のクロック信号の各々は、異なる位相シフトを有する、
前記ＲＦ信号及び前記複数のクロック信号を受信し、前記複数のクロック信号の前記周波数を中心とするバンドストップ内の信号を減衰させるように構成されたバンドストップフィルタと、ここにおいて、前記ジャミング周波数は、前記バンドストップ内にあり、前記対象信号は、前記バンドストップ外にある、
を備える、受信機システム。