JP2023180383A - Semiconductor relay, and semiconductor relay module including the same - Google Patents
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
Description
本開示は、半導体リレー及びそれを備えた半導体リレーモジュールに関する。 The present disclosure relates to a semiconductor relay and a semiconductor relay module including the same.
従来から、交流信号の伝送手段として、MOSFET出力フォトカプラや光MOSFETとも呼ばれる半導体リレーが知られている。 2. Description of the Related Art Conventionally, semiconductor relays, also called MOSFET output photocouplers and optical MOSFETs, have been known as means for transmitting alternating current signals.
従来の半導体リレーでは、入力端子や出力端子及びこれらに接続される導電部材の配置によって、内部にスタブ、つまり、信号の枝分かれ部分が形成され、当該スタブで共振することにより共振周波数付近での挿入損失(Insertion Loss)が増加して、使用可能な周波数帯域が狭くなるという問題があった。 In conventional semiconductor relays, a stub, that is, a signal branch part, is formed inside due to the arrangement of input terminals, output terminals, and conductive members connected to these, and the stub resonates, causing insertion near the resonance frequency. There is a problem in that the loss (Insertion Loss) increases and the usable frequency band becomes narrower.
これを解決するため、例えば、特許文献1では、受光素子が載置される導体フレームの両側にそれぞれMOSFETが載置される導体フレームを配置した構成が提案されている。各フレームの配置をこのようにすることで、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。 In order to solve this problem, for example, Patent Document 1 proposes a configuration in which conductor frames on which MOSFETs are placed are arranged on both sides of a conductor frame on which a light receiving element is placed. By arranging each frame in this manner, the length of the stub can be shortened, and it is possible to prevent the usable frequency band from becoming narrower due to the influence of the stub.
しかし、特許文献1に開示された従来の構成では、信号の入出力間の構造に起因して、容量結合と誘導結合が発生しており、出力側に高周波信号を伝送した場合、これらの結合を通じて入力側に信号が漏洩するおそれがあった。 However, in the conventional configuration disclosed in Patent Document 1, capacitive coupling and inductive coupling occur due to the structure between signal input and output, and when a high frequency signal is transmitted to the output side, these couplings occur. There was a risk that the signal would leak to the input side through the
また、従来の構成では、信号入力用の発光素子に接続される入力端子の物理的な長さ(物理長)が長くなっており、このことに応じて、入力側の電気長が長くなる。なお、電気長とは、信号の伝送媒体における電磁波の伝搬速度を基準とした長さであり、真空中では物理長と電気長とは同じであるが、一般的な伝送媒体中では、電気長は物理長よりも長くなる。 Further, in the conventional configuration, the physical length (physical length) of the input terminal connected to the light emitting element for signal input is long, and the electrical length on the input side is correspondingly long. Note that the electrical length is the length based on the propagation speed of electromagnetic waves in the signal transmission medium.In a vacuum, the physical length and the electrical length are the same, but in a general transmission medium, the electrical length is longer than the physical length.
入力側の電気長が長くなると、これに応じた共振現象が半導体リレーで発生し、出力側の高周波特性が劣化するおそれがあった。 When the electrical length on the input side becomes longer, a corresponding resonance phenomenon occurs in the semiconductor relay, and there is a risk that the high frequency characteristics on the output side will deteriorate.
本開示はかかる点に鑑みてなされたもので、その目的は、入力側の構造に起因した出力信号の劣化を抑制できる半導体リレー及びこれを備えた半導体リレーモジュールを提供することにある。 The present disclosure has been made in view of the above, and an object thereof is to provide a semiconductor relay that can suppress deterioration of an output signal due to the structure on the input side, and a semiconductor relay module equipped with the same.
上記目的を達成するため、本開示に係る半導体リレーは、上面と、前記上面に対して第1軸に沿って下方に位置する下面とを有するハウジングと、第1入力端子と第2入力端子と、第1出力端子と第2出力端子と、前記第1入力端子と前記第2入力端子に電気的に接続される発光素子と、前記発光素子の出力光を受光する第1面と、前記第1面に対して前記第1軸に沿って下方に位置する第2面と、第1電極と、を有する受光駆動素子と、前記第1電極に電気的に接続される第1中間電極と、前記第1出力端子に電気的に接続される第1出力電極と、第1ゲート電極と、を有する第1MOSFETと、前記第1電極に電気的に接続される第2中間電極と、前記第2出力端子に電気的に接続される第2出力電極と、第2ゲート電極と、を有する第2MOSFETと、前記発光素子が配置される第1主面にあたる上面を有する第1基体と、前記受光駆動素子が配置される第2主面を有するとともに、前記第1電極に同電位に接続される接続導体と、を少なくとも備え、前記接続導体の少なくとも一部が、前記第1軸に沿って見て、前記第1MOSFETと前記第2MOSFETとの間に配置されており、前記発光素子は、前記受光駆動素子は、前記第1軸に沿って見て、互いに離れていることを特徴とする。 To achieve the above object, a semiconductor relay according to the present disclosure includes a housing having an upper surface and a lower surface located below the upper surface along a first axis, and a first input terminal and a second input terminal. , a first output terminal and a second output terminal, a light emitting element electrically connected to the first input terminal and the second input terminal, a first surface that receives output light of the light emitting element, and a first surface that receives the output light of the light emitting element; a light-receiving drive element having a second surface located below the first surface along the first axis and a first electrode; a first intermediate electrode electrically connected to the first electrode; a first MOSFET having a first output electrode electrically connected to the first output terminal; a first gate electrode; a second intermediate electrode electrically connected to the first electrode; a second MOSFET having a second output electrode electrically connected to an output terminal and a second gate electrode; a first base body having an upper surface corresponding to the first main surface on which the light emitting element is disposed; and the light receiving drive. at least a connecting conductor having a second main surface on which an element is arranged and connected to the same potential as the first electrode, at least a part of the connecting conductor when viewed along the first axis. , disposed between the first MOSFET and the second MOSFET, and characterized in that the light emitting element and the light receiving driving element are spaced apart from each other when viewed along the first axis.
本開示に係る半導体リレーモジュールは、前記半導体リレーと、第1~第4配線がそれぞれ形成された回路基板と、を少なくとも備え、前記第1配線と前記第2配線は、それぞれ、前記半導体リレーの前記第1入力端子と前記2入力端子に接続され、前記第3配線と前記第4配線は、それぞれ、前記半導体リレーの前記第1出力端子と前記2出力端子に接続されていることを特徴とする。 The semiconductor relay module according to the present disclosure includes at least the semiconductor relay and a circuit board on which first to fourth wirings are respectively formed, and the first wiring and the second wiring are respectively connected to the semiconductor relay. The relay is connected to the first input terminal and the second input terminal, and the third wiring and the fourth wiring are connected to the first output terminal and the second output terminal of the semiconductor relay, respectively. do.
本開示によれば、入出力間の容量結合や誘導結合を低減でき、入力側の電気長を短くできる。このことにより、出力側の高周波特性を向上できる。 According to the present disclosure, capacitive coupling and inductive coupling between input and output can be reduced, and the electrical length on the input side can be shortened. This allows the high frequency characteristics on the output side to be improved.
以下、本開示の実施形態を図面に基づいて説明する。なお、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物或いはその用途を制限することを意図するものではない。 Embodiments of the present disclosure will be described below based on the drawings. Note that the following description of preferred embodiments is essentially just an example, and is not intended to limit the present disclosure, its applications, or its uses.
(実施形態1)
[1:半導体リレーの構成]
図1は、実施形態1に係る半導体リレーを上方から見た斜視図を示し、図2は、半導体リレーを下方から見た斜視図を示す。図3~5は、半導体リレーを第1~3軸に沿ってそれぞれ見た図を示す。図6は、発光素子が実装された第1入力端子及び第2入力端子を第3軸に沿って見た図を示す。
(Embodiment 1)
[1: Configuration of semiconductor relay]
FIG. 1 shows a perspective view of the semiconductor relay according to the first embodiment seen from above, and FIG. 2 shows a perspective view of the semiconductor relay seen from below. 3 to 5 show views of the semiconductor relay along the first to third axes, respectively. FIG. 6 shows a view of the first input terminal and the second input terminal on which the light emitting elements are mounted, viewed along the third axis.
なお、説明の便宜上、図1及び以降に示す各図面において、ハウジング11及びこれを構成する遮光部11aと透光部11bのそれぞれの輪郭を破線で示している。 For convenience of explanation, in FIG. 1 and the subsequent drawings, the respective outlines of the housing 11 and the light-shielding portion 11a and light-transmitting portion 11b constituting the housing 11 are shown by broken lines.
なお、以降の説明において、第1入力端子6と第2入力端子7の配列方向をX方向と呼ぶことがある。また、X方向に延びる仮想軸を第2軸と呼ぶことがある。X方向(第2軸方向)は、第1出力端子8と第2出力端子9との配列方向でもある。第1入力端子6と第1出力端子8の配列方向をY方向と呼ぶことがある。また、Y方向に延びる仮想軸を第3軸と呼ぶことがある。Y方向(第3軸方向)は、第2入力端子7と第2出力端子9の配列方向でもある。また、Y方向は、発光素子2と受光駆動素子5の配列方向でもある。 In addition, in the following description, the arrangement direction of the first input terminal 6 and the second input terminal 7 may be referred to as the X direction. Further, the virtual axis extending in the X direction may be referred to as a second axis. The X direction (second axis direction) is also the direction in which the first output terminal 8 and the second output terminal 9 are arranged. The direction in which the first input terminal 6 and the first output terminal 8 are arranged is sometimes called the Y direction. Further, the virtual axis extending in the Y direction may be referred to as a third axis. The Y direction (third axis direction) is also the direction in which the second input terminal 7 and the second output terminal 9 are arranged. Further, the Y direction is also the direction in which the light emitting elements 2 and the light receiving driving elements 5 are arranged.
X方向及びY方向とそれぞれ交差する方向をZ方向と呼ぶことがある。また、Z方向に延びる仮想軸を第1軸と呼ぶことがある。X方向とY方向とZ方向とはとは互いに直交している。なお、本願明細書において、「直交」しているとは、半導体リレー1を構成する各部品の加工公差や製造公差、また部品間の組み立て公差を含んで直交しているという意味であり、比較対象同士が、厳密な意味で直交しているということを意味するものではない。 The direction that intersects the X direction and the Y direction is sometimes called the Z direction. Further, the virtual axis extending in the Z direction may be referred to as a first axis. The X direction, Y direction, and Z direction are orthogonal to each other. In the specification of this application, "orthogonal" means that they are orthogonal, including processing tolerances and manufacturing tolerances of each component constituting the semiconductor relay 1, as well as assembly tolerances between components. This does not mean that the objects are orthogonal in a strict sense.
また、Z方向(第1軸方向)において、発光素子2が配置された側を上または上方と呼び、受光駆動素子5が配置された側を下または下方と呼ぶことがある。なお、本願明細書における「上」、「下」の呼称はあくまでも相対的なものであり、例えば、鉛直方向に沿って「上」、「下」を意味するものではない。 In addition, in the Z direction (first axis direction), the side where the light emitting element 2 is arranged may be referred to as the upper or upper side, and the side where the light receiving drive element 5 is arranged may be referred to as the lower or lower side. Note that the terms "upper" and "lower" in this specification are strictly relative, and do not mean, for example, "upper" or "lower" along the vertical direction.
図1に示すように、半導体リレー1は、発光素子2と受光駆動素子5と第1MOSFET3と第2MOSFET4とを備えている。また、半導体リレー1は、第1入力端子6と第2入力端子7と第1出力端子8と第2出力端子9と第2基体10とハウジング11とを備えている。 As shown in FIG. 1, the semiconductor relay 1 includes a light emitting element 2, a light receiving drive element 5, a first MOSFET 3, and a second MOSFET 4. The semiconductor relay 1 also includes a first input terminal 6 , a second input terminal 7 , a first output terminal 8 , a second output terminal 9 , a second base 10 , and a housing 11 .
[1-1:発光素子、受光駆動素子及び第2基体の構成]
発光素子2は、公知のLED(Light Emitting Diode)素子である。銀ペースト等の導電接着材(図示せず)を介して、図1及び図3~6に示すように、発光素子2のカソード電極(図示せず)が第1基体7dに接続固定されている。第1基体7dは、第2入力端子7に接続されている。
[1-1: Configuration of light-emitting element, light-receiving drive element, and second base]
The light emitting element 2 is a known LED (Light Emitting Diode) element. As shown in FIGS. 1 and 3 to 6, the cathode electrode (not shown) of the light emitting element 2 is connected and fixed to the first base 7d via a conductive adhesive (not shown) such as silver paste. . The first base 7d is connected to the second input terminal 7.
また、発光素子2のアノード電極2aがワイヤ12を介して第3基体6dに電気的に接続されている。第3基体6dは、第1入力端子6に接続されている。第1入力端子6及び第2入力端子7、また、第1基体7d及び第3基体6dについては後で詳述する。 Further, the anode electrode 2a of the light emitting element 2 is electrically connected to the third base 6d via the wire 12. The third base 6d is connected to the first input terminal 6. The first input terminal 6 and the second input terminal 7, as well as the first base body 7d and the third base body 6d will be described in detail later.
受光駆動素子5は、受光素子51と制御回路52(いずれも図7参照)とを有している。受光素子51は、発光素子2からの出力光を受光し、例えば、公知のフォトダイオードがアレイ状に配置されてなる。図3に示すように、受光駆動素子5の上面(第1面)に、ソース電極5aとドレイン電極5bとが形成されている。ドレイン電極5bは、上面における互いに離間した位置に2箇所設けられている。なお、受光駆動素子5の上面には、受光素子51における出力光を受光する部位である受光部も形成されているが、説明の便宜上、その図示を省略している。 The light receiving drive element 5 includes a light receiving element 51 and a control circuit 52 (both shown in FIG. 7). The light receiving element 51 receives the output light from the light emitting element 2, and is made up of, for example, known photodiodes arranged in an array. As shown in FIG. 3, a source electrode 5a and a drain electrode 5b are formed on the upper surface (first surface) of the light receiving drive element 5. The drain electrodes 5b are provided at two positions spaced apart from each other on the upper surface. Note that a light receiving portion, which is a portion that receives the output light from the light receiving element 51, is also formed on the upper surface of the light receiving driving element 5, but for convenience of explanation, illustration thereof is omitted.
なお、ソース電極5aは受光素子51のカソード電極51a(以下、第1電極5aまたは第1電極51aと呼ぶことがある。)に相当し、ドレイン電極5bは受光素子51のアノード電極51bに相当する。 Note that the source electrode 5a corresponds to the cathode electrode 51a (hereinafter sometimes referred to as the first electrode 5a or the first electrode 51a) of the light receiving element 51, and the drain electrode 5b corresponds to the anode electrode 51b of the light receiving element 51. .
受光駆動素子5の下面(第2面)は、図示しない接着材を介して第2基体10に接続固定されている。第2基体10は、第1軸に沿って見て四角形の導体である。また、第2基体10における受光駆動素子5の載置面、つまり、第2基体10の上面を第2主面10aと呼ぶ。第2主面10aの法線は、第1軸と平行である、つまり、Z方向に沿っている。ただし、当該法線が、第1軸と厳密な意味で平行であることまでは意味しない。 The lower surface (second surface) of the light receiving drive element 5 is connected and fixed to the second base 10 via an adhesive (not shown). The second base 10 is a rectangular conductor when viewed along the first axis. Further, the surface on which the light receiving drive element 5 is placed on the second base 10, that is, the upper surface of the second base 10 is referred to as a second main surface 10a. The normal to the second main surface 10a is parallel to the first axis, that is, along the Z direction. However, this does not mean that the normal line is parallel to the first axis in a strict sense.
第2基体10は、Y方向に対向する2つの側面のうち、第1入力端子6や第2入力端子7と反対側に位置する側面から突出し、ハウジング11の側面から外部に露出する部位(以下、第1外部露出部位10bという)を有している、第1外部露出部位10bは、第2基体10の前述した側面において、第2軸に沿って互いに離間した位置に2箇所設けられている。ただし、第1外部露出部位10bの位置や個数は特にこれに限定されない。 The second base body 10 protrudes from the side opposite to the first input terminal 6 and the second input terminal 7 among the two side faces facing each other in the Y direction, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as The first externally exposed portions 10b are provided at two positions spaced apart from each other along the second axis on the above-mentioned side surface of the second base 10. . However, the position and number of the first externally exposed portions 10b are not particularly limited to this.
図1~3に示すように、受光駆動素子5のソース電極5a、言い換えると、受光素子51のカソード電極51a(第1電極51a)は、ワイヤ13を介して第2基体10と電気的に接続されている。つまり、受光素子51のカソード電極51aは、第2基体10と同電位である。また、ワイヤ12を介して、受光駆動素子5の2つのドレイン電極5b,5bのうち一方は、第1MOSFET3の第1ゲート電極3bに、他方は、第2MOSFET4の第2ゲート電極4bにそれぞれ電気的に接続されている。 As shown in FIGS. 1 to 3, the source electrode 5a of the light receiving drive element 5, in other words, the cathode electrode 51a (first electrode 51a) of the light receiving element 51 is electrically connected to the second base 10 via the wire 13. has been done. That is, the cathode electrode 51a of the light receiving element 51 is at the same potential as the second base 10. Also, one of the two drain electrodes 5b, 5b of the light receiving drive element 5 is electrically connected to the first gate electrode 3b of the first MOSFET 3, and the other is electrically connected to the second gate electrode 4b of the second MOSFET 4 via the wire 12. It is connected to the.
[1-3:第1MOSFET及び第2MOSFETの構成]
図1及び図3に示すように、第1MOSFET3は、公知の縦型MOSFETであり、上面に第1ゲート電極3bと第1ソース電極3a(以下、第1中間電極3aと呼ぶことがある。)が、下面に第1ドレイン電極(図示せず)がそれぞれ形成されている。第1MOSFET3の第1ドレイン電極(以下、第1出力電極と呼ぶことがある。)は、銀ペースト等の導電性接着材(図示せず)を介して、第1出力端子8、具体的には、第4基体8aに電気的に接続されている。
[1-3: Configuration of first MOSFET and second MOSFET]
As shown in FIGS. 1 and 3, the first MOSFET 3 is a well-known vertical MOSFET, and has a first gate electrode 3b and a first source electrode 3a (hereinafter sometimes referred to as a first intermediate electrode 3a) on its upper surface. However, a first drain electrode (not shown) is formed on each lower surface. The first drain electrode (hereinafter sometimes referred to as the first output electrode) of the first MOSFET 3 is connected to the first output terminal 8 via a conductive adhesive (not shown) such as silver paste. , are electrically connected to the fourth base 8a.
また、第1MOSFET3の第1ソース電極3aは、ワイヤ12を介して第2基体10に電気的に接続されている。つまり、第1MOSFET3の第1ソース電極3aは、第2基体10とワイヤ12とを介して、受光駆動素子5のソース電極5aと電気的に接続されている。なお、図1及び図3に示す例では、接続強化のために、第1MOSFET3の第1ソース電極3aと第2基体10との間は、2本のワイヤ12,12で接続されている。 Further, the first source electrode 3a of the first MOSFET 3 is electrically connected to the second base 10 via a wire 12. That is, the first source electrode 3a of the first MOSFET 3 is electrically connected to the source electrode 5a of the light receiving drive element 5 via the second base 10 and the wire 12. In the example shown in FIGS. 1 and 3, the first source electrode 3a of the first MOSFET 3 and the second base 10 are connected by two wires 12, 12 to strengthen the connection.
第2MOSFET4は、公知の縦型MOSFETであり、上面に第2ゲート電極4bと第2ソース電極4a(以下、第2中間電極4aと呼ぶことがある。)が、下面に第2ドレイン電極(図示せず)がそれぞれ形成されている。第2MOSFET4の第2ドレイン電極(以下、第2出力電極と呼ぶことがある。)は、銀ペースト等の導電性接着材(図示せず)を介して、第2出力端子9、具体的には、第5基体9aに電気的に接続されている。第1出力端子8及び第2出力端子9については後で詳述する。 The second MOSFET 4 is a well-known vertical MOSFET, and has a second gate electrode 4b and a second source electrode 4a (hereinafter sometimes referred to as a second intermediate electrode 4a) on the upper surface, and a second drain electrode (hereinafter referred to as a second intermediate electrode 4a) on the lower surface. (not shown) are formed respectively. The second drain electrode (hereinafter sometimes referred to as the second output electrode) of the second MOSFET 4 is connected to the second output terminal 9 via a conductive adhesive (not shown) such as silver paste. , are electrically connected to the fifth base 9a. The first output terminal 8 and the second output terminal 9 will be explained in detail later.
また、第2MOSFET4の第2ソース電極4aは、ワイヤ12を介して第2基体10に電気的に接続されている。つまり、第2MOSFET4の第2ソース電極4aは、第2基体10とワイヤ12とを介して、受光駆動素子5のソース電極5aと電気的に接続されている。なお、図1,3に示す例では、接続強化のために、第2MOSFET4の第2ソース電極4aと第2基体10との間は、2本のワイヤ12,12で接続されている。 Further, the second source electrode 4a of the second MOSFET 4 is electrically connected to the second base 10 via the wire 12. That is, the second source electrode 4a of the second MOSFET 4 is electrically connected to the source electrode 5a of the light receiving drive element 5 via the second base 10 and the wire 12. In the example shown in FIGS. 1 and 3, the second source electrode 4a of the second MOSFET 4 and the second base 10 are connected by two wires 12, 12 to strengthen the connection.
[1-4:第1入力端子及び第2入力端子の構成]
図1~3及び図6に示すように、第1入力端子6は、第1起立部位6bと第1外部接続部位6aとを有する導電部材である。また、第1入力端子6は、第3基体6dと一体に形成されており、第3基体6dは第1入力端子6の一部をなしている。第3基体6dと第1起立部位6bと第1外部接続部位6aとは、例えば、1枚の銅板を打ち抜き加工や折り曲げ加工して得られる。ただし、第1入力端子6の製造方法は特にこれに限定されない。なお、銅板の表面に別の金属膜、例えば、ニッケルを含む金属膜(図示せず)がめっきされている。なお、金属膜の材質はこれに特に限定されない。
[1-4: Configuration of first input terminal and second input terminal]
As shown in FIGS. 1 to 3 and 6, the first input terminal 6 is a conductive member having a first upright portion 6b and a first external connection portion 6a. Further, the first input terminal 6 is formed integrally with the third base 6d, and the third base 6d forms a part of the first input terminal 6. The third base body 6d, the first upright portion 6b, and the first external connection portion 6a are obtained, for example, by punching or bending a single copper plate. However, the method of manufacturing the first input terminal 6 is not particularly limited to this. Note that the surface of the copper plate is plated with another metal film, for example, a metal film containing nickel (not shown). Note that the material of the metal film is not particularly limited to this.
第3基体6dは、ハウジング11の内部に位置しており、第1軸に沿って見て四角形の導体である。また、第3基体6dにおけるワイヤ12との接続面の法線は、第1軸と平行である、つまり、Z方向に沿っている。ただし、当該法線が、第1軸と厳密な意味で平行であることまでは意味しない。 The third base 6d is located inside the housing 11 and is a rectangular conductor when viewed along the first axis. Further, the normal line of the connection surface of the third base 6d with the wire 12 is parallel to the first axis, that is, along the Z direction. However, this does not mean that the normal line is parallel to the first axis in a strict sense.
第3基体6dには、発光素子2のアノード電極2aに接続されたワイヤ12が接続されている。さらに、第3基体6dにおいて、第2入力端子7と反対側に位置する側面に、第1起立部位6bが接続されている。 A wire 12 connected to the anode electrode 2a of the light emitting element 2 is connected to the third base 6d. Further, in the third base body 6d, a first upright portion 6b is connected to a side surface located on the opposite side from the second input terminal 7.
第1起立部位6bは、第1軸に沿って見て、ハウジング11の内部において第2軸に沿って延びるように設けられており、途中で第1軸に沿って下方に屈曲している。また、第1起立部位6bは、第1軸に沿って見て、第2基体10に対向する部位に切り欠き6eが設けられている。第1起立部位6bの両端のうち、第1軸に沿って上方に位置する一端が、第3基体6dに、下方に位置する他端が第1外部接続部位6aにそれぞれ接続されている。 The first upright portion 6b is provided inside the housing 11 so as to extend along the second axis when viewed along the first axis, and is bent midway down along the first axis. Further, the first upright portion 6b is provided with a cutout 6e at a portion facing the second base body 10 when viewed along the first axis. Of both ends of the first upright portion 6b, one end located above along the first axis is connected to the third base 6d, and the other end located below is connected to the first external connection portion 6a.
第1外部接続部位6aは、第1起立部位6bの他端に接続され、第1軸に沿って見て略四角形の導体である。第1外部接続部位6aの下面は、ハウジング11の下面から露出するように形成されている。 The first external connection portion 6a is connected to the other end of the first standing portion 6b, and is a substantially rectangular conductor when viewed along the first axis. The lower surface of the first external connection portion 6a is formed to be exposed from the lower surface of the housing 11.
また、第1外部接続部位6aにおけるX方向に対向する2つの側面のうち、ハウジング11に対向する側面には、第2軸に沿って突出してハウジング11の側面から外部に露出する部位(以下、第4外部露出部位6cという)が設けられている。 Furthermore, among the two side surfaces of the first external connection portion 6a facing in the X direction, the side surface facing the housing 11 has a portion (hereinafter referred to as A fourth externally exposed portion 6c) is provided.
第2入力端子7は、第2起立部位7bと第2外部接続部位7aとを有する導電部材である。また、第2入力端子7は、第1基体7dと一体に形成されており、第1基体7dは第2入力端子7の一部をなしている。第1基体7d及び第2入力端子7の材質や製造方法は、第3基体6d及び第1入力端子6と同様であるので説明を省略する。また、第1基体7d、第2起立部位7b及び第2外部接続部位7aの互いの接続関係は、第3基体6d、第1起立部位6b及び第1外部接続部位6aと同様であるので詳細な説明を省略する。 The second input terminal 7 is a conductive member having a second standing portion 7b and a second external connection portion 7a. Further, the second input terminal 7 is formed integrally with the first base 7d, and the first base 7d forms a part of the second input terminal 7. The materials and manufacturing methods of the first base body 7d and the second input terminal 7 are the same as those of the third base body 6d and the first input terminal 6, so the description thereof will be omitted. Further, since the mutual connection relationship between the first base body 7d, the second upright portion 7b, and the second external connection portion 7a is the same as that of the third base body 6d, the first upright portion 6b, and the first external connection portion 6a, detailed explanation will be given. The explanation will be omitted.
第1基体7dは、第1軸に沿って見て四角形の板状の導体であり、第1基体7dの上面に発光素子2が載置されている。当該上面、つまり、第1基体7dにおける発光素子2の載置面を第1主面7d1と呼ぶ。第1主面7d1の法線は、第1軸と平行である、つまり、Z方向に沿っている。ただし、当該法線が、第1軸と厳密な意味で平行であることまでは意味しない。 The first base 7d is a rectangular plate-shaped conductor when viewed along the first axis, and the light emitting element 2 is placed on the upper surface of the first base 7d. The upper surface, that is, the surface on which the light emitting element 2 is placed on the first base 7d is referred to as a first main surface 7d1. The normal to the first principal surface 7d1 is parallel to the first axis, that is, along the Z direction. However, this does not mean that the normal line is parallel to the first axis in a strict sense.
第2起立部位7bは、第1軸に沿って見て、第2軸に沿って延びるように設けられた部分と、当該部分の端部から下方に屈曲した部分を有している、下方に屈曲した部分の端部に第2外部接続部位7aが接続されている。 When viewed along the first axis, the second upright portion 7b has a portion extending along the second axis and a portion bent downward from the end of the portion. A second external connection portion 7a is connected to the end of the bent portion.
第2外部接続部位7aは、第1軸に沿って見て四角形の板状の導体であり、第2外部接続部位7aの下面は、ハウジング11の下面から露出するように形成されている。第2外部接続部位7aにおけるX方向に対向する2つの側面のうち、ハウジング11に対向する側面には、第2軸に沿って突出してハウジング11の側面から外部に露出する部位(以下、第5外部露出部位7cという)が設けられている。 The second external connection portion 7a is a rectangular plate-shaped conductor when viewed along the first axis, and the lower surface of the second external connection portion 7a is formed to be exposed from the lower surface of the housing 11. Of the two side surfaces of the second external connection portion 7a facing in the X direction, the side surface facing the housing 11 has a portion (hereinafter referred to as a fifth portion) that protrudes along the second axis and is exposed to the outside from the side surface of the housing 11. An externally exposed portion 7c) is provided.
なお、以降の説明において、第1起立部位6bと第2起立部位7bとを総称して、起立部位と呼ぶことがある。また、第1外部接続部位6aと第2外部接続部位7aとを総称して、外部接続部位と呼ぶことがある。第1外部接続部位6aと第2外部接続部位7aのそれぞれの下面は、後で述べる回路基板40(図14~16参照)との接続端子となる。 In the following description, the first standing portion 6b and the second standing portion 7b may be collectively referred to as an standing portion. Further, the first external connection site 6a and the second external connection site 7a may be collectively referred to as an external connection site. The lower surfaces of each of the first external connection portion 6a and the second external connection portion 7a serve as connection terminals to a circuit board 40 (see FIGS. 14 to 16), which will be described later.
[1-5:第1出力端子及び第2出力端子の構成]
図1~3に示すように、第1出力端子8は、第1軸に沿って見て四角形の板状の導体である第4基体8aを含んでいる。また、第4基体8aの下面は、ハウジング11の下面から露出しており、後で述べる回路基板40との接続端子となる。
[1-5: Configuration of first output terminal and second output terminal]
As shown in FIGS. 1 to 3, the first output terminal 8 includes a fourth base 8a that is a rectangular plate-shaped conductor when viewed along the first axis. Further, the lower surface of the fourth base 8a is exposed from the lower surface of the housing 11, and serves as a connection terminal with a circuit board 40, which will be described later.
また、第4基体8aは、X方向に対向する2つの側面のうち、第2MOSFET4や受光駆動素子5と反対側に位置する側面から突出し、ハウジング11の側面から外部に露出する部位(以下、第2外部露出部位8bという)を有している、なお、第2外部露出部位8bの個数は図1~3に示したものに特に限定されない。 Further, of the two side faces facing each other in the X direction, the fourth base body 8a protrudes from the side opposite to the second MOSFET 4 and the light receiving drive element 5, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as the Note that the number of second externally exposed portions 8b is not particularly limited to those shown in FIGS. 1 to 3.
第2出力端子9は、第1軸に沿って見て四角形の板状の導体である第5基体9aを含んでいる。また、第5基体9aの下面は、ハウジング11の下面か露出しており、後で述べる回路基板40との接続端子となる。 The second output terminal 9 includes a fifth base 9a that is a rectangular plate-shaped conductor when viewed along the first axis. Further, the lower surface of the fifth base 9a is exposed to the lower surface of the housing 11, and serves as a connection terminal for a circuit board 40, which will be described later.
また、第5基体9aは、X方向に対向する2つの側面のうち、第1MOSFET3や受光駆動素子5と反対側に位置する側面から突出し、ハウジング11の側面から外部に露出する部位(以下、第3外部露出部位9bという)を有している、なお、第3外部露出部位9bの個数は図1~3に示したものに特に限定されない。 Further, of the two side faces facing each other in the X direction, the fifth base body 9a protrudes from the side opposite to the first MOSFET 3 and the light receiving drive element 5, and has a portion exposed to the outside from the side of the housing 11 (hereinafter referred to as the Note that the number of third externally exposed portions 9b is not particularly limited to those shown in FIGS. 1 to 3.
[1-6:ハウジングの構成]
図1,2に示すように、ハウジング11は、上面と下面と4つの側面とを有している。下面は、上面に対して第1軸に沿って下方に位置している。4つの側面のそれぞれは、上面と下面に連続するとともに、第1軸に平行である。X方向に対向する2つの側面の法線は、第2軸と交差し、Y方向に対向する2つの側面の法線は、第3軸と交差している。
[1-6: Housing configuration]
As shown in FIGS. 1 and 2, the housing 11 has an upper surface, a lower surface, and four side surfaces. The lower surface is located below the upper surface along the first axis. Each of the four side surfaces is continuous with the top surface and the bottom surface, and is parallel to the first axis. The normals of the two side surfaces facing each other in the X direction intersect the second axis, and the normals of the two side surfaces facing each other in the Y direction intersect the third axis.
ハウジング11は、遮光部11aと透光部11bとを有している。遮光部11aは、例えば、黒色色素が含有された絶縁性のエポキシ樹脂からなる。ただし、これに特に限定されず、光を遮蔽する絶縁材料であればよい。透光部11bは、受光駆動素子5と発光素子2との間に設けられ、遮光部11aによって封止されている。具体的には、透光部11bは、発光素子2を含んで第1基体7dの第1主面7d1を覆い、第3軸に沿って延び、さらに下方に屈曲して、受光駆動素子5の上面を覆うように設けられている。 The housing 11 has a light shielding part 11a and a light transmitting part 11b. The light shielding part 11a is made of, for example, an insulating epoxy resin containing a black pigment. However, the material is not particularly limited to this, and any insulating material that blocks light may be used. The light-transmitting part 11b is provided between the light-receiving driving element 5 and the light-emitting element 2, and is sealed by the light-blocking part 11a. Specifically, the light-transmitting part 11b includes the light-emitting element 2, covers the first main surface 7d1 of the first base 7d, extends along the third axis, and is further bent downward to cover the light-receiving drive element 5. It is provided to cover the top surface.
透光部11bは、例えば、絶縁性の透明シリコーン樹脂からなる。ただし、これに特に限定されず、少なくとも発光素子2が発する光に対して透明な絶縁材料であればよい。透光部11bは、受光駆動素子5の受光素子51(図6参照)と発光素子2とを光学的に結合する光結合部を構成している。 The light transmitting portion 11b is made of, for example, an insulating transparent silicone resin. However, the material is not particularly limited to this, and any insulating material that is transparent to at least the light emitted by the light emitting element 2 may be used. The light-transmitting portion 11b constitutes an optical coupling portion that optically couples the light-receiving element 51 (see FIG. 6) of the light-receiving drive element 5 and the light-emitting element 2.
ハウジング11は、第1入力端子6と第2入力端子7と第1~第3基体7d,10,6dと第1出力端子8と第2出力端子9とを封止し、それぞれの位置を固定する。また、第1基体7dに載置された発光素子2や、第4基体8aに載置された第1MOSFET3や第5基体9aに載置された第2MOSFET4、さらに、第2基体10に載置された受光駆動素子5が、ハウジング11によってそれぞれの位置が固定される。 The housing 11 seals the first input terminal 6, the second input terminal 7, the first to third bases 7d, 10, 6d, the first output terminal 8, and the second output terminal 9, and fixes their respective positions. do. Further, the light emitting element 2 placed on the first base 7d, the first MOSFET 3 placed on the fourth base 8a, the second MOSFET 4 placed on the fifth base 9a, and the second MOSFET 4 placed on the second base 10 are also included. The respective positions of the light receiving driving elements 5 are fixed by the housing 11.
また、第1入力端子6及び第2入力端子7と、第1出力端子8及び第2出力端子9とは、ハウジング11により互いに電気的に絶縁されている。さらに、発光素子2と受光駆動素子5と第1MOSFET3と第2MOSFET4とは、ハウジング11により互いに電気的に絶縁されている。つまり、本願明細書に示す半導体リレー1は、入力信号と出力信号とを電気的に絶縁した状態で出力信号のオンオフを行う入出力絶縁型の半導体リレー1である。 Further, the first input terminal 6 and the second input terminal 7 and the first output terminal 8 and the second output terminal 9 are electrically insulated from each other by the housing 11. Further, the light emitting element 2, the light receiving drive element 5, the first MOSFET 3, and the second MOSFET 4 are electrically insulated from each other by the housing 11. That is, the semiconductor relay 1 shown in this specification is an input/output isolation type semiconductor relay 1 that turns on and off the output signal while electrically insulating the input signal and the output signal.
[1-7:第1~第5基体間の関係]
前述したように、第1基体7dの第1主面7d1の法線は、第1軸に沿っている。同様に、第2基体10の第2主面10aの法線は、第1軸に沿っている。つまり、第1基体7dの第1主面7d1の法線は、第2基体10の第2主面10aの法線と平行である。なお、これら2つの法線は、厳密な意味で平行していなくてもよい。2つの法線が所定の角度範囲で交差していてもよい。また、第1基体7dは、第1軸に沿って見て、第2基体10とY方向に間隔をあけて配置されている。また、第1基体7dは、第1軸と直交する軸(第2軸または第3軸)に沿って、第2基体10の上方に位置している。つまり、第1基体7dの第1主面7d1は、第1軸と直交する軸に沿って見て、第2基体10の第2主面10aよりも上方に配置されている。
[1-7: Relationship between the first to fifth substrates]
As described above, the normal to the first main surface 7d1 of the first base 7d is along the first axis. Similarly, the normal to the second main surface 10a of the second base 10 is along the first axis. That is, the normal to the first main surface 7d1 of the first base 7d is parallel to the normal to the second main surface 10a of the second base 10. Note that these two normal lines do not need to be parallel in a strict sense. The two normals may intersect within a predetermined angular range. Further, the first base body 7d is disposed at a distance from the second base body 10 in the Y direction when viewed along the first axis. Further, the first base body 7d is located above the second base body 10 along an axis (second axis or third axis) orthogonal to the first axis. That is, the first main surface 7d1 of the first base 7d is located above the second main surface 10a of the second base 10 when viewed along the axis perpendicular to the first axis.
また、図3に示すように、第1基体7dは、第3軸に沿って、間隔L0をあけて第2基体10と離間して配置されている。また、第1基体7dと第2基体10との第3軸に沿った間隔L0が、第1入力端子6と第2基体10との第3軸に沿った間隔L1よりも小さくなるように、第1入力端子6と第2基体10とが配置されている。また、当該間隔L0が、第2入力端子7と第2基体10との第3軸に沿った間隔L2よりも小さくなるように、第2入力端子7と第2基体10とが配置されている。 Further, as shown in FIG. 3, the first base body 7d is spaced apart from the second base body 10 with an interval L0 along the third axis. Further, the distance L0 between the first base 7d and the second base 10 along the third axis is smaller than the distance L1 between the first input terminal 6 and the second base 10 along the third axis. A first input terminal 6 and a second base 10 are arranged. Further, the second input terminal 7 and the second base body 10 are arranged such that the distance L0 is smaller than the distance L2 between the second input terminal 7 and the second base body 10 along the third axis. .
なお、以降の説明において、間隔L0を第1基体7dと第2基体10間の最短距離L0と呼ぶことがある。同様に、間隔L1を第1入力端子6と第2基体10間の最短距離L1と呼ぶことがある。間隔L2を第2入力端子7と第2基体10間の最短距離L2と呼ぶことがある。 Note that in the following description, the distance L0 may be referred to as the shortest distance L0 between the first base body 7d and the second base body 10. Similarly, the interval L1 may be referred to as the shortest distance L1 between the first input terminal 6 and the second base 10. The distance L2 may be referred to as the shortest distance L2 between the second input terminal 7 and the second base 10.
また、図4及び図6に示すように、第1基体7dは、第3基体6dよりも第1軸に沿った上方に配置されている。言い換えると、第2入力端子7の上端は、第1入力端子6の上端より上方に配置されている。 Further, as shown in FIGS. 4 and 6, the first base body 7d is arranged above the third base body 6d along the first axis. In other words, the upper end of the second input terminal 7 is arranged above the upper end of the first input terminal 6.
第2基体10は、ワイヤ13を介して受光駆動素子5のソース電極5aと電気的に接続されている。つまり、第2基体10は、受光駆動素子5のソース電極5aと同電位となるように接続されている。以降の説明において、第2基体10と、受光駆動素子5のソース電極5a(受光素子51のカソード電極51a)と第2基体10とを接続するワイヤ13と、を含めて接続導体14と呼ぶことがある。 The second base 10 is electrically connected to the source electrode 5a of the light receiving drive element 5 via a wire 13. In other words, the second base 10 is connected to the source electrode 5a of the light receiving drive element 5 so as to have the same potential. In the following description, the second base 10 and the wire 13 connecting the source electrode 5a of the light-receiving drive element 5 (the cathode electrode 51a of the light-receiving element 51) and the second base 10 will be collectively referred to as the connection conductor 14. There is.
また、第2基体10は、ワイヤ12を介して、第1MOSFET3の第1ソース電極3a(第1中間電極3a)と電気的に接続されている。さらに、第2基体10は、ワイヤ12を介して、第2MOSFET4の第2ソース電極4a(第2中間電極4a)と電気的に接続されている。つまり、受光駆動素子5のソース電極5aは、第1MOSFET3及び第2MOSFET4のそれぞれのソース電極3a,4aと同電位となるように接続されている。 Further, the second base 10 is electrically connected to the first source electrode 3a (first intermediate electrode 3a) of the first MOSFET 3 via the wire 12. Further, the second base 10 is electrically connected to the second source electrode 4a (second intermediate electrode 4a) of the second MOSFET 4 via the wire 12. In other words, the source electrode 5a of the light receiving drive element 5 is connected to the source electrodes 3a and 4a of the first MOSFET 3 and the second MOSFET 4 so as to have the same potential.
また、第1軸に沿って見て、第2基体10は、第4基体8aと第5基体9aとの間に、第4基体8aと第5基体9aとそれぞれ間隔をあけて配置されている。言い換えると、第1軸に沿って見て、第2基体10は、第1MOSFET3と第2MOSFET4との間に配置されている。さらに言うと、第1軸に沿って見て、第2基体10は、第1MOSFET3の第1ソース電極3aと第2MOSFET4の第2ソース電極4aとの間に配置されている。なお、図1~に示す例では、ハウジング11の下面を基準として、かつ第1軸に沿って、第2基体10が、第4基体8a及び第5基体9aよりも上方に位置している。つまり、第2基体10の下面は、ハウジング11の遮光部11aに覆われている。また、ハウジング11の下面を基準として、かつ第1軸に沿って、第2基体10は、第3基体6dと略同じ高さにある。ただし、両者が、ハウジング11の下面を基準として異なる高さに配置されていてもよい。 Furthermore, when viewed along the first axis, the second base 10 is disposed between the fourth base 8a and the fifth base 9a, with a space between the fourth base 8a and the fifth base 9a. . In other words, the second base 10 is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis. More specifically, when viewed along the first axis, the second base 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4. Note that in the example shown in FIGS. 1A and 1B, the second base body 10 is located above the fourth base body 8a and the fifth base body 9a, with the lower surface of the housing 11 as a reference and along the first axis. That is, the lower surface of the second base 10 is covered by the light shielding part 11a of the housing 11. Further, the second base body 10 is at approximately the same height as the third base body 6d, with the lower surface of the housing 11 as a reference and along the first axis. However, both may be arranged at different heights with respect to the lower surface of the housing 11.
[2:半導体リレーの動作]
図7は、半導体リレーの等価回路図を示す。
[2: Operation of semiconductor relay]
FIG. 7 shows an equivalent circuit diagram of a semiconductor relay.
第1入力端子6と第2入力端子7との間に伝送信号が入力されると、発光素子2は、所定の波長の光を出力する。発光素子2で発生した光が透光部11bの内部を伝搬して、受光素子51で受光される。 When a transmission signal is input between the first input terminal 6 and the second input terminal 7, the light emitting element 2 outputs light of a predetermined wavelength. Light generated by the light emitting element 2 propagates inside the transparent portion 11b and is received by the light receiving element 51.
受光素子51では、光電変換により電流が発生し、この電流に基づいて制御回路52が動作する。ワイヤ12を介して、発光素子2の光量に応じた電圧信号である駆動信号が、第1MOSFET3の第1ゲート電極3b及び第2MOSFET4の第2ゲート電極4bにそれぞれ印加される。 In the light receiving element 51, a current is generated by photoelectric conversion, and the control circuit 52 operates based on this current. Via the wire 12, a drive signal, which is a voltage signal corresponding to the amount of light from the light emitting element 2, is applied to the first gate electrode 3b of the first MOSFET 3 and the second gate electrode 4b of the second MOSFET 4, respectively.
駆動信号の電圧が第1MOSFET3及び第2MOSFET4のそれぞれのしきい値電圧を超えると、第1MOSFET3のソース(S)-ドレイン(D)間及び第2MOSFET4のソース(S)-ドレイン(D)間がそれぞれオン状態となる。さらに、第1MOSFET3と第2MOSFET4とを介して、第1出力端子8と第2出力端子9との間が導通状態となる。このことにより、第1出力端子8と第2出力端子9との間に高周波信号を双方向に伝送することが可能となる。 When the voltage of the drive signal exceeds the respective threshold voltages of the first MOSFET 3 and the second MOSFET 4, the voltages between the source (S) and drain (D) of the first MOSFET 3 and between the source (S) and drain (D) of the second MOSFET 4 are respectively Turns on. Furthermore, conduction is established between the first output terminal 8 and the second output terminal 9 via the first MOSFET 3 and the second MOSFET 4. This allows high frequency signals to be transmitted bidirectionally between the first output terminal 8 and the second output terminal 9.
第1入力端子6と第2入力端子7との間で、伝送信号の入力が停止すると、発光素子2からの発光も停止する。これに応じて、受光素子51では電流が発生しなくなり、制御回路52は停止する。 When the input of the transmission signal stops between the first input terminal 6 and the second input terminal 7, the light emission from the light emitting element 2 also stops. In response, no current is generated in the light receiving element 51, and the control circuit 52 is stopped.
その結果、第1MOSFET3の第1ゲート電極3b及び第2MOSFET4の第2ゲート電極4bにそれぞれ印加された駆動信号の電圧が低下する。駆動信号の電圧が前述したしきい値電圧を下回ると、第1MOSFET3のソース(S)-ドレイン(D)間及び第2MOSFET4のソース(S)-ドレイン(D)間がそれぞれオフ状態となる。さらに、第1出力端子8と第2出力端子9との間が非導通状態となる。このことにより、第1出力端子8と第2出力端子9との間で、信号の伝送が遮断される。 As a result, the voltages of the drive signals applied to the first gate electrode 3b of the first MOSFET 3 and the second gate electrode 4b of the second MOSFET 4 are reduced. When the voltage of the drive signal falls below the threshold voltage described above, the source (S) and drain (D) of the first MOSFET 3 and the source (S) and drain (D) of the second MOSFET 4 are respectively turned off. Further, the first output terminal 8 and the second output terminal 9 are brought into a non-conducting state. As a result, signal transmission is interrupted between the first output terminal 8 and the second output terminal 9.
[3:効果等]
以上説明したように、本実施形態に係る半導体リレー1は、ハウジング11と第1入力端子6と第2入力端子7と第1出力端子8と第2出力端子9とを少なくとも備えている。また、半導体リレー1は、発光素子2と受光駆動素子5と第1MOSFET3と第2MOSFET4とを備えている。
[3: Effects, etc.]
As described above, the semiconductor relay 1 according to the present embodiment includes at least the housing 11, the first input terminal 6, the second input terminal 7, the first output terminal 8, and the second output terminal 9. Further, the semiconductor relay 1 includes a light emitting element 2, a light receiving drive element 5, a first MOSFET 3, and a second MOSFET 4.
ハウジング11は、上面と、上面に対して第1軸に沿って下方に位置する下面とを有している。 The housing 11 has an upper surface and a lower surface located below the upper surface along the first axis.
発光素子2は、第1入力端子6と第2入力端子7に電気的に接続されている。 The light emitting element 2 is electrically connected to a first input terminal 6 and a second input terminal 7.
受光駆動素子5は、受光駆動素子5の上面(第1面)に形成された発光素子2の出力光を受光する部位である受光部と、受光部の近傍に設けられたソース電極5a(第1電極5a)と、を有している。また、受光駆動素子5は、ドレイン電極5bを有している。 The light-receiving driving element 5 includes a light-receiving part, which is a part that receives the output light of the light-emitting element 2, formed on the upper surface (first surface) of the light-receiving driving element 5, and a source electrode 5a (a second part) provided near the light-receiving part. 1 electrode 5a). Further, the light receiving drive element 5 has a drain electrode 5b.
第1MOSFET3は、受光駆動素子5のソース電極5aに電気的に接続される第1ソース電極3a(第1中間電極3a)と、第1出力端子8に電気的に接続される第1ドレイン電極(第1出力電極)と、第1ゲート電極3bと、を有している。 The first MOSFET 3 has a first source electrode 3a (first intermediate electrode 3a) electrically connected to the source electrode 5a of the light receiving drive element 5, and a first drain electrode (first intermediate electrode 3a) electrically connected to the first output terminal 8. (first output electrode) and a first gate electrode 3b.
第2MOSFET4は、受光駆動素子5のソース電極5aに電気的に接続される第2ソース電極4a(第2中間電極4a)と、第2出力端子9に電気的に接続される第2ドレイン電極(第2出力電極)と、第2ゲート電極4bと、を有している。 The second MOSFET 4 has a second source electrode 4a (second intermediate electrode 4a) electrically connected to the source electrode 5a of the light receiving drive element 5, and a second drain electrode (second intermediate electrode 4a) electrically connected to the second output terminal 9. a second output electrode) and a second gate electrode 4b.
また、半導体リレー1は、第1基体7dと接続導体14とを有している。第1基体7dは、発光素子2が配置される第1主面7d1を有している。また、第1基体7dは、第2入力端子7に接続されている。接続導体14は、第2基体10を含んでいる。第2基体10は、受光素子51が配置される第2主面10aを有しており、受光駆動素子5のソース電極5aと同電位になるように、ソース電極5aに電気的に接続されている。 Further, the semiconductor relay 1 includes a first base 7d and a connecting conductor 14. The first base 7d has a first main surface 7d1 on which the light emitting element 2 is arranged. Further, the first base 7d is connected to the second input terminal 7. The connecting conductor 14 includes the second base 10 . The second base 10 has a second main surface 10a on which the light receiving element 51 is arranged, and is electrically connected to the source electrode 5a so as to have the same potential as the source electrode 5a of the light receiving drive element 5. There is.
接続導体14の一部、つまり、第2基体10が、第1軸に沿って見て、第1MOSFET3と第2MOSFET4との間に配置されている。さらに言うと、第1軸に沿って見て、第2基体10が、第1MOSFET3の第1ソース電極3aと第2MOSFET4の第2ソース電極4aとの間に配置されている。別の見方をすれば、第1軸に沿って見て、第2基体10が、第1MOSFET3を載置する第4基体8aと第2MOSFET4を載置する第5基体9aとの間に配置されている。なお、受光駆動素子5のソース電極5aと第2基体10とを接続するワイヤ13が、第1軸に沿って見て、第4基体8aと第5基体9aとの間に配置されていてもよいことは言うまでもない。 A part of the connection conductor 14, ie, the second base body 10, is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis. More specifically, when viewed along the first axis, the second base 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4. From another perspective, when viewed along the first axis, the second base 10 is disposed between the fourth base 8a on which the first MOSFET 3 is placed and the fifth base 9a on which the second MOSFET 4 is placed. There is. Note that even if the wire 13 connecting the source electrode 5a of the light receiving drive element 5 and the second base 10 is disposed between the fourth base 8a and the fifth base 9a when viewed along the first axis, Needless to say, it's a good thing.
また、第1基体7dの第1主面7d1は、第1基体7dの上面にあたる。また、発光素子2と受光駆動素子5は、第1軸に沿って見て、互いに離れて配置されている。 Further, the first main surface 7d1 of the first base 7d corresponds to the upper surface of the first base 7d. Further, the light emitting element 2 and the light receiving driving element 5 are arranged apart from each other when viewed along the first axis.
半導体リレー1をこのように構成することで、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、出力側の高周波特性の劣化を抑制できる。これらについてさらに説明する。 By configuring the semiconductor relay 1 in this way, capacitive coupling and inductive coupling between input and output can be reduced, and the electrical length on the input side can be shortened. This makes it possible to suppress deterioration of high frequency characteristics on the output side. These will be further explained.
図8は、本実施形態に係る半導体リレーの斜視図を示し、図9は、比較例に係る半導体リレーの斜視図を示す。なお、図8及び図9には、発光素子2への導電経路及び寄生容量、寄生相互インダクタンスを図示している。図8及び図9に示す寄生容量C1、C2、寄生相互インダクタンスM1、M2は、便宜的に集中定数として示している。また、本実施形態に係る半導体リレーの等価回路図は、第1入力端子6と第1出力端子8間、第1入力端子6と第2基体10間等に存在する分布定数として図示することもできる。 FIG. 8 shows a perspective view of a semiconductor relay according to the present embodiment, and FIG. 9 shows a perspective view of a semiconductor relay according to a comparative example. Note that FIGS. 8 and 9 illustrate a conductive path to the light emitting element 2, parasitic capacitance, and parasitic mutual inductance. The parasitic capacitances C1 and C2 and the parasitic mutual inductances M1 and M2 shown in FIGS. 8 and 9 are shown as lumped constants for convenience. Further, the equivalent circuit diagram of the semiconductor relay according to the present embodiment may be illustrated as a distributed constant existing between the first input terminal 6 and the first output terminal 8, between the first input terminal 6 and the second base 10, etc. can.
図9に示す半導体リレー20は、特許文献1に開示されるものと同様の構成を示す比較例であり、以下の点で図1に示す本実施形態の半導体リレー1と異なる。 A semiconductor relay 20 shown in FIG. 9 is a comparative example showing a configuration similar to that disclosed in Patent Document 1, and differs from the semiconductor relay 1 of the present embodiment shown in FIG. 1 in the following points.
まず、入力側において、第1基体7dは、第1入力端子6の上端から第3軸に沿って延びるように形成されている。また、第3基体6dは、第2入力端子7の上端から第3軸に沿って延びるように形成されている。さらに、第1軸に沿って見て、第1基体7dと第3基体6dは、受光駆動素子5の上方まで延びて設けられている。また、第3基体6dの下面に発光素子2が接続固定されている。なお、発光素子2のアノード電極(図示せず)と第1基体7dとがワイヤ12により接続されている。 First, on the input side, the first base 7d is formed to extend from the upper end of the first input terminal 6 along the third axis. Further, the third base 6d is formed to extend from the upper end of the second input terminal 7 along the third axis. Furthermore, when viewed along the first axis, the first base body 7d and the third base body 6d are provided to extend above the light receiving drive element 5. Further, the light emitting element 2 is connected and fixed to the lower surface of the third base 6d. Note that the anode electrode (not shown) of the light emitting element 2 and the first base 7d are connected by a wire 12.
これらの構成を有することで、図9に示す半導体リレー20では、第1軸に沿って、発光素子2の直下に受光素子51が配置される。発光素子2からの出力光は下方に進行して、そのまま受光素子51に入射される。 With these configurations, in the semiconductor relay 20 shown in FIG. 9, the light receiving element 51 is arranged directly below the light emitting element 2 along the first axis. The output light from the light emitting element 2 travels downward and enters the light receiving element 51 as it is.
この構成によれば、前述したように、スタブの長さを短くでき、スタブの影響により使用可能な周波数帯域が狭くなるのを防止することができる。一方、第1基体7dや第3基体6dが受光駆動素子5の上方まで延びるように設けられるため、入力側の導電経路、つまり、第1入力端子6から発光素子2とワイヤ12とを介して第2入力端子7に至る入力信号の伝送経路が長くなってしまう。言い換えると、入力側の電気長が長くなってしまう。また、このことに応じて、第1入力端子6と第2基体10及び受光駆動素子5との間の誘導結合による寄生相互インダクタンスM1が大きくなってしまう。なお、図9には図示しないが、同様の理由から、第2入力端子7と第2基体10及び受光駆動素子5との間の誘導結合による寄生相互インダクタンスも大きくなってしまう。 According to this configuration, as described above, the length of the stub can be shortened, and it is possible to prevent the usable frequency band from becoming narrower due to the influence of the stub. On the other hand, since the first base body 7d and the third base body 6d are provided to extend above the light-receiving driving element 5, a conductive path on the input side, that is, from the first input terminal 6 to the light-emitting element 2 and the wire 12, is provided. The transmission path of the input signal to the second input terminal 7 becomes long. In other words, the electrical length on the input side becomes long. Moreover, in accordance with this, the parasitic mutual inductance M1 due to inductive coupling between the first input terminal 6, the second base 10, and the light receiving drive element 5 increases. Although not shown in FIG. 9, for the same reason, the parasitic mutual inductance due to inductive coupling between the second input terminal 7, the second base 10, and the light receiving drive element 5 also increases.
また、第1軸に沿って見て、発光素子2が載置された第1基体7dと受光駆動素子5が載置された第2基体10とが対向して重なる面積が大きくなってしまう。このことに応じて、第1基体7dと第2基体10及び受光駆動素子5との間の容量結合による寄生容量C1が大きくなってしまう。 Furthermore, when viewed along the first axis, the area where the first base body 7d on which the light emitting element 2 is placed and the second base body 10 on which the light receiving drive element 5 is placed face each other and overlap becomes large. Correspondingly, the parasitic capacitance C1 due to capacitive coupling between the first base body 7d, the second base body 10, and the light receiving drive element 5 increases.
このように入出力間で、寄生相互インダクタンスM1や寄生容量C1が大きくなると、第1出力端子8と第2出力端子9との間に高周波信号を伝送する場合、寄生相互インダクタンスM1や寄生容量C1を通じて出力側の高周波信号が入力側に漏洩してしまうおそれがある。 When the parasitic mutual inductance M1 and the parasitic capacitance C1 become large between input and output in this way, when transmitting a high frequency signal between the first output terminal 8 and the second output terminal 9, the parasitic mutual inductance M1 and the parasitic capacitance C1 increase. There is a risk that the high frequency signal on the output side may leak to the input side through.
また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。 Furthermore, on the input side, when the electrical length becomes long, the resonance frequency decreases and a resonance phenomenon may occur. In this case, the signal transmission characteristics on the output side, in other words, the high frequency characteristics on the output side may deteriorate.
一方、本実施形態によれば、図1~3及び図8に示すように、第2軸に沿って延びるように設けられた第2起立部位7bに連続して第1基体7dが設けられている。また、第1基体7dの第1主面7d1の法線は第1軸に沿っている。また、第2基体10の第2主面10aの法線も、第1軸に沿っている。さらに、第1軸に沿って見て、第1基体7dと第2基体10とは、最短距離L0をあけて互いに離れて配置されている。 On the other hand, according to the present embodiment, as shown in FIGS. 1 to 3 and 8, the first base body 7d is provided continuously to the second upright portion 7b provided to extend along the second axis. There is. Further, the normal to the first main surface 7d1 of the first base 7d is along the first axis. Further, the normal line to the second main surface 10a of the second base 10 is also along the first axis. Furthermore, when viewed along the first axis, the first base body 7d and the second base body 10 are arranged apart from each other with the shortest distance L0.
つまり、第1軸に沿って見たとき、第1基体7dと第2基体10とが重なり合う部分が無い。このことにより、第1基体7dと第2基体10及び受光駆動素子5との間の容量結合による寄生容量C2を前述の寄生容量C1よりも大幅に低下できる。 That is, when viewed along the first axis, there is no overlap between the first base body 7d and the second base body 10. As a result, the parasitic capacitance C2 due to capacitive coupling between the first base body 7d, the second base body 10, and the light-receiving drive element 5 can be significantly reduced compared to the above-mentioned parasitic capacitance C1.
また、第1基体7dや第3基体6dのサイズを小さくできるため、入力側の電気長を図9に示す半導体リレー20に比べて短くすることができる。このことにより、第1入力端子6と第2基体10及び受光駆動素子5との間の誘導結合による寄生相互インダクタンスM2を前述の寄生相互インダクタンスM1よりも低下できる。同様の理由から、第2入力端子7と第2基体10及び受光駆動素子5との間の誘導結合による寄生相互インダクタンスも図9に示す半導体リレー20に比べて低下できる。このことにより、出力側の高周波信号が入力側に漏洩するのを抑制し、出力側の高周波特性が劣化するのを抑制できる。 Furthermore, since the first base body 7d and the third base body 6d can be made smaller in size, the electrical length on the input side can be made shorter than that of the semiconductor relay 20 shown in FIG. As a result, the parasitic mutual inductance M2 due to inductive coupling between the first input terminal 6, the second substrate 10, and the light-receiving drive element 5 can be made lower than the above-mentioned parasitic mutual inductance M1. For the same reason, the parasitic mutual inductance due to inductive coupling between the second input terminal 7, the second base 10, and the light receiving drive element 5 can also be reduced compared to the semiconductor relay 20 shown in FIG. This can suppress leakage of high frequency signals on the output side to the input side and suppress deterioration of high frequency characteristics on the output side.
また、入力側において、電気長が長くなると、共振周波数が低下し、共振現象が発生することがある。この場合、出力側の信号伝送特性、言い換えると、出力側の高周波特性が劣化してしまうおそれがある。 Furthermore, on the input side, when the electrical length becomes long, the resonance frequency decreases and a resonance phenomenon may occur. In this case, the signal transmission characteristics on the output side, in other words, the high frequency characteristics on the output side may deteriorate.
一方、本実施形態によれば、入力側の電気長も図8に示す半導体リレー20に比べて低下できる。このことにより、入力側の共振周波数を高めることができる。 On the other hand, according to this embodiment, the electrical length on the input side can also be reduced compared to the semiconductor relay 20 shown in FIG. This makes it possible to increase the resonance frequency on the input side.
図10は、半導体リレーの出力側の伝送信号における挿入損失の周波数依存性の一例を示す。 FIG. 10 shows an example of frequency dependence of insertion loss in a transmission signal on the output side of a semiconductor relay.
図10に示すように、本実施形態の半導体リレー1を動作させた場合、図9に示す比較例の半導体リレー20に比べて、挿入損失が増加し始める周波数が高周波側にシフトしている。つまり、半導体リレー1の出力側における高周波特性の劣化が抑制されていることがわかる。 As shown in FIG. 10, when the semiconductor relay 1 of this embodiment is operated, the frequency at which the insertion loss starts to increase is shifted to the higher frequency side compared to the semiconductor relay 20 of the comparative example shown in FIG. In other words, it can be seen that deterioration of the high frequency characteristics on the output side of the semiconductor relay 1 is suppressed.
また、本実施形態によれば、接続導体14の少なくとも一部が、第1軸に沿って見て、第1MOSFET3と第2MOSFET4との間に配置されている。このようにすることで、第1出力端子8から第1MOSFET3と第2基体10と第2MOSFET4とを経由して第2出力端子9に至る経路中にスタブが形成されるのを抑制できる。このことにより、半導体リレー1で伝送される出力信号の周波数帯域が狭くなるのを防止することができる。 Furthermore, according to the present embodiment, at least a portion of the connection conductor 14 is arranged between the first MOSFET 3 and the second MOSFET 4 when viewed along the first axis. By doing so, it is possible to suppress the formation of stubs in the path from the first output terminal 8 to the second output terminal 9 via the first MOSFET 3, the second base 10, and the second MOSFET 4. This can prevent the frequency band of the output signal transmitted by the semiconductor relay 1 from becoming narrower.
発光素子2と受光素子51は、第1軸に沿って見て、互いに離れて配置されており、このようにすることで、透光部11bを通じて、発光素子2からの出力光を確実に受光素子51に入射させることができる。 The light emitting element 2 and the light receiving element 51 are arranged apart from each other when viewed along the first axis, and by doing so, the output light from the light emitting element 2 can be reliably received through the light transmitting part 11b. It can be made incident on the element 51.
なお、第1基体7dの第1主面7d1の法線が、第2基体10の第2主面10aの法線と平行であるのが好ましい。このようにすることで、第1基体7dと第2基体10及び受光駆動素子5との間の容量結合を比較例と比べて小さくできる。 Note that the normal to the first main surface 7d1 of the first base 7d is preferably parallel to the normal to the second main surface 10a of the second base 10. By doing so, the capacitive coupling between the first base body 7d, the second base body 10, and the light receiving drive element 5 can be made smaller compared to the comparative example.
また、発光素子2が載置される第1基体7dの第1主面7d1は、第1基体7dの上面にあたる。発光素子2で発生する光は、等方的に放射されるが、その多くは、アノード電極2aが部分的に形成された上面側から放射される。よって、第1基体7dの上面である第1主面7d1に発光素子2を載置することで、発光素子2で発生する光を受光素子51に効率良く入射させることができる。 Further, the first main surface 7d1 of the first base 7d on which the light emitting element 2 is placed corresponds to the upper surface of the first base 7d. The light generated by the light emitting element 2 is emitted isotropically, but most of the light is emitted from the upper surface side where the anode electrode 2a is partially formed. Therefore, by placing the light emitting element 2 on the first main surface 7d1, which is the upper surface of the first base 7d, the light generated by the light emitting element 2 can be made to efficiently enter the light receiving element 51.
また、第1基体7dの第1主面7d1は、第1軸と直交する軸(第2軸または第3軸)に沿って見て、第2基体10の第2主面10aよりも上方に配置されている。さらに言うと、発光素子2は、受光素子が形成された受光駆動素子5の受光面よりも上方に配置されている。 Further, the first main surface 7d1 of the first base 7d is located above the second main surface 10a of the second base 10 when viewed along an axis (second axis or third axis) perpendicular to the first axis. It is located. More specifically, the light emitting element 2 is arranged above the light receiving surface of the light receiving drive element 5 on which the light receiving element is formed.
このようにすることで、ハウジング11の下面を基準として、第1基体7dの第1主面7d1と、第2基体10の第2主面10aとが同じ高さに位置する場合に比べて、発光素子2で発生した光が、透光部11bを通って、受光駆動素子5の受光素子51に入射する際の光結合効率を高めることができる。 By doing so, compared to the case where the first main surface 7d1 of the first base 7d and the second main surface 10a of the second base 10 are located at the same height with respect to the lower surface of the housing 11, The optical coupling efficiency when the light generated by the light emitting element 2 passes through the light transmitting part 11b and enters the light receiving element 51 of the light receiving driving element 5 can be increased.
また、第1基体7dは、第2入力端子7の一端、具体的には、第2起立部位7bの一端に接続されている。さらに、第1基体7dと第2基体10間の最短距離L0は、第1入力端子6と第2基体10間の最短距離L1よりも小さい。また、最短距離L0は、第2入力端子7と第2基体10間の最短距離L2よりも小さい。 Further, the first base body 7d is connected to one end of the second input terminal 7, specifically, to one end of the second upright portion 7b. Furthermore, the shortest distance L0 between the first base 7d and the second base 10 is smaller than the shortest distance L1 between the first input terminal 6 and the second base 10. Further, the shortest distance L0 is smaller than the shortest distance L2 between the second input terminal 7 and the second base 10.
最短距離L0,L1,L2の関係をこのように規定することで、第1入力端子6と第2入力端子7における主な導電経路、つまり、第1外部接続部位6aと第1起立部位6b、さらに、第2外部接続部位7aと第2起立部位7bとを、出力側の導電経路である第2基体10から遠ざけることができる。このことにより、発光素子2と受光素子51との光結合効率を高めつつ、入力側での寄生容量成分及び寄生インダクタンス成分をそれぞれ小さくすることができ、高周波特性を向上させることができる。よって、発光素子2からの出力光に応じて、第1出力端子8と第2出力端子9との間で、高周波信号の通過及び遮断を確実に行うことができる。 By defining the relationship between the shortest distances L0, L1, and L2 in this way, the main conductive paths between the first input terminal 6 and the second input terminal 7, that is, the first external connection portion 6a and the first standing portion 6b, Furthermore, the second external connection portion 7a and the second upright portion 7b can be moved away from the second base body 10, which is the conductive path on the output side. This makes it possible to increase the optical coupling efficiency between the light-emitting element 2 and the light-receiving element 51, reduce the parasitic capacitance component and parasitic inductance component on the input side, and improve high-frequency characteristics. Therefore, depending on the output light from the light emitting element 2, high frequency signals can be reliably passed and blocked between the first output terminal 8 and the second output terminal 9.
接続導体14、具体的には、第2基体10は、ハウジング11の外部に露出する部位として第1外部露出部位10bを有するのが好ましい。また、第4基体8aは、ハウジング11の外部に露出する部位として第2外部露出部位8bを有し、第5基体9aは、ハウジング11の外部に露出する部位として第3外部露出部位9bを有するのが好ましい。 It is preferable that the connection conductor 14, specifically, the second base body 10, has a first externally exposed portion 10b as a portion exposed to the outside of the housing 11. Further, the fourth base 8a has a second externally exposed part 8b as a part exposed to the outside of the housing 11, and the fifth base 9a has a third externally exposed part 9b as a part exposed to the outside of the housing 11. is preferable.
通常、第1入力端子6、第3基体6d、第2入力端子7及び第1基体7dは、1枚の金属板材を加工して得られる。一方、複数の半導体リレー1を製造するにあたって、第1入力端子6や第2入力端子7を個片化した後に発光素子2を組み付けるのでは効率が悪い。 Usually, the first input terminal 6, the third base 6d, the second input terminal 7, and the first base 7d are obtained by processing a single metal plate. On the other hand, when manufacturing a plurality of semiconductor relays 1, it is inefficient to assemble the light emitting elements 2 after dividing the first input terminal 6 and the second input terminal 7 into pieces.
よって、まず、金属板材を加工して、第1入力端子6、第3基体6d、第2入力端子7及び第1基体7dの各部材を1組として、複数組が連結された入力端子原型を形成する。この状態で、それぞれの第1基体7dに発光素子2が接続固定され、さらに発光素子2のアノード電極2aと第3基体6dとがワイヤ12で接続される。また、発光素子2と受光駆動素子5との間に光透過性樹脂からなる透光部11bが形成される。 Therefore, first, a metal plate material is processed to create an input terminal prototype in which multiple sets are connected, with each member of the first input terminal 6, third base 6d, second input terminal 7, and first base 7d being connected as one set. Form. In this state, the light emitting elements 2 are connected and fixed to each of the first bases 7d, and further, the anode electrodes 2a of the light emitting elements 2 and the third base 6d are connected with the wires 12. Further, a light transmitting portion 11b made of a light transmitting resin is formed between the light emitting element 2 and the light receiving drive element 5.
また、同様の工程が出力側でも行われる。つまり、金属板材を加工して、第1出力端子8、第2基体10及び第2入力端子7の各部材を1組として、複数組が連結された出力端子原型を形成する。この状態で、第2基体10、第4基体8a及び第5基体9aに、それぞれ、受光駆動素子5、第1MOSFET3、第2MOSFET4が接続固定される。さらに、各部がワイヤ12,13で接続される。 A similar process is also performed on the output side. That is, a metal plate material is processed to form an output terminal prototype in which a plurality of sets are connected, each of which includes the first output terminal 8, the second base 10, and the second input terminal 7 as one set. In this state, the light receiving driving element 5, the first MOSFET 3, and the second MOSFET 4 are connected and fixed to the second base 10, the fourth base 8a, and the fifth base 9a, respectively. Furthermore, each part is connected with wires 12 and 13.
これらが形成された後、入力端子原型と出力端子原型とが位置合わせされて配置され、さらに樹脂注入により各素子が封止され、ハウジング11が形成される。ハウジング11の形成後に、金属フレームとの連結部分が切断され、複数の半導体リレー1がそれぞれ個片化される。 After these are formed, the input terminal model and the output terminal model are aligned and arranged, and each element is further sealed by resin injection to form the housing 11. After forming the housing 11, the connection portion with the metal frame is cut, and the plurality of semiconductor relays 1 are each separated into individual pieces.
第1外部露出部位10bや第2外部露出部位8bや第3外部露出部位9bは、第2基体10や第1出力端子8や第2出力端子9と金属フレームとの連結部分にあたる。第1外部露出部位10bや第2外部露出部位8bや第3外部露出部位9bが残るように、第2基体10や第1出力端子8や第2出力端子9が形成されることで、半導体リレー1の組み立てを簡便に行える。また、簡便に大量の半導体リレー1を製造することができる。 The first externally exposed portion 10b, the second externally exposed portion 8b, and the third externally exposed portion 9b correspond to connecting portions between the second base 10, the first output terminal 8, and the second output terminal 9 and the metal frame. By forming the second base 10, the first output terminal 8, and the second output terminal 9 so that the first externally exposed portion 10b, the second externally exposed portion 8b, and the third externally exposed portion 9b remain, the semiconductor relay 1 can be easily assembled. Moreover, a large amount of semiconductor relays 1 can be easily manufactured.
同様の理由から、第1入力端子6及び第2入力端子7にも、ハウジング11の外部に露出する部位を有しているのが好ましい。具体的には、第1外部接続部位6aは、第4外部露出部位6cを有しており、第2外部接続部位7aは、第5外部露出部位7cを有しているのが好ましい。 For the same reason, it is preferable that the first input terminal 6 and the second input terminal 7 also have a portion exposed to the outside of the housing 11. Specifically, it is preferable that the first external connection part 6a has a fourth externally exposed part 6c, and the second external connection part 7a has a fifth externally exposed part 7c.
接続導体14は、受光素子51が載置される第2基体10を含み、第2基体10が、第1MOSFET3が載置される第4基体8aと第2MOSFET4が載置される第5基体9aとの間に配置されるのが好ましい。また、第2基体10が、第1MOSFET3の第1ソース電極3aと第2MOSFET4の第2ソース電極4aとの間に配置されるのがさらに好ましい。 The connection conductor 14 includes a second base 10 on which a light receiving element 51 is placed, and the second base 10 includes a fourth base 8a on which the first MOSFET 3 is placed and a fifth base 9a on which the second MOSFET 4 is placed. Preferably, it is placed between. Moreover, it is more preferable that the second base body 10 is arranged between the first source electrode 3a of the first MOSFET 3 and the second source electrode 4a of the second MOSFET 4.
このようにすることで、第1出力端子8から第1MOSFET3と第2基体10と第2MOSFET4とを経由して第2出力端子9に至る経路を第2軸に沿って直線状に設けることができ、スタブが形成されるのを確実に抑制できる。このことにより、半導体リレー1で伝送される出力信号の周波数帯域が狭くなるのを確実に防止することができる。 By doing so, a path from the first output terminal 8 to the second output terminal 9 via the first MOSFET 3, the second base 10, and the second MOSFET 4 can be provided in a straight line along the second axis. , the formation of stubs can be reliably suppressed. This can reliably prevent the frequency band of the output signal transmitted by the semiconductor relay 1 from becoming narrower.
また、第1入力端子6と第2入力端子7が、第2軸(X方向)に沿って並んで配置されている。第1入力端子6は、第1軸に沿って見て、ハウジング11の内部において第2軸に沿って延びる第1起立部位6bを有している。第1軸に沿って見て、第1起立部位6bには、第2基体10に対向する部位に切り欠き6eが設けられている。 Further, the first input terminal 6 and the second input terminal 7 are arranged side by side along the second axis (X direction). The first input terminal 6 has a first upright portion 6b that extends along the second axis inside the housing 11 when viewed along the first axis. When viewed along the first axis, the first upright portion 6b is provided with a cutout 6e at a portion facing the second base body 10.
前述したように、第1入力端子6と第2入力端子7の原型は同じ金属フレームに連結されている。また、1枚の金属板を打ち抜き加工等して、当該原型が連結された金属フレームが形成される。この状態で、第1入力端子6と第2入力端子7の原型は平板状であり、起立部位が曲げ加工される前よりも、第1入力端子6と第2入力端子7との間隔は狭くなっている。よって、第1入力端子6と第2入力端子7を形成する工程で、両者が接触してしまうおそれがある。これを回避するのに、第1入力端子6と第2入力端子7の形成工程が複雑になるおそれがあった。 As mentioned above, the prototypes of the first input terminal 6 and the second input terminal 7 are connected to the same metal frame. Further, a metal frame to which the prototypes are connected is formed by punching a single metal plate. In this state, the original shapes of the first input terminal 6 and the second input terminal 7 are flat, and the distance between the first input terminal 6 and the second input terminal 7 is narrower than before the upright portion is bent. It has become. Therefore, in the process of forming the first input terminal 6 and the second input terminal 7, there is a possibility that the two may come into contact with each other. In order to avoid this, the process of forming the first input terminal 6 and the second input terminal 7 may become complicated.
そこで、本実施形態に示すように、第1起立部位6bに切り欠き6eを設けることで、第1入力端子6と第2入力端子7の形成工程で、両者が接触してしまうのを防止でき、当該形成工程を簡素化できる。 Therefore, as shown in this embodiment, by providing the notch 6e in the first upright portion 6b, it is possible to prevent the first input terminal 6 and the second input terminal 7 from coming into contact with each other in the process of forming them. , the formation process can be simplified.
また、第1起立部位6bに切り欠き6eを設けることで、第1入力端子6の第3軸に沿った幅を部分的に狭くできる。このことにより、寄生相互インダクタンスM2や寄生容量C2を低減できる。 Further, by providing the notch 6e in the first upright portion 6b, the width of the first input terminal 6 along the third axis can be partially narrowed. This allows the parasitic mutual inductance M2 and parasitic capacitance C2 to be reduced.
第1入力端子6及び第2入力端子7のそれぞれにおいて、起立部位は、ハウジング11の内部で、第2軸に沿って延びるように設けられている。また、起立部位は、外部接続部位に接続される一端から、第3基体6dまたは第1基体7dに接続される他端までの途中で、第1軸に沿って屈曲し、上方に延びるように設けられている。 In each of the first input terminal 6 and the second input terminal 7, an upright portion is provided inside the housing 11 so as to extend along the second axis. Further, the upright portion is bent along the first axis halfway from one end connected to the external connection portion to the other end connected to the third base 6d or the first base 7d, and extends upward. It is provided.
第1入力端子6と発光素子2は、ワイヤ12を介して接続され、図6に示すように、第2入力端子7の上端、つまり、第1基体7dの第1主面7d1は、第1入力端子6の上端、つまり、第3基体6dの上面よりも上方に配置されている。 The first input terminal 6 and the light emitting element 2 are connected via a wire 12, and as shown in FIG. It is arranged above the upper end of the input terminal 6, that is, the upper surface of the third base 6d.
第1入力端子6及び第2入力端子7のそれぞれにおいて、起立部位を前述のように設けることで、第1入力端子6において、第2軸に沿った長さ、つまり、物理的な導電経路を短くすることができる。また、第1入力端子6と第2入力端子7との第2軸に沿った間隔を狭くでき、発光素子2に接続されたワイヤ12の長さを短くできる。つまり、入力側の電気長を短くできる。また、発光素子2に接続されたワイヤ12の長さを短くできるため、当該ワイヤ12と出力側の導体、例えば、第2基体10との寄生相互インダクタンスや寄生容量を低減できる。 By providing the standing portions as described above in each of the first input terminal 6 and the second input terminal 7, the length along the second axis, that is, the physical conductive path, can be increased in the first input terminal 6. Can be shortened. Further, the distance between the first input terminal 6 and the second input terminal 7 along the second axis can be narrowed, and the length of the wire 12 connected to the light emitting element 2 can be shortened. In other words, the electrical length on the input side can be shortened. Furthermore, since the length of the wire 12 connected to the light emitting element 2 can be shortened, the parasitic mutual inductance and parasitic capacitance between the wire 12 and the conductor on the output side, such as the second base 10, can be reduced.
また、第2入力端子7の上端が、第1入力端子6の上端よりも上方に配置されるように、第1入力端子6と第2入力端子7とを形成することで、第1入力端子6と第2入力端子7の形成工程で、両者が接触してしまうのを防止でき、当該形成工程を簡素化できる。 Further, by forming the first input terminal 6 and the second input terminal 7 such that the upper end of the second input terminal 7 is arranged above the upper end of the first input terminal 6, the first input terminal In the process of forming the input terminal 6 and the second input terminal 7, it is possible to prevent them from coming into contact with each other, and the formation process can be simplified.
また、外部接続部位に連続して、ハウジング11の下面から上方に向かう起立部位を設けることで、発光素子2をハウジング11の上面に近い側に配置することができる。このことにより、ハウジング11の下面に近い側に位置する受光素子51と発光素子2との距離を確保することができる。また、透光部11bを通じて、発光素子2からの出力光を受光素子51に導光することができる。 In addition, by providing an upright portion extending upward from the lower surface of the housing 11 so as to be continuous with the external connection portion, the light emitting element 2 can be placed closer to the upper surface of the housing 11. This makes it possible to ensure a distance between the light receiving element 51 and the light emitting element 2, which are located closer to the lower surface of the housing 11. Further, the output light from the light emitting element 2 can be guided to the light receiving element 51 through the light transmitting part 11b.
また、第1入力端子6と第2入力端子7のそれぞれにおいて、外部接続部位は、ハウジング11の下面に沿って延びるように設けられている。 Further, in each of the first input terminal 6 and the second input terminal 7, an external connection portion is provided so as to extend along the lower surface of the housing 11.
外部と電気的に接続する外部接続部位をハウジング11の下面に沿って延びるように設けることで、半導体リレー1を、例えば、回路基板40(図14~16参照)の上面に設けられた配線に対して面実装することができる。 By providing an external connection part that electrically connects to the outside so as to extend along the bottom surface of the housing 11, the semiconductor relay 1 can be connected to, for example, wiring provided on the top surface of the circuit board 40 (see FIGS. 14 to 16). It can be surface mounted.
<変形例>
図11は、変形例に係る半導体リレーの斜視図を示す。なお、説明の便宜上、図10及び以降に示す各図面において、実施形態1と同様の箇所については同一の符号を付して詳細な説明を省略する。
<Modified example>
FIG. 11 shows a perspective view of a semiconductor relay according to a modification. For convenience of explanation, in FIG. 10 and the subsequent drawings, the same parts as in Embodiment 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
図11に示す第2基体10は、第3軸に沿った幅W2が、第1出力端子8や第2出力端子9の第3軸に沿った幅W1よりも広くなっている点で、図1~5に示す実施形態1の第2基体10と異なる。 The second base body 10 shown in FIG. This is different from the second base body 10 of Embodiment 1 shown in 1 to 5.
第2基体10の幅W2をこのように規定することで、ハウジング11の底面より高い位置にある第2基体10の部位に起因する伝送線路の特性インピーダンスの増加を抑制することができ、インサーションロスを低減することができる。 By defining the width W2 of the second base body 10 in this way, it is possible to suppress an increase in the characteristic impedance of the transmission line due to the portion of the second base body 10 located at a higher position than the bottom surface of the housing 11. Loss can be reduced.
(実施形態2)
図12は、実施形態2に係る半導体リレーの斜視図を示す。
(Embodiment 2)
FIG. 12 shows a perspective view of a semiconductor relay according to the second embodiment.
図12に示す本実施形態の半導体リレー30は、発光素子2のアノード電極2aが、ワイヤ12と抵抗素子として電子部品であるチップ抵抗器15とを介して第3基体6dに接続されている点で、図1に示す実施形態1の半導体リレー1と異なる。 The semiconductor relay 30 of this embodiment shown in FIG. 12 has the point that the anode electrode 2a of the light emitting element 2 is connected to the third base 6d via the wire 12 and the chip resistor 15 which is an electronic component as a resistance element. This is different from the semiconductor relay 1 of the first embodiment shown in FIG.
具体的には、第3基体6dの上面にチップ抵抗器15の下面が接続固定され、チップ抵抗器15の上面と発光素子2のアノード電極2aとがワイヤにより接続されている。 Specifically, the lower surface of the chip resistor 15 is connected and fixed to the upper surface of the third base 6d, and the upper surface of the chip resistor 15 and the anode electrode 2a of the light emitting element 2 are connected by a wire.
本実施形態によれば、実施形態1に示す構成に比べて、入力側の電気長を確実に短くすることができる。このことにより、入力側の共振周波数を高められ、共振現象の発生を抑制できる。ひいては、出力側の高周波特性の劣化を抑制できる。図13を用いてさらに説明する。 According to this embodiment, the electrical length on the input side can be reliably shortened compared to the configuration shown in Embodiment 1. This increases the resonance frequency on the input side and suppresses the occurrence of resonance phenomena. In turn, deterioration of high frequency characteristics on the output side can be suppressed. This will be further explained using FIG. 13.
図13は、入力側への抵抗挿入前後の共振現象の違いを説明する模式図を示す。 FIG. 13 shows a schematic diagram illustrating the difference in resonance phenomenon before and after inserting a resistor on the input side.
第1入力端子6と第2入力端子7との間に高周波信号が入力された場合、図13の左側に示すように、入力側の電気長が所定の値になると定在波が発生して、共振現象が起こることがある。よって、入力側の共振周波数を高めるためには、定在波の波長を短くする必要がある。 When a high frequency signal is input between the first input terminal 6 and the second input terminal 7, a standing wave is generated when the electrical length on the input side reaches a predetermined value, as shown on the left side of FIG. , resonance phenomena may occur. Therefore, in order to increase the resonance frequency on the input side, it is necessary to shorten the wavelength of the standing wave.
そこで、本実施形態に示すように、入力側の導電経路の途中に、当該導電経路の抵抗値よりも高い抵抗値の抵抗素子を電気的に直列に接続するように挿入する。このようにすることで、定在波の振動が、抵抗素子が挿入された位置で大幅に減衰する。つまり、抵抗素子の挿入位置が定在波の節となる。その結果、図13の右側に示すように、定在波の波長を短くすることができ、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。 Therefore, as shown in this embodiment, a resistance element having a resistance value higher than the resistance value of the conductive path is inserted in the middle of the conductive path on the input side so as to be electrically connected in series. By doing so, the vibration of the standing wave is significantly attenuated at the position where the resistance element is inserted. In other words, the insertion position of the resistance element becomes a node of the standing wave. As a result, as shown on the right side of FIG. 13, the wavelength of the standing wave can be shortened, and the resonance frequency on the input side can be increased. As a result, occurrence of resonance phenomena and deterioration of high frequency characteristics on the output side can be suppressed.
なお、図13の右側に示すように、定在波の波長を短くするためには、定在波のもとの節と節との間の中間点に抵抗素子を挿入することが有効である。つまり、抵抗素子を挿入する前の半導体リレー1で共振現象が起こっているのであれば、第1入力端子6や第2入力端子7のそれぞれ端部近傍ではなく、それぞれの物理的な中間部分に抵抗素子を直列に挿入するのが好ましい。 As shown on the right side of Figure 13, in order to shorten the wavelength of the standing wave, it is effective to insert a resistance element at the midpoint between the nodes of the standing wave. . In other words, if the resonance phenomenon is occurring in the semiconductor relay 1 before the resistance element is inserted, it will occur not near the ends of the first input terminal 6 or the second input terminal 7, but at the physical intermediate part of each. Preferably, the resistive elements are inserted in series.
また、図12に示すように、第1入力端子6と発光素子2とを接続する導電経路に抵抗素子としてチップ抵抗器15を挿入する必要は無い。第1入力端子6と発光素子2とを接続する導電経路及び第2入力端子7と発光素子2とを接続する導電経路の少なくとも一方に、チップ抵抗器15が直列に接続されていればよい。 Further, as shown in FIG. 12, there is no need to insert the chip resistor 15 as a resistance element in the conductive path connecting the first input terminal 6 and the light emitting element 2. The chip resistor 15 may be connected in series to at least one of the conductive path connecting the first input terminal 6 and the light emitting element 2 and the conductive path connecting the second input terminal 7 and the light emitting element 2.
なお、チップ抵抗器15の抵抗値は、前述した導電経路の抵抗値よりも高いことが好ましいが、具体的な値は、入力信号の周波数や導電経路の抵抗値等に応じて適宜変更されうる。 The resistance value of the chip resistor 15 is preferably higher than the resistance value of the conductive path described above, but the specific value may be changed as appropriate depending on the frequency of the input signal, the resistance value of the conductive path, etc. .
また、入力側の電気長を短くするには、抵抗素子の挿入以外の手法も取りうる。例えば、チップ抵抗器15の代わりに、高周波領域において前述した導電経路のインピーダンスよりも高インピーダンスが得られるインダクタ素子としてチップインダクタに変更することによっても、入力側の電気長を短くできる。この場合も、共振現象の発生を抑制し、出力側の高周波特性の劣化を抑制することができる。 Furthermore, methods other than inserting a resistive element can be used to shorten the electrical length on the input side. For example, the electrical length on the input side can also be shortened by replacing the chip resistor 15 with a chip inductor as an inductor element that provides a higher impedance than the impedance of the conductive path described above in the high frequency region. In this case as well, it is possible to suppress the occurrence of a resonance phenomenon and to suppress deterioration of the high frequency characteristics on the output side.
(実施形態3)
図14は、実施形態3に係る半導体リレーモジュールの斜視図を示し、図15は、半導体リレーモジュールを第2軸に沿って見た図を示し、図16は、半導体リレーモジュールを第3軸に沿って見た図を示す。
(Embodiment 3)
14 shows a perspective view of the semiconductor relay module according to Embodiment 3, FIG. 15 shows a view of the semiconductor relay module viewed along the second axis, and FIG. 16 shows the semiconductor relay module viewed along the third axis. A view along the line is shown.
図14~16に示すように、半導体リレーモジュール100は、半導体リレー1と回路基板40とを少なくとも備えている。半導体リレー1については、実施形態1に示すと同様の構成であるので、詳細な説明を省略する。 As shown in FIGS. 14 to 16, the semiconductor relay module 100 includes at least a semiconductor relay 1 and a circuit board 40. Since the semiconductor relay 1 has the same configuration as shown in Embodiment 1, detailed explanation will be omitted.
回路基板40は、所定の比誘電率を有する誘電体材料からなる誘電体基板40aに第1~第4配線41~44がそれぞれ形成されてなる、いわゆるプリント配線板(Printed Wiring Board)である。 The circuit board 40 is a so-called printed wiring board in which first to fourth wirings 41 to 44 are formed on a dielectric substrate 40a made of a dielectric material having a predetermined dielectric constant.
第1~第4配線41~44は、誘電体基板40aの上面に銅めっき等を施して形成される。また、第1~第4配線41~44のそれぞれの一端には、導電ビア45が接続されている。導電ビア45は、誘電体基板40aを厚さ方向に貫通するビアホールの内面に銅めっき等で導体が埋め込まれたものである。なお、半導体リレーモジュール100の製造工程を簡素化する上で、この導体は、第1~第4配線41~44の形成時に同時に形成されるのが好ましい。 The first to fourth wirings 41 to 44 are formed by applying copper plating or the like to the upper surface of the dielectric substrate 40a. Further, a conductive via 45 is connected to one end of each of the first to fourth wirings 41 to 44. The conductive via 45 is a via hole that penetrates the dielectric substrate 40a in the thickness direction, and a conductor is embedded in the inner surface of the via hole using copper plating or the like. Note that in order to simplify the manufacturing process of the semiconductor relay module 100, this conductor is preferably formed at the same time as the first to fourth wirings 41 to 44 are formed.
第3配線43と第4配線44のそれぞれにおいて、導電ビア45が接続された一端とは反対側の端部(以下、他端という)には、半導体リレー1の第1出力端子8と第2出力端子9がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。 In each of the third wiring 43 and the fourth wiring 44, the first output terminal 8 of the semiconductor relay 1 and the second Output terminals 9 are connected respectively. For connection, a conductive adhesive such as silver paste or cream solder is used.
また、第1配線41と第2配線42のそれぞれの他端において、半導体リレー1の第1入力端子6と第2入力端子7がそれぞれ接続される。接続にあたっては、銀ペーストやクリームはんだ等の導電性接着材が用いられる。 Further, the first input terminal 6 and the second input terminal 7 of the semiconductor relay 1 are connected to the other ends of the first wiring 41 and the second wiring 42, respectively. For connection, a conductive adhesive such as silver paste or cream solder is used.
一方、第1配線41と第2配線42のそれぞれは、他端の近傍で分割されている。第1配線41と第2配線42のそれぞれにおいて、分割された部分同士をつなぐように抵抗素子としてチップ抵抗器16が直列に接続されている。 On the other hand, each of the first wiring 41 and the second wiring 42 is divided near the other end. In each of the first wiring 41 and the second wiring 42, chip resistors 16 are connected in series as resistance elements so as to connect the divided portions.
第1配線41に接続された導電ビア45及び第2配線42に接続された導電ビア45から第1配線41及び第2配線42に入力信号が伝送される。さらに、半導体リレー1の第1入力端子6及び第2入力端子7に入力信号が伝送される。また、所定以上の振幅の入力信号が入力されている期間は、第1出力端子8が接続された第3配線43と第2出力端子9が接続された第4配線44との間に半導体リレー1を介して高周波信号が伝送される。さらに、第3配線43に接続された導電ビア45と第4配線44に接続された導電ビア45との間に高周波信号が伝送される。入力信号の振幅が所定以下になると、第3配線43と第4配線44との間で、さらに、第3配線43に接続された導電ビア45と第4配線44に接続された導電ビア45との間で高周波信号の伝送が遮断される。 Input signals are transmitted to the first wiring 41 and the second wiring 42 from the conductive via 45 connected to the first wiring 41 and the conductive via 45 connected to the second wiring 42 . Furthermore, input signals are transmitted to the first input terminal 6 and the second input terminal 7 of the semiconductor relay 1 . Also, during a period when an input signal with an amplitude greater than a predetermined value is being input, a semiconductor relay is connected between the third wiring 43 to which the first output terminal 8 is connected and the fourth wiring 44 to which the second output terminal 9 is connected. 1 through which a high frequency signal is transmitted. Further, a high frequency signal is transmitted between the conductive via 45 connected to the third wiring 43 and the conductive via 45 connected to the fourth wiring 44. When the amplitude of the input signal becomes less than a predetermined value, a conductive via 45 connected to the third wiring 43 and a conductive via 45 connected to the fourth wiring 44 is connected between the third wiring 43 and the fourth wiring 44. Transmission of high frequency signals is blocked between the two.
本実施形態によれば、半導体リレー1において、入出力間の容量結合や誘導結合を低減でき、また、入力側の電気長を短くできる。このことにより、第3配線43と第4配線44との間に伝送される出力信号の高周波特性の劣化を抑制できる。 According to this embodiment, in the semiconductor relay 1, capacitive coupling and inductive coupling between input and output can be reduced, and the electrical length on the input side can be shortened. Thereby, deterioration of the high frequency characteristics of the output signal transmitted between the third wiring 43 and the fourth wiring 44 can be suppressed.
また、本実施形態の半導体リレーモジュール100では、第1配線41と第2入力端子7に接続された第2配線42のそれぞれにおいて、第1入力端子6と第2入力端子7の近傍に、それぞれチップ抵抗器16を直列に接続している。さらに言うと、第1配線41における第1入力端子6との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器16が電気的に直列に接続するように挿入されている。また、第2配線42における第2入力端子7との接続箇所の近傍に、所定の抵抗値を有する抵抗素子として、チップ抵抗器16が電気的に直列に接続するように挿入されている。 In addition, in the semiconductor relay module 100 of the present embodiment, in each of the first wiring 41 and the second wiring 42 connected to the second input terminal 7, a Chip resistors 16 are connected in series. More specifically, a chip resistor 16 is inserted as a resistance element having a predetermined resistance value in the vicinity of the connection point with the first input terminal 6 in the first wiring 41 so as to be electrically connected in series. . Further, a chip resistor 16 is inserted as a resistive element having a predetermined resistance value in the vicinity of the connection point with the second input terminal 7 in the second wiring 42 so as to be electrically connected in series.
このようにすることで、実施形態2において、図13を用いて説明したように、定在波の波長を短くでき、入力側の共振周波数を高められる。その結果、共振現象の発生及び出力側の高周波特性の劣化を抑制できる。 By doing so, in the second embodiment, as explained using FIG. 13, the wavelength of the standing wave can be shortened and the resonance frequency on the input side can be increased. As a result, occurrence of resonance phenomena and deterioration of high frequency characteristics on the output side can be suppressed.
なお、第1配線41に接続する抵抗素子と第2配線42に接続する抵抗素子のうちいずれか一方の抵抗素子を接続しなくてもよい。また、入力側の共振周波数が所定以上に高くなるように半導体リレー1及び半導体リレーモジュール100が設計されている場合、抵抗素子としてチップ抵抗器16を接続することは必須ではなく、接続しなくともよい。その場合、第1配線41や第2配線42が分割されずに、導電ビア45から第1入力端子6や第2入力端子7まで連続して設けられている。また、チップ抵抗器15の代わりにチップインダクタを用いることができる。 Note that either one of the resistance elements connected to the first wiring 41 and the resistance element connected to the second wiring 42 may not be connected. Furthermore, if the semiconductor relay 1 and the semiconductor relay module 100 are designed so that the resonance frequency on the input side is higher than a predetermined value, it is not essential to connect the chip resistor 16 as a resistance element, and it is not necessary to connect the chip resistor 16 as a resistance element. good. In that case, the first wiring 41 and the second wiring 42 are not divided and are provided continuously from the conductive via 45 to the first input terminal 6 and the second input terminal 7. Furthermore, a chip inductor can be used instead of the chip resistor 15.
なお、図14~16には、回路基板40に半導体リレー1のみが実装された半導体リレーモジュール100を示したが、他の素子が回路基板40に実装されていてもよい。また、回路基板40を貫通する導電ビア45は、必ずしも設けられていなくてもよい。回路基板40の上面に外部との接続用パッド電極(図示せず)が複数設けられ、それぞれが第1~第4配線41~44に接続される構造としてもよい。 Note that although FIGS. 14 to 16 show the semiconductor relay module 100 in which only the semiconductor relay 1 is mounted on the circuit board 40, other elements may be mounted on the circuit board 40. Moreover, the conductive via 45 penetrating the circuit board 40 does not necessarily have to be provided. A plurality of pad electrodes (not shown) for external connection may be provided on the upper surface of the circuit board 40, and each pad electrode may be connected to the first to fourth wirings 41 to 44.
(その他の実施形態)
実施形態1~3及び変形例に示す各構成要素を適宜組み合わせて、新たな実施形態とすることもできる。例えば、実施形態3に示す半導体リレーモジュール100において、半導体リレー1の構成を、実施形態2や変形例に示す構成としてもよい。
(Other embodiments)
It is also possible to create a new embodiment by appropriately combining each component shown in Embodiments 1 to 3 and the modified examples. For example, in the semiconductor relay module 100 shown in the third embodiment, the structure of the semiconductor relay 1 may be the structure shown in the second embodiment or the modified example.
また、本願明細書において、前述した最短距離L0、最短距離L1及び最短距離L2の関係を、図3に示すように規定したが、特にこれに限定されない。最短距離L0が最短距離L1と同じであってもよく、また、最短距離L0が最短距離L2であってもよい。なお、図3に示すように、最短距離L0、最短距離L1及び最短距離L2の関係を規定することで、入力側での寄生容量成分を低減できることは、前述した通りである。 Further, in this specification, the relationships among the shortest distance L0, the shortest distance L1, and the shortest distance L2 described above are defined as shown in FIG. 3, but the relationship is not particularly limited thereto. The shortest distance L0 may be the same as the shortest distance L1, or the shortest distance L0 may be the shortest distance L2. As described above, by defining the relationship between the shortest distance L0, the shortest distance L1, and the shortest distance L2 as shown in FIG. 3, the parasitic capacitance component on the input side can be reduced.
また、本願明細書において、第1出力端子8及び第2出力端子9は、第4基体8a及び第5基体9aのそれぞれのハウジング11から露出した裏面を外部、例えば、図14~16に示す第3配線43や第4配線44との接続部位としているが、特にこれに限定されない。半導体リレー1が面実装型リレーであればよく、例えば、第1入力端子6や第2入力端子7のようにハウジング11の下面に沿って、かつハウジング11の側面から外部に露出して突出する外部接続部位を第1出力端子8及び第2出力端子9にそれぞれ設けてもよい。 In addition, in the present specification, the first output terminal 8 and the second output terminal 9 are connected to the rear surfaces of the fourth base body 8a and the fifth base body 9a exposed from the respective housings 11 to the outside, for example, as shown in FIGS. 14 to 16. Although the third wiring 43 and the fourth wiring 44 are connected to each other, the present invention is not particularly limited thereto. The semiconductor relay 1 may be a surface-mounted relay, and for example, the semiconductor relay 1 may be a surface-mounted relay that protrudes along the lower surface of the housing 11 and is exposed to the outside from the side surface of the housing 11, like the first input terminal 6 and the second input terminal 7. External connection parts may be provided at the first output terminal 8 and the second output terminal 9, respectively.
また、第1入力端子6の第1外部接続部位6aや第2入力端子7の第2外部接続部位7aは、ハウジング11の側面から外部に突出していなくてもよい。つまり、外部接続部位は、少なくともハウジング11の下面から露出していればよい。このようにすることで、面実装型の半導体リレー1を実現できる。 Further, the first external connection portion 6a of the first input terminal 6 and the second external connection portion 7a of the second input terminal 7 do not need to protrude to the outside from the side surface of the housing 11. That is, the external connection portion only needs to be exposed from at least the bottom surface of the housing 11. By doing so, a surface-mounted semiconductor relay 1 can be realized.
また、制御回路52を受光素子51と別の半導体チップに形成してもよい。その場合は、制御回路52は、ハウジング11の遮光部11aで封止されるのが好ましい。 Further, the control circuit 52 may be formed on a separate semiconductor chip from the light receiving element 51. In that case, the control circuit 52 is preferably sealed with the light shielding part 11a of the housing 11.
本開示の半導体リレーは、出力側の高周波特性の劣化を抑制でき、高周波信号の伝送用リレーとして有用である。 The semiconductor relay of the present disclosure can suppress deterioration of high frequency characteristics on the output side and is useful as a relay for transmitting high frequency signals.
1 半導体リレー
2 発光素子
2a アノード電極
3 第1MOSFET
3a 第1ソース電極(第1中間電極)
3b 第1ゲート電極
4 第2MOSFET
4a 第2ソース電極(第2中間電極)
4b 第2ゲート電極
5 受光駆動素子
5a ソース電極(第1電極)
5b ドレイン電極
6 第1入力端子
6a 第1外部接続部位
6b 第1起立部位
6c 第4外部露出部位
6d 第3基体
6e 切り欠き
7 第2入力端子
7a 第2外部接続部位
7b 第2起立部位
7c 第5外部露出部位
7d 第1基体
7d1 第1主面
7e 第7外部露出部位
8 第1出力端子
8a 第4基体
8b 第2外部露出部位
9 第2出力端子
9a 第5基体
9b 第3外部露出部位
10 第2基体
10a 第2主面
10b 第1外部露出部位
11 ハウジング
11a 遮光部
11b 透光部
12 ワイヤ
13 ワイヤ
14 接続導体
15 チップ抵抗器(抵抗素子)
16 チップ抵抗器(抵抗素子)
20 半導体リレー
30 半導体リレー
40 回路基板
40a 誘電体基板
41~44 第1~第4配線
45 導電ビア
51 受光素子
51a カソード電極(第1電極)
51b アノード電極
52 制御回路
100 半導体リレーモジュール
1 Semiconductor relay 2 Light emitting element 2a Anode electrode 3 First MOSFET
3a First source electrode (first intermediate electrode)
3b First gate electrode 4 Second MOSFET
4a Second source electrode (second intermediate electrode)
4b Second gate electrode 5 Light receiving drive element 5a Source electrode (first electrode)
5b Drain electrode 6 First input terminal 6a First external connection part 6b First upright part 6c Fourth external exposed part 6d Third base 6e Notch 7 Second input terminal 7a Second external connection part 7b Second upright part 7c 5 Externally exposed portion 7d First base 7d1 First main surface 7e Seventh externally exposed portion 8 First output terminal 8a Fourth base 8b Second externally exposed portion 9 Second output terminal 9a Fifth base 9b Third externally exposed portion 10 Second base body 10a Second main surface 10b First externally exposed part 11 Housing 11a Light shielding part 11b Transparent part 12 Wire 13 Wire 14 Connection conductor 15 Chip resistor (resistance element)
16 Chip resistor (resistance element)
20 Semiconductor relay 30 Semiconductor relay 40 Circuit board 40a Dielectric substrates 41 to 44 First to fourth wiring 45 Conductive via 51 Light receiving element 51a Cathode electrode (first electrode)
51b Anode electrode 52 Control circuit 100 Semiconductor relay module
Claims (12)
第1入力端子と第2入力端子と、
第1出力端子と第2出力端子と、
前記第1入力端子と前記第2入力端子に電気的に接続される発光素子と、
前記発光素子の出力光を受光する第1面と、前記第1面に対して前記第1軸に沿って下方に位置する第2面と、第1電極と、を有する受光駆動素子と、
前記第1電極に電気的に接続される第1中間電極と、前記第1出力端子に電気的に接続される第1出力電極と、第1ゲート電極と、を有する第1MOSFETと、
前記第1電極に電気的に接続される第2中間電極と、前記第2出力端子に電気的に接続される第2出力電極と、第2ゲート電極と、を有する第2MOSFETと、
前記発光素子が配置される第1主面にあたる上面を有する第1基体と、
前記受光駆動素子が配置される第2主面を有するとともに、前記第1電極に同電位に接続される接続導体と、
を少なくとも備え、
前記接続導体の少なくとも一部が、前記第1軸に沿って見て、前記第1MOSFETと前記第2MOSFETとの間に配置されており、
前記発光素子は、前記受光駆動素子は、前記第1軸に沿って見て、互いに離れている、
半導体リレー。 a housing having an upper surface and a lower surface located below the upper surface along a first axis;
a first input terminal and a second input terminal;
a first output terminal and a second output terminal;
a light emitting element electrically connected to the first input terminal and the second input terminal;
a light receiving driving element having a first surface that receives output light of the light emitting element, a second surface located below the first surface along the first axis, and a first electrode;
a first MOSFET including a first intermediate electrode electrically connected to the first electrode, a first output electrode electrically connected to the first output terminal, and a first gate electrode;
a second MOSFET including a second intermediate electrode electrically connected to the first electrode, a second output electrode electrically connected to the second output terminal, and a second gate electrode;
a first base having an upper surface corresponding to a first main surface on which the light emitting element is arranged;
a connecting conductor having a second main surface on which the light receiving driving element is arranged and connected to the first electrode at the same potential;
comprising at least
At least a portion of the connection conductor is disposed between the first MOSFET and the second MOSFET when viewed along the first axis,
The light emitting element is spaced apart from each other when viewed along the first axis.
semiconductor relay.
請求項1に記載の半導体リレー。 The normal to the first main surface is parallel to the normal to the second main surface,
The semiconductor relay according to claim 1.
前記第1基体の第1主面は、前記第1軸と直交する軸に沿って見て、前記第2基体の第2主面よりも上方に配置された、
請求項1に記載の半導体リレー。 The connection conductor includes a second base on which the light receiving driving element is placed and has the second main surface,
The first main surface of the first base is located above the second main surface of the second base when viewed along an axis perpendicular to the first axis.
The semiconductor relay according to claim 1.
前記第1基体は、前記第2入力端子の一端に接続されており、
前記第1基体と前記第2基体間の最短距離は、前記第1入力端子と前記第2基体間の最短距離、及び第2入力端子と前記第2基体間の最短距離よりも小さい、
請求項1に記載の半導体リレー。 The connection conductor includes a second base on which the light receiving driving element is placed,
the first base is connected to one end of the second input terminal,
The shortest distance between the first base and the second base is smaller than the shortest distance between the first input terminal and the second base and the shortest distance between the second input terminal and the second base.
The semiconductor relay according to claim 1.
前記第1入力端子は、前記第1軸に沿って見て、前記ハウジングの内部において前記第2軸に沿って延びる起立部位を有し、
前記第1入力端子の前記起立部位は、前記第1軸に沿って見て、前記第2基体に対向する部位に切り欠きが設けられた、
請求項3に記載の半導体リレー。 the first input terminal and the second input terminal are arranged along a second axis perpendicular to the first axis,
The first input terminal has an upright portion extending along the second axis inside the housing when viewed along the first axis;
The upright portion of the first input terminal is provided with a notch at a portion facing the second base when viewed along the first axis.
The semiconductor relay according to claim 3.
前記第1入力端子と前記第2入力端子は、前記第1軸に沿って見て、それぞれ前記ハウジングの内部において前記第2軸に沿って延びる起立部位を有し、
前記第1入力端子と前記発光素子は、ワイヤを介して接続され、
前記第2入力端子の上端は、前記第1入力端子の上端より上方に配置される、
請求項3に記載の半導体リレー。 the first input terminal and the second input terminal are arranged along a second axis perpendicular to the first axis,
The first input terminal and the second input terminal each have an upright portion extending along the second axis inside the housing when viewed along the first axis,
the first input terminal and the light emitting element are connected via a wire,
the upper end of the second input terminal is located above the upper end of the first input terminal;
The semiconductor relay according to claim 3.
請求項1に記載の半導体リレー。 The connection conductor has a portion exposed to the outside of the housing.
The semiconductor relay according to claim 1.
前記第2基体は、前記第2主面を有するとともに、前記第1MOSFETが載置される基体と前記第2MOSFETが載置される基体との間に配置される、
請求項1に記載の半導体リレー。 The connection conductor includes a second base on which the light receiving driving element is placed,
The second base has the second main surface and is disposed between the base on which the first MOSFET is placed and the base on which the second MOSFET is placed.
The semiconductor relay according to claim 1.
請求項1に記載の半導体リレー。 A resistive element having a predetermined resistance or an inductor having a predetermined impedance in at least one of a conductive path connecting the first input terminal and the light emitting element and a conductive path connecting the second input terminal and the light emitting element. elements are electrically connected in series,
The semiconductor relay according to claim 1.
前記第3軸に沿った前記第2基体の幅は、前記第3軸に沿った前記第1出力端子の幅または前記第3軸に沿った前記第2出力端子の幅よりも広い、
請求項8に記載の半導体リレー。 When an axis along the arrangement direction of the light emitting element and the light receiving driving element is a third axis,
The width of the second base along the third axis is wider than the width of the first output terminal along the third axis or the width of the second output terminal along the third axis.
The semiconductor relay according to claim 8.
第1~第4配線がそれぞれ形成された回路基板と、を少なくとも備え、
前記第1配線と前記第2配線は、それぞれ、前記半導体リレーの前記第1入力端子と前記第2入力端子に接続され、
前記第3配線と前記第4配線は、それぞれ、前記半導体リレーの前記第1出力端子と前記第2出力端子に接続されている、
半導体リレーモジュール。 The semiconductor relay according to claim 1;
At least a circuit board on which first to fourth wirings are respectively formed,
The first wiring and the second wiring are connected to the first input terminal and the second input terminal of the semiconductor relay, respectively,
The third wiring and the fourth wiring are connected to the first output terminal and the second output terminal of the semiconductor relay, respectively.
Semiconductor relay module.
及び/または、
前記第2配線における前記第2入力端子との接続箇所の近傍に、所定の抵抗を有する抵抗素子または所定のインピーダンスを有するインダクタ素子が電気的に直列に接続されている、
請求項11に記載の半導体リレーモジュール。 A resistance element having a predetermined resistance or an inductor element having a predetermined impedance is electrically connected in series near a connection point with the first input terminal in the first wiring.
and/or
A resistance element having a predetermined resistance or an inductor element having a predetermined impedance is electrically connected in series near a connection point with the second input terminal in the second wiring,
The semiconductor relay module according to claim 11.
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