JP2023179376A

JP2023179376A - compound semiconductor device

Info

Publication number: JP2023179376A
Application number: JP2023091205A
Authority: JP
Inventors: 允喜櫻井; Masaki Sakurai; 大貴安田; Daiki Yasuda
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2022-06-07
Filing date: 2023-06-01
Publication date: 2023-12-19

Abstract

To provide a compound semiconductor device with a high SNR.SOLUTION: A compound semiconductor device (1) comprises: a first insulating substrate (10); a first compound semiconductor layer (21) that is formed onto a one main surface of the insulating substrate, and has a first conductive type; a plurality of mesa type compound semiconductor layer parts (20) in which an active layer (23) formed by a chemical compound semiconductor material and a second compound semiconductor layer (25) having a second conductive type are laminated in this order; a first protection film (31) that is formed so as to be directly contacted to a side surface of each mesa type compound semiconductor layer part; a second protection film (32) that is formed on the first protection film, and is made of a material a film density of which is larger than that of the first protection film; and a concave part (40) that includes a concave part side surface (40a) and a concave part bottom surface (40b), and separates the plurality of mesa type compound semiconductor layer parts. The concave part side surface and the concave part bottom surface are coated with the first and second protection films.SELECTED DRAWING: Figure 1

Description

本開示は化合物半導体装置に関する。 The present disclosure relates to a compound semiconductor device.

化合物半導体装置は化合物半導体を用いた各種デバイスである。化合物半導体装置としては、例えば、特許文献１に記載の量子型の赤外線検出素子がある。特許文献１に記載の化合物半導体装置は、センサ部分の化合物半導体の積層構造及び素子構造により拡散電流を抑制する。さらに信号増幅用ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）とセンサのパッケージを改良することにより、室温動作が可能であり、かつ小型の赤外線検出素子が実現されている。 Compound semiconductor devices are various devices using compound semiconductors. As a compound semiconductor device, for example, there is a quantum type infrared detection element described in Patent Document 1. The compound semiconductor device described in Patent Document 1 suppresses the diffusion current by the layered structure and element structure of the compound semiconductor in the sensor portion. Furthermore, by improving the package of the signal amplification IC (Integrated Circuit) and the sensor, an infrared detection element that can operate at room temperature and is small has been realized.

国際公開第２００５／０２７２２８号International Publication No. 2005/027228

このように、化合物半導体装置の特性改良のための研究開発がなされているが、さらなるＳＮＲ（ＳｉｇｎａｌｔｏＮｏｉｓｅＲａｔｉｏ）特性の向上が望まれている。 As described above, research and development efforts have been made to improve the characteristics of compound semiconductor devices, but further improvements in SNR (Signal to Noise Ratio) characteristics are desired.

上記に鑑みてなされた本開示の目的は、ＳＮＲの高い化合物半導体装置を提供することにある。 An object of the present disclosure, made in view of the above, is to provide a compound semiconductor device with a high SNR.

（１）本開示の一実施形態に係る化合物半導体装置は、
絶縁性基板と、
前記絶縁性基板の一方の主面上に形成された、第１導電型を有する第１の化合物半導体層と、化合物半導体材料からなる活性層と、第２導電型を有する第２の化合物半導体層と、がこの順に積層された複数のメサ型化合物半導体積層部と、
前記メサ型化合物半導体積層部の側面と直接に接するように形成された第１保護膜と、
前記第１保護膜上に形成された、前記第１保護膜より膜密度が大きい材料からなる第２保護膜と、少なくとも一部が前記第１の化合物半導体層の側面の一部と対向する凹部側面と少なくとも一部が前記絶縁性基板の前記第１の化合物半導体層側の表面の一部と対向する凹部底面とを有し、前記複数のメサ型化合物半導体積層部を分離する凹部と、を備え、
前記凹部側面及び前記凹部底面が前記第１保護膜及び前記第２保護膜に覆われている。 (1) A compound semiconductor device according to an embodiment of the present disclosure includes:
an insulating substrate;
A first compound semiconductor layer having a first conductivity type, an active layer made of a compound semiconductor material, and a second compound semiconductor layer having a second conductivity type formed on one main surface of the insulating substrate. and a plurality of mesa-type compound semiconductor stacked parts stacked in this order,
a first protective film formed in direct contact with a side surface of the mesa-type compound semiconductor stack;
a second protective film formed on the first protective film and made of a material having a higher film density than the first protective film; and a recessed portion at least partially facing a part of the side surface of the first compound semiconductor layer. a recess separating the plurality of mesa-type compound semiconductor stacked parts, the recess having side surfaces and a recess bottom surface at least partially facing a part of the surface of the insulating substrate on the first compound semiconductor layer side; Prepare,
The side surfaces of the recess and the bottom surface of the recess are covered with the first protective film and the second protective film.

（２）本開示の一実施形態として、（１）において、
前記活性層は少なくともＩＩＩ族元素を含む。 (2) As an embodiment of the present disclosure, in (1),
The active layer contains at least a group III element.

（３）本開示の一実施形態として、（１）又は（２）において、
前記活性層は３００Ｋにおいて４．１×１０^１６ｃｍ^―３以下のキャリア濃度である。 (3) As an embodiment of the present disclosure, in (1) or (2),
The active layer has a carrier concentration of 4.1×10 ¹⁶ cm ⁻³ or less at 300K.

（４）本開示の一実施形態として、（１）から（３）のいずれかにおいて、
前記活性層はＩｎ及びＳｂ又はＡｓを少なくとも含む。 (4) As an embodiment of the present disclosure, in any one of (1) to (3),
The active layer contains at least In and Sb or As.

（５）本開示の一実施形態として、（１）から（４）のいずれかにおいて、
前記活性層の層内の全ＩＩＩ族元素に占めるＡｌ組成の割合がｎ［％］（０≦ｎ＜１８）である。 (5) As an embodiment of the present disclosure, in any one of (1) to (4),
The ratio of Al composition to all group III elements in the active layer is n [%] (0≦n<18).

（６）本開示の一実施形態として、（１）から（５）のいずれかにおいて、
前記活性層の層内の全ＩＩＩ族元素に占めるＡｌ組成の割合がｎ［％］（０≦ｎ＜９．８）である。 (6) As an embodiment of the present disclosure, in any one of (1) to (5),
The ratio of Al composition to all group III elements in the active layer is n [%] (0≦n<9.8).

（７）本開示の一実施形態として、（１）から（６）のいずれかにおいて、
前記第１保護膜は膜密度が２．２５ｇ／ｃｍ^３よりも小さい材料からなる。 (7) As an embodiment of the present disclosure, in any one of (1) to (6),
The first protective film is made of a material having a film density of less than 2.25 g/cm ³ .

（８）本開示の一実施形態として、（１）から（７）のいずれかにおいて、
前記第１保護膜は酸化シリコンである。 (8) As an embodiment of the present disclosure, in any one of (1) to (7),
The first protective film is silicon oxide.

（９）本開示の一実施形態として、（１）から（８）のいずれかにおいて、
前記第２保護膜は窒化シリコンである。 (9) As an embodiment of the present disclosure, in any one of (1) to (8),
The second protective film is silicon nitride.

（１０）本開示の一実施形態として、（１）から（９）のいずれかにおいて、
前記第２保護膜の膜厚が第１保護膜の膜厚より大きい。 (10) As an embodiment of the present disclosure, in any one of (1) to (9),
The thickness of the second protective film is greater than the thickness of the first protective film.

（１１）本開示の一実施形態として、（１０）において、
前記第２保護膜の膜厚が第１保護膜の膜厚の２倍以上である。 (11) As an embodiment of the present disclosure, in (10),
The thickness of the second protective film is at least twice the thickness of the first protective film.

（１２）本開示の一実施形態として、（１）から（１１）のいずれかにおいて、
前記第１保護膜の膜厚が前記凹部の深さより薄い。 (12) As an embodiment of the present disclosure, in any one of (1) to (11),
The thickness of the first protective film is thinner than the depth of the recess.

（１３）本開示の一実施形態として、（１）から（１２）のいずれかにおいて、
前記第１保護膜と前記第２保護膜の総膜厚が前記凹部の深さより薄い。 (13) As an embodiment of the present disclosure, in any one of (1) to (12),
A total thickness of the first protective film and the second protective film is thinner than the depth of the recess.

（１４）本開示の一実施形態として、（１）から（１３）のいずれかにおいて、
前記凹部底面に対向する前記絶縁性基板の表面の一部は、前記絶縁性基板の一部が削られて構成される。 (14) As an embodiment of the present disclosure, in any one of (1) to (13),
A part of the surface of the insulating substrate facing the bottom surface of the recess is formed by cutting a part of the insulating substrate.

（１５）本開示の一実施形態として、（１４）において、
前記第１保護膜と前記第２保護膜の総膜厚が、前記絶縁性基板の削られた部分と削られていない部分との最大の深さより薄い。 (15) As an embodiment of the present disclosure, in (14),
The total film thickness of the first protective film and the second protective film is thinner than the maximum depth of the etched portion and the unscraped portion of the insulating substrate.

（１６）本開示の一実施形態として、（１）から（１５）のいずれかにおいて、
前記絶縁性基板の他方の主面が光入射面又は光出射面である。 (16) As an embodiment of the present disclosure, in any one of (1) to (15),
The other main surface of the insulating substrate is a light entrance surface or a light exit surface.

本開示によれば、ＳＮＲの高い化合物半導体装置を提供することができる。 According to the present disclosure, a compound semiconductor device with high SNR can be provided.

図１は、実施例１及び実施例２の化合物半導体装置に関する断面図である。FIG. 1 is a cross-sectional view of the compound semiconductor devices of Examples 1 and 2. 図２は、実施例１及び実施例２の化合物半導体装置を表す断面図である。FIG. 2 is a cross-sectional view showing the compound semiconductor devices of Examples 1 and 2. 図３は、実施例３の化合物半導体装置を表す断面図である。FIG. 3 is a cross-sectional view showing the compound semiconductor device of Example 3. 図４は、比較例１の化合物半導体装置を表す断面図である。FIG. 4 is a cross-sectional view showing a compound semiconductor device of Comparative Example 1. 図５は、比較例２の化合物半導体装置を表す断面図である。FIG. 5 is a cross-sectional view showing a compound semiconductor device of Comparative Example 2. 図６は、実施例１～３及び比較例１～２の化合物半導体装置の無バイアス近傍における電気抵抗を示すグラフである。FIG. 6 is a graph showing the electrical resistance of the compound semiconductor devices of Examples 1 to 3 and Comparative Examples 1 and 2 in the vicinity of no bias. 図７は、複数のメサ型化合物半導体積層部の配置を例示する図である。FIG. 7 is a diagram illustrating the arrangement of a plurality of mesa-type compound semiconductor stacked parts. 図８Ａは、第１保護膜と第２保護膜の膜厚の構成例を示す図である。FIG. 8A is a diagram illustrating an example of the thickness of the first protective film and the second protective film. 図８Ｂは、第１保護膜と第２保護膜の膜厚の別の構成例を示す図である。FIG. 8B is a diagram showing another example of the thickness of the first protective film and the second protective film. 図８Ｃは、第１保護膜と第２保護膜の膜厚の別の構成例を示す図である。FIG. 8C is a diagram showing another example of the thickness of the first protective film and the second protective film. 図９は、化合物半導体装置の別の構成例を示す断面図である。FIG. 9 is a cross-sectional view showing another example of the structure of the compound semiconductor device.

［化合物半導体装置］
本開示の一実施形態に係る化合物半導体装置は、絶縁性基板と、メサ型化合物半導体積層部と、第１保護膜と、第２保護膜と、を備える。メサ型化合物半導体積層部は、絶縁性基板上に形成され、第１導電型を有する第１の化合物半導体層と、第１の化合物半導体層上に形成され、化合物半導体材料からなる活性層と、活性層上に形成され、第２導電型を有する第２の化合物半導体層と、を備える。メサ型化合物半導体積層部は、第１の化合物半導体層と、活性層と、第２の化合物半導体層と、がこの順に積層されている。ここで、「第１の化合物半導体層と、活性層と、第２の化合物半導体層と、がこの順に積層される」とは、これらの層の関係において、第１の化合物半導体層、活性層、第２の化合物半導体層の積層順であればよい。「第１の化合物半導体層と、活性層と、第２の化合物半導体層と、がこの順に積層される」構成の形態には、例えば第１の化合物半導体層と活性層との間に他の層が挿入される場合が含まれる。また、「第１の化合物半導体層と、活性層と、第２の化合物半導体層と、がこの順に積層される」構成の形態には、活性層と第２の化合物半導体層との間に他の層が挿入される場合が含まれる。また、メサ型化合物半導体積層部は、絶縁性基板の一方の主面上に配置される。ここで、主面とは、絶縁性基板の板厚方向に垂直な表面であって、絶縁性基板を形成する６面の中で面積が最大である面である。本実施形態において、第１保護膜はメサ型化合物半導体積層部の側面と直接接するように形成される。第２保護膜は、第１保護膜よりも膜密度が大きい（高い）材料からなり、第１保護膜上に形成される。本実施形態に係る化合物半導体装置は、絶縁性基板の一部が少なくとも底面となる凹部を有する。換言すると、化合物半導体装置は凹部を有し、凹部の底面の少なくとも一部が絶縁性基板に接する。凹部の側面及び底面は第１保護膜及び第２保護膜に覆われる。 [Compound semiconductor device]
A compound semiconductor device according to an embodiment of the present disclosure includes an insulating substrate, a mesa-type compound semiconductor stack, a first protective film, and a second protective film. The mesa-type compound semiconductor stack includes: a first compound semiconductor layer formed on an insulating substrate and having a first conductivity type; an active layer formed on the first compound semiconductor layer and made of a compound semiconductor material; a second compound semiconductor layer formed on the active layer and having a second conductivity type. In the mesa-type compound semiconductor stack, a first compound semiconductor layer, an active layer, and a second compound semiconductor layer are stacked in this order. Here, "the first compound semiconductor layer, the active layer, and the second compound semiconductor layer are laminated in this order" means that the first compound semiconductor layer, the active layer, and the second compound semiconductor layer are laminated in this order. , the stacking order of the second compound semiconductor layer may be used. For example, in a configuration in which "a first compound semiconductor layer, an active layer, and a second compound semiconductor layer are laminated in this order", there is a layer between the first compound semiconductor layer and the active layer. This includes cases where layers are inserted. In addition, in the configuration in which "the first compound semiconductor layer, the active layer, and the second compound semiconductor layer are stacked in this order", there is another layer between the active layer and the second compound semiconductor layer. This includes cases where a layer is inserted. Further, the mesa-type compound semiconductor stacked portion is arranged on one main surface of the insulating substrate. Here, the main surface is a surface perpendicular to the thickness direction of the insulating substrate, and is the surface having the largest area among the six surfaces forming the insulating substrate. In this embodiment, the first protective film is formed so as to be in direct contact with the side surface of the mesa-type compound semiconductor stack. The second protective film is made of a material having a higher (higher) film density than the first protective film, and is formed on the first protective film. The compound semiconductor device according to this embodiment has a recess in which at least a portion of the insulating substrate serves as a bottom surface. In other words, the compound semiconductor device has a recess, and at least a portion of the bottom surface of the recess is in contact with the insulating substrate. The side and bottom surfaces of the recess are covered with a first protective film and a second protective film.

［メサ型化合物半導体積層部］
メサ型化合物半導体積層部は、メサ構造を有している。メサ型化合物半導体積層部の構成は、ＰＮ接合又はＰＩＮ接合によるダイオード構造を含むものであれば特に制限されない。第１導電型半導体層と第２導電型半導体層は反対の導電型を有する。例えば第１導電型半導体層がｐ型であれば第２導電型半導体層はｎ型である。例えば第１導電型半導体層がｎ型であれば第２導電型半導体層はｐ型である。第１導電型半導体層及び第２導電型半導体層の材料としては、ＩｎＳｂ、ＩｎＡｓＳｂ、ＡｌＩｎＳｂ等があるがこれらに制限されない。また、第１導電型半導体層及び第２導電型半導体層は複数の材料による積層構造で構成されてよい。 [Mesa-type compound semiconductor stack]
The mesa-type compound semiconductor stack has a mesa structure. The structure of the mesa-type compound semiconductor stack is not particularly limited as long as it includes a diode structure with a PN junction or a PIN junction. The first conductivity type semiconductor layer and the second conductivity type semiconductor layer have opposite conductivity types. For example, if the first conductivity type semiconductor layer is p type, the second conductivity type semiconductor layer is n type. For example, if the first conductivity type semiconductor layer is n type, the second conductivity type semiconductor layer is p type. Materials for the first conductive type semiconductor layer and the second conductive type semiconductor layer include, but are not limited to, InSb, InAsSb, AlInSb, and the like. Further, the first conductive type semiconductor layer and the second conductive type semiconductor layer may have a laminated structure made of a plurality of materials.

ここで化合物半導体装置のＳＮＲは、赤外線がメサ型化合物半導体積層部に入射したときに発生する光電流Ｉｐと化合物半導体装置の素子抵抗Ｒ０の平方根の積に比例する。すなわち、ＳＮＲは式（１）のように表される。 Here, the SNR of the compound semiconductor device is proportional to the product of the photocurrent Ip generated when infrared rays are incident on the mesa-type compound semiconductor stack and the square root of the element resistance R0 of the compound semiconductor device. That is, the SNR is expressed as in equation (1).

したがって、光電流Ｉｐを低下させることなく、素子抵抗Ｒ０を大きくすることで、化合物半導体装置のＳＮＲ特性が向上する。 Therefore, by increasing the element resistance R0 without reducing the photocurrent Ip, the SNR characteristics of the compound semiconductor device are improved.

化合物半導体装置の素子抵抗Ｒ０は、エッチング工程によって電気的に分離されたメサ型化合物半導体積層部の間のリーク電流によって劣化することが知られている。図７は複数のメサ型化合物半導体積層部の配置を例示する図である。一般に、化合物半導体装置は複数のメサ型化合物半導体積層部を含んで構成される。化合物半導体装置における複数のメサ型化合物半導体積層部間のリーク電流を抑制することで、素子抵抗Ｒ０を大きくすることができる。本実施形態に係る化合物半導体装置は、後述する構造によってリーク電流を抑制することができる。 It is known that the element resistance R0 of a compound semiconductor device is degraded by leakage current between mesa-type compound semiconductor stacks electrically separated by an etching process. FIG. 7 is a diagram illustrating the arrangement of a plurality of mesa-type compound semiconductor stacked parts. Generally, a compound semiconductor device is configured to include a plurality of mesa-type compound semiconductor stacks. By suppressing leakage current between a plurality of mesa-type compound semiconductor stacked parts in a compound semiconductor device, the element resistance R0 can be increased. The compound semiconductor device according to this embodiment can suppress leakage current by the structure described below.

活性層は、受光層又は発光層である。活性層の材料としては、化合物半導体材料からなり、光を受光又は発光し光電流を生じる材料であれば特に制限されない。特に２．５～６．０μｍの波長の赤外線を受光又は発光し光電流を生じる材料であることが好ましい。また、活性層は複数の材料による積層構造であってよい。活性層は、少なくともＩＩＩ族元素を含むことが好ましく、特性及び量産性の観点からＡｌ_ｘＩｎ_１－ｘＳｂ（０≦ｘ≦１８）を用いることが好ましい。つまり、活性層の層内の全ＩＩＩ族元素に占めるＡｌ組成の割合が０～１８％であることが好ましい。より好ましくはＡｌ_ｘＩｎ_１－ｘＳｂ（０≦ｘ≦９．８）を用いるのが良い。つまり、活性層の層内の全ＩＩＩ族元素に占めるＡｌ組成の割合が０～９．８％であることがより好ましい。また、Ｓｂの代わりにＡｓが用いられてよい。つまり、活性層はＩｎ及びＳｂ又はＡｓを少なくとも含んでよい。また、素子抵抗Ｒ０の低下を防ぐ観点から、活性層中のキャリア濃度はＺｎ、Ｓｎなどのドーピングによって十分小さくなるように調整されていることが望ましい。具体的には、３００Ｋにおいて４．１×１０^１６ｃｍ^―３以下のキャリア濃度であることが望ましい。 The active layer is a light-receiving layer or a light-emitting layer. The material of the active layer is not particularly limited as long as it is made of a compound semiconductor material and generates a photocurrent by receiving or emitting light. In particular, a material that receives or emits infrared rays with a wavelength of 2.5 to 6.0 μm and generates a photocurrent is preferable. Further, the active layer may have a laminated structure made of a plurality of materials. The active layer preferably contains at least a group III element, and from the viewpoint of characteristics and mass productivity, it is preferable to use Al _x In _1-x Sb (0≦x≦18). That is, it is preferable that the proportion of Al in the total group III elements in the active layer is 0 to 18%. More preferably, Al _x In _1-x Sb (0≦x≦9.8) is used. That is, it is more preferable that the proportion of Al in the total group III elements in the active layer is 0 to 9.8%. Furthermore, As may be used instead of Sb. That is, the active layer may contain at least In and Sb or As. Further, from the viewpoint of preventing a decrease in the element resistance R0, it is desirable that the carrier concentration in the active layer is adjusted to be sufficiently small by doping with Zn, Sn, or the like. Specifically, it is desirable that the carrier concentration be 4.1×10 ¹⁶ cm ⁻³ or less at 300K.

メサ型化合物半導体積層部は、第１導電型半導体層と活性層の間に、第１導電型半導体層よりもバンドギャップの大きい第１ワイドバンドギャップ層をさらに備えていてよい。また、メサ型化合物半導体積層部は、第２導電型半導体層と活性層の間に、第２導電型半導体層よりもバンドギャップの大きい第２ワイドバンドギャップ層をさらに備えていてよい。ワイドバンドギャップ層は活性層からの拡散電流を防ぐ層として機能する。ワイドバンドギャップ層は活性層に対し、十分なバンドオフセットが取れればよく、バンドギャップが広い材料を選択することが好ましい。ワイドバンドギャップ層の材料は、特に限定されないが、ＡｌＩｎＡｓＳｂ、ＡｌＩｎＳｂなどが一例として挙げられる。 The mesa compound semiconductor stack may further include a first wide bandgap layer having a larger bandgap than the first conductive type semiconductor layer between the first conductive type semiconductor layer and the active layer. Further, the mesa compound semiconductor stack may further include a second wide bandgap layer having a larger bandgap than the second conductive type semiconductor layer between the second conductive type semiconductor layer and the active layer. The wide bandgap layer functions as a layer that prevents diffusion current from the active layer. The wide bandgap layer only needs to have a sufficient band offset with respect to the active layer, and it is preferable to select a material with a wide bandgap. The material of the wide bandgap layer is not particularly limited, but examples include AlInAsSb and AlInSb.

（Ａｌ組成の測定方法）
メサ型化合物半導体積層部の各層のＡｌ組成は、二次イオン質量分析（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）法によって求めることができる。測定には、ＣＡＭＥＣＡ社製の磁場型ＳＩＭＳ装置「ＩＭＳ７ｆ」を用いてよい。この手法は、固体表面にビーム状の一次イオン種を照射することで、スパッタリング現象により深さ方向に掘り進めながら、同時に発生する二次イオンを検出することで、組成分析を行う手法である。ここで、各層のＡｌ組成とは、各層に含まれる全ＩＩＩ族元素（１３族元素）に対するＡｌ元素の比率を指す。 (Method for measuring Al composition)
The Al composition of each layer of the mesa-type compound semiconductor stack can be determined by secondary ion mass spectrometry (SIMS). For the measurement, a magnetic field type SIMS device "IMS 7f" manufactured by CAMECA may be used. This method performs compositional analysis by irradiating a solid surface with a beam of primary ion species, which excavates in the depth direction using a sputtering phenomenon, while simultaneously detecting secondary ions generated. Here, the Al composition of each layer refers to the ratio of Al element to all group III elements (group 13 elements) contained in each layer.

具体的には、一次イオン種をセシウムイオン（Ｃｓ^＋）、一次イオンエネルギーを２．５ｋｅＶ、ビーム入射角を６７．２°とし、検出二次イオン種としてマトリックス効果が小さいＭＣｓ^＋（Ｍは、Ａｌ、Ｇａ、Ｉｎ、Ａｓ、Ｓｂ等）を検出することができる。 Specifically, the primary ion species is cesium ion (Cs ⁺ ), the primary ion energy is 2.5 keV, the beam incidence angle is 67.2°, and the detected secondary ion species is MCs ⁺ (M is Al, Ga, In, As, Sb, etc.) can be detected.

ここで、目的とする層の深さまでスパッタリングを行うことで、目的とする層の組成分析を行うことができる。目的とする層の深さは、後述の断面ＴＥＭ測定によって得られる各層の厚さから求めることができる。ＳＩＭＳ分析におけるスパッタリングの時間は、目的とする層までの深さと、スパッタレートに基づいて求められる。スパッタレートは、例えば試料（後述の標準資料など）の測定時のスパッタリング時間と、触針式の段差計を用いて測定した試料における深さなどを用いて求めることができる。 Here, by performing sputtering to the depth of the target layer, the composition of the target layer can be analyzed. The desired depth of the layer can be determined from the thickness of each layer obtained by cross-sectional TEM measurement, which will be described later. The sputtering time in SIMS analysis is determined based on the depth to the target layer and the sputtering rate. The sputtering rate can be determined using, for example, the sputtering time during measurement of a sample (such as a standard material described below), the depth of the sample measured using a stylus-type step meter, and the like.

各層におけるＡｌ組成は、上記のＭＣｓ^＋の信号強度から求められる。例えばＡｌＩｎＳｂ層の場合、Ａｌ組成は（ＡｌＣｓ^＋の信号強度）÷（（ＡｌＣｓ^＋の信号強度）＋（ＩｎＣｓ^＋の信号強度））から求めることができる。ここで、各層が深さ方向に均一な組成であっても、スパッタリングの影響により信号強度が深さ方向に分布を生じる場合がある。深さ方向の分布が生じる場合に、最大の信号強度が各層の信号強度の代表値とされてよい。 The Al composition in each layer is determined from the signal intensity of MCs ⁺ described above. For example, in the case of an AlInSb layer, the Al composition can be determined from (signal intensity of AlCs ⁺ )/((signal intensity of AlCs ⁺ ) + (signal intensity of InCs ⁺ )). Here, even if each layer has a uniform composition in the depth direction, the signal intensity may be distributed in the depth direction due to the influence of sputtering. When distribution in the depth direction occurs, the maximum signal strength may be taken as the representative value of the signal strength of each layer.

ここで、分析で求められるＡｌ組成定量値は真値からのずれを伴い得る。この真値からのずれを補正するために、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙＤｉｆｆｒａｃｔｏｎ）法から得られる格子定数値を求めた別サンプルが用意されて、Ａｌ組成値が既知である標準試料として用いられる。そして、第１の化合物半導体層が有する各層のＡｌ組成についての測定条件を用いてＳＩＭＳ分析を行うことで、信号強度に対するＡｌ組成の感度係数を求めることができる。第１の化合物半導体層が有する各層のＡｌ組成は、各層におけるＳＩＭＳ信号強度に感度係数を乗じることでより正確に求めることができる。 Here, the Al composition quantitative value determined by analysis may be accompanied by a deviation from the true value. In order to correct this deviation from the true value, a separate sample with a lattice constant value obtained from the X-ray diffraction (XRD) method was prepared and used as a standard sample with a known Al composition value. used. Then, by performing SIMS analysis using the measurement conditions for the Al composition of each layer of the first compound semiconductor layer, the sensitivity coefficient of the Al composition with respect to the signal intensity can be determined. The Al composition of each layer of the first compound semiconductor layer can be determined more accurately by multiplying the SIMS signal intensity in each layer by a sensitivity coefficient.

標準試料用の別サンプルとして、ＧａＡｓ基板上に積層された膜厚８００ｎｍのＡｌ_ｘＩｎ_１－ｘＳｂを用いることができる。このサンプルについて格子定数を求めて、標準試料としてのＡｌ組成ｘが求められてよい。格子定数は、例えばスペクトリス株式会社製のＸ線回折装置「Ｘ’ＰｅｒｔＭＰＤ」を用いて、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙＤｉｆｆａｃｔｉｏｎ）法によって求めることができる。 As another sample for the standard sample, an 800 nm thick Al _x In _1-x Sb layered on a GaAs substrate can be used. By determining the lattice constant of this sample, the Al composition x as a standard sample may be determined. The lattice constant can be determined by an X-ray diffraction (XRD) method using, for example, an X-ray diffraction device "X'Pert MPD" manufactured by Spectris Corporation.

Ｘ線回折による２θ－ωスキャンを行うことにより、基板表面の面方位に対応する面の面指数の２θ－ωスキャンにおけるピーク位置から、メサ型化合物半導体積層部の各層の基板表面に対する法線方向の格子定数が求められる。そして、Ａｌ_ｘＩｎ_１－ｘＳｂ層の異方的な歪みはないものとして、法線方向の格子定数からベガード則を用いてＡｌ組成ｘを決定することができる。ベガード則は具体的には以下の式（２）で表される。 By performing a 2θ-ω scan using X-ray diffraction, we can determine the normal direction of each layer of the mesa-type compound semiconductor stack to the substrate surface from the peak position in the 2θ-ω scan of the plane index of the plane corresponding to the plane orientation of the substrate surface. The lattice constant of is determined. Then, assuming that there is no anisotropic strain in the Al _x In _1-x Sb layer, the Al composition x can be determined from the lattice constant in the normal direction using Vegard's law. Vegard's law is specifically expressed by the following equation (2).

ここで、ａ_ＡｌＳｂはＡｌＳｂの格子定数である。ａ_ＩｎＳｂはＩｎＳｂの格子定数である。また、ａ_{ＡｌＩｎＳｂ}は上記のＸ線回折により求まるＡｌ_ｘＩｎ_１－ｘＳｂ層の格子定数である。ａ_ＡｌＳｂには６．１３５５Åを使用してよい。また、ａ_ＩｎＳｂには６．４７９４Åを使用してよい。 Here, a _AlSb is the lattice constant of AlSb. a _InSb is the lattice constant of InSb. Further, a _AlInSb is the lattice constant of the Al _x In _1-x Sb layer determined by the above-mentioned X-ray diffraction. a 6.1355 Å may be used for _AlSb . Also, 6.4794 Å may be used for a _InSb .

ＳＩＭＳ測定で用いられる標準試料として、Ａｌ組成ｘが０．１０＜ｘ＜０．１５のものを用いてよい。 As a standard sample used in SIMS measurement, one with an Al composition x of 0.10<x<0.15 may be used.

［第１保護膜］
第１保護膜は、メサ型化合物半導体積層部の側面と直接に接するように形成された絶縁材料からなる保護膜であり、メサ型化合物半導体積層部の側面を覆う。本実施形態の化合物半導体装置における第１保護膜は、側面だけでなく、隣接するメサ型化合物半導体積層部の間に設けられた凹部も覆う。第１保護膜の材料としては、メサ型化合物半導体積層部へのストレスを最小化し特性劣化を抑制する観点から、膜密度が第２保護膜より小さい材料を用いる必要がある。第１保護膜は、膜密度が２．２５ｇ／ｃｍ^３より小さい材料からなることが望ましい。具体的には、第１保護膜が酸化シリコン（ＳｉｌｉｃｏｎＯｘｉｄｅ）であることが望ましい。また、第１保護膜として膜密度が小さい（低い）材料、つまり吸湿性の高い材料を用いる場合に、吸湿による体積膨張によって第１保護膜上に形成された第２保護膜にクラックが生じるおそれがある。そのため第１保護膜の吸湿を抑制する観点から、第１保護膜は凹部に埋め込まれた構造であること、つまり第１保護膜の膜厚が凹部の深さより薄いことが望ましい。 [First protective film]
The first protective film is a protective film made of an insulating material formed so as to be in direct contact with the side surface of the mesa-type compound semiconductor stack, and covers the side surface of the mesa-type compound semiconductor stack. The first protective film in the compound semiconductor device of this embodiment covers not only the side surfaces but also the recesses provided between adjacent mesa-type compound semiconductor stacked parts. As the material for the first protective film, it is necessary to use a material whose film density is smaller than that of the second protective film, from the viewpoint of minimizing stress on the mesa-type compound semiconductor stack and suppressing characteristic deterioration. The first protective film is desirably made of a material having a film density of less than 2.25 g/cm ³ . Specifically, it is desirable that the first protective film is made of silicon oxide. In addition, when using a material with a low film density (low), that is, a material with high hygroscopicity, as the first protective film, there is a risk that cracks may occur in the second protective film formed on the first protective film due to volumetric expansion due to moisture absorption. There is. Therefore, from the viewpoint of suppressing moisture absorption in the first protective film, it is desirable that the first protective film has a structure embedded in the recess, that is, the thickness of the first protective film is thinner than the depth of the recess.

［第２保護膜］
第２保護膜は、第１保護膜上に形成された絶縁材料からなる保護膜であり、第１保護膜の材料より吸湿性が低い。つまり第２保護膜は、第１保護膜より膜密度が大きい材料からなることを特徴とする。具体的には、膜密度が２．３５ｇ／ｃｍ^３より大きいことが望ましい。第２保護膜として、例えば窒化シリコン（ＳｉｌｉｃｏｎＮｉｔｒｉｄｅ）又は酸窒化シリコン（ＳｉｌｉｃｏｎＯｘｉｎｉｔｒｉｄｅ）などを選択することができる。材料特性の制御性及び量産性の観点から、第１保護膜を酸化シリコンとした場合に、第２保護膜は、酸化シリコンと同様にプラズマＣＶＤ装置で容易に形成が可能な窒化シリコンであることが望ましい。また、第１保護膜が吸湿膨張した場合でもクラックが生じにくく、高品質な化合物半導体装置を実現する観点から、第２保護膜の膜厚が第１保護膜の膜厚の２倍以上であることが望ましい。 [Second protective film]
The second protective film is a protective film made of an insulating material formed on the first protective film, and has lower hygroscopicity than the material of the first protective film. In other words, the second protective film is characterized by being made of a material having a higher film density than the first protective film. Specifically, it is desirable that the film density is greater than 2.35 g/cm ³ . For example, silicon nitride or silicon oxynitride may be selected as the second protective layer. From the viewpoint of controllability of material properties and mass production, when the first protective film is silicon oxide, the second protective film is silicon nitride, which can be easily formed using a plasma CVD apparatus like silicon oxide. is desirable. In addition, from the viewpoint of realizing a high-quality compound semiconductor device that is less prone to cracking even when the first protective film absorbs moisture and expands, the thickness of the second protective film is at least twice that of the first protective film. This is desirable.

（保護膜の膜厚の測定方法）
保護膜の膜厚は断面ＴＥＭ（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）法により測定することが可能である。具体的には、日立ハイテクノロジーズ社製のＦＩＢ装置「ＦＢ－２１００」を用いることができる。ＦＩＢ法によって測定しながら作製された５００ｎｍ以下の厚みの試料に対し、日立製のＳＴＥＭ装置「ＨＤ－２３００Ａ」を用いて加速電圧２００ｋＶにて透過像で断面観察を行い、保護膜の膜厚が測定された。 (Method for measuring the thickness of the protective film)
The thickness of the protective film can be measured by a cross-sectional TEM (TEM: Transmission Electron Spectroscopy) method. Specifically, the FIB device "FB-2100" manufactured by Hitachi High-Technologies Corporation can be used. For a sample with a thickness of 500 nm or less prepared by the FIB method, cross-sectional observation was performed using a transmission image at an accelerating voltage of 200 kV using Hitachi's STEM device "HD-2300A" to determine the thickness of the protective film. Measured.

［絶縁性基板］
本実施形態の化合物半導体装置は、メサ型化合物半導体積層部が絶縁性基板の一方の主面上に配置され、絶縁性基板の他方の主面が光入射面又は光出射面であることが好ましい。絶縁性基板の一例としては、半導体基板が挙げられ、具体的にはＧａＡｓ基板、Ｓｉ基板、ＩｎＰ基板、ＩｎＳｂ基板、ＩｎＡｓ基板が挙げられるがこの限りではなくそれ以外の絶縁性基板であってよい。一例としては、セラミックなどが挙げられる。 [Insulating substrate]
In the compound semiconductor device of this embodiment, it is preferable that the mesa-type compound semiconductor laminated portion is disposed on one main surface of the insulating substrate, and the other main surface of the insulating substrate is a light incident surface or a light exit surface. . Examples of insulating substrates include semiconductor substrates, and specifically include GaAs substrates, Si substrates, InP substrates, InSb substrates, and InAs substrates, but are not limited to these and may be other insulating substrates. . An example is ceramic.

メサ型化合物半導体積層部の上面には電流を外部に取り出すための電極が設けられる。電極が設けられない他方の主面を光入射面又は光射出面にすることにより、効率的に赤外線をメサ型化合物半導体積層部に入射すること又は効率的に赤外線をメサ型化合物半導体積層部から射出することが可能になる。このとき、絶縁性基板側から光を入射すること又は絶縁性基板側から光を射出することになるため、活性層よりもバンドギャップが大きな材料の絶縁性基板を用いることが好ましい。この場合、活性層よりもバンドギャップが大きく、かつ、化合物半導体の結晶成長が容易であることから、ＧａＡｓ基板が好ましい。 An electrode for extracting current to the outside is provided on the upper surface of the mesa-type compound semiconductor stack. By making the other main surface on which no electrode is provided a light entrance surface or a light exit surface, infrared rays can be efficiently incident on the mesa-type compound semiconductor stack, or infrared rays can be efficiently transmitted from the mesa-type compound semiconductor stack. It is possible to eject. At this time, since light is input from the insulating substrate side or light is emitted from the insulating substrate side, it is preferable to use an insulating substrate made of a material with a larger band gap than the active layer. In this case, a GaAs substrate is preferable because it has a larger band gap than the active layer and facilitates compound semiconductor crystal growth.

絶縁性基板はドナー不純物又はアクセプター不純物によるドーピングの制限がない。 Insulating substrates have no doping limitations with donor or acceptor impurities.

絶縁性基板上に形成した複数のメサ型化合物半導体積層部を直列又は並列に接続するためには、各メサ型化合物半導体積層部を電気的に分離する必要がある。電気的に分離するためには各メサ型化合物半導体積層部が他のメサ型化合物半導体積層部と電気的かつ物理的につながらないように各メサ型化合物半導体積層部間の導電材料をエッチング等により除去すればよい。また、エッチング不足による導通を防ぐために、各メサ型化合物半導体積層部間に絶縁性基板を少なくとも底面とする凹部を形成することが好ましい。導電材料の除去及び凹部を形成する方法としては、例えばドライエッチング法を用いればよい。その後、第１保護膜として、ＰＣＶＤ等を用いて全面に均一な絶縁材料からなる保護膜が成膜される。さらに、第１保護膜の吸湿による変質及び破壊を防ぐため、第２保護膜が成膜される。そのため、本実施形態の化合物半導体装置は凹部を備え、凹部の側面（凹部側面）及び底面（凹部底面）が第１保護膜及び第２保護膜に覆われている。ここで、本実施形態において、凹部の深さよりも第１保護膜の膜厚が薄くなっており、第１保護膜は凹部内に埋め込まれている。 In order to connect a plurality of mesa compound semiconductor stacks formed on an insulating substrate in series or in parallel, it is necessary to electrically isolate each mesa compound semiconductor stack. In order to electrically isolate each mesa-type compound semiconductor stack, the conductive material between each mesa-type compound semiconductor stack is removed by etching, etc. so that each mesa-type compound semiconductor stack is not electrically and physically connected to other mesa-type compound semiconductor stacks. do it. Further, in order to prevent conduction due to insufficient etching, it is preferable to form a recessed portion having at least the insulating substrate as a bottom surface between each mesa-type compound semiconductor stacked portion. As a method for removing the conductive material and forming the recessed portions, for example, a dry etching method may be used. Thereafter, as a first protective film, a protective film made of an insulating material is uniformly formed over the entire surface using PCVD or the like. Further, a second protective film is formed to prevent deterioration and destruction of the first protective film due to moisture absorption. Therefore, the compound semiconductor device of this embodiment includes a recess, and the side surfaces (recess side surfaces) and bottom surfaces (recess bottom surface) of the recess are covered with a first protective film and a second protective film. Here, in this embodiment, the thickness of the first protective film is thinner than the depth of the recess, and the first protective film is embedded in the recess.

［バンドパスフィルタ］
本実施形態の化合物半導体装置は、少なくとも２．５～６．０μｍの波長の範囲に含まれる任意の波長帯の光を５０％以上透過するバンドパスフィルタをさらに備えていてよい。バンドパスフィルタを備えることで、化合物半導体装置の感度波長域を制限することができ、ガスセンサとして利用するときに他の波長域に吸収帯をもつ干渉ガスの影響を受けづらくなる。 [Bandpass filter]
The compound semiconductor device of this embodiment may further include a bandpass filter that transmits 50% or more of light in an arbitrary wavelength band included in the wavelength range of at least 2.5 to 6.0 μm. By providing a bandpass filter, the sensitivity wavelength range of the compound semiconductor device can be limited, and when used as a gas sensor, it becomes less susceptible to interference gases having absorption bands in other wavelength ranges.

［電極部］
本実施形態の化合物半導体装置は、さらにメサ型化合物半導体積層部の第１導電型半導体層に電気的に接続される第１の電極と、メサ型化合物半導体積層部の第２導電型半導体層に電気的に接続される第２の電極を備える。電極の構成材料としては、化合物半導体積層部とのコンタクト抵抗が低いもの、電気抵抗が低いものであることが好ましい。具体的にはＴｉ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｌ、Ｃｕなどがあげられる。また電極は複数の電極材料の積層体で構成されていてよい。 [Electrode part]
The compound semiconductor device of the present embodiment further includes a first electrode electrically connected to the first conductivity type semiconductor layer of the mesa type compound semiconductor stack, and a second conductivity type semiconductor layer of the mesa type compound semiconductor stack. A second electrode is provided to be electrically connected. As the constituent material of the electrode, it is preferable to use a material that has low contact resistance with the compound semiconductor laminated portion and a material that has low electrical resistance. Specific examples include Ti, Ni, Pt, Cr, Al, and Cu. Further, the electrode may be composed of a laminate of a plurality of electrode materials.

以下、図面を参照しながら、本実施形態の化合物半導体装置の構成例が説明される。本実施形態の化合物半導体装置の具体的な構成例として、実施例１、実施例２及び実施例３が以下に説明される。また、本実施形態の化合物半導体装置の効果を確認するために、一部が異なる比較形態の構成例として、比較例１及び比較例２が以下に説明される。 Hereinafter, a configuration example of the compound semiconductor device of this embodiment will be explained with reference to the drawings. Example 1, Example 2, and Example 3 will be described below as specific configuration examples of the compound semiconductor device of this embodiment. Further, in order to confirm the effects of the compound semiconductor device of the present embodiment, Comparative Example 1 and Comparative Example 2 will be described below as configuration examples of comparative embodiments that are partially different.

図１及び図２は、実施例１及び実施例２の化合物半導体装置１の断面模式図である。図１は、第１保護膜３１及び第２保護膜３２を部分的に除去して電極部５０が設けられる前の状態を示す。つまり、図１の状態から、メサ型化合物半導体積層部２０の頂部の一部及び第１導電型半導体層２１の下部２１ｂの上面の一部においてコンタクトホールが形成され、電極部５０が設けられて、実施例１及び実施例２の化合物半導体装置１の断面（図２）となる。ここで、図２に示すように、第１導電型半導体層２１を段差部分で分けて、上部２１ｔと下部２１ｂとを区別することがある。 1 and 2 are schematic cross-sectional views of compound semiconductor devices 1 of Examples 1 and 2. FIGS. FIG. 1 shows the state before the first protective film 31 and the second protective film 32 are partially removed and the electrode part 50 is provided. That is, from the state shown in FIG. 1, a contact hole is formed in a part of the top of the mesa-type compound semiconductor stack 20 and a part of the upper surface of the lower part 21b of the first conductivity type semiconductor layer 21, and the electrode part 50 is provided. , a cross section (FIG. 2) of the compound semiconductor device 1 of Example 1 and Example 2. Here, as shown in FIG. 2, the first conductive type semiconductor layer 21 may be divided by a stepped portion to distinguish an upper portion 21t and a lower portion 21b.

化合物半導体装置１は、絶縁性基板１０と、第１導電型半導体層２１と、第１ワイドバンドギャップ層２２と、活性層２３と、第２ワイドバンドギャップ層２４と、第２導電型半導体層２５と、を備える。第１導電型半導体層２１と、第１ワイドバンドギャップ層２２と、活性層２３と、第２ワイドバンドギャップ層２４と、第２導電型半導体層２５とがメサ型化合物半導体積層部２０となる。また、実施例１及び実施例２の化合物半導体装置１は、メサ型化合物半導体積層部２０の側面と直接接触するように第１保護膜３１をさらに備える。第１保護膜３１はメサ型化合物半導体積層部２０の最上面及び第１導電型半導体層２１の下部２１ｂの上面とも直接に接している。実施例１及び実施例２の化合物半導体装置１は凹部４０を有する。凹部４０は凹部側面４０ａと凹部底面４０ｂとを有する。凹部側面４０ａは、少なくとも一部が第１導電型半導体層２１（第１の化合物半導体層）の側面２１ａの一部と対向する。凹部底面４０ｂは、少なくとも一部が絶縁性基板１０の第１導電型半導体層２１側の表面１０ｂの一部と対向する。また、凹部底面４０ｂは、凹部４０の２つの凹部側面４０ａを接続する底面である。凹部４０は複数のメサ型化合物半導体積層部を分離する（図７参照）。実施例１及び実施例２の化合物半導体装置１は、第１保護膜３１の上面に第２保護膜３２をさらに備える。別の例として、化合物半導体装置１は、第２保護膜３２を備えずに、凹部底面４０ｂに第１保護膜３１が直接接する構成であってよい。凹部４０の凹部側面４０ａ及び凹部底面４０ｂを酸化シリコンの第１保護膜３１で覆うことで、凹部４０を介して隣接するメサ型化合物半導体積層部２０との間でリーク電流の発生を抑制することができる。さらに、第１保護膜３１を膜密度が大きく、吸湿性の低い窒化シリコンの第２保護膜３２で覆うことで、第１保護膜３１の吸湿膨張を抑制することができる。すなわち、凹部側面４０ａ及び凹部底面４０ｂが第１保護膜３１及び第２保護膜３２に覆われていることがさらに好ましい。 The compound semiconductor device 1 includes an insulating substrate 10, a first conductivity type semiconductor layer 21, a first wide bandgap layer 22, an active layer 23, a second wide bandgap layer 24, and a second conductivity type semiconductor layer. 25. The first conductive type semiconductor layer 21 , the first wide bandgap layer 22 , the active layer 23 , the second wide bandgap layer 24 , and the second conductive type semiconductor layer 25 form the mesa-type compound semiconductor stack 20 . Further, the compound semiconductor devices 1 of Examples 1 and 2 further include a first protective film 31 in direct contact with the side surface of the mesa-type compound semiconductor stack 20. The first protective film 31 is also in direct contact with the uppermost surface of the mesa-type compound semiconductor stack 20 and the upper surface of the lower part 21b of the first conductive type semiconductor layer 21. The compound semiconductor device 1 of Example 1 and Example 2 has a recess 40 . The recess 40 has a recess side surface 40a and a recess bottom surface 40b. At least a portion of the recess side surface 40a faces a portion of the side surface 21a of the first conductivity type semiconductor layer 21 (first compound semiconductor layer). At least a portion of the recess bottom surface 40b faces a portion of the surface 10b of the insulating substrate 10 on the first conductive type semiconductor layer 21 side. Further, the recess bottom surface 40b is a bottom surface that connects the two recess side surfaces 40a of the recess 40. The recess 40 separates the plurality of mesa-type compound semiconductor stacked parts (see FIG. 7). The compound semiconductor devices 1 of Examples 1 and 2 further include a second protective film 32 on the upper surface of the first protective film 31. As another example, the compound semiconductor device 1 may be configured such that the first protective film 31 is in direct contact with the bottom surface 40b of the recessed portion without including the second protective film 32. By covering the recess side surfaces 40a and the recess bottom surface 40b of the recess 40 with the first protective film 31 of silicon oxide, generation of leakage current between the adjacent mesa-type compound semiconductor stack 20 via the recess 40 is suppressed. I can do it. Furthermore, by covering the first protective film 31 with the second protective film 32 made of silicon nitride, which has a high film density and low hygroscopicity, it is possible to suppress expansion of the first protective film 31 due to moisture absorption. That is, it is more preferable that the recess side surface 40a and the recess bottom surface 40b are covered with the first protective film 31 and the second protective film 32.

また、凹部４０の深さ（図１のｄ）より第１保護膜３１の膜厚（図１のｔ１）が薄く、第１保護膜３１は凹部４０内に埋め込まれており、第１保護膜３１の上面が凹部４０の上面（上端）より低くなっている。つまり、凹部底面４０ｂに対向する絶縁性基板１０の表面の一部は、絶縁性基板１０の一部が削られて構成される。図１のｄｓは、絶縁性基板１０の削られた部分と削られていない部分との最大の深さを示す。ｄｓは、０以上であるが、第１保護膜３１が凹部４０内に埋め込まれる構成の場合に０より大きい値となる。このような構成により、第１保護膜３１の吸湿膨張が抑制される。さらに、長期間の多湿環境に置かれたことによって第１保護膜３１が吸湿してしまった場合であっても、凹部４０の第１保護膜３１が設けられていない空間が緩衝領域として機能し、第１保護膜３１の膜剥がれを防止でき、絶縁性が良い状態が保たれる。ここで、第２保護膜の膜厚（図１のｔ２）が第１保護膜の膜厚より大きくてよい。例えば図８Ａに示すように、第２保護膜の膜厚（ｔ２）が第１保護膜３１の膜厚（ｔ１）の２倍以上の場合に、電極部５０の亀裂（ｃ）の数が１で、亀裂深さを１１３ｎｍに抑えることができた。また、例えば図８Ｂに示すように、第２保護膜の膜厚（ｔ２）が第１保護膜３１の膜厚（ｔ１）の１倍以上で２倍未満の場合に、電極部５０の亀裂（ｃ）の数が２に増えたが、亀裂深さを１２１ｎｍに抑えることができた。一方、例えば図８Ｃに示すように、第２保護膜の膜厚（ｔ２）が第１保護膜３１の膜厚（ｔ１）より小さい場合に、電極部５０の亀裂（ｃ）の数が２であって、亀裂深さも３１６ｎｍになった。図８Ａ～図８Ｃの実験例の比較から明らかなように、第１保護膜３１の膜厚（ｔ１）が第２保護膜の膜厚（ｔ２）より薄いほど、電極被膜性が向上し、高品質の化合物半導体装置１が得られるとの結果が得られた。ここで、図８Ａ～図８Ｃは、図２のｒで示される領域に対応する。 Further, the thickness of the first protective film 31 (t1 in FIG. 1) is thinner than the depth of the recess 40 (d in FIG. 1), and the first protective film 31 is embedded in the recess 40. The upper surface of 31 is lower than the upper surface (upper end) of recess 40. In other words, a portion of the surface of the insulating substrate 10 facing the recess bottom surface 40b is formed by cutting a portion of the insulating substrate 10. ds in FIG. 1 indicates the maximum depth between the etched portion and the uncut portion of the insulating substrate 10. ds is 0 or more, but takes a value larger than 0 in the case of a configuration in which the first protective film 31 is embedded in the recess 40. Such a configuration suppresses hygroscopic expansion of the first protective film 31. Furthermore, even if the first protective film 31 absorbs moisture due to being placed in a humid environment for a long period of time, the space in the recess 40 where the first protective film 31 is not provided functions as a buffer area. , peeling of the first protective film 31 can be prevented, and good insulation can be maintained. Here, the thickness of the second protective film (t2 in FIG. 1) may be greater than the thickness of the first protective film. For example, as shown in FIG. 8A, when the thickness (t2) of the second protective film is twice or more the thickness (t1) of the first protective film 31, the number of cracks (c) in the electrode section 50 is 1. Therefore, the crack depth could be suppressed to 113 nm. For example, as shown in FIG. 8B, if the thickness (t2) of the second protective film is at least one time and less than twice the thickness (t1) of the first protective film 31, cracks in the electrode section 50 ( Although the number of c) increased to 2, the crack depth could be suppressed to 121 nm. On the other hand, as shown in FIG. 8C, for example, when the thickness (t2) of the second protective film is smaller than the thickness (t1) of the first protective film 31, the number of cracks (c) in the electrode section 50 is 2. Therefore, the crack depth was also 316 nm. As is clear from the comparison of the experimental examples in FIGS. 8A to 8C, the thinner the film thickness (t1) of the first protective film 31 is than the film thickness (t2) of the second protective film, the better the electrode coating properties are. The results showed that a high quality compound semiconductor device 1 could be obtained. Here, FIGS. 8A to 8C correspond to the region indicated by r in FIG. 2.

さらに、凹部４０の深さより、第１保護膜３１と第２保護膜３２を足した膜厚（ｔ１＋ｔ２）が薄いように構成されてよい。つまり、凹部４０において、第２保護膜３２も凹部４０内に埋め込まれて、第２保護膜３２の上面が凹部４０の上面より低くなっていてよい。また、図９に示すように、第１保護膜と第２保護膜の総膜厚（ｔ１＋ｔ２）が、絶縁性基板１０の削られた部分と削られていない部分との最大の深さ（ｄｓ）より薄くてよい。つまり、第２保護膜３２の上面が絶縁性基板１０と第１導電型半導体層２１の境界より低くなっているように構成されてよい。 Furthermore, the thickness (t1+t2), which is the sum of the first protective film 31 and the second protective film 32, may be smaller than the depth of the recess 40. That is, in the recess 40 , the second protective film 32 may also be embedded in the recess 40 so that the upper surface of the second protective film 32 is lower than the upper surface of the recess 40 . Further, as shown in FIG. 9, the total film thickness (t1+t2) of the first protective film and the second protective film is the maximum depth (ds ) Thinner and better. That is, the upper surface of the second protective film 32 may be configured to be lower than the boundary between the insulating substrate 10 and the first conductive type semiconductor layer 21.

図３は、実施例３の化合物半導体装置１の断面模式図である。実施例３の化合物半導体装置１は、実施例１及び実施例２の化合物半導体装置１と比較して、第１ワイドバンドギャップ層２２を備えていない。 FIG. 3 is a schematic cross-sectional view of the compound semiconductor device 1 of Example 3. The compound semiconductor device 1 of Example 3 does not include the first wide bandgap layer 22, compared to the compound semiconductor devices 1 of Examples 1 and 2.

図４は、比較例１の化合物半導体装置１の断面模式図である。実施例３の化合物半導体装置１と比較して、比較例１の化合物半導体装置１は凹部４０に第１保護膜３１を備えていない。 FIG. 4 is a schematic cross-sectional view of the compound semiconductor device 1 of Comparative Example 1. Compared to the compound semiconductor device 1 of Example 3, the compound semiconductor device 1 of Comparative Example 1 does not include the first protective film 31 in the recess 40 .

図５は、比較例２の化合物半導体装置１の断面模式図である。実施例３の化合物半導体装置１と比較して、比較例２の化合物半導体装置１は凹部４０だけでなく、全体として第１保護膜３１を備えていない。 FIG. 5 is a schematic cross-sectional view of the compound semiconductor device 1 of Comparative Example 2. Compared to the compound semiconductor device 1 of Example 3, the compound semiconductor device 1 of Comparative Example 2 does not include not only the recess 40 but also the first protective film 31 as a whole.

以下、実施例１～３及び比較例１～２のそれぞれの詳細が説明される。 The details of Examples 1 to 3 and Comparative Examples 1 to 2 will be explained below.

［実施例１］
絶縁性基板１０としてのＧａＡｓ基板上に、ＭＢＥ装置を用いて、第１導電型半導体層２１、第１ワイドバンドギャップ層２２、活性層２３、第２ワイドバンドギャップ層２４、第２導電型半導体層２５、が順次積層された。この積層工程では、第１導電型半導体層２１として、Ｓｎを７×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｎ型ＩｎＳｂ層及びＳｎを７×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｎ型Ａｌ_{０．０９８}Ｉｎ_{０．９０２}Ｓｂ層が形成された。また、第１ワイドバンドギャップ層２２として、Ｓｎを７×１０^１８［ｃｍ^－３］ドーピングした０．０２μｍのｎ型Ａｌ_０．３０Ｉｎ_０．７０Ｓｂ層が形成された。また、活性層２３として、２．０μｍのノンドープのＡｌ_{０．０９８}Ｉｎ_{０．９０２}Ｓｂ層が形成された。また、第２ワイドバンドギャップ層２４として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．０２μｍのｐ型Ａｌ_０．３０Ｉｎ_０．７０Ｓｂ層が形成された。また、第２導電型半導体層２５として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｐ型Ａｌ_{０．０９８}Ｉｎ_{０．９０２}Ｓｂ層が形成された。 [Example 1]
A first conductive type semiconductor layer 21, a first wide bandgap layer 22, an active layer 23, a second wide bandgap layer 24, and a second conductive type semiconductor are formed on a GaAs substrate as the insulating substrate 10 using an MBE apparatus. Layers 25 were laminated in sequence. In this lamination process, as the first conductive type semiconductor layer 21, a 0.5 μm n-type InSb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] and a 0.5 μm n-type InSb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] A .5 μm n-type Al _0.098 In _0.902 Sb layer was formed. Further, as the first wide bandgap layer 22, a 0.02 μm n-type Al _0.30 In _0.70 Sb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] was formed. Further, as the active layer 23, a 2.0 μm non-doped Al _0.098 In _0.902 Sb layer was formed. Further, as the second wide bandgap layer 24, a 0.02 μm p-type Al _0.30 In _0.70 Sb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed. Further, as the second conductive type semiconductor layer 25, a 0.5 μm p-type Al _0.098 In _0.902 Sb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed.

次いで、上記の化合物半導体の積層構造の上にレジストパターンが形成され、エッチングを施すことで、メサ型化合物半導体積層部２０が作製された。さらに複数のメサ型化合物半導体積層部２０のそれぞれが電気的に独立になるように、再びレジストパターンが形成されて、素子分離のためのエッチングを行うことで、凹部４０が形成された。レジストパターンの除去後、全面（ＧａＡｓ基板及びＧａＡｓ基板上に形成されたメサ型化合物半導体積層部２０）にＰＣＶＤを用いて第１保護膜３１として７０ｎｍの酸化シリコン層が形成された。この酸化シリコン層上にＰＣＶＤを用いて第２保護膜３２として２００ｎｍの窒化シリコン層が形成された。第１保護膜３１及び第２保護膜３２の膜密度は、それぞれ２．１８ｇ／ｃｍ^３と２．６１ｇ／ｃｍ^３であった。この２層の保護膜の一部にコンタクトホールが形成され、コンタクトホールを覆うようにチタン（Ｔｉ）、白金（Ｐｔ）及び金（Ａｕ）をこの順に堆積して電極部５０が形成されて、６３個の直列接続された化合物半導体装置１が得られた。得られた化合物半導体装置１は、図２に示した断面模式図のような構造となる。凹部４０の深さが約８００ｎｍであったのに対し、第１保護膜３１の酸化シリコン層の膜厚は７０ｎｍであった。 Next, a resist pattern was formed on the compound semiconductor stacked structure described above, and etching was performed to produce a mesa-type compound semiconductor stacked portion 20. Furthermore, a resist pattern was formed again so that each of the plurality of mesa-type compound semiconductor laminated parts 20 became electrically independent, and etching was performed for element isolation, thereby forming a recess 40. After removing the resist pattern, a 70 nm silicon oxide layer was formed as a first protective film 31 on the entire surface (the GaAs substrate and the mesa compound semiconductor stack 20 formed on the GaAs substrate) using PCVD. A 200 nm silicon nitride layer was formed as a second protective film 32 on this silicon oxide layer using PCVD. The film densities of the first protective film 31 and the second protective film 32 were 2.18 g/cm ³ and 2.61 g/cm ³ , respectively. A contact hole is formed in a part of this two-layer protective film, and titanium (Ti), platinum (Pt), and gold (Au) are deposited in this order so as to cover the contact hole, and an electrode part 50 is formed. Sixty-three series-connected compound semiconductor devices 1 were obtained. The obtained compound semiconductor device 1 has a structure as shown in the schematic cross-sectional view of FIG. While the depth of the recess 40 was approximately 800 nm, the thickness of the silicon oxide layer of the first protective film 31 was 70 nm.

［実施例２］
絶縁性基板１０としてのＧａＡｓ基板上に、ＭＢＥ装置を用いて、第１導電型半導体層２１、第１ワイドバンドギャップ層２２、活性層２３、第２ワイドバンドギャップ層２４、第２導電型半導体層２５、が順次積層された。この積層工程では、第１導電型半導体層２１として、Ｓｎを７×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｎ型ＩｎＳｂ層及びＳｎを７×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｎ型Ａｌ_{０．０６２}Ｉｎ_{０．９３８}Ｓｂ層が形成された。また、第１ワイドバンドギャップ層２２として、Ｓｎを７×１０^１８［ｃｍ^－３］ドーピングした０．０２μｍのｎ型Ａｌ_０．２２Ｉｎ_０．７８Ｓｂ層が形成された。また、活性層２３として、２．０μｍのノンドープのＡｌ_{０．０６２}Ｉｎ_{０．９３８}Ｓｂ層が形成された。また、第２ワイドバンドギャップ層２４として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．０２μｍのｐ型Ａｌ_０．２２Ｉｎ_０．７８Ｓｂ層が形成された。また、第２導電型半導体層２５として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｐ型Ａｌ_{０．０６２}Ｉｎ_{０．９３８}Ｓｂ層が形成された。これらの層以外は、実施例１と同様の方法で化合物半導体装置１が得られた。 [Example 2]
A first conductive type semiconductor layer 21, a first wide bandgap layer 22, an active layer 23, a second wide bandgap layer 24, and a second conductive type semiconductor are formed on a GaAs substrate as the insulating substrate 10 using an MBE apparatus. Layers 25 were laminated in sequence. In this lamination process, as the first conductive type semiconductor layer 21, a 0.5 μm n-type InSb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] and a 0.5 μm n-type InSb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] A .5 μm n-type Al _0.062 In _0.938 Sb layer was formed. Further, as the first wide bandgap layer 22, a 0.02 μm n-type Al _0.22 In _0.78 Sb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] was formed. Further, as the active layer 23, a 2.0 μm non-doped Al _0.062 In _0.938 Sb layer was formed. Further, as the second wide bandgap layer 24, a 0.02 μm p-type Al _0.22 In _0.78 Sb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed. Further, as the second conductive type semiconductor layer 25, a 0.5 μm p-type Al _0.062 In _0.938 Sb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed. A compound semiconductor device 1 was obtained in the same manner as in Example 1 except for these layers.

［実施例３］
活性層２３として、Ｚｎを３×１０^１７［ｃｍ^－３］ドーピングした２．０μｍのＩｎＳｂ層が形成され、第１ワイドバンドギャップ層２２を形成せず、第１保護膜３１の酸化シリコン層の膜厚が１７０ｎｍであるように形成された。これらの違い以外は、実施例１と同様の方法で化合物半導体装置１が得られた。 [Example 3]
As the active layer 23, a 2.0 μm InSb layer doped with Zn at 3×10 ¹⁷ [cm ⁻³ ] is formed, and the first wide bandgap layer 22 is not formed, and the silicon oxide layer of the first protective film 31 is The film was formed to have a film thickness of 170 nm. Compound semiconductor device 1 was obtained in the same manner as in Example 1 except for these differences.

［比較例１］
絶縁性基板１０としてのＧａＡｓ基板上に、ＭＢＥ装置を用いて、第１導電型半導体層２１、活性層２３、第２ワイドバンドギャップ層２４、第２導電型半導体層２５、が順次積層された。この積層工程では、第１導電型半導体層２１として、Ｓｎを７×１０^１８［ｃｍ^－３］ドーピングした１μｍのｎ型ＩｎＳｂ層が形成された。また、活性層２３として、Ｚｎを３×１０^１７［ｃｍ^－３］ドーピングした２．０μｍのＩｎＳｂ層が形成された。また、第２ワイドバンドギャップ層２４として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．０２μｍのｐ型Ａｌ_０．１８Ｉｎ_０．８２Ｓｂ層が形成された。また、第２導電型半導体層２５として、Ｚｎを３×１０^１８［ｃｍ^－３］ドーピングした０．５μｍのｐ型ＩｎＳｂ層が形成された。 [Comparative example 1]
A first conductive type semiconductor layer 21, an active layer 23, a second wide bandgap layer 24, and a second conductive type semiconductor layer 25 were sequentially stacked on a GaAs substrate as an insulating substrate 10 using an MBE apparatus. . In this lamination step, a 1 μm n-type InSb layer doped with Sn at 7×10 ¹⁸ [cm ⁻³ ] was formed as the first conductivity type semiconductor layer 21 . Further, as the active layer 23, a 2.0 μm InSb layer doped with 3×10 ¹⁷ [cm ⁻³ ] of Zn was formed. Further, as the second wide bandgap layer 24, a 0.02 μm p-type Al _0.18 In _0.82 Sb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed. Further, as the second conductivity type semiconductor layer 25, a 0.5 μm p-type InSb layer doped with 3×10 ¹⁸ [cm ⁻³ ] of Zn was formed.

次いで、上記の化合物半導体の積層構造の上にレジストパターンが形成され、エッチングを施すことで、メサ型化合物半導体積層部２０が作製された。さらに複数のメサ型化合物半導体積層部２０のそれぞれが電気的に独立になるように、酸化シリコンのハードマスクが３５０ｎｍの厚さで形成されて、素子分離のためのエッチングが行われた。素子分離のためのエッチングによって、２００ｎｍ程度までエッチングされた酸化シリコンのハードマスクは、そのまま第１保護膜３１となる。その後、全面（ＧａＡｓ基板及びメサ型化合物半導体積層部２０上に形成されている酸化シリコン層）にＰＣＶＤを用いて、第２保護膜３２として窒化シリコン層が２００ｎｍの厚さで形成された。第１保護膜３１及び第２保護膜３２の膜密度は、それぞれ２．２５ｇ／ｃｍ^３と２．３５ｇ／ｃｍ^３であった。この２層の保護膜の一部にコンタクトホールが形成され、コンタクトホールを覆うようにチタン（Ｔｉ）、白金（Ｐｔ）及び金（Ａｕ）をこの順に堆積して電極部５０が形成されて、６３個の直列接続された化合物半導体装置１が得られた。得られた化合物半導体装置１は、図４に示した断面模式図のような構造となり、凹部４０に第１保護膜３１を備えていない。 Next, a resist pattern was formed on the compound semiconductor stacked structure described above, and etching was performed to produce a mesa-type compound semiconductor stacked portion 20. Further, a silicon oxide hard mask was formed with a thickness of 350 nm so that each of the plurality of mesa-type compound semiconductor stacked parts 20 was electrically independent, and etching was performed for element isolation. The silicon oxide hard mask, which has been etched to a thickness of about 200 nm by etching for element isolation, becomes the first protective film 31 as it is. Thereafter, a silicon nitride layer with a thickness of 200 nm was formed as a second protective film 32 on the entire surface (the silicon oxide layer formed on the GaAs substrate and the mesa compound semiconductor stack 20) using PCVD. The film densities of the first protective film 31 and the second protective film 32 were 2.25 g/cm ³ and 2.35 g/cm ³ , respectively. A contact hole is formed in a part of this two-layer protective film, and titanium (Ti), platinum (Pt), and gold (Au) are deposited in this order so as to cover the contact hole, and an electrode part 50 is formed. Sixty-three series-connected compound semiconductor devices 1 were obtained. The obtained compound semiconductor device 1 has a structure as shown in the schematic cross-sectional view shown in FIG. 4, and the recess 40 is not provided with the first protective film 31.

［比較例２］
第１保護膜３１を形成せず、窒化シリコンの第２保護膜３２がメサ型化合物半導体積層部２０の側面と直接接するようにした以外は、比較例１と同様の方法で化合物半導体装置１が得られた。 [Comparative example 2]
The compound semiconductor device 1 was manufactured in the same manner as in Comparative Example 1, except that the first protective film 31 was not formed and the second protective film 32 of silicon nitride was in direct contact with the side surface of the mesa-type compound semiconductor stack 20. Obtained.

＜評価＞
実施例１～３及び比較例１～２で得られた化合物半導体装置１の無バイアス近傍領域における電気抵抗が測定された。化合物半導体装置１の無バイアス近傍領域における電気抵抗は、上記の式（１）における化合物半導体装置１の素子抵抗Ｒ０に対応するため、以下において「Ｒ０」と表記される。 <Evaluation>
The electrical resistance in the non-biased vicinity region of the compound semiconductor devices 1 obtained in Examples 1 to 3 and Comparative Examples 1 to 2 was measured. The electrical resistance in the non-biased vicinity region of the compound semiconductor device 1 corresponds to the element resistance R0 of the compound semiconductor device 1 in the above equation (1), and is therefore expressed as "R0" below.

図６は、実施例１～３及び比較例１～２の測定結果に基づいて、得られた化合物半導体装置１の無バイアス近傍領域における電気抵抗（Ｒ０）を示す。 FIG. 6 shows the electrical resistance (R0) in the non-bias vicinity region of the compound semiconductor device 1 obtained based on the measurement results of Examples 1 to 3 and Comparative Examples 1 to 2.

図６に示すように、実施例１～３の化合物半導体装置１の無バイアス近傍領域における電気抵抗は、比較例１～２に比べて大きい。すなわち、上記の実施形態で説明した化合物半導体装置１の構造を有することによって、ＳＮＲ特性を高めることができることが示された。 As shown in FIG. 6, the electrical resistance in the non-biased vicinity region of the compound semiconductor devices 1 of Examples 1 to 3 is larger than that of Comparative Examples 1 to 2. That is, it was shown that the SNR characteristics can be improved by having the structure of the compound semiconductor device 1 described in the above embodiment.

ここで、本開示における化合物半導体装置１は、主に受光素子であるとして説明されたが、同一の構造で発光素子を作製することができる。同一の構造を有する発光素子としての化合物半導体装置１は、受光素子の場合と同じようにメサ型化合物半導体積層部２０の間のリーク電流抑制効果を奏する。発光素子としての化合物半導体装置１においては、リーク電流抑制によって、活性層２３への電荷注入効率が改善される。すなわち発光効率の高い化合物半導体装置１を実現することができる。 Here, although the compound semiconductor device 1 in the present disclosure has been described as mainly being a light receiving element, a light emitting element can be manufactured with the same structure. The compound semiconductor device 1 as a light-emitting element having the same structure exhibits the effect of suppressing leakage current between the mesa-type compound semiconductor laminated parts 20 in the same way as in the case of a light-receiving element. In the compound semiconductor device 1 as a light emitting element, the efficiency of charge injection into the active layer 23 is improved by suppressing leakage current. That is, it is possible to realize a compound semiconductor device 1 with high luminous efficiency.

１化合物半導体装置
１０絶縁性基板
１０ｂ表面
２０メサ型化合物半導体積層部
２１第１導電型半導体層
２１ａ側面
２２第１ワイドバンドギャップ層
２３活性層
２４第２ワイドバンドギャップ層
２５第２導電型半導体層
３１第１保護膜
３２第２保護膜
４０凹部
４０ａ凹部側面
４０ｂ凹部底面
５０電極部 1 Compound semiconductor device 10 Insulating substrate 10b Surface 20 Mesa-type compound semiconductor stack 21 First conductivity type semiconductor layer 21a Side surface 22 First wide bandgap layer 23 Active layer 24 Second wide bandgap layer 25 Second conductivity type semiconductor layer 31 First protective film 32 Second protective film 40 Recess 40a Side surface of recess 40b Bottom of recess 50 Electrode portion

Claims

an insulating substrate;
A first compound semiconductor layer having a first conductivity type, an active layer made of a compound semiconductor material, and a second compound semiconductor layer having a second conductivity type formed on one main surface of the insulating substrate. and a plurality of mesa-type compound semiconductor stacked parts stacked in this order,
a first protective film formed in direct contact with a side surface of the mesa-type compound semiconductor stack;
a second protective film formed on the first protective film and made of a material having a higher film density than the first protective film; and a recessed portion at least partially facing a part of the side surface of the first compound semiconductor layer. a recess separating the plurality of mesa-type compound semiconductor stacked parts, the recess having side surfaces and a recess bottom surface at least partially facing a part of the surface of the insulating substrate on the first compound semiconductor layer side; Prepare,
A compound semiconductor device, wherein a side surface of the recess and a bottom surface of the recess are covered with the first protective film and the second protective film.

The compound semiconductor device according to claim 1, wherein the active layer contains at least a group III element.

3. The compound semiconductor device according to claim 1, wherein the active layer has a carrier concentration of 4.1×10 ¹⁶ cm ⁻³ or less at 300K.

3. The compound semiconductor device according to claim 1, wherein the active layer contains at least In and Sb or As.

3. The compound semiconductor device according to claim 1, wherein the ratio of Al composition to all Group III elements in the active layer is n [%] (0≦n<18).

3. The compound semiconductor device according to claim 1, wherein the ratio of Al composition to all group III elements in the active layer is n [%] (0≦n<9.8).

3 . The compound semiconductor device according to claim 1 , wherein the first protective film is made of a material having a film density of less than 2.25 g/cm ³ .

3. The compound semiconductor device according to claim 1, wherein the first protective film is silicon oxide.

3. The compound semiconductor device according to claim 1, wherein the second protective film is silicon nitride.

3. The compound semiconductor device according to claim 1, wherein the second protective film has a larger thickness than the first protective film.

11. The compound semiconductor device according to claim 10, wherein the second protective film has a thickness that is at least twice the thickness of the first protective film.

3. The compound semiconductor device according to claim 1, wherein the first protective film has a thickness thinner than the depth of the recess.

3. The compound semiconductor device according to claim 1, wherein the total thickness of the first protective film and the second protective film is thinner than the depth of the recess.

3. The compound semiconductor device according to claim 1, wherein a part of the surface of the insulating substrate facing the bottom surface of the recess is formed by cutting a part of the insulating substrate.

15. The compound semiconductor device according to claim 14, wherein the total thickness of the first protective film and the second protective film is thinner than the maximum depth of the etched portion and the unscraped portion of the insulating substrate.

3. The compound semiconductor device according to claim 1, wherein the other main surface of the insulating substrate is a light entrance surface or a light exit surface.