JP2023176661A - Method for controlling fixed charge, method for manufacturing thin film transistor, and thin film transistor - Google Patents
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Abstract
Description
本発明は、固定電荷制御方法、薄膜トランジスタの製造方法及び薄膜トランジスタに関するものである。 The present invention relates to a fixed charge control method, a thin film transistor manufacturing method, and a thin film transistor.
近年、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている。 In recent years, thin film transistors (TFTs) using oxide semiconductors such as In-Ga-Zn-O (IGZO) as channel layers have been actively developed.
このような薄膜トランジスタとして、例えば特許文献１には、チャネル層に接触するゲート絶縁層やチャネル保護層を構成する絶縁膜として、膜密度が小さい（２．７０～２．７９ｇ／ｃｍ３）酸化アルミニウムを用いるものが開示されている。この薄膜トランジスタでは、このような膜密度が小さい酸化アルミニウムを絶縁膜とすることで、絶縁膜の負の固定電荷密度を大きくでき、これにより薄膜トランジスタの閾値電圧を正方向へシフトさせ、信頼性を向上できることが記載されている。 For such a thin film transistor, for example, Patent Document 1 discloses that aluminum oxide with a low film density (2.70 to 2.79 g/cm 3 ) is used as an insulating film constituting a gate insulating layer and a channel protective layer in contact with a channel layer. has been disclosed. In this thin film transistor, by using aluminum oxide, which has a low film density, as the insulating film, the negative fixed charge density of the insulating film can be increased, which shifts the threshold voltage of the thin film transistor in the positive direction and improves reliability. It describes what you can do.
しかしながら特許文献１に開示される薄膜トランジスタでは、膜密度を小さくすることにより、言い換えれば膜質を悪化させることにより必要な固定電荷を発現させるようにしているので、リーク電流の増大や環境変化による信頼性低下の恐れがある。 However, in the thin film transistor disclosed in Patent Document 1, the necessary fixed charge is developed by reducing the film density, or in other words, by deteriorating the film quality. There is a risk of decline.
本発明はこのような問題に鑑みてなされたものであり、半導体デバイスに用いられる絶縁膜内に、膜質の低下を抑えながら必要な固定電荷を効率よく生成することを主たる課題とするものである。 The present invention has been made in view of these problems, and its main objective is to efficiently generate necessary fixed charges within an insulating film used in semiconductor devices while suppressing deterioration of film quality. .
上記課題を解決すべく鋭意検討した結果、本発明者らは、イオン注入を行うことで膜内に生成される原子衝突による欠陥が、注入イオンの分布よりも浅い領域に分布することに着目して本発明に想到した。 As a result of intensive study to solve the above problem, the present inventors noticed that defects caused by atomic collisions generated in the film by ion implantation are distributed in a shallower region than the distribution of the implanted ions. Thus, the present invention was conceived.
すなわち本発明に係る固定電荷制御方法は、半導体デバイスに用いられる絶縁膜内の固定電荷を制御する方法であって、前記絶縁膜の表面に金属膜を形成し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させることを特徴とする。 That is, the fixed charge control method according to the present invention is a method for controlling fixed charges in an insulating film used in a semiconductor device, in which a metal film is formed on the surface of the insulating film, and the insulating film is connected to the insulating film through the metal film. The method is characterized in that a fixed charge is developed in the insulating film by implanting ions into the film.
このような構成であれば、金属膜を介して絶縁膜にイオン注入するようにしているので、イオン注入により生成される欠陥の全てを絶縁膜に分布させることなく金属膜内にも分布させることができ、絶縁膜内における欠陥による膜質の低下を小さくできる。そしてイオン注入を行う際の金属膜の厚みやイオンの飛程を調整することで、絶縁膜内における固定電荷密度を容易に調整することができる。例えば、金属膜を薄くしたり、イオンの注入深さを大きくして、欠陥の多くを金属膜内に分布させるようにすることで、絶縁膜内に負の固定電荷を効率よく発現させることができる。一方で、金属膜を薄くしたりイオンの注入深さを大きくして、絶縁膜内に形成される欠陥の分布を大きくすることで、正の固定電荷を効率よく発現することもできる。しかも、絶縁膜の全体の膜質を変化させるのではなく、イオン注入により表層部分だけの膜質を変化させるようにしているので、絶縁膜の本来の絶縁特性をほぼ維持した状態で、部分的な機能の付加を行うことができる。 With this configuration, since ions are implanted into the insulating film through the metal film, all the defects generated by ion implantation can be distributed within the metal film instead of being distributed in the insulating film. This makes it possible to reduce the deterioration in film quality due to defects within the insulating film. By adjusting the thickness of the metal film and the range of ions during ion implantation, the fixed charge density within the insulating film can be easily adjusted. For example, by making the metal film thinner or increasing the depth of ion implantation so that most of the defects are distributed within the metal film, it is possible to efficiently generate negative fixed charges within the insulating film. can. On the other hand, positive fixed charges can also be efficiently expressed by making the metal film thinner or increasing the depth of ion implantation to increase the distribution of defects formed in the insulating film. Moreover, rather than changing the overall film quality of the insulating film, ion implantation is used to change the film quality of only the surface layer, so the original insulating properties of the insulating film are largely maintained, while partial functionality is reduced. can be added.
前記固定電荷制御方法では、前記金属膜の厚みが前記イオン注入によるイオンの平均飛程と略同一であり、かつ前記金属膜の厚みと前記絶縁膜の厚みの和が、前記イオン注入によるイオンの平均飛程とその標準偏差の和よりも大きいのが好ましい。
このようにすれば、金属膜の厚みとイオンの平均飛程とを略同一にすることで、注入イオンの多くを下層の絶縁膜内に注入させる一方で、原子衝突により生成される欠陥の多くを上層の金属膜内に留まらせることができるので、絶縁膜内に負の固定電荷を効率よく生成できる。また、金属膜の厚みと絶縁膜の厚みの和を、イオンの平均飛程とその標準偏差の和よりも大きくしているので、絶縁膜の全体を通過する注入イオンの分布を少なくでき、絶縁膜の裏面に接する材料に対する影響を小さくできる。
In the fixed charge control method, the thickness of the metal film is approximately the same as the average range of ions caused by the ion implantation, and the sum of the thickness of the metal film and the thickness of the insulating film is the same as the average range of ions caused by the ion implantation. It is preferably larger than the sum of the average range and its standard deviation.
In this way, by making the thickness of the metal film and the average range of ions approximately the same, most of the implanted ions can be injected into the underlying insulating film, while many of the defects generated by atomic collisions can be injected into the underlying insulating film. can remain in the upper metal film, so negative fixed charges can be efficiently generated in the insulating film. In addition, since the sum of the thickness of the metal film and the thickness of the insulating film is made larger than the sum of the average range of ions and its standard deviation, the distribution of implanted ions passing through the entire insulating film can be reduced. The effect on the material in contact with the back side of the membrane can be reduced.
前記固定電荷制御方法の効果を顕著に奏する前記絶縁膜の具体的態様として、酸化膜、窒化膜又は酸窒化膜を含んで構成されるものが挙げられる。 Specific embodiments of the insulating film that significantly exhibits the effects of the fixed charge control method include those that include an oxide film, a nitride film, or an oxynitride film.
前記固定電荷制御方法の効果を顕著に奏する前記金属膜の具体的態様としては、アルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されるものが挙げられる。 Specific embodiments of the metal film that significantly exhibits the effects of the fixed charge control method include those made of aluminum, aluminum alloy, molybdenum, molybdenum alloy, titanium, or titanium alloy.
前記固定電荷制御方法の効果を顕著に奏する前記イオン注入で注入するイオン種の具体的態様としては、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、又はＡｒ等の希ガスイオンから選択される１種以上があげられる。 Specific embodiments of the ion species to be implanted in the ion implantation that significantly exhibit the effects of the fixed charge control method include atomic ions such as O, N, and C, molecular ions such as O 2 , N 2 , and C 2 , or One or more types selected from rare gas ions such as Ar can be mentioned.
また本発明の薄膜トランジスタの製造方法は、トップゲート型の薄膜トランジスタの製造方法であって、絶縁性の基板の表面に酸化物半導体材料からなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の表面にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の表面に金属材料からなる第１ゲート電極層を形成する第１ゲート電極形成工程と、前記第１ゲート電極層を介して前記ゲート絶縁層にイオン注入を行う第１イオン注入工程と、を含むことを特徴とする。 Further, the method for manufacturing a thin film transistor of the present invention is a method for manufacturing a top gate type thin film transistor, which includes a channel layer forming step of forming a channel layer made of an oxide semiconductor material on the surface of an insulating substrate; a gate insulating layer forming step of forming a gate insulating layer on the surface; a first gate electrode forming step of forming a first gate electrode layer made of a metal material on the surface of the gate insulating layer; and a first ion implantation step of implanting ions into the gate insulating layer.
このような薄膜トランジスタの製造方法であれば、前記した固定電荷制御方法と同様の作用効果を奏することができる。すなわち、例えば金属材料から構成される第１ゲート電極層を介してゲート絶縁層にイオン注入を行うことで、上層の第１ゲート電極層内にイオン注入による欠陥を留めつつ、ゲート絶縁層内における第１ゲート電極層との界面近傍に注入イオンを多く分布させ、必要な固定電荷を発現させることができる。これにより固定電荷による電気的な特性制御が可能になり、高移動度で且つ正の閾値電圧での動作が容易な薄膜トランジスタを製造することができる。 Such a thin film transistor manufacturing method can provide the same effects as the fixed charge control method described above. That is, by implanting ions into the gate insulating layer through the first gate electrode layer made of a metal material, for example, defects in the gate insulating layer can be fixed while preventing defects caused by ion implantation in the first gate electrode layer in the upper layer. By distributing many implanted ions near the interface with the first gate electrode layer, necessary fixed charges can be developed. This makes it possible to control electrical characteristics using fixed charges, and it is possible to manufacture a thin film transistor that has high mobility and can easily operate at a positive threshold voltage.
また前記薄膜トランジスタの製造方法は、前記第１イオン注入工程の後、前記第１ゲート電極層の表面に、前記第１ゲート電極層よりも厚みが大きい金属材料からなる第２ゲート電極層を形成する第２ゲート電極形成工程を更に含むのが好ましい。
第１イオン注入工程においてイオンを通過させる第１ゲート電極は、その厚みをイオンの飛程と同程度に薄くする必要がある。第１イオン注入工程後に、より厚みが大きい第２ゲート電極を形成することで、ゲート電極としての機能を確実に発揮させることができる。
Further, in the method for manufacturing a thin film transistor, after the first ion implantation step, a second gate electrode layer made of a metal material and having a thickness greater than that of the first gate electrode layer is formed on the surface of the first gate electrode layer. Preferably, the method further includes a step of forming a second gate electrode.
The thickness of the first gate electrode through which ions pass in the first ion implantation step must be made as thin as the range of the ions. By forming a thicker second gate electrode after the first ion implantation step, it is possible to reliably perform the function as a gate electrode.
また前記薄膜トランジスタの製造方法は、前記第２ゲート電極の表面にパターニングしたレジストを積層した後、前記第１ゲート電極及び前記第２ゲート電極をエッチングによりパターニングするエッチング工程を更に含み、当該エッチング工程において、イオン注入が行われた前記ゲート絶縁層の表層の一部を除去するのが好ましい。
第１イオン注入工程後のゲート絶縁層内の上層部において、ゲート電極よりも層方向の外側の領域は、最終的な薄膜トランジスタの構造でソース電極及びドレイン電極に繋がる領域となる。そのため、イオン注入が行われたゲート絶縁層の表層の一部を除去することで、ゲート絶縁層を介してゲート電極とソース電極及びドレイン電極との間で電流のリークが生じることを防止できる。
The method for manufacturing a thin film transistor further includes an etching step of laminating a patterned resist on the surface of the second gate electrode, and then patterning the first gate electrode and the second gate electrode by etching, and in the etching step, It is preferable to remove a part of the surface layer of the gate insulating layer into which ions have been implanted.
In the upper layer portion of the gate insulating layer after the first ion implantation step, the region outside the gate electrode in the layer direction becomes a region connected to the source electrode and the drain electrode in the final thin film transistor structure. Therefore, by removing a portion of the surface layer of the gate insulating layer into which ions have been implanted, it is possible to prevent current leakage between the gate electrode and the source and drain electrodes via the gate insulating layer.
前記エッチング工程の後、パターニングされた前記第１ゲート電極層、前記第２ゲート電極層及び前記レジストをマスクにして、前記ゲート絶縁層を介して前記チャネル層にイオン注入を行う第２イオン注入工程を更に含むのが好ましい。
これにより最終的な薄膜トランジスタをセルフアライン構造にでき、第１ゲート電極層及び第２ゲート電極層と、チャネル層にイオン注入をすることで形成されるソース領域及びドレイン領域との間の寄生容量を小さくできるとともに、基板面内での寄生容量のバラツキを抑えられるため、高速スイッチングを可能とすることができる。
After the etching step, a second ion implantation step of implanting ions into the channel layer through the gate insulating layer using the patterned first gate electrode layer, second gate electrode layer, and resist as masks. It is preferable to further include.
This allows the final thin film transistor to have a self-aligned structure, reducing the parasitic capacitance between the first and second gate electrode layers and the source and drain regions formed by ion implantation into the channel layer. Since it can be made small and variations in parasitic capacitance within the substrate plane can be suppressed, high-speed switching can be achieved.
ゲート絶縁層の固定電荷をより小さくするには、前記第１イオン注入工程後に熱処理を行うのが好ましい。 In order to further reduce the fixed charge of the gate insulating layer, it is preferable to perform heat treatment after the first ion implantation step.
また本発明の薄膜トランジスタは、基板上に、酸化物半導体から成るチャネル層と、ゲート絶縁層と、ゲート電極層とがこの順に積層されたトップゲート型のものであって、前記ゲート絶縁層における前記ゲート電極との界面近傍に、イオン注入により添加された元素が分布していることを特徴とする。
このような薄膜トランジスタであれば、上記した固定電荷制御方法及び薄膜トランジスタの製造方法と同様の作用効果を奏することができる。
Further, the thin film transistor of the present invention is a top gate type thin film transistor in which a channel layer made of an oxide semiconductor, a gate insulating layer, and a gate electrode layer are laminated in this order on a substrate, and wherein A feature is that elements added by ion implantation are distributed near the interface with the gate electrode.
Such a thin film transistor can provide the same effects as the fixed charge control method and thin film transistor manufacturing method described above.
このように構成した本発明によれば、半導体デバイスに用いられる絶縁膜内に、膜質の低下を抑えながら必要な固定電荷を効率よく生成することができる。 According to the present invention configured in this manner, necessary fixed charges can be efficiently generated in an insulating film used in a semiconductor device while suppressing deterioration in film quality.
以下に、本発明の固定電荷制御方法を利用して製造した薄膜トランジスタ１及びその製造方法の一実施形態について説明する。 An embodiment of a thin film transistor 1 manufactured using the fixed charge control method of the present invention and a method of manufacturing the same will be described below.
＜１．薄膜トランジスタ＞
本実施形態の薄膜トランジスタ１は所謂トップゲート型のＴＦＴであり、酸化物半導体をチャネルに用いたものである。具体的には図１に示すように、基板２と、チャネル層（活性層）３と、ゲート絶縁層（特許請求の範囲の絶縁膜に相当）４と、ゲート電極層５と、絶縁層６と、ソース電極７及びドレイン電極８とを有しており、基板２側からこの順に形成されている。以下、各部について詳述する。
<1. Thin film transistor>
The thin film transistor 1 of this embodiment is a so-called top-gate TFT, and uses an oxide semiconductor for the channel. Specifically, as shown in FIG. 1, a substrate 2, a channel layer (active layer) 3, a gate insulating layer (corresponding to the insulating film in the claims) 4, a gate electrode layer 5, and an insulating layer 6 , a source electrode 7 and a drain electrode 8, which are formed in this order from the substrate 2 side. Each part will be explained in detail below.
（１）基板
基板２は光を透過できるような任意の材料から構成されており、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等のプラスチック（合成樹脂）やガラス等によって構成されてよい。
(1) Substrate The substrate 2 is made of any material that can transmit light, such as polyethylene terephthalate (PET), polyethylene phthalate (PEN), polyether sulfone (PES), acrylic, polyimide, etc. It may be made of plastic (synthetic resin), glass, or the like.
（２）チャネル層
チャネル層３は、ゲート電圧の印加により、ソース電極７とドレイン電極８間にチャネルを形成し、電流を通過させるものである。チャネル層３は、酸化物半導体からなり、例えばＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌ、Ｔｉ等から選択される少なくとも１種の元素の酸化物を主成分として含んでいる。チャネル層３を構成する材料の具体例としては、例えば、Ｉｎ２Ｏ３を主構成要素とする酸化物材料、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）、Ｉｎ－Ａｌ－Ｍｇ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ又はＩｎ－Ｈｆ－Ｚｎ－Ｏ等が挙げられる。このチャネル層３は例えば非晶質（アモルファス）の酸化物半導体膜により構成されている。本実施形態のチャネル層３は単層構造であるが、これに限らず、組成や結晶性が互いに異なる複数の層を重ねて構成した積層構造であってもよい。
(2) Channel layer The channel layer 3 forms a channel between the source electrode 7 and the drain electrode 8 by applying a gate voltage, and allows current to pass therethrough. The channel layer 3 is made of an oxide semiconductor, and contains as a main component an oxide of at least one element selected from, for example, In, Ga, Zn, Sn, Al, and Ti. Specific examples of the material constituting the channel layer 3 include, for example, an oxide material containing In 2 O 3 as a main component, In-Ga-Zn-O (IGZO), In-Al-Mg-O, In- Examples include Al-Zn-O and In-Hf-Zn-O. This channel layer 3 is made of, for example, an amorphous oxide semiconductor film. Although the channel layer 3 of this embodiment has a single layer structure, it is not limited to this, and may have a laminated structure formed by stacking a plurality of layers having mutually different compositions and crystallinities.
このチャネル層３は、基板２の表面の一部を覆うように形成されている。そして基板２の表面には、チャネル層３を両側から挟むとともに、チャネル層３に電気的に接続するようにして、ソース領域層Ｓとドレイン領域層Ｄとが形成されている。このソース領域層Ｓとドレイン領域層Ｄは、積層方向に沿って形成されたコンタクトホールＨを介して、ソース電極７とドレイン電極８にそれぞれ電気的に接続されている。なおコンタクトホールＨには、例えばモリブデン等の金属が充填されている。 This channel layer 3 is formed to cover a part of the surface of the substrate 2. A source region layer S and a drain region layer D are formed on the surface of the substrate 2 so as to sandwich the channel layer 3 from both sides and to be electrically connected to the channel layer 3. The source region layer S and the drain region layer D are electrically connected to the source electrode 7 and the drain electrode 8, respectively, via contact holes H formed along the stacking direction. Note that the contact hole H is filled with a metal such as molybdenum.
（３）ゲート絶縁層
ゲート絶縁層４は、チャネル層３、ソース領域層Ｓ及びドレイン領域層Ｄの表面を覆うように形成されている。このゲート絶縁層４は、高い絶縁性を有する酸化膜、窒化膜、酸窒化膜等の任意の絶縁材料から構成されている。ゲート絶縁層４は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、Ｈｆ２等から選択される１つ以上の酸化物を含む絶縁膜であってよい。ゲート絶縁層４は、これらの導電性膜を単層構造又は２層以上の積層構造としたものであってよい。
(3) Gate Insulating Layer The gate insulating layer 4 is formed to cover the surfaces of the channel layer 3, source region layer S, and drain region layer D. This gate insulating layer 4 is made of an arbitrary insulating material such as an oxide film, nitride film, or oxynitride film having high insulating properties. The gate insulating layer 4 is an insulating film containing one or more oxides selected from, for example, SiO x , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , Hf 2 , etc. It's fine. The gate insulating layer 4 may have a single layer structure or a laminated structure of two or more layers of these conductive films.
（４）ゲート電極層
ゲート電極層５は、薄膜トランジスタ１に印加されるゲート電圧によってチャネル層３中のキャリア密度を制御するものである。ゲート電極層５は、ゲート絶縁層４の表面において、チャネル層３の真上に位置するように形成されている。より具体的にゲート電極層５は、層内方向（積層方向に直交する方向）に沿ったその両端面の位置が、チャネル層３の両端面の位置と揃うようにして形成されている。このゲート電極層５は、高い導電性を有する任意の金属材料から構成されており、例えばＳｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ等から選択される１種以上の金属から構成されてよく、Ａｌ合金、Ａｇ合金、Ｍｏ合金、Ｔｉ合金等の合金により構成されてよい。
(4) Gate Electrode Layer The gate electrode layer 5 controls the carrier density in the channel layer 3 by the gate voltage applied to the thin film transistor 1. Gate electrode layer 5 is formed on the surface of gate insulating layer 4 so as to be located directly above channel layer 3 . More specifically, the gate electrode layer 5 is formed such that the positions of both end faces along the intralayer direction (direction perpendicular to the stacking direction) are aligned with the positions of both end faces of the channel layer 3 . This gate electrode layer 5 is made of any metal material having high conductivity, for example, one or more metals selected from Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag, etc. It may be composed of an alloy such as an Al alloy, an Ag alloy, a Mo alloy, or a Ti alloy.
本実施形態のゲート電極層５は、厚みが異なる２層以上の積層構造から構成されており、ゲート絶縁層４側から順に、第１ゲート電極層（特許請求の範囲の金属膜に相当）５１と、第１ゲート電極層５１よりも厚みが大きい第２ゲート電極層５２とを備えている。なお第１ゲート電極層５１と第２ゲート電極層５２は、同じ金属材料により構成されてもよく、互いに異なる金属材料により構成されてもよい。 The gate electrode layer 5 of this embodiment has a laminated structure of two or more layers having different thicknesses, and in order from the gate insulating layer 4 side, a first gate electrode layer (corresponding to a metal film in the claims) 51 and a second gate electrode layer 52 that is thicker than the first gate electrode layer 51. Note that the first gate electrode layer 51 and the second gate electrode layer 52 may be made of the same metal material, or may be made of different metal materials.
（５）絶縁層
絶縁層６は、ゲート電極層５と、ソース電極７及びドレイン電極８との間を絶縁するものであり、例えばフッ素を含有するシリコン酸化膜などにより構成される。絶縁層６は、ゲート電極層５の全面（上面及び側面）と、ゲート絶縁層４の表面を覆うように形成されている。
(5) Insulating layer The insulating layer 6 insulates the gate electrode layer 5 from the source electrode 7 and drain electrode 8, and is made of, for example, a silicon oxide film containing fluorine. The insulating layer 6 is formed to cover the entire surface (upper surface and side surfaces) of the gate electrode layer 5 and the surface of the gate insulating layer 4.
（６）ソース電極、ドレイン電極
ソース電極７及びドレイン電極８は、チャネル層３の表面を部分的に覆うように、互いに離間して形成されている。ソース電極７及びドレイン電極８は、ゲート電極層５と同様に、電極として機能するように高い導電性を有する材料から構成されている。ソース電極７及びドレイン電極８は、単一の材料からなる単層構造でよく、互いに異なる材料からなる複数の層を重ねた積層構造であってもよい。ソース電極７及びドレイン電極８は、絶縁層６及びゲート絶縁層４を積層方向に沿って貫通するコンタクトホールＨを介して、ソース領域層Ｓ及びドレイン領域層Ｄにそれぞれ電気的に接続されている。
(6) Source Electrode, Drain Electrode The source electrode 7 and the drain electrode 8 are formed apart from each other so as to partially cover the surface of the channel layer 3. Like the gate electrode layer 5, the source electrode 7 and the drain electrode 8 are made of a material having high conductivity so as to function as electrodes. The source electrode 7 and the drain electrode 8 may have a single layer structure made of a single material, or may have a laminated structure made of a plurality of layers made of different materials. The source electrode 7 and the drain electrode 8 are electrically connected to the source region layer S and the drain region layer D, respectively, via a contact hole H that penetrates the insulating layer 6 and the gate insulating layer 4 along the stacking direction. .
（７）ゲート絶縁層内の固定電荷
そして本実施形態の薄膜トランジスタ１では、ゲート絶縁層４内におけるゲート電極層５との界面近傍に、イオン注入を行うことにより形成された（発現された）負の固定電荷が存在している。
(7) Fixed charge in the gate insulating layer In the thin film transistor 1 of this embodiment, a negative charge is formed (expressed) in the gate insulating layer 4 near the interface with the gate electrode layer 5 by ion implantation. There is a fixed charge of .
本実施形態の薄膜トランジスタ１では、第１ゲート電極層５１の厚みｄＭと、ゲート絶縁層４の厚みｄｉと、注入イオン（例えば、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、Ａｒ等の希ガスイオン）の平均飛程Ｒｐと、その標準偏差ΔＲｐとの関係を調整することで、注入イオン（例えば、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、Ａｒ等の希ガスイオン）の多くをゲート絶縁層４内に留めつつ、ゲート絶縁層４内におけるイオン注入による格子欠陥が少なくなるようにしている。具体的に本実施形態の薄膜トランジスタ１では、以下の条件（Ａ）及び（Ｂ）の両方を満たすように構成されている。
（Ａ）第１ゲート電極層５１の厚みｄＭとイオン注入によるイオンの平均飛程Ｒｐとが略同一（ｄＭ≒Ｒｐ）
（Ｂ）第１ゲート電極層５１の厚みｄＭとゲート絶縁層４の厚みｄｉの和が、イオン注入によるイオンの平均飛程Ｒｐとその標準偏差ΔＲｐの和よりも大きい（ｄＭ＋ｄｉ＞Ｒｐ＋ΔＲｐ）
なお、イオンの平均飛程Ｒｐとは、イオン注入されたイオンが膜中で深さ方向（積層方向）に分布する確率分布の最大値の深さ位置であり、またこの場合の標準偏差ΔＲｐは、同分布の奥側（層内方向側）への拡がりを示す指標である。
In the thin film transistor 1 of this embodiment, the thickness d M of the first gate electrode layer 51, the thickness d i of the gate insulating layer 4, and the implanted ions (for example, atomic ions such as O, N, and C, O 2 , N 2 By adjusting the relationship between the average range R p of molecular ions such as , C2 , rare gas ions such as Ar, and its standard deviation ΔR p , it is possible to ions, molecular ions such as O 2 , N 2 , and C 2 , and rare gas ions such as Ar) are retained within the gate insulating layer 4 while lattice defects due to ion implantation within the gate insulating layer 4 are reduced. ing. Specifically, the thin film transistor 1 of this embodiment is configured to satisfy both conditions (A) and (B) below.
(A) The thickness d M of the first gate electrode layer 51 and the average range R p of ions due to ion implantation are approximately the same (d M ≒ R p )
(B) The sum of the thickness d M of the first gate electrode layer 51 and the thickness d i of the gate insulating layer 4 is larger than the sum of the average range R p of ions by ion implantation and its standard deviation ΔR p (d M +d i > R p +ΔR p )
Note that the average range of ions R p is the depth position of the maximum value of the probability distribution in which implanted ions are distributed in the depth direction (stacking direction) in the film, and the standard deviation ΔR in this case p is an index indicating the spread of the same distribution toward the inner side (intralayer direction side).
そして第１ゲート電極層５１とゲート絶縁層４のいずれも、その層内にはイオン注入による注入イオンと、イオン注入による欠陥とが分布して形成されている。図２に示すように、注入イオンは、第１ゲート電極層５１とゲート絶縁層４との界面近傍において分布密度が最大となり、また第１ゲート電極層５１よりもゲート絶縁層４に多く分布している。一方でイオン注入による欠陥は、第１ゲート電極層５１内で分布密度が最大となり、またゲート絶縁層４よりも第１ゲート電極層５１に多く分布している。なお、第１ゲート電極層５１上に形成された第２ゲート電極層５２には、イオン注入による注入イオンと格子欠陥は形成されていない。 In both the first gate electrode layer 51 and the gate insulating layer 4, ions implanted by ion implantation and defects caused by ion implantation are distributed in the layers. As shown in FIG. 2, the implanted ions have a maximum distribution density near the interface between the first gate electrode layer 51 and the gate insulating layer 4, and are distributed more in the gate insulating layer 4 than in the first gate electrode layer 51. ing. On the other hand, defects caused by ion implantation have a maximum distribution density within the first gate electrode layer 51, and are distributed more in the first gate electrode layer 51 than in the gate insulating layer 4. Note that implanted ions and lattice defects are not formed in the second gate electrode layer 52 formed on the first gate electrode layer 51 by ion implantation.
また元素の分布の観点から言うと、本実施形態の薄膜トランジスタ１では、ゲート絶縁層４における第１ゲート電極層５１との界面近傍にイオン注入により添加された元素が分布している。さらには第１ゲート電極層５１におけるゲート絶縁層４との界面近傍にもイオン注入により添加された元素が分布している。 From the viewpoint of element distribution, in the thin film transistor 1 of this embodiment, elements added by ion implantation are distributed in the gate insulating layer 4 near the interface with the first gate electrode layer 51. Furthermore, elements added by ion implantation are also distributed near the interface with the gate insulating layer 4 in the first gate electrode layer 51.
＜２．薄膜トランジスタの製造方法＞
次に、上述した構造の薄膜トランジスタ１の製造方法を、図３を参照して説明する。本実施形態の薄膜トランジスタ１の製造方法は、チャネル層形成工程と、ゲート絶縁層形成工程と、ゲート電極形成工程と、ソース領域／ドレイン領域形成工程と、絶縁層形成工程と、ソース電極／ドレイン電極形成工程とを含んでいる。以下、各工程について説明する。
<2. Manufacturing method of thin film transistor>
Next, a method for manufacturing the thin film transistor 1 having the above-described structure will be described with reference to FIG. The manufacturing method of the thin film transistor 1 of this embodiment includes a channel layer forming step, a gate insulating layer forming step, a gate electrode forming step, a source region/drain region forming step, an insulating layer forming step, and a source/drain electrode forming step. A forming step is included. Each step will be explained below.
（１）チャネル層形成工程
まず、基板２上にチャネル層３を形成する。このチャネル層３は、既知の方法により形成してよい。例えばプラズマを用いて、ＩｎＧａＺｎＯ等の導電性酸化物焼結体をターゲットとしてスパッタリングすることにより、基板２の全面を覆うようにチャネル層３を形成してよい。なおこれに限らず、他の方法により、酸化物半導体からなるチャネル層３を形成してもよい。
(1) Channel layer forming step First, the channel layer 3 is formed on the substrate 2. This channel layer 3 may be formed by a known method. For example, the channel layer 3 may be formed so as to cover the entire surface of the substrate 2 by sputtering a conductive oxide sintered body such as InGaZnO as a target using plasma. Note that the method is not limited to this, and the channel layer 3 made of an oxide semiconductor may be formed by other methods.
（２）ゲート絶縁層形成工程
次に、酸化膜、窒化膜、酸窒化膜等の任意の絶縁材料から構成されるゲート絶縁層４をチャネル層３上に形成する。ここでは、例えばプラズマＣＶＤ法等の既知の方法により、チャネル層３の全面を覆うようにゲート絶縁層４を形成する。
(2) Gate insulating layer forming step Next, a gate insulating layer 4 made of an arbitrary insulating material such as an oxide film, a nitride film, an oxynitride film, etc. is formed on the channel layer 3. Here, the gate insulating layer 4 is formed to cover the entire surface of the channel layer 3 by a known method such as a plasma CVD method.
（３）ゲート電極形成工程
次にゲート絶縁層４上にゲート電極層５を形成する。この工程は、第1ゲート電極形成工程と、第１イオン注入工程と、第２ゲート電極形成工程とを順に含む。
(3) Gate electrode formation step Next, a gate electrode layer 5 is formed on the gate insulating layer 4. This step includes, in order, a first gate electrode forming step, a first ion implantation step, and a second gate electrode forming step.
（３－１）第１ゲート電極形成工程
まずゲート絶縁層４の上に、真空蒸着法等の既知の方法により、金属又は合金等の金属材料からなる第１ゲート電極層５１を形成する。第１ゲート電極層５１は、ゲート絶縁層４の全面を覆うように形成されてよい。ここで、形成する第１ゲート電極層５１の厚みは、上記した条件（Ａ）ｄＭ≒Ｒｐ、及び条件（Ｂ）ｄＭ＋ｄｉ＞Ｒｐ＋ΔＲｐを満たすようにする。
(3-1) First gate electrode forming step First, the first gate electrode layer 51 made of a metal material such as a metal or an alloy is formed on the gate insulating layer 4 by a known method such as a vacuum evaporation method. The first gate electrode layer 51 may be formed to cover the entire surface of the gate insulating layer 4. Here, the thickness of the first gate electrode layer 51 to be formed is set to satisfy the above-described condition (A) d M ≈R p and condition (B) d M +d i >R p +ΔR p .
（３－２）第１イオン注入工程
次に、図３の（ａ）に示すように、形成した第１ゲート電極層５１を介してゲート絶縁層４に対してイオン注入を行う。イオン注入は既知のイオン注入法により行ってよい。このイオン注入工程は、積層方向から視てゲート絶縁層４の全面に対してイオンを注入するように行われる。注入するイオン種は、例えばＯ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、Ａｒ等の希ガスイオンであるが、これに限らない。イオンエネルギーは、例えば５ｋｅＶ～３０ｋｅＶであるがこれに限らない。またイオン注入量（ドーズ量）は、例えば１×１０１３ｉоｎｓ／ｃｍ２～１×１０１５ｉоｎｓ／ｃｍ２であるが、これに限らない。イオンエネルギー及びイオン注入量は、イオンの平均飛程Ｒｐが上記した条件（Ａ）及び（Ｂ）を満たすように設定される。これにより、ゲート絶縁層４における第１ゲート電極層５１との界面近傍に負の固定電荷が形成される。
(3-2) First ion implantation step Next, as shown in FIG. 3A, ions are implanted into the gate insulating layer 4 through the formed first gate electrode layer 51. The ion implantation may be performed by a known ion implantation method. This ion implantation step is performed so that ions are implanted into the entire surface of the gate insulating layer 4 when viewed from the stacking direction. The ion species to be implanted are, for example, atomic ions such as O, N, and C, molecular ions such as O 2 , N 2 , and C 2 , and rare gas ions such as Ar, but are not limited thereto. The ion energy is, for example, 5 keV to 30 keV, but is not limited thereto. Further, the ion implantation amount (dose amount) is, for example, 1×10 13 ions/cm 2 to 1×10 15 ions/cm 2 , but is not limited thereto. The ion energy and the ion implantation amount are set so that the average range Rp of the ions satisfies the above conditions (A) and (B). As a result, negative fixed charges are formed in the gate insulating layer 4 near the interface with the first gate electrode layer 51.
（３－３）第２ゲート電極形成工程
第１イオン注入工程後、図３の（ｂ）に示すように、第１ゲート電極層５１上に第２ゲート電極層５２を形成する。第２ゲート電極層５２は、第１ゲート電極層５１の全面を覆うように形成されてよい。第２ゲート電極層５２は、第１ゲート電極層５１よりも厚みが大きくなるように、真空蒸着法等の既知の方法により形成される。
(3-3) Second gate electrode formation step After the first ion implantation step, a second gate electrode layer 52 is formed on the first gate electrode layer 51, as shown in FIG. 3(b). The second gate electrode layer 52 may be formed to cover the entire surface of the first gate electrode layer 51. The second gate electrode layer 52 is formed by a known method such as a vacuum evaporation method so as to be thicker than the first gate electrode layer 51.
（４）ソース領域／ドレイン領域形成工程
次に、図３の（ｃ）に示すように、チャネル層３を挟むようにソース領域層Ｓ及びドレイン領域層Ｄを形成する。この工程は、レジストパターニング工程と、エッチング工程と、第２イオン注入工程とを含む。
(4) Source region/drain region forming step Next, as shown in FIG. 3C, a source region layer S and a drain region layer D are formed so as to sandwich the channel layer 3. This process includes a resist patterning process, an etching process, and a second ion implantation process.
（４－１）レジストパターニング工程
まず、ゲート電極層５（具体的には第２ゲート電極層５２）上にフォトレジストＲを塗布し、露光及び現像を行う。このフォトレジストＲは、ゲート電極層５上において、最終的にチャネル層３となる部位の直上にのみ選択的に塗布する。
(4-1) Resist patterning step First, a photoresist R is applied on the gate electrode layer 5 (specifically, the second gate electrode layer 52), and exposed and developed. This photoresist R is selectively applied on the gate electrode layer 5 only directly above the portion that will eventually become the channel layer 3.
（４－２）エッチング工程
次に、ゲート電極層５におけるフォトレジストＲが塗布されていない部分をエッチングにより除去し、第１ゲート電極層５１及び第２ゲート電極層５２のパターニングを行う。このエッチング工程において、ゲート絶縁層４におけるゲート電極層５との界面近傍の領域（すなわち、第１イオン注入工程でイオンが注入された表層領域）を除去する。
(4-2) Etching Step Next, the portions of the gate electrode layer 5 to which the photoresist R is not applied are removed by etching, and the first gate electrode layer 51 and the second gate electrode layer 52 are patterned. In this etching step, a region of the gate insulating layer 4 near the interface with the gate electrode layer 5 (ie, a surface region into which ions were implanted in the first ion implantation step) is removed.
（４－３）第２イオン注入工程
次に、エッチング後のゲート絶縁層４を介して、チャネル層３におけるゲート電極層５の外側の領域にイオン注入を行い、チャネル層３の両外側にソース領域層Ｓとドレイン領域層Ｄとを形成する。このイオン注入工程では、積層したフォトレジストＲ及びゲート電極層５をマスクとして行われる。なお、当該工程のイオン注入は既知の任意の方法により行われてよい。
(4-3) Second ion implantation step Next, ions are implanted into the region outside the gate electrode layer 5 in the channel layer 3 through the gate insulating layer 4 after etching, and the source is implanted into both outsides of the channel layer 3. A region layer S and a drain region layer D are formed. This ion implantation step is performed using the laminated photoresist R and gate electrode layer 5 as a mask. Note that the ion implantation in this step may be performed by any known method.
（５）絶縁層形成工程
第２イオン注入工程の後、図３の（ｄ）に示すように、フォトレジストＲを除去してから絶縁層６を形成する。絶縁層６は、ゲート絶縁層４及びゲート電極層５の表面の全面を覆うようにして形成される。絶縁層６は、例えばプラズマＣＶＤ法等の任意の方法により形成されてよい。
(5) Insulating layer forming step After the second ion implantation step, as shown in FIG. 3(d), the insulating layer 6 is formed after removing the photoresist R. The insulating layer 6 is formed to cover the entire surfaces of the gate insulating layer 4 and the gate electrode layer 5. The insulating layer 6 may be formed by any method such as a plasma CVD method.
（６）ソース電極／ドレイン電極形成工程
その後、図３の（ｅ）に示すように、ゲート絶縁層４上にソース電極７及びドレイン電極８を形成する。ソース電極７およびドレイン電極８の形成は、例えば、ＲＦマグネトロンスパッタリング等を用いた既知の方法により形成することができる。このソース電極７及びドレイン電極８は、エッチング等により積層方向に形成したコンタクトホールＨを介して、ソース領域層Ｓ及びドレイン領域層Ｄにそれぞれ接続させる。
(6) Source electrode/drain electrode forming step Thereafter, as shown in FIG. 3(e), the source electrode 7 and the drain electrode 8 are formed on the gate insulating layer 4. The source electrode 7 and the drain electrode 8 can be formed by a known method using, for example, RF magnetron sputtering. The source electrode 7 and drain electrode 8 are connected to the source region layer S and the drain region layer D, respectively, through contact holes H formed in the stacking direction by etching or the like.
（７）熱処理工程
なお必要に応じて、上記した第１イオン注入工程及び／又は第２イオン注入工程の後に、酸素を含む大気圧下の雰囲気中で熱処理を行ってもよい。この熱処理工程を行うことでゲート絶縁層４に形成されている固定電荷をより小さくすることができ、またゲート絶縁層４／酸化物半導体層３の界面欠陥を低減することができる。熱処理における炉内温度は特に限定されず、例えば１５０℃以上３００℃以下である。また熱処理時間は特に限定されず、例えば１～３時間である。
(7) Heat Treatment Step If necessary, heat treatment may be performed in an atmosphere containing oxygen at atmospheric pressure after the first ion implantation step and/or the second ion implantation step described above. By performing this heat treatment step, the fixed charges formed in the gate insulating layer 4 can be further reduced, and interface defects between the gate insulating layer 4 and the oxide semiconductor layer 3 can be reduced. The temperature in the furnace during the heat treatment is not particularly limited, and is, for example, 150° C. or higher and 300° C. or lower. Further, the heat treatment time is not particularly limited, and is, for example, 1 to 3 hours.
以上により、本実施形態の薄膜トランジスタ１を得ることができる。 Through the above steps, the thin film transistor 1 of this embodiment can be obtained.
＜３．本実施形態の効果＞
このようにした本実施形態の薄膜トランジスタ１の製造方法によれば、金属材料から構成される第１ゲート電極層５１を介してゲート絶縁層４にイオン注入を行うことで、上層の第１ゲート電極層５１内にイオン注入による欠陥を留めつつ、ゲート絶縁層４内における第１ゲート電極層５１との界面近傍に注入イオンを多く分布させ、必要な固定電荷を発現させることができる。しかも、イオン注入を行う際の第１ゲート電極層５１の厚みやイオン注入によるイオンの飛程を調整することで、ゲート絶縁層４内における負の固定電荷密度を効率よく調整することができる。これにより固定電荷による電気的な特性制御が可能になり、高移動度で且つ正の閾値電圧での動作が容易な薄膜トランジスタ１を製造することができる。
<3. Effects of this embodiment>
According to the method for manufacturing the thin film transistor 1 of this embodiment, ions are implanted into the gate insulating layer 4 through the first gate electrode layer 51 made of a metal material, so that the first gate electrode layer 51 in the upper layer It is possible to prevent defects caused by ion implantation in the layer 51 while distributing many implanted ions in the vicinity of the interface with the first gate electrode layer 51 in the gate insulating layer 4, thereby developing necessary fixed charges. Furthermore, by adjusting the thickness of the first gate electrode layer 51 and the range of ions during ion implantation, the negative fixed charge density within the gate insulating layer 4 can be efficiently adjusted. This makes it possible to control electrical characteristics using fixed charges, and it is possible to manufacture a thin film transistor 1 that has high mobility and can easily operate at a positive threshold voltage.
なお、本発明の固定電荷制御方法は前記実施形態に限られるものではない。
例えば前記実施形態では固定電荷制御方法の一例として薄膜トランジスタ１の製造方法を例示したがこれに限らない。他の実施形態では、薄膜トランジスタ以外の他の半導体デバイスの製造方法において本発明の固定電荷制御方法が用いられてもよい。
Note that the fixed charge control method of the present invention is not limited to the above embodiment.
For example, in the embodiment described above, the method for manufacturing the thin film transistor 1 was exemplified as an example of the fixed charge control method, but the method is not limited thereto. In other embodiments, the fixed charge control method of the present invention may be used in methods of manufacturing semiconductor devices other than thin film transistors.
また前記実施形態の製造方法は、薄膜トランジスタ１のフロントチャネル側の絶縁膜（ゲート絶縁層４）に負の固定電荷を発現させるものであったが、これに限らない。他の実施形態では、薄膜トランジスタ１のバックチャネル側に絶縁層を形成し、この絶縁層に正の固定電荷を発現させるようにしてもよい。 Further, in the manufacturing method of the embodiment described above, negative fixed charges are developed in the insulating film (gate insulating layer 4) on the front channel side of the thin film transistor 1, but the present invention is not limited thereto. In other embodiments, an insulating layer may be formed on the back channel side of the thin film transistor 1, and a positive fixed charge may be developed in this insulating layer.
その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。例えば、上述した複数の例示的な実施形態は、以下の態様の具体例であることが当業者により理解される。 In addition, it goes without saying that the present invention is not limited to the embodiments described above, and that various modifications can be made without departing from the spirit thereof. For example, those skilled in the art will appreciate that the exemplary embodiments described above are specific examples of the following aspects.
（態様１）半導体デバイスに用いられる絶縁膜内の固定電荷を制御する方法であって、前記絶縁膜の表面に金属膜を形成し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させる固定電荷制御方法。 (Aspect 1) A method for controlling fixed charges in an insulating film used in a semiconductor device, comprising forming a metal film on the surface of the insulating film, and implanting ions into the insulating film through the metal film. A fixed charge control method for developing fixed charges in the insulating film.
（態様２）前記金属膜の厚みが前記イオン注入によるイオンの平均飛程と略同一であり、かつ前記金属膜の厚みと前記絶縁膜の厚みの和が、前記イオン注入によるイオンの平均飛程とその標準偏差の和よりも大きい態様１に記載の固定電荷制御方法。 (Aspect 2) The thickness of the metal film is approximately the same as the average range of ions caused by the ion implantation, and the sum of the thickness of the metal film and the thickness of the insulating film is the average range of ions caused by the ion implantation. The fixed charge control method according to aspect 1, wherein the fixed charge is larger than the sum of
（態様３）前記絶縁膜が、酸化膜、窒化膜又は酸窒化膜を含んで構成されるものである態様１又は態様２に記載の固定電荷制御方法。 (Aspect 3) The fixed charge control method according to Aspect 1 or Aspect 2, wherein the insulating film includes an oxide film, a nitride film, or an oxynitride film.
（態様４）前記金属膜が、アルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されるものである態様１～態様３のいずれかに記載の固定電荷制御方法。 (Aspect 4) The fixed charge control method according to any one of aspects 1 to 3, wherein the metal film is made of aluminum, aluminum alloy, molybdenum, molybdenum alloy, titanium, or titanium alloy.
（態様５）前記イオン注入で注入するイオン種は、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、又はＡｒ等の希ガスイオンから選択される１種以上である態様１～態様４のいずれかに記載の固定電荷制御方法。 (Aspect 5) The ion species implanted in the ion implantation is one selected from atomic ions such as O, N, and C, molecular ions such as O 2 , N 2 , and C 2 , and rare gas ions such as Ar. The fixed charge control method according to any one of aspects 1 to 4 above.
（態様６）トップゲート型の薄膜トランジスタの製造方法であって、絶縁性の基板の表面に酸化物半導体材料からなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の表面にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の表面に金属材料からなる第１ゲート電極層を形成する第１ゲート電極形成工程と、前記第１ゲート電極層を介して前記ゲート絶縁層にイオン注入を行う第１イオン注入工程と、を含む薄膜トランジスタの製造方法。 (Aspect 6) A method for manufacturing a top-gate thin film transistor, comprising a channel layer forming step of forming a channel layer made of an oxide semiconductor material on the surface of an insulating substrate, and a gate insulating layer formed on the surface of the channel layer. a first gate electrode forming step of forming a first gate electrode layer made of a metal material on the surface of the gate insulating layer; A method for manufacturing a thin film transistor, comprising: a first ion implantation step of performing ion implantation.
（態様７）前記第１イオン注入工程の後、前記第１ゲート電極層の表面に、前記第１ゲート電極層よりも厚みが大きい金属材料からなる第２ゲート電極層を形成する第２ゲート電極形成工程を更に含む態様６に記載の薄膜トランジスタの製造方法。 (Aspect 7) After the first ion implantation step, a second gate electrode forming a second gate electrode layer made of a metal material having a thickness greater than that of the first gate electrode layer on the surface of the first gate electrode layer. The method for manufacturing a thin film transistor according to aspect 6, further comprising a forming step.
（態様８）前記第２ゲート電極の表面にパターニングしたレジストを積層した後、前記第１ゲート電極及び前記第２ゲート電極をエッチングによりパターニングするエッチング工程を更に含み、当該エッチング工程において、イオン注入が行われた前記ゲート絶縁層の表層の一部を除去する態様７に記載の薄膜トランジスタの製造方法。 (Aspect 8) It further includes an etching step of patterning the first gate electrode and the second gate electrode by etching after laminating a patterned resist on the surface of the second gate electrode, and in the etching step, ion implantation is performed. A method for manufacturing a thin film transistor according to aspect 7, wherein a part of the surface layer of the gate insulating layer is removed.
（態様９）前記エッチング工程の後、パターニングされた前記第１ゲート電極層、前記第２ゲート電極層及び前記レジストをマスクにして、前記ゲート絶縁層を介して前記チャネル層にイオン注入を行う第２イオン注入工程を更に含む態様８に記載の薄膜トランジスタの製造方法。 (Aspect 9) After the etching step, ions are implanted into the channel layer through the gate insulating layer using the patterned first gate electrode layer, second gate electrode layer, and resist as masks. 9. The method for manufacturing a thin film transistor according to aspect 8, further comprising a step of implanting two ions.
（態様１０）前記第１イオン注入工程後に熱処理を行う態様６～態様９のいずれかに記載の薄膜トランジスタの製造方法。 (Aspect 10) The method for manufacturing a thin film transistor according to any one of Aspects 6 to 9, wherein heat treatment is performed after the first ion implantation step.
（態様１１）基板上に、酸化物半導体から成るチャネル層と、ゲート絶縁層と、ゲート電極層とがこの順に積層されたトップゲート型の薄膜トランジスタであって、前記ゲート絶縁層における前記ゲート電極との界面近傍に、イオン注入により添加された元素が分布している薄膜トランジスタ。 (Aspect 11) A top-gate thin film transistor in which a channel layer made of an oxide semiconductor, a gate insulating layer, and a gate electrode layer are stacked in this order on a substrate, wherein the gate electrode in the gate insulating layer A thin film transistor in which elements added by ion implantation are distributed near the interface.
以下、実施例を挙げて本発明をより具体的に説明する。本発明は以下の実施例によって制限を受けるものではなく、前記、後記の趣旨に適合し得る範囲で適当に変更を加えて実施することが勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。 Hereinafter, the present invention will be explained in more detail with reference to Examples. The present invention is not limited by the following examples, and it is of course possible to carry out the invention by making appropriate changes within the scope of the above and below gist, and any of these may fall within the technical scope of the present invention. Included in the range.
＜実施例１．金属層の有無及びイオン注入量と、固定電荷密度との関係性＞
イオン注入時における金属層の有無及びイオン注入量と、固定電荷密度との関係性を評価した。
<Example 1. Relationship between the presence or absence of a metal layer, the amount of ion implantation, and the fixed charge density>
The relationship between the presence or absence of a metal layer during ion implantation, the amount of ion implantation, and the fixed charge density was evaluated.
（１）評価サンプル
この実施例では、図４に示すように、シリコン基板上に熱酸化シリコン膜と金属層を積層したサンプル（金属層有サンプル）と、シリコン基板上に熱酸化シリコン膜のみを積層したサンプル（金属層無サンプル）の２種類の評価サンプルをそれぞれ複数準備した。各評価サンプルにおいて、シリコン基板は、ｎ型であり、比抵抗１～１０Ωｃｍのものを用いた。また各評価サンプルにおいて、熱酸化シリコン膜の膜厚は１００ｎｍとした。また金属層有サンプルでは、金属層として、膜厚約１０ｎｍのＡｌ－Ｓｉ合金膜を形成した。
(1) Evaluation sample In this example, as shown in Figure 4, there are two types of samples: one in which a thermally oxidized silicon film and a metal layer are laminated on a silicon substrate (a sample with a metal layer), and the other in which only a thermally oxidized silicon film is laminated on a silicon substrate. A plurality of evaluation samples of two types of laminated samples (sample without metal layer) were prepared. In each evaluation sample, the silicon substrate used was an n-type silicon substrate with a specific resistance of 1 to 10 Ωcm. In each evaluation sample, the thickness of the thermally oxidized silicon film was 100 nm. In addition, in the sample with a metal layer, an Al--Si alloy film with a thickness of about 10 nm was formed as the metal layer.
（２）イオン注入
そして準備した各評価サンプルに対して、イオン注入量と注入するイオン種を変えてイオン注入を行った。イオン注入量（ドーズ量）は１×１０１３ｉоｎｓ／ｃｍ２～１×１０１５ｉоｎｓ／ｃｍ２とした。また注入イオン種は、Ｎ＋、Ｏ＋、Ａｒ＋とした。またいずれの評価サンプルも、注入するイオンエネルギーを１０ｋｅＶとした。なお、注入イオン（Ｎ＋，Ｏ＋、Ａｒ＋）のイオンエネルギーと注入深さとの関係との関係をシミュレーションソフト（ＳＲＩＭ２０１３）を用いて計算した結果を図５に示す。このシミュレーションでは、イオン注入の対象を、Ｓｉ基板上に酸化シリコン膜（膜厚１００ｎｍ）とし、注入イオンのエネルギーを５～３０ｋｅＶとしている。
(2) Ion implantation Ion implantation was performed on each prepared evaluation sample by changing the amount of ions to be implanted and the type of ions to be implanted. The amount of ion implantation (dose amount) was set to 1×10 13 ions/cm 2 to 1×10 15 ions/cm 2 . The implanted ion species were N + , O + , and Ar + . In addition, in all evaluation samples, the ion energy to be implanted was 10 keV. Note that FIG. 5 shows the result of calculating the relationship between the ion energy of implanted ions (N + , O + , Ar + ) and the implantation depth using simulation software (SRIM2013). In this simulation, the target of ion implantation is a silicon oxide film (film thickness: 100 nm) on a Si substrate, and the energy of the implanted ions is set at 5 to 30 keV.
（３）固定電荷密度の評価
そしてイオン注入後の各評価サンプルにおける熱酸化シリコン膜の固定電荷密度をＣ－Ｖ法により測定した。なお金属層無サンプルに対しては、熱酸化シリコン膜に接触する電極を形成して行った。その結果を図６に示す。
(3) Evaluation of fixed charge density The fixed charge density of the thermally oxidized silicon film in each evaluation sample after ion implantation was measured by the CV method. Note that for samples without a metal layer, electrodes were formed in contact with the thermally oxidized silicon film. The results are shown in FIG.
図６に示すように、イオン注入前に測定した熱酸化シリコン膜の固定電荷密度（約３×１０１１／ｃｍ２に対して、イオン注入後の金属層無サンプルでは、正の固定電荷の増加が見られた。酸化シリコン中の欠陥は、正の固定電荷を発現することが通常知られていることから、金属層無サンプルに対するイオン注入では、イオン注入時に生成される欠陥により正の電荷が増加したものと考えられる。 As shown in Figure 6, compared to the fixed charge density of the thermally oxidized silicon film measured before ion implantation (approximately 3 × 10 11 /cm 2 ) , the positive fixed charge increases in the sample without a metal layer after ion implantation. It is generally known that defects in silicon oxide develop positive fixed charges, so when ion implantation is performed on a sample without a metal layer, positive charges are generated due to defects generated during ion implantation. This is considered to have increased.
一方で、金属層（Ａｌ－Ｓｉ）を介してイオン注入を行った金属層有サンプルでは、正の固定電荷の減少が見られた。金属層を介したイオン注入では、元の電荷量をほとんどキャンセルできる程の負の電荷を生成することができたことが分かる。この結果から、金属層を介したイオン注入では、イオン注入による欠陥を金属層内に閉じ込めることができるため、注入イオンが分布する酸化シリコン膜と金属層との界面近傍に負の固定電荷を発現できたことが分かった。 On the other hand, in the sample with a metal layer in which ions were implanted through the metal layer (Al--Si), a decrease in positive fixed charges was observed. It can be seen that ion implantation through the metal layer was able to generate enough negative charge to almost cancel out the original charge amount. From this result, when ion implantation is performed through a metal layer, defects caused by the ion implantation can be confined within the metal layer, so negative fixed charges are generated near the interface between the silicon oxide film and the metal layer, where the implanted ions are distributed. I found out that I was able to do it.
また、図５に示す注入イオンの深さ分布からは、重い元素に比べて軽い元素がより深く入り込み、Ｎ＋、Ｏ＋、Ａｒ＋の順に深く入ることが分かる。そのため、金属層有評価サンプルの金属層の厚みが同じである場合、重い元素に比べて軽い元素を注入イオンとして注入する方が、酸化シリコン膜内に注入欠陥が生成されやすくなる。図６において、注入するイオン種の違いによりシリコン酸化膜の固定電荷密度が異なるのはこのためと考えられる。 Further, from the depth distribution of the implanted ions shown in FIG. 5, it can be seen that lighter elements penetrate deeper than heavier elements, and N + , O + , and Ar + penetrate deeper in the order. Therefore, when the thickness of the metal layer of the metal layer evaluation sample is the same, implantation defects are more likely to be generated in the silicon oxide film when a lighter element is implanted as the implantation ion than a heavier element. This is considered to be the reason why the fixed charge density of the silicon oxide film differs depending on the type of ion implanted in FIG. 6.
以上の結果から、酸化シリコン膜に形成される負の固定電荷密度（又は電荷量）は、注入するイオン種とイオン注入量とで制御することができることを確認できた。また酸化シリコン膜の厚みをイオンの注入深さより充分小さくすることで、絶縁膜としての機能を損なわずに機能を付加できることを確認できた。 From the above results, it was confirmed that the negative fixed charge density (or amount of charge) formed in the silicon oxide film can be controlled by the ion species to be implanted and the amount of ion implantation. It was also confirmed that by making the thickness of the silicon oxide film sufficiently smaller than the depth of ion implantation, it was possible to add functionality without impairing its function as an insulating film.
＜実施例２．イオン注入後の熱処理と固定電荷密度との関係性＞
次に、イオン注入後の熱処理と固定電荷密度との関係性を評価した。
<Example 2. Relationship between heat treatment after ion implantation and fixed charge density>
Next, we evaluated the relationship between heat treatment after ion implantation and fixed charge density.
（１）評価サンプル
この実施例では、上述した実施例１と同じ条件の金属層有サンプルを複数準備した。
(1) Evaluation samples In this example, a plurality of samples with metal layers were prepared under the same conditions as in Example 1 described above.
（２）イオン注入
そして各金属層有サンプルに対して、イオン注入量と注入するイオン種を変えてイオン注入を行った。イオン注入の条件は、上述の実施例１と同じである。なおこの実施例では、注入イオン種をＮ＋、Ｏ＋としている。
(2) Ion implantation Ion implantation was performed on each sample with a metal layer by changing the amount of ions to be implanted and the type of ions to be implanted. The conditions for ion implantation are the same as in Example 1 described above. In this embodiment, the ion species to be implanted are N + and O + .
（３）熱処理
そしてイオン注入後の各金属層有サンプルに対して熱処理を行った。熱処理は、酸素を含む大気圧下の雰囲気中（２００℃）で２時間行った。
(3) Heat treatment After ion implantation, each sample with a metal layer was heat treated. The heat treatment was performed in an atmosphere containing oxygen at atmospheric pressure (200° C.) for 2 hours.
（４）固定電荷密度の評価
そして熱処理後の各評価サンプルにおける熱酸化シリコン膜の固定電荷密度をＣ－Ｖ法により測定した。なおこの実施例では、各評価サンプルの熱処理前の固定電荷密度も、Ｃ－Ｖ法により予め測定している。その結果を図７に示す。
(4) Evaluation of fixed charge density The fixed charge density of the thermally oxidized silicon film in each evaluation sample after heat treatment was measured by the CV method. In this example, the fixed charge density of each evaluation sample before heat treatment was also measured in advance by the CV method. The results are shown in FIG.
図７に示すように、この実施例では、金属層を介してイオン注入を行った場合、その後の熱処理の実施によらず、正の固定電荷密度を減少できることを確認できた。また、イオン注入後に熱処理を行うことで、正の固定電荷密度をさらに一様に減少することが確認できた。これは、金属層を介したイオン注入で金属層を越えて生成された欠陥分布（正の電荷）が熱処理により減少し、注入イオンによる負の増加がより顕著に発現した結果と考えられる。 As shown in FIG. 7, in this example, it was confirmed that when ions were implanted through the metal layer, the positive fixed charge density could be reduced regardless of subsequent heat treatment. Furthermore, it was confirmed that the positive fixed charge density could be further uniformly reduced by performing heat treatment after ion implantation. This is considered to be the result of the defect distribution (positive charge) generated beyond the metal layer due to ion implantation through the metal layer being reduced by the heat treatment, and the increase in negative charge due to the implanted ions becoming more pronounced.
１ ・・・薄膜トランジスタ
２ ・・・基板
３ ・・・チャネル層
４ ・・・ゲート絶縁層
５ ・・・ゲート電極層
６ ・・・絶縁層
７ ・・・ソース電極層
８ ・・・ドレイン電極層
1...Thin film transistor 2...Substrate 3...Channel layer 4...Gate insulating layer 5...Gate electrode layer 6...Insulating layer 7...Source electrode layer 8...Drain electrode layer
Claims (11)
前記絶縁膜の表面に金属膜を形成し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させる固定電荷制御方法。 A method for controlling fixed charges in an insulating film used in a semiconductor device, the method comprising:
A fixed charge control method, wherein a metal film is formed on a surface of the insulating film, and ions are implanted into the insulating film through the metal film to generate fixed charges in the insulating film.
前記金属膜の厚みと前記絶縁膜の厚みの和が、前記イオン注入によるイオンの平均飛程とその標準偏差の和よりも大きい請求項１に記載の固定電荷制御方法。 The thickness of the metal film is approximately the same as the average range of ions resulting from the ion implantation, and the sum of the thickness of the metal film and the thickness of the insulating film is equal to the average range of ions resulting from the ion implantation and its standard deviation. 2. The fixed charge control method according to claim 1, wherein the fixed charge is larger than the sum of .
絶縁性の基板の表面に酸化物半導体材料からなるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の表面にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層の表面に金属材料からなる第１ゲート電極層を形成する第１ゲート電極形成工程と、
前記第１ゲート電極層を介して前記ゲート絶縁層にイオン注入を行う第１イオン注入工程と、を含む薄膜トランジスタの製造方法。 A method for manufacturing a top-gate thin film transistor, the method comprising:
a channel layer forming step of forming a channel layer made of an oxide semiconductor material on the surface of an insulating substrate;
a gate insulating layer forming step of forming a gate insulating layer on the surface of the channel layer;
a first gate electrode forming step of forming a first gate electrode layer made of a metal material on the surface of the gate insulating layer;
A method for manufacturing a thin film transistor, comprising: a first ion implantation step of implanting ions into the gate insulating layer through the first gate electrode layer.
当該エッチング工程において、イオン注入が行われた前記ゲート絶縁層の表層の一部を除去する請求項７に記載の薄膜トランジスタの製造方法。 Further comprising an etching step of patterning the first gate electrode and the second gate electrode by etching after laminating a patterned resist on the surface of the second gate electrode,
8. The method for manufacturing a thin film transistor according to claim 7, wherein in the etching step, a part of the surface layer of the gate insulating layer into which ions have been implanted is removed.
前記ゲート絶縁層における前記ゲート電極層との界面近傍に、イオン注入により添加された元素が分布している薄膜トランジスタ。 A top-gate thin film transistor in which a channel layer made of an oxide semiconductor, a gate insulating layer, and a gate electrode layer are stacked in this order on a substrate,
A thin film transistor in which an element added by ion implantation is distributed in the gate insulating layer near the interface with the gate electrode layer.
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