JP2023173649A - Semiconductor device, electronic equipment, and vehicle - Google Patents
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Abstract
Description
本開示は、半導体装置、及び、これを用いた電子機器並びに車両に関する。 The present disclosure relates to a semiconductor device, and electronic equipment and vehicles using the same.
本願出願人は、これまで、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。 The applicant of the present application has proposed many new technologies regarding semiconductor devices such as in-vehicle IPDs (intelligent power devices) (for example, see Patent Document 1).
ところで、車載ＩＰＤなどの半導体装置は、一般に、誘導性負荷の逆起電力を吸収するための手段として、アクティブクランプ回路を備えている。 Incidentally, semiconductor devices such as in-vehicle IPDs generally include an active clamp circuit as a means for absorbing back electromotive force of an inductive load.
しかしながら、従来の半導体装置では、高温時のアクティブクランプ動作について、さらなる検討の余地があった。 However, in conventional semiconductor devices, there is room for further study regarding active clamp operation at high temperatures.
特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。 In particular, in recent years, in-vehicle ICs have been required to comply with ISO26262 (an international standard for electrical/electronic functional safety in automobiles), and higher reliability design has become important for in-vehicle IPDs as well. It has become.
例えば、本明細書中に開示されている半導体装置は、第１端子と第２端子との間に接続されるように構成された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタの第１ゲートに接続されて前記第１端子と前記第２端子との間に現れる端子間電圧を第１クランプ電圧以下に制限するように構成された第１アクティブクランプ回路と、前記第２出力トランジスタの第２ゲートに接続されて前記端子間電圧を前記第１クランプ電圧とは異なる第２クランプ電圧以下に制限するように構成された第２アクティブクランプ回路と、温度情報に応じて前記第１アクティブクランプ回路及び前記第２アクティブクランプ回路それぞれの有効／無効を排他的に切り替えるように構成された切替回路と、を備える。 For example, the semiconductor device disclosed herein includes a first output transistor and a second output transistor configured to be connected between a first terminal and a second terminal, and the first output transistor a first active clamp circuit connected to a first gate of the active clamp circuit and configured to limit an inter-terminal voltage appearing between the first terminal and the second terminal to a first clamp voltage or less; a second active clamp circuit connected to a second gate of the transistor and configured to limit the voltage across the terminals to a second clamp voltage different from the first clamp voltage; A switching circuit configured to exclusively switch enable/disable of each of the active clamp circuit and the second active clamp circuit.
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。 Note that other features, elements, steps, advantages, and characteristics will become clearer from the detailed description that follows and the accompanying drawings related thereto.
本開示によれば、高温時に適切なアクティブクランプ動作を行うことのできる半導体装置、及び、これを用いた電子機器並びに車両を提供することが可能となる。 According to the present disclosure, it is possible to provide a semiconductor device that can perform an appropriate active clamp operation at high temperatures, and an electronic device and a vehicle using the semiconductor device.
＜半導体装置＞
以下では、添付図面を参照して、半導体装置に関する種々の実施形態を説明する。
<Semiconductor device>
Various embodiments regarding semiconductor devices will be described below with reference to the accompanying drawings.
図１は、半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、各種構造の電気的な接続形態または機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
FIG. 1 is a perspective view of the
図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、及び、第１主面３並びに第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
Referring to FIG. 1,
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
The first
半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。
An
出力領域６は、絶縁ゲート型のパワートランジスタ（＝出力トランジスタ）の一例として、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレイン及びソースを含む。パワーＭＩＳＦＥＴ９は、電源端と負荷との間を導通／遮断するハイサイドスイッチとして機能する。
The
入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。なお、ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。
The
入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。
The
半導体層２の上には、複数（ここでは６つ）の電極１１，１２，１３，１４，１５，１６が形成されている。図１では、ハッチングによって複数の電極１１～１６が示されている。複数の電極１１～１６は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。
A plurality of (here, six)
複数の電極１１～１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様またはコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１６は、この形態では、ドレイン電極１１（電源電極）、ソース電極１２（出力電極）、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。
The number, arrangement, and planar shape of the plurality of
ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、半導体層２の第２主面４に電気的に接続されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインとコントロールＩＣ１０の各種回路に電源電圧ＶＢを伝える。
ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
The
入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５及びＳＥＮＳＥ電極１６は、第１主面３において入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。
The
基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。
The
半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。
A
ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。
The
オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。 The on signal Von is higher than the gate threshold voltage Vth of the power MISFET 9 (Vth<Von). The off signal Voff is lower than the gate threshold voltage Vth of the power MISFET 9 (Voff<Vth). The off signal Voff may be a reference voltage (eg, ground voltage).
ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。
In this form, the
この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。
In this form, two first
第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離、または、伝達すべきゲート制御信号の数に応じて調整される。
The first
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。
FIG. 2 is a block circuit diagram showing the electrical structure of the
半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。
The
ドレイン電極１１（＝電源電極ＶＢＢ）は、電源に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。一方、ソース電極１２（＝出力電極ＯＵＴ）は、負荷に接続される。
The drain electrode 11 (=power supply electrode VBB) is connected to a power supply.
入力電極１３（＝入力電極ＩＮ）は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は基準電圧配線に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。
The input electrode 13 (=input electrode IN) may be connected to an MCU (Micro Controller Unit), a DC/DC converter, an LDO (Low Drop Out), or the like. The
ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。
パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述のゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。
The gate of the
コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
The
センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。
The gate of the
入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２により生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。
The current/
電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
The current/
駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
The drive
第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナダイオードまたはレギュレータ回路（ここではツェナダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。
The first constant
第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナダイオードまたはレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６及び低電圧誤動作抑制回路３７）に入力される。
The second constant
基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
The reference voltage/reference
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソース及びセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
The
過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。
The
負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態及びオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５により生成された信号は、電流・電圧制御回路２３に入力される。
The load
過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
The
低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
The low voltage
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態並びにオフ状態、及び、センサＭＩＳＦＥＴ２１のオン状態並びにオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。
The
ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数のゲート制御信号を生成する。複数のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。
The
ゲート制御回路２５は、具体的に述べると、入力電極１３に印加された電気信号（入力信号）に応じて複数のゲート制御信号を一括制御することによりパワーＭＩＳＦＥＴ９をオン／オフする一方、アクティブクランプ回路２６の動作時にパワーＭＩＳＦＥＴ９のオン抵抗を引き上げるように複数のゲート制御信号を個別制御する機能を備えている（詳細については後述）。
To be more specific, the
ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。
More specifically,
駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数のゲート制御信号を生成する。複数のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。
The drive
アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
複数のダイオードは、ｐｎ接合ダイオード、または、ツェナダイオード、もしくは、ｐｎ接合ダイオードおよびツェナダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
The plurality of diodes may include a pn junction diode, a zener diode, or a pn junction diode and a zener diode.
電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。
電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３及びパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
The power supply reverse
異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。
The
異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。
More specifically, the
第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
The
第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。
The
ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。
When the MCU is connected to the
図３は、図１に示す半導体装置１のアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図の主要な電気信号の波形図である。
FIG. 3 is a circuit diagram for explaining the active clamp operation of the
ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作及びアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。
Here, the normal operation and active clamp operation of the
図３を参照して、パワーＭＩＳＦＥＴ９のソースは、誘導性負荷Ｌに接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。アクティブクランプ回路２６は、この回路例では、ｍ個（ｍは自然数）のツェナダイオードＤＺおよびｎ個（ｎは自然数）のｐｎ接合ダイオードＤを含む。ｐｎ接合ダイオードＤは、ツェナダイオードＤＺに対して逆バイアス接続されている。
Referring to FIG. 3, the source of
図３および図４を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
Referring to FIGS. 3 and 4, when the on signal Von is input to the gate of
パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、零から所定の値まで増加し、飽和する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
When the
パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
When the off signal Voff is input to the gate of the
パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ソース電圧ＶＳＳが、基準電圧（グランド電圧）未満の負電圧まで急激に下降する。
At the time of transition when the
このとき、ソース電圧ＶＳＳは、アクティブクランプ回路２６の動作に起因して、電源電圧ＶＢから制限電圧ＶＬ及びクランプオン電圧ＶＣＬＰを減算した電圧以上の電圧（ＶＳＳ≧ＶＢ－ＶＬ－ＶＣＬＰ）に制限される。
At this time, the source voltage VSS is limited to a voltage equal to or higher than the voltage obtained by subtracting the limit voltage VL and the clamp-on voltage VCLP from the power supply voltage VB (VSS≧VB-VL-VCLP) due to the operation of the
換言すると、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、パワーＭＩＳＦＥＴ９のドレイン・ソース間のドレイン電圧ＶＤＳは、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。クランプ電圧ＶＤＳＳＣＬは、パワーＭＩＳＦＥＴ９およびアクティブクランプ回路２６によって、クランプオン電圧ＶＣＬＰおよび制限電圧ＶＬを加算した電圧以下の電圧（ＶＤＳ≦ＶＣＬＰ＋ＶＬ）に制限される。
In other words, when the
制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナダイオードＤＺの端子間電圧ＶＺ及びｐｎ接合ダイオードＤの端子間電圧ＶＦの総和（ＶＬ＝ｍ・ＶＺ＋ｎ・ＶＦ）である。 In this form, the limit voltage VL is the sum of the inter-terminal voltage VZ of the Zener diode DZ and the inter-terminal voltage VF of the pn junction diode D in the active clamp circuit 26 (VL=m·VZ+n·VF).
クランプオン電圧ＶＣＬＰは、パワーＭＩＳＦＥＴ９のゲート・ソース間に印加される正電圧（つまり、ゲート電圧ＶＧＳ）である。クランプオン電圧ＶＣＬＰは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＣＬＰ）である。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。
Clamp-on voltage VCLP is a positive voltage (that is, gate voltage VGS) applied between the gate and source of
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
When the clamp voltage VDSSCL exceeds the maximum rated drain voltage VDSS (VDSS<VDSSCL), the
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、ドレイン電流ＩＤがパワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ続け、誘導性負荷Ｌの誘導性エネルギがパワーＭＩＳＦＥＴ９において消費（吸収）される。
When the clamp voltage VDSSCL is lower than the maximum rated drain voltage VDSS (VDSSCL≦VDSS), the drain current ID continues to flow from the drain to the source of the
ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳが基準電圧（たとえばグランド電圧）になり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
The drain current ID decreases from the peak value IAV immediately before the
パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワーＭＩＳＦＥＴ９の耐量によって定義される。
The active clamp tolerance Eac of the
アクティブクランプ耐量Ｅａｃは、さらに具体的には、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対するパワーＭＩＳＦＥＴ９の耐量によって定義される。たとえば、アクティブクランプ耐量Ｅａｃは、制限電圧ＶＬ、クランプオン電圧ＶＣＬＰ、ドレイン電流ＩＤ及びアクティブクランプ時間ＴＡＶを用いて、Ｅａｃ＝（ＶＬ＋ＶＣＬＰ）×ＩＤ×ＴＡＶの式で表される。
More specifically, the active clamp withstand capacity Eac is defined by the withstand capacity of the
図５は、図１に示す領域Ｖの断面斜視図である。なお、本図では、説明の便宜上、第１主面３の上部構造（ソース電極１２並びにゲート制御配線１７、及び、層間絶縁層など）を省略している。
FIG. 5 is a cross-sectional perspective view of region V shown in FIG. Note that in this figure, for convenience of explanation, the upper structure of the first main surface 3 (the
本図の半導体装置１において、半導体層２は、この形態では、ｎ＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。
In the
半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。
The
出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
In the
ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
The
パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。
つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。更に、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。
That is, the
Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。
In the case of Full-ON control, the
第１ＭＩＳＦＥＴ５６は、具体的には複数の第１ＦＥＴ（Field Effect Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。
Specifically, the
図５では第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。なお、第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。
In FIG. 5, a region on one end side of the
第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、および、第１側壁６１並びに第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。
The first
第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
The
第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。
In this form, the
複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。
The plurality of
図５では第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。なお、第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。
In FIG. 5, a region on one end side of the
第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。
The second trench gate structure 70 includes a
第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
The
複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。
第１トレンチゲート構造６０の外壁からは、ドリフト領域５４の内部に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。
A first depletion layer extends from the outer wall of the first
第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
The first
第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。
The
第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。
The first insulating
第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。
The first insulating
第１電極８３は、第１絶縁層８２を挟んで、第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。
The first electrode 83 is embedded in the
各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）を更に含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。
Each
第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。
The
各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
Each
各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１及び第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。
Each
複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。
The bottoms of the plurality of
各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ＋型の第１コンタクト領域９３を更に含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
Each
各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。
Each
複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１及び第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
In this embodiment, the plurality of first contact regions 93 are formed at intervals along the
第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
The second trench gate structure 70 includes a
第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。
The
第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿い膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。
The second
第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。
The second
第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。
The
第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。
In this embodiment, the
各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。
Each
第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。
More specifically, the
各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。
Each
第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度と等しいことが好ましい。
The n-type impurity concentration of the
各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。
Each
各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。また、各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図５では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。
In this form, each
各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。
Each
複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これによって、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。
The bottoms of the plurality of
各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ＋型の第２コンタクト領域１１３を更に含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度と等しいことが好ましい。
Each
各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。
Each
複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。
In this embodiment, the plurality of second contact regions 113 are formed at intervals along the
図５を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。 Referring to FIG. 5, each second contact region 113 faces each first contact region 93 along the first direction X in this embodiment. Each second contact region 113 is integral with each first contact region 93 .
図５では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ＋」の記号で示している。
In FIG. 5, in order to distinguish from the
各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。 Each second contact region 113 is formed offset from each first contact region 93 in the second direction Y so as not to face a part or all of each first contact region 93 along the first direction X. Good too. That is, the plurality of first contact regions 93 and the plurality of second contact regions 113 may be arranged in a staggered manner in a plan view.
図５を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。
Referring to FIG. 5, in this embodiment, from a region between one end of first
同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部及び第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。
Similarly, although not shown, in this form, from the region between the other end of the first
図５を参照し、半導体層２の第１主面３には、複数（ここでは２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。
Referring to FIG. 5, a plurality of (here, two)
一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。
The
他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。
The
トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。
トレンチコンタクト構造１２０は、一方側の第１側壁１２１と、他方側の第２側壁１２２と、第１側壁１２１および第２側壁１２２を接続する底壁１２３とを含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。
第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。
The
トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。
The
コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。
In this embodiment, the
コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。
The
コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。
The
コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。
More specifically, the
引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。
The
第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。
A first intermediate insulating layer 88 is interposed between the
引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。
The
第２ゲートトレンチ１０１内において、コンタクト電極１３３と第２開口側電極１０７との間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において、第２開口側電極１０７から電気的に絶縁されている。
In the
なお、コントロールＩＣ１０から第１ゲート制御配線１７Ａ（不図示）に入力されるゲート制御信号は、第１開口側電極８７に伝達される。また、コントロールＩＣ１０から第２ゲート制御配線１７Ｂ（不図示）に入力されるゲート制御信号は、第２開口側電極１０７に伝達される。また、コントロールＩＣ１０から第３ゲート制御配線１７Ｃ（不図示）に入力されるゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。
Note that a gate control signal input from the
第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）及び第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。
When both the first MISFET 56 (first trench gate structure 60) and the second MISFET 57 (second trench gate structure 70) are controlled to be in the off state, the
第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。
When both the
第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。
When the
第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。
When the
このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。
In this way, the
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。
When driving the first MISFET 56 (that is, when controlling the gate to turn on), the on signal Von may be applied to the first
これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるので、第１底側電極８６及び第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるので、消費電力低減を図ることができる。
Thereby, a voltage drop between the first
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
When driving the first MISFET 56 (that is, when controlling the gate to turn on), even if an off signal Voff (for example, a reference voltage) is applied to the first
第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。
When driving the second MISFET 57 (that is, when controlling the gate to turn on), the on signal Von may be applied to the second
これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６及び第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
Thereby, the voltage drop between the second
第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
When driving the second MISFET 57 (that is, when controlling the gate to turn on), an off signal Voff (reference voltage) may be applied to the second
図５を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。
Referring to FIG. 5,
第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。
The
第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。 The first channel ratio R1 is adjusted within a range of 0% or more and 50% or less. The first channel ratio R1 is 0% or more and 5% or less, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, 20% or more and 25% or less, 25% or more and 30% or less, and 30%. % or more and 35% or less, 35% or more and 40% or less, 40% or more and 45% or less, or 45% or more and 50% or less. The first channel ratio R1 is preferably 10% or more and 35% or less.
第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。
When the first channel ratio R1 is 50%, the
第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。
When the first channel ratio R1 is 0%, the
第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。
The
第２チャネル領域１１１は、各セル領域７５において、第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。
The
第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。 The second channel ratio R2 is adjusted within a range of 0% or more and 50% or less. The second channel ratio R2 is 0% or more and 5% or less, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, 20% or more and 25% or less, 25% or more and 30% or less, and 30%. % or more and 35% or less, 35% or more and 40% or less, 40% or more and 45% or less, or 45% or more and 50% or less. The second channel ratio R2 is preferably 10% or more and 35% or less.
第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。
When the second channel ratio R2 is 50%, the
第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。
When the second channel ratio R2 is 0%, the
このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。
In this way, the
各セル領域７５における総チャネル割合ＲＴは、この形態では５０％である。この形態では、全ての総チャネル割合ＲＴが等しい値に設定されている。そのため、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。
The total channel ratio RT in each
なお、総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。
Note that the total channel ratio RT may be adjusted for each
これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。
Utilizing this, the total channel ratio RT may be adjusted according to the temperature distribution of the
半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。
An example of a region in the
２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。
A plurality of
さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。
Furthermore, the total channel proportion RT of 20% or more and 40% or less, the total channel proportion RT of 40% or more and 60% or less, and the total channel proportion RT of 60% or more and 80% or less are regularly arranged in a plurality of
一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。
As an example, three types of total channel ratios RT that repeat in the order of 25% (low) → 50% (middle) → 75% (high) may be applied to the plurality of
図６は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図６のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。
FIG. 6 is a graph obtained by actually measuring the relationship between the active clamp tolerance Eac and the sheet resistivity Ron·A. The graph in FIG. 6 shows the characteristics when the
図６において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ２］を示しており、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。
In FIG. 6, the vertical axis shows the active clamp tolerance Eac [mJ/mm 2 ], and the horizontal axis shows the sheet resistivity Ron·A [mΩ·mm 2 ]. As described in FIG. 3, the active clamp tolerance Eac is a tolerance against back electromotive force. The sheet resistivity Ron·A represents the on-resistance within the
図６には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。 FIG. 6 shows a first plot point P1, a second plot point P2, a third plot point P3, and a fourth plot point P4. The first plot point P1, the second plot point P2, the third plot point P3, and the fourth plot point P4 have an average channel ratio RAV (that is, a total channel ratio RT occupying each cell area 75) of 66%, 50%, The characteristics when adjusted to 33% and 25% are shown, respectively.
平均チャネル割合ＲＡＶを増加させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時に面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時にアクティブクランプ耐量Ｅａｃが向上した。 When the average channel ratio RAV was increased, the sheet resistivity Ron·A decreased during normal operation, and the active clamp tolerance Eac decreased during active clamp operation. On the contrary, when the average channel ratio RAV was lowered, the sheet resistivity Ron·A increased during normal operation, and the active clamp tolerance Eac improved during active clamp operation.
面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。 Considering the sheet resistivity Ron·A, it is preferable that the average channel ratio RAV is 33% or more (more specifically, 33% or more and less than 100%). Considering the active clamp tolerance Eac, the average channel ratio RAV is preferably less than 33% (more specifically, more than 0% and less than 33%).
平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。また、平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。 The reason why the sheet resistivity Ron·A decreased due to the increase in the average channel ratio RAV is because the current path increased. Furthermore, the reason why the active clamp tolerance Eac decreased due to the increase in the average channel ratio RAV is that a rapid temperature rise was caused due to the back electromotive force.
とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。
In particular, when the average channel ratio RAV (total channel ratio RT) is relatively large, a local and rapid temperature increase occurs in the region between the first
一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加した理由は、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。 On the other hand, the reason why the sheet resistivity Ron·A increased due to the decrease in the average channel ratio RAV is that the current path was reduced. The reason why the active clamp tolerance Eac improved due to the decrease in the average channel ratio RAV is thought to be that the average channel ratio RAV (total channel ratio RT) became relatively small, and local and rapid temperature increases were suppressed. .
図６のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。 From the results of the graph in FIG. 6, it can be seen that there is a trade-off relationship in the adjustment method based on the average channel ratio RAV (total channel ratio RT), so it is possible to obtain excellent sheet resistivity Ron・A and It can be seen that it is difficult to achieve both excellent active clamp tolerance Eac.
一方、図６のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせて、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａ及び優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、半導体装置１では、以下の制御が実施される。
On the other hand, from the results of the graph in FIG. 6, in the
図７は、図１に示す半導体装置１の通常動作を説明するための断面斜視図である。図８は、図１に示す半導体装置１のアクティブクランプ動作を説明するための断面斜視図である。図７および図８では、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
FIG. 7 is a cross-sectional perspective view for explaining the normal operation of the
図７を参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。
Referring to FIG. 7, during normal operation of the
第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２及び第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、それぞれ等しい電圧を有していてもよい。
The first on-signal Von1, the second on-signal Von2, and the third on-signal Von3 are each input from the
この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
In this case, the first opening-
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図７では、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
As a result, both the
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。
As a result, both the
なお、特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図６のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。 Note that the characteristic channel ratio RC is a value obtained by multiplying the average channel ratio RAV by the channel utilization rate RU (RC=RAV×RU). The characteristics of the power MISFET 9 (area resistivity Ron·A and active clamp tolerance Eac) are determined based on the characteristic channel ratio RC. As a result, the sheet resistivity Ron·A approaches the sheet resistivity Ron·A indicated by the second plot point P2 in the graph of FIG.
一方、図８を参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。
On the other hand, referring to FIG. 8, when the
オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、それぞれ等しい電圧を有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。
The off signal Voff, the first clamp-on signal VCon1, and the second clamp-on signal VCon2 are each input from the
この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６及び第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図８では、オフ状態の第１チャネル領域９１が塗りつぶしハッチングにより示され、オン状態の第２チャネル領域１１１がドット状のハッチングにより示されている。
In this case, the first opening-
その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これによりアクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
As a result, the
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図６のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。 The channel utilization rate RU during active clamp operation is 50%. Further, the characteristic channel ratio RC during active clamp operation is 25%. As a result, the active clamp tolerance Eac approaches the active clamp tolerance Eac indicated by the fourth plot point P4 in the graph of FIG.
この場合、コントロールＩＣ１０は、通常動作時及びアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７を制御する。
In this case, the
コントロールＩＣ１０は、さらに具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。
More specifically, the
従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。すなわち、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。
Therefore, during normal operation, the characteristic channel ratio RC relatively increases. That is, during normal operation, current can flow using the
一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。すなわち、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７により逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
On the other hand, during active clamp operation, the characteristic channel ratio RC relatively decreases. That is, since current can flow using the
その結果、図６に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。
As a result, it is possible to provide a
なお、上記の制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。 Note that in the above control example, an example was described in which the second Half-ON control was applied during the active clamp operation. However, the first Half-ON control may be applied during the active clamp operation.
＜第１実施形態＞
図９は、第１実施形態に係る半導体装置（＝半導体装置１がハイサイドスイッチＩＣである場合において、アクティブクランプ動作時にパワーＭＩＳＦＥＴの第１Ｈａｌｆ－ＯＮ制御を行うための電気的構造）を示すブロック回路図である。
<First embodiment>
FIG. 9 is a block diagram showing a semiconductor device according to the first embodiment (=electrical structure for performing first Half-ON control of the power MISFET during active clamp operation when the
本実施形態の半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、ゲート制御回路２５と、アクティブクランプ回路２６とを有する。なお、既出の構成要素については、これまでと同一の符号を付している。
The
また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置１には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。
In addition, in this figure, only some of the components are extracted and shown in order to simplify the explanation, but the
パワーＭＩＳＦＥＴ９は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーＭＩＳＦＥＴ９は、図１０で示すように、並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７（＝それぞれ第１トランジスタ及び第２トランジスタに相当）として等価的に表すことができる。
The
別の見方をすると、それぞれ独立して制御される第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７が、単一のゲート分割素子であるパワーＭＩＳＦＥＴ９として、一体的に形成されていると理解することもできる。
From another perspective, it can be understood that the
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のゲート制御（延いては、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御）を行う。例えば、ゲート制御回路２５は、イネーブル信号ＥＮがハイレベルとされるイネーブル状態（＝第１動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオンする一方、イネーブル信号ＥＮがローレベルとされるディセーブル状態（＝第２動作状態に相当）において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をいずれもオフするように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート制御信号Ｇ１及びＧ２を生成する。
The
なお、イネーブル信号ＥＮは、入力電極１３に入力される外部制御信号ＩＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）であるときにハイレベルとなり、外部制御信号ＩＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）であるときにローレベルとなる。
Note that the enable signal EN becomes a high level when the external control signal IN input to the
また、ゲート制御回路２５は、アクティブクランプ回路２６から内部ノード電圧Ｖｘの入力を受け付けており、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、アクティブクランプ回路２６が動作する前（＝出力電圧ＶＯＵＴがクランプされる前）に、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートする機能、つまり、Ｇ２＝ＶＯＵＴとして第２ＭＩＳＦＥＴ５７を完全に停止させることにより、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を実現する機能を備えている。
Further, the
アクティブクランプ回路２６は、第１ＭＩＳＦＥＴ５６のドレイン・ゲート間に接続されており、外部制御信号ＩＮ（延いてはイネーブル信号ＥＮ）がローレベルとなった後、ソース電極１２の出力電圧ＶＯＵＴが負電圧となったときに、第１ＭＩＳＦＥＴ５６を強制的にオンさせる（フルオフさせない）ことで、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレイン・ソース間電圧（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ以下に制限する。
The
なお、第２ＭＩＳＦＥＴ５７は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路２６が接続されていない。
Note that since the
図１１は、図９におけるゲート制御回路２５及びアクティブクランプ回路２６の一構成例を示す回路図である。
FIG. 11 is a circuit diagram showing an example of the configuration of the
まず、アクティブクランプ回路２６の構成について具体的に説明する。本構成例のアクティブクランプ回路２６は、ｍ段（例えばｍ＝８）のツェナダイオード列２６１と、ｎ段（例えばｎ＝３）のダイオード列２６２と、Ｎチャネル型のＭＩＳＦＥＴ２６３（＝第３トランジスタに相当）と、を含む。
First, the configuration of the
ツェナダイオード列２６１のカソードとＭＩＳＦＥＴ２６３のドレインは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのドレインと共にドレイン電極１１（＝電源電圧ＶＢが印加される電源電極ＶＢＢに相当）に接続されている。ツェナダイオード列２６１のアノードは、ダイオード列２６２のアノードに接続されている。ダイオード列２６２のカソードは、ＭＩＳＦＥＴ２６３のゲートに接続されている。ＭＩＳＦＥＴ２６３のソースは、第１ＭＩＳＦＥＴ５６のゲート（＝ゲート制御信号Ｇ１の印加端）に接続されている。ＭＩＳＦＥＴ２６３のバックゲートは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのソースと共に、ソース電極１２（＝出力電圧ＶＯＵＴが印加される出力電極ＯＵＴに相当）に接続されている。なお、ソース電極１２には、先出の図９及び図１０で示したように、コイルまたはソレノイドなどの誘導性負荷Ｌが接続され得る。
The cathode of the
次に、ゲート制御回路２５の構成について具体的に説明する。本構成例のゲート制御回路２５は、電流源２５１～２５４と、コントローラ２５５と、Ｎチャネル型のＭＩＳＦＥＴ２５６（＝第４トランジスタに相当）と、を含む。
Next, the configuration of the
電流源２５１は、昇圧電圧ＶＧ（＝チャージポンプ出力）の印加端と第１ＭＩＳＦＥＴ５６のゲートとの間に接続されており、ソース電流ＩＨ１を生成する。
The
電流源２５２は、昇圧電圧ＶＧの印加端と第２ＭＩＳＦＥＴ５７のゲートとの間に接続されており、ソース電流ＩＨ２を生成する。
The
電流源２５３は、第１ＭＩＳＦＥＴ５６のゲートと出力電圧ＶＯＵＴの印加端（＝ソース電極１２）との間に接続されており、シンク電流ＩＬ１を生成する。
The
電流源２５４は、第２ＭＩＳＦＥＴ５７のゲートと出力電圧ＶＯＵＴの印加端との間に接続されており、シンク電流ＩＬ２を生成する。
The
コントローラ２５５は、イネーブル状態（ＥＮ＝Ｈ）において、電流源２５１及び２５２をオンし、電流源２５３及び２５４をオフする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートには、ソース電流ＩＨ１及びＩＨ２が流し込まれる。
一方、コントローラ２５５は、ディセーブル状態（ＥＮ＝Ｌ）において、電流源２５１及び２５２をオフし、電流源２５３及び２５４をオンする。このような電流制御により、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートから、シンク電流ＩＬ１及びＩＬ２が引き抜かれる。
On the other hand, the
ＭＩＳＦＥＴ２５６は、第２ＭＩＳＦＥＴ５７のゲート・ソース間に接続されており、アクティブクランプ回路２６の内部ノード電圧Ｖｘに応じてオン／オフされる。なお、内部ノード電圧Ｖｘとしては、例えば、本図で示したように、ＭＩＳＦＥＴ２６３のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Ｖｘは、これに限定されるものではなく、例えば、ダイオード列２６２を形成するｎ段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Ｖｘとして用いても構わない。
The
また、半導体装置１には、上記構成要素のほか、静電破壊保護素子として、ツェナダイオードＺＤ１～ＺＤ３と、ダイオードＤ１及びＤ２と、トランジスタＤＮ１（例えばデプレッションＮチャネル型ＭＩＳＦＥＴ）が設けられている。それぞれの接続関係について簡単に述べる。
In addition to the above components, the
ツェナダイオードＺＤ１及びＺＤ２それぞれのカソードは、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲートに接続されている。ツェナダイオードＺＤ１及びＺＤ２それぞれのアノードは、ダイオードＤ１及びＤ２それぞれのアノードに接続されている。ツェナダイオードＺＤ３のカソードとトランジスタＤＮ１のドレインは、いずれもＭＩＳＦＥＴ２６３のゲートに接続されている。ダイオードＤ１並びにＤ２それぞれのカソード、ツェナダイオードＺＤ３のアノード、及び、トランジスタＤＮ１のソース、ゲート並びにバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。
The cathodes of the Zener diodes ZD1 and ZD2 are connected to the gates of the
以下では、第１ＭＩＳＦＥＴ５６のゲート・ソース間電圧をＶｇｓ１とし、ＭＩＳＦＥＴ２６３のゲート・ソース間電圧をＶｇｓ２とし、ＭＩＳＦＥＴ２５６のゲート・ソース間電圧をＶｇｓ３とし、ツェナダイオード列２６１の降伏電圧をｍＶＺとし、ダイオード列２６２の順方向降下電圧をｎＶＦとして、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御を説明する。
In the following, the gate-source voltage of the
図１２は、半導体装置１において、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ制御が行われる様子を示すタイミングチャートであり、上から順にイネーブル信号ＥＮ、出力電圧ＶＯＵＴ（実線）、ゲート制御信号Ｇ１（一点鎖線）並びにＧ２（破線）、及び、出力電流ＩＯＵＴが描写されている。なお、本図ではソース電極１２（＝出力電極ＯＵＴ）と接地端との間に誘導性負荷Ｌが接続されているものとする。
FIG. 12 is a timing chart showing how the first half-ON control of the
時刻ｔ１において、イネーブル信号ＥＮがハイレベル（＝パワーＭＩＳＦＥＴ９をオンするときの論理レベル）に立ち上げられると、ゲート制御信号Ｇ１及びＧ２がハイレベル（≒ＶＧ）に立ち上がり、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がオンする。その結果、出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが電源電圧ＶＢ近傍まで上昇する。この状態は、パワーＭＩＳＦＥＴ９のＦｕｌｌ－ＯＮ状態に相当する。
At time t1, when the enable signal EN rises to a high level (=the logic level when turning on the power MISFET 9), the gate control signals G1 and G2 rise to a high level (≈VG), and the
その後、時刻ｔ２において、イネーブル信号ＥＮがローレベル（＝パワーＭＩＳＦＥＴ９をオフするときの論理レベル）に立ち下げられると、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７をオフするために、ゲート制御信号Ｇ１及びＧ２がローレベル（≒ＶＯＵＴ）に立ち下がる。
Thereafter, at time t2, when the enable signal EN falls to a low level (=the logic level when turning off the power MISFET 9), the gate control signals G1 and G2 go to a low level in order to turn off the
このとき、誘導性負荷Ｌは、パワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、接地電圧ＧＮＤよりも低い負電圧まで急低下する。
At this time, the inductive load L continues to flow the output current IOUT until the energy stored during the ON period of the
ただし、時刻ｔ４において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値α（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢ－α（例えばＶＢ－５０Ｖ）まで低下すると、アクティブクランプ回路２６の働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、下限電圧ＶＢ－α以上に制限される。
However, at time t4, when the output voltage VOUT falls to the lower limit voltage VB-α (for example, VB-50V), which is lower than the power supply voltage VB by a predetermined value α (=mVZ+nVF+Vgs1+Vgs2), the
つまり、アクティブクランプ回路２６は、電源電圧ＶＢ基準で出力電圧ＶＯＵＴを制限することにより、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）を所定のクランプ電圧Ｖｃｌｐ（＝α）以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Ｌに蓄えられたエネルギが放出し尽くされて出力電流ＩＯＵＴが流れなくなる時刻ｔ５まで継続される。
In other words, the
一方、第２ＭＩＳＦＥＴ５７に着目すると、イネーブル状態（ＥＮ＝Ｈ）からディセーブル状態（ＥＮ＝Ｌ）への遷移後、時刻ｔ３において、出力電圧ＶＯＵＴが電源電圧ＶＢよりも所定値β（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ３）だけ低いチャネル切替電圧ＶＢ－β（＞ＶＢ－α）まで低下すると、内部ノード電圧Ｖｘがゲート・ソース間電圧Ｖｇｓ３よりも高くなるので、ＭＩＳＦＥＴ２５６がオンして、第２ＭＩＳＦＥＴ５７のゲート・ソース間がショート（Ｇ２＝ＶＯＵＴ）される。
On the other hand, focusing on the
すなわち、第２ＭＩＳＦＥＴ５７は、ＭＩＳＦＥＴ２５６の働きにより、アクティブクランプ回路２６が動作する前（時刻ｔ４以前）に完全に停止される。この状態は、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。
That is, the
このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時（＝時刻ｔ４～ｔ５）のチャネル利用率ＲＵが、零を超えて通常動作時（＝時刻ｔ１～ｔ２）のチャネル利用率ＲＵ未満となる。 In this way, by switching from the Full-ON state to the first Half-ON state, the channel utilization rate RU during active clamp operation (= time t4 to t5) exceeds zero and becomes normal operation (= time t1 to t2) is less than the channel utilization rate RU.
従って、通常動作時には、特性チャネル割合ＲＣが相対的に増加する（例えばＲＣ＝５０％）。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する（例えばＲＣ＝２５％）。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。 Therefore, during normal operation, the characteristic channel proportion RC relatively increases (for example, RC=50%). This relatively increases the current path, so it is possible to reduce the area resistivity Ron·A (on-resistance). On the other hand, during active clamp operation, the characteristic channel ratio RC is relatively reduced (for example, RC=25%). This makes it possible to suppress a rapid temperature rise caused by the back electromotive force of the inductive load L, thereby making it possible to improve the active clamp tolerance Eac.
よって、図６に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供することが可能となる。特に、ＩＰＤ分野において、アクティブクランプ耐量Ｅａｃは、より大きな誘導性負荷Ｌを駆動するために重要な特性の一つとなる。
Therefore, apart from the trade-off relationship shown in FIG. 6, it is possible to provide a
なお、図９～図１２では、アクティブクランプ動作時において、第１Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第２Ｈａｌｆ－ＯＮ制御が適用されてもよい。その場合には、第１ＭＩＳＦＥＴ５６と第２ＭＩＳＦＥＴ５７を相互に入れ替えて理解すればよい。
Note that in FIGS. 9 to 12, an example has been described in which the first Half-ON control is applied during the active clamp operation. However, the second Half-ON control may be applied during the active clamp operation. In that case, the
＜アクティブクランプ動作に関する考察＞
第１実施形態の半導体装置１であれば、アクティブクランプ動作時にパワーＭＩＳＦＥＴ９のチャネル制御（先述の第１Ｈａｌｆ－ＯＮ制御又は第２Ｈａｌｆ－ＯＮ制御）を行うことにより、パワーＭＩＳＦＥＴ９での発熱を分散しつつ、アクティブクランプ耐量Ｅａｃ（＝Ｖｃｌｐ×ＩＯＵＴ×ＴＡＶ）を高めることが可能となる。
<Considerations regarding active clamp operation>
In the
上記のアクティブクランプ耐量Ｅａｃは、クランプ電圧Ｖｃｌｐ（＝ｍＶＺ＋ｎＶＦ＋Ｖｇｓ１＋Ｖｇｓ２）が高いほど高くなる。なお、ゲート・ソース間電圧Ｖｇｓ１及びＶｇｓ２は、パワーＭＩＳＦＥＴ９の素子サイズ及びチャネル割合により変動する。
The above active clamp tolerance Eac increases as the clamp voltage Vclp (=mVZ+nVF+Vgs1+Vgs2) increases. Note that the gate-source voltages Vgs1 and Vgs2 vary depending on the element size and channel ratio of the
図１３は、パワーＭＩＳＦＥＴ９のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ１又はＶｇｓ２に相当）とオン抵抗Ｒｏｎとの関係を示す図である。
FIG. 13 is a diagram showing the relationship between the gate-source voltage Vgs (=corresponding to Vgs1 or Vgs2) of the
アクティブクランプ動作時にパワーＭＩＳＦＥＴ９のチャネル制御が行われると、パワーＭＩＳＦＥＴ９のオン抵抗Ｒｏｎが高くなる。なお、本図で示したように、オン抵抗Ｒｏｎが高められた状態は、ゲート・ソース間電圧Ｖｇｓが引き下げられた状態と等価であり、パワーＭＩＳＦＥＴ９の電流能力が小さく絞られる。そのため、出力電流ＩＯＵＴが大きい場合には、アクティブクランプ動作時におけるゲート・ソース間電圧Ｖｇｓの制御が困難となり得る。
When channel control of the
図１４は、パワーＭＩＳＦＥＴ９のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ１又はＶｇｓ２に相当）と出力電流ＩＯＵＴとの関係を示す図である。
FIG. 14 is a diagram showing the relationship between the gate-source voltage Vgs (=corresponding to Vgs1 or Vgs2) of the
本図で示すように、アクティブクランプ動作時に吸収すべき出力電流ＩＯＵＴが大きいほど、パワーＭＩＳＦＥＴ９のゲート・ソース間電圧Ｖｇｓを高める必要がある。特に、第１実施形態の半導体装置１では、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９のチャネル制御により、パワーＭＩＳＦＥＴ９の電流能力が小さく絞られる。そのため、出力電流ＩＯＵＴが大きいときには、これを吸収するために必要なパワーＭＩＳＦＥＴ９のゲート・ソース間電圧Ｖｇｓが高くなり、クランプ電圧Ｖｃｌｐが上昇する。
As shown in this figure, the larger the output current IOUT to be absorbed during the active clamp operation, the higher the gate-source voltage Vgs of the
図１５は、アクティブクランプ動作時の問題点を示す図（半導体装置１がハイサイドスイッチＩＣである場合）である。
FIG. 15 is a diagram illustrating problems during active clamp operation (when
第１実施形態の半導体装置１において、パワーＭＩＳＦＥＴ９のオフ遷移時における出力電圧ＶＯＵＴは、基本的に、電源電圧ＶＢよりもクランプ電圧Ｖｃｌｐだけ低い下限電圧ＶＢ－Ｖｃｌｐ以上に制限される。
In the
ただし、アクティブクランプ動作時に吸収すべき出力電流ＩＯＵＴが大きく、第１ＭＩＳＦＥＴ５６の電流能力が不足した場合には、出力電流ＩＯＵＴを吸収し切れずに出力電圧ＶＯＵＴのアンダーシュートを生じるおそれがある。
However, if the output current IOUT to be absorbed during the active clamp operation is large and the current capacity of the
なお、アクティブクランプ動作時のクランプ電圧Ｖｃｌｐを高めるほど、より早く出力電流ＩＯＵＴを吸収することができる。しかしながら、出力電圧ＶＯＵＴのアンダーシュートが生じたときに、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが素子耐圧を超えてしまう懸念があった。
Note that the higher the clamp voltage Vclp during active clamp operation, the faster the output current IOUT can be absorbed. However, when undershoot of the output voltage VOUT occurs, there is a concern that the drain-source voltage Vds of the
そこで、一般には、アクティブクランプ耐量Ｅａｃの向上よりもパワーＭＩＳＦＥＴ９の耐圧破壊防止を優先し、ツェナダイオード列２６１及びダイオード列２６２の段数を調整することでクランプ電圧Ｖｃｌｐが低めに設定される。
Therefore, in general, priority is given to preventing voltage breakdown of the
具体的には、パワーＭＩＳＦＥＴ９の素子耐圧（最大定格ドレイン電圧ＶＤＳＳ、例えばＶＤＳＳ＝６０Ｖ）に対して十分なマージンを持つように、低めのクランプ電圧Ｖｃｌｐ（例えばＶｃｌｐ＝４５Ｖ）を設定することが多い。
Specifically, a low clamp voltage Vclp (for example, Vclp = 45 V) is often set so as to have a sufficient margin with respect to the element breakdown voltage (maximum rated drain voltage VDSS, for example, VDSS = 60 V) of the
なお、上記の問題点は、ハイサイドスイッチＩＣだけでなく、ローサイドスイッチＩＣのアクティブクランプ動作時にも当てはまる（図１６を参照）。 Note that the above problem applies not only to the high-side switch IC but also to the low-side switch IC during active clamp operation (see FIG. 16).
以下では、上記の考察に鑑み、アクティブクランプ動作時における耐圧破壊の防止と電流能力不足の解消を両立することのできる新規な実施形態を提案する。 In the following, in view of the above considerations, a new embodiment will be proposed that can both prevent voltage breakdown and resolve insufficient current capacity during active clamp operation.
＜第２実施形態＞
図１７は、第２実施形態に係る半導体装置１を示す図である。本実施形態の半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢ）と、ソース電極１２（＝出力電極ＯＵＴ）と、パワーＭＩＳＦＥＴ９と、アクティブクランプ回路２６Ａ及び２６Ｂと、ツェナダイオードＺＤ１及びＺＤ２と、ダイオードＤ１及びＤ２と、を有する。なお、既出の構成要素については、これまでと同一の符号を付している。
<Second embodiment>
FIG. 17 is a diagram showing a
また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置１には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。この点については、先出の第１実施形態と同様である。
In addition, in this figure, only some of the components are extracted and shown in order to simplify the explanation, but the
パワーＭＩＳＦＥＴ９は、ゲート制御信号Ｇ１及びＧ２をそれぞれ受け付ける第１ゲート及び第２ゲートを備えており、第１チャネル領域９１及び第２チャネル領域１１１を個別に制御することができるように構成されたゲート分割型の出力トランジスタである。
The
例えば、パワーＭＩＳＦＥＴ９の第１ゲートによって制御される第１チャネル領域９１は、セル領域７５に対して第１チャネル割合Ｒ１で形成されている。また、パワーＭＩＳＦＥＴ９の第２ゲートによって制御される第２チャネル領域１１１は、セル領域７５に対して第２チャネル割合Ｒ２で形成されている。第１チャネル割合Ｒ１は、第２チャネル割合Ｒ２と同値であってもよいし、或いは、第２チャネル割合Ｒ２よりも小さい値であってもよい（例えばＲ１＝１２．５％、Ｒ２＝３７．５％）。
For example, the
なお、パワーＭＩＳＦＥＴ９の素子構造については、既に説明した通りである。そのため、重複した説明は省略する。
Note that the element structure of the
アクティブクランプ回路２６Ａ（＝第１アクティブクランプ回路に相当）は、パワーＭＩＳＦＥＴ９のドレインとパワーＭＩＳＦＥＴ９の第１ゲートとの間に接続されており、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを第１クランプ電圧ＶｃｌｐＡ以下（例えばＶｃｌｐＡ＝５０Ｖ）に制限する。
The
本図に即して具体的に述べると、アクティブクランプ回路２６Ａは、ｍＡ段のツェナダイオード列２６Ａ１（＝第１ツェナダイオード列に相当）と、ｎＡ段のダイオード列２６Ａ２（＝第１ダイオード列に相当）と、ＭＩＳＦＥＴ２６Ａ３（＝第１トランジスタに相当）と、を含む。
To describe it specifically in accordance with this figure, the
ツェナダイオード列２６Ａ１のカソードとＭＩＳＦＥＴ２６Ａ３のドレインは、パワーＭＩＳＦＥＴ９のドレインと共に、ドレイン電極１１（＝電源電圧ＶＢの印加端）に接続されている。ツェナダイオード列２６Ａ１のアノードは、ダイオード列２６Ａ２のアノードに接続されている。ダイオード列２６Ａ２のカソードは、ＭＩＳＦＥＴ２６Ａ３のゲートに接続されている。ＭＩＳＦＥＴ２６Ａ３のソース及びバックゲートは、いずれもパワーＭＩＳＦＥＴ９の第１ゲートに接続されている。
The cathode of the Zener diode row 26A1 and the drain of the MISFET 26A3 are connected to the drain electrode 11 (=the end to which the power supply voltage VB is applied) together with the drain of the
アクティブクランプ回路２６Ｂ（＝第２アクティブクランプ回路に相当）は、パワーＭＩＳＦＥＴ９のドレインとパワーＭＩＳＦＥＴ９の第２ゲートとの間に接続されており、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを第１クランプ電圧ＶｃｌｐＡとは異なる第２クランプ電圧ＶｃｌｐＢ以下に制限する。なお、第２クランプ電圧ＶｃｌｐＢは、第１クランプ電圧ＶｃｌｐＡよりも高い値（例えばＶｃｌｐＢ＝５５Ｖ）に設定してもよい。
The
本図に即して具体的に述べると、アクティブクランプ回路２６Ｂは、ｍＢ段のツェナダイオード列２６Ｂ１（＝第２ツェナダイオード列に相当）と、ｎＢ段のダイオード列２６Ｂ２（＝第２ダイオード列に相当）と、ＭＩＳＦＥＴ２６Ｂ３（＝第２トランジスタに相当）と、を含む。なお、ｍＢ＞ｍＡであってもよい。また、ｎＢ＞ｎＡであってもよい。
To describe it specifically in accordance with this figure, the
ツェナダイオード列２６Ｂ１のカソードとＭＩＳＦＥＴ２６Ｂ３のドレインは、パワーＭＩＳＦＥＴ９のドレインと共に、ドレイン電極１１に接続されている。ツェナダイオード列２６Ｂ１のアノードは、ダイオード列２６Ｂ２のアノードに接続されている。ダイオード列２６Ｂ２のカソードは、ＭＩＳＦＥＴ２６Ｂ３のゲートに接続されている。ＭＩＳＦＥＴ２６Ｂ３のソース及びバックゲートは、いずれもパワーＭＩＳＦＥＴ９の第２ゲートに接続されている。
The cathode of the Zener diode row 26B1 and the drain of the MISFET 26B3 are connected to the
図１８は、第２実施形態のアクティブクランプ動作を示す図であり、パワーＭＩＳＦＥＴ９のオフ遷移時における出力電圧ＶＯＵＴが描写されている。図中の実線は第２実施形態の挙動を示しており、破線は第１実施形態の挙動を示している。
FIG. 18 is a diagram showing the active clamp operation of the second embodiment, and depicts the output voltage VOUT at the time of off-transition of the
パワーＭＩＳＦＥＴ９のオフ遷移時には、誘導性負荷ＬがパワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、電源電圧ＶＢから接地電圧ＧＮＤよりも低い負電圧まで急低下する。
During the off transition of the
このとき、出力電圧ＶＯＵＴは、基本的に、アクティブクランプ回路２６Ａの働きにより、電源電圧ＶＢよりも第１クランプ電圧ＶｃｌｐＡ（例えばＶｃｌｐＡ＝５０Ｖ）だけ低い第１下限電圧ＶＢ－ＶｃｌｐＡ以上に制限される。
At this time, the output voltage VOUT is basically limited to a first lower limit voltage VB-VclpA that is lower than the power supply voltage VB by a first clamp voltage VclpA (for example, VclpA=50V) by the function of the
なお、先にも述べた通り、第２クランプ電圧ＶｃｌｐＢは、第１クランプ電圧ＶｃｌｐＡよりも高い値（例えばＶｃｌｐＢ＝５５Ｖ）に設定されている。従って、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）が第１クランプ電圧ＶｃｌｐＡ以下であるときには、特段の制御を要することなく、アクティブクランプ回路２６Ｂが非動作状態となる。
Note that, as described above, the second clamp voltage VclpB is set to a higher value than the first clamp voltage VclpA (for example, VclpB=55V). Therefore, when the drain-source voltage Vds (=VB-VOUT) of the
ただし、アクティブクランプ動作時に吸収すべき出力電流ＩＯＵＴが大きく、第１ＭＩＳＦＥＴ５６の電流能力が不足した場合には、出力電流ＩＯＵＴを吸収し切れずに出力電圧ＶＯＵＴのアンダーシュートを生じるおそれがある（図中の破線を参照）。
However, if the output current IOUT to be absorbed during active clamp operation is large and the current capacity of the
そこで、本実施形態の半導体装置１では、出力電圧ＶＯＵＴのアンダーシュートが生じてパワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓが第１クランプ電圧ＶｃｌｐＡを上回った場合にアクティブクランプ回路２６Ｂが動作状態となる。
Therefore, in the
このとき、出力電圧ＶＯＵＴは、アクティブクランプ回路２６Ａ及び２６Ｂ双方の働きにより、電源電圧ＶＢよりも第２クランプ電圧ＶｃｌｐＢ（例えばＶｃｌｐＡ＝５５Ｖ）だけ低い第２下限電圧ＶＢ－ＶｃｌｐＢ以上に制限される。なお、第２クランプ電圧ＶｃｌｐＢは、パワーＭＩＳＦＥＴ９の素子耐圧（最大定格ドレイン電圧ＶＤＳＳ、例えばＶＤＳＳ＝６０Ｖ）よりも低い値に設定しておくとよい。
At this time, the output voltage VOUT is limited to a second lower limit voltage VB-VclpB which is lower than the power supply voltage VB by a second clamp voltage VclpB (for example, VclpA=55V) by the action of both
その後、誘導性負荷Ｌに蓄えられたエネルギの放出に伴い、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）が第１クランプ電圧ＶｃｌｐＡ以下に戻ると、アクティブクランプ回路２６Ｂが再び非動作状態となる。
Thereafter, as the energy stored in the inductive load L is released, the drain-source voltage Vds (=VB-VOUT) of the
このように、本実施形態の半導体装置１では、基本的にアクティブクランプ回路２６Ａを用いて第１Ｈａｌｆ－ＯＮ状態でのアクティブクランプ動作を行うことができる。従って、パワーＭＩＳＦＥＴ９での発熱を分散しつつ、アクティブクランプ耐量Ｅａｃを高めることができる。この点については、第１実施形態（図１１）と変わらない。
In this way, in the
さらに、本実施形態の半導体装置１であれば、第１Ｈａｌｆ－ＯＮ状態でのアクティブクランプ動作中にパワーＭＩＳＦＥＴ９の電流能力が不足して出力電圧ＶＯＵＴのアンダーシュートが生じた場合にアクティブクランプ回路２６Ｂが動作状態となる。従って、パワーＭＩＳＦＥＴ９の第１チャネル領域９１だけでなく第２チャネル領域１１１も利用して出力電流ＩＯＵＴを吸収することができるので、パワーＭＩＳＦＥＴ９の電流能力不足を解消することができる。その結果、出力電圧ＶＯＵＴのアンダーシュートを抑制して、パワーＭＩＳＦＥＴ９の耐圧破壊を防止することが可能となる。
Furthermore, in the
＜高温時のアクティブクランプ動作に関する考察＞
先出のクランプ電圧Ｖｃｌｐは、電源電圧ＶＢの最大定格値（例えば４０Ｖ）よりも高く、かつ、パワーＭＩＳＦＥＴ９の素子耐圧（例えば６０Ｖ）よりも低い電圧値に設定しておく必要がある。
<Considerations regarding active clamp operation at high temperatures>
The aforementioned clamp voltage Vclp needs to be set to a voltage value higher than the maximum rated value (for example, 40V) of the power supply voltage VB and lower than the element breakdown voltage (for example, 60V) of the
ところで、ＩＰＤを含むパワーＩＣには、インダクタンス（例えば５ｍＨ）を持つ経路を介して出力端子を天絡または地絡した状態で、パワーＩＣのオン／オフを複数サイクル（グレードに応じて３００サイクル～１００万サイクル）に亘って繰り返す負荷ショート信頼性試験（ＡＥＣ－Ｑ１００－０１２）が課せられる。 By the way, for power ICs including IPDs, the power IC is turned on/off for multiple cycles (300 cycles or more depending on the grade) with the output terminal shorted to supply or ground via a path with inductance (for example, 5 mH). A load short circuit reliability test (AEC-Q100-012) repeated over 1 million cycles) is required.
ここで、パワーＩＣの過電流制限値が数十Ａ～１００Ａに設定されていた場合には、数百Ｗ～１０００Ｗもの大電力が消費される。そのため、パワーＩＣでは、過熱を検出した状態（高温状態）でオン／オフが繰り返される。 Here, if the overcurrent limit value of the power IC is set to several tens of A to 100 A, a large amount of power of several hundred W to 1000 W is consumed. Therefore, the power IC is repeatedly turned on and off while overheating is detected (high temperature state).
このような高温時には、熱の影響により半導体装置１のアクティブクランプ耐量Ｅａｃが低下する。そのため、パワーＭＩＳＦＥＴ９の熱破壊を防止するためには、クランプ電圧Ｖｃｌｐを引き下げることが望ましい。
At such high temperatures, the active clamp tolerance Eac of the
以下では、上記の考察に鑑み、高温時に適切なアクティブクランプ動作を行うことのできる新規な実施形態を提案する。 In view of the above considerations, a novel embodiment will be proposed below that can perform an appropriate active clamp operation at high temperatures.
＜第３実施形態＞
図１９は、第３実施形態に係る半導体装置１を示す図である。本実施形態の半導体装置１は、ドレイン電極１１（＝第１端子に相当）と、ソース電極１２（＝第２端子に相当）と、パワーＭＩＳＦＥＴ９と、アクティブクランプ回路２６Ｃ及び２６Ｄと、切替回路ＳＷとを備える。なお、既出の構成要素については、これまでと同一の符号を付している。
<Third embodiment>
FIG. 19 is a diagram showing a
また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置１には、基本的に、先出の半導体装置１（図２を参照）と同様の構成要素が含まれていると理解してよい。この点については、先出の第１実施形態及び第２実施形態と同様である。
In addition, in this figure, only some of the components are extracted and shown in order to simplify the explanation, but the
パワーＭＩＳＦＥＴ９は、ゲート制御信号Ｇ１及びＧ２をそれぞれ受け付ける第１ゲート及び第２ゲートを備えており、第１チャネル領域９１及び第２チャネル領域１１１を個別に制御することができるように構成されたゲート分割型の出力トランジスタである。
The
本図の吹き出しで示したように、パワーＭＩＳＦＥＴ９は、ドレイン電極１１とソース電極１２との間に並列接続された第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７として等価的に表すことができる。
As indicated by the balloon in this figure, the
なお、パワーＭＩＳＦＥＴ９の素子構造については、既に説明した通りである。そのため、重複した説明は省略する。
Note that the element structure of the
アクティブクランプ回路２６Ｃ（＝第１アクティブクランプ回路に相当）は、パワーＭＩＳＦＥＴ９のドレインとパワーＭＩＳＦＥＴ９の第１ゲートとの間に接続されており、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを第１クランプ電圧ＶｃｌｐＣ以下に制限する。なお、アクティブクランプ回路２６Ｃは、第１実施形態（図９～図１１）のアクティブクランプ回路２６として理解され得る。
The
アクティブクランプ回路２６Ｄ（＝第２アクティブクランプ回路に相当）は、パワーＭＩＳＦＥＴ９のドレインとパワーＭＩＳＦＥＴ９の第２ゲートとの間に接続されており、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓを第１クランプ電圧ＶｃｌｐＣとは異なる第２クランプ電圧ＶｃｌｐＤ以下に制限する。
The
第１クランプ電圧ＶｃｌｐＣは、第２クランプ電圧ＶｃｌｐＤよりも高い電圧値に設定してもよい。具体的に述べると、第１クランプ電圧ＶｃｌｐＣ及び第２クランプ電圧ＶｃｌｐＤは、電源電圧ＶＢの定常値をＶＢ１として最大定格値をＶＢ２としたとき、ＶＢ１＜ＶｃｌｐＤ＜ＶＢ２＜ＶｃｌｐＣを満たすように設定してもよい。 The first clamp voltage VclpC may be set to a higher voltage value than the second clamp voltage VclpD. Specifically, the first clamp voltage VclpC and the second clamp voltage VclpD are set to satisfy VB1<VclpD<VB2<VclpC, where the steady value of the power supply voltage VB is VB1 and the maximum rated value is VB2. It's okay.
なお、第１クランプ電圧ＶｃｌｐＣ及び第２クランプ電圧ＶｃｌｐＤは、それぞれ、先出の第２実施形態（図１７）と同じく、ツェナダイオード列の段数（例えば７～８段）又はダイオード列の段数（例えば２～３段）で調整してもよい。 Note that the first clamp voltage VclpC and the second clamp voltage VclpD are respectively determined by the number of stages of the Zener diode array (for example, 7 to 8 stages) or the number of stages of the diode array (for example, as in the second embodiment (FIG. 17)). It may be adjusted in 2 to 3 steps).
また、第２クランプ電圧ＶｃｌｐＤは、電源電圧ＶＢを基準として生成するのではなく接地電圧ＧＮＤを基準として生成してもよい。 Furthermore, the second clamp voltage VclpD may be generated using the ground voltage GND as a reference instead of using the power supply voltage VB as a reference.
切替回路ＳＷは、半導体装置１の温度情報（本図では過熱保護回路３６から出力される過熱保護信号Ｓ３６）に応じてアクティブクランプ回路２６Ｃ及び２６Ｄそれぞれの有効／無効を排他的に切り替えるように構成された機能ブロックであり、トランジスタＭ１～Ｍ３（本図ではＮチャネル型ＭＩＳＦＥＴ）と、トランジスタＭ４（本図ではＰチャネル型ＭＩＳＦＥＴ）と、インバータＩＮＶ１と、を含む。
The switching circuit SW is configured to exclusively switch enable/disable of each of the
トランジスタＭ１及びＭ２それぞれのゲートは、いずれも過熱保護信号Ｓ３６の印加端に接続されている。トランジスタＭ１のドレインとトランジスタＭ３のゲートは、いずれも内部ノード電圧Ｖｘ（図１１を参照）の印加端に接続されている。トランジスタＭ２のドレインは、パワーＭＩＳＦＥＴ９の第１ゲート（＝ゲート制御信号Ｇ１の印加端）に接続されている。トランジスタＭ３のドレインは、パワーＭＩＳＦＥＴ９の第２ゲート（＝ゲート制御信号Ｇ２の印加端）に接続されている。トランジスタＭ１～Ｍ３それぞれのソースは、いずれもソース電極１２に接続されている。
The gates of transistors M1 and M2 are both connected to the application terminal of overheat protection signal S36. The drain of the transistor M1 and the gate of the transistor M3 are both connected to the application terminal of the internal node voltage Vx (see FIG. 11). The drain of the transistor M2 is connected to the first gate of the power MISFET 9 (=the terminal to which the gate control signal G1 is applied). The drain of the transistor M3 is connected to the second gate of the power MISFET 9 (=the terminal to which the gate control signal G2 is applied). The sources of transistors M1 to M3 are all connected to source
インバータＩＮＶ１の入力端は、過熱保護信号Ｓ３６の印加端に接続されている。インバータＩＮＶ１の出力端（＝反転過熱保護信号Ｓ３６Ｂの印加端）は、トランジスタＭ４のゲートに接続されている。トランジスタＭ４のソースは、ドレイン電極１１に接続されている。トランジスタＭ４のドレインは、第２アクティブクランプ回路２６Ｄ（具体的にはツェナダイオード列のカソード）に接続されている。
The input end of the inverter INV1 is connected to the application end of the overheat protection signal S36. The output end of the inverter INV1 (=the application end of the inverted overheat protection signal S36B) is connected to the gate of the transistor M4. The source of transistor M4 is connected to drain
なお、過熱保護信号Ｓ３６は、先出の過熱保護回路３６で生成される論理信号である。過熱保護信号Ｓ３６は、例えば、パワーＭＩＳＦＥＴ９の素子温度Ｔｊが閾値（例えば１７５℃）よりも低いときにローレベルとなり、パワーＭＩＳＦＥＴ９の素子温度Ｔｊが閾値よりも高いときにハイレベルとなる。
Note that the overheat protection signal S36 is a logic signal generated by the
本構成例の切替回路ＳＷにおいて、過熱保護信号Ｓ３６がローレベルであるときには、トランジスタＭ１、Ｍ２及びＭ４がオフ状態となり、トランジスタＭ３が内部ノード電圧Ｖｘに応じてオン／オフされる状態となる。この状態は、アクティブクランプ回路２６Ｃを有効としてアクティブクランプ回路２６Ｄを無効とした状態に相当する。一方、過熱保護信号Ｓ３６がハイレベルであるときには、トランジスタＭ１、Ｍ２及びＭ４がオン状態となり、トランジスタＭ３がオフ状態となる。この状態は、アクティブクランプ回路２６Ｃを無効としてアクティブクランプ回路２６Ｄを有効とした状態に相当する。
In the switching circuit SW of this configuration example, when the overheating protection signal S36 is at a low level, the transistors M1, M2, and M4 are turned off, and the transistor M3 is turned on/off according to the internal node voltage Vx. This state corresponds to a state in which the
ところで、アクティブクランプ動作が発動するのは、外部制御信号ＩＮ（延いてはイネーブル信号ＥＮ）がローレベルに立ち下げられた後なので、半導体装置１全体がディセーブル状態となっている。そのため、アクティブクランプ動作中に過熱保護信号Ｓ３６を生成するためには、過熱保護回路３６の回路構成を工夫する必要がある。
Incidentally, since the active clamp operation is activated after the external control signal IN (and by extension the enable signal EN) is lowered to a low level, the
図２０は、過熱保護回路３６の一構成例を示す図である。本構成例の過熱保護回路３６は、温度監視制御部３６１と、内部電源部３６２と、温度検出部３６３と、バッファ３６４と、ラッチ３６５と、レベルシフタ３６６と、を含む。
FIG. 20 is a diagram showing an example of the configuration of the
温度監視制御部３６１は、パワーＭＩＳＦＥＴ９のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢ－ＶＯＵＴ）を監視してアクティブクランプ動作中にパワーＭＩＳＦＥＴ９がオン状態であること（フルオフしていないこと）を示すイネーブル信号ＥＮを生成する。イネーブル信号ＥＮは、例えば、内部電源部３６２を駆動状態とするときにハイレベルとなり、内部電源部３６２を非駆動状態とするときにローレベルとなる。
The temperature
内部電源部３６２は、イネーブル信号ＥＮに応じて温度検出部３６３を駆動するための駆動電圧Ｖｄ及び駆動電流Ｉｄを生成する。具体的に述べると、内部電源部３６２は、イネーブル信号ＥＮがハイレベルであるときに駆動電圧Ｖｄ及び駆動電流Ｉｄそれぞれを生成し、イネーブル信号ＥＮがローレベルであるときに駆動電圧Ｖｄ及び駆動電流Ｉｄそれぞれの生成を停止する。
The internal
温度検出部３６３は、駆動電圧Ｖｄ及び駆動電流Ｉｄの供給を受けて動作し、パワーＭＩＳＦＥＴ９の素子温度Ｔｊ（ジャンクション温度）に応じた温度検出信号ＶＴｊを生成する。例えば、温度検出信号ＶＴｊは、パワーＭＩＳＦＥＴ９の素子温度Ｔｊが低いほど低くなり、パワーＭＩＳＦＥＴ９の素子温度Ｔｊが高いほど高くなる。
The
バッファ３６４は、温度検出信号ＶＴｊを受けてセット信号ＳＳを出力する。なお、セット信号ＳＳは、温度検出信号ＶＴｊが閾値よりも低いときにローレベルとなり、温度検出信号ＶＴｊが閾値よりも高いときにハイレベルとなる。
ラッチ３６５は、セット入力端（Ｓ）に入力されるセット信号ＳＳと、リセット入力端（Ｒ）に入力されるリセット信号ＳＲに応じて、出力端（Ｑ）から出力される出力信号ＳＱの論理レベルを切り替えるＲＳフリップフロップである。例えば、出力信号ＳＱは、セット信号ＳＳのパルスエッジに同期してハイレベルにセットされ、リセット信号ＳＲのパルスエッジに同期してローレベルにリセットされる。なお、ラッチ３６５は、リセット信号ＳＲとして、低電圧誤動作抑制回路３７から出力されるＵＶＬＯ［under voltage lock-out］信号を受けてもよい。
The
レベルシフタ３６６は、出力信号ＳＱをレベルシフトすることにより、切替回路ＳＷの入力ダイナミックレンジに適合した過熱保護信号Ｓ３６を生成する。
本構成例の過熱保護回路３６であれば、アクティブクランプ動作中に温度検出部３６３を駆動することができるので、過熱保護信号Ｓ３６を生成することが可能となる。
With the
図２１は、第３実施形態のアクティブクランプ動作を示す図であり、出力電圧ＶＯＵＴ（実線）、ゲート制御信号Ｇ１（一点鎖線）、及び、ゲート制御信号Ｇ２（小破線）が描写されている。なお、本図ではソース電極１２（＝出力電極ＯＵＴ）と接地端との間に誘導性負荷Ｌが接続されているものとする。 FIG. 21 is a diagram showing the active clamp operation of the third embodiment, and depicts the output voltage VOUT (solid line), the gate control signal G1 (dotted chain line), and the gate control signal G2 (small broken line). In this figure, it is assumed that an inductive load L is connected between the source electrode 12 (=output electrode OUT) and the ground terminal.
パワーＭＩＳＦＥＴ９のオフ遷移時には、誘導性負荷ＬがパワーＭＩＳＦＥＴ９のオン期間に蓄えたエネルギを放出するまで出力電流ＩＯＵＴを流し続ける。その結果、出力電圧ＶＯＵＴは、接地電圧ＧＮＤよりも低い負電圧まで急低下する。
During the off transition of the
ここで、過熱保護信号Ｓ３６がローレベル（＝過熱未検出時の論理レベル）である場合には、切替回路ＳＷの働きにより、アクティブクランプ回路２６Ｃが有効とされて、アクティブクランプ回路２６Ｄが無効とされる。
Here, when the overheating protection signal S36 is at a low level (=logic level when overheating is not detected), the switching circuit SW enables the
従って、出力電圧ＶＯＵＴが電源電圧ＶＢよりも第１クランプ電圧ＶｃｌｐＣだけ低い下限電圧ＶＢ－ＶｃｌｐＣまで下がると、アクティブクランプ回路２６Ｃの働きにより、第１ＭＩＳＦＥＴ５６がオンする（フルオフされない）ので、出力電流ＩＯＵＴが第１ＭＩＳＦＥＴ５６を介して放電される。従って、出力電圧ＶＯＵＴは、下限電圧ＶＢ－ＶｃｌｐＣ以上に制限される。
Therefore, when the output voltage VOUT falls to the lower limit voltage VB-VclpC, which is lower than the power supply voltage VB by the first clamp voltage VclpC, the
また、第２ＭＩＳＦＥＴ５７は、トランジスタＭ３の働きにより、アクティブクランプ回路２６Ｃが動作する前にオフ状態となる（Ｇ２＝ＶＯＵＴ）。この状態は、パワーＭＩＳＦＥＴ９の第１Ｈａｌｆ－ＯＮ状態に相当する。
Further, the
このように、Ｆｕｌｌ－ＯＮ状態から第１Ｈａｌｆ－ＯＮ状態への切替を行うことにより、アクティブクランプ動作時には、特性チャネル割合ＲＣが通常動作時と比べて相対的に減少する。これにより、誘導性負荷Ｌの逆起電力に起因する急激な温度上昇を抑制できるので、アクティブクランプ耐量Ｅａｃの向上を図ることができる。 By switching from the Full-ON state to the first Half-ON state in this manner, the characteristic channel ratio RC is relatively reduced during active clamp operation compared to during normal operation. This makes it possible to suppress a sudden temperature rise caused by the back electromotive force of the inductive load L, thereby making it possible to improve the active clamp tolerance Eac.
上記のアクティブクランプ回路２６Ｃによるアクティブクランプ動作については、これまでに説明してきた通りである。
The active clamp operation by the
一方、半導体装置１の発熱が大きくなり、過熱保護信号Ｓ３６がハイレベル（＝過熱検出時の論理レベル）に立ち上がると、切替回路ＳＷの働きにより、アクティブクランプ回路２６Ｃが無効とされて、アクティブクランプ回路２６Ｄが有効とされる。
On the other hand, when the heat generation of the
従って、出力電圧ＶＯＵＴは、アクティブクランプ回路２６Ｄの働きにより、先述の下限電圧ＶＢ－ＶｃｌｐＣよりも高い下限電圧ＶＢ－ＶｃｌｐＤ以上に制限される。
Therefore, the output voltage VOUT is limited to a lower limit voltage VB-VclpD which is higher than the above-mentioned lower limit voltage VB-VclpC by the action of the
このように、半導体装置１の温度情報（例えば過熱保護信号Ｓ３６）に応じてアクティブクランプ回路２６Ｃ及び２６Ｄそれぞれの有効／無効を排他的に切り替える構成であれば、半導体装置１のアクティブクランプ耐量Ｅａｃが低下する高温時にアクティブクランプ電圧を引き下げることができる（ＶｃｌｐＣ→ＶｃｌｐＤ）。従って、パワーＭＩＳＦＥＴ９の熱破壊を防止することが可能となる。
In this way, if the configuration is such that the
＜第４実施形態＞
図２２は、第４実施形態に係る半導体装置１を示す図である。本実施形態の半導体装置１は、先出の第３実施形態（図１９）を基本としつつ、温度情報を得るための手段として温度検出素子ＴｈＤ１及びＴｈＤ２を備えている。また、温度検出素子ＴｈＤ１及びＴｈＤ２それぞれの導入に伴い、切替回路ＳＷの内部構成にも変更が加えられている。
<Fourth embodiment>
FIG. 22 is a diagram showing a
温度検出素子ＴｈＤ１は、温度情報の一つとして第１ＭＩＳＦＥＴ５６の素子温度Ｔｊ１を検出する。素子温度Ｔｊ１は、過熱保護信号ＴＳＤ１の生成処理に用いられる。例えば、過熱保護信号ＴＳＤ１は、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも低いときにローレベルとなり、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも高いときにハイレベルとなる。
The temperature detection element ThD1 detects the element temperature Tj1 of the
温度検出素子ＴｈＤ２は、温度情報の一つとして第２ＭＩＳＦＥＴ５７の素子温度Ｔｊ２を検出する。素子温度Ｔｊ２は、過熱保護信号ＴＳＤ２の生成処理に用いられる。例えば、過熱保護信号ＴＳＤ２は、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも低いときにローレベルとなり、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも高いときにハイレベルとなる。
The temperature detection element ThD2 detects the element temperature Tj2 of the
なお、温度検出素子ＴｈＤ１及びＴｈＤ２としては、例えば、順方向降下電圧が負の温度特性を持つ温度検出ダイオードを用いてもよい。 Note that as the temperature detection elements ThD1 and ThD2, for example, temperature detection diodes whose forward voltage drop has a negative temperature characteristic may be used.
図２３は、温度検出素子ＴｈＤ１及びＴｈＤ２の配置例を示す図である。本実施形態の半導体装置１において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７は、先出の図５などで示したデバイス構造と異なり、それぞれのチャネル領域（言い換えれば発熱領域）が明確に分離されるように形成されている。
FIG. 23 is a diagram showing an example of the arrangement of temperature detection elements ThD1 and ThD2. In the
さらに言えば、本実施形態の半導体装置１において、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７は、必ずしもゲート分割型のパワーＭＩＳＦＥＴ９として実装する必要はなく、別個のパワーＭＩＳＦＥＴとして独立に形成されていてもよい。
Furthermore, in the
このように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７が個別に形成されている場合には、それぞれの素子形成領域の中央付近に温度検出素子ＴｈＤ１及びＴｈＤ２を各個配置すればよい。
In this way, when the
図２２に戻り、第４実施形態の半導体装置１について説明を続ける。切替回路ＳＷは、過熱保護信号ＴＳＤ１及びＴＳＤ２に応じてアクティブクランプ回路２６Ｃ及び２６Ｄそれぞれの有効／無効を排他的に切り替えるように構成された機能ブロックであり、トランジスタＭ５及びＭ６（例えばＮチャネル型ＭＩＳＦＥＴ）と、ロジックＬＧＣを含む。
Returning to FIG. 22, the description of the
トランジスタＭ５のドレインは、ゲート制御信号Ｇ１の印加端に接続されている。トランジスタＭ５のソースは、ソース電極１２に接続されている。トランジスタＭ５のゲートは、過熱保護信号ＴＳＤ１の印加端に接続されている。従って、トランジスタＭ５は、過熱保護信号ＴＳＤ１がローレベルであるときにオフ状態となり、過熱保護信号ＴＳＤ１がハイレベルであるときにオン状態となる。
The drain of the transistor M5 is connected to the application terminal of the gate control signal G1. The source of transistor M5 is connected to source
トランジスタＭ６のドレインは、ゲート制御信号Ｇ２の印加端に接続されている。トランジスタＭ６のソースは、ソース電極１２に接続されている。トランジスタＭ６のゲートは、過熱保護信号ＴＳＤ２の印加端に接続されている。従って、トランジスタＭ６は、過熱保護信号ＴＳＤ２がローレベルであるときにオフ状態となり、過熱保護信号ＴＳＤ２がハイレベルであるときにオン状態となる。
The drain of the transistor M6 is connected to the application terminal of the gate control signal G2. The source of transistor M6 is connected to source
ロジックＬＧＣは、過熱保護信号ＴＳＤ１及びＴＳＤ２を受けてゲート制御信号Ｇ１及びＧ２を制御するように構成された機能ブロックであり、インバータＩＮＶ２及びＩＮＶ３と、論理積ゲートＡＮＤ１及びＡＮＤ２と、否定論理和ゲートＮＯＲ１と、論理和ゲートＯＲ１と、を含む。 Logic LGC is a functional block configured to receive overheating protection signals TSD1 and TSD2 and control gate control signals G1 and G2, and includes inverters INV2 and INV3, AND gates AND1 and AND2, and a negative OR gate. It includes a NOR1 and an OR gate OR1.
インバータＩＮＶ２は、過熱保護信号ＴＳＤ１の論理レベルを反転させて反転過熱保護信号ＴＳＤ１Ｂを生成する。従って、反転過熱保護信号ＴＳＤ１Ｂは、過熱保護信号ＴＳＤ１がローレベルであるときにハイレベルとなり、過熱保護信号ＴＳＤ１がハイレベルであるときにローレベルとなる。 Inverter INV2 inverts the logic level of overheat protection signal TSD1 to generate an inverted overheat protection signal TSD1B. Therefore, the inverted overheating protection signal TSD1B goes to a high level when the overheating protection signal TSD1 is at a low level, and goes to a low level when the overheating protection signal TSD1 is at a high level.
インバータＩＮＶ３は、過熱保護信号ＴＳＤ２の論理レベルを反転させて反転過熱保護信号ＴＳＤ２Ｂを生成する。従って、反転過熱保護信号ＴＳＤ２Ｂは、過熱保護信号ＴＳＤ２がローレベルであるときにハイレベルとなり、過熱保護信号ＴＳＤ２がハイレベルであるときにローレベルとなる。 Inverter INV3 inverts the logic level of overheat protection signal TSD2 to generate an inverted overheat protection signal TSD2B. Therefore, the inverted overheating protection signal TSD2B goes to a high level when the overheating protection signal TSD2 is at a low level, and goes to a low level when the overheating protection signal TSD2 is at a high level.
論理積ゲートＡＮＤ１は、反転過熱保護信号ＴＳＤ１Ｂと過熱保護信号ＴＳＤ２との論理積信号Ｓｂを生成する。従って、論理積信号Ｓｂは、反転過熱保護信号ＴＳＤ１Ｂ及び過熱保護信号ＴＳＤ２の少なくとも一方がローレベルであるときにローレベルとなり、反転過熱保護信号ＴＳＤ１Ｂ及び過熱保護信号ＴＳＤ２の双方がハイレベルであるときにハイレベルとなる。 The AND gate AND1 generates the AND signal Sb of the inverted overheat protection signal TSD1B and the overheat protection signal TSD2. Therefore, the AND signal Sb becomes low level when at least one of the inverted overtemperature protection signal TSD1B and the overtemperature protection signal TSD2 is at the low level, and when both the inverted overheating protection signal TSD1B and the overheating protection signal TSD2 are at the high level. becomes high level.
論理積ゲートＡＮＤ２は、過熱保護信号ＴＳＤ１と反転過熱保護信号ＴＳＤ２Ｂとの論理積信号Ｓｄを生成する。従って、論理積信号Ｓｄは、過熱保護信号ＴＳＤ１及び反転過熱保護信号ＴＳＤ２Ｂの少なくとも一方がローレベルであるときにローレベルとなり、過熱保護信号ＴＳＤ１及び反転過熱保護信号ＴＳＤ２Ｂの双方がハイレベルであるときにハイレベルとなる。 The AND gate AND2 generates the AND signal Sd of the overheat protection signal TSD1 and the inverted overheat protection signal TSD2B. Therefore, the AND signal Sd becomes a low level when at least one of the overtemperature protection signal TSD1 and the inverted overheat protection signal TSD2B is at a low level, and when both the overheat protection signal TSD1 and the inverted overheat protection signal TSD2B are at a high level. becomes high level.
否定論理和ゲートＮＯＲ１は、過熱保護信号ＴＳＤ１と過熱保護信号ＴＳＤ２との否定論理和信号Ｓａを生成する。従って、否定論理和信号Ｓａは、過熱保護信号ＴＳＤ１及びＴＳＤ２の少なくとも一方がハイレベルであるときにローレベルとなり、過熱保護信号ＴＳＤ１及びＴＳＤ２の双方がローレベルであるときにハイレベルとなる。 The NOR gate NOR1 generates a NOR signal Sa of the overheat protection signal TSD1 and the overheat protection signal TSD2. Therefore, the NOR signal Sa becomes a low level when at least one of the overheating protection signals TSD1 and TSD2 is at a high level, and becomes a high level when both overheating protection signals TSD1 and TSD2 are at a low level.
論理和ゲートＯＲ１は、否定論理和信号Ｓａと論理積信号Ｓｂとの論理和信号Ｓｃを生成する。従って、論理和信号Ｓｃは、否定論理和信号Ｓａ及び論理積信号Ｓｂの少なくとも一方がハイレベルであるときにハイレベルとなり、否定論理和信号Ｓａ及び論理積信号Ｓｂの双方がローレベルであるときにローレベルとなる。 The OR gate OR1 generates an OR signal Sc of the NOR signal Sa and the AND signal Sb. Therefore, the OR signal Sc becomes high level when at least one of the NOR signal Sa and the AND signal Sb is at a high level, and when both the NOR signal Sa and the AND signal Sb are at a low level. becomes low level.
なお、論理和信号Ｓｃは、ゲート制御信号Ｇ１の印加端に出力される。また、論理積信号Ｓｄは、ゲート制御信号Ｇ２の印加端に出力される。 Note that the OR signal Sc is output to the application terminal of the gate control signal G1. Furthermore, the AND signal Sd is output to the application terminal of the gate control signal G2.
図２４は、過熱保護信号ＴＳＤ１及びＴＳＤ２とゲート制御信号Ｇ１及びＧ２との関係を示す図（真理値表）である。 FIG. 24 is a diagram (truth table) showing the relationship between overheating protection signals TSD1 and TSD2 and gate control signals G1 and G2.
過熱保護信号ＴＳＤ１及びＴＳＤ２がいずれもローレベル（０）であるときには、ゲート制御信号Ｇ１がハイレベル（１）となり、ゲート制御信号Ｇ２がローレベル（０）となる。言い換えると、切替回路ＳＷは、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも低く、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも低いときには、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートすることにより、アクティブクランプ回路２６Ｃを有効とし、アクティブクランプ回路２６Ｄを無効とする。
When the overheating protection signals TSD1 and TSD2 are both at low level (0), gate control signal G1 is at high level (1), and gate control signal G2 is at low level (0). In other words, when the element temperature Tj1 is lower than the threshold temperature Tth1 and the element temperature Tj2 is lower than the threshold temperature Tth2, the switching circuit SW enables the
過熱保護信号ＴＳＤ１がローレベル（０）であって、過熱保護信号ＴＳＤ２がハイレベル（１）であるときには、ゲート制御信号Ｇ１がハイレベル（１）となり、ゲート制御信号Ｇ２がローレベル（０）となる。言い換えると、切替回路ＳＷは、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも低く、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも高いときには、第２ＭＩＳＦＥＴ５７のゲート・ソース間をショートすることにより、アクティブクランプ回路２６Ｃを有効とし、アクティブクランプ回路２６Ｄを無効とする。
When the overheat protection signal TSD1 is low level (0) and the overheat protection signal TSD2 is high level (1), the gate control signal G1 is high level (1), and the gate control signal G2 is low level (0). becomes. In other words, when the element temperature Tj1 is lower than the threshold temperature Tth1 and the element temperature Tj2 is higher than the threshold temperature Tth2, the switching circuit SW enables the
過熱保護信号ＴＳＤ１がハイレベル（１）であって、過熱保護信号ＴＳＤ２がローレベル（０）であるときには、ゲート制御信号Ｇ１がローレベル（０）となり、ゲート制御信号Ｇ２がハイレベル（１）となる。言い換えると、切替回路ＳＷは、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも高く、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも低いときには、第１ＭＩＳＦＥＴ５６のゲート・ソース間をショートすることにより、アクティブクランプ回路２６Ｃを無効とし、アクティブクランプ回路２６Ｄを有効とする。
When the overheating protection signal TSD1 is at a high level (1) and the overheating protection signal TSD2 is at a low level (0), the gate control signal G1 is at a low level (0), and the gate control signal G2 is at a high level (1). becomes. In other words, when the element temperature Tj1 is higher than the threshold temperature Tth1 and the element temperature Tj2 is lower than the threshold temperature Tth2, the switching circuit SW disables the
過熱保護信号ＴＳＤ１及びＴＳＤ２がいずれもハイレベル（１）であるときには、ゲート制御信号Ｇ１及びＧ２がいずれもローレベル（０）となる。言い換えると、切替回路ＳＷは、素子温度Ｔｊ１が閾値温度Ｔｔｈ１よりも高く、素子温度Ｔｊ２が閾値温度Ｔｔｈ２よりも高いときには、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７それぞれのゲート・ソース間をいずれもショートすることにより、アクティブクランプ回路２６Ｃ及び２６Ｄをいずれも無効とする。
When the overheating protection signals TSD1 and TSD2 are both at a high level (1), the gate control signals G1 and G2 are both at a low level (0). In other words, when the element temperature Tj1 is higher than the threshold temperature Tth1 and the element temperature Tj2 is higher than the threshold temperature Tth2, the switching circuit SW short-circuits the gates and sources of the
図２５は、第４実施形態のアクティブクランプ動作を示す図であり、出力電圧ＶＯＵＴの挙動が描写されている。本実施形態のアクティブクランプ動作によれば、２つの温度検出素子ＴｈＤ１及びＴｈＤ２を用いてパワーＭＩＳＦＥＴ９の第１ゲートと第２ゲートが交互に制御される。
FIG. 25 is a diagram showing the active clamp operation of the fourth embodiment, and depicts the behavior of the output voltage VOUT. According to the active clamp operation of this embodiment, the first gate and the second gate of the
例えば、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７がいずれも低温状態（ＴＳＤ１＝Ｌ、ＴＳＤ２＝Ｌ）であるときには、第２ＭＩＳＦＥＴ５７がオフ状態となり、第１ＭＩＳＦＥＴ５６によるアクティブクランプ動作が行われる。
For example, when both the
第１ＭＩＳＦＥＴ５６が高温状態（ＴＳＤ１＝Ｈ、ＴＳＤ２＝Ｌ）になると、第１ＭＩＳＦＥＴ５６がオフ状態となり、第２ＭＩＳＦＥＴ５７によるアクティブクランプ動作に切り替わる。
When the
第１ＭＩＳＦＥＴ５６が放熱されて低温状態に戻ると、再び第２ＭＩＳＦＥＴ５７がオフ状態となり、第１ＭＩＳＦＥＴ５６によるアクティブクランプ動作が再開される。
When the
このように、第１ＭＩＳＦＥＴ５６及び第２ＭＩＳＦＥＴ５７が排他的に駆動されることで、一方の素子によるエネルギー吸収（＝アクティブクランプ動作）と、他方の素子の放熱が交互に繰り返される。従って、パワーＭＩＳＦＥＴ９の熱破壊を招くことなく、アクティブクランプ耐量Ｅａｃを向上することが可能となる。
In this way, by driving the
なお、本実施形態のアクティブクランプ動作は、例えば、小電流かつ大容量のアプリケーションに有効である。 Note that the active clamp operation of this embodiment is effective for, for example, small current and large capacity applications.
なお、上記実施形態では、ハイサイドスイッチＩＣへの適用例を挙げたが、ローサイドスイッチＩＣにも上記実施形態と同様の回路構成を適用することが可能である。 Note that in the above embodiment, an example of application to a high side switch IC was given, but the same circuit configuration as in the above embodiment can also be applied to a low side switch IC.
＜車両への適用＞
図２６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
<Application to vehicles>
FIG. 26 is an external view showing an example of the configuration of a vehicle. The vehicle X of this configuration example is equipped with various electronic devices that operate by receiving power from a battery.
車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。 In addition to engine cars, vehicle (xEV such as (fuel cell electric vehicle/fuel cell vehicle)) is also included.
なお、先に説明した半導体装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。
Note that the
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
<Summary>
Below, the various embodiments described above will be described in general.
例えば、本明細書中に開示されている半導体装置は、第１端子と第２端子との間に接続されるように構成された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタの第１ゲートに接続されて前記第１端子と前記第２端子との間に現れる端子間電圧を第１クランプ電圧以下に制限するように構成された第１アクティブクランプ回路と、前記第２出力トランジスタの第２ゲートに接続されて前記端子間電圧を前記第１クランプ電圧とは異なる第２クランプ電圧以下に制限するように構成された第２アクティブクランプ回路と、温度情報に応じて前記第１アクティブクランプ回路及び前記第２アクティブクランプ回路それぞれの有効／無効を排他的に切り替えるように構成された切替回路と、を備える構成（第１の構成）とされている。 For example, the semiconductor device disclosed herein includes a first output transistor and a second output transistor configured to be connected between a first terminal and a second terminal, and the first output transistor a first active clamp circuit connected to a first gate of the active clamp circuit and configured to limit an inter-terminal voltage appearing between the first terminal and the second terminal to a first clamp voltage or less; a second active clamp circuit connected to a second gate of the transistor and configured to limit the voltage across the terminals to a second clamp voltage different from the first clamp voltage; A configuration (first configuration) includes a switching circuit configured to exclusively switch validity/invalidity of each of the active clamp circuit and the second active clamp circuit.
なお、上記第１の構成による半導体装置において、前記第１クランプ電圧は、前記第２クランプ電圧よりも高い構成（第２の構成）にしてもよい。 Note that in the semiconductor device according to the first configuration, the first clamp voltage may be higher than the second clamp voltage (second configuration).
また、上記第２の構成による半導体装置において、前記切替回路は、前記温度情報として検出される素子温度が閾値よりも低いときに前記第１アクティブクランプ回路を有効として前記第２アクティブクランプ回路を無効とし、前記素子温度が閾値よりも高いときに前記第１アクティブクランプ回路を無効として前記第２アクティブクランプ回路を有効とする構成（第３の構成）にしてもよい。 Further, in the semiconductor device according to the second configuration, the switching circuit enables the first active clamp circuit and disables the second active clamp circuit when the element temperature detected as the temperature information is lower than a threshold value. Then, when the element temperature is higher than a threshold value, the first active clamp circuit may be disabled and the second active clamp circuit may be enabled (a third configuration).
また、上記第２の構成による半導体装置は、前記温度情報の一つとして前記第１出力トランジスタの第１素子温度を検出するように構成された第１温度検出素子と、前記温度情報の一つとして前記第２出力トランジスタの第２素子温度を検出するように構成された第２温度検出素子とをさらに備え、前記切替回路は、前記第１素子温度が第１閾値よりも低く前記第２素子温度が第２閾値よりも高いときには前記第１アクティブクランプ回路を有効として前記第２アクティブクランプ回路を無効とし、前記第１素子温度が前記第１閾値よりも高く前記第２素子温度が前記第２閾値よりも低いときには前記第１アクティブクランプ回路を無効として前記第２アクティブクランプ回路を有効とする構成（第４の構成）にしてもよい。 Further, the semiconductor device according to the second configuration includes a first temperature detection element configured to detect a first element temperature of the first output transistor as one of the temperature information, and a first temperature detection element configured to detect a first element temperature of the first output transistor as one of the temperature information. and a second temperature detection element configured to detect a second element temperature of the second output transistor, the switching circuit configured to detect the temperature of the second element when the first element temperature is lower than a first threshold value. When the temperature is higher than a second threshold, the first active clamp circuit is enabled and the second active clamp circuit is disabled, and the first element temperature is higher than the first threshold and the second element temperature is lower than the second element temperature. When it is lower than a threshold, the first active clamp circuit may be disabled and the second active clamp circuit may be enabled (fourth configuration).
また、上記第１～第４いずれかの構成による半導体装置において、前記第１出力トランジスタ及び前記第２出力トランジスタは、少なくとも前記第１ゲート及び前記第２ゲートを備えており複数のチャネル領域を個別に制御することができるように構成されたゲート分割型の出力トランジスタとして形成される構成（第５の構成）にしてもよい。 Further, in the semiconductor device according to any one of the first to fourth configurations, the first output transistor and the second output transistor include at least the first gate and the second gate, and each of the plurality of channel regions is individually separated. A configuration (fifth configuration) may be adopted in which the output transistor is formed as a gate-divided type output transistor configured to be able to control the output transistor.
また、上記第５の構成による半導体装置において、前記第１ゲートにより制御される第１チャネル領域、及び、前記第２ゲートにより制御される第２チャネル領域は、それぞれセル領域に対して第１チャネル割合及び第２チャネル割合で形成されている構成（第６の構成）にしてもよい。 In the semiconductor device according to the fifth configuration, a first channel region controlled by the first gate and a second channel region controlled by the second gate each have a first channel region with respect to a cell region. A configuration (sixth configuration) may be adopted in which the channel ratio and the second channel ratio are formed.
また、上記第１～第６いずれかの構成による半導体装置において、前記第１アクティブクランプ回路は、カソードが前記第１端子に接続されるように構成された第１ツェナダイオード列と、アノードが前記第１ツェナダイオード列のアノードに接続されるように構成された第１ダイオード列と、ドレインが前記第１端子に接続されてソースが前記第１出力トランジスタの前記第１ゲートに接続されてゲートが前記第１ダイオード列のカソードに接続されるように構成された第１トランジスタと、を含み、前記第２アクティブクランプ回路は、カソードが前記第１端子に接続されるように構成された第２ツェナダイオード列と、アノードが前記第２ツェナダイオード列のアノードに接続されるように構成された第２ダイオード列と、ドレインが前記第１端子に接続されてソースが前記第２出力トランジスタの前記第２ゲートに接続されてゲートが前記第２ダイオード列のカソードに接続されるように構成された第２トランジスタと、を含む構成（第７の構成）にしてもよい。 Further, in the semiconductor device according to any one of the first to sixth configurations, the first active clamp circuit includes a first Zener diode array configured such that a cathode is connected to the first terminal, and an anode connected to the first Zener diode array. a first diode string configured to be connected to the anode of the first Zener diode string; a first diode string having a drain connected to the first terminal and a source connected to the first gate of the first output transistor; a first transistor configured to be connected to the cathode of the first diode string, and the second active clamp circuit includes a second zener configured to have a cathode connected to the first terminal. a second diode string having an anode connected to the anode of the second Zener diode string; a second diode string having a drain connected to the first terminal and a source connected to the second output transistor of the second output transistor; A configuration (seventh configuration) including a second transistor connected to the gate and configured such that the gate is connected to the cathode of the second diode array may be adopted.
また、例えば、本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成による半導体装置と、前記半導体装置に接続される負荷とを備える構成（第８の構成）とされている。 Further, for example, the electronic device disclosed in this specification has a configuration (eighth configuration) including a semiconductor device according to any one of the first to seventh configurations and a load connected to the semiconductor device. It is said that
なお、上記第８の構成による電子機器において、前記負荷は誘導性負荷である構成（第９の構成）にしてもよい。 Note that in the electronic device according to the eighth configuration, the load may be an inductive load (ninth configuration).
また、例えば、本明細書中に開示されている車両は、上記第８又は第９の構成による電子機器を備える構成（第１０の構成）とされている。 Further, for example, the vehicle disclosed in this specification has a configuration (tenth configuration) including the electronic device according to the eighth or ninth configuration.
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
<Other variations>
Note that the various technical features disclosed in this specification can be modified in addition to the above-described embodiments without departing from the gist of the technical creation. In other words, the above embodiments should be considered to be illustrative in all respects and not restrictive, and the technical scope of the present disclosure is defined by the claims, and the technical scope of the present disclosure is defined by the claims. It should be understood that all changes that come within the meaning and range of equivalence of the claims are included.
１ 半導体装置（ハイサイドスイッチＩＣ）
２ 半導体層
３ 第１主面
４ 第２主面
５Ａ、５Ｂ、５Ｃ、５Ｄ 側面
６ 出力領域
７ 入力領域
８ 領域分離構造
９ パワーＭＩＳＦＥＴ
１０ コントロールＩＣ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ ＥＮＡＢＬＥ電極
１６ ＳＥＮＳＥ電極
１７ ゲート制御配線
１７Ａ 第１ゲート制御配線
１７Ｂ 第２ゲート制御配線
１７Ｃ 第３ゲート制御配線
２１ センサＭＩＳＦＥＴ
２２ 入力回路
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２５１～２５４ 電流源
２５５ コントローラ
２５６ ＭＩＳＦＥＴ
２６ アクティブクランプ回路
２６１ ツェナダイオード列
２６２ ダイオード列
２６３ ＭＩＳＦＥＴ
２６Ａ、２６Ｂ、２６Ｃ、２６Ｄ アクティブクランプ回路
２６Ａ１、２６Ｂ１ ツェナダイオード列
２６Ａ２、２６Ｂ２ ダイオード列
２６Ａ３、２６Ｂ３ ＭＩＳＦＥＴ
２７ 電流検出回路
２８ 電源逆接続保護回路
２９ 異常検出回路
３０ 駆動電圧生成回路
３１ 第１定電圧生成回路
３２ 第２定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３５ 負荷オープン検出回路
３６ 過熱保護回路
３６１ 温度監視制御部
３６２ 内部電源部
３６３ 温度検出部
３６４ バッファ
３６５ ラッチ
３６６ レベルシフタ
３７ 低電圧誤動作抑制回路
３８ 発振回路
３９ チャージポンプ回路
４０ 駆動信号出力回路
４１ 第１マルチプレクサ回路
４２ 第２マルチプレクサ回路
５１ 半導体基板
５２ エピタキシャル層
５３ ドレイン領域
５４ ドリフト領域
５５ ボディ領域
５６ 第１ＭＩＳＦＥＴ
５７ 第２ＭＩＳＦＥＴ
５８ 第１ＦＥＴ構造
６０ 第１トレンチゲート構造
６１ 第１側壁
６２ 第２側壁
６３ 底壁
６８ 第２ＦＥＴ構造
７０ 第２トレンチゲート構造
７１ 第１側壁
７２ 第２側壁
７３ 底壁
７５ セル領域
８１ 第１ゲートトレンチ
８２ 第１絶縁層
８３ 第１電極
８４ 第１底側絶縁層
８５ 第１開口側絶縁層
８６ 第１底側電極
８７ 第１開口側電極
８８ 第１中間絶縁層
９１ 第１チャネル領域
９２ 第１ソース領域
９３ 第１コンタクト領域
１０１ 第２ゲートトレンチ
１０２ 第２絶縁層
１０３ 第２電極
１０４ 第２底側絶縁層
１０５ 第２開口側絶縁層
１０６ 第２底側電極
１０７ 第２開口側電極
１０８ 第２中間絶縁層
１１１ 第２チャネル領域
１１２ 第２ソース領域
１１３ 第２コンタクト領域
１２０ トレンチコンタクト構造
１２１ 第１側壁
１２２ 第２側壁
１２３ 底壁１２３
１３１ コンタクトトレンチ
１３２ コンタクト絶縁層
１３２Ａ 引き出し絶縁層
１３３ コンタクト電極
１３３Ａ 引き出し電極
ＡＮＤ１、ＡＮＤ２ 論理積ゲート
Ｄ ｐｎ接合ダイオード
Ｄ１、Ｄ２ ダイオード
ＤＮ１ トランジスタ（デプレッションＮチャネル型ＭＩＳＦＥＴ）
ＤＺ ツェナダイオード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ
Ｌ 誘導性負荷
ＬＧＣ ロジック
Ｍ１、Ｍ２、Ｍ３ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
Ｍ４ トランジスタ（Ｐチャネル型ＭＩＳＦＥＴ）
Ｍ５、Ｍ６ トランジスタ（Ｎチャネル型ＭＩＳＦＥＴ）
ＮＯＲ１ 否定論理和ゲート
ＯＲ１ 論理和ゲート
ＳＷ 切替回路
ＴｈＤ１、ＴｈＤ２ 温度検出素子
Ｘ 車両
ＺＤ１～ＺＤ３ ツェナダイオード
1 Semiconductor device (high side switch IC)
10 Control IC
11 Drain electrode (power supply electrode)
12 Source electrode (output electrode)
13
22
26
26A, 26B, 26C, 26D Active clamp circuit 26A1, 26B1 Zener diode string 26A2, 26B2 Diode string 26A3, 26B3 MISFET
27
57 2nd MISFET
58
131
DZ Zener diode INV1, INV2, INV3 Inverter L Inductive load LGC Logic M1, M2, M3 Transistor (N-channel MISFET)
M4 transistor (P-channel MISFET)
M5, M6 transistor (N-channel MISFET)
NOR1 NOR gate OR1 OR gate SW Switching circuit ThD1, ThD2 Temperature detection element X Vehicle ZD1 to ZD3 Zener diode
Claims (10)
前記第１出力トランジスタの第１ゲートに接続されて前記第１端子と前記第２端子との間に現れる端子間電圧を第１クランプ電圧以下に制限するように構成された第１アクティブクランプ回路と、
前記第２出力トランジスタの第２ゲートに接続されて前記端子間電圧を前記第１クランプ電圧とは異なる第２クランプ電圧以下に制限するように構成された第２アクティブクランプ回路と、
温度情報に応じて前記第１アクティブクランプ回路及び前記第２アクティブクランプ回路それぞれの有効／無効を排他的に切り替えるように構成された切替回路と、
を備える、半導体装置。 a first output transistor and a second output transistor configured to be connected between the first terminal and the second terminal;
a first active clamp circuit connected to a first gate of the first output transistor and configured to limit an inter-terminal voltage appearing between the first terminal and the second terminal to a first clamp voltage or less; ,
a second active clamp circuit connected to a second gate of the second output transistor and configured to limit the inter-terminal voltage to a second clamp voltage different from the first clamp voltage;
a switching circuit configured to exclusively switch enable/disable of each of the first active clamp circuit and the second active clamp circuit according to temperature information;
A semiconductor device comprising:
前記温度情報の一つとして前記第２出力トランジスタの第２素子温度を検出するように構成された第２温度検出素子と、
をさらに備え、
前記切替回路は、前記第１素子温度が第１閾値よりも低く前記第２素子温度が第２閾値よりも高いときには前記第１アクティブクランプ回路を有効として前記第２アクティブクランプ回路を無効とし、前記第１素子温度が前記第１閾値よりも高く前記第２素子温度が前記第２閾値よりも低いときには前記第１アクティブクランプ回路を無効として前記第２アクティブクランプ回路を有効とする、請求項２に記載の半導体装置。 a first temperature detection element configured to detect a first element temperature of the first output transistor as one of the temperature information;
a second temperature detection element configured to detect a second element temperature of the second output transistor as one of the temperature information;
Furthermore,
The switching circuit enables the first active clamp circuit and disables the second active clamp circuit when the first element temperature is lower than a first threshold and the second element temperature is higher than a second threshold; According to claim 2, when the first element temperature is higher than the first threshold value and the second element temperature is lower than the second threshold value, the first active clamp circuit is disabled and the second active clamp circuit is enabled. The semiconductor device described.
カソードが前記第１端子に接続されるように構成された第１ツェナダイオード列と、
アノードが前記第１ツェナダイオード列のアノードに接続されるように構成された第１ダイオード列と、
ドレインが前記第１端子に接続されてソースが前記第１出力トランジスタの前記第１ゲートに接続されてゲートが前記第１ダイオード列のカソードに接続されるように構成された第１トランジスタと、
を含み、
前記第２アクティブクランプ回路は、
カソードが前記第１端子に接続されるように構成された第２ツェナダイオード列と、
アノードが前記第２ツェナダイオード列のアノードに接続されるように構成された第２ダイオード列と、
ドレインが前記第１端子に接続されてソースが前記第２出力トランジスタの前記第２ゲートに接続されてゲートが前記第２ダイオード列のカソードに接続されるように構成された第２トランジスタと、
を含む、請求項１～４のいずれか一項に記載の半導体装置。 The first active clamp circuit includes:
a first Zener diode array configured to have a cathode connected to the first terminal;
a first diode string configured such that its anode is connected to the anode of the first Zener diode string;
a first transistor configured to have a drain connected to the first terminal, a source connected to the first gate of the first output transistor, and a gate connected to the cathode of the first diode string;
including;
The second active clamp circuit includes:
a second Zener diode array configured to have a cathode connected to the first terminal;
a second diode string configured such that its anode is connected to the anode of the second Zener diode string;
a second transistor configured to have a drain connected to the first terminal, a source connected to the second gate of the second output transistor, and a gate connected to the cathode of the second diode string;
The semiconductor device according to any one of claims 1 to 4, comprising:
前記半導体装置に接続される負荷と、
を備える、電子機器。 A semiconductor device according to any one of claims 1 to 4,
a load connected to the semiconductor device;
Electronic equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022086052A JP2023173649A (en) | 2022-05-26 | 2022-05-26 | Semiconductor device, electronic equipment, and vehicle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022086052A JP2023173649A (en) | 2022-05-26 | 2022-05-26 | Semiconductor device, electronic equipment, and vehicle |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023173649A true JP2023173649A (en) | 2023-12-07 |
Family
ID=89030499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022086052A Pending JP2023173649A (en) | 2022-05-26 | 2022-05-26 | Semiconductor device, electronic equipment, and vehicle |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2023173649A (en) |
-
2022
- 2022-05-26 JP JP2022086052A patent/JP2023173649A/en active Pending
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