JP2023170516A - メモリシステム - Google Patents

Abstract

【課題】性能低下を防ぎつつ回路規模の増大を抑制したメモリシステムを提供すること。
【解決手段】メモリシステムは、コントローラと、チャネルを介してコントローラに接続された第１の数のメモリ要素と、を備える。コントローラは、第２の数のポーリング回路と、第１プロセッサと、を含む。各ポーリング回路は、ひとつのメモリ要素の指定を受信して、指定されたメモリ要素のステータスがレディー状態であることを検出するまで指定されたメモリ要素への問い合わせを繰り返すポーリング動作を実行する。第１プロセッサは、第２の数のポーリング回路のうちのポーリング動作を非実行中のポーリング回路を選択し、選択されたポーリング回路に第１の数のメモリ要素のうちのひとつのメモリ要素を指定してポーリング動作を実行させる。
【選択図】図１０

Description

本実施形態は、メモリシステムに関する。

従来、複数のメモリ要素と、当該複数のメモリ要素を制御するメモリコントローラと、を備え、メモリコントローラが当該複数のメモリ要素をバンクインターリーブの方式で並列に動作させるメモリシステムが知られている。各メモリ要素は、例えばＮＡＮＤ型のフラッシュメモリのメモリチップである。

米国特許第１１０２４３６１号明細書

一つの実施形態は、性能低下を防ぎつつ回路規模の増大を抑制したメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、チャネルと、コントローラと、前記チャネルを介して前記コントローラに接続された第１の数のメモリ要素と、を備える。前記コントローラは、第２の数のポーリング回路と、第１プロセッサと、を含む。前記第２の数のポーリング回路のそれぞれは、第１の数のメモリ要素のうちのひとつのメモリ要素の指定を受信して、前記指定されたメモリ要素のステータスがレディー状態であることを検出するまで前記指定されたメモリ要素への問い合わせを繰り返すポーリング動作を実行するように構成される。前記第１プロセッサは、前記第２の数のポーリング回路のうちの前記ポーリング動作を非実行中のポーリング回路を選択し、前記選択されたポーリング回路に前記第１の数のメモリ要素のうちのひとつのメモリ要素を指定して前記ポーリング動作を実行させる、ように構成される。

第１の実施形態のメモリシステムのハードウェア構成の一例を示す模式的な図。 第１の実施形態にかかるＮＡＮＤパッケージの構成の一例を示す模式的な図。 第１の実施形態にかかるメモリチップの構成の一例を示す模式的な図。 第１の実施形態にかかるＮＡＮＤ Ｉ／Ｆコントローラの構成の一例を示す模式的な図。 第１の実施形態にかかるポーリング指示のデータ構造の一例を示す模式的な図。 第１の実施形態にかかるポーリング回路の構成の一例を示す模式的な図。 １つのバンクにリード動作を実行させる第１の実施形態にかかる手順の一例を示す図。 １つのバンクにリード動作を実行させる第１の実施形態にかかる手順の一例を示す図。 １つのバンクにリード動作を実行させる第１の実施形態にかかる手順の一例を示す図。 第１の実施形態にかかるＮＡＮＤ Ｉ／Ｆ ＣＰＵによるポーリング回路の制御の手順の一例を示す図。 第１の実施形態にかかるポーリング回路の動作の手順の一例を示す図。 第１の実施形態にかかる４個のポーリング回路の並列動作の一例を説明するための模式的な図。 第２の実施形態にかかるＮＡＮＤ Ｉ／Ｆコントローラおよび当該ＮＡＮＤ Ｉ／Ｆコントローラに１つのチャネルを介して接続された１つのＮＡＮＤパッケージＰＫＧの構成の一例を示す模式的な図。 第２の実施形態にかかるキャッシュライト動作を説明するための模式的な図。 第２の実施形態にかかるキャッシュリード動作を説明するための模式的な図。 第２の実施形態にかかるキャッシュライト動作におけるポーリング動作の実行タイミングの一例を説明するためのタイミングチャート。

実施形態にかかるメモリシステムは、メモリコントローラが複数のメモリ要素をバンクインターリーブの方式で並列に動作させる。複数のメモリ要素がバンクインターリーブの方式で並列に動作される場合、各メモリ要素はバンクと称される。メモリコントローラは、各メモリ要素がレディー状態であるかビジー状態であるかを知るために、各メモリ要素に対してポーリングを行う機能を有する。レディー状態は、データの入出力または内部動作の実行を指示するコマンドをメモリ要素が受信可能な状態である。ビジー状態は、データの入出力および内部動作の実行を指示するコマンドの何れもメモリ要素が受信不可能な状態である。各メモリ要素に対してポーリングを行う機能は、ハードウェア回路として実装される。ポーリングを行う機能を有するハードウェア回路は、ポーリング回路、と表記される。

実施形態と比較される技術について説明する。実施形態と比較される技術は、比較例と表記される。比較例では、メモリコントローラは、複数のポーリング回路を有する。各ポーリング回路と各バンクとはハードウェアコーディングによって一対一に対応付けられ、各ポーリング回路と各バンクとの対応関係は固定されている。各ポーリング回路は、自身に対応付けられた１つのバンクに対してのみポーリングを行う。よって、例えば、メモリコントローラが備えるポーリング回路の数より少ない数のバンクがメモリシステムに実装された場合、余剰のポーリング回路が無駄になる。メモリコントローラが備えるポーリング回路の数より多い数のバンクがメモリシステムに実装された場合、余剰のバンクをポーリング回路により制御することが難しくなる。

一般的に、メモリシステムにおいては、各バンクを等価に扱うことが求められている。よって、ポーリング回路による管理が行われるバンクと、ポーリング回路による管理が行われないバンクと、が存在する不等価な構成よりも、ハードウェア回路に頼らずにポーリングを制御する構成が採用される傾向がある。比較例において、ハードウェア回路に頼らずにポーリングを制御する構成が採用された場合、メモリコントローラが有するポーリング回路が無駄になってしまう。

そこで、実施形態では、メモリコントローラは、複数のポーリング回路のそれぞれにバンクを動的に割り当てることが可能に構成される。この構成により、たとえポーリング回路の数よりも多い数のバンクがメモリシステムに実装された場合であっても、各バンクに対して複数のポーリング回路を用いた等価な制御を行うことが可能である。

また、バンクインターリーブでは、各時点において複数のバンクの全てが動作せしめられるとは限らない。例えば、メモリシステムは、８個のバンクを有していたとしても、各時点において並列に動作できるバンクの最大数は８個に満たない場合がある。各時点において並列に動作できるバンクの最大数が４個である場合、実施形態によれば、設計者は、メモリコントローラに４個のポーリング回路を設けておけば、それぞれはひとつのバンクに一対一に対応付けられた８個のポーリング回路を有する場合と同等の性能を実現することが可能である。つまり、実施形態によれば、性能低下を抑制しつつ回路規模（具体的にはポーリング回路の数）の増大を抑制することが可能である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステムのハードウェア構成の一例を示す模式的な図である。

メモリシステム１は、ホスト２と接続可能に構成される。メモリシステム１とホスト２との間の接続の規格は、特定の規格に限定されない。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。

ホスト２は、メモリシステム１にアクセスする際に、メモリシステム１にアクセス要求を送信する。アクセス要求は、ライト要求またはリード要求などである。

メモリシステム１は、メモリコントローラ１０と、１以上のＮＡＮＤパッケージＰＫＧと、ＲＡＭ（Random Access Memory）３０と、を備える。ここでは一例として、メモリシステム１は１以上のＮＡＮＤパッケージＰＫＧとして、ＮＡＮＤパッケージＰＫＧ０、ＮＡＮＤパッケージＰＫＧ１、ＮＡＮＤパッケージＰＫＧ２、およびＮＡＮＤパッケージＰＫＧ３を備える。

各ＮＡＮＤパッケージＰＫＧは、複数のメモリチップ（後述されるメモリチップＭＣ）をまとめて樹脂などで封止したものである。各メモリチップＭＣは、例えばＮＡＮＤ型のフラッシュメモリであり、入力されたデータを不揮発に記憶することができる。４個のＮＡＮＤパッケージＰＫＧは、ホスト２から受信したデータのストレージとして機能する。

メモリコントローラ１０は、ホスト２と４個のＮＡＮＤパッケージＰＫＧとの間のデータの転送の制御を含めた、メモリシステム１全体の制御を実行する。

ＲＡＭ３０は、ホスト２と４個のＮＡＮＤパッケージＰＫＧとの間で転送されるデータがバッファされる領域、およびメモリコントローラ１０が制御に使用する各種の管理データがバッファまたはキャッシュされる領域を備える。管理データは、例えば、論理アドレスと物理アドレスとの対応関係が記録されたＬ２Ｐ（Logical To Physical）翻訳情報を含む。

メモリコントローラ１０と４個のＮＡＮＤパッケージＰＫＧとは、それぞれ異なるチャネルによって接続される。具体的には、メモリシステム１は、チャネルＣＨ０、チャネルＣＨ１、チャネルＣＨ２、およびチャネルＣＨ３を備える。メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ０とはチャネルＣＨ０を介して相互に接続される。メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ１とはチャネルＣＨ１を介して相互に接続される。メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ２とはチャネルＣＨ２を介して相互に接続される。メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ３とはチャネルＣＨ３を介して相互に接続される。

メモリコントローラ１０は、４個のチャネルを独立に制御することができる。メモリコントローラ１０は、４個のチャネルを並列に動作させることによって、４個のＮＡＮＤパッケージＰＫＧに対して並列にアクセスを行うことが可能である。

メモリコントローラ１０は、ＣＰＵ１１、ホストインタフェース（Ｉ／Ｆ）コントローラ１２、およびそれぞれ個別にチャネルに接続される１以上のＮＡＮＤインタフェース（Ｉ／Ｆ）コントローラ１３を備える。ここでは、メモリコントローラ１０は、１以上のＮＡＮＤ Ｉ／Ｆコントローラ１３として、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０、ＮＡＮＤ Ｉ／Ｆコントローラ１３－１、ＮＡＮＤ Ｉ／Ｆコントローラ１３－２、およびＮＡＮＤ Ｉ／Ｆコントローラ１３－３を備える。

ＮＡＮＤ Ｉ／Ｆコントローラ１３－０は、チャネルＣＨ０が接続され、メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ０との間のチャネルＣＨ０を介した通信を制御する。ＮＡＮＤ Ｉ／Ｆコントローラ１３－１は、チャネルＣＨ１が接続され、メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ１との間のチャネルＣＨ１を介した通信を制御する。ＮＡＮＤ Ｉ／Ｆコントローラ１３－２は、チャネルＣＨ２が接続され、メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ２との間のチャネルＣＨ２を介した通信を制御する。ＮＡＮＤ Ｉ／Ｆコントローラ１３－３は、チャネルＣＨ３が接続され、メモリコントローラ１０とＮＡＮＤパッケージＰＫＧ３との間のチャネルＣＨ３を介した通信を制御する。

ホストＩ／Ｆコントローラ１２は、ホスト２とメモリコントローラ１０との間の通信路３を介した通信を制御する。

ＣＰＵ１１は、ファームウェアプログラムに基づいてメモリコントローラ１０の制御を実行する。ファームウェアプログラムは、例えば何れかのＮＡＮＤパッケージＰＫＧのうちの何れかのメモリチップＭＣに予め格納されており、メモリシステム１の起動時にメモリチップＭＣからＲＡＭ３０にロードされる。ＣＰＵ１１は、ＲＡＭ３０内のファームウェアプログラムを実行する。なお、ファームウェアプログラムの格納位置はメモリチップＭＣに限定されない。メモリコントローラ１０の各部の機能は、専用ハードウェア、ファームウェアプログラムを実行するＣＰＵ１１、またはこれらの組み合わせ、により実現され得る。

図２は、第１の実施形態にかかるＮＡＮＤパッケージＰＫＧの構成の一例を示す模式的な図である。なお、４個のＮＡＮＤパッケージＰＫＧは共通した構成を備える。図２には、４個のＮＡＮＤパッケージＰＫＧの代表として、ＮＡＮＤパッケージＰＫＧ０の構成が描画されている。また、図２には、ＮＡＮＤパッケージＰＫＧ０に接続されたチャネルＣＨ０の構成の一例が描画されている。なお、他の３個のチャネルは、チャネルＣＨ０と同じ構成を備える。

チャネルＣＨ０は、データ信号ＤＱ０～ＤＱ７を転送する信号線、データストローブ信号ＤＱＳおよびＤＱＳｎを転送する一対の信号線、リードイネーブル信号ＲＥｎおよびＲＥを転送する一対の信号線、ライトイネーブル信号ＷＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、チップイネーブル信号ＣＥ０を転送する信号線、およびチップイネーブル信号ＣＥ１を転送する信号線、を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。また、ここではデータ信号は８ビット幅の信号ＤＱ０～ＤＱ７として転送されることとしているが、データ信号のビット幅は８ビットに限定されない。また、チャネルＣＨ０は、これら以外の任意の信号を転送する信号線を含んでいてもよい。また、チャネルＣＨ０は、これらの信号線のいくつかを含んでいなくてもよい。

チップイネーブル信号ＣＥ０およびＣＥ１のそれぞれは、アクセス対象のメモリチップＭＣを含む１以上のメモリチップＭＣを一括にイネーブル状態とするための信号である。データストローブ信号ＤＱＳおよびＤＱＳｎは、データ信号ＤＱ０～ＤＱ７として送信されるデータを相手装置に取り込むように指示する信号である。なお、データストローブ信号ＤＱＳおよびＤＱＳｎは、差動信号を構成する。リードイネーブル信号ＲＥｎおよびＲＥは、データ信号ＤＱ０～ＤＱ７を出力するように相手装置に指示する信号である。なお、リードイネーブル信号ＲＥｎおよびＲＥは、差動信号を構成する。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ０～ＤＱ７で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ０～ＤＱ７がコマンドであることを相手装置に示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ０～ＤＱ７がアドレスであることを相手装置に示す信号である。

ＮＡＮＤパッケージＰＫＧ０は、インタフェース（Ｉ／Ｆ）チップＩＦＣと、複数のメモリチップＭＣと、を備える。ここでは一例として、ＮＡＮＤパッケージＰＫＧ０は、複数のメモリチップＭＣとして、４個のメモリチップＭＣ０～ＭＣ３を備える。なお、ＮＡＮＤパッケージＰＫＧ０は、必ずしもＩ／ＦチップＩＦＣを備えていなくてもよい。

Ｉ／ＦチップＩＦＣには、チャネルＣＨ０が接続される。つまり、インタフェースチップＩＦＣは、チャネルＣＨ０を介してＮＡＮＤ Ｉ／Ｆコントローラ１３－０に接続される。インタフェースチップＩＦＣは、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０と４個のメモリチップＭＣ０～ＭＣ３との間で、信号ＤＱ０～ＤＱ７，ＤＱＳ，ＤＱＳｎ，ＲＥｎ，ＲＥ，ＷＥｎ，ＣＬＥ，ＡＬＥ，ＣＥ０，ＣＥ１を転送する。

ＮＡＮＤパッケージＰＫＧ０の内部には、チップイネーブル信号ＣＥ０を転送する信号線およびチップイネーブル信号ＣＥ１を転送する信号線が設けられ、これらの信号線がＩ／ＦチップＩＦＣに接続される。そして、チップイネーブル信号ＣＥ０を転送する信号線にはメモリチップＭＣ０およびメモリチップＭＣ１が共通接続され、チップイネーブル信号ＣＥ１を転送する信号線にはメモリチップＭＣ２およびメモリチップＭＣ３が共通接続される。つまり、チップイネーブル信号ＣＥ０によってメモリチップＭＣ０およびＭＣ１が一括に選択され、チップイネーブル信号ＣＥ１によってメモリチップＭＣ２およびＭＣ３が一括に選択されるよう、ＮＡＮＤパッケージＰＫＧ０が構成されている。

ＮＡＮＤパッケージＰＫＧ０の内部には、さらに、信号ＤＱ０～ＤＱ７，ＤＱＳ，ＤＱＳｎ，ＲＥｎ，ＲＥ，ＷＥｎ，ＣＬＥ，ＡＬＥを転送する信号線群が設けられ、この信号線群がＩ／ＦチップＩＦＣに接続される。また、これらの信号線群には、４個のメモリチップＭＣ０～ＭＣ３が共通接続される。

チップイネーブル信号ＣＥ０によって選択される２個のメモリチップＭＣ０，ＭＣ１には、２個のメモリチップＭＣ０，ＭＣ１の範囲でユニークな識別番号としてＬＵＮ（Logical Unit Number）が与えられている。ここでは一例として、メモリチップＭＣ０にはＬＵＮ０が与えられており、メモリチップＭＣ１にはＬＵＮ１が与えられている。

同様に、チップイネーブル信号ＣＥ１よって選択される２個のメモリチップＭＣ２，ＭＣ３には、２個のメモリチップＭＣ２，ＭＣ３の範囲でユニークな識別番号としてＬＵＮが与えられている。ここでは一例として、メモリチップＭＣ２にはＬＵＮ０が与えられており、メモリチップＭＣ３にはＬＵＮ１が与えられている。

よって、ＮＡＮＤパッケージＰＫＧ０内の４個のメモリチップＭＣ０～ＭＣ３のそれぞれは、チップイネーブル信号とＬＵＮとの組み合わせによって特定できるよう、ＮＡＮＤパッケージＰＫＧ０が構成されている。

図３は、第１の実施形態にかかるメモリチップＭＣの構成の一例を示す模式的な図である。なお、ＮＡＮＤパッケージＰＫＧ０～ＰＫＧ３に具備されるメモリチップＭＣ０～ＭＣ３は、共通した構成を備える。図３には、これらのメモリチップＭＣの代表として、或るＮＡＮＤパッケージＰＫＧに具備されるメモリチップＭＣ０の構成が描画されている。

図３に示される例によれば、メモリチップＭＣ０は、２つのサブアレイ２３に分割されたメモリセルアレイ２２と、２つのページバッファ２４と、２つのデータキャッシュ２５と、を備える。ページバッファ２４と、データキャッシュ２５は、例えば、サブアレイ２３よりも高速なアクセスが可能、且つ、サブアレイ２３と並列にアクセス可能な、揮発性のメモリで構成される。ページバッファ２４と、データキャッシュ２５は、例えば、それぞれＳＲＡＭ（Static Random Access Memory）で構成される。ページバッファ２４と、データキャッシュ２５は、フリップフロップで構成されてもよい。メモリセルアレイ２２に対するアクセスは、ライト（プログラムとも称される）、リード、およびイレースを含む。各サブアレイ２３は、２つのページバッファ２４のうちの１つと、２つのデータキャッシュ２５のうちの１つとともに、１つのプレーンを構成する。つまり、メモリチップＭＣ０は、２つのプレーンを備える。２つのプレーンは、互いに独立に動作可能である。各メモリチップＭＣ０内の各プレーンは、プレーン番号によって識別される。なお、メモリチップＭＣ０が備えるプレーンの数は２に限定されない。メモリチップＭＣ０は、複数のプレーンに分割されていなくてもよい。

メモリコントローラ１０から入力されたデータをメモリチップＭＣが受け取り、入力されたデータをメモリチップＭＣがメモリセルアレイ２２にライトする一連の動作は、本明細書では、ライト動作と表記される。メモリコントローラ１０からメモリチップＭＣに入力されるデータは、ライトデータとも表記される。メモリチップＭＣがメモリセルアレイ２２からデータをリードしてメモリコントローラ１０に出力する一連の動作は、リード動作と表記される。メモリチップＭＣからメモリコントローラ１０に出力されるデータは、リードデータとも表記される。

ライト動作では、メモリチップＭＣ０は、メモリコントローラ１０から入力されたライトデータをデータキャッシュ２５に受ける。メモリコントローラ１０からデータキャッシュ２５にライトデータを入力する動作は、データイン動作とも称される。データイン動作の後、メモリチップＭＣ０は、データキャッシュ２５に受けたライトデータをページバッファ２４に転送し、転送完了後に、ページバッファ２４からメモリセルアレイ２２にライトデータをライトする。ページバッファ２４からメモリセルアレイ２２にデータをライトする動作は、プログラム動作とも称される。

リード動作では、メモリチップＭＣ０は、まず、リードデータをメモリセルアレイ２２からページバッファ２４に転送する。メモリセルアレイ２２からページバッファ２４にリードデータを転送する動作は、センス動作とも称される。メモリチップＭＣ０は、センス動作によってページバッファ２４に格納されたリードデータを、ページバッファ２４からデータキャッシュ２５に転送する。そして、メモリチップＭＣ０は、データキャッシュ２５からメモリコントローラ１０にリードデータを出力する。データキャッシュ２５からメモリコントローラ１０にリードデータを出力する動作は、データアウト動作とも称される。

このように、ページバッファ２４には、メモリセルアレイ２２に対してライトされるデータがバッファされ、かつメモリセルアレイ２２からリードされたデータがバッファされるように構成されている。また、データキャッシュ２５は、メモリコントローラ１０との間の転送データがバッファまたはキャッシュされるように構成されている。

各サブアレイ２３は、複数の物理ブロック２６を備える。１つの物理ブロック２６にライトされたデータは、一括にイレースされる。

なお、各物理ブロック２６は、複数のページを備える。ページは、サブアレイ２３に対するライト動作によるデータのライトおよびリード動作によるデータのリードの単位の記憶領域である。サブアレイ２３に対してページ単位でリード動作およびライト動作が実行できるよう、各データキャッシュ２５および各ページバッファ２４は、少なくとも１ページ分の記憶容量を有する。

このように、１個のＮＡＮＤパッケージＰＫＧは、４個のメモリチップＭＣを備え、４個のメモリチップＭＣのそれぞれは、２個のプレーンを備える。よって、１個のＮＡＮＤパッケージＰＫＧは、合計８個のプレーンを備える。メモリコントローラ１０は、各ＮＡＮＤパッケージＰＫＧが備える８個のプレーンをバンクインターリーブの方式で並列に動作させる。つまり、各プレーンは、バンクインターリーブの方式で並列に動作せしめられる複数のメモリ要素のうちのひとつのメモリ要素、つまりバンクに相当する。

図１～図３に示された構成によれば、各バンクは、チップイネーブル信号ＣＥ、ＬＵＮ、およびプレーン番号によって特定される。ＬＵＮおよびプレーン番号のそれぞれは、アドレスの一部としてＤＱ０～ＤＱ７を転送される。以降、プレーン番号はＰＬ＃と表記される場合がある。また、プレーン番号がＸ（Ｘは整数）のプレーンは、プレーンＰＬ＃Ｘと表記すされることがある。

図４は、第１の実施形態にかかるＮＡＮＤ Ｉ／Ｆコントローラ１３の構成の一例を示す模式的な図である。なお、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０～１３－３は、共通した構成を備える。図４には、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０～１３－３の代表として、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０の構成が描画されている。

ＮＡＮＤ Ｉ／Ｆコントローラ１３－０は、ＮＡＮＤインタフェース（Ｉ／Ｆ）ＣＰＵ１３０と、マルチプレクサＭＵＸ０，ＭＵＸ１と、４個のポーリング回路１３１－０～１３１－３と、コマンドインタフェース（Ｉ／Ｆ）回路１３２と、ＰＨＹ回路１３３と、端子群１３４と、を備える。

端子群１３４は、チャネルＣＨ０を構成する信号線群が接続される端子の群である。ＰＨＹ回路１３３は、端子群１３４を介した通信を制御する回路である。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、上位のＣＰＵ（例えばＣＰＵ１１）からの要求に応じたＮＡＮＤパッケージＰＫＧ０に対するアクセスの制御を実行する。

例えば、ライト動作が要求された場合、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、最初に、データインコマンドとライトデータとをＮＡＮＤパッケージＰＫＧ０が備える８個のバンクのうちのターゲットのバンクに宛てて送信する。データインコマンドは、データイン動作によるライトデータの受信を指示するコマンドである。データイン動作の完了後、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクに宛ててプログラムコマンドを送信する。プログラムコマンドは、プログラム動作の実行を指示するコマンドである。ターゲットのバンクは、プログラムコマンドに応じてプログラム動作を開始し、ターゲットのバンクのステータスはレディー状態からビジー状態に遷移する。ターゲットのバンクがプログラム動作を完了すると、ターゲットのバンクのステータスはビジー状態からレディー状態に遷移する。ターゲットのバンクのステータスがビジー状態からレディー状態に遷移すると、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクに次の任意のコマンドを送信することが可能になる。

リード動作が要求された場合、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、最初に、ＮＡＮＤパッケージＰＫＧ０が備える８個のバンクのうちのターゲットのバンクに宛ててセンスコマンドを送信する。センスコマンドは、バンクにセンス動作の実行を指示するコマンドである。ターゲットのバンクがセンスコマンドに応じてセンス動作を開始すると、ターゲットのバンクのステータスはレディー状態からビジー状態に遷移する。ターゲットのバンクがセンス動作を完了するとターゲットのバンクのステータスはビジー状態からレディー状態に遷移する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクがセンス動作を完了してレディー状態に遷移した後、ターゲットのバンクに宛ててデータアウトコマンドを送信する。データアウトコマンドは、バンクにデータアウト動作の実行を指示するコマンドである。ターゲットのバンクから出力されたリードデータは、ＲＡＭ３０に格納される。リードデータのＲＡＭ３０への格納が完了すると、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、上位のＣＰＵに対し、リード動作の完了を通知する。

このように、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０が或るバンクにコマンドを送信すると、コマンドを受信したバンクは、コマンドに応じた内部動作（例えばセンス動作、プログラム動作など）を開始し、バンクのステータスはビジー状態に遷移する。バンクが内部動作を完了すると、バンクのステータスはレディー状態となり、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、バンクに対して次の動作の実行を指示することが可能になる。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、内部動作の実行を指示したバンクが内部動作を完了したか否かを知るために、ポーリング回路１３１を使用する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクに対して内部動作を実行させるためのコマンドを送信した後、４個のポーリング回路１３１のうちのひとつのポーリング回路１３１をターゲットのバンクにアサインして、当該ポーリング回路１３１にターゲットのバンクのステータスを監視させる。ターゲットのバンクにアサインされたポーリング回路１３１は、ターゲットのバンクのステータスがレディー状態であることを検出するまでターゲットのバンクに対してステータスを繰り返し問い合わせるポーリング動作を実行する。ポーリング回路１３１は、ポーリング動作では、ステータスリードコマンドを送信する。バンクは、内部動作を実行中であるか否かに関わらず、ステータスリードコマンドに応じてステータス情報を応答することが可能である。ポーリング回路１３１は、ステータスリードコマンドに応じてターゲットのバンクから受信するステータス情報に基づき、ターゲットのバンクのステータスがビジー状態であるかレディー状態であるかを判定する。ポーリング回路１３１は、ターゲットのバンクのステータスがビジー状態からレディー状態に遷移し、ターゲットのバンクのステータスがレディー状態であることをポーリング回路１３１が検出するまで、ステータスリードコマンドの送信とステータスの受信とのサイクルを繰り返し実行する。ターゲットのバンクのステータスがレディー状態であることをポーリング回路１３１が検出すると、ポーリング回路１３１は、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０に対し、ポーリング動作が完了したことを通知してポーリング動作を終了する。ポーリング回路１３１は、ポーリング動作が完了すると、同一または別のバンクのポーリング動作が可能な状態となる。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、マルチプレクサＭＵＸ０を介して４個のポーリング回路１３１およびコマンドＩ／Ｆ回路１３２に接続される。４個のポーリング回路１３１およびコマンドＩ／Ｆ回路１３２は、マルチプレクサＭＵＸ１を介してＰＨＹ回路１３３に接続される。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、各バンクに宛てたコマンド（例えば、データインコマンド、プログラムコマンド、センスコマンド、データアウトコマンド）をマルチプレクサＭＵＸ０を介してコマンドＩ／Ｆ回路１３２に入力する。コマンドＩ／Ｆ回路１３２は、受信したコマンドをマルチプレクサＭＵＸ１、ＰＨＹ回路１３３、および端子群１３４を介して宛先のバンクへ送信する。

また、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、４個のポーリング回路１３１の一部または全部に対し、それぞれ異なるバンクに対するポーリング動作の実行をマルチプレクサＭＵＸ０を介して指示することができる。４個のポーリング回路１３１のうちのポーリング動作の実行が指示された各ポーリング回路１３１は、マルチプレクサＭＵＸ１、ＰＨＹ回路１３３、および端子群１３４を介してステータスリードコマンドの送信およびステータスの受信を行う。以降、ポーリング動作の実行の指示はポーリング指示と表記される。

なお、マルチプレクサＭＵＸ１は、各瞬間において、４個のポーリング回路１３１およびコマンドＩ／Ｆ回路１３２のうちのひとつのみを選択中とすることができる。よって、チャネルＣＨ０を介したコマンド、コマンドに応じたレスポンス、およびデータの転送は、各瞬間においては、４個のポーリング回路１３１およびコマンドＩ／Ｆ回路１３２のうちのひとつのみが実行することができる。つまり、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０にマルチプレクサＭＵＸ１が具備されたことで、チャネルＣＨ０の使用権の調停が可能になっている。

図５は、第１の実施形態にかかるポーリング指示のデータ構造の一例を示す模式的な図である。

ポーリング指示は、バンク情報と、第１インターバル情報と、第２インターバル情報と、を含む。

バンク情報は、ターゲットのバンクを示す情報であり、具体的には、チップイネーブル信号ＣＥの指定、ＬＵＮの指定、およびプレーン番号の指定の組み合わせである。

第１インターバル情報は、ポーリング指示を受信してから最初にステータスリードコマンドを送信するまでのインターバルを指定する数値情報である。ポーリング回路１３１は、ポーリング指示を受信してから第１インターバル情報が示す時間が経過すると、初回のステータスリードコマンドの送信を行う。

第２インターバル情報は、２回目以降のステータスリードコマンドの送信のインターバルを指定する数値情報である。ポーリング回路１３１は、初回のステータスリードコマンドの送信を行った後、第２インターバル情報が示す時間の間隔で、２回目以降のステータスリードコマンドの送信を行う。

なお、図５に示された例によれば、ポーリング指示は、２種類のインターバル情報（即ち第１インターバル情報および第２インターバル情報）を含んだ構成を有する。ポーリング指示は、必ずしも２種類のインターバル情報を含んでいなくてもよい。ポーリング指示は、１種類のインターバル情報を含み、ポーリング回路１３１は、当該インターバル情報が示す時間の間隔でステータスリードコマンドの送信を行うように構成されてもよい。

図６は、第１の実施形態にかかるポーリング回路１３１の構成の一例を示す模式的な図である。なお、ポーリング回路１３１－０～１３１－３は、共通した構成を備える。図６には、ポーリング回路１３１－０～１３１－３の代表として、ポーリング回路１３１－０の構成が描画されている。

ポーリング回路１３１－０は、プロセッサ１３５、メモリ１３６、およびタイマ回路１３７を備える。

メモリ１３６には、ステータスリードコマンドのコマンドシーケンスが格納される。なお、メモリ１３６は、特定の種類のメモリに限定されない。例えば、メモリ１３６は、ＳＲＡＭ、ＲＯＭ（Read Only Memory）、またはフリップフロップなどで実装される。

プロセッサ１３５は、メモリ１３６に格納されたコマンドシーケンスに従ってステータスリードコマンドの送信を行う。また、プロセッサ１３５は、タイマ回路１３７を、ポーリング指示に含まれるインターバル情報（第１インターバル情報および第２インターバル情報）が示す時間の経過の計測に使用する。プロセッサ１３５は、タイマ回路１３７を制御することによって、インターバル情報によって設定された時間の経過を繰り返し計測し、メモリ１３６に格納されたコマンドシーケンスに従って時間の間隔でバンクに対して問い合わせを行う。なお、プロセッサ１３５は、ファームウェアプログラムに従って動作する演算装置であってもよいし、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路によって構成されてもよい。

続いて、第１の実施形態のメモリシステム１の動作を説明する。メモリコントローラ１０は、ＮＡＮＤパッケージＰＫＧ０～ＰＫＧ３のそれぞれに個別のチャネルを介して接続されている。よって、メモリコントローラ１０は、ＮＡＮＤパッケージＰＫＧ０～ＰＫＧ３のそれぞれに対して互いに独立にアクセスすることができる。以降では一例として、ＮＡＮＤパッケージＰＫＧ０に着目して動作の説明を行う。

ＮＡＮＤ Ｉ／Ｆコントローラ１３－０は、ＮＡＮＤパッケージＰＫＧ０に具備される８個のバンクのそれぞれに対し、リード動作およびライト動作を指示することができる。１つのバンクを動作させる手順の一例として、１つのバンクにリード動作を実行させる手順について説明する。

図７、図８、および図９は、１つのバンクにリード動作を実行させる第１の実施形態にかかる手順の一例を示す図である。ここでは一例として、メモリチップＭＣ１が備えるプレーンＰＬ＃０がリードのターゲットのバンクであることとする。

図７に示されるように、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０は、ＣＰＵ１１からリード要求を受信すると（Ｓ１０１）、リードのターゲットのバンクに宛てたセンスコマンドを発行する（Ｓ１０２）。

センスコマンドは、マルチプレクサＭＵＸ０、コマンドＩ／Ｆ回路１３２、マルチプレクサＭＵＸ１、ＰＨＹ回路１３３、および端子群１３４を介してＮＡＮＤパッケージＰＫＧ０に送信される。このとき、チップイネーブル信号ＣＥ０がアサートされる。よって、センスコマンドは、メモリチップＭＣ０およびＭＣ１に送信される。

また、リードのターゲットのバンクである、メモリチップＭＣ１が備えるプレーンＰＬ＃０は、ＣＥ０、ＬＵＮ１、およびＰＬ＃０の組み合わせによって特定される。よって、センスコマンドに含まれるアドレスを構成するビット群は、その一部にＬＵＮ１およびＰＬ＃０を含む。センスコマンドを受信したメモリチップＭＣ０およびＭＣ１のうち、ＬＵＮ＃１が与えられたメモリチップＭＣ１は、センスコマンドに含まれるアドレスに基づき、自身が備えるプレーンＰＬ＃０がターゲットであることを認識する。そして、プレーンＰＬ＃０において、センスコマンドに応じたセンス動作が開始され、センス動作の開始に応じてプレーンＰＬ＃０のステータスはレディー状態からビジー状態に遷移する。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、センスコマンドの発行後、４個のポーリング回路１３１のうちの１個を選択して、メモリチップＭＣ１が備えるプレーンＰＬ＃０のステータスを監視するためのポーリング指示を、選択されたポーリング回路１３１に送信する（Ｓ１０３）。ポーリング回路１３１の選択の手順については後述される。

ポーリング指示は、バンク情報として、ＣＥ０、ＬＵＮ１、およびＰＬ＃０の組み合わせを含む。また、図７に示される例では、ポーリング回路１３１－０にポーリング指示が送信されている。ポーリング指示を受信したポーリング回路１３１－０は、ポーリング指示が含むバンク情報によって指定されたバンク、即ちメモリチップＭＣ１が備えるプレーンＰＬ＃０のステータスの監視を開始する（Ｓ１０４）。具体的には、ポーリング回路１３１－０は、メモリチップＭＣ１が備えるプレーンＰＬ＃０のステータスがレディー状態であることを検出するまで、ステータスリードコマンドの送信とステータス情報の受信との組み合わせを繰り返し実行する。ステータスの監視の手順の詳細については後述される。

図８に説明を移す。ポーリング回路１３１－０は、ステータスの監視の開始後、メモリチップＭＣ１が備えるプレーンＰＬ＃０のステータスがレディー状態であることを検出すると（Ｓ１０５）、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０にポーリング動作の完了を通知する（Ｓ１０６）。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング動作の完了の通知によって、メモリチップＭＣ１が備えるプレーンＰＬ＃０においてはセンス動作が完了したことを認識する。そこで、センス動作によってサブアレイ２３からページバッファ２４に転送されたリードデータを取得するために、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、データアウトコマンドを発行する（Ｓ１０７）。データアウトコマンドは、センスコマンドと同様の経路でメモリチップＭＣ１に転送される。

図９に説明を移す。メモリチップＭＣ１は、データアウトコマンドに応じてリードデータの出力を開始する。リードデータは、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０の制御の元で、ＲＡＭ３０に転送される（Ｓ１０８）。リードデータのＲＡＭ３０への転送が完了すると、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ＣＰＵ１１にリード要求の実行完了を通知する（Ｓ１０９）。

図７～図９を用いて説明されたように、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクにリード動作を実行させる場合、リード動作における内部動作であるセンス動作を実行させるためのコマンドとしてセンスコマンドを発行して、１個のポーリング回路１３１にターゲットのバンクのステータスの監視を指示する。ポーリング回路１３１は、ターゲットのバンクのステータスがレディー状態であることを検出すると、ポーリング動作を完了する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング動作の完了の通知を受信すると、リード動作におけるセンス動作の次の動作としてデータアウト動作をターゲットのバンクに実行させる。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクにライト動作を実行させる場合においても、内部動作を実行させるためのコマンドの発行と、ターゲットのバンクのステータスの監視の指示とを実行する。ライト動作においては、プログラム動作が内部動作に相当する。ポーリング回路１３１は、ターゲットのバンクのステータスがレディー状態であることを検出すると、ポーリング動作を完了する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング動作の完了の通知を受信すると、プログラム動作が完了したことを認識する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ターゲットのバンクに対する次の動作の要求をＣＰＵ１１からすでに受信していた場合には、当該次の動作をターゲットのバンクに実行させることが可能である。

このように、ＮＡＮＤ Ｉ／Ｆコントローラ１３－０は、内部動作を実行させるためのコマンドを送信し、１個のポーリング回路１３１にターゲットのバンクのステータスを監視させることによってターゲットのバンクが内部動作を完了したか否かを判断する。

図１０は、第１の実施形態にかかるＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０によるポーリング回路１３１の制御の手順の一例を示す図である。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、内部動作の実行を指示するコマンドの発行の前に、ポーリング動作を非実行中のポーリング回路１３１があるか否かを判定する（Ｓ２０１）。ポーリング動作を非実行中のポーリング回路１３１がない場合（Ｓ２０１：Ｎｏ）、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ステップＳ２０１の判定処理を再び実行する。

ポーリング動作を非実行中のポーリング回路１３１がある場合（Ｓ２０１：Ｙｅｓ）、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、内部動作の実行を指示するコマンドを発行する（Ｓ２０２）。そして、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング動作を非実行中のポーリング回路１３１のうちのひとつを選択し（Ｓ２０３）、選択されたポーリング回路１３１にポーリング指示を送信する（Ｓ２０４）。

続いて、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング回路１３１からポーリング動作の完了の通知を受信したか否かを判定する（Ｓ２０５）。ポーリング回路１３１からポーリング動作の完了の通知を受信していない場合（Ｓ２０５：Ｎｏ）、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、再びステップＳ２０５の判定処理を実行する。ポーリング回路１３１からポーリング動作の完了の通知を受信した場合（Ｓ２０５：Ｙｅｓ）、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング回路１３１に対する制御を終了し、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、内部動作の実行の対象のバンクに対する次のコマンドの送信が可能になる。

図１１は、第１の実施形態にかかるポーリング回路１３１の動作の手順の一例を示す図である。

ポーリング回路１３１がポーリング指示を受信すると（Ｓ３０１）、ポーリング回路１３１に具備されるプロセッサ１３５は、タイマ回路１３７に時間の計測をスタートさせる。そして、プロセッサ１３５は、タイマ回路１３７による計測値に基づき、ポーリング指示に含まれる第１インターバル情報が示す時間がポーリング指示を受信してから経過したか否かを判定する（Ｓ３０２）。第１インターバル情報が示す時間が経過していない場合（Ｓ３０２：Ｎｏ）、プロセッサ１３５は、ステップＳ３０２の処理を再び実行する。

第１インターバル情報が示す時間が経過した場合（Ｓ３０２：Ｙｅｓ）、プロセッサ１３５は、バンク情報によって指定されたターゲットのバンクにステータスリードコマンドを送信する（Ｓ３０３）。そして、プロセッサ１３５は、ターゲットのバンクのステータス情報を受信する（Ｓ３０４）。

プロセッサ１３５は、ターゲットのバンクがレディー状態であることをステータス情報が示すか否かを判定する（Ｓ３０５）。ターゲットのバンクはレディー状態であることをステータス情報が示していない場合（Ｓ３０５：Ｎｏ）、プロセッサ１３５は、タイマ回路１３７をリセットして時間の計測を再スタートさせる。そして、プロセッサ１３５は、タイマ回路１３７による計測値に基づき、ポーリング指示に含まれる第２インターバル情報が示す時間がステータスリードコマンドを最後に送信してから経過したか否かを判定する（Ｓ３０６）。第２インターバル情報が示す時間が経過していない場合（Ｓ３０６：Ｎｏ）、プロセッサ１３５は、ステップＳ３０６の処理を再び実行する。

第２インターバル情報が示す時間が経過した場合（Ｓ３０６：Ｙｅｓ）、プロセッサ１３５は、ステップＳ３０３の処理を再び実行する。

ターゲットのバンクがレディー状態であることをステータス情報が示す場合（Ｓ３０５：Ｙｅｓ）、プロセッサ１３５は、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０にポーリング動作の完了を通知して（Ｓ３０７）、一連の動作が終了する。

このように、各ポーリング回路１３１は、インターバル情報によって指定された時間が経過する毎にターゲットのバンクに対して問い合わせを繰り返し実行することが可能に構成される。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、４個のポーリング回路１３１に並列にポーリング動作を実行させることができる。よって、各時点において最大で４個のバンクが同時に動作するように、８個のバンクを制御することが可能である。例えば、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、内部動作を実行させるためのコマンドを、８個のバンクのうちの４個のバンクに対して送信のタイミングが重ならないように調整しながら順次送信する。そして、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ひとつのポーリング回路１３１において４個のバンクのうちの或るバンクにかかるポーリング動作が終了すると、当該バンクに内部動作を実行させるためのコマンドを、残りの３個のバンクにかかるポーリング動作と並行して送信するように、当該ポーリング回路１３１に対して指示し得る。

図１２は、第１の実施形態にかかる４個のポーリング回路１３１の並列動作の一例を説明するための模式的な図である。本図において、横軸は時間を示し、各矩形は縦軸に示されたポーリング回路１３１がポーリング動作を行っている期間を示す。各矩形には、ステータスの監視対象のバンクの番号が記載されている。なお、ＮＡＮＤパッケージＰＫＧ０が備える８個のバンクには、０番から７番までのいずれか１つの識別番号が付されていることとしている。

図１２に示される例では、ポーリング回路１３１－０によるバンク＃０に対するポーリング動作、ポーリング回路１３１－１によるバンク＃１に対するポーリング動作、ポーリング回路１３１－２によるバンク＃２に対するポーリング動作、およびポーリング回路１３１－３によるバンク＃３に対するポーリング動作がこの順番で開始される。そして、ポーリング回路１３１－０によるバンク＃０に対するポーリング動作、ポーリング回路１３１－１によるバンク＃１に対するポーリング動作、ポーリング回路１３１－２によるバンク＃２に対するポーリング動作、およびポーリング回路１３１－３によるバンク＃３に対するポーリング動作がこの順番で完了する。

ポーリング回路１３１－０によるバンク＃０に対するポーリング動作が完了すると、ポーリング回路１３１－０によるバンク＃４に対するポーリング動作が開始される。ポーリング回路１３１－１によるバンク＃１に対するポーリング動作が完了すると、ポーリング回路１３１－１によるバンク＃５に対するポーリング動作が開始される。ポーリング回路１３１－２によるバンク＃２に対するポーリング動作が完了すると、ポーリング回路１３１－２によるバンク＃６に対するポーリング動作が開始される。ポーリング回路１３１－３によるバンク＃３に対するポーリング動作が完了すると、ポーリング回路１３１－３によるバンク＃７に対するポーリング動作が開始される。そして、ポーリング回路１３１－０によるバンク＃４に対するポーリング動作、ポーリング回路１３１－１によるバンク＃５に対するポーリング動作、ポーリング回路１３１－２によるバンク＃６に対するポーリング動作、およびポーリング回路１３１－３によるバンク＃７に対するポーリング動作がこの順番で完了する。

ポーリング回路１３１－０によるバンク＃４に対するポーリング動作が完了すると、ポーリング回路１３１－０によるバンク＃０に対するポーリング動作が開始される。ポーリング回路１３１－１によるバンク＃５に対するポーリング動作が完了すると、ポーリング回路１３１－１によるバンク＃１に対するポーリング動作が開始される。ポーリング回路１３１－２によるバンク＃６に対するポーリング動作が完了すると、ポーリング回路１３１－２によるバンク＃２に対するポーリング動作が開始される。ポーリング回路１３１－３によるバンク＃７に対するポーリング動作が完了すると、ポーリング回路１３１－３によるバンク＃３に対するポーリング動作が開始される。

このように、各ポーリング回路１３１は、監視対象のバンクが動的にアサインされるよう構成されたことで、４個のポーリング回路１３１によって８個のバンクの並列動作を制御することが可能になる。つまり、第１の実施形態によれば、比較例のように８個のポーリング回路１３１を必要とすることなく、８個よりも少ない数のポーリング回路１３１で８個のバンクの並列動作を制御することが可能である。

以上述べたように、第１の実施形態によれば、ＮＡＮＤ Ｉ／Ｆコントローラ１３は、複数のポーリング回路１３１およびＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０を備える。各ポーリング回路１３１は、指定されたバンクのステータスがレディー状態であることを検出するまで当該バンクへの問い合わせを繰り返す、ポーリング動作を実行するように構成されている。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ひとつのバンクに対し、内部動作の実行を指示するコマンドを発行する。また、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ポーリング動作を非実行中のポーリング回路１３１のうちからひとつを選択し、選択されたポーリング回路１３１にコマンドのターゲットのバンクを指定してポーリング動作を実行させる。

よって、複数のポーリング回路１３１によってポーリング回路１３１の数よりも多い数のバンクの並列動作を制御することが可能である。これにより、性能低下を防ぎつつ回路規模の増大を抑制することが可能である。

また、第１の実施形態によれば、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ひとつのポーリング回路１３１がひとつのバンクに対するポーリング動作を実行中に、他のポーリング回路１３１に対し、他のバンクに対してステータスを繰り返し問い合わせるポーリング動作を実行させることができる。

よって、複数のポーリング回路１３１にそれぞれ異なるバンクに対するポーリング動作を並列に実行させることが可能になる。

また、第１の実施形態によれば、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０は、ひとつのポーリング回路１３１が或るバンクに対するポーリング動作を完了した後、当該ポーリング回路１３１に、当該バンクと同じバンクまたは異なるバンクに対するポーリング動作を実行させることができる。

よって、各ポーリング回路１３１にバンクを動的に割り当てることが可能である。

（第２の実施形態）
第１の実施形態では、複数のポーリング回路１３１によってポーリング回路１３１より多い数のバンクの並列動作を制御する構成を説明した。第２の実施形態では、複数のポーリング回路１３１によってポーリング回路１３１より少ない数のバンクの並列動作を制御する構成について説明する。なお、以降では、主に第１の実施形態と異なる部分について説明される。第１の実施形態と同様の部分については、説明が省略されるか、または簡略的に説明される。

図１３は、第２の実施形態にかかるＮＡＮＤ Ｉ／Ｆコントローラ１３ａおよび当該ＮＡＮＤ Ｉ／Ｆコントローラ１３に１つのチャネルを介して接続された１つのＮＡＮＤパッケージＰＫＧの構成の一例を示す模式的な図である。図１３には、メモリコントローラ１０に含まれる複数のＮＡＮＤ Ｉ／Ｆコントローラ１３ａ、および複数のＮＡＮＤパッケージＰＫＧを代表して、チャネルＣＨ０を介して相互に接続されるＮＡＮＤ Ｉ／Ｆコントローラ１３ａ－０およびＮＡＮＤパッケージＰＫＧ０の構成が描画されている。

ＮＡＮＤ Ｉ／Ｆコントローラ１３ａ－０は、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａと、マルチプレクサＭＵＸ０，ＭＵＸ１と、１６個のポーリング回路１３１－０～１３１－１５と、コマンドＩ／Ｆ回路１３２と、ＰＨＹ回路１３３と、端子群１３４と、を備える。

ＮＡＮＤパッケージＰＫＧ０は、第１の実施形態と同様の構成を備える。即ち、ＮＡＮＤパッケージＰＫＧ０は、８個のバンクを備える。

ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、各バンクに対し、キャッシュアクセス動作を実行させることが可能である。キャッシュアクセス動作は、キャッシュライト動作およびキャッシュリード動作を含む。

図１４は、第２の実施形態にかかるキャッシュライト動作を説明するための模式的な図である。ここでは一例として、メモリチップＭＣ０のプレーンＰＬ＃０に対するキャッシュライト動作を説明するが、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、他のバンクに対しても同様のキャッシュライト動作を実行させることができる。

キャッシュライト動作においては、まず、データキャッシュ２５にライトデータを入力するデータイン動作が実行される（Ｓ４０１）。このライトデータは、ブロックＵのページｎがライト先であることとする。

続いて、データキャッシュ２５に入力されたライトデータは、ページバッファ２４に転送される（Ｓ４０２）。ページバッファ２４に転送されたライトデータは、プログラム動作によって、ブロックＵのページｎにライトされる（Ｓ４０３）。

ライトデータがデータキャッシュ２５からページバッファ２４に転送されると、データキャッシュ２５は、たとえステップＳ４０３のプログラム動作が実行中であっても、次にライトされるライトデータの入力を受け付けることが可能になる。よって、ステップＳ４０３のプログラム動作が実行中に、新たなライトデータをデータキャッシュ２５に入力するデータイン動作が実行される（Ｓ４０４）。

ステップＳ４０３のプログラム動作が完了すると、ページバッファ２４は利用可能になる。よって、ステップＳ４０４によってデータキャッシュ２５に入力された新たなライトデータは、ステップＳ４０２およびステップＳ４０３と同様の手順で、データキャッシュ２５からページバッファ２４に転送され、その後、プログラム動作によって、サブアレイ２３の別の位置にライトされる。

このように、キャッシュライト動作によれば、あるライトデータをサブアレイ２３にライトするプログラム動作中に次のライトデータをデータキャッシュ２５に入力するデータイン動作が実行される。よって、複数ページ分のデータを順次ライトする場合に、複数ページ分のライト動作に要するトータルの時間を短縮することができる。

図１５は、第２の実施形態にかかるキャッシュリード動作を説明するための模式的な図である。ここでは一例として、メモリチップＭＣ０のプレーンＰＬ＃０に対するキャッシュリード動作を説明するが、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、他のバンクに対しても同様のキャッシュリード動作を実行させることができる。

キャッシュリード動作においては、まず、センス動作が実行される（Ｓ５０１）。ここではセンス動作によってブロックＸのページｉからページバッファ２４にリードデータが転送されている。ページバッファ２４に格納されたリードデータは、データキャッシュ２５に転送される（Ｓ５０２）。そして、データキャッシュ２５に格納されたリードデータは、データアウト動作によってＮＡＮＤ Ｉ／Ｆコントローラ１３ａ－０に出力される（Ｓ５０３）。

ステップＳ５０３のデータアウト動作と並行して、別のリードデータのセンス動作が実行される（Ｓ５０４）。ここでは、ブロックＹのページｊからページバッファ２４にリードデータが転送されるセンス動作が実行される。ステップＳ５０４の処理の実行期間は、ステップＳ５０３の処理の実行期間と一部または全部で重複する。ステップＳ５０３およびステップＳ５０４の後、ページバッファ２４に格納されたリードデータがデータキャッシュ２５に転送される（Ｓ５０５）。そして、データキャッシュ２５に格納されたリードデータは、データアウト動作によってＮＡＮＤ Ｉ／Ｆコントローラ１３ａ－０に出力される（Ｓ５０６）。

ステップＳ５０６のデータアウト動作と並行して、さらに別のリードデータのセンス動作が実行される（Ｓ５０７）。ここでは、ブロックＺのページｋからページバッファ２４にリードデータが転送されるセンス動作が実行される。ステップＳ５０７の処理の実行期間は、ステップＳ５０６の処理の実行期間と一部または全部で重複する。

このように、キャッシュリード動作では、あるリードデータをデータキャッシュ２５から出力させるデータアウト動作中に次のリードデータをサブアレイ２３からリードするセンス動作が実行される。よって、複数ページ分のデータを順次リードする場合に、複数ページ分のリード動作に要するトータルの時間を短縮することができる。

キャッシュライト動作およびキャッシュリード動作では、ＮＡＮＤ Ｉ／Ｆコントローラ１３ａ－０がデータキャッシュ２５にアクセス可能な場合には、内部動作（プログラム動作またはセンス動作）が実行中であるか否かに関わらずデータキャッシュ２５へのアクセス（データイン動作またはデータアウト動作）が実行される。

第２の実施形態では、ステータスリードコマンドに応じてメモリチップＭＣが出力するステータス情報には、トゥルーレディー／トゥルービジー情報と、キャッシュレディー／キャッシュビジー情報と、が含まれる。

トゥルーレディー／トゥルービジー情報は、バンクのステータスが、内部動作が完了した状態（即ちトゥルーレディー状態）であるか否かを示す。トゥルービジー状態は、内部動作が完了していない状態である。

キャッシュレディー／キャッシュビジー情報は、バンクのステータスが、データキャッシュ２５へのアクセス（例えばデータキャッシュ２５へのデータの入力動作）が可能である状態（即ちキャッシュレディー状態）であるか否かを示す。キャッシュビジー状態は、データキャッシュ２５へのアクセスが可能でない状態である。

メモリチップＭＣは、ステータスリードコマンドに応じてステータス情報を出力する。ステータス情報は、例えば、８ビット幅を有し、データ信号ＤＱ０～ＤＱ７として送信される。例えば、ステータス情報のうちのＤＱ５を送信されるビットが、キャッシュレディー／キャッシュビジー情報を示す。また、ＤＱ６を送信されるビットが、トゥルーレディー／トゥルービジー情報を示す。

図１３に示された構成例によれば、ポーリング回路１３１の数は、パッケージＰＫＧ０に含まれるバンクの数よりも多い。そこで、第２の実施形態によれば、余剰のポーリング回路１３１を利用することで、キャッシュレディー／キャッシュビジー情報およびトゥルーレディー／トゥルービジー情報は、それぞれ異なるポーリング回路１３１によって個別に監視される。

一例として、キャッシュライト動作におけるポーリング動作の実行タイミングについて説明する。図１６は、第２の実施形態にかかるキャッシュライト動作におけるポーリング動作の実行タイミングの一例を説明するためのタイミングチャートである。図１６には、コマンドの送信タイミング、トゥルーレディー状態とトゥルービジー状態との間の遷移タイミング、キャッシュレディー状態とキャッシュビジー状態との間の遷移タイミング、およびデータイン動作の実行タイミングが描画されている。また、図１６に示される例では、ライトデータＤ０、ライトデータＤ１、およびライトデータＤ２がこの順番でバンクに入力されることとしている。トゥルーレディー状態とトゥルービジー状態との間の遷移タイミングを示すチャートにおいて、Ｈ（Ｈｉｇｈ）レベルはトゥルーレディー状態を示し、Ｌ（Ｌｏｗ）レベルはトゥルービジー状態を示すこととする。キャッシュレディー状態とキャッシュビジー状態との間の遷移タイミング示すチャートにおいて、Ｈレベルはキャッシュレディー状態を示し、Ｌレベルはキャッシュビジー状態を示すこととする。

まず、時刻ｔ０においては、ターゲットのバンクのステータスはトゥルーレディー状態かつキャッシュレディー状態である。よって、時刻ｔ０において、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、ライトデータＤ０をターゲットのバンクのデータキャッシュ２５に入力するデータイン動作を開始する。データイン動作の終了時（時刻ｔ１）には、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、プログラム動作の開始を指示するプログラムコマンドＣ０を発行し、プログラムコマンドＣ０はターゲットのバンクに入力される。

時刻ｔ１にライトデータＤ０の入力が完了すると、データキャッシュ２５からページバッファ２４にライトデータＤ０が転送された後、ライトデータＤ０のプログラム動作が開始される。データキャッシュ２５からページバッファ２４へのライトデータＤ０の転送が開始したタイミング（即ち時刻ｔ１）に、ターゲットのバンクのステータスはトゥルーレディー状態からトゥルービジー状態に遷移する。また、時刻ｔ１において、データキャッシュ２５がアクセス可能でなくなり、これによってターゲットのバンクのステータスはキャッシュレディー状態からキャッシュビジー状態に遷移する。

データキャッシュ２５からページバッファ２４へのライトデータＤ０の転送が完了すると（時刻ｔ２）、データキャッシュ２５は再びアクセス可能になる。よって、ターゲットのバンクのステータスはキャッシュビジー状態からキャッシュレディー状態に遷移する。ただし、時刻ｔ２においては、ライトデータＤ０のプログラム動作が完了していないので、ターゲットのバンクのステータスはトゥルービジー状態に維持されている。

時刻ｔ２において、ターゲットのバンクのステータスがキャッシュビジー状態からキャッシュレディー状態に遷移すると、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａ－０は、次のライトデータであるライトデータＤ１をターゲットのバンクのデータキャッシュ２５に入力するデータイン動作を開始する。データイン動作の終了時（時刻ｔ３）には、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、プログラム動作の開始を指示するプログラムコマンドＣ０を発行し、プログラムコマンドＣ０はターゲットのバンクに入力される。また、時刻ｔ３において、データキャッシュ２５がアクセス可能でなくなり、これによってターゲットのバンクのステータスはキャッシュレディー状態からキャッシュビジー状態に遷移する。

時刻ｔ４において、ターゲットのバンクは、ライトデータＤ０のプログラム動作を完了する。すると、ターゲットのバンクは、ライトデータＤ０に続いて入力されたライトデータＤ１のプログラム動作を開始する。よって、ターゲットのバンクのステータスは依然としてトゥルービジー状態に維持される。

なお、ひとつのライトデータのプログラム動作に要する時間は、時間ｔＰｒｏｇと表記される。時刻ｔ１から時刻ｔ４は、ライトデータＤ０のプログラム動作に要した時間ｔＰｒｏｇである。

時刻ｔ５において、ターゲットのバンクのステータスがキャッシュビジー状態からキャッシュレディー状態に遷移すると、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、次のライトデータであるライトデータＤ２をターゲットのバンクのデータキャッシュ２５に入力するデータイン動作を開始する。データイン動作の終了時（時刻ｔ６）には、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、プログラム動作の開始を指示するプログラムコマンドＣ０を発行し、プログラムコマンドＣ０はターゲットのバンクに入力される。また、時刻ｔ６においては、データキャッシュ２５がアクセス可能でなくなり、これによってターゲットのバンクのステータスはキャッシュレディー状態からキャッシュビジー状態に遷移する。

時刻ｔ７において、ターゲットのバンクは、ライトデータＤ１のプログラム動作を完了する。すると、ターゲットのバンクは、ライトデータＤ１に続いて入力されたライトデータＤ２のプログラム動作を開始する。よって、ターゲットのバンクのステータスは依然としてトゥルービジー状態に維持される。

時刻ｔ４から時刻ｔ７は、ライトデータＤ１のプログラム動作に要した時間ｔＰｒｏｇである。

時刻ｔ８において、ターゲットのバンクのステータスがキャッシュビジー状態からキャッシュレディー状態に遷移する。しかしながら、図１６に示される例では、後続して入力されるライトデータが存在しないため、データイン動作が実行されない。

時刻ｔ９において、ターゲットのバンクは、ライトデータＤ２のプログラム動作を完了する。よって、ターゲットのバンクのステータスはトゥルービジー状態からトゥルーレディー状態に遷移する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、後続して入力するライトデータが依然存在しないため、キャッシュライト動作の終了を指示するキャッシュライト終了コマンドＣ１をターゲットのバンクに送信する。

時刻ｔ７から時刻ｔ９は、ライトデータＤ２のプログラム動作に要した時間ｔＰｒｏｇである。

図１６に示された一連の動作において、時刻ｔ１～ｔ２の期間、時刻ｔ３～ｔ５の期間、および時刻ｔ６～ｔ８の期間のそれぞれは、ターゲットのバンクのステータスがキャッシュビジー状態に維持された期間である。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、時刻ｔ１～ｔ２の期間、時刻ｔ３～ｔ５の期間、および時刻ｔ６～ｔ８の期間のそれぞれを、或るポーリング回路１３１（図１６の例ではポーリング回路１３１－０）に監視させる。

ポーリング回路１３１－０は、インターバル情報によって指定された時間間隔でステータスリードコマンドをターゲットのバンクに送信し、レスポンスとして受信したステータス情報を構成するビット群のうちのＤＱ５として受信したビットを参照することによって、ターゲットのバンクのステータスがキャッシュレディー状態であるか否かを判定する。

ターゲットのバンクのステータスがキャッシュレディー状態であることをポーリング回路１３１－０が検出すると、ポーリング回路１３１－０はポーリング動作の完了をＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａに通知する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、ポーリング動作の完了の通知によって、ターゲットのバンクのデータキャッシュ２５がアクセス可能になったことを認識し、次のライトデータの入力およびコマンドＣ０の入力を行う。

図１６に示された一連の動作において、時刻ｔ１～ｔ９の期間は、ターゲットのバンクのステータスがトゥルービジー状態に維持された期間である。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、時刻ｔ１～ｔ９の期間を、ポーリング動作を非実行中のポーリング回路１３１（図１６の例ではポーリング回路１３１－１）に監視させる。

ポーリング回路１３１－１は、インターバル情報によって指定された時間間隔でステータスリードコマンドをターゲットのバンクに送信し、レスポンスとして受信したステータス情報を構成するビット群のうちのＤＱ６として受信したビットを参照することによって、ターゲットのバンクのステータスがトゥルーレディー状態であるか否かを判定する。

ターゲットのバンクのステータスがトゥルーレディー状態であることをポーリング回路１３１－１が検出すると、ポーリング回路１３１－１はポーリング動作の完了をＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａに通知する。ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、ポーリング動作の完了の通知によって、ターゲットのバンクはまったく動作を行っていない状態になったことを認識する。このとき、ライトデータＤ２に後続する、ターゲットのバンクを宛先としたライトデータが存在しなければ、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、キャッシュライト動作を終了すべく、キャッシュライト終了コマンドＣ１をターゲットのバンクに送信する。

ここで、第２の比較例について説明する。第２の比較例によれば、ひとつのポーリング回路に、ターゲットのバンクのキャッシュレディー状態およびキャッシュビジー状態の監視を実行させる。そして、ターゲットのバンクのステータスがキャッシュレディー状態になったことを当該ポーリング回路が検出したタイミングで、当該ポーリング回路に、ターゲットのバンクのトゥルーレディー状態／トゥルービジー状態の監視を実行させる。このような構成によれば、メモリコントローラの視点では、ターゲットのバンクのステータスがキャッシュレディー状態に遷移し、次のデータイン動作ができる状態になったとしても、明示的に監視をかけ直さない限りはそれを検出することができない。よって、キャッシュライト動作の効率が悪化する。

これに対し、第２の実施形態によれば、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、ターゲットのバンクに対し、内部動作の実行を指示するコマンドを送信すると、複数のポーリング回路１３１のうちのひとつのポーリング回路１３１に、ターゲットのバンクのステータスがトゥルーレディー状態であるか否かを監視するポーリング動作を指示し、複数のポーリング回路１３１のうちの他のひとつのポーリング回路１３１に、ターゲットのバンクのステータスがキャッシュレディー状態であるか否かを監視するポーリング動作を指示する。

よって、監視をかけ直しが必要ないので、効率よくキャッシュアクセス動作を行うことが可能になる。よって、キャッシュライト動作の効率の悪化が抑制される。

また、第２の実施形態によれば、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａは、ひとつのポーリング回路１３１によるキャッシュレディー状態の監視の結果に基づいてキャッシュプログラム動作の制御を行いながら、別のポーリング回路１３１によるトゥルーレディー状態の監視の結果に基づいてキャッシュプログラム動作の終了の判断を行うことが可能になる。よって、ＮＡＮＤ Ｉ／Ｆ ＣＰＵ１３０ａの負荷が抑制され、これによって複数のメモリチップＭＣの利用効率が向上する。

なお、第１の実施形態では、各ＮＡＮＤ Ｉ／Ｆコントローラ１３は、バンクの数よりも少ない数のポーリング回路１３１を備えることとした。各ＮＡＮＤ Ｉ／Ｆコントローラ１３がバンクの数と同じまたは多い数のポーリング回路１３１を備える場合であっても第１の実施形態を適用することが可能である。

また、第２の実施形態では、各ＮＡＮＤ Ｉ／Ｆコントローラ１３ａは、バンクの数よりも多い数のポーリング回路１３１を備えることとした。各ＮＡＮＤ Ｉ／Ｆコントローラ１３ａがバンクの数と同じまたは少ない数のポーリング回路１３１を備える場合であっても第２の実施形態を適用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ ホスト、３ 通信路、１０ メモリコントローラ、１１ ＣＰＵ、１２ ホストＩ／Ｆコントローラ、１３ ＮＡＮＤＩ／Ｆコントローラ、２２ メモリセルアレイ、２３ サブアレイ、２４ ページバッファ、２５ データキャッシュ、２６ 物理ブロック、１３０ ＣＰＵ、１３１ ポーリング回路、１３２ コマンドＩ／Ｆ回路、１３３ ＰＨＹ回路、１３４ 端子群、１３５ プロセッサ、１３６ メモリ、１３７ タイマ回路。

Claims (10)

1. チャネルと、
   コントローラと、
   前記チャネルを介して前記コントローラに接続された第１の数のメモリ要素と、備え、
   前記コントローラは、
   それぞれは前記第１の数のメモリ要素のうちのひとつのメモリ要素の指定を受信して、前記指定されたメモリ要素のステータスがレディー状態であることを検出するまで前記指定されたメモリ要素への問い合わせを繰り返すポーリング動作を実行するように構成された第２の数のポーリング回路と、
   前記第２の数のポーリング回路のうちの前記ポーリング動作を非実行中のポーリング回路を選択し、前記選択されたポーリング回路に前記第１の数のメモリ要素のうちのひとつのメモリ要素を指定して前記ポーリング動作を実行させる、ように構成された第１プロセッサと、を含む
   メモリシステム。
2. 前記第１プロセッサは、前記第２の数のポーリング回路のうちの第１ポーリング回路が前記第１の数のメモリ要素のうちの第１メモリ要素に対する前記ポーリング動作を実行中に、前記第１の数のメモリ要素のうちの前記第１メモリ要素と異なるひとつのメモリ要素である第２メモリ要素に対し、内部動作の実行を指示する第１コマンドを発行し、前記第２の数のポーリング回路のうちの前記ポーリング動作を非実行中のポーリング回路のうちのひとつを選択し、前記選択されたポーリング回路である第２ポーリング回路に前記第２メモリ要素を指定して前記ポーリング動作を実行させる、ように構成された
   請求項１に記載のメモリシステム。
3. 前記第１プロセッサは、前記第１ポーリング回路が前記第１メモリ要素に対する前記ポーリング動作を完了した後、前記第１の数のメモリ要素のうちの前記第２メモリ要素と異なるひとつのメモリ要素である第３メモリ要素に対し、内部動作の実行を指示する第２コマンドを発行し、前記第１ポーリング回路に前記第３メモリ要素を指定して前記ポーリング動作を実行させる、ように構成された
   請求項２に記載のメモリシステム。
4. 前記第１の数のメモリ要素のそれぞれは、データのストレージであるメモリセルアレイと、前記メモリセルアレイに対してライトされるデータがバッファされ前記メモリセルアレイからリードされたデータがバッファされる第１バッファメモリと、前記コントローラとの間の転送データがバッファされる第２バッファメモリと、を含み、
   前記ポーリング動作は、
   前記指定されたメモリ要素が内部動作を実行していない第１レディー状態であることを前記選択されたポーリング回路が検出するまで前記指定されたメモリ要素への問い合わせを繰り返す第１ポーリング動作と、
   前記第２バッファメモリがアクセス可能である第２レディー状態であることを前記選択されたポーリング回路が検出するまで前記指定されたメモリ要素への問い合わせを繰り返す第２ポーリング動作と、
   を含み、
   前記第１プロセッサは、
   前記第１の数のメモリ要素のうちのひとつである第４メモリ要素に対し、内部動作の実行を指示する第３コマンドを発行し、
   前記第２の数のポーリング回路のうちの前記ポーリング動作を非実行中のポーリング回路のうちのひとつを選択し、前記選択されたポーリング回路である第３ポーリング回路に前記第４メモリ要素を指定して前記第１ポーリング動作を実行させ、
   前記第２の数のポーリング回路のうちの前記ポーリング動作を非実行中のポーリング回路のうちの前記第３ポーリング回路と異なるひとつを選択し、前記選択されたポーリング回路である第４ポーリング回路に前記第４メモリ要素を指定して前記第２ポーリング動作を実行させる、
   ように構成された
   請求項１から請求項３の何れか一項に記載のメモリシステム。
5. 前記第２の数のポーリング回路のそれぞれは、前記ポーリング動作の開始後、前記指定されたメモリ要素の前記ステータスが前記レディー状態であることを検出した場合、前記第１プロセッサに通知を送信する、ように構成された
   請求項１から請求項３の何れか一項に記載のメモリシステム。
6. 前記問い合わせは、前記指定されたメモリ要素に対してステータスリードコマンドを発行することと、前記ステータスリードコマンドに応じて受信するステータス情報に基づいて前記指定されたメモリ要素のステータスが前記レディー状態であるか否かを判定することと、を含む
   請求項１に記載のメモリシステム。
7. 前記第２の数のポーリング回路のそれぞれは、
   タイマ回路と、
   前記ステータスリードコマンドのコマンドシーケンスが格納されるメモリと、
   前記タイマ回路を制御することによって設定された時間の経過を計測し、前記メモリに格納された前記コマンドシーケンスに従って前記時間の間隔で前記問い合わせを行うように構成された第２プロセッサと、を含む
   請求項６に記載のメモリシステム。
8. 前記第１の数は前記第２の数と異なる
   請求項１から請求項３の何れか一項に記載のメモリシステム。
9. 前記第１の数は前記第２の数より大きい
   請求項８に記載のメモリシステム。
10. 前記コントローラは、前記第１の数のメモリ要素をバンクインターリーブの方式で並列に動作させるように構成された
    請求項１から請求項３の何れか一項に記載のメモリシステム。

Images