JP2023165450A - 表示装置及び表示装置の製造方法 - Google Patents

Abstract

【課題】配線に新たな金属膜を追加することなく、光の反射に起因する表示品位の低下を抑制する。【解決手段】表示装置１０は、第１基板１１と、第１基板１１の主面と対向する主面を有する第２基板１２と、第１基板１１の主面内に配され、開口２４ＯＰを有し、光を遮る遮光部２４と、第１基板１１及び第２基板１２の主面内に配され、開口２４ＯＰの少なくとも一部により画定される画素ＰＸと、第２基板１２の主面内において少なくとも一部が開口２４ＯＰと重畳して配される配線であるゲート配線１９及び容量配線２１と、を備え、配線であるゲート配線１９及び容量配線２１は、第１基板１１側に向けて突出する突部３２を有し、突部３２は、少なくとも開口２４ＯＰと重畳する位置にて間隔を空けて複数配され、表面に曲面３２Ａを含む。【選択図】図６

Description

本明細書が開示する技術は、表示装置及び表示装置の製造方法に関する。

従来、液晶表示装置の一例として下記特許文献１に記載されたものが知られている。特許文献１に記載の表示装置では、金属遮光膜を、補助容量ラインの抵抗値を下げる低抵抗層と、補助容量ラインを遮光するための低反射遮光層と、これらの合金化反応を抑制するバリアメタル層とから構成し、金属遮光膜の合金化を抑制しつつ、その金属遮光膜自体の低抵抗化を図っている。

特開２０００－１３７２４４号公報

特許文献１に記載した液晶表示装置では、金属遮光膜に、光の反射を抑制するための低反射遮光層を追加し、さらに低抵抗層と低反射遮光層との合金化反応を抑制するためにバリアメタル層を追加している。このように、低反射遮光層及びバリアメタル層を追加する手法は、製造プロセスに大きな制約を生じさせ、生産設備や生産コスト等の問題から採用できない場合があった。

本明細書に記載の技術は、上記のような事情に基づいて完成されたものであって、配線に新たな金属膜を追加することなく、光の反射に起因する表示品位の低下を抑制することを目的とする。

（１）本明細書に記載の技術に関わる表示装置は、第１基板と、前記第１基板の主面と対向する主面を有する第２基板と、前記第１基板の主面内に配され、開口を有し、光を遮る遮光部と、前記第１基板及び前記第２基板の主面内に配され、前記開口の少なくとも一部により画定される画素と、前記第２基板の主面内において少なくとも一部が前記開口と重畳して配される配線と、を備え、前記配線は、前記第１基板側に向けて突出する突部を有し、前記突部は、少なくとも前記開口と重畳する位置にて間隔を空けて複数配され、表面に曲面を含む。

（２）また、上記表示装置は、上記（１）に加え、前記第２基板の主面内において前記配線の下層側に配される下地部を備え、前記下地部は、複数の前記突部と重畳する位置に複数が配されてもよい。

（３）また、上記表示装置は、上記（２）に加え、前記下地部は、自身の高さを、前記配線の厚さにて除した比率が０．２２～１．６７の範囲とされてもよい。

（４）また、上記表示装置は、上記（１）から上記（３）のいずれかに加え、複数の前記突部は、配列間隔が前記配線の幅よりも小さく、前記配線の長さ方向と幅方向とにそれぞれ間隔を空けて配されてもよい。

（５）本明細書に記載の技術に関わる表示装置の製造方法は、第１基板の主面内に、少なくとも一部が画素を画定する開口を有し、光を遮る遮光部を設け、第２基板の主面内に、少なくとも一部が前記開口と重畳して配される配線を設け、前記第１基板と前記第２基板との主面同士を対向させ、前記配線の一部に、前記第１基板側に向けて突出し、表面に曲面を含む突部を、少なくとも前記開口と重畳する位置にて間隔を空けて複数設ける。

（６）また、上記表示装置の製造方法は、上記（５）に加え、前記第２基板に、前記配線を設ける前に、下地膜を成膜してパターニングし、間隔を空けて配される複数の下地部を設けてもよい。

（７）また、上記表示装置の製造方法は、上記（６）に加え、前記第２基板に、前記下地膜を成膜してから、非晶質の透明電極膜を成膜し、前記透明電極膜を部分的に結晶化させてから、前記透明電極膜のうちの非晶質の部分を選択的に除去し、残存した結晶化した部分をマスクとして前記下地膜をエッチングしてもよい。

（８）また、上記表示装置の製造方法は、上記（７）に加え、前記透明電極膜を部分的に結晶化させる際には、前記透明電極膜を１５０℃～３００℃の範囲で２０分以上加熱してもよい。

（９）また、上記表示装置の製造方法は、上記（６）に加え、前記第２基板に、前記下地膜を成膜してから、フォトレジスト膜を成膜し、前記フォトレジスト膜を部分的に露光してから、前記フォトレジスト膜を現像し、現像した前記フォトレジスト膜をマスクとして前記下地膜をエッチングしてもよい。

本明細書に記載の技術によれば、配線に新たな金属膜を追加することなく、光の反射に起因する表示品位の低下を抑制することができる。

実施形態１に係る液晶パネルの概略的な断面図 液晶パネルに備わるアレイ基板の表示領域における画素配列を示す回路図 液晶パネルに備わる対向基板の表示領域における平面図 液晶パネルの図３のiv-iv線断面図 ゲート配線の表面を示す斜視図 アレイ基板の下地部、容量配線の突部及びゲート絶縁膜を示す断面図 アレイ基板の製造方法において、第１成膜工程及び第２成膜工程を経て下地膜及び透明電極膜が成膜された状態を示す断面図 アレイ基板の製造方法において、第１エッチング工程を経て透明電極膜がエッチングされた状態を示す断面図 アレイ基板の製造方法において、第２エッチング工程を経て下地膜がエッチングされた状態を示す断面図 アレイ基板の製造方法において、第３エッチング工程を経て第１金属膜がエッチングされた状態を示す断面図 製造されたアレイ基板におけるゲート配線付近を、走査電子顕微鏡にて撮像した画像を示す図 実施形態２に係るアレイ基板の製造方法において、第１成膜工程及び第２成膜工程を経て下地膜及びフォトレジスト膜が成膜された状態を示す断面図 アレイ基板の製造方法において、第１露光工程を経てフォトレジスト膜が露光された状態を示す断面図 アレイ基板の製造方法において、第１現像工程を経てフォトレジスト膜が現像された状態を示す断面図 アレイ基板の製造方法において、第１エッチング工程を経て下地膜がエッチングされた状態を示す断面図 アレイ基板の製造方法において、第２エッチング工程を経て第１金属膜がエッチングされた状態を示す断面図 アレイ基板の製造方法において、第３エッチング工程を経てゲート絶縁膜がエッチングされた状態を示す断面図

＜実施形態１＞
実施形態１を図１から図１１によって説明する。本実施形態では、液晶パネル（表示装置）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。

図１を用いて液晶パネル１０の概略的な構成について説明する。本実施形態に係る液晶パネル１０は、図１に示すように、Ｘ軸方向及びＹ軸方向に沿う主面を有する。液晶パネル１０の主面の法線方向は、Ｚ軸方向と一致している。液晶パネル１０は、バックライト装置（照明装置）から照射される照明光を利用して画像を表示することが可能とされる。液晶パネル１０は、画面の中央側部分が、画像が表示される表示領域とされる。液晶パネル１０は、画面における表示領域を取り囲む額縁状の外周側部分が、画像が表示されない非表示領域とされる。

液晶パネル１０は、図１に示すように、ほぼ透明で優れた透光性を有するガラス製の一対の基板１１，１２を有する。一対の基板１１，１２のうち、表側に配されるものが対向基板（第１基板、ＣＦ基板）１１であり、裏側に配されるものがアレイ基板（第２基板、薄膜トランジスタ基板）１２である。対向基板１１及びアレイ基板１２は、いずれもガラス基板（基板）の内面側に各種の膜が積層形成されてなる。このうちのアレイ基板１２は、長辺寸法が対向基板１１の同寸法よりも大きい。アレイ基板１２の長辺方向についての一方の端部は、対向基板１１に対して重なり合うことがなく、ドライバ（信号供給部）１３及びフレキシブル基板１４が実装されている。ドライバ１３は、内部に駆動回路を有するＬＳＩチップからなる。ドライバ１３は、フレキシブル基板１４によって伝送される各種信号を処理する。ドライバ１３は、アレイ基板１２に対してＣＯＧ（Chip On Glass）実装されている。フレキシブル基板１４は、絶縁性及び可撓性を有する合成樹脂材料（例えばポリイミド系樹脂等）からなる基材上に多数本の配線パターン（図示せず）を形成した構成とされる。フレキシブル基板１４は、一端側がアレイ基板１２に、他端側が外部のコントロール基板（信号供給源）に、それぞれ接続されている。コントロール基板から供給される各種信号は、フレキシブル基板１４を介して液晶パネル１０に伝送される。

液晶パネル１０は、図１に示すように、一対の基板１１，１２間の内部空間に充填される液晶層（媒質層）１５を有している。液晶層１５は、電界印加に伴って光学特性が変化する物質である液晶分子を含む。液晶層１５は、一対の基板１１，１２間の内部空間を取り囲むシール部１６によって封止されている。シール部１６は、非表示領域に配され、両基板１１，１２間の内部空間を全周にわたって取り囲むよう方形の枠状（無端環状）に形成されている。また、一対の基板１１，１２の外面には、一対の偏光板が貼り付けられている。

図２を用いてアレイ基板１２の表示領域における画素配列について説明する。アレイ基板１２の表示領域における内面側には、図２に示すように、複数ずつのＴＦＴ（薄膜トランジスタ、スイッチング素子）１７及び画素電極１８が、アレイ基板１２の面内にて間隔を空けて並んで設けられている。複数ずつのＴＦＴ１７及び画素電極１８は、互いに直交するＸ軸方向（第１方向）及びＹ軸方向（第２方向）にそれぞれ間隔を空けて複数ずつマトリクス状（行列状）に並んで配される。ＴＦＴ１７及び画素電極１８の周りには、格子状をなすゲート配線（配線、走査配線）１９及びソース配線（信号配線）２０が取り囲むようにして配設されている。ゲート配線１９は、Ｘ軸方向に沿って延在し、Ｙ軸方向に画素電極１８を挟むよう間隔を空けて複数が並んで配される。ソース配線２０は、Ｙ軸方向に沿って延在し、Ｘ軸方向に画素電極１８を挟むよう間隔を空けて複数が並んで配される。

ゲート配線１９は、図１に示すように、Ｘ軸方向に沿って並ぶ複数のＴＦＴ１７に備わる各ゲート電極１７Ａに接続されている。ソース配線２０は、Ｙ軸方向に沿って並ぶ複数のＴＦＴ１７に備わる各ソース電極１７Ｂに接続されている。画素電極１８は、ＴＦＴ１７に備わるドレイン電極１７Ｃに接続されている。ＴＦＴ１７は、上記したゲート電極１７Ａ、ソース電極１７Ｂ及びドレイン電極１７Ｃに加えて、半導体部１７Ｄを有する。半導体部１７Ｄは、半導体材料からなり、ソース電極１７Ｂとドレイン電極１７Ｃとに接続される。そして、ＴＦＴ１７は、ゲート配線１９に供給される走査信号に基づいて駆動されると、ソース配線２０に供給される画像信号（データ信号）に基づいた電位に画素電極１８を充電する。

アレイ基板１２の表示領域における内面側には、図２に示すように、上記したゲート配線１９及びソース配線２０に加えて、容量配線（配線、補助容量配線）２１が設けられている。容量配線２１は、Ｘ軸方向、つまりゲート配線１９に並行して延在する。容量配線２１は、ソース配線２０と交差するとともに画素電極１８を横切って配される。容量配線２１は、ゲート配線１９に対してＹ軸方向に間隔を空けた位置に配されている。容量配線２１とゲート配線１９との間の間隔は、画素電極１８のＹ軸方向の長さよりも小さい。容量配線２１のうち、画素電極１８と重畳する部分が容量形成部２２を構成する。容量配線２１は、Ｘ軸方向に沿って並ぶ複数の画素電極１８を全て横切っており、これらの画素電極１８に対してそれぞれ重畳するよう複数（Ｘ軸方向の画素電極１８の並び数と同数）の容量形成部２２を有している。容量配線２１は、Ｙ軸方向にゲート配線１９を挟むよう間隔を空けて複数が並んで配される。複数の容量配線２１の配列間隔は、画素電極１８のＹ軸方向の長さと同じである。容量配線２１の設置数は、ゲート配線１９の設置数及びＹ軸方向の画素電極１８の並び数と一致している。容量配線２１は、所定の電位（例えば後述する共通電極２６と同じ電位であってもよいし、共通電極２６に対して特定の電位差を保つ電位であってもよい）に保たれる。容量形成部２２と、重畳する画素電極１８と、の間には静電容量が形成されるので、画素電極１８が充電されるとその電位が保持されるようになっている。

図３を用いて対向基板１１の表示領域における画素配列について説明する。対向基板１１の表示領域における内面側には、図３に示すように、カラーフィルタ２３及び遮光部（画素間遮光部、ブラックマトリクス）２４が設けられている。なお、図３には、アレイ基板１２の構成であるゲート配線１９、ソース配線２０及び容量配線２１が、それぞれ二点鎖線にて図示されている。カラーフィルタ２３は、青色（Ｂ）、緑色（Ｇ）及び赤色（Ｒ）を呈する。互いに異なる色を呈する複数のカラーフィルタ２３は、Ｘ軸方向（ゲート配線１９の延在方向）に隣り合うよう並んで配される。互いに異なる色を呈する複数のカラーフィルタ２３は、Ｙ軸方向（ソース配線２０の延在方向）に沿って延在している。このように、互いに異なる色を呈する複数のカラーフィルタ２３は、全体としてストライプ状に配列されている。

遮光部２４は、遮光性を有する遮光性材料（例えばアクリルやポリイミドなどの感光性樹脂材料にカーボンブラックなどの顔料を含有させた材料等）からなる。遮光部２４は、バックライト装置などから照射される光を主に吸収することで遮ることができる。表示領域において遮光部２４は、図３に示すように、平面形状が略格子状をなしている。遮光部２４は、隣り合う画素電極１８の間を仕切っている。遮光部２４は、アレイ基板１２側の少なくともゲート配線１９及びソース配線２０と平面に視て重畳する配置とされる。なお、遮光部２４は、対向基板１１の非表示領域にも設けられており、非表示領域ではほぼ全域にわたってベタ状に配されている。

表示領域において遮光部２４は、図３に示すように、Ｘ軸方向に沿って延在する第１遮光部２４Ａと、Ｙ軸方向に沿って延在して第１遮光部２４Ａと交差する第２遮光部２４Ｂと、を有する。第１遮光部２４Ａ及び第２遮光部２４Ｂは、互いの交差箇所が連ねられている。第１遮光部２４Ａの設置数が、ゲート配線１９の設置数と一致する。第２遮光部２４Ｂの設置数が、ソース配線２０の設置数と一致する。第１遮光部２４Ａは、第２遮光部２４Ｂよりも幅広とされる。第１遮光部２４Ａは、ゲート配線１９の大部分と重畳して配される。第１遮光部２４Ａは、ゲート配線１９の一部とは非重畳とされる。ゲート配線１９のうち、交差する２本のソース配線２０によって挟まれた部分は、ソース配線２０と交差する部分よりも拡幅された拡幅部１９Ａを含む。拡幅部１９Ａは、第１遮光部２４Ａとは非重畳とされる。なお、第１遮光部２４Ａは、ＴＦＴ１７の一部または全域と重畳していてもよい。第２遮光部２４Ｂは、第１遮光部２４Ａよりも幅狭とされる。第２遮光部２４Ｂは、ソース配線２０のほぼ全域と、容量配線２１の一部と、それぞれ重畳して配される。なお、第２遮光部２４Ｂは、ＴＦＴ１７の一部と重畳していてもよい。第２遮光部２４Ｂは、容量配線２１のうち、ソース配線２０と交差する部分と重畳する。

遮光部２４は、図３に示すように、開口（画素開口部）２４ＯＰを有する。遮光部２４の開口２４ＯＰは、２つずつの第１遮光部２４Ａ及び第２遮光部２４Ｂにより囲まれた領域であり、平面に視て縦長の略方形状をなす。遮光部２４の開口２４ＯＰは、画素電極１８の大部分または全域と重畳する配置とされる。遮光部２４の開口２４ＯＰは、Ｘ軸方向及びＹ軸方向にそれぞれ間隔を空けて複数がマトリクス状に並んで配される。画素電極１８及びカラーフィルタ２３の透過光は、遮光部２４の開口２４ＯＰを透過し、液晶パネル１０の外部へ出光される。ゲート配線１９のうち、拡幅部１９Ａは、遮光部２４の開口２４ＯＰと重畳している。容量配線２１のうち、画素電極１８を横切る部分（２本のソース配線２０に挟まれた部分、容量形成部２２）は、遮光部２４の開口２４ＯＰと重畳している。

図４を用いて液晶パネル１０における画素電極１８（画素ＰＸ）をＸ軸方向に沿って切断した断面構成を説明する。図４は、容量配線２１と重畳する位置の断面構成を示す。対向基板１１に備わるカラーフィルタ２３は、図４に示すように、アレイ基板１２に備わる画素電極１８と平面に視て重畳する配置とされている。対向基板１１において互いに異なる色を呈する複数のカラーフィルタ２３は、その境界（色境界）がアレイ基板１２のソース配線２０と重畳する配置とされる。この液晶パネル１０においては、Ｘ軸方向に沿って並ぶ赤色、緑色及び青色を呈する各カラーフィルタ２３と、各カラーフィルタ２３と対向する３つの画素電極１８と、が３色の画素ＰＸをそれぞれ構成している。そして、この液晶パネル１０においては、Ｘ軸方向に隣り合うＲ，Ｇ，Ｂの３色の画素ＰＸによって所定の階調のカラー表示を可能な表示画素が構成されている。画素ＰＸにおけるＹ軸方向の配列ピッチは、Ｘ軸方向の配列ピッチの３倍程度とされる。遮光部２４の複数の開口２４ＯＰは、各画素ＰＸのそれぞれと重畳して配される。つまり、画素ＰＸは、遮光部２４の開口２４ＯＰによって画定されている。遮光部２４における開口２４ＯＰの数は、画素ＰＸの数と一致する。遮光部２４を構成する第１遮光部２４Ａは、Ｙ軸方向に隣り合う２つの画素ＰＸ間を仕切る（図３を参照）。第２遮光部２４Ｂは、Ｘ軸方向に隣り合う２つの画素ＰＸ（カラーフィルタ２３）間を仕切る。また、対向基板１１のうち、カラーフィルタ２３の上層側（液晶層１５側、アレイ基板１２側）には、平坦化のために対向基板１１のほぼ全域にわたってベタ状に配されるオーバーコート膜２５が設けられている。

続いて、アレイ基板１２に備わる画素電極１８及び共通電極２６に関して説明する。アレイ基板１２の表示領域における内面側には、図４に示すように、全ての画素電極１８と重畳する形で共通電極２６が、画素電極１８よりも上層側に形成されている。共通電極２６は、表示領域のほぼ全域にわたって延在している。共通電極２６には、共通配線が接続されており、共通配線によって共通電位（基準電位）の共通電位信号（基準電位信号）が供給される。共通配線には、フレキシブル基板１４が接続されており、コントロール基板から共通電位信号が供給されている（図１を参照）。共通電極２６のうち、各画素電極１８と重畳する部分には、スリット２６Ａが複数ずつ開口形成されている。なお、スリット２６Ａの具体的な設置本数等は、図示以外にも適宜に変更可能である。ＴＦＴ１７の駆動に伴って画素電極１８が充電されると、互いに重畳する画素電極１８と共通電極２６との間に電位差が生じる。すると、画素電極１８とスリット２６Ａの開口縁との間には、アレイ基板１２の板面に沿う成分に加えて、アレイ基板１２の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じる。このフリンジ電界を利用することで液晶層１５に含まれる液晶分子の配向状態を制御することができる。つまり、本実施形態に係る液晶パネル１０は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。また、対向基板１１及びアレイ基板１２における最内面には、それぞれ液晶層１５に含まれる液晶分子を配向させるための配向膜が設けられている。

ここで、アレイ基板１２の内面側に積層形成された各種の膜について図４を参照しつつ説明する。アレイ基板１２には、図４に示すように、下層側（ガラス基板側）から順に第１金属膜（第１導電膜）、ゲート絶縁膜２８、半導体膜、第２金属膜（第２導電膜）、第１層間絶縁膜２９、平坦化膜３０、第１透明電極膜、第２層間絶縁膜３１、第２透明電極膜、配向膜が積層形成されている。さらには、アレイ基板１２には、最下層（第１金属膜の下層側）に位置して下地膜２７が設けられている（図８を参照）。

第１金属膜及び第２金属膜は、それぞれ銅、チタン、アルミニウム、モリブデン、タングステンなどの中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。第１金属膜は、ゲート配線１９、容量配線２１及びＴＦＴ１７のゲート電極１７Ａなどを構成する。第２金属膜は、ソース配線２０、ＴＦＴ１７のソース電極１７Ｂ及びドレイン電極１７Ｃなどを構成する。半導体膜は、材料として例えば酸化物半導体、アモルファスシリコンなどを用いた薄膜からなり、ＴＦＴ１７の半導体部１７Ｄなどを構成する。特に、半導体膜の材料として酸化物半導体を用いた場合は、アモルファスシリコンを用いた場合に比べると、充電能力等が高いことから、ＴＦＴ１７の小型化を図る上で好適である。ＴＦＴ１７が小型化されれば、各画素ＰＸの開口率を高めることができる。第１透明電極膜及び第２透明電極膜は、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）など）からなる。第１透明電極膜は、画素電極１８などを構成する。第２透明電極膜は、共通電極２６などを構成する。配向膜は、既述した通りである。

下地膜２７、ゲート絶縁膜２８、第１層間絶縁膜２９及び第２層間絶縁膜３１は、それぞれ窒化ケイ素（ＳｉＮ_ｘ）、酸化ケイ素（ＳｉＯ_２）等の無機材料（無機絶縁材料）からなる。平坦化膜３０は、例えばＰＭＭＡ（アクリル樹脂）などの有機材料（有機絶縁材料）からなる。有機材料からなる平坦化膜３０の膜厚は、無機材料からなるゲート絶縁膜２８、第１層間絶縁膜２９及び第２層間絶縁膜３１の膜厚よりも大きい。この平坦化膜３０によりアレイ基板１２の内面（液晶層１５側の面）が平坦化される。ゲート絶縁膜２８は、下層側の第１金属膜と、上層側の半導体膜及び第２金属膜と、を絶縁状態に保つ。例えば、第１金属膜からなるゲート配線１９及び容量配線２１と、第２金属膜からなるソース配線２０と、の各交差箇所は、ゲート絶縁膜２８により絶縁状態に保たれる。また、第１金属膜からなるゲート電極１７Ａと、半導体膜からなる半導体部１７Ｄと、の重畳箇所は、ゲート絶縁膜２８により絶縁状態に保たれる。第１層間絶縁膜２９及び平坦化膜３０は、下層側の半導体膜及び第２金属膜と、上層側の第１透明電極膜と、を絶縁状態に保つ。例えば、第２金属膜からなるソース配線２０と、第１透明電極膜からなる画素電極１８と、は、第１層間絶縁膜２９及び平坦化膜３０により絶縁状態に保たれる。第２層間絶縁膜３１は、下層側の第１透明電極膜と、上層側の第２透明電極膜と、を絶縁状態に保つ。例えば、第１透明電極膜からなる画素電極１８と、第２透明電極膜からなる共通電極２６と、の重畳箇所は、第２層間絶縁膜３１により絶縁状態に保たれる。また、第１金属膜からなる容量配線２１と、第１透明電極膜からなる画素電極１８と、の重畳箇所は、ゲート絶縁膜２８、第１層間絶縁膜２９及び平坦化膜３０により絶縁状態に保たれる。

ところで、本実施形態に係る液晶パネル１０に備わる画素ＰＸ（遮光部２４の開口２４ＯＰ）のうち、ゲート配線１９の拡幅部１９Ａ及び容量配線２１と重畳する部分は、図３に示すように、それぞれゲート配線１９及び容量配線２１によってバックライト装置からの光が遮られる。一方、液晶パネル１０に対して表側外部から入射する外光の一部は、遮光部２４の開口２４ＯＰを通してゲート配線１９及び容量配線２１の一部ずつに当たって反射される。このとき、仮に光が鏡面反射されると、反射光によって表示品位が低下するおそれがある。具体的には、画素ＰＸを黒表示（最小階調表示）しているにも拘わらず、ゲート配線１９及び容量配線２１のうちの開口２４ＯＰと重畳する部分によって外光が鏡面反射されると、その反射光によって画素ＰＸが黒表示されなくなる。その結果、コントラスト性能が低下するおそれがある。

これに対し、本実施形態に係るアレイ基板１２に備わるゲート配線１９及び容量配線２１には、図５及び図６に示すように、表側（対向基板１１側）に向けて突出する突部３２がそれぞれ設けられている。図５は、ゲート配線１９を拡大した斜視図である。図６は、容量配線２１を拡大した断面図である。なお、図６には、ゲート絶縁膜２８を含めてその下層側の構造（容量配線２１及び下地部３３）を図示している。突部３２は、略半球状をなしており、表面に曲面（球面）３２Ａを含んでいる。本実施形態では、突部３２の表面が、ほぼ全域にわたって曲面３２Ａとされる。突部３２は、ゲート配線１９及び容量配線２１のそれぞれの全域にわたって複数ずつ設けられている。従って、突部３２は、ゲート配線１９及び容量配線２１のうち、遮光部２４の開口２４ＯＰと重畳する位置にて間隔を空けて複数ずつ配されている。詳しくは、突部３２は、ゲート配線１９のうち、遮光部２４の開口２４ＯＰと重畳する部分である拡幅部１９Ａに間隔を空けて複数配されている。突部３２は、容量配線２１のうち、遮光部２４の開口２４ＯＰと重畳する部分である、画素電極１８を横切る部分（容量形成部２２）に間隔を空けて複数配されている。このようにすれば、液晶パネル１０に対して表側外部から入射する外光が、遮光部２４の開口２４ＯＰを通してゲート配線１９の拡幅部１９Ａや容量配線２１のうちの画素電極１８を横切る部分（容量形成部２２）に照射された場合、その外光を突部３２の曲面３２Ａによって拡散反射することができる。ゲート配線１９及び容量配線２１による反射光が拡散されることで、ゲート配線１９及び容量配線２１が外部から視認され難くなるので、黒表示された画素ＰＸが明るく視認されるのを避けることができ、結果としてコントラスト性能が良好に保たれる。これにより、ゲート配線１９及び容量配線２１により外光が反射されることに起因して表示品位の低下が抑制される。しかも、従来のように、ゲート配線１９及び容量配線２１に低反射のための金属膜や合金化を抑制するためのバリアメタルを新たに追加する必要がない。

ゲート配線１９及び容量配線２１に設けられる複数の突部３２は、図５及び図６に示すように、アレイ基板１２の主面に沿って二次元的にランダムに並んで配されている。詳しくは、アレイ基板１２の主面内において隣り合う２つずつの突部３２は、並び方向及び配列間隔がいずれも不規則になっている。隣り合う２つの突部３２の配列間隔の最小値は、ゲート配線１９及び容量配線２１の各幅寸法のいずれよりも小さい。以上のことから、複数の突部３２には、ゲート配線１９及び容量配線２１の長さ方向であるＸ軸方向と、ゲート配線１９及び容量配線２１の幅方向であるＹ軸方向と、にそれぞれ間隔を空けて配される複数ずつの突部３２が含まれている。このようにすれば、ゲート配線１９及び容量配線２１の長さ方向と幅方向とにそれぞれ間隔を空けて配される複数の突部３２の表面に含まれる各曲面３２Ａによって外光が拡散反射されることで、ゲート配線１９及び容量配線２１が外部からより視認され難くなる。これにより、ゲート配線１９及び容量配線２１により外光が反射されることに起因する表示品位の低下が好適に抑制される。なお、ゲート配線１９及び容量配線２１において、隣り合う２つの突部３２の間には、フラットな面が存在し得る。フラットな面では、外光が鏡面反射される可能性があるものの、その周りには複数の突部３２が存在している。従って、フラットな面の周りに存在する複数の突部３２の各曲面３２Ａによって外光が拡散反射されれば、ゲート配線１９及び容量配線２１が外部から十分に視認され難くなる。

アレイ基板１２の主面内には、図６に示すように、ゲート配線１９及び容量配線２１の下層側に配される下地部３３が設けられている。下地部３３は、ゲート配線１９及び容量配線２１を構成する第１金属膜の下層側に配される下地膜２７により構成されている。そして、下地部３３は、複数の突部３２と重畳する位置に複数が配されている。このようにすれば、ゲート配線１９及び容量配線２１のうち、下地部３３と重畳する部分が、下地部３３に乗り上げることで、突部３２となっている。複数の下地部３３をアレイ基板１２の主面内に配することで、ゲート配線１９及び容量配線２１に複数の突部３２を容易に設けることができる。

下地部３３の高さは、図６に示すように、ゲート配線１９及び容量配線２１の厚さよりも小さい。具体的には、ゲート配線１９及び容量配線２１の厚さが、例えば１５０ｎｍ～４５０ｎｍ程度とされるのに対し、下地部３３の高さは、例えば１００ｎｍ～２５０ｎｍ程度とされる。より詳しくは、下地部３３の高さを、ゲート配線１９及び容量配線２１の厚さにて除した比率は、０．２２～１．６７の範囲とされる。仮に、下地部３３の高さをゲート配線１９及び容量配線２１の厚さにて除した比率が０．２２未満の場合は、ゲート配線１９及び容量配線２１のうち下地部３３と重畳する部分が殆ど突出しない可能性が高くなる。仮に、下地部３３の高さをゲート配線１９及び容量配線２１の厚さにて除した比率が１．６７を超過する場合は、ゲート配線１９及び容量配線２１の突部３２の表面に曲面３２Ａが生じ難くなるおそれがある。その点、下地部３３の高さを、ゲート配線１９及び容量配線２１の厚さにて除した比率が０．２２～１．６７の範囲であれば、ゲート配線１９及び容量配線２１に突部３２が設けられる確実性が十分に高くなるとともに、突部３２の表面に曲面３２Ａが生じる確実性が十分に高くなる。また、下地部３３の幅は、例えば４０ｎｍ～１５０ｎｍ程度とされる。また、下地部３３の配列間隔は、例えば１μｍ前後とされる。

本実施形態は以上のような構造であり、続いて液晶パネル１０の製造方法を説明する。液晶パネル１０の製造に際しては、対向基板１１及びアレイ基板１２をそれぞれ既知のフォトリソグラフィ法により製造し、製造された対向基板１１とアレイ基板１２との主面同士を対向させるとともにその間に液晶層１５及びシール部１６を介在させた状態で、対向基板１１及びアレイ基板１２を貼り合わせる。以下では、図７から図１０を用いてアレイ基板１２の製造手順の一部（下地部３３をパターニングしてからゲート絶縁膜２８を成膜するまで）を説明する。なお、図７から図１０には、突部３２を有するゲート配線１９及び容量配線２１の中から代表して容量配線２１が図示されているが、ゲート配線１９も同様である。

まず、アレイ基板１２の表面に下地膜２７を成膜する（第１成膜工程）。その後、図７に示すように、下地膜２７の上層側に透明電極膜３４を成膜する（第２成膜工程）。ここで成膜される透明電極膜３４は、第１透明電極膜及び第２透明電極膜と同様に、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）など）からなる。本実施形態では、透明電極膜３４の透明電極材料としてＩＴＯを用いる。透明電極膜３４の透明電極材料であるＩＴＯは、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化錫（ＳｎＯ_２）とを含有しており、このうちの酸化錫の含有比率（重量割合）は、１０ｗｔ％前後とされる。成膜される透明電極膜３４は、結晶化されておらず、非晶質とされる。

その後、アレイ基板１２をアニール処理（加熱処理、結晶化処理）し、透明電極膜３４を部分的に結晶化させる（部分結晶化工程）。アニール処理では、非晶質の透明電極膜３４が、１５０℃～３００℃の範囲で２０分以上加熱される。ここで、仮に、透明電極膜３４を加熱する際の温度が１５０℃未満だったり、加熱する時間が２０分未満だったりすると、非晶質の透明電極膜３４が全く結晶化しないか、十分に結晶化しない可能性が高くなる。仮に、透明電極膜３４を加熱する際の温度が３００℃以上であると、透明電極膜３４が過度に結晶化する可能性が高くなる。その点、透明電極膜３４を加熱する際の温度が１５０℃～３００℃の範囲とされ、加熱する時間が２０分以上とされることで、透明電極膜３４の一部を適度に結晶化することができる。

次に、部分的に結晶化した透明電極膜３４をウェットエッチングする（第１エッチング工程）。すると、図８に示すように、透明電極膜３４のうち、非晶質の部分が選択的に除去され、結晶化した部分（以下、結晶化部３４Ａという）が選択的に残存する。なお、図８には、ウェットエッチングされる前の透明電極膜３４の表面形状が二点鎖線にて図示されている。残存した透明電極膜３４の結晶化部３４Ａは、下地膜２７から表側に突出している。透明電極膜３４の結晶化部３４Ａは、複数が、アレイ基板１２の主面に沿って二次元的にランダムに並んで配される。また、透明電極膜３４の結晶化部３４Ａの高さや平面に視た大きさ（径）は、アニール処理の条件に応じて変化し、加熱時間が長かったり、加熱温度が高かったりするほど、大きくなる傾向にある。図８には、結晶化部３４Ａの高さが透明電極膜３４の膜厚よりも小さい場合が例示されている。

続いて、透明電極膜３４の結晶化部３４Ａをマスクとして用い、下地膜２７をドライエッチングする（第２エッチング工程）。すると、下地膜２７のうち、結晶化部３４Ａとは非重畳とされる部分が選択的に除去され、結晶化部３４Ａと重畳する部分が選択的に残存する。その後、図９に示すように、透明電極膜３４の結晶化部３４Ａをアッシングして除去する（アッシング工程）。これにより、透明電極膜３４の全てがアレイ基板１２から除去される。なお、図９には、ドライエッチングされる前の下地膜２７の表面形状が二点鎖線にて図示されている。ドライエッチングを経て下地膜２７のうちの残存した部分が、下地部３３となる。このように、部分的に結晶化させた透明電極膜３４の結晶化部３４Ａをマスクとして用いて下地膜２７をパターニングすることで、下地部３３を設けるようにしているので、微細でランダムな配置の下地部３３を容易に設けることができる。下地部３３の幅や高さは、下地膜２７をドライエッチングする時間や出力などを制御することで適宜に調整することが可能である。

その後、下地部３３の上層側に第１金属膜及びレジスト膜を順次に成膜する。それから、露光装置及びフォトマスクを用いてフォトレジスト膜を露光・現像し、現像されたフォトレジスト膜を介して第１金属膜をウェットエッチングする（第３エッチング工程）。すると、図１０に示すように、容量配線２１が形成される。このとき、ゲート配線１９及びＴＦＴ１７のゲート電極１７Ａも形成される（図２を参照）。なお、フォトレジスト膜は、アッシングにより除去される。少なくとも容量配線２１及びゲート配線１９の下層側には、それぞれ複数の下地部３３が設けられているので、容量配線２１及びゲート配線１９のうちの下地部３３と重畳する部分は、下地部３３に乗り上げることになる。これにより、容量配線２１及びゲート配線１９のうちの下地部３３と重畳する部分は、下地部３３とは非重畳とされる部分に対して表側に突出する突部３２となる。下地部３３の高さを、ゲート配線１９及び容量配線２１の厚さにて除した比率は、０．２２～１．６７の範囲とされているので、形成される突部３２の表面は、ほぼ全域にわたって半球状の曲面３２Ａとなる。その後、ゲート絶縁膜２８及びフォトレジスト膜を順次に成膜し、露光装置及びフォトマスクを用いてフォトレジスト膜を露光・現像し、現像されたフォトレジスト膜を介して、図６に示すように、ゲート絶縁膜２８をドライエッチングする（第４エッチング工程）。それから、半導体膜、第２金属膜、第１層間絶縁膜２９、平坦化膜３０、第１透明電極膜、第２層間絶縁膜３１、第２透明電極膜、配向膜が順次に成膜・パターニングされることで、アレイ基板１２が製造される。

上記した製造方法を経て製造されたアレイ基板１２におけるゲート配線１９付近を、走査電子顕微鏡（ＳＥＭ）にて撮像した画像が、図１１に示されている。図１１に示される画像における左右方向の長さは、１０μｍ程度である。図１１によれば、複数の下地部３３が図１１の左右方向に間隔を空けてランダムに配されているのが分かる。図１１によれば、複数の下地部３３の上層側に配されるゲート配線１９のうち、各下地部３３と重畳する部分が、表側に突出する、複数の突部３２となっていることが分かる。そして、図１１によれば、複数の突部３２の表面が曲面３２Ａとなっていることが分かる。この突部３２の曲面３２Ａによって外光を拡散反射することができる。

以上説明したように本実施形態の液晶パネル（表示装置）１０は、対向基板（第１基板）１１と、対向基板１１の主面と対向する主面を有するアレイ基板（第２基板）１２と、対向基板１１の主面内に配され、開口２４ＯＰを有し、光を遮る遮光部２４と、対向基板１１及びアレイ基板１２の主面内に配され、開口２４ＯＰの少なくとも一部により画定される画素ＰＸと、アレイ基板１２の主面内において少なくとも一部が開口２４ＯＰと重畳して配される配線であるゲート配線１９及び容量配線２１と、を備え、配線であるゲート配線１９及び容量配線２１は、対向基板１１側に向けて突出する突部３２を有し、突部３２は、少なくとも開口２４ＯＰと重畳する位置にて間隔を空けて複数配され、表面に曲面３２Ａを含む。

遮光部２４の開口２４ＯＰの少なくとも一部により画定される画素ＰＸによって画像の表示が可能となる。遮光部２４は、配線であるゲート配線１９及び容量配線２１の少なくとも一部に対して開口２４ＯＰが重畳する形成範囲とされているので、画素ＰＸの開口率を向上させることができる。配線であるゲート配線１９及び容量配線２１は、少なくとも一部が遮光部２４の開口２４ＯＰと重畳して配されているので、開口２４ＯＰと重畳する部分によって外光が反射されると、その反射光によって表示品位が低下することが懸念される。その点、配線であるゲート配線１９及び容量配線２１の突部３２は、少なくとも遮光部２４の開口２４ＯＰと重畳する位置にて間隔を空けて複数配され、表面に曲面３２Ａが含まれているから、外光を曲面３２Ａによって拡散反射することができる。配線であるゲート配線１９及び容量配線２１による反射光が拡散されることで、配線であるゲート配線１９及び容量配線２１が外部から視認され難くなる。これにより、配線であるゲート配線１９及び容量配線２１により外光が反射されることに起因する表示品位の低下が抑制される。従来のように、配線であるゲート配線１９及び容量配線２１に低反射のための金属膜や合金化を抑制するためのバリアメタルを新たに追加する必要がない。

また、アレイ基板１２の主面内において配線であるゲート配線１９及び容量配線２１の下層側に配される下地部３３を備え、下地部３３は、複数の突部３２と重畳する位置に複数が配される。配線であるゲート配線１９及び容量配線２１のうち、下地部３３と重畳する部分が、下地部３３に乗り上げることで、突部３２となっている。複数の下地部３３をアレイ基板１２の主面内に配することで、配線であるゲート配線１９及び容量配線２１に複数の突部３２を設けることができる。

また、下地部３３は、自身の高さを、配線であるゲート配線１９及び容量配線２１の厚さにて除した比率が０．２２～１．６７の範囲とされる。仮に、下地部３３の高さを配線であるゲート配線１９及び容量配線２１の厚さにて除した比率が０．２２未満の場合は、配線であるゲート配線１９及び容量配線２１のうち下地部３３と重畳する部分が殆ど突出しない可能性が高くなる。仮に、下地部３３の高さを配線であるゲート配線１９及び容量配線２１の厚さにて除した比率が１．６７を超過する場合は、配線であるゲート配線１９及び容量配線２１の突部３２の表面に曲面３２Ａが生じ難くなるおそれがある。その点、下地部３３の高さを配線であるゲート配線１９及び容量配線２１の厚さにて除した比率が０．２２～１．６７の範囲であれば、配線であるゲート配線１９及び容量配線２１に突部３２が設けられる確実性が十分に高くなるとともに、突部３２の表面に曲面３２Ａが生じる確実性が十分に高くなる。

また、複数の突部３２は、配列間隔が配線であるゲート配線１９及び容量配線２１の幅よりも小さく、配線であるゲート配線１９及び容量配線２１の長さ方向と幅方向とにそれぞれ間隔を空けて配される。配線であるゲート配線１９及び容量配線２１の長さ方向と幅方向とにそれぞれ間隔を空けて配される複数の突部３２の表面に含まれる各曲面３２Ａによって外光が拡散反射されることで、配線であるゲート配線１９及び容量配線２１が外部からより視認され難くなる。これにより、配線であるゲート配線１９及び容量配線２１により外光が反射されることに起因する表示品位の低下が好適に抑制される。

本実施形態に係る液晶パネル１０の製造方法は、対向基板１１の主面内に、少なくとも一部が画素ＰＸを画定する開口２４ＯＰを有し、光を遮る遮光部２４を設け、アレイ基板１２の主面内に、少なくとも一部が開口２４ＯＰと重畳して配される配線であるゲート配線１９及び容量配線２１を設け、対向基板１１とアレイ基板１２との主面同士を対向させ、配線であるゲート配線１９及び容量配線２１の一部に、対向基板１１側に向けて突出し、表面に曲面３２Ａを含む突部３２を、少なくとも開口２４ＯＰと重畳する位置にて間隔を空けて複数設ける。

対向基板１１の主面内に遮光部２４を設け、アレイ基板１２の主面内に配線であるゲート配線１９及び容量配線２１を設けてから、対向基板１１とアレイ基板１２との主面同士を対向させることで、当該液晶パネル１０が製造される。遮光部２４は、配線であるゲート配線１９及び容量配線２１の少なくとも一部に対して開口２４ＯＰが重畳する形成範囲とされているので、画素ＰＸの開口率を向上させることができる。配線であるゲート配線１９及び容量配線２１は、少なくとも一部が遮光部２４の開口２４ＯＰと重畳して配されているので、開口２４ＯＰと重畳する部分によって外光が反射されると、その反射光によって表示品位が低下することが懸念される。その点、配線であるゲート配線１９及び容量配線２１を設ける際には、配線であるゲート配線１９及び容量配線２１の一部に、対向基板１１側に向けて突出し、表面に曲面３２Ａを含む突部３２を、少なくとも開口２４ＯＰと重畳する位置にて間隔を空けて複数設けているから、外光を各突部３２の曲面３２Ａによって拡散反射することができる。配線であるゲート配線１９及び容量配線２１による反射光が拡散されることで、配線であるゲート配線１９及び容量配線２１が外部から視認され難くなる。これにより、配線であるゲート配線１９及び容量配線２１により外光が反射されることに起因する表示品位の低下が抑制される。従来のように、配線であるゲート配線１９及び容量配線２１に低反射のための金属膜や合金化を抑制するためのバリアメタルを新たに追加する必要がない。

また、アレイ基板１２に、配線であるゲート配線１９及び容量配線２１を設ける前に、下地膜２７を成膜してパターニングし、間隔を空けて配される複数の下地部３３を設ける。下地膜２７を成膜し、パターニングすることで、複数の下地部３３を設けてから、配線であるゲート配線１９及び容量配線２１を設ける。すると、配線であるゲート配線１９及び容量配線２１のうち、複数の下地部３３と重畳する部分が、各下地部３３に乗り上げることで、複数の突部３２となる。

また、アレイ基板１２に、下地膜２７を成膜してから、非晶質の透明電極膜３４を成膜し、透明電極膜３４を部分的に結晶化させてから、透明電極膜３４のうちの非晶質の部分を選択的に除去し、残存した結晶化した部分をマスクとして下地膜２７をエッチングする。非晶質の透明電極膜３４を成膜し、透明電極膜３４を部分的に結晶化させる。透明電極膜３４のうちの非晶質の部分を選択的に除去し、結晶化した部分を残存させる。透明電極膜３４のうちの残存した結晶化した部分をマスクとして下地膜２７をエッチングすることで、下地部３３を設けることができる。このように、非晶質の透明電極膜３４を部分的に結晶化させる手法を採れば、フォトリソグラフィ法で用いられるフォトマスクの解像限度を超えるような微細な下地部３３を容易に設けることができる。

また、透明電極膜３４を部分的に結晶化させる際には、透明電極膜３４を１５０℃～３００℃の範囲で２０分以上加熱する。仮に、透明電極膜３４を加熱する際の温度が１５０℃未満だったり、加熱する時間が２０分未満だったりすると、非晶質の透明電極膜３４が十分に結晶化しない可能性が高くなる。仮に、透明電極膜３４を加熱する際の温度が３００℃以上であると、透明電極膜３４が過度に結晶化する可能性が高くなる。その点、透明電極膜３４を加熱する際の温度が１５０℃～３００℃の範囲とされ、加熱する時間が２０分以上とされることで、透明電極膜３４の一部を適度に結晶化することができる。これにより、微細な下地部３３をより容易に設けることができる。

＜実施形態２＞
実施形態２を図１２から図１７によって説明する。この実施形態２では、アレイ基板１１２の製造手順を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

本実施形態では、アレイ基板１１２の製造過程において、下地膜１２７をエッチングする際に、パターニングしたフォトレジスト膜３５をマスクとして用いている。具体的なアレイ基板１１２の製造手順について、図１２から図１７を用いて説明する。

アレイ基板１１２の表面に下地膜１２７を成膜し（第１成膜工程）、続いて、図１２に示すように、下地膜１２７の上層側にフォトレジスト膜３５を成膜する（第２成膜工程）。本実施形態では、フォトレジスト膜３５は、ポジ型の感光性レジスト材料からなる。その後、図１３に示すように、露光装置及びフォトマスク３６を用いてフォトレジスト膜３５を露光する（第１露光工程）。ここで用いられるフォトマスク３６について説明する。フォトマスク３６は、十分に高い透光性を有する透明な基材３６Ａと、基材３６Ａの板面に形成される遮光膜３６Ｂと、を備える。遮光膜３６Ｂは、露光装置の光源からの露光光を遮光し、部分的な開口３６Ｃを有する。フォトマスク３６は、遮光膜３６Ｂの形成範囲が光を遮る遮光領域とされ、開口３６Ｃの形成範囲（遮光膜３６Ｂの非形成範囲）が光を透過する透過領域とされている。遮光膜３６Ｂは、アレイ基板１１２における下地部１３３（図１５を参照）に対して重畳する位置に配されている。開口３６Ｃは、アレイ基板１１２における下地部１３３に対して非重畳となる位置に配されている。

第１露光工程では、このような構成のフォトマスク３６を介してフォトレジスト膜３５が選択的に露光される。その後、図１４に示すように、フォトレジスト膜３５が現像されると、フォトレジスト膜３５のうちの露光部分（フォトマスク３６の開口３６Ｃと重畳する部分）が、現像液によって溶解される速度、つまり溶解速度が早いので除去される。一方、フォトレジスト膜３５のうちの非露光部分（フォトマスク３６の遮光膜３６Ｂと重畳する部分）については溶解速度が遅くなっていて残存することになる。以上により、フォトマスク３６を用いたフォトレジスト膜３５のパターニングがなされる。フォトレジスト膜３５の残存部３５Ａは、フォトマスク３６における遮光膜３６Ｂのパターン設計に応じた大きさ・配置となっている。従って、本実施形態の製造方法によれば、上記した実施形態１に比べると、フォトレジスト膜３５の残存部３５Ａの設計自由度が高くなっている。図１４では、複数の残存部３５Ａが全て同一の大きさで、等間隔に並ぶ配列を例示しているが、具体的な残存部３５Ａの大きさや配置に関しては、図示以外にも適宜に変更が可能である。

続いて、フォトレジスト膜３５の残存部３５Ａをマスクとして用い、下地膜１２７をドライエッチングする（第１エッチング工程）。すると、下地膜１２７のうち、残存部３５Ａとは非重畳とされる部分が選択的に除去され、残存部３５Ａと重畳する部分が選択的に残存する。その後、図１５に示すように、フォトレジスト膜３５の残存部３５Ａをアッシングして除去する（アッシング工程）。これにより、フォトレジスト膜３５の全てがアレイ基板１１２から除去される。ドライエッチングを経て下地膜１２７のうちの残存した部分が、下地部１３３となる。形成された下地部１３３の大きさや配置には、フォトレジスト膜３５の残存部３５Ａのパターンが反映されている。既述した通り、フォトレジスト膜３５の残存部３５Ａの設計自由度が十分に高められているので、下地部１３３の設計自由度も十分に高くなっている。従って、例えばゲート配線１９や容量配線１２１のうち、遮光部２４の開口２４ＯＰ（図３を参照）と重畳する部分にのみ下地部１３３を選択的に配置することが可能となる。これ以外にも、下地部１３３の配置は、適宜に変更可能である。

その後、下地部１３３の上層側に第１金属膜及びレジスト膜を順次に成膜する。それから、露光装置及びフォトマスクを用いてフォトレジスト膜を露光・現像し、現像されたフォトレジスト膜を介して第１金属膜をウェットエッチングする（第２エッチング工程）。すると、図１６に示すように、容量配線１２１が形成される。このとき、ゲート配線１９及びＴＦＴ１７のゲート電極１７Ａも形成される（図２を参照）。なお、フォトレジスト膜は、アッシングにより除去される。少なくとも容量配線１２１及びゲート配線１９の下層側には、それぞれ複数の下地部１３３が設けられているので、容量配線１２１及びゲート配線１９のうちの下地部１３３と重畳する部分は、下地部１３３に乗り上げることになる。これにより、容量配線１２１及びゲート配線１９のうちの下地部１３３と重畳する部分は、下地部１３３とは非重畳とされる部分に対して表側に突出する突部１３２となる。その後、ゲート絶縁膜１２８及びフォトレジスト膜を順次に成膜し、露光装置及びフォトマスクを用いてフォトレジスト膜を露光・現像し、現像されたフォトレジスト膜を介して、図１７に示すように、ゲート絶縁膜１２８をドライエッチングする（第３エッチング工程）。

以上説明したように本実施形態によれば、アレイ基板１１２に、下地膜１２７を成膜してから、フォトレジスト膜３５を成膜し、フォトレジスト膜３５を部分的に露光してから、フォトレジスト膜３５を現像し、現像したフォトレジスト膜３５をマスクとして下地膜１２７をエッチングする。フォトリソグラフィ法によりパターニングされたフォトレジスト膜３５をマスクとして下地膜１２７をエッチングすることで、下地部１３３を設けることができる。

＜他の実施形態＞
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。

（１）突部３２，１３２の高さ、幅、配列間隔などの具体的な数値は、適宜に変更可能である。

（２）突部３２，１３２の具体的な設置数、平面に視た大きさ、配置などは、図示以外にも適宜に変更可能である。

（３）突部３２，１３２の表面（曲面３２Ａを含む）の具体的な形状などは、図示以外にも適宜に変更可能である。例えば、突部３２，１３２の表面の一部に非曲面（平坦面など）が含まれてもよい。つまり、突部３２，１３２の表面の全域が曲面３２Ａでなくてもよい。

（４）遮光部２４の具体的な平面形状（遮光パターン）は、適宜に変更可能である。例えば、遮光部２４が第２遮光部２４Ｂのみにより構成されてもよい。つまり、遮光部２４は、Ｙ軸方向に沿って延在する縦長の帯状に形成されていてもよい。この場合、遮光部２４の開口２４ＯＰが、Ｙ軸方向に沿って延在する縦長の帯状となる。従って、ゲート配線１９及び容量配線２１，１２１のうち、少なくともＹ軸方向に沿って延在する縦長の帯状の開口２４ＯＰと重畳する部分に突部３２，１３２及び下地部３３，１３３を設ければよい。

（５）上記（４）以外にも、遮光部２４が第１遮光部２４Ａのみにより構成されてもよい。つまり、遮光部２４は、Ｘ軸方向に沿って延在する横長の帯状に形成されていてもよい。この場合、遮光部２４の開口２４ＯＰが、Ｘ軸方向に沿って延在する横長の帯状となる。従って、ゲート配線１９、ソース配線２０及び容量配線２１，１２１のうち、少なくともＸ軸方向に沿って延在する横長の帯状の開口２４ＯＰと重畳する部分に突部３２，１３２及び下地部３３，１３３を設ければよい。

（６）実施形態１において、ゲート配線１９及び容量配線２１のうち、遮光部２４の開口２４ＯＰと重畳する位置に選択的に突部３２を設けることも可能である。

（７）実施形態２において、ゲート配線１９及び容量配線１２１のそれぞれの全域にわたって突部１３２を設けることも可能である。

（８）実施形態１において、部分結晶化工程での加熱温度や加熱時間の具体的な数値は、適宜に変更可能である。

（９）実施形態１において、第１エッチング工程で透明電極膜３４をドライエッチングしてもよい。

（１０）実施形態１において、第２エッチング工程で下地膜２７をウェットエッチングしてもよい。

（１１）実施形態１において、第３エッチング工程で第１金属膜をドライエッチングしてもよい。

（１２）実施形態１において、第４エッチング工程でゲート絶縁膜２８をウェットエッチングしてもよい。

（１３）実施形態２において、第１エッチング工程で下地膜１２７をウェットエッチングしてもよい。

（１４）実施形態２において、第２エッチング工程で第１金属膜をドライエッチングしてもよい。

（１５）実施形態２において、第３エッチング工程でゲート絶縁膜１２８をウェットエッチングしてもよい。

（１６）実施形態２において、下地膜１２７のパターニングに用いるフォトレジスト膜３５は、ネガ型の感光性レジスト材料でもよい。

（１７）突部３２，１３２が設けられる配線は、ゲート配線１９及び容量配線２１，１２１以外の配線であってもよい。例えば、アレイ基板１２，１１２に、共通電極２６に共通電位を供給するための共通配線が設けられる場合、共通配線に突部３２，１３２を設けることも可能である。それ以外にも、アレイ基板１２，１１２に、タッチ検出のためのタッチ電極やタッチ電極に信号を供給するためのタッチ配線が設けられる場合、タッチ配線に突部３２，１３２を設けることも可能である。

（１８）下地膜２７，１２７は、金属材料、透明電極材料、半導体材料により構成されてもよく、また有機材料により構成されてもよい。

（１９）半導体膜の材料は、アモルファスシリコンや低温ポリシリコンでもよい。

（２０）カラーフィルタ２３は、アレイ基板１２，１１２に設けられてもよい。その場合、画素ＰＸを構成する画素電極１８及びカラーフィルタ２３が共にアレイ基板１２，１１２に設けられることになり、対向基板１１には、画素ＰＸの構成要素が設けられない。

（２１）画素ＰＸは、アレイ基板１２，１１２に設けられた自発光素子により構成されてもよい。その場合、画素電極１８及びカラーフィルタ２３を共に省略したり、画素電極１８のみを省略したりすることが可能となる。

（２２）画素ＰＸの色数は、４色以上でもよい。追加する画素ＰＸは、黄色の波長領域に含まれる黄色光を出射可能な黄色画素や全波長領域の光を出射可能な白色画素等であってもよい。

（２３）液晶パネル１０の表示モードは、ＦＦＳモード以外にもＩＰＳ（In Plane Switching）モード、ＶＡ（Vertical Alignment）モード、ＴＮ（Twisted Nematic）モードなどでもよい。

（２４）液晶パネル１０以外にも、有機ＥＬ表示パネルでもよい。

１０…液晶パネル（表示装置）、１１…対向基板（第１基板）、１２，１１２…アレイ基板（第２基板）、１９…ゲート配線（配線）、２１，１２１…容量配線（配線）、２４…遮光部、２４ＯＰ…開口、２７，１２７…下地膜、３２，１３２…突部、３２Ａ…曲面、３３，１３３…下地部、３４…透明電極膜、ＰＸ…画素

Claims (9)

1. 第１基板と、
   前記第１基板の主面と対向する主面を有する第２基板と、
   前記第１基板の主面内に配され、開口を有し、光を遮る遮光部と、
   前記第１基板及び前記第２基板の主面内に配され、前記開口の少なくとも一部により画定される画素と、
   前記第２基板の主面内において少なくとも一部が前記開口と重畳して配される配線と、を備え、
   前記配線は、前記第１基板側に向けて突出する突部を有し、
   前記突部は、少なくとも前記開口と重畳する位置にて間隔を空けて複数配され、表面に曲面を含む表示装置。
2. 前記第２基板の主面内において前記配線の下層側に配される下地部を備え、
   前記下地部は、複数の前記突部と重畳する位置に複数が配される請求項１記載の表示装置。
3. 前記下地部は、自身の高さを、前記配線の厚さにて除した比率が０．２２～１．６７の範囲とされる請求項２記載の表示装置。
4. 複数の前記突部は、配列間隔が前記配線の幅よりも小さく、前記配線の長さ方向と幅方向とにそれぞれ間隔を空けて配される請求項１から請求項３のいずれか１項に記載の表示装置。
5. 第１基板の主面内に、少なくとも一部が画素を画定する開口を有し、光を遮る遮光部を設け、
   第２基板の主面内に、少なくとも一部が前記開口と重畳して配される配線を設け、
   前記第１基板と前記第２基板との主面同士を対向させ、
   前記配線の一部に、前記第１基板側に向けて突出し、表面に曲面を含む突部を、少なくとも前記開口と重畳する位置にて間隔を空けて複数設ける表示装置の製造方法。
6. 前記第２基板に、前記配線を設ける前に、下地膜を成膜してパターニングし、間隔を空けて配される複数の下地部を設ける請求項５記載の表示装置の製造方法。
7. 前記第２基板に、前記下地膜を成膜してから、非晶質の透明電極膜を成膜し、前記透明電極膜を部分的に結晶化させてから、前記透明電極膜のうちの非晶質の部分を選択的に除去し、残存した結晶化した部分をマスクとして前記下地膜をエッチングする請求項６記載の表示装置の製造方法。
8. 前記透明電極膜を部分的に結晶化させる際には、前記透明電極膜を１５０℃～３００℃の範囲で２０分以上加熱する請求項７記載の表示装置の製造方法。
9. 前記第２基板に、前記下地膜を成膜してから、フォトレジスト膜を成膜し、前記フォトレジスト膜を部分的に露光してから、前記フォトレジスト膜を現像し、現像した前記フォトレジスト膜をマスクとして前記下地膜をエッチングする請求項６記載の表示装置の製造方法。

Images