JP2023129196A - Semiconductor device - Google Patents

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Abstract

To provide a semiconductor device enabling the breakdown voltage of the termination region and the snapback characteristic be controlled.SOLUTION: A semiconductor device comprises a semiconductor part, a first electrode, a first control electrode, at least one second control electrode, and a control pad. The semiconductor part has an active region and a termination region. The first electrode is provided on a surface of the semiconductor part and located on the active region. The first control electrode is provided in the active region of the semiconductor part, facing the semiconductor part via a first insulating film. The second control electrode is provided on the termination region of the semiconductor part via a second insulating film and arranged to surround the first electrode. The control pad is provided separated from the first electrode on the surface of the semiconductor part, and electrically connected to the second control electrode. The semiconductor part includes a first semiconductor layer extending from the active region to the termination region. The second control electrode faces a part of the first semiconductor layer via the second insulating film.SELECTED DRAWING: Figure 1

Description

実施形態は、半導体装置に関する。 Embodiments relate to semiconductor devices.

電力制御用半導体装置には、大きな破壊耐量が求められる。そのためには、終端領域の降伏電圧と、所謂スナップバック特性と、を適宜制御することが重要である。 Semiconductor devices for power control are required to have high breakdown resistance. For this purpose, it is important to appropriately control the breakdown voltage of the termination region and the so-called snapback characteristic.

特開２０１４－６３７９９号公報Japanese Patent Application Publication No. 2014-63799

実施形態は、終端領域の降伏電圧およびスナップバック特性を制御できる半導体装置を提供する。 Embodiments provide a semiconductor device in which breakdown voltage and snapback characteristics of a termination region can be controlled.

実施形態に係る半導体装置は、半導体部と、第１電極と、第１制御電極と、少なくとも１つの第２制御電極と、第１制御パッドと、第２制御パッドと、を備える。前記半導体部は、活性領域と終端領域とを有し、前記半導体部の表面内において、前記終端領域は、前記活性領域を囲む。前記第１電極は、前記半導体部の前記表面上に設けられ、前記活性領域上に位置する。前記第１制御電極は、前記半導体部の前記活性領域に設けられ、前記半導体部に第１絶縁膜を介して向き合う。前記第２制御電極は、前記半導体部の前記終端領域上に第２絶縁膜を介して設けられる。前記第１制御パッドは、前記半導体部の前記表面上において前記第１電極から離間して設けられ、前記第１制御電極に電気的に接続される。前記第２制御パッドは、前記半導体部の前記表面上において前記第１電極および前記第１制御パッドから離間して設けられ、前記第２制御電極に電気的に接続される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、別の第４半導体層と、を含む。前記第１半導体層は、前記活性領域から前記終端領域へ延在し、前記第２半導体層は、前記活性領域において、前記第１半導体層と前記第１電極との間に設けられ、前記第１絶縁膜を介して、前記第１制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第１電極との間に部分的に設けられ、前記第１電極に電気的に接続される。前記第４半導体層は、前記終端領域において、前記第１半導体層上に設けられ、前記半導体部の前記表面内において前記活性領域を囲む。前記別の第４半導体層は、前記終端領域において、前記第４半導体層から離間して前記第１半導体層上に設けられ、前記半導体部の前記表面内において前記第２半導体層および前記第４半導体層を囲む。前記第２制御電極は、前記第４半導体層と前記別の第４半導体層との間に位置する前記第１半導体層の一部に前記第２絶縁膜を介して向き合う。 A semiconductor device according to an embodiment includes a semiconductor section, a first electrode, a first control electrode, at least one second control electrode, a first control pad, and a second control pad. The semiconductor portion has an active region and a termination region, and within the surface of the semiconductor portion, the termination region surrounds the active region. The first electrode is provided on the surface of the semiconductor section and located on the active region. The first control electrode is provided in the active region of the semiconductor section and faces the semiconductor section with a first insulating film interposed therebetween. The second control electrode is provided on the termination region of the semiconductor section with a second insulating film interposed therebetween. The first control pad is provided on the surface of the semiconductor section, spaced apart from the first electrode, and electrically connected to the first control electrode. The second control pad is provided on the surface of the semiconductor portion, spaced apart from the first electrode and the first control pad, and is electrically connected to the second control electrode. The semiconductor section includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, a third semiconductor layer of the first conductivity type, and a fourth semiconductor layer of the second conductivity type. , and another fourth semiconductor layer. The first semiconductor layer extends from the active region to the termination region, and the second semiconductor layer is provided between the first semiconductor layer and the first electrode in the active region, and the second semiconductor layer is provided between the first semiconductor layer and the first electrode in the active region. 1 facing the first control electrode with an insulating film interposed therebetween. The third semiconductor layer is partially provided between the second semiconductor layer and the first electrode, and is electrically connected to the first electrode. The fourth semiconductor layer is provided on the first semiconductor layer in the termination region and surrounds the active region within the surface of the semiconductor section. The another fourth semiconductor layer is provided on the first semiconductor layer in the termination region, spaced apart from the fourth semiconductor layer, and is provided on the second semiconductor layer and the fourth semiconductor layer within the surface of the semiconductor section. surrounding the semiconductor layer. The second control electrode faces a part of the first semiconductor layer located between the fourth semiconductor layer and the another fourth semiconductor layer with the second insulating film interposed therebetween.

実施形態に係る半導体装置を示す模式図である。FIG. 1 is a schematic diagram showing a semiconductor device according to an embodiment. 実施形態に係る半導体装置を示す模式断面図である。FIG. 1 is a schematic cross-sectional view showing a semiconductor device according to an embodiment. 実施形態に係る半導体装置を示す別の模式断面図である。FIG. 3 is another schematic cross-sectional view showing the semiconductor device according to the embodiment. 実施形態の第１変形例に係る半導体装置を示す模式断面図である。FIG. 3 is a schematic cross-sectional view showing a semiconductor device according to a first modification of the embodiment. 実施形態の第１変形例に係る半導体装置を示す模式図である。FIG. 3 is a schematic diagram showing a semiconductor device according to a first modification of the embodiment. 実施形態の第２変形例に係る半導体装置を示す模式図である。FIG. 7 is a schematic diagram showing a semiconductor device according to a second modification of the embodiment. 実施形態の第３変形例に係る半導体装置を示す模式図である。FIG. 7 is a schematic diagram showing a semiconductor device according to a third modification of the embodiment. 実施形態の第４変形例に係る半導体装置を示す模式図である。FIG. 7 is a schematic diagram showing a semiconductor device according to a fourth modification of the embodiment. 実施形態の第５変形例に係る半導体装置を示す模式図である。FIG. 7 is a schematic diagram showing a semiconductor device according to a fifth modification of the embodiment. 実施形態に係る半導体装置の動作を示す模式図である。FIG. 3 is a schematic diagram showing the operation of the semiconductor device according to the embodiment. 実施形態に係る半導体装置の制御方法を示す模式図である。FIG. 2 is a schematic diagram showing a method of controlling a semiconductor device according to an embodiment. 実施形態に係る半導体装置の制御方法を示す別の模式図である。FIG. 3 is another schematic diagram showing the method of controlling the semiconductor device according to the embodiment.

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。 Hereinafter, embodiments will be described with reference to the drawings. Identical parts in the drawings are designated by the same reference numerals, detailed description thereof will be omitted as appropriate, and different parts will be described. Note that the drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between parts, etc. are not necessarily the same as those in reality. Furthermore, even when the same part is shown, the dimensions and ratios may be shown differently depending on the drawing.

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。 Furthermore, the arrangement and configuration of each part will be explained using the X-axis, Y-axis, and Z-axis shown in each figure. The X-axis, Y-axis, and Z-axis are orthogonal to each other and represent the X direction, Y direction, and Z direction, respectively. Further, the Z direction may be described as being upward, and the opposite direction may be described as being downward.

図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、半導体装置１の表面を示す平面図である。図１（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面図である。半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。 FIGS. 1A and 1B are schematic diagrams showing a semiconductor device 1 according to an embodiment. FIG. 1A is a plan view showing the surface of the semiconductor device 1. FIG. FIG. 1(b) is a cross-sectional view taken along line AA shown in FIG. 1(a). The semiconductor device 1 is, for example, an IGBT (Insulated Gate Bipolar Transistor).

図１に示すように、半導体装置１は、半導体部１０と、エミッタ電極２０（第１電極）と、第１制御パッド３０と、第２制御パッド４０と、フィールドプレート５０と、ＥＱＰＲ（Equivalent Potential Ring）電極６０と、を備える。エミッタ電極２０、第１制御パッド３０、第２制御パッド４０、フィールドプレート５０およびＥＱＰＲ電極６０は、例えば、アルミニウムなどを含む金属層であり、半導体部１０の表面上に設けられる。 As shown in FIG. 1, the semiconductor device 1 includes a semiconductor section 10, an emitter electrode 20 (first electrode), a first control pad 30, a second control pad 40, a field plate 50, and an EQPR (Equivalent Potential Ring) electrode 60. The emitter electrode 20, the first control pad 30, the second control pad 40, the field plate 50, and the EQPR electrode 60 are metal layers containing, for example, aluminum, and are provided on the surface of the semiconductor section 10.

半導体部１０は、例えば、活性領域ＡＲと終端領域ＴＲとを含む。終端領域ＴＲは、半導体部１０の表面内において、活性領域ＡＲを囲む。半導体部１０は、例えば、シリコンである。 The semiconductor section 10 includes, for example, an active region AR and a termination region TR. Termination region TR surrounds active region AR within the surface of semiconductor section 10. The semiconductor section 10 is made of silicon, for example.

エミッタ電極２０は、活性領域ＡＲ上に設けられる。第１制御パッド３０は、例えば、ゲートパッドである。第１制御パッド３０は、エミッタ電極２０から離間して、例えば、活性領域ＡＲ上に設けられる。第１制御パッド３０には、制御配線３３がつながる。制御配線３３は、エミッタ電極２０から離間し、エミッタ電極２０を囲むように設けられる。 Emitter electrode 20 is provided on active region AR. The first control pad 30 is, for example, a gate pad. The first control pad 30 is spaced apart from the emitter electrode 20 and is provided, for example, on the active region AR. A control wiring 33 is connected to the first control pad 30 . The control wiring 33 is spaced apart from the emitter electrode 20 and is provided so as to surround the emitter electrode 20.

第２制御パッド４０は、例えば、終端領域ＴＲ上に設けられる。第２制御パッド４０は、エミッタ電極２０および第１制御パッド３０から離間して設けられる。 The second control pad 40 is provided, for example, on the termination region TR. The second control pad 40 is provided apart from the emitter electrode 20 and the first control pad 30.

フィールドプレート５０は、終端領域ＴＲに設けられる。フィールドプレート５０は、第１制御パッド３０、制御配線３３、および、第２制御パッド４０から離間して設けられる。フィールドプレート５０は、例えば、第１制御パッド３０および制御配線３３の外側において、活性領域ＡＲを囲むように設けられる。言い換えれば、第１制御パッド３０および制御配線３３は、フィールドプレート５０と活性領域ＡＲとの間に位置する。この例では、第２制御パッド４０およびフィールドプレート５０は、活性領域ＡＲを囲むように配置される。 Field plate 50 is provided in termination region TR. The field plate 50 is provided apart from the first control pad 30, the control wiring 33, and the second control pad 40. The field plate 50 is provided, for example, outside the first control pad 30 and the control wiring 33 so as to surround the active region AR. In other words, the first control pad 30 and the control wiring 33 are located between the field plate 50 and the active region AR. In this example, the second control pad 40 and field plate 50 are arranged to surround the active region AR.

ＥＱＰＲ電極６０は、第２制御パッド４０およびフィールドプレート５０の外側に設けられる。すなわち、第２制御パッド４０およびフィールドプレート５０は、第１制御パッド３０および制御配線３３と、ＥＱＰＲ電極６０と、の間に位置する。ＥＱＰＲ電極６０は、第２制御パッド４０およびフィールドプレート５０から離間して設けられる。ＥＱＰＲ電極６０は、半導体部１０の外縁に沿って延在し、第２制御パッド４０およびフィールドプレート５０を囲む。 EQPR electrode 60 is provided on the outside of second control pad 40 and field plate 50. That is, the second control pad 40 and field plate 50 are located between the first control pad 30 and control wiring 33 and the EQPR electrode 60. EQPR electrode 60 is provided spaced apart from second control pad 40 and field plate 50. EQPR electrode 60 extends along the outer edge of semiconductor portion 10 and surrounds second control pad 40 and field plate 50 .

図１（ｂ）に示すように、半導体装置１は、第１制御電極７０と、第２制御電極８０と、コレクタ電極９０と、をさらに備える。 As shown in FIG. 1B, the semiconductor device 1 further includes a first control electrode 70, a second control electrode 80, and a collector electrode 90.

第１制御電極７０は、活性領域ＡＲに設けられる。第１制御電極７０は、例えば、ゲート電極である。第１制御電極７０は、例えば、エミッタ電極２０とコレクタ電極９０との間において、半導体部１０中に設けられる。第１制御電極７０は、例えば、導電性を有するポリシリコンである。 The first control electrode 70 is provided in the active region AR. The first control electrode 70 is, for example, a gate electrode. The first control electrode 70 is provided in the semiconductor section 10, for example, between the emitter electrode 20 and the collector electrode 90. The first control electrode 70 is, for example, polysilicon having conductivity.

第１制御電極７０は、第１絶縁膜７３により半導体部１０から電気的に絶縁される。第１絶縁膜７３は、例えば、ゲート絶縁膜である。また、第１制御電極７０は、層間絶縁膜７５によりエミッタ電極２０から電気的に絶縁される。第１絶縁膜７３および層間絶縁膜７５は、例えば、シリコン酸化膜である。 The first control electrode 70 is electrically insulated from the semiconductor section 10 by the first insulating film 73. The first insulating film 73 is, for example, a gate insulating film. Further, the first control electrode 70 is electrically insulated from the emitter electrode 20 by an interlayer insulating film 75. The first insulating film 73 and the interlayer insulating film 75 are, for example, silicon oxide films.

第２制御電極８０は、終端領域ＴＲ上に設けられる。第２制御電極８０は、第２絶縁膜８５を介して、半導体部１０の表面に向き合う。第２制御電極８０は、第１制御電極７０と同じ材料を含む。第２制御電極８０は、例えば、導電性を有するポリシリコンである。第２絶縁膜８５は、第１絶縁膜７３と同時に形成され、第１絶縁膜７３の膜厚と略同一の膜厚を有する。第２絶縁膜８５は、例えば、シリコン酸化膜である。 The second control electrode 80 is provided on the termination region TR. The second control electrode 80 faces the surface of the semiconductor section 10 with the second insulating film 85 interposed therebetween. The second control electrode 80 includes the same material as the first control electrode 70. The second control electrode 80 is, for example, polysilicon having conductivity. The second insulating film 85 is formed simultaneously with the first insulating film 73 and has substantially the same thickness as the first insulating film 73. The second insulating film 85 is, for example, a silicon oxide film.

コレクタ電極９０は、半導体部１０の裏面上に設けられる。コレクタ電極９０は、例えば、ニッケルなどを含む金属層である。 Collector electrode 90 is provided on the back surface of semiconductor section 10 . Collector electrode 90 is, for example, a metal layer containing nickel or the like.

半導体部１０は、例えば、ｎ形ベース層１１と、ｐ形コレクタ層１７と、第１ガードリング層２１と、第２ガードリング層２３と、ＥＱＰＲ層２５と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。第１ガードリング層２１および第２ガードリング層２３は、例えば、ｐ形シリコン層である。ＥＱＰＲ層２５は、例えば、ｎ形シリコン層である。 The semiconductor section 10 includes, for example, an n-type base layer 11, a p-type collector layer 17, a first guard ring layer 21, a second guard ring layer 23, and an EQPR layer 25. Hereinafter, description will be made assuming that the first conductivity type is the n-type and the second conductivity type is the p-type. The first guard ring layer 21 and the second guard ring layer 23 are, for example, p-type silicon layers. The EQPR layer 25 is, for example, an n-type silicon layer.

ｎ形ベース層１１（第１半導体層）は、活性領域ＡＲから終端領域ＴＲへ延在する。ｐ形コレクタ層１７は、ｎ形ベース層１１とコレクタ電極９０との間に設けられる。コレクタ電極９０は、ｐ形コレクタ層１７に電気的に接続される。コレクタ電極９０は、ｐ形コレクタ層１７に、例えば、オーミック接続される。 N-type base layer 11 (first semiconductor layer) extends from active region AR to termination region TR. P-type collector layer 17 is provided between n-type base layer 11 and collector electrode 90. Collector electrode 90 is electrically connected to p-type collector layer 17 . The collector electrode 90 is ohmically connected to the p-type collector layer 17, for example.

第１ガードリング層２１（第４半導体層）は、ｎ形ベース層１１上に設けられ、活性領域ＡＲを囲む。第１ガードリング層２１は、例えば、ｎ形ベース層１１とエミッタ電極２０との間に設けられ、エミッタ電極２０に電気的に接続される。 The first guard ring layer 21 (fourth semiconductor layer) is provided on the n-type base layer 11 and surrounds the active region AR. The first guard ring layer 21 is provided, for example, between the n-type base layer 11 and the emitter electrode 20 and is electrically connected to the emitter electrode 20.

第２ガードリング層２３（別の第４半導体層）は、終端領域ＴＲにおいて、ｎ形ベース層１１とフィールドプレート５０との間に設けられる。第２ガードリング層２３は、フィールドプレート５０に電気的に接続される。第２ガードリング層２３は、第１ガードリング層２１の外側において、活性領域ＡＲおよび第１ガードリング層２１を囲むように設けられる。第２ガードリング層２３は、第１ガードリング層２１から離間して設けられる。 The second guard ring layer 23 (another fourth semiconductor layer) is provided between the n-type base layer 11 and the field plate 50 in the termination region TR. The second guard ring layer 23 is electrically connected to the field plate 50. The second guard ring layer 23 is provided outside the first guard ring layer 21 so as to surround the active region AR and the first guard ring layer 21 . The second guard ring layer 23 is provided apart from the first guard ring layer 21.

ＥＱＰＲ層２５は、ｎ形ベース層１１とＥＱＰＲ電極６０との間に設けられる。ＥＱＰＲ電極６０は、ＥＱＰＲ層２５に電気的に接続される。ＥＱＰＲ層２５は、ｎ形ベース層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。 EQPR layer 25 is provided between n-type base layer 11 and EQPR electrode 60. EQPR electrode 60 is electrically connected to EQPR layer 25. The EQPR layer 25 contains an n-type impurity at a higher concentration than the n-type impurity concentration of the n-type base layer 11 .

第２ガードリング層２３は、半導体部１０の表面側において、第１ガードリング層２１とＥＱＰＲ層２５との間に設けられる。第２制御電極８０は、第２絶縁膜８５を介して、第１ガードリング層２１と第２ガードリング層２３との間に位置するｎ形ベース層１１の一部に向き合うように設けられる。 The second guard ring layer 23 is provided between the first guard ring layer 21 and the EQPR layer 25 on the front surface side of the semiconductor section 10 . The second control electrode 80 is provided so as to face a part of the n-type base layer 11 located between the first guard ring layer 21 and the second guard ring layer 23 with the second insulating film 85 interposed therebetween.

半導体装置１は、複数の第２ガードリング層２３および複数のフィールドプレート５０を含む。複数の第２ガードリング層２３は、複数のフィールドプレート５０に、それぞれ、電気的に接続される。半導体装置１は、別の第２制御電極８０をさらに備え、別の第２制御電極８０は、別の第２絶縁膜８５を介して、隣り合う第２ガードリング層２３の間に位置するｎ形ベース層１１の別の一部に向き合うように設けられる。 Semiconductor device 1 includes a plurality of second guard ring layers 23 and a plurality of field plates 50. The plurality of second guard ring layers 23 are electrically connected to the plurality of field plates 50, respectively. The semiconductor device 1 further includes another second control electrode 80 , which is located between adjacent second guard ring layers 23 with another second insulating film 85 interposed therebetween. It is provided so as to face another part of the shaped base layer 11.

半導体装置１は、終端領域ＴＲを覆う樹脂層８７をさらに備える。エミッタ電極２０は、樹脂層８７の開口に露出される。樹脂層８７は、例えば、シリコーンであり、終端領域ＴＲを覆う。 Semiconductor device 1 further includes a resin layer 87 covering termination region TR. Emitter electrode 20 is exposed through the opening in resin layer 87 . The resin layer 87 is made of silicone, for example, and covers the termination region TR.

図２は、実施形態に係る半導体装置１を示す模式断面図である。図２は、半導体装置１における活性領域ＡＲの断面を表す模式図である。 FIG. 2 is a schematic cross-sectional view showing the semiconductor device 1 according to the embodiment. FIG. 2 is a schematic diagram showing a cross section of the active region AR in the semiconductor device 1.

図２に示すように、エミッタ電極２０は、半導体部１０の表面１０Ｆ上に設けられる。コレクタ電極９０は、半導体部１０の裏面１０Ｂ上に設けられる。また、第１制御電極７０は、例えば、半導体部１０の表面１０Ｆ側に設けられたトレンチＴＧの内部に配置される。 As shown in FIG. 2, emitter electrode 20 is provided on surface 10F of semiconductor section 10. Collector electrode 90 is provided on back surface 10B of semiconductor section 10. Further, the first control electrode 70 is arranged, for example, inside a trench TG provided on the front surface 10F side of the semiconductor section 10.

半導体部１０と第１制御電極７０との間には、第１絶縁膜７３が設けられる。第１絶縁膜７３は、例えば、半導体部１０を熱酸化することにより形成される。この時、半導体部１０の終端領域ＴＲも熱酸化され、第２絶縁膜８５が形成される。第２絶縁膜８５は、第１絶縁膜７３と同時に形成され、第１絶縁膜７３の膜厚と略同一の膜厚を有する。第１絶縁膜７３および第２絶縁膜８５の膜厚は、例えば、３００ナノメートル以下である。すなわち、第１絶縁膜７３および第２絶縁膜８５は、半導体部１０と第１絶縁膜７３との界面、および、半導体部１０と第２絶縁膜８５との界面に、それぞれ、反転層もしくは蓄積層が誘起される厚さを有する。 A first insulating film 73 is provided between the semiconductor section 10 and the first control electrode 70. The first insulating film 73 is formed, for example, by thermally oxidizing the semiconductor section 10. At this time, the termination region TR of the semiconductor section 10 is also thermally oxidized, and the second insulating film 85 is formed. The second insulating film 85 is formed simultaneously with the first insulating film 73 and has substantially the same thickness as the first insulating film 73. The thickness of the first insulating film 73 and the second insulating film 85 is, for example, 300 nanometers or less. That is, the first insulating film 73 and the second insulating film 85 have an inversion layer or an accumulation layer at the interface between the semiconductor section 10 and the first insulating film 73 and at the interface between the semiconductor section 10 and the second insulating film 85, respectively. The layer has an induced thickness.

エミッタ電極２０と第１制御電極７０との間には、層間絶縁膜７５が設けられる。第１制御電極７０は、エミッタ電極から電気的に絶縁され、制御配線３３を介して、第１制御パッドに電気的に接続される。第１制御電極７０は、例えば、図示しない部分において、層間絶縁膜７５に設けられたコンタクトホールを介して、制御配線３３に電気的に接続される。 An interlayer insulating film 75 is provided between the emitter electrode 20 and the first control electrode 70. The first control electrode 70 is electrically insulated from the emitter electrode and electrically connected to the first control pad via the control wiring 33. The first control electrode 70 is electrically connected to the control wiring 33 through a contact hole provided in an interlayer insulating film 75, for example, in a portion not shown.

図２に示すように、半導体部１０は、ｐ形ベース層１３、ｎ形エミッタ層１５およびｐ形エミッタ層１９をさらに備える。 As shown in FIG. 2, the semiconductor section 10 further includes a p-type base layer 13, an n-type emitter layer 15, and a p-type emitter layer 19.

ｐ形ベース層１３（第２半導体層）は、ｎ形ベース層１１とエミッタ電極２０との間に設けられる。ｐ形ベース層１３は、第１絶縁膜７３を介して、第１制御電極７０に向き合う。 P-type base layer 13 (second semiconductor layer) is provided between n-type base layer 11 and emitter electrode 20. The p-type base layer 13 faces the first control electrode 70 with the first insulating film 73 in between.

ｎ形エミッタ層１５（第３半導体層）は、ｐ形ベース層１３とエミッタ電極２０との間に設けられる。ｎ形エミッタ層１５は、ｐ形ベース層１３上に部分的に設けられる。ｎ形エミッタ層１５は、第１絶縁膜７３に接する。ｎ形エミッタ層１５は、エミッタ電極２０に接し、且つ、電気的に接続される。エミッタ電極２０は、ｎ形エミッタ層１５に、例えば、オーミック接続される。 The n-type emitter layer 15 (third semiconductor layer) is provided between the p-type base layer 13 and the emitter electrode 20. N-type emitter layer 15 is partially provided on p-type base layer 13 . The n-type emitter layer 15 is in contact with the first insulating film 73. The n-type emitter layer 15 is in contact with and electrically connected to the emitter electrode 20. The emitter electrode 20 is ohmically connected to the n-type emitter layer 15, for example.

ｐ形エミッタ層１９は、ｐ形ベース層１３とエミッタ電極２０との間に部分的に設けられる。ｎ形エミッタ層１５およびｐ形エミッタ層１９は、ｐ形ベース層１３上に並ぶ。ｐ形エミッタ層１９は、ｐ形ベース層１３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。ｐ形エミッタ層１９は、エミッタ電極２０に、例えば、オーミック接続される。エミッタ電極２０は、ｐ形エミッタ層１９を介して、ｐ形ベース層１３に電気的に接続される。 P-type emitter layer 19 is partially provided between p-type base layer 13 and emitter electrode 20. N-type emitter layer 15 and p-type emitter layer 19 are arranged on p-type base layer 13 . P-type emitter layer 19 contains p-type impurities at a higher concentration than p-type impurity concentration in p-type base layer 13 . The p-type emitter layer 19 is ohmically connected to the emitter electrode 20, for example. Emitter electrode 20 is electrically connected to p-type base layer 13 via p-type emitter layer 19 .

図３（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す別の模式断面図である。図３（ａ）は、半導体部１０の表面側を表す平面図である。図３（ｂ）は、図３（ａ）中に示すＢ－Ｂ線に沿った断面図である。 FIGS. 3A and 3B are other schematic cross-sectional views showing the semiconductor device 1 according to the embodiment. FIG. 3A is a plan view showing the front side of the semiconductor section 10. FIG. 3(b) is a cross-sectional view taken along line BB shown in FIG. 3(a).

図３（ｂ）に示すように、半導体装置１は、複数の第２制御電極８０Ａ～８０Ｇを備える。また、半導体部１０は、複数の第２ガードリング層２３Ａ～２３Ｇを含む。第２ガードリング層２３Ａ～２３Ｇは、第１ガードリング層２１からＥＱＰＲ層２５に向かう方向に順に並ぶ。第２制御電極８０Ａ～８０Ｇは、それぞれ、第２絶縁膜８５を介して、ｎ形ベース層１１の一部に向き合うように設けられる。 As shown in FIG. 3(b), the semiconductor device 1 includes a plurality of second control electrodes 80A to 80G. Further, the semiconductor section 10 includes a plurality of second guard ring layers 23A to 23G. The second guard ring layers 23A to 23G are arranged in order from the first guard ring layer 21 toward the EQPR layer 25. The second control electrodes 80A to 80G are each provided so as to face a portion of the n-type base layer 11 with the second insulating film 85 interposed therebetween.

第２制御電極８０Ａは、第１ガードリング層２１と第２ガードリング層２３Ａとの間に位置するｎ形ベース層１１の第１部分１１Ａに向き合う。 The second control electrode 80A faces the first portion 11A of the n-type base layer 11 located between the first guard ring layer 21 and the second guard ring layer 23A.

第２制御電極８０Ｂは、第２ガードリング層２３Ａと第２ガードリング層２３Ｂとの間に位置するｎ形ベース層１１の第２部分１１Ｂに向き合う。 The second control electrode 80B faces the second portion 11B of the n-type base layer 11 located between the second guard ring layer 23A and the second guard ring layer 23B.

第２制御電極８０Ｃは、第２ガードリング層２３Ｂと第２ガードリング層２３Ｃとの間に位置するｎ形ベース層１１の第３部分１１Ｃに向き合う。 The second control electrode 80C faces the third portion 11C of the n-type base layer 11 located between the second guard ring layer 23B and the second guard ring layer 23C.

第２制御電極８０Ｄは、第２ガードリング層２３Ｃと第２ガードリング層２３Ｄとの間に位置するｎ形ベース層１１の第４部分１１Ｄに向き合う。 The second control electrode 80D faces the fourth portion 11D of the n-type base layer 11 located between the second guard ring layer 23C and the second guard ring layer 23D.

第２制御電極８０Ｅは、第２ガードリング層２３Ｄと第２ガードリング層２３Ｅとの間に位置するｎ形ベース層１１の第５部分１１Ｅに向き合う。 The second control electrode 80E faces the fifth portion 11E of the n-type base layer 11 located between the second guard ring layer 23D and the second guard ring layer 23E.

第２制御電極８０Ｆは、第２ガードリング層２３Ｅと第２ガードリング層２３Ｆとの間に位置するｎ形ベース層１１の第６部分１１Ｆに向き合う。 The second control electrode 80F faces the sixth portion 11F of the n-type base layer 11 located between the second guard ring layer 23E and the second guard ring layer 23F.

第２制御電極８０Ｇは、第２ガードリング層２３Ｆと第２ガードリング層２３Ｇとの間に位置するｎ形ベース層１１の第７部分１１Ｇに向き合う。 The second control electrode 80G faces the seventh portion 11G of the n-type base layer 11 located between the second guard ring layer 23F and the second guard ring layer 23G.

この例では、第２制御電極８０Ａ、８０Ｂおよび８０Ｃは、層間絶縁膜７５に設けられたコンタクトホールを介して、第２制御パッド４０に電気的に接続される。すなわち、半導体装置１は、第２制御パッド４０を介して、第２制御電極８０Ａ、８０Ｂおよび８０Ｃの電位を制御できるように構成される。一方、半導体装置１の動作時において、第２制御電極８０Ｄ、８０Ｅ、８０Ｆおよび８０Ｇは、浮遊電位となる。 In this example, second control electrodes 80A, 80B, and 80C are electrically connected to second control pad 40 through contact holes provided in interlayer insulating film 75. That is, the semiconductor device 1 is configured to be able to control the potentials of the second control electrodes 80A, 80B, and 80C via the second control pad 40. On the other hand, during operation of the semiconductor device 1, the second control electrodes 80D, 80E, 80F, and 80G are at a floating potential.

図４（ａ）～（ｃ）は、実施形態の第１変形例に係る半導体装置２、３、４を示す模式断面図である。図４（ａ）～（ｃ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面図である。 FIGS. 4A to 4C are schematic cross-sectional views showing semiconductor devices 2, 3, and 4 according to a first modification of the embodiment. FIGS. 4(a) to 4(c) are cross-sectional views taken along line AA shown in FIG. 1(a).

図４（ａ）に示す半導体装置２は、第２制御電極８０Ａ、８０Ｂおよび８０Ｃを備える。半導体装置２には、第２制御電極８０Ｄ、８０Ｅ、８０Ｆおよび８０Ｇ（図１（ｂ）参照）は設けられない。 The semiconductor device 2 shown in FIG. 4(a) includes second control electrodes 80A, 80B, and 80C. The semiconductor device 2 is not provided with second control electrodes 80D, 80E, 80F, and 80G (see FIG. 1(b)).

図４（ｂ）に示す半導体装置３は、第２制御電極８０Ｂおよび８０Ｇを備える。半導体装置３には、第２制御電極８０Ａ、８０Ｃ、８０Ｄ、８０Ｅおよび８０Ｆ（図１（ｂ）参照）は設けられない。 The semiconductor device 3 shown in FIG. 4(b) includes second control electrodes 80B and 80G. The semiconductor device 3 is not provided with second control electrodes 80A, 80C, 80D, 80E, and 80F (see FIG. 1(b)).

図４（ｃ）に示す半導体装置４は、第２制御電極８０Ｂおよび８０Ｃを備える。半導体装置４には、第２制御電極８０Ａ、８０Ｄ、８０Ｅ、８０Ｆおよび８０Ｇ（図１（ｂ）参照）は設けられない。 The semiconductor device 4 shown in FIG. 4(c) includes second control electrodes 80B and 80C. The semiconductor device 4 is not provided with second control electrodes 80A, 80D, 80E, 80F, and 80G (see FIG. 1(b)).

第２制御電極８０Ａ～８０Ｇの配置は上記の例に限定される訳ではなく、第２制御電極８０Ａ～８０Ｇのうちの少なくとも１つが設けられていれば良い。 The arrangement of the second control electrodes 80A to 80G is not limited to the above example, and it is sufficient that at least one of the second control electrodes 80A to 80G is provided.

図５（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置４を示す模式図である。図５（ａ）は、半導体部１０の表面側を表す平面図である。図５（ｂ）は、図５（ａ）中に示すＣ－Ｃ線に沿った断面図である。 FIGS. 5A and 5B are schematic diagrams showing a semiconductor device 4 according to a first modification of the embodiment. FIG. 5A is a plan view showing the front side of the semiconductor section 10. FIG. FIG. 5(b) is a cross-sectional view taken along line CC shown in FIG. 5(a).

図５（ｂ）に示すように、第２制御電極８０Ｂおよび８０Ｃは、層間絶縁膜７５に設けられたコンタクトホールを介して、第２制御パッド４０に電気的に接続される。すなわち、半導体装置４は、第２制御パッド４０を介して、第２制御電極８０Ｂおよび８０Ｃの電位を制御できるように構成される。 As shown in FIG. 5B, the second control electrodes 80B and 80C are electrically connected to the second control pad 40 through contact holes provided in the interlayer insulating film 75. That is, the semiconductor device 4 is configured to be able to control the potentials of the second control electrodes 80B and 80C via the second control pad 40.

図６（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置５を示す模式図である。図６（ａ）は、半導体部１０の表面側を表す平面図である。図６（ｂ）は、図６（ａ）中に示すＤ－Ｄ線に沿った断面図である。 FIGS. 6A and 6B are schematic diagrams showing a semiconductor device 5 according to a second modification of the embodiment. FIG. 6A is a plan view showing the front side of the semiconductor section 10. FIG. FIG. 6(b) is a cross-sectional view taken along line DD shown in FIG. 6(a).

図６（ａ）に示すように、半導体装置５は、第２制御パッド４０Ａおよび４０Ｂを備える。第２制御パッド４０Ａおよび４０Ｂは、終端領域ＴＲ上に並べて配置され、相互に離間する。第２制御パッド４０Ａおよび４０Ｂは、層間絶縁膜４７上に設けられ、半導体部１０から電気的に絶縁されている。 As shown in FIG. 6(a), the semiconductor device 5 includes second control pads 40A and 40B. The second control pads 40A and 40B are arranged side by side on the termination region TR and spaced apart from each other. The second control pads 40A and 40B are provided on the interlayer insulating film 47 and are electrically insulated from the semiconductor section 10.

図６（ｂ）に示すように、半導体装置５は、第２制御電極８０Ａ～８０Ｇを備える。第２制御電極８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄは、第２制御パッド４０Ａに電気的に接続される。また、第２制御電極８０Ｆおよび８０Ｇは、第２制御パッド４０Ｂに電気的に接続される。 As shown in FIG. 6(b), the semiconductor device 5 includes second control electrodes 80A to 80G. Second control electrodes 80A, 80B, 80C and 80D are electrically connected to second control pad 40A. Further, the second control electrodes 80F and 80G are electrically connected to the second control pad 40B.

半導体装置５では、第２制御電極８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄの電位は、第２制御パッド４０Ａを介して制御される。また、第２制御電極８０Ｆおよび８０Ｇの電位は、第２制御パッド４０Ｂを介して制御される。この例では、第２制御電極８０Ｆおよび８０Ｇの電位を、第２制御電極８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄの電位から独立して制御できる。 In the semiconductor device 5, the potentials of the second control electrodes 80A, 80B, 80C, and 80D are controlled via the second control pad 40A. Further, the potentials of the second control electrodes 80F and 80G are controlled via the second control pad 40B. In this example, the potentials of second control electrodes 80F and 80G can be controlled independently of the potentials of second control electrodes 80A, 80B, 80C and 80D.

一方、半導体装置５の動作時において、第２制御電極８０Ｅの電位は、浮遊電位となる。すなわち、第２制御電極８０Ｅの電位は、ｎ形ベース層１１、第２ガードリング層２３Ｄ、２３Ｅ、第２制御電極８０Ｄおよび第２制御電極８０Ｆのそれぞれの電位により変化する。 On the other hand, when the semiconductor device 5 is in operation, the potential of the second control electrode 80E becomes a floating potential. That is, the potential of the second control electrode 80E changes depending on the respective potentials of the n-type base layer 11, the second guard ring layers 23D and 23E, the second control electrode 80D, and the second control electrode 80F.

図７（ａ）および（ｂ）は、実施形態の第３変形例に係る半導体装置６を示す模式図である。図７（ａ）は、半導体部１０の表面側を表す平面図である。図７（ｂ）は、図７（ａ）中に示すＥ－Ｅ線に沿った断面図である。 FIGS. 7A and 7B are schematic diagrams showing a semiconductor device 6 according to a third modification of the embodiment. FIG. 7A is a plan view showing the front side of the semiconductor section 10. FIG. FIG. 7(b) is a cross-sectional view taken along line EE shown in FIG. 7(a).

図７（ａ）に示すように、第２制御パッド４０は、活性領域ＡＲ内に設けられる。このため、フィールドプレート５０は、切れ目なく活性領域ＡＲを囲むように設けられる。 As shown in FIG. 7(a), the second control pad 40 is provided within the active region AR. Therefore, the field plate 50 is provided so as to seamlessly surround the active region AR.

図７（ｂ）に示すように、半導体装置６は、第２制御電極８０Ａ～８０Ｄを備える。この例では、第２制御電極８０Ｅ～８０Ｇは設けられない。第２制御電極８０Ａおよび８０Ｂは、制御配線４１を介して、第２制御パッド４０に電気的に接続される。制御配線４１は、層間絶縁膜７５内に設けられる。 As shown in FIG. 7(b), the semiconductor device 6 includes second control electrodes 80A to 80D. In this example, second control electrodes 80E to 80G are not provided. The second control electrodes 80A and 80B are electrically connected to the second control pad 40 via the control wiring 41. Control wiring 41 is provided within interlayer insulating film 75 .

半導体装置６では、第２制御電極８０Ａおよび８０Ｂの電位は、第２制御パッド４０を介して制御される。また、半導体装置５の動作時において、第２制御電極８０Ｃおよび８０Ｄのそれぞれの電位は、浮遊電位となる。 In the semiconductor device 6, the potentials of the second control electrodes 80A and 80B are controlled via the second control pad 40. Further, during operation of the semiconductor device 5, the potential of each of the second control electrodes 80C and 80D becomes a floating potential.

図８（ａ）および（ｂ）は、実施形態の第４変形例に係る半導体装置７を示す模式図である。図８（ａ）は、半導体部１０の表面側を表す平面図である。図８（ｂ）は、図８（ａ）中に示すＦ－Ｆ線に沿った断面図である。 FIGS. 8A and 8B are schematic diagrams showing a semiconductor device 7 according to a fourth modification of the embodiment. FIG. 8A is a plan view showing the front side of the semiconductor section 10. FIG. 8(b) is a cross-sectional view taken along line FF shown in FIG. 8(a).

図８（ａ）に示すように、半導体装置７は、第２制御パッド４０Ａおよび４０Ｂを備える。第２制御パッド４０Ａは、活性領域ＡＲ上に設けられる。第２制御パッド４０Ｂは、終端領域ＴＲ上に設けられる。 As shown in FIG. 8(a), the semiconductor device 7 includes second control pads 40A and 40B. The second control pad 40A is provided on the active region AR. The second control pad 40B is provided on the termination region TR.

図８（ｂ）に示すように、半導体装置７は、第２制御電極８０Ａ～８０Ｄを備える。この例では、第２制御電極８０Ｅ～８０Ｇは設けられない。第２制御電極８０Ａおよび８０Ｂは、制御配線４１を介して、第２制御パッド４０Ａに電気的に接続される。また、第２制御電極８０Ｃおよび８０Ｄは、層間絶縁膜７５に設けられたコンタクトホールを介して、第２制御パッド４０Ｂに電気的に接続される。 As shown in FIG. 8(b), the semiconductor device 7 includes second control electrodes 80A to 80D. In this example, second control electrodes 80E to 80G are not provided. The second control electrodes 80A and 80B are electrically connected to the second control pad 40A via the control wiring 41. Further, the second control electrodes 80C and 80D are electrically connected to the second control pad 40B via a contact hole provided in the interlayer insulating film 75.

半導体装置７では、第２制御電極８０Ａおよび８０Ｂの電位は、第２制御パッド４０Ａを介して制御される。また、第２制御電極８０Ｃおよび８０Ｄの電位は、第２制御パッド４０Ｂを介して制御される。この例でも、第２制御電極８０Ｃおよび８０Ｄの電位を、第２制御電極８０Ａおよび８０Ｂの電位から独立して制御できる。 In the semiconductor device 7, the potentials of the second control electrodes 80A and 80B are controlled via the second control pad 40A. Furthermore, the potentials of the second control electrodes 80C and 80D are controlled via the second control pad 40B. In this example as well, the potentials of the second control electrodes 80C and 80D can be controlled independently from the potentials of the second control electrodes 80A and 80B.

図９（ａ）～（ｃ）は、実施形態の第５変形例に係る半導体装置８を示す模式図である。図９（ａ）は、半導体部１０の上面側を表す平面図である。図９（ｂ）は、図９（ａ）中に示すＧ－Ｇ線に沿った断面図である。図９（ｃ）は、図９（ａ）中に示すＨ－Ｈ線に沿った断面図である。 FIGS. 9A to 9C are schematic diagrams showing a semiconductor device 8 according to a fifth modification of the embodiment. FIG. 9A is a plan view showing the top side of the semiconductor section 10. FIG. FIG. 9(b) is a cross-sectional view taken along line GG shown in FIG. 9(a). FIG. 9(c) is a cross-sectional view taken along line HH shown in FIG. 9(a).

図９（ａ）に示すように、半導体装置８は、第２制御パッド４０Ａ～４０Ｄを備える。第２制御パッド４０Ａおよび４０Ｃは、活性領域ＡＲ上に設けられる。第２制御パッド４０Ｃは、第２制御パッド４０Ａから離間して設けられる。第２制御パッド４０Ｂおよび４０Ｄは、終端領域ＴＲ上に設けられる。第２制御パッド４０Ｂは、第２制御パッド４０Ｄから離間して設けられる。 As shown in FIG. 9(a), the semiconductor device 8 includes second control pads 40A to 40D. Second control pads 40A and 40C are provided on active region AR. The second control pad 40C is provided apart from the second control pad 40A. Second control pads 40B and 40D are provided on termination region TR. The second control pad 40B is provided apart from the second control pad 40D.

図９（ｂ）および（ｃ）に示すように、第２制御パッド４０Ａ～４０Ｄは、層間絶縁膜７５により半導体部１０から電気的に絶縁される。半導体装置８は、第２制御電極８０Ａ～８０Ｅおよび８０Ｇを備える。この例では、第２制御電極８０Ｆは設けられない。 As shown in FIGS. 9(b) and 9(c), the second control pads 40A to 40D are electrically insulated from the semiconductor portion 10 by an interlayer insulating film 75. The semiconductor device 8 includes second control electrodes 80A to 80E and 80G. In this example, the second control electrode 80F is not provided.

図９（ｂ）に示すように、第２制御電極８０Ａおよび８０Ｂは、制御配線４１を介して、第２制御パッド４０Ａに電気的に接続される。また、第２制御電極８０Ｇは、層間絶縁膜７５に設けられたコンタクトホールを介して、第２制御パッド４０Ｂに電気的に接続される。 As shown in FIG. 9(b), the second control electrodes 80A and 80B are electrically connected to the second control pad 40A via the control wiring 41. Further, the second control electrode 80G is electrically connected to the second control pad 40B via a contact hole provided in the interlayer insulating film 75.

図９（ｃ）に示すように、第２制御電極８０Ｃは、制御配線４３を介して、第２制御パッド４０Ｃに電気的に接続される。また、第２制御電極８０Ｄおよび８０Ｅは、層間絶縁膜７５に設けられたコンタクトホールを介して、第２制御パッド４０Ｂに電気的に接続される。 As shown in FIG. 9C, the second control electrode 80C is electrically connected to the second control pad 40C via the control wiring 43. Further, the second control electrodes 80D and 80E are electrically connected to the second control pad 40B via a contact hole provided in the interlayer insulating film 75.

半導体装置８では、第２制御電極８０Ａおよび８０Ｂの電位は、第２制御パッド４０Ａを介して制御される。第２制御電極８０Ｃの電位は、第２制御パッド４０Ｃを介して制御される。また、第２制御電極８０Ｄおよび８０Ｅの電位は、第２制御パッド４０Ｄを介して制御され、第２制御電極８０Ｇの電位は、第２制御パッド４０Ｂを介して制御される。 In the semiconductor device 8, the potentials of the second control electrodes 80A and 80B are controlled via the second control pad 40A. The potential of the second control electrode 80C is controlled via the second control pad 40C. Furthermore, the potentials of the second control electrodes 80D and 80E are controlled via the second control pad 40D, and the potential of the second control electrode 80G is controlled via the second control pad 40B.

この例でも、第２制御電極８０Ａおよび８０Ｂの電位を、第２制御電極８０Ｃ、８０Ｄ、８０Ｅおよび８０Ｇの電位から独立して制御できる。また、第２制御電極８０Ｃの電位を、第２制御電極８０Ａ、８０Ｂ、８０Ｄ、８０Ｅおよび８０Ｇの電位から独立して制御できる。第２制御電極８０Ｄおよび８０Ｅの電位を、第２制御電極８０Ａ、８０Ｂ、８０Ｃおよび８０Ｇの電位から独立して制御できる。さらに、第２制御電極８０Ｇの電位を、第２制御電極８０Ａ～８０Ｅの電位から独立して制御できる。 In this example as well, the potentials of the second control electrodes 80A and 80B can be controlled independently from the potentials of the second control electrodes 80C, 80D, 80E, and 80G. Furthermore, the potential of the second control electrode 80C can be controlled independently from the potentials of the second control electrodes 80A, 80B, 80D, 80E, and 80G. The potentials of second control electrodes 80D and 80E can be controlled independently of the potentials of second control electrodes 80A, 80B, 80C and 80G. Furthermore, the potential of the second control electrode 80G can be controlled independently from the potentials of the second control electrodes 80A to 80E.

図１０（ａ）～（ｃ）は、実施形態に係る半導体装置１の動作を示す模式図である。図１０（ａ）および（ｂ）は、終端領域ＴＲにおける部分断面図である。図１０（ｃ）は、終端領域ＴＲの電圧・電流特性を示すグラフである。横軸は、電圧であり、縦軸は、電流である。 FIGS. 10(a) to 10(c) are schematic diagrams showing the operation of the semiconductor device 1 according to the embodiment. FIGS. 10(a) and 10(b) are partial cross-sectional views in the termination region TR. FIG. 10(c) is a graph showing the voltage/current characteristics of the termination region TR. The horizontal axis is voltage and the vertical axis is current.

図１０（ａ）に示すように、第２制御電極８０の電位をｎ形ベース層１１に対して負電位にすると、ｎ形ベース層１１と第２絶縁膜８５との界面にｐ形反転層が誘起される。このため、ホール電流Ｉｈは、ｐ形反転層を介して流れるようになる。 As shown in FIG. 10A, when the potential of the second control electrode 80 is made negative with respect to the n-type base layer 11, a p-type inversion layer is formed at the interface between the n-type base layer 11 and the second insulating film 85. is induced. Therefore, the hole current Ih flows through the p-type inversion layer.

一方、図１０（ｂ）に示すように、第２制御電極８０の電位をｎ形ベース層１１に対して正電位にすると、ｎ形ベース層１１と第２絶縁膜８５との界面にはデプレッション領域が形成され、ホール電流Ｉｈは、ｎ形ベース層１１と第２絶縁膜８５との界面から離れた領域を流れるようになる。 On the other hand, as shown in FIG. 10B, when the potential of the second control electrode 80 is set to a positive potential with respect to the n-type base layer 11, a depression occurs at the interface between the n-type base layer 11 and the second insulating film 85. A region is formed, and the hole current Ih flows in a region away from the interface between the n-type base layer 11 and the second insulating film 85.

このように、第２制御電極８０の電位を制御することにより、終端領域ＴＲを流れるホール電流Ｉｈの経路を変化させ、例えば、ｎ形ベース層１１中のインパクトイオン化を抑制することができる。 By controlling the potential of the second control electrode 80 in this way, the path of the hole current Ih flowing through the termination region TR can be changed, and, for example, impact ionization in the n-type base layer 11 can be suppressed.

図１０（ｃ）に示すように、第２制御電極８０の電位を制御することにより、終端領域における電圧・電流特性を変化させることができる。すなわち、終端領域ＴＲにおけるインパクトイオン化を抑制することにより、アバランシェ降伏電圧を高くすることができる。これにより、スナップバック特性を改善し、破壊耐量を向上させることができる。 As shown in FIG. 10(c), by controlling the potential of the second control electrode 80, the voltage/current characteristics in the termination region can be changed. That is, by suppressing impact ionization in the termination region TR, the avalanche breakdown voltage can be increased. Thereby, snapback characteristics can be improved and fracture resistance can be improved.

図１１は、実施形態に係る半導体装置１の制御方法を示す模式図である。図１１は、第１制御電極７０に印可されるゲート電圧Ｖｇ１と、第２制御電極８０に印可されるゲート電圧Ｖｇ２を示すタイムチャートである。 FIG. 11 is a schematic diagram showing a method of controlling the semiconductor device 1 according to the embodiment. FIG. 11 is a time chart showing the gate voltage Vg1 applied to the first control electrode 70 and the gate voltage Vg2 applied to the second control electrode 80.

例えば、時間Ｔ１において、第１制御電極７０に閾値よりも高いゲート電圧Ｖｇ１（正電圧）が印可され、半導体装置１はオフ状態からオン状態に移行（ターンオン）する。さらに、時間Ｔ２において、ゲート電圧Ｖｇ１は、閾値よりも低い電圧、例えば、０Ｖに下げられ、半導体装置１は、オン状態からオフ状態に移行（ターンオフ）する。 For example, at time T1, a gate voltage Vg1 (positive voltage) higher than the threshold is applied to the first control electrode 70, and the semiconductor device 1 shifts from the off state to the on state (turns on). Furthermore, at time T2, the gate voltage Vg1 is lowered to a voltage lower than the threshold, for example, 0V, and the semiconductor device 1 shifts from the on state to the off state (turns off).

一方、第２制御電極８０に印可されるゲート電圧Ｖｇ２は、時間Ｔ１よりも後であり時間Ｔ２よりも前の時間Ｔ３まで、例えば、０Ｖに保持される（Ｃａｓｅ１）。さらに、時間Ｔ３において、ゲート電圧Ｖｇ２は負電圧に下げられる。その後、時間Ｔ２よりも後の時間Ｔ４において、ゲート電圧Ｖｇ２は、例えば、０Ｖに戻る。 On the other hand, the gate voltage Vg2 applied to the second control electrode 80 is maintained at, for example, 0V until time T3, which is after time T1 and before time T2 (Case 1). Furthermore, at time T3, gate voltage Vg2 is lowered to a negative voltage. Thereafter, at time T4 after time T2, gate voltage Vg2 returns to, for example, 0V.

このような制御によれば、半導体装置１のターンオフ過程において、ｎ形ベース層１１と第２絶縁膜８５の界面にｐ形反転層が誘起される。これにより、終端領域ＴＲにおけるインパクトイオン化を抑制し、半導体装置１の破壊耐量を向上させることができる。 According to such control, a p-type inversion layer is induced at the interface between the n-type base layer 11 and the second insulating film 85 during the turn-off process of the semiconductor device 1 . Thereby, impact ionization in the termination region TR can be suppressed, and the breakdown resistance of the semiconductor device 1 can be improved.

また、別の制御方法（Ｃａｓｅ２）として、ゲート電圧Ｖｇ２を負電圧に保持し、時間Ｔ３において、ゲート電圧Ｖｇ２をさらに低電圧に下げてもよい。これにより、半導体装置１の破壊耐量をより向上させることが可能となる場合がある。 Furthermore, as another control method (Case 2), the gate voltage Vg2 may be held at a negative voltage, and at time T3, the gate voltage Vg2 may be further lowered to a lower voltage. Thereby, it may be possible to further improve the breakdown resistance of the semiconductor device 1.

図１２（ａ）～（ｅ）は、実施形態に係る半導体装置の制御方法を示す別の模式図である。図１２（ａ）～（ｅ）は、第２制御電極８０Ａ～８０Ｚの制御例を表している。同図中には、第２制御電極８０Ａ～８０Ｃ、８０Ｐ～８０Ｒ、８０Ｘ～８０Ｚを示している。第２制御電極８０Ｃと第２制御電極８０Ｐとの間には、少なくとも１つの第２制御電極８０が設けられる。第２制御電極８０Ｒと第２制御電極８０Ｘとの間には、少なくとも１つの第２制御電極８０が設けられる。 FIGS. 12(a) to 12(e) are other schematic diagrams showing the method of controlling the semiconductor device according to the embodiment. FIGS. 12A to 12E show examples of controlling the second control electrodes 80A to 80Z. In the figure, second control electrodes 80A to 80C, 80P to 80R, and 80X to 80Z are shown. At least one second control electrode 80 is provided between the second control electrode 80C and the second control electrode 80P. At least one second control electrode 80 is provided between the second control electrode 80R and the second control electrode 80X.

図１２（ａ）に示すように、第２制御電極８０Ｂには、負電位が印加され、他の第２制御電極８０Ａ、８０Ｃ～８０Ｚには、それぞれ、正電位を印加するか、もしくは、浮遊電位とする。 As shown in FIG. 12(a), a negative potential is applied to the second control electrode 80B, and a positive potential is applied to the other second control electrodes 80A, 80C to 80Z, or floating Potential.

図１２（ｂ）に示すように、第２制御電極８０Ｑには、負電位が印加され、他の第２制御電極８０Ａ～８０Ｐ、８０Ｒ～８０Ｚには、それぞれ、正電位を印加するか、もしくは、浮遊電位とする。 As shown in FIG. 12(b), a negative potential is applied to the second control electrode 80Q, and a positive potential is applied to the other second control electrodes 80A to 80P and 80R to 80Z, or , a floating potential.

図１２（ｃ）に示すように、第２制御電極８０Ｑには、負電位が印加され、他の第２制御電極８０Ａ～８０Ｐ、８０Ｒ～８０Ｚは、浮遊電位ＦＬとする。 As shown in FIG. 12(c), a negative potential is applied to the second control electrode 80Q, and the other second control electrodes 80A to 80P and 80R to 80Z are set at a floating potential FL.

図１２（ｄ）に示すように、第２制御電極８０Ｑには、負電位を印加し、第２制御電極８０Ａ、８０Ｃ～８０Ｐには、正電位Ｖａを印加する。第２制御電極８０Ｒ～８０Ｚは、浮遊電位ＦＬとする。 As shown in FIG. 12(d), a negative potential is applied to the second control electrode 80Q, and a positive potential Va is applied to the second control electrodes 80A, 80C to 80P. The second control electrodes 80R to 80Z are set at a floating potential FL.

図１２（ｅ）に示すように、第２制御電極８０Ｑには、負電位を印加し、第２制御電極８０Ａ～８０Ｃには、それぞれ異なる正電位Ｖｄ～Ｖｆを印加する。第２制御電極８０Ｒ、８０Ｒには、正電位Ｖｃを印加する。第２制御電極８０Ｘおよび８０Ｚは、それぞれ、異なる正電位Ｖａ、Ｖｂを印加し、第２制御電極８０Ｙは、浮遊電位ＦＬとする。 As shown in FIG. 12(e), a negative potential is applied to the second control electrode 80Q, and different positive potentials Vd to Vf are applied to the second control electrodes 80A to 80C, respectively. A positive potential Vc is applied to the second control electrodes 80R, 80R. Different positive potentials Va and Vb are applied to the second control electrodes 80X and 80Z, respectively, and a floating potential FL is applied to the second control electrode 80Y.

このように、複数の第２制御電極８０に印加する電位を変えることにより、半導体装置１の終端領域ＴＲにおけるアバランシェ降伏電圧およびスナップバック特性を制御することができる。例えば、負電位にバイアスされる第２制御電極８０の近傍において、インパクトイオン化が生じ易くなる。他の第２制御電極８０が設けられた領域では、インパクトイオン化が抑制される。すなわち、終端領域ＴＲにおいて、アバランシェ降伏が生じる領域を適宜制御できる。 In this way, by changing the potential applied to the plurality of second control electrodes 80, the avalanche breakdown voltage and snapback characteristics in the termination region TR of the semiconductor device 1 can be controlled. For example, impact ionization tends to occur near the second control electrode 80 that is biased to a negative potential. Impact ionization is suppressed in the region where the other second control electrodes 80 are provided. That is, in the termination region TR, the region where avalanche breakdown occurs can be appropriately controlled.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and changes can be made without departing from the gist of the invention. These embodiments and their modifications are included within the scope and gist of the invention, as well as within the scope of the invention described in the claims and its equivalents.

１、２、３、４、５、６、７、８…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…ｎ形ベース層、 １１Ａ…第１部分、 １１Ｂ…第２部分、 １１Ｃ…第３部分、 １１Ｄ…第４部分、 １１Ｅ…第５部分、 １１Ｆ…第６部分、 １１Ｇ…第７部分、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １７…ｐ形コレクタ層、 １９…ｐ形エミッタ層、 ２０…エミッタ電極、 ２１…第１ガードリング層、 ２３、２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ、２３Ｅ、２３Ｆ、２３Ｇ…第２ガードリング層、 ２５…ＥＱＰＲ層、 ３０…第１制御パッド、 ３３、４１、４３…制御配線、 ４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ…第２制御パッド、 ４７…層間絶縁膜、 ５０…フィールドプレート、 ６０…ＥＱＰＲ電極、 ７０…第１制御電極、 ７３…第１絶縁膜、 ７５…層間絶縁膜、 ８０、８０Ａ、８０Ｂ、８０Ｃ、８０Ｄ、８０Ｆ、８０Ｇ、８０Ｐ、８０Ｑ、８０Ｒ、８０Ｘ、８０Ｙ、８０Ｚ…第２制御電極、 ８５…第２絶縁膜、 ８７…樹脂層、 ９０…コレクタ電極、 ＡＲ…活性領域、 Ｉｈ…ホール電流、 ＴＧ…トレンチ、 ＴＲ…終端領域、 Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ…正電位、 ＦＬ…浮遊電位 DESCRIPTION OF SYMBOLS 1, 2, 3, 4, 5, 6, 7, 8... Semiconductor device, 10... Semiconductor part, 10B... Back surface, 10F... Front surface, 11... N-type base layer, 11A... First part, 11B... Second part , 11C... Third part, 11D... Fourth part, 11E... Fifth part, 11F... Sixth part, 11G... Seventh part, 13... P-type base layer, 15... N-type emitter layer, 17... P-type collector 19...p-type emitter layer, 20...emitter electrode, 21...first guard ring layer, 23, 23A, 23B, 23C, 23D, 23E, 23F, 23G...second guard ring layer, 25...EQPR layer, 30 ...First control pad, 33, 41, 43... Control wiring, 40, 40A, 40B, 40C, 40D... Second control pad, 47... Interlayer insulating film, 50... Field plate, 60... EQPR electrode, 70... First control electrode, 73...first insulating film, 75...interlayer insulating film, 80, 80A, 80B, 80C, 80D, 80F, 80G, 80P, 80Q, 80R, 80X, 80Y, 80Z...second control electrode, 85...th 2 insulating film, 87...resin layer, 90...collector electrode, AR...active region, Ih...hole current, TG...trench, TR...terminal region, Va, Vb, Vc, Vd, Ve, Vf...positive potential, FL... floating potential

Claims (7)

活性領域と、終端領域と、を有する半導体部であって、前記半導体部の表面内において、前記終端領域は、前記活性領域を囲む、半導体部と、
前記半導体部の前記表面上に設けられ、前記活性領域上に位置する第１電極と、
前記半導体部の前記活性領域に設けられ、前記半導体部に第１絶縁膜を介して向き合う第１制御電極と、
前記半導体部の前記終端領域上に第２絶縁膜を介して設けられる少なくとも１つの第２制御電極と、
前記半導体部の前記表面上において前記第１電極から離間して設けられ、前記第１制御電極に電気的に接続される第１制御パッドと、
前記半導体部の前記表面上において前記第１電極および前記第１制御パッドから離間して設けられ、前記第２制御電極に電気的に接続される第２制御パッドと、
を備え、
前記半導体部は、
前記活性領域から前記終端領域へ延在する第１導電形の第１半導体層と、
前記活性領域において、前記第１半導体層と前記第１電極との間に設けられ、前記第１絶縁膜を介して、前記第１制御電極に向き合う第２導電形の第２半導体層と、
前記第２半導体層と前記第１電極との間に部分的に設けられ、前記第１電極に電気的に接続される前記第１導電形の第３半導体層と、
前記終端領域において、前記第１半導体層上に設けられ、前記半導体部の前記表面内において前記活性領域を囲む前記第２導電形の第４半導体層と、
前記終端領域において、前記第４半導体層から離間して前記第１半導体層上に設けられ、前記半導体部の前記表面内において前記第２半導体層および前記第４半導体層を囲む別の第４半導体層と、
を含み、
前記第２制御電極は、前記第４半導体層と前記別の第４半導体層との間に位置する前記第１半導体層の一部に前記第２絶縁膜を介して向き合う、半導体装置。 A semiconductor section having an active region and a termination region, in a surface of the semiconductor section, the termination region surrounds the active region;
a first electrode provided on the surface of the semiconductor section and located on the active region;
a first control electrode provided in the active region of the semiconductor section and facing the semiconductor section with a first insulating film interposed therebetween;
at least one second control electrode provided on the termination region of the semiconductor portion with a second insulating film interposed therebetween;
a first control pad provided on the surface of the semiconductor section, spaced apart from the first electrode, and electrically connected to the first control electrode;
a second control pad provided on the surface of the semiconductor section, spaced apart from the first electrode and the first control pad, and electrically connected to the second control electrode;
Equipped with
The semiconductor section includes:
a first semiconductor layer of a first conductivity type extending from the active region to the termination region;
a second semiconductor layer of a second conductivity type provided between the first semiconductor layer and the first electrode in the active region and facing the first control electrode with the first insulating film interposed therebetween;
a third semiconductor layer of the first conductivity type that is partially provided between the second semiconductor layer and the first electrode and electrically connected to the first electrode;
a fourth semiconductor layer of the second conductivity type provided on the first semiconductor layer in the termination region and surrounding the active region within the surface of the semiconductor section;
In the termination region, another fourth semiconductor is provided on the first semiconductor layer at a distance from the fourth semiconductor layer, and surrounds the second semiconductor layer and the fourth semiconductor layer in the surface of the semiconductor section. layer and
including;
In the semiconductor device, the second control electrode faces a part of the first semiconductor layer located between the fourth semiconductor layer and the another fourth semiconductor layer with the second insulating film interposed therebetween. 前記終端領域に設けられる別の第２制御電極をさらに備え、
前記半導体部は、相互に離間した複数の前記第４半導体層を含み、
前記別の第２制御電極は、前記複数の第４半導体層のうちの隣り合う２つの第４半導体層の間に位置する前記第１半導体層の別の一部に、前記第２絶縁膜とは別の第２絶縁膜を介して向き合う、請求項１記載の半導体装置。 further comprising another second control electrode provided in the termination region,
The semiconductor section includes a plurality of the fourth semiconductor layers spaced apart from each other,
The another second control electrode is formed by forming the second insulating film on another part of the first semiconductor layer located between two adjacent fourth semiconductor layers among the plurality of fourth semiconductor layers. 2. The semiconductor device according to claim 1, wherein the two faces face each other with another second insulating film interposed therebetween. 前記別の第２制御電極は、前記第２制御パッドに電気的に接続される、請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein said another second control electrode is electrically connected to said second control pad. 前記半導体部の前記表面上に設けられ、前記第１電極、前記第１制御パッドおよび前記第２制御パッドから離間した第３制御パッドをさらに備え、
前記別の第２制御電極は、前記第３制御パッドに電気的に接続される、請求項２記載の半導体装置。 further comprising a third control pad provided on the surface of the semiconductor section and spaced apart from the first electrode, the first control pad, and the second control pad,
3. The semiconductor device according to claim 2, wherein said another second control electrode is electrically connected to said third control pad. 前記複数の第４半導体層のうちの前記第２半導体層に最も近い位置に設けられる第４半導体層は、前記第２半導体層につながるように設けられる、請求項２記載の半導体装置。 3. The semiconductor device according to claim 2, wherein a fourth semiconductor layer provided at a position closest to the second semiconductor layer among the plurality of fourth semiconductor layers is provided so as to be connected to the second semiconductor layer. 前記第２絶縁膜は、前記第１絶縁膜の膜厚と略同一の膜厚を有する、請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the second insulating film has substantially the same thickness as the first insulating film. 前記第２制御電極は、前記第１制御電極と同じ材料を含む、請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the second control electrode includes the same material as the first control electrode.
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