JP2023104596A

JP2023104596A - piezoelectric device

Info

Publication number: JP2023104596A
Application number: JP2022005687A
Authority: JP
Inventors: 誠澤村; Makoto Sawamura; 亮介丹羽; Ryosuke Niwa; 伸介池内; Shinsuke Ikeuchi
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2022-01-18
Filing date: 2022-01-18
Publication date: 2023-07-28

Abstract

To provide a piezoelectric device which allows accurate and clean formation of a dug part for placing a pad electrode without using a complicated process.SOLUTION: A piezoelectric device 101 comprises: a base part 10 provided with a first opening 9; and a vibration layer 12 disposed on the base part 10. The vibration layer 12, including a fixed part 41 and a membrane part 42, includes: a lower electrode layer 3 connected to the base part 10; an etching stop layer 21 disposed on the lower electrode layer 3; a piezoelectric layer 4 disposed on the etching stop layer 21; and an upper electrode layer 5 disposed on the piezoelectric layer 4. In a region part of the membrane part 42, the piezoelectric layer 4 is sandwiched between the upper electrode layer 5 and the lower electrode layer 3. The piezoelectric device 101 further comprises: a first pad electrode 31 disposed on the upper electrode layer 5; and a second pad electrode 32 disposed on the lower electrode layer 3 not via the piezoelectric layer 4 and the etching stop layer 21.SELECTED DRAWING: Figure 1

Description

本発明は、圧電デバイスに関するものである。 The present invention relates to piezoelectric devices.

圧電デバイスの一例が、国際公開ＷＯ２０２１／０４９１００Ａ１（特許文献１）に開示されている。この圧電デバイスは、開口部を有する基部と、開口部を覆うように基部の上に接続された積層体とを備える。積層体は、圧電体層と、第１電極層と、第２電極層とを含む。圧電体層は、第１電極層と第２電極層とによって上下から挟み込まれている。積層体のうち開口部を覆う部分はメンブレン部となっている。 An example of a piezoelectric device is disclosed in International Publication WO2021/049100A1 (Patent Document 1). The piezoelectric device includes a base having an opening and a laminate connected over the base to cover the opening. The laminate includes a piezoelectric layer, a first electrode layer, and a second electrode layer. The piezoelectric layer is sandwiched between the first electrode layer and the second electrode layer from above and below. A portion of the laminate covering the opening is a membrane portion.

国際公開ＷＯ２０２１／０４９１００Ａ１International publication WO2021/049100A1

特許文献１に記載された圧電デバイスにおいては、積層体のうち開口部の圧電体層を貫通するように、貫通孔が形成されている。貫通孔の底には第３電極層が露出している。第３電極層は、ＮｉまたはＮｉを主成分とする合金で形成されている。 In the piezoelectric device disclosed in Patent Document 1, a through hole is formed so as to penetrate the piezoelectric layer of the opening of the laminate. The third electrode layer is exposed at the bottom of the through hole. The third electrode layer is made of Ni or an alloy containing Ni as a main component.

特許文献１においては、圧電デバイスの製造方法として以下のように記載されている。圧電単結晶基板の一方の表面の一部を覆うように第２電極層が形成され、さらに第２電極層の一部を覆うように第３電極層が形成される。さらに、第２電極層および第３電極層を覆うように、ＣＶＤ法、ＰＶＤ法などによって中間層を形成する。このように処理された圧電単結晶基板を、のちに基部となる積層基板に対して、接合する。こうしてから、圧電単結晶基板であった部分を研削加工によって薄くして、圧電体層として仕上げる。ＲＩＥ（Reactive Ion Etching）により圧電体層に貫通孔を形成する。第２電極層には孔部が形成され、第３電極層には凹部が形成される。必要に応じて、この貫通孔の内側面および底面を覆うように接続電極を形成する。 Patent Document 1 describes a method for manufacturing a piezoelectric device as follows. A second electrode layer is formed to partially cover one surface of the piezoelectric single crystal substrate, and a third electrode layer is formed to partially cover the second electrode layer. Furthermore, an intermediate layer is formed by a CVD method, a PVD method, or the like so as to cover the second electrode layer and the third electrode layer. The piezoelectric single crystal substrate processed in this manner is bonded to the laminated substrate which will later serve as the base. Then, the portion that was the piezoelectric single crystal substrate is thinned by grinding, and finished as a piezoelectric layer. A through hole is formed in the piezoelectric layer by RIE (Reactive Ion Etching). A hole is formed in the second electrode layer and a recess is formed in the third electrode layer. If necessary, a connection electrode is formed to cover the inner side surface and bottom surface of the through hole.

特許文献１に記載された製造方法においては、第３電極層はエッチングストップ層として機能しているが、圧電単結晶基板と積層基板との接合に先立って、圧電単結晶基板の表面において第３電極層を所望の領域のみに形成しておく作業が必要であり、工程が複雑となっている。 In the manufacturing method described in Patent Document 1, the third electrode layer functions as an etching stop layer. It requires an operation to form the electrode layer only in a desired region, which complicates the process.

一方、下部電極としての第２電極層に電気的接続を行なうためのパッド電極を形成するためには、ドライエッチングによって圧電体層に掘込み部を形成した後で、フォトリソグラフィによってレジスト層をパターニングし、さらに金属膜を蒸着してから、レジスト層を薬剤によって溶解するといういわゆるリフトオフが採用されうる。下部電極が半導体層としてのＳｉ層である場合、掘込み部の形成工程は、Ｓｉ層に到達した時点で終了させることが好ましく、かつ、掘込み部の底部に露出したＳｉ層の表面は清浄であることが好ましい。しかし、ドライエッチングにおけるエッチング速度は面内ばらつきが大きくなっている。また、ドライエッチングの際に生じるＳｉ，Ｆ，Ｏに由来する堆積物を完全に除去することは難しい。 On the other hand, in order to form a pad electrode for electrical connection to the second electrode layer as the lower electrode, after forming a recess in the piezoelectric layer by dry etching, the resist layer is patterned by photolithography. Then, a so-called lift-off method can be employed in which a metal film is vapor-deposited and then the resist layer is dissolved with a chemical. When the lower electrode is a Si layer as a semiconductor layer, the step of forming the recessed portion is preferably completed when the Si layer is reached, and the surface of the Si layer exposed at the bottom of the recessed portion is cleaned. is preferably However, the etching rate in dry etching has a large in-plane variation. Moreover, it is difficult to completely remove deposits derived from Si, F, and O generated during dry etching.

そこで、本発明は、複雑な工程を用いることなく、精度良く清浄な状態でパッド電極設置のための掘込み部を形成することができる圧電デバイスを提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a piezoelectric device in which a recessed portion for installing a pad electrode can be formed in a clean state with high accuracy without using a complicated process.

上記目的を達成するため、本発明に基づく圧電デバイスは、第１開口部を有する基部と、上記基部の上側に配置された振動層とを備える圧電デバイスであって、上記振動層は、上記基部に固定された固定部と、上記固定部に連なって上記第１開口部の上方に延在するメンブレン部とを含む。上記振動層は、上記基部に接続された下部電極層と、上記下部電極層の上側に配置されたエッチングストップ層と、上記エッチングストップ層の上側に配置された圧電層と、上記圧電層の上側に配置された上部電極層とを含む。上記メンブレン部の少なくとも一部の領域において、上記上部電極層と上記下部電極層とは、上記圧電層を挟み込んでいる。上記圧電デバイスは、上記上部電極層に電気的に接続するように上記上部電極層の上側に配置された第１パッド電極と、上記圧電層および上記エッチングストップ層を介さずに上記下部電極層に電気的に接続するように上記下部電極層の上側に配置された第２パッド電極とを備える。 To achieve the above object, a piezoelectric device according to the present invention includes a base having a first opening and a vibration layer disposed above the base, wherein the vibration layer comprises the base and a membrane part that is continuous with the fixing part and extends above the first opening. The vibration layer includes a lower electrode layer connected to the base, an etching stop layer arranged above the lower electrode layer, a piezoelectric layer arranged above the etching stop layer, and an upper side of the piezoelectric layer. and a top electrode layer disposed on the . In at least a partial region of the membrane portion, the piezoelectric layer is sandwiched between the upper electrode layer and the lower electrode layer. The piezoelectric device includes: a first pad electrode disposed above the upper electrode layer so as to be electrically connected to the upper electrode layer; a second pad electrode disposed over the lower electrode layer for electrical connection.

本発明によれば、下部電極層の上側にエッチングストップ層が配置されているので、第２パッド電極を配置するための掘込み部を形成する際に、掘込み部の所望の深さを精度良く実現することができる。したがって、複雑な工程を用いることなく、精度良く清浄な状態でパッド電極設置のための掘込み部を形成することができる。 According to the present invention, since the etching stop layer is arranged above the lower electrode layer, the desired depth of the hollowed portion can be accurately determined when forming the hollowed portion for arranging the second pad electrode. can be implemented well. Therefore, it is possible to form the recessed portion for installing the pad electrode in a clean state with high accuracy without using a complicated process.

本発明に基づく実施の形態１における圧電デバイスの断面図である。1 is a cross-sectional view of a piezoelectric device according to Embodiment 1 of the present invention; FIG. 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１の工程の説明図である。FIG. 4 is an explanatory diagram of the first step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第２の工程の説明図である。FIG. 4 is an explanatory diagram of a second step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第３の工程の説明図である。FIG. 10 is an explanatory diagram of the third step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第４の工程の説明図である。FIG. 10 is an explanatory diagram of a fourth step of the method of manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第５の工程の説明図である。FIG. 10 is an explanatory diagram of a fifth step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第６の工程の説明図である。FIG. 10 is an explanatory diagram of a sixth step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第７の工程の説明図である。FIG. 10 is an explanatory diagram of the seventh step of the method for manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第８の工程の説明図である。FIG. 10 is an explanatory diagram of an eighth step of the method of manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第９の工程の説明図である。FIG. 10 is an explanatory diagram of a ninth step of the method for manufacturing the piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１０の工程の説明図である。FIG. 10 is an explanatory diagram of a tenth step of the method for manufacturing the piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１１の工程の説明図である。FIG. 11 is an explanatory diagram of the eleventh step of the method of manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１２の工程の説明図である。FIG. 12 is an explanatory diagram of a twelfth step of the method of manufacturing the piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１３の工程の説明図である。FIG. 11 is an explanatory diagram of a thirteenth step of the method for manufacturing a piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１４の工程の説明図である。FIG. 11 is an explanatory diagram of a fourteenth step of the method for manufacturing a piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１５の工程の説明図である。FIG. 10 is an explanatory diagram of a fifteenth step of the method for manufacturing the piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１６の工程の説明図である。FIG. 10 is an explanatory diagram of a sixteenth step of the method for manufacturing a piezoelectric device according to Embodiment 1 of the present invention; 図１７における第２パッド電極およびその近傍の拡大断面図である。18 is an enlarged cross-sectional view of a second pad electrode and its vicinity in FIG. 17; FIG. 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１７の工程の説明図である。FIG. 10 is an explanatory diagram of a seventeenth step of the method for manufacturing a piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１８の工程の説明図である。FIG. 10 is an explanatory diagram of the eighteenth step of the method for manufacturing the piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第１９の工程の説明図である。FIG. 20 is an explanatory diagram of the nineteenth step of the method of manufacturing the piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第２０の工程の説明図である。FIG. 10 is an explanatory diagram of a twentieth step of the method for manufacturing a piezoelectric device in Embodiment 1 based on the present invention; 本発明に基づく実施の形態１における圧電デバイスの製造方法の第２１の工程の説明図である。FIG. 10 is an explanatory diagram of a twenty-first step of the method for manufacturing a piezoelectric device according to Embodiment 1 of the present invention; 本発明に基づく実施の形態１における圧電デバイスの変形例において想定される第２パッド電極およびその近傍の拡大断面図である。FIG. 5 is an enlarged cross-sectional view of a second pad electrode and its vicinity assumed in a modification of the piezoelectric device according to Embodiment 1 of the present invention;

（実施の形態１）
（構成）
図１を参照して、本発明に基づく実施の形態１における圧電デバイスについて説明する。本実施の形態における圧電デバイス１０１の断面図を図１に示す。 (Embodiment 1)
(composition)
A piezoelectric device according to Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 shows a cross-sectional view of a piezoelectric device 101 according to this embodiment.

圧電デバイス１０１は、第１開口部としての開口部９を有する基部１０と、基部１０の上側に配置された振動層１２とを備える。基部１０は、Ｓｉ層１と、Ｓｉ層１の上側に配置された酸化膜２とを含む。酸化膜２は、たとえばＳｉＯ₂膜であってよい。振動層１２は、基部１０に固定された固定部４１と、固定部４１に連なって第１開口部の上方に延在するメンブレン部４２とを含む。振動層１２は、基部１０に接続された下部電極層３と、下部電極層３の上側に配置されたエッチングストップ層２１と、エッチングストップ層２１の上側に配置された圧電層４と、圧電層４の上側に配置された上部電極層５とを含む。メンブレン部４２の少なくとも一部の領域において、上部電極層５と下部電極層３とは、圧電層４を挟み込んでいる。圧電デバイス１０１は、上部電極層５に電気的に接続するように上部電極層５の上側に配置された第１パッド電極３１と、圧電層４およびエッチングストップ層２１を介さずに下部電極層３に電気的に接続するように下部電極層３の上側に配置された第２パッド電極３２とを備える。 A piezoelectric device 101 includes a base 10 having an opening 9 as a first opening, and a vibration layer 12 arranged above the base 10 . The base 10 includes a Si layer 1 and an oxide film 2 arranged on the Si layer 1 . Oxide film 2 may be, for example, an SiO ₂ film. The vibration layer 12 includes a fixed portion 41 fixed to the base portion 10, and a membrane portion 42 connected to the fixed portion 41 and extending above the first opening. The vibration layer 12 includes a lower electrode layer 3 connected to the base 10, an etching stop layer 21 arranged above the lower electrode layer 3, a piezoelectric layer 4 arranged above the etching stop layer 21, a piezoelectric layer 4 and an upper electrode layer 5 disposed on the upper side of 4 . The piezoelectric layer 4 is sandwiched between the upper electrode layer 5 and the lower electrode layer 3 in at least a partial region of the membrane portion 42 . The piezoelectric device 101 includes a first pad electrode 31 arranged on the upper side of the upper electrode layer 5 so as to be electrically connected to the upper electrode layer 5 and a lower electrode layer 3 without the piezoelectric layer 4 and the etching stop layer 21 interposed therebetween. and a second pad electrode 32 disposed on the upper side of the lower electrode layer 3 so as to be electrically connected to the .

ここでは、説明の便宜のために、１つの断面図の中に、第１パッド電極３１および第２パッド電極３２を表示しているが、実際には、第１パッド電極３１と第２パッド電極３２との位置関係は、このようなものとは限らない。１つの断面図に第１パッド電極３１および第２パッド電極３２が同時に表れないような位置関係であってもよい。 Here, for convenience of explanation, the first pad electrode 31 and the second pad electrode 32 are shown in one cross-sectional view, but actually the first pad electrode 31 and the second pad electrode The positional relationship with 32 is not limited to this. The positional relationship may be such that the first pad electrode 31 and the second pad electrode 32 do not appear simultaneously in one cross-sectional view.

（製造方法）
図２～図２３を参照して、本実施の形態における圧電デバイス１０１の製造方法について説明する。実際には、複数の圧電デバイス１０１に対応する大きなサイズの集合基板を以て製造方法の各工程を進めていき、ある程度の構造が出来上がってから個別の圧電デバイス１０１のサイズに切り分けるという方法が採用可能であるが、ここでは、説明の便宜のために、圧電デバイス１０１の１個分に対応する領域のみを図示して、各工程について説明する。 (Production method)
A method of manufacturing the piezoelectric device 101 according to the present embodiment will be described with reference to FIGS. In practice, it is possible to employ a method in which each step of the manufacturing method proceeds with a large-sized collective substrate corresponding to a plurality of piezoelectric devices 101, and after the structure is completed to a certain extent, it is cut into individual piezoelectric device 101 sizes. However, for convenience of explanation, only the region corresponding to one piezoelectric device 101 is illustrated and each step will be explained.

まず、図２に示すように、Ｓｉ基板５１を用意する。Ｓｉ基板５１は、低抵抗なものである。Ｓｉ基板５１の抵抗は、１００ｍΩｃｍ以下である。Ｓｉ基板５１の両面に熱酸化膜を形成する。こうすることによって、図３に示すような構造物が得られる。この構造物においては、Ｓｉ層５０の両面が酸化膜２によって覆われている。また、この構造物とは別に、図４に示すようなＳｉ基板５２を用意する。Ｓｉ基板５２は平坦度が高い基板であることが好ましい。たとえばＳｉ基板５２のＴＴＶ（Total Thickness Variation）は５μｍ未満であることが好ましい。 First, as shown in FIG. 2, a Si substrate 51 is prepared. The Si substrate 51 is of low resistance. The Si substrate 51 has a resistance of 100 mΩcm or less. Thermal oxide films are formed on both sides of the Si substrate 51 . By doing this, a structure as shown in FIG. 3 is obtained. In this structure, both sides of Si layer 50 are covered with oxide film 2 . Separately from this structure, a Si substrate 52 as shown in FIG. 4 is prepared. The Si substrate 52 is preferably a substrate with high flatness. For example, the TTV (Total Thickness Variation) of the Si substrate 52 is preferably less than 5 μm.

図５に示すように、Ｓｉ基板５２と、図３で得られた構造物とを貼り合わせる。ここで両者を貼り合わせる方法は、たとえば、直接接合、プラズマ活性化接合、原子拡散接合などの中から選択された方法であってよい。 As shown in FIG. 5, the Si substrate 52 and the structure obtained in FIG. 3 are bonded together. Here, the method of bonding the two together may be, for example, a method selected from direct bonding, plasma activated bonding, atomic diffusion bonding, and the like.

次に、図５における上面を研削または研磨によって加工する。研磨加工は、たとえばＣＭＰであってもよい。こうして、図６に示すように下部電極層３を形成する。ここでは、Ｓｉ層５０の一部が薄く残ったものが下部電極層３となっている。下部電極層３の厚みは、たとえば１μｍ以下である。さらに、図７に示すように、下部電極層３の上面を覆うようにエッチングストップ層２１を形成する。エッチングストップ層２１は、たとえばＳｉＮ、ＡｌＮなどによって形成する。エッチングストップ層２１は、一般的なスパッタ、ＰＥＣＶＤなどの方法によって形成することができる。エッチングストップ層２１の厚みは、たとえば２０ｎｍ以下とする。 Next, the upper surface in FIG. 5 is processed by grinding or polishing. The polishing process may be CMP, for example. Thus, the lower electrode layer 3 is formed as shown in FIG. Here, the lower electrode layer 3 is formed by partially remaining the Si layer 50 thinly. The thickness of lower electrode layer 3 is, for example, 1 μm or less. Further, as shown in FIG. 7, an etching stop layer 21 is formed to cover the upper surface of lower electrode layer 3 . Etching stop layer 21 is formed of SiN, AlN, or the like, for example. The etching stop layer 21 can be formed by general methods such as sputtering and PECVD. The thickness of etching stop layer 21 is, for example, 20 nm or less.

別途、図８に示すような圧電基板５３を用意する。圧電基板５３は、圧電単結晶基板である。ここでいう圧電単結晶基板の材質は、たとえばタンタル酸リチウム（ＬｉＴａＯ₃）（「ＬＴ」ともいう。）、ニオブ酸リチウム（ＬｉＮｂＯ₃）（「ＬＮ」ともいう。）、水晶などの中から選択されたいずれかであってもよい。 Separately, a piezoelectric substrate 53 as shown in FIG. 8 is prepared. The piezoelectric substrate 53 is a piezoelectric single crystal substrate. The material of the piezoelectric single crystal substrate referred to here is selected from, for example, lithium tantalate (LiTaO ₃ ) (also referred to as “LT”), lithium niobate (LiNbO ₃ ) (also referred to as “LN”), crystal, and the like. may be either

図９に示すように、図７に示した構造物と図８に示した圧電基板５３とを貼り合わせる。次に、図９における上面を研削または研磨によって加工する。研磨加工は、たとえば化学機械研磨（Chemical Mechanical Polishing）（「ＣＭＰ」ともいう。）によって行なってもよい。こうして、図１０に示すように圧電層４を形成する。圧電基板５３の一部が薄く残ったものが圧電層４となっている。圧電層４の厚みは、たとえば１μｍ以下である。 As shown in FIG. 9, the structure shown in FIG. 7 and the piezoelectric substrate 53 shown in FIG. 8 are bonded together. Next, the upper surface in FIG. 9 is processed by grinding or polishing. Polishing may be performed, for example, by chemical mechanical polishing (also referred to as “CMP”). Thus, the piezoelectric layer 4 is formed as shown in FIG. A thin part of the piezoelectric substrate 53 remains as the piezoelectric layer 4 . The thickness of piezoelectric layer 4 is, for example, 1 μm or less.

図１１に示すように、圧電層３にスリット１３を形成する。スリット１３の形成は、フォトリソグラフィによってレジストパターンを形成した後、反応性イオンエッチング（Reactive Ion Etching）（「ＲＩＥ」ともいう。）などのドライエッチングを行なうことによって可能である。図１２に示すように、スリット１３からエッチングストップ層２１および下部電極層３をさらに掘り下げてスリット１４を形成する。スリット１４の形成も、フォトリソグラフィによってレジストパターンを形成した後、ＲＩＥなどのドライエッチングを行なうことによって可能である。図１１から図１２に至るには、２段階以上のエッチングを組み合わせてもよい。たとえば、まず、エッチングストップ層２１を除去するためのＢＣｌ₃などによるドライエッチングを行ない、その後で、下部電極層３のＳｉを除去するためのＣ₄Ｆ₈などによるドライエッチングを行なうこととしてもよい。 As shown in FIG. 11, slits 13 are formed in the piezoelectric layer 3 . The slits 13 can be formed by forming a resist pattern by photolithography and then performing dry etching such as reactive ion etching (also referred to as "RIE"). As shown in FIG. 12, the etching stop layer 21 and the lower electrode layer 3 are further dug from the slit 13 to form the slit 14 . The slits 14 can also be formed by dry etching such as RIE after forming a resist pattern by photolithography. 11 to 12, two or more steps of etching may be combined. For example, first, dry etching with BCl ₃ or the like is performed to remove the etching stop layer 21 , and then dry etching with C ₄ F ₈ or the like is performed to remove the Si of the lower electrode layer 3 . .

なお、スリット１３，１４は実際には平面的に見たときに複雑なパターンを含むので、断面図で見たときにも図１１～図１２に示すように単純に表れるわけではないが、ここでは、説明の便宜のために簡略化して表示することとし、中央の１ヶ所のみに表示されている。このことは、以下の図においても同様である。 Incidentally, since the slits 13 and 14 actually include a complicated pattern when viewed two-dimensionally, they do not appear simply as shown in FIGS. 11 and 12 when viewed in cross section, but here For the convenience of explanation, it is displayed in a simplified manner, and is displayed only in one place in the center. This also applies to the following figures.

さらに、圧電層４に掘込みパターンを形成する。すなわち、圧電層４の一部を除去して、図１３に示すように、エッチングストップ層２１の上面が部分的に露出するようにする。ここで示す例では、圧電層４に掘込みパターンとして開口部１５が形成されている。開口部１５は、第２開口部に相当する。図１２から図１３に至る圧電層４の除去は、ＲＩＥなどのドライエッチングによって行なう。 Furthermore, a carved pattern is formed in the piezoelectric layer 4 . That is, part of the piezoelectric layer 4 is removed so that the upper surface of the etching stop layer 21 is partially exposed as shown in FIG. In the example shown here, an opening 15 is formed in the piezoelectric layer 4 as an engraving pattern. The opening 15 corresponds to the second opening. The removal of the piezoelectric layer 4 from FIG. 12 to FIG. 13 is performed by dry etching such as RIE.

図１４に示すように、レジスト膜６を形成し、このレジスト膜６をパターニングする。パターニングすることによって、開口部１５においてはレジスト膜６を開口させる。パターニング後のレジスト膜６をマスクとして開口部１５内のエッチングストップ層２１を除去する。エッチングストップ層２１の除去のためには、たとえばリン酸水溶液によってウェットエッチングを行なう。リン酸水溶液の代わりに、リン酸および硝酸の混合液などを用いてウェットエッチングを行なってもよい。ウェットエッチングを行なうことによって、開口部１５内のエッチングストップ層２１および不要な堆積物（「デポ物」ともいう。）が除去される。このようにして、図１５に示すように、開口部１５の底には下部電極層３が露出するようになる。 As shown in FIG. 14, a resist film 6 is formed and patterned. The resist film 6 is opened at the opening 15 by patterning. Using the patterned resist film 6 as a mask, the etching stop layer 21 in the opening 15 is removed. In order to remove etching stop layer 21, wet etching is performed using, for example, a phosphoric acid aqueous solution. Wet etching may be performed using a mixed solution of phosphoric acid and nitric acid instead of the phosphoric acid aqueous solution. Wet etching removes etching stop layer 21 and unnecessary deposits (also referred to as “deposits”) in openings 15 . Thus, the lower electrode layer 3 is exposed at the bottom of the opening 15, as shown in FIG.

次に、図１６に示すように、圧電層４の上面の一部を覆うように、上部電極層５を形成する。上部電極層５の材料はたとえばＰｔである。上部電極層５の形成は、リフトオフによって行なってもよい。すなわち、全体を覆うようにレジスト膜を形成し、フォトリソグラフィによってレジストパターンを形成した後、全体を覆うように金属膜を蒸着し、剥離液によってレジストパターンを溶解させて金属膜の不要部分を剥離させることによって、所望の領域のみに金属膜を形成することとしてもよい。上部電極層５は、Ｐｔのみの単層構造とは限らない。たとえばＴｉ、Ｍｏ、Ｎｉなどからなる密着層を形成してから、その上にＰｔ膜を形成してもよい。すなわち、上部電極層５は２層以上の構造であってもよい。あるいは、上部電極層５の主材料は、Ｐｔの代わりにたとえばＡｕであってもよい。 Next, as shown in FIG. 16, the upper electrode layer 5 is formed so as to partially cover the upper surface of the piezoelectric layer 4 . The material of upper electrode layer 5 is Pt, for example. The formation of the upper electrode layer 5 may be performed by lift-off. That is, a resist film is formed to cover the entire surface, a resist pattern is formed by photolithography, a metal film is evaporated to cover the entire surface, the resist pattern is dissolved by a stripping solution, and unnecessary portions of the metal film are removed. A metal film may be formed only in a desired region by allowing the metal film to be formed. The upper electrode layer 5 is not limited to a single layer structure of Pt only. For example, after forming an adhesion layer made of Ti, Mo, Ni, etc., a Pt film may be formed thereon. That is, the upper electrode layer 5 may have a structure of two or more layers. Alternatively, the main material of upper electrode layer 5 may be Au, for example, instead of Pt.

図１７に示すように、第１パッド電極３１および第２パッド電極３２を形成する。第１パッド電極３１は上部電極層５の上面に載るように形成される。第２パッド電極３２は、開口部１５の内部において下部電極層３の上面に載るように形成される。 As shown in FIG. 17, a first pad electrode 31 and a second pad electrode 32 are formed. The first pad electrode 31 is formed on the upper surface of the upper electrode layer 5 . The second pad electrode 32 is formed on the upper surface of the lower electrode layer 3 inside the opening 15 .

第２パッド電極３２およびその近傍を拡大したところを図１８に示す。開口部１５の底部においては、エッチングストップ層２１は、開口部１５より広く開口している。ここでは、エッチングストップ層２１には開口部１６が生じている。開口部１６は開口部１５より広くなっている。拡大図である図１８では圧電層４がオーバーハングしているが、図１７では、説明の便宜のために、オーバーハングしていることは図示省略されて模式的に表示されている。図１９以降においても、図１７と同様の表示形式を採用する。図１８に示すような構造となったのは、図１４から図１５にかけてウェットエッチングを行なったことによる。ウェットエッチングを行なうことによって、開口部１５内のエッチングストップ層２１および不要な堆積物が除去される際に、エッチングストップ層２１の除去は側方へも進行するので、図１８に示したようなオーバーハング構造となる。図１８に示した例では、エッチングストップ層２１の開口部１６は、圧電層４に設けられた開口部１５より広くなっている。 FIG. 18 shows an enlarged view of the second pad electrode 32 and its vicinity. At the bottom of opening 15 , etching stop layer 21 opens wider than opening 15 . Here, an opening 16 is produced in the etching stop layer 21 . Opening 16 is wider than opening 15 . In FIG. 18, which is an enlarged view, the piezoelectric layer 4 is overhanging, but in FIG. 17, for the convenience of explanation, the overhanging is omitted and schematically displayed. From FIG. 19 onward, a display format similar to that of FIG. 17 is adopted. The structure shown in FIG. 18 is obtained by performing wet etching from FIG. 14 to FIG. By performing wet etching, when the etching stop layer 21 and unnecessary deposits in the opening 15 are removed, the etching stop layer 21 is also removed laterally. It becomes an overhang structure. In the example shown in FIG. 18 , the opening 16 of the etching stop layer 21 is wider than the opening 15 provided in the piezoelectric layer 4 .

図１７に示した構造物の上面を覆うようにレジスト膜８を形成する。こうして、図１９に示すようになる。第１パッド電極３１および第２パッド電極３２は、レジスト膜８によって覆われる。レジスト膜８を形成する際には、液だれ防止のため、１３０℃以上で高温処理がされることが好ましい。別途、図２０に示すように、支持基板５４を用意する。支持基板５４の材料は、たとえばガラス、Ｓｉなどであってよい。図１９に示した構造物と図２０に示した支持基板５４とを貼り合わせる。貼合せは、テープ、フィルムなどによって行なうこととしてよい。こうして、図２１に示す構造物が得られる。この構造物の上面を研削または研磨によって加工する。研磨加工は、たとえばＣＭＰによって行なってもよい。これにより、Ｓｉ基板５２は薄くなり、図２２に示すようにＳｉ層１となる。Ｓｉ層１の厚みは４００μｍ以下とする。 A resist film 8 is formed to cover the upper surface of the structure shown in FIG. In this way, it becomes as shown in FIG. First pad electrode 31 and second pad electrode 32 are covered with resist film 8 . When forming the resist film 8, it is preferable to perform a high temperature treatment at 130° C. or higher to prevent dripping. Separately, as shown in FIG. 20, a support substrate 54 is prepared. The material of the support substrate 54 may be glass, Si, or the like, for example. The structure shown in FIG. 19 and the supporting substrate 54 shown in FIG. 20 are bonded together. The lamination may be performed using a tape, film, or the like. Thus, the structure shown in FIG. 21 is obtained. The upper surface of this structure is processed by grinding or polishing. Polishing may be performed, for example, by CMP. As a result, the Si substrate 52 is thinned to become the Si layer 1 as shown in FIG. The thickness of the Si layer 1 is set to 400 μm or less.

次に、Ｓｉ層１の一部および酸化膜２の一部を除去することによって、図２３に示すように開口部９を形成する。開口部９は第１開口部に相当する。開口部９の形成も、フォトリソグラフィによってＳｉ層１上にレジストパターンを形成した後、ＲＩＥなどのドライエッチングを行なうことによって可能である。こうして、メンブレン部４２（図１参照）が形成される。 Next, by removing part of Si layer 1 and part of oxide film 2, opening 9 is formed as shown in FIG. The opening 9 corresponds to the first opening. The opening 9 can also be formed by dry etching such as RIE after forming a resist pattern on the Si layer 1 by photolithography. Thus, the membrane portion 42 (see FIG. 1) is formed.

薬液などによってレジスト膜８を溶解する。その結果、支持基板５４が剥離する。さらに、プラズマアッシングを行なってもよい。こうして、図１に示した圧電デバイス１０１が得られる。 The resist film 8 is dissolved with a chemical solution or the like. As a result, the support substrate 54 is peeled off. Furthermore, plasma ashing may be performed. Thus, the piezoelectric device 101 shown in FIG. 1 is obtained.

なお、図１～図２３においては、説明の便宜のために、第１パッド電極３１および第２パッド電極３２が１つの断面図に表れるように表示しているが、実際には、第１パッド電極３１および第２パッド電極３２の配置は、この通りとは限らない。第１パッド電極３１および第２パッド電極３２が１つの断面図に同時に表れないような配置であってもよい。たとえば平面的に見たときにメンブレン部４２の同じ側の辺に沿うように、第１パッド電極３１および第２パッド電極３２が配置されていてもよい。 1 to 23, for convenience of explanation, the first pad electrode 31 and the second pad electrode 32 are shown in a single cross-sectional view. The arrangement of the electrodes 31 and the second pad electrodes 32 is not limited to this. The arrangement may be such that the first pad electrode 31 and the second pad electrode 32 do not appear in one cross-sectional view at the same time. For example, first pad electrode 31 and second pad electrode 32 may be arranged along the same side of membrane portion 42 when viewed two-dimensionally.

（作用・効果）
本実施の形態では、下部電極層３の上側にエッチングストップ層２１が配置されているので、第２パッド電極３２を配置するための掘込み部を形成する際に、掘込み部の所望の深さを精度良く実現することができる。第２パッド電極３２を設置するための面を、所望の均一な深さに形成することが可能となるので、特性が安定する。本実施の形態によれば、複雑な工程を用いることなく、精度良く清浄な状態でパッド電極設置のための掘込み部を形成することができる。 (action/effect)
In the present embodiment, since the etching stop layer 21 is arranged above the lower electrode layer 3, when forming the trench for arranging the second pad electrode 32, it is possible to obtain a desired depth of the trench. can be realized with high accuracy. Since the surface on which the second pad electrode 32 is to be placed can be formed with a desired uniform depth, the characteristics are stabilized. According to the present embodiment, it is possible to precisely form the recessed portion for installing the pad electrode in a clean state without using a complicated process.

エッチングストップ層２１は、窒化物で形成されていることが好ましい。ここでいう窒化物とは、たとえばＳｉＮ、ＡｌＮなどのいずれかである。エッチングストップ層２１が窒化膜で形成される場合、圧電層４に対する選択比を大きく確保することができる。これにより、エッチングストップ層２１として必要な厚みが小さくなり、薄いエッチングストップ層２１で足りるようになる。ただし、エッチングストップ層２１の厚みは２０ｎｍより大きいことが好ましい。エッチングストップ層２１が薄ければ、メンブレン部４２を振動させるために印加する電圧は小さくても足りるようになる。したがって、メンブレン部４２を振動させるために圧電層４に電圧を印加しようとした際に付随的に圧電層４以外に印加されてしまう電圧を小さく抑えることができる。また、エッチングストップ層２１が窒化膜で形成される場合、エッチングによる除去が容易となる。 Etching stop layer 21 is preferably made of nitride. The nitride referred to here is, for example, SiN, AlN, or the like. When the etching stop layer 21 is formed of a nitride film, a large selectivity with respect to the piezoelectric layer 4 can be ensured. As a result, the required thickness of the etching stop layer 21 is reduced, and a thin etching stop layer 21 is sufficient. However, the thickness of the etching stop layer 21 is preferably greater than 20 nm. If the etching stop layer 21 is thin, a small voltage is enough to vibrate the membrane portion 42 . Therefore, when a voltage is applied to the piezoelectric layer 4 in order to vibrate the membrane portion 42, the voltage incidentally applied to other than the piezoelectric layer 4 can be reduced. Also, if the etching stop layer 21 is formed of a nitride film, it can be easily removed by etching.

本実施の形態では、開口部１５内のエッチングストップ層２１を除去するためにウェットエッチングを行なっていたので、開口部１５およびその近傍は、図１８に示すような構造となっていた。すなわち、圧電層４は第２開口部としての開口部１５を有し、平面的に見て、第２パッド電極３２は、前記第２開口部の内部に配置されており、第２パッド電極３２の周りにおいてエッチングストップ層２１は、前記第２開口部より広く開口していた。これはあくまで一例である。 In the present embodiment, wet etching was performed to remove etching stop layer 21 in opening 15, so opening 15 and its vicinity had a structure as shown in FIG. That is, the piezoelectric layer 4 has an opening 15 as a second opening, and the second pad electrode 32 is arranged inside the second opening when viewed in plan. , the etching stop layer 21 was opened wider than the second opening. This is just one example.

たとえば開口部１５内のエッチングストップ層２１を除去する工程で、同じ目的のためにウェットエッチングではなくドライエッチングを行なうことも可能である。この場合、開口部１５およびその近傍は、図２４に示すような構造となる。ここでいうドライエッチングは、たとえばＢＣｌ₃などのガスを用いて行なうことができる。ドライエッチングを行なった後で、不要な堆積物を除去するために、アルカリ薬液での処理を行なうことによって、下部電極層３をわずかにウェットエッチングする。その結果、図２４に示すように、下部電極層３には凹部１８が形成されている。凹部１８は、圧電層４に設けられた開口部１５に連通するように形成されている。凹部１８は側方にも広がっているので、圧電層４およびエッチングストップ層２１がオーバーハングしている。ここで示す例では、凹部１８の幅はＡとなっており、深さはＢとなっている。このような構成であってもよい。 For example, in the step of removing etching stop layer 21 in opening 15, dry etching can be performed instead of wet etching for the same purpose. In this case, the opening 15 and its vicinity have a structure as shown in FIG. The dry etching referred to here can be performed using a gas such as BCl ₃ , for example. After the dry etching, the lower electrode layer 3 is slightly wet-etched by treatment with alkaline chemicals in order to remove unnecessary deposits. As a result, as shown in FIG. 24, recesses 18 are formed in the lower electrode layer 3 . The recess 18 is formed so as to communicate with the opening 15 provided in the piezoelectric layer 4 . Since the concave portion 18 also extends laterally, the piezoelectric layer 4 and the etching stop layer 21 overhang. In the example shown here, the width of the recess 18 is A and the depth is B. As shown in FIG. Such a configuration may be used.

この場合、圧電層４は第２開口部を有し、平面的に見て、第２パッド電極３２は、前記第２開口部の内部に配置されており、第２パッド電極３２の周りにおいてエッチングストップ層２１は、前記第２開口部と連なるように開口しており、前記第２開口部の投影領域において下部電極層３は深さ方向に凹んでいる。 In this case, the piezoelectric layer 4 has a second opening, the second pad electrode 32 is arranged inside the second opening in plan view, and the second pad electrode 32 is etched around the second pad electrode 32 . The stop layer 21 is open so as to be continuous with the second opening, and the lower electrode layer 3 is recessed in the depth direction in the projection area of the second opening.

なお、上記実施の形態のうち複数を適宜組み合わせて採用してもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。 It should be noted that a plurality of the above embodiments may be appropriately combined and employed.
It should be noted that the above embodiments disclosed this time are illustrative in all respects and are not restrictive. The scope of the present invention is indicated by the claims, and includes all changes within the meaning and range of equivalents to the claims.

１Ｓｉ層、２酸化膜、３下部電極層、４圧電層、５上部電極層、６，８レジスト膜、９（基部に設けられた）開口部、１０基部、１２振動層、１４スリット、１５（第２パッド電極を設置するための）開口部、１６（エッチングストップ層に設けられた）開口部、１８凹部、２１エッチングストップ層、３１第１パッド電極、３２第２パッド電極、４１固定部、４２メンブレン部、５０Ｓｉ層、５１，５２Ｓｉ基板、５３圧電基板、５４支持基板、１０１圧電デバイス。 1 Si layer, 2 oxide film, 3 lower electrode layer, 4 piezoelectric layer, 5 upper electrode layer, 6, 8 resist film, 9 opening (provided in the base), 10 base, 12 vibration layer, 14 slit, 15 opening (for setting second pad electrode) 16 opening (provided in etching stop layer) 18 recess 21 etching stop layer 31 first pad electrode 32 second pad electrode 41 fixing part , 42 membrane portion, 50 Si layer, 51, 52 Si substrate, 53 piezoelectric substrate, 54 support substrate, 101 piezoelectric device.

Claims

a base having a first opening;
A piezoelectric device comprising: a vibration layer disposed over the base;
The vibration layer includes a fixing portion fixed to the base portion, and a membrane portion extending from the fixing portion and extending above the first opening,
The vibration layer includes a lower electrode layer connected to the base, an etching stop layer arranged above the lower electrode layer, a piezoelectric layer arranged above the etching stop layer, and an upper side of the piezoelectric layer. a top electrode layer disposed in
In at least a partial region of the membrane portion, the upper electrode layer and the lower electrode layer sandwich the piezoelectric layer,
The piezoelectric device is
a first pad electrode disposed above the upper electrode layer so as to be electrically connected to the upper electrode layer;
A piezoelectric device, comprising: the piezoelectric layer; and a second pad electrode disposed above the lower electrode layer so as to be electrically connected to the lower electrode layer without passing through the etch stop layer.

2. The piezoelectric device of claim 1, wherein said etch stop layer is made of nitride.

The piezoelectric layer has a second opening, and the second pad electrode is arranged inside the second opening when viewed in plan,
3. The piezoelectric device according to claim 1, wherein said etching stop layer around said second pad electrode is wider than said second opening.

The piezoelectric layer has a second opening, and the second pad electrode is arranged inside the second opening when viewed in plan,
around the second pad electrode, the etching stop layer is open so as to be continuous with the second opening;
3. The piezoelectric device according to claim 1, wherein said lower electrode layer is recessed in the depth direction in a projection area of said second opening.