JP2023097376A - Plasma processing device and manufacturing method of electrostatic chuck - Google Patents
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Abstract
Description
本開示の例示的実施形態は、プラズマ処理装置及び静電チャックの製造方法に関する。 Exemplary embodiments of the present disclosure relate to plasma processing apparatuses and methods of manufacturing electrostatic chucks.
静電チャックを有するプラズマ処理装置として、特許文献1に記載された技術がある。
As a plasma processing apparatus having an electrostatic chuck, there is a technology described in
本開示は、RF電力の損失や漏洩を低減できる技術を提供する。 The present disclosure provides techniques that can reduce RF power loss and leakage.
本開示の一つの例示的実施形態において、プラズマ処理チャンバと、前記プラズマ処理チャンバ内に配置される基板支持部であり、前記基板支持部は、基板支持面を有する誘電体部材と、前記誘電体部材内に配置され、第1の端子及び第2の端子を有する第1のフィルタ素子と、前記誘電体部材内に配置され、前記第1の端子に電気的に接続される第1の静電電極と、を有する、基板支持部と、前記プラズマ処理チャンバに結合され、RF信号を生成するように構成されるRF生成部と、前記第2の端子に電気的に接続され、DC信号を生成するように構成される第1のDC生成部とを備えるプラズマ処理装置が提供される。 In one exemplary embodiment of the present disclosure, a plasma processing chamber and a substrate support disposed within the plasma processing chamber, the substrate support comprising a dielectric member having a substrate support surface; a first filter element disposed within a member and having a first terminal and a second terminal; and a first electrostatic element disposed within the dielectric member and electrically connected to the first terminal. an RF generator coupled to the plasma processing chamber and configured to generate an RF signal; and electrically connected to the second terminal to generate a DC signal. A plasma processing apparatus is provided comprising a first DC generator configured to.
本開示の一つの例示的実施形態によれば、RF電力の損失や漏洩を低減できる技術を提供することができる。 According to one exemplary embodiment of the present disclosure, techniques can be provided that can reduce RF power loss and leakage.
以下、本開示の各実施形態について説明する。
一つの例示的実施形態において、プラズマ処理装置を提供する。プラズマ処理装置は、プラズマ処理チャンバと、プラズマ処理チャンバ内に配置される基板支持部であり、基板支持部は、基板支持面を有する誘電体部材と、誘電体部材内に配置され、第1の端子及び第2の端子を有する第1のフィルタ素子と、誘電体部材内に配置され、第1の端子に電気的に接続される第1の電極と、を有する、基板支持部と、プラズマ処理チャンバに結合され、RF信号を生成するように構成されるRF生成部と、第2の端子に電気的に接続され、DC信号を生成するように構成される第1のDC生成部とを備える。
Each embodiment of the present disclosure will be described below.
In one exemplary embodiment, a plasma processing apparatus is provided. The plasma processing apparatus is a plasma processing chamber and a substrate support disposed within the plasma processing chamber, the substrate support including a dielectric member having a substrate support surface, a dielectric member disposed within the dielectric member, and a first A substrate support having a first filter element having a terminal and a second terminal, and a first electrode disposed within a dielectric member and electrically connected to the first terminal; and plasma processing. an RF generator coupled to the chamber and configured to generate an RF signal; and a first DC generator electrically connected to the second terminal and configured to generate a DC signal. .
一つの例示的実施形態において、第1の電極は、静電チャック電極を含む。 In one exemplary embodiment, the first electrode comprises an electrostatic chuck electrode.
一つの例示的実施形態において、第1の電極は、バイアス電極を含む。 In one exemplary embodiment, the first electrode includes a bias electrode.
一つの例示的実施形態において、第1のフィルタ素子は、ローパスフィルタである。 In one exemplary embodiment, the first filter element is a low pass filter.
一つの例示的実施形態において、第1のフィルタ素子は、第1の抵抗素子を含む。 In one exemplary embodiment, the first filter element includes a first resistive element.
一つの例示的実施形態において、第1の抵抗素子は、基板支持面に対して垂直に配置される。 In one exemplary embodiment, the first resistive element is arranged perpendicular to the substrate support surface.
一つの例示的実施形態において、第1の抵抗素子は、基板支持面に対して平行に配置される。 In one exemplary embodiment, the first resistive element is arranged parallel to the substrate support surface.
一つの例示的実施形態において、第1の電極は、基板支持面に対して平行に配置され、第1の抵抗素子は、第1の電極の下方において、第1の電極に対して平行に配置され、第1の抵抗素子は、第1の端子及び第2の端子を有する。 In one exemplary embodiment, the first electrode is arranged parallel to the substrate support surface and the first resistive element is arranged parallel to the first electrode below the first electrode. and the first resistive element has a first terminal and a second terminal.
一つの例示的実施形態において、第1の抵抗素子は、第1の端子と第2の端子との間に、互いに電気的に並列に接続される複数の抵抗配線を有する。 In one exemplary embodiment, the first resistive element has a plurality of resistive wires electrically connected in parallel between the first terminal and the second terminal.
一つの例示的実施形態において、第1の抵抗素子は、基板支持面の平面視において、屈曲したラインパターンを有する。 In one exemplary embodiment, the first resistive element has a curved line pattern in plan view of the substrate support surface.
一つの例示的実施形態において、第1のフィルタ素子は、第2の抵抗素子を含み、第2の抵抗素子は、第1の抵抗素子の下方において、第1の抵抗素子に対して平行に配置され、第2の抵抗素子は、第3の端子及び第4の端子を有し、第3の端子は、第2の端子を介して、第1の電極に電気的に接続され、第4の端子は、第1のDC生成部に電気的に接続される。 In one exemplary embodiment, the first filter element includes a second resistive element, the second resistive element being arranged below and parallel to the first resistive element. the second resistive element has a third terminal and a fourth terminal, the third terminal is electrically connected to the first electrode via the second terminal, and the fourth The terminal is electrically connected to the first DC generator.
一つの例示的実施形態において、第1のフィルタ素子は、第1のインダクタ素子を含む。 In one exemplary embodiment, the first filter element includes a first inductor element.
一つの例示的実施形態において、第1のインダクタ素子は、基板支持面に平行に配置される。 In one exemplary embodiment, the first inductor element is arranged parallel to the substrate support surface.
一つの例示的実施形態において、第1の電極は、第1の面に対して平行に配置されており、第1のインダクタ素子は、第1の電極の下方において、第1の電極に対して平行に配置され、第1のインダクタ素子は、第1の端子及び第2の端子を有する。 In one exemplary embodiment, the first electrode is arranged parallel to the first plane and the first inductor element is below the first electrode and relative to the first electrode. Arranged in parallel, the first inductor element has a first terminal and a second terminal.
一つの例示的実施形態において、第1のインダクタ素子は、基板支持面の平面視において、渦巻状のラインパターンを有する。 In one exemplary embodiment, the first inductor element has a spiral line pattern in plan view of the substrate support surface.
一つの例示的実施形態において、第1のフィルタ素子は、第2のインダクタ素子を含み、第2のインダクタ素子は、第1のインダクタ素子の下方において、第1のインダクタ素子に対して平行に配置され、第2のインダクタ素子は、第3の端子及び第4の端子を有し、第3の端子は、第2の端子を介して、第1の電極に電気的に接続され、第4の端子は、第1のDC生成部に電気的に接続される。 In one exemplary embodiment, the first filter element includes a second inductor element arranged below and parallel to the first inductor element. and the second inductor element has a third terminal and a fourth terminal, the third terminal is electrically connected to the first electrode via the second terminal, and the fourth The terminal is electrically connected to the first DC generator.
一つの例示的実施形態において、プラズマ処理装置は、DC信号を生成するように構成される第2のDC生成部を更に備え、前記誘電体部材は、前記基板支持面の周囲において、リング支持面を有し、前記基板支持部は、前記誘電体部材内に配置され、第5の端子及び第6の端子を有する第2のフィルタ素子と、前記誘電体部材内に配置され、前記第5の端子に電気的に接続される第2の電極と、を有し、前記第2のDC生成部は、前記第6の端子に電気的に接続される。 In one exemplary embodiment, the plasma processing apparatus further comprises a second DC generator configured to generate a DC signal, the dielectric member having a ring support surface around the substrate support surface. wherein the substrate support includes a second filter element disposed within the dielectric member and having a fifth terminal and a sixth terminal; and a second filter element disposed within the dielectric member and including the fifth terminal. and a second electrode electrically connected to the terminal, wherein the second DC generator is electrically connected to the sixth terminal.
一つの例示的実施形態において、RF生成部に電気的に接続されるRF電極を更に備え、RF電極は、金属部材を含み、金属部材は、誘電体部材と接合される。 In one exemplary embodiment, further comprising an RF electrode electrically connected to the RF generator, the RF electrode includes a metal member, the metal member bonded to the dielectric member.
一つの例示的実施形態において、RF生成部に電気的に接続されたRF電極を更に備え、RF電極は、誘電体部材内に配置される。 In one exemplary embodiment, further comprising an RF electrode electrically connected to the RF generator, the RF electrode disposed within the dielectric member.
一つの例示的実施形態において、電極を有する静電チャックの製造方法を提供する。静電チャックの製造方法は、第1の面及び第1の面と反対の第2の面を有する第1の誘電体層を用意する工程と、第1の面に電極を形成する工程と、第1の誘電体層にプラグを形成する工程であって、プラグは第1の誘電体層を貫通して形成され、プラグの一端は第1の面において電極に接続されており、プラグの他端は第2の面において露出している、プラグを形成する工程と、第3の面及び第3の面と反対の第4の面を有する第2の誘電体層を用意する工程と、第3の面にフィルタ素子を形成する工程と、第1の誘電体層の第2の面と第2の誘電体層の第3の面とを接合して、フィルタ素子の一部とプラグの他端とを接続する工程とを含む。 In one exemplary embodiment, a method of manufacturing an electrostatic chuck having electrodes is provided. A method of manufacturing an electrostatic chuck includes the steps of providing a first dielectric layer having a first surface and a second surface opposite to the first surface; forming an electrode on the first surface; forming a plug in the first dielectric layer, the plug being formed through the first dielectric layer, one end of the plug being connected to the electrode on the first surface; forming a plug, the end of which is exposed on the second surface; providing a second dielectric layer having a third surface and a fourth surface opposite the third surface; forming a filter element on surface 3; and connecting the ends.
以下、図面を参照して、本開示の各実施形態について詳細に説明する。なお、各図面において同一または同様の要素には同一の符号を付し、重複する説明を省略する。特に断らない限り、図面に示す位置関係に基づいて上下左右等の位置関係を説明する。図面の寸法比率は実際の比率を示すものではなく、また、実際の比率は図示の比率に限られるものではない。 Hereinafter, each embodiment of the present disclosure will be described in detail with reference to the drawings. In each drawing, the same or similar elements are denoted by the same reference numerals, and overlapping descriptions are omitted. Unless otherwise specified, positional relationships such as top, bottom, left, and right will be described based on the positional relationships shown in the drawings. The dimensional ratios in the drawings do not indicate the actual ratios, and the actual ratios are not limited to the illustrated ratios.
<プラズマ処理システムの一例>
図1は、プラズマ処理システムの構成例を説明するための図である。一実施形態において、プラズマ処理システムは、プラズマ処理装置1及び制御部2を含む。プラズマ処理システムは、基板処理システムの一例であり、プラズマ処理装置1は、基板処理装置の一例である。プラズマ処理装置1は、プラズマ処理チャンバ10、基板支持部11及びプラズマ生成部12を含む。プラズマ処理チャンバ10は、プラズマ処理空間を有する。また、プラズマ処理チャンバ10は、少なくとも1つの処理ガスをプラズマ処理空間に供給するための少なくとも1つのガス供給口と、プラズマ処理空間からガスを排出するための少なくとも1つのガス排出口とを有する。ガス供給口は、後述するガス供給部20に接続され、ガス排出口は、後述する排気システム40に接続される。基板支持部11は、プラズマ処理空間内に配置され、基板を支持するための基板支持面を有する。
<Example of plasma processing system>
FIG. 1 is a diagram for explaining a configuration example of a plasma processing system. In one embodiment, a plasma processing system includes a
プラズマ生成部12は、プラズマ処理空間内に供給された少なくとも1つの処理ガスからプラズマを生成するように構成される。プラズマ処理空間において形成されるプラズマは、容量結合プラズマ(CCP;Capacitively Coupled Plasma)、誘導結合プラズマ(ICP;Inductively Coupled Plasma)、ECRプラズマ(Electron-Cyclotron-resonance plasma)、ヘリコン波励起プラズマ(HWP:Helicon Wave Plasma)、又は、表面波プラズマ(SWP:Surface Wave Plasma)等であってもよい。また、AC(Alternating Current)プラズマ生成部及びDC(Direct Current)プラズマ生成部を含む、種々のタイプのプラズマ生成部が用いられてもよい。一実施形態において、ACプラズマ生成部で用いられるAC信号(AC電力)は、100kHz~10GHzの範囲内の周波数を有する。従って、AC信号は、RF(Radio Frequency)信号及びマイクロ波信号を含む。一実施形態において、RF信号は、100kHz~150MHzの範囲内の周波数を有する。
The
<CCPプラズマ処理装置の一例>
図2は、容量結合型のプラズマ処理装置の構成例を説明するための図である。
<Example of CCP plasma processing apparatus>
FIG. 2 is a diagram for explaining a configuration example of a capacitively coupled plasma processing apparatus.
プラズマ処理システムは、容量結合型のプラズマ処理装置1及び制御部2を含む。容量結合型のプラズマ処理装置1は、プラズマ処理チャンバ10、ガス供給部20、電源30及び排気システム40を含む。また、プラズマ処理装置1は、基板支持部11及びガス導入部を含む。ガス導入部は、少なくとも1つの処理ガスをプラズマ処理チャンバ10内に導入するように構成される。ガス導入部は、シャワーヘッド13を含む。基板支持部11は、プラズマ処理チャンバ10内に配置される。シャワーヘッド13は、基板支持部11の上方に配置される。一実施形態において、シャワーヘッド13は、プラズマ処理チャンバ10の天部(ceiling)の少なくとも一部を構成する。プラズマ処理チャンバ10は、シャワーヘッド13、プラズマ処理チャンバ10の側壁10a及び基板支持部11により規定されたプラズマ処理空間10sを有する。プラズマ処理チャンバ10は、少なくとも1つの処理ガスをプラズマ処理空間10sに供給するための少なくとも1つのガス供給口と、プラズマ処理空間からガスを排出するための少なくとも1つのガス排出口とを有する。プラズマ処理チャンバ10は接地される。シャワーヘッド13及び基板支持部11は、プラズマ処理チャンバ10の筐体とは電気的に絶縁される。
The plasma processing system includes a capacitively coupled
基板支持部11は、本体部111及びリングアセンブリ112を含む。本体部111は、基板Wを支持するための中央領域111aと、リングアセンブリ112を支持するための環状領域111bとを有する。ウェハは基板Wの一例である。本体部111の環状領域111bは、平面視で本体部111の中央領域111aを囲んでいる。基板Wは、本体部111の中央領域111a上に配置され、リングアセンブリ112は、本体部111の中央領域111a上の基板Wを囲むように本体部111の環状領域111b上に配置される。従って、中央領域111aは、基板Wを支持するための基板支持面とも呼ばれ、環状領域111bは、リングアセンブリ112を支持するためのリング支持面とも呼ばれる。
The
一実施形態において、本体部111は、基台1110及び静電チャック1111を含む。基台1110は、導電性部材を含む。基台1110の導電性部材は下部電極として機能し得る。静電チャック1111は、基台1110の上に配置される。静電チャック1111は、セラミック部材1111aとセラミック部材1111a内に配置される電極1111bとを含む。一実施形態において、電極1111bは、静電チャック電極を含む。セラミック部材1111aは、中央領域111aを有する。一実施形態において、セラミック部材1111aは、環状領域111bも有する。なお、環状静電チャックや環状絶縁部材のような、静電チャック1111を囲む他の部材が環状領域111bを有してもよい。この場合、リングアセンブリ112は、環状静電チャック又は環状絶縁部材の上に配置されてもよく、静電チャック1111と環状絶縁部材の両方の上に配置されてもよい。また、後述するRF(Radio Frequency)電源31及び/又はDC(Direct Current)電源32に結合される少なくとも1つのRF/DC電極がセラミック部材1111a内に配置されてもよい。この場合、少なくとも1つのRF/DC電極が下部電極として機能する。後述するバイアスRF信号及び/又はDC信号が少なくとも1つのRF/DC電極に供給される場合、RF/DC電極はバイアス電極とも呼ばれる。なお、基台1110の導電性部材と少なくとも1つのRF/DC電極とが複数の下部電極として機能してもよい。また、電極1111bが下部電極として機能してもよい。この場合、電極1111bは、バイアス電極を含む。従って、基板支持部11は、少なくとも1つの下部電極を含む。
In one embodiment,
リングアセンブリ112は、1又は複数の環状部材を含む。一実施形態において、1又は複数の環状部材は、1又は複数のエッジリングと少なくとも1つのカバーリングとを含む。エッジリングは、導電性材料又は絶縁材料で形成され、カバーリングは、絶縁材料で形成される。
また、基板支持部11は、静電チャック1111、リングアセンブリ112及び基板のうち少なくとも1つをターゲット温度に調節するように構成される温調モジュールを含んでもよい。温調モジュールは、ヒータ、伝熱媒体、流路1110a、又はこれらの組み合わせを含んでもよい。流路1110aには、ブラインやガスのような伝熱流体が流れる。一実施形態において、流路1110aが基台1110内に形成され、1又は複数のヒータが静電チャック1111のセラミック部材1111a内に配置される。また、基板支持部11は、基板Wの裏面と中央領域111aとの間の間隙に伝熱ガスを供給するように構成された伝熱ガス供給部を含んでもよい。
Also, the
シャワーヘッド13は、ガス供給部20からの少なくとも1つの処理ガスをプラズマ処理空間10s内に導入するように構成される。シャワーヘッド13は、少なくとも1つのガス供給口13a、少なくとも1つのガス拡散室13b、及び複数のガス導入口13cを有する。ガス供給口13aに供給された処理ガスは、ガス拡散室13bを通過して複数のガス導入口13cからプラズマ処理空間10s内に導入される。また、シャワーヘッド13は、少なくとも1つの上部電極を含む。なお、ガス導入部は、シャワーヘッド13に加えて、側壁10aに形成された1又は複数の開口部に取り付けられる1又は複数のサイドガス注入部(SGI:Side Gas Injector)を含んでもよい。
The
ガス供給部20は、少なくとも1つのガスソース21及び少なくとも1つの流量制御器22を含んでもよい。一実施形態において、ガス供給部20は、少なくとも1つの処理ガスを、それぞれに対応のガスソース21からそれぞれに対応の流量制御器22を介してシャワーヘッド13に供給するように構成される。各流量制御器22は、例えばマスフローコントローラ又は圧力制御式の流量制御器を含んでもよい。さらに、ガス供給部20は、少なくとも1つの処理ガスの流量を変調又はパルス化する1又はそれ以上の流量変調デバイスを含んでもよい。
電源30は、少なくとも1つのインピーダンス整合回路を介してプラズマ処理チャンバ10に結合されるRF電源31を含む。RF電源31は、少なくとも1つのRF信号(RF電力)を少なくとも1つの下部電極及び/又は少なくとも1つの上部電極に供給するように構成される。これにより、プラズマ処理空間10sに供給された少なくとも1つの処理ガスからプラズマが形成される。従って、RF電源31は、プラズマ処理チャンバ10において1又はそれ以上の処理ガスからプラズマを生成するように構成されるプラズマ生成部の少なくとも一部として機能し得る。また、バイアスRF信号を少なくとも1つの下部電極に供給することにより、基板Wにバイアス電位が発生し、形成されたプラズマ中のイオン成分を基板Wに引き込むことができる。
一実施形態において、RF電源31は、第1のRF生成部31a及び第2のRF生成部31bを含む。第1のRF生成部31aは、少なくとも1つのインピーダンス整合回路を介して少なくとも1つの下部電極及び/又は少なくとも1つの上部電極に結合され、プラズマ生成用のソースRF信号(ソースRF電力)を生成するように構成される。一実施形態において、ソースRF信号は、10MHz~150MHzの範囲内の周波数を有する。一実施形態において、第1のRF生成部31aは、異なる周波数を有する複数のソースRF信号を生成するように構成されてもよい。生成された1又は複数のソースRF信号は、少なくとも1つの下部電極及び/又は少なくとも1つの上部電極に供給される。
In one embodiment, the
第2のRF生成部31bは、少なくとも1つのインピーダンス整合回路を介して少なくとも1つの下部電極に結合され、バイアスRF信号(バイアスRF電力)を生成するように構成される。バイアスRF信号の周波数は、ソースRF信号の周波数と同じであっても異なっていてもよい。一実施形態において、バイアスRF信号は、ソースRF信号の周波数よりも低い周波数を有する。一実施形態において、バイアスRF信号は、100kHz~60MHzの範囲内の周波数を有する。一実施形態において、第2のRF生成部31bは、異なる周波数を有する複数のバイアスRF信号を生成するように構成されてもよい。生成された1又は複数のバイアスRF信号は、少なくとも1つの下部電極に供給される。また、種々の実施形態において、ソースRF信号及びバイアスRF信号のうち少なくとも1つがパルス化されてもよい。
A
また、電源30は、プラズマ処理チャンバ10に結合されるDC電源32を含んでもよい。DC電源32は、第1のDC生成部32a及び第2のDC生成部32bを含む。一実施形態において、第1のDC生成部32aは、少なくとも1つの下部電極に接続され、第1のDC信号を生成するように構成される。生成された第1のバイアスDC信号は、少なくとも1つの下部電極に印加される。一実施形態において、第2のDC生成部32bは、少なくとも1つの上部電極に接続され、第2のDC信号を生成するように構成される。生成された第2のDC信号は、少なくとも1つの上部電極に印加される。
種々の実施形態において、第1及び第2のDC信号のうち少なくとも1つがパルス化されてもよい。この場合、電圧パルスのシーケンスが少なくとも1つの下部電極及び/又は少なくとも1つの上部電極に印加される。電圧パルスは、矩形、台形、三角形又はこれらの組み合わせのパルス波形を有してもよい。一実施形態において、DC信号から電圧パルスのシーケンスを生成するための波形生成部が第1のDC生成部32aと少なくとも1つの下部電極との間に接続される。従って、第1のDC生成部32a及び波形生成部は、電圧パルス生成部を構成する。第2のDC生成部32b及び波形生成部が電圧パルス生成部を構成する場合、電圧パルス生成部は、少なくとも1つの上部電極に接続される。電圧パルスは、正の極性を有してもよく、負の極性を有してもよい。また、電圧パルスのシーケンスは、1周期内に1又は複数の正極性電圧パルスと1又は複数の負極性電圧パルスとを含んでもよい。なお、第1及び第2のDC生成部32a,32bは、RF電源31に加えて設けられてもよく、第1のDC生成部32aが第2のRF生成部31bに代えて設けられてもよい。
In various embodiments, at least one of the first and second DC signals may be pulsed. In this case, a sequence of voltage pulses is applied to at least one bottom electrode and/or at least one top electrode. The voltage pulses may have rectangular, trapezoidal, triangular, or combinations thereof pulse waveforms. In one embodiment, a waveform generator for generating a sequence of voltage pulses from a DC signal is connected between the
排気システム40は、例えばプラズマ処理チャンバ10の底部に設けられたガス排出口10eに接続され得る。排気システム40は、圧力調整弁及び真空ポンプを含んでもよい。圧力調整弁によって、プラズマ処理空間10s内の圧力が調整される。真空ポンプは、ターボ分子ポンプ、ドライポンプ又はこれらの組み合わせを含んでもよい。
The
<基板支持部11の構成の一例>
図3は、図2に示す基板支持部11の構成例を示す図である。図3は、基板支持部11の一部の断面を示す図である。図3に示す構成例において、基板支持部11は、基台1110、静電チャック1111及び接合部材1112を含む。基台1110は、接合部材1112を介して、静電チャック1111と接合されている。接合部材1112は、例えばシリコーンを含む接着剤であってよい。静電チャック1111は、接合部材1112又は基台1110と接合するための接合面42aを有する。
<Example of Configuration of
FIG. 3 is a diagram showing a configuration example of the
基台1110には、1以上の貫通孔1114が設けられている。各貫通孔1114は、基台1110から、接合部材1112及びセラミック部材1111aの一部に亘って設けられてよい。一例として、各貫通孔1114は、接合部材1112及び誘電体層42を貫通して設けられている。各貫通孔1114の内部には、給電ライン1118が配置されている。各給電ライン1118の一端は、対応する貫通孔1114の端部に配置された電極1116を介して、電極1111b又は1111cに電気的に接続されている。また、各給電ライン1118の他端は、DC電源32に電気的に接続されている。各給電ライン1118は、基台1110から電気的に隔離されている。
One or more through
静電チャック1111において、セラミック部材1111aは、複数の誘電体層42、50、60、70、80及び90を含んで構成される(以下、誘電体層42、50、60、70、80及び90の一部又は全部を総称して「誘電体層」ともいう。)。セラミック部材1111aは、誘電体部材の一例である。
In the
なお、図3において、隣接する複数の誘電体層の境界を示す線は、説明の便宜上、記載されたものである。即ち、図3において、各誘電体層は、セラミック部材1111aにおける領域を示すものであってよい。例えば、隣接する複数の誘電体層の間において、物理的な境界は存在してもよいし、存在しなくてもよい。また、隣接する複数の誘電体層は、同じ誘電体材料を含んで構成されてもよいし、異なる誘電体材料を含んで構成されてもよい。
In FIG. 3, lines indicating boundaries between adjacent dielectric layers are shown for convenience of explanation. That is, in FIG. 3, each dielectric layer may represent a region in
セラミック部材1111aは、基板Wを支持するための中央領域111aと、リングアセンブリ112を支持するための環状領域111bとを有する。中央領域111aは、基板Wを支持するための基板支持面111cを有する。また、環状領域111bは、リングアセンブリ112を支持するためのリング支持面111dを有する。基板支持面111c及びリング支持面111dは、セラミック部材1111aにおいて、接合面42aの反対側のであってよい。
静電チャック1111は、電極1111b及び電極1111cを有する。一実施形態において、電極1111b及び/又は電極1111cは、静電チャック電極を含む。なお、電極1111b及び/又は電極1111cは、バイアス電極を含んでもよい。以下、電極1111b及び/又は電極1111cが静電チャック電極を含む態様を例として説明する。従って、以下の例では、電極1111b及び電極1111cを、それぞれ、静電電極1111b及び静電電極1111cともいう。静電電極1111bは、基板Wを基板支持面111cに吸着させるための電極であってよい。また、静電電極1111cは、リングアセンブリ112をリング支持面111dに吸着させるための電極であってよい。静電電極1111b及び静電電極1111cは、DC電源32に電気的に接続される。DC電源32は、静電電極1111b及び静電電極1111cに、それぞれ異なる電圧を印加してよい。また、DC電源32は、静電電極1111b及び静電電極1111cに、それぞれ異なるタイミングで電圧を印加してよい。
The
静電電極1111bは、セラミック部材1111aの内部において、誘電体層80上に配置され得る。また、静電電極1111bは、基板支持面111cと接合面42aとの間に配置され得る。また、静電電極1111bは、基板支持面111cに対して平行に配置されてよい。静電電極1111cは、セラミック部材1111aの内部において、誘電体層70上に配置され得る。また、静電電極1111cは、リング支持面111dと接合面42aとの間に配置され得る。また、静電電極1111cは、リング支持面111dに対して平行に配置されてよい。静電電極1111cは、静電電極1111c1及び静電電極1111c2を含み得る。静電電極1111c1及び静電電極1111c2は、双極の静電チャックを構成し得る。
An
静電チャック1111は、フィルタ素子52及びフィルタ素子62を有する。フィルタ素子52は、フィルタ素子52を通過するRF信号に含まれるRF成分を減衰させるフィルタである。また、フィルタ素子62は、フィルタ素子62を通過するRF信号に含まれるRF成分を減衰させるフィルタである。一例として、当該RF信号は、基台1110に供給されたソースRF信号及び/又はバイアスRF信号の影響によって、静電電極1111b又は1111cに電気的に接続された導電部材に発生したRF信号であってよい。当該導電部材は、例えば、給電ライン1118である。静電電極1111bに接続されたフィルタ素子52及び62は、第1のフィルタ素子の一例である。また、静電電極1111cに接続されたフィルタ素子52及び62は、第2のフィルタ素子の一例である。
The
フィルタ素子52は、フィルタ素子52a、52b及び52cを含み得る(フィルタ素子52a、52b及び/又は52cを「フィルタ素子52」ともいう。)。フィルタ素子52aは、静電電極1111bに電気的に接続される。フィルタ素子52bは、静電電極1111c1に電気的に接続される。フィルタ素子52cは、静電電極1111c2に電気的に接続される。
フィルタ素子52は、誘電体層50上に配置され得る。フィルタ素子52は、静電電極1111b及び/又は1111cと接合面42aとの間に配置され得る。静電電極1111bに電気的に接続されたフィルタ素子52aは、静電電極1111cに電気的に接続されたフィルタ素子52b及び52cと同じ層に配置されてよい。当該同じ層は、例えば、誘電体層50である。誘電体層50には、基板支持面111cに対して垂直な方向に誘電体層50を貫通してプラグ54が配置されている。プラグ54の一端は、フィルタ素子52(52a、52b及び52c)に接続されている。また、プラグ54の他端は、電極1116に接続されている。プラグ54は、DC電源32が生成したDC信号/DC電圧を静電電極1111b又は1111cに印加する導線の一部として機能してよい。
フィルタ素子62は、フィルタ素子62a、62b及び62cを含み得る(フィルタ素子62a、62b及び/又は62cを「フィルタ素子62」ともいう。)。フィルタ素子62aは、静電電極1111bに電気的に接続される。フィルタ素子62bは、静電電極1111c1に電気的に接続される。フィルタ素子62cは、静電電極1111c2に電気的に接続される。
フィルタ素子62は、誘電体層60上に配置され得る。フィルタ素子62は、静電電極1111b及び/又は1111cとフィルタ素子52との間に配置され得る。静電電極1111bに電気的に接続されたフィルタ素子62aは、静電電極1111cに電気的に接続されたフィルタ素子62b及び62cと同じ層に配置されてよい。当該同じ層は、例えば、誘電体層60である。誘電体層60には、基板支持面111cに対して垂直な方向に誘電体層60を貫通してプラグ64が配置されている。プラグ64の一端は、フィルタ素子62(62a、62b及び62c)に接続されている。また、プラグ54の他端は、フィルタ素子52(52a、52b及び52c)に接続されている。プラグ64は、DC電源32が生成したDC信号/DC電圧を静電電極1111b又は1111cに印加する導線の一部として機能してよい。
なお、静電電極1111bに電気的に接続されたフィルタ素子62aは、静電電極1111cと同じ層に配置されてもよい。即ち、静電電極1111bに電気的に接続されたフィルタ素子62aは、誘電体層70上に配置され得る。この場合、フィルタ素子52a及び62aに接続されるプラグ64は、誘電体層60及び70を貫通して配置されてよい。
Note that the
セラミック部材1111aは、プラグ74及びプラグ84を有する。プラグ74は、誘電体層70において、誘電体層70を貫通して配置されている。プラグ74の一端は、静電電極1111cに接続されている。また、プラグ74の他端は、フィルタ素子62に接続されている。プラグ84は、誘電体層70及び80において、誘電体層70及び80を貫通して配置されている。プラグ84の一端は、静電電極1111bに接続されている。また、プラグ84の他端は、フィルタ素子62に接続されている。
The
なお、プラグ54、64、74及び/又は84は、フィルタ素子52又は62と同様に、各プラグを通過するRF信号に含まれるRF成分を減衰させるフィルタとして機能してよい。プラグ54、64、74及び/又は84がフィルタとして機能する場合、各プラグは、例えば、抵抗材料を含んで構成されてよい。
It should be noted that plugs 54, 64, 74 and/or 84, like
フィルタ素子52及び62は、ローパスフィルタであってよい。一例として、フィルタ素子52及び62は、抵抗素子又はインダクタ素子であってよい。図3及び図4から図6を参照して、フィルタ素子52及び62の構成の一例について説明する。
<フィルタ素子の構成の一例>
図4は、フィルタ素子52の構成の一例を示す図である。図4は、図3において静電電極1111bに電気的に接続されたフィルタ素子52を、平面視で見た図、即ち、基板支持面111cから見た図である。図4では、一例として、フィルタ素子52が抵抗素子である構成を示す。なお、フィルタ素子62は、図4に示すフィルタ素子52と同様の構成を有してよい。
<Example of Configuration of Filter Element>
FIG. 4 is a diagram showing an example of the configuration of the
フィルタ素子52は、端子521、端子522及び抵抗配線523を有する。端子521、端子522及び抵抗配線523は、誘電体層50の表面に配置されている。端子521、端子522及び抵抗配線523は、一体に形成されてよい。また、端子521、端子522及び抵抗配線523は、同一の抵抗材料で形成されてよい。当該抵抗材料は、フィルタ素子52及び/又はフィルタ素子62が持つべき抵抗値に応じて、任意に選択され得る。一例として、当該抵抗値は、100kΩ以上100MΩ以下であってよい。また、当該抵抗値は、1MΩ以上10MΩ以下であってよい。
The
なお、抵抗配線523の抵抗値は、抵抗配線523の一部をトリミングして調整してもよい。例えば、抵抗配線523の部分a~cの1つ以上をトリミングして、抵抗配線523の幅、厚さ、面積及び/又は体積を調整して、抵抗配線523の抵抗値を調整してよい。一例として、抵抗配線523の部分a~cが露出するように、誘電体層50に開口部53が形成されてよい。そして、開口部53において露出した抵抗配線523の一部を、レーザ等によってトリミングしてよい。これにより、所望の抵抗値又はフィルタ特性を有するフィルタ素子を形成することができる。
Note that the resistance value of the
端子521は、抵抗配線523の一端に接続されている。端子521は、図3に示すプラグ64に接続されている。また、端子522は、抵抗配線523の他端に接続されている。端子522は、図3に示すプラグ54に接続されている。端子521及び/又は端子522は、抵抗配線523の両端の間において、抵抗配線523に接続して配置されてよい。端子521は、第1の端子、第3の端子及び第5の端子の一例である。また、端子522は、第2の端子、第4の端子及び第6の端子の一例である。
The terminal 521 is connected to one end of the
抵抗配線523は、平面視において、ライン状のパターンを有してよい。また、抵抗配線523は、図4に示すように、屈曲したライン状のパターンを有してよい。抵抗配線523のパターン形状、長さ、面積及び/又は体積は、フィルタ素子52が持つべき抵抗値に応じて、任意に選択されてよい。
The
図5は、フィルタ素子52の構成の他の例を示す図である。図5に示す例は、フィルタ素子52が、抵抗値を調整可能な抵抗素子である構成の一例である。本例において、フィルタ素子52の抵抗値は、フィルタ素子52の一部をトリミングして調整される。なお、フィルタ素子62は、図5に示すフィルタ素子52と同様の構成を有してよい。
FIG. 5 is a diagram showing another example of the configuration of the
図5に示す例において、フィルタ素子52は、端子521、端子522及び抵抗配線523を有する。抵抗配線523は、端子521と端子522との間において、互いに電気的に並列に接続された複数本の配線を含んで構成される。当該複数本の配線は、複数の電流経路を形成する。抵抗配線523の抵抗値は、抵抗配線523の一部をトリミングして調整してよい。例えば、抵抗配線523の部分d~gの1つ以上をトリミングして、抵抗配線523に含まれる配線(電流経路)の本数や、抵抗配線523の長さ、面積及び/又は体積を調整して、抵抗配線523の抵抗値を調整してよい。一例として、誘電体層50には、抵抗配線523の一部が露出するように、開口部53が形成されてよい。そして、開口部53において露出した抵抗配線523の一部を、レーザ等によってトリミングしてよい。これにより、所望の抵抗値又はフィルタ特性を有するフィルタ素子を形成することができる。なお、レーザ等によって、抵抗配線523の少なくとも一部において、抵抗配線523の幅又は厚さを低減させてもよい。
In the example shown in FIG. 5, the
図6は、フィルタ素子52の構成の他の例を示す図である。図6では、一例として、フィルタ素子52がインダクタ素子である構成を示す。なお、フィルタ素子62は、図6に示すフィルタ素子52と同様の構成を有してよい。
FIG. 6 is a diagram showing another example of the configuration of the
図6に示す例において、フィルタ素子52は、端子524、端子525及び導電配線526を有する。端子524、端子525及び導電配線526は、誘電体層50の表面に配置されている。端子524、端子525及び導電配線526は、一体に形成されてよい。また、端子524、端子525及び導電配線526は、同一の導電性材料で形成されてよい。
In the example shown in FIG. 6,
端子524は、導電配線526の一端に接続されている。端子524は、図3に示すプラグ64に接続されている。また、端子525は、導電配線526の他端に接続されている。端子525は、図3に示すプラグ54に接続されている。端子524及び/又は端子525は、導電配線526の両端の間において、導電配線526に接続して配置されてよい。端子524は、第1の端子、第3の端子及び第5の端子の一例である。また、端子525は、第2の端子、第4の端子及び第6の端子の一例である。
A terminal 524 is connected to one end of a
導電配線526は、平面視において、ライン状のパターンを有してよい。また、導電配線526は、図6に示すように、渦巻状のラインパターンを有してよい。導電配線526のパターン形状、長さ、面積及び/又は体積は、フィルタ素子52が持つべきインダクタンスに応じて、任意に選択されてよい。
The
なお、フィルタ素子52のインダクタンスは、導電配線526の一部をトリミングして調整してもよい。例えば、導電配線526の部分h~kの1つ以上をトリミングして、導電配線526の幅、厚さ、面積及び/又は体積を調整して、導電配線526の抵抗値を調整してよい。一例として、導電配線526の部分h~kが露出するように、誘電体層50に開口部53が形成されてよい。そして、開口部53において露出した導電配線526の一部を、レーザ等によってトリミングしてよい。これにより、所望の抵抗値又はフィルタ特性を有するフィルタ素子を形成することができる。なお、導電配線526の概ね全体に亘って導電配線526の幅、厚さ及び/又は断面積を調整して、フィルタ素子52のインダクタンスを調整してもよい。この場合、開口53は、導電配線526の全体が露出するように形成されてもよい。
Note that the inductance of the
<フィルタ素子の製造方法>
図7は、フィルタ素子52及び62の製造方法の一例を示すフローチャートである。本例は、誘電体層50を形成する工程(ST1)と、誘電体層60を形成する工程(ST2)と、誘電体層50及び60を接合する工程(ST3)を含む。また、図8は、フィルタ素子52及び62の各製造工程の一例を示す図である。
<Method for manufacturing filter element>
FIG. 7 is a flow chart showing an example method of manufacturing
まず、図8Aに示すように、複数の誘電体シート50-1~50-nを用意する(nは2以上の整数)。一例として、誘電体シートは、セラミックスグリーンシートであってよい。誘電体シートの枚数は、誘電体層50の厚さに応じて任意に選択されてよい。そして、複数の誘電体シート50-1~50-nを熱圧着して、図8Bに示すように、誘電体層50を形成する。
First, as shown in FIG. 8A, a plurality of dielectric sheets 50-1 to 50-n are prepared (n is an integer of 2 or more). As an example, the dielectric sheet may be a ceramic green sheet. The number of dielectric sheets may be arbitrarily selected according to the thickness of the
次に、図8cに示すように、誘電体層50の表面にフィルタ素子52を形成する。フィルタ素子52は、抵抗材料や導電性材料を、誘電体層50の表面に印刷や蒸着等して形成されてよい。
Next, a
次に、図8dに示すように、誘電体層50に貫通孔56を形成する。貫通孔56は、フィルタ素子52の一部が貫通孔56において露出するように、誘電体層50の形成される。貫通孔56は、図4~図6に示す端子52b及び端子52eの一部が露出するように形成されてよい。
Next, through
次に、図8Eに示すように、貫通孔56にプラグ54を形成する。プラグ54は、貫通孔56に抵抗材料や導電性材料を充填して形成されてよい。これにより、フィルタ素子52及びプラグ54が配置された誘電体層50が形成される(工程ST1)。
Next, as shown in FIG. 8E, plugs 54 are formed in through
次に、図8Fに示すように、図8A~図8Eと同様の工程で、フィルタ素子62及びプラグ64が配置された誘電体層60を形成する(工程ST2)。
Next, as shown in FIG. 8F, a
次に、図8Gに示すように、誘電体層50と誘電体層60を、互いに対向させて配置する。誘電体層50においてフィルタ素子52が形成された面が、誘電体層60においてフィルタ素子62が形成された面と反対の面と対向するように、誘電体層50及び60が配置される。
Next, as shown in FIG. 8G,
次に、図8Hに示すように、誘電体層50及び誘電体層60が接合される。誘電体層50及び60は、例えば、熱圧着により接合される。これにより、誘電体層50及び60が接合されるとともに、フィルタ素子52及びプラグ64が接合されて、フィルタ素子52及びフィルタ素子62が電気的に接続される。これにより、フィルタ素子52及び62が配置された誘電体層50及び60が形成される(工程ST3)。
また、図8A~図8Hの一部又は全部と同様の工程によって、誘電体層42、70、80及び90を同様の方法で形成してよい。そして、誘電体層42~90を接合することにより、図3に示す静電チャック1111が形成される。
<基板支持部11の構成の他の例>
図9は、基板支持部11の構成の一例を示す図である。図9に示す例において、基板支持部11は、図3に示す基板支持部11の構成例に加えて、バイアス電極72、プラグ76、誘電体層78、電極1216、給電ライン1218を備える。
<Another example of the configuration of the
FIG. 9 is a diagram showing an example of the configuration of the
誘電体層78は、誘電体層70と誘電体層80との間に配置される。誘電体層78は、誘電体層70及び/又は誘電体層80と一体に形成され得る。即ち、図9において、隣接する複数の誘電体層の境界を示す線は、説明の便宜上、記載されたものである。即ち、図9において、各誘電体層は、セラミック部材1111aにおける領域を示すものであってよい。例えば、隣接する複数の誘電体層の間において、物理的な境界は存在してもよいし、存在しなくてもよい。また、隣接する複数の誘電体層は、同じ誘電体材料を含んで構成されてもよいし、異なる誘電体材料を含んで構成されてもよい。
バイアス電極72は、バイアス電極72a及び/又はバイアス電極72bを有する。バイアス電極72a及び72bは、バイアスRF信号及び/又はバイアスDC信号が供給される電極である。バイアス電極72aは、中央領域111aの下方に配置される。また、バイアス電極72bは、環状領域111bの下方に配置される。バイアス電極72a及び72bは、電源30に電気的に接続される。RF電源31は、バイアス電極72a及び/又は72bにバイアスRF信号を供給し得る。DC電源32は、バイアス電極72a及び/又は72bにバイアスDC信号を供給し得る。
The
バイアス電極72aは、セラミック部材1111aの内部において、誘電体層78上に配置され得る。即ち、バイアス電極72aは、静電電極1111cと同じ層に配置され得る。バイアス電極72aは、誘電体層70上に配置されてもよい。基板支持部11の平面視において、バイアス電極72aは、プラグ84を囲むように配置され得る。また、バイアス電極72aには、プラグ76aの一端が接続されている。
A
バイアス電極72bは、セラミック部材1111aの内部において、誘電体層70上に配置され得る。即ち、バイアス電極72bは、誘電体層78の内部に配置され得る。基板支持部11の平面視において、バイアス電極72bは、プラグ74を囲むように配置され得る。また、バイアス電極72bには、プラグ76bの一端が接続されている。
A
また、基台1110には、2以上の貫通孔1214が設けられている。2以上の貫通孔1214は、1以上の貫通孔1214a及び1以上の1214bを含む。貫通孔1214は、貫通孔1114と同様の構造を有し得る。貫通孔1214aの内部には、給電ライン1218aが配置されている。給電ライン1218aの一端は、貫通孔1214aの端部に配置された電極1216aを介して、バイアス電極72aに電気的に接続されている。また、各給電ライン1218aの他端は、DC電源32に電気的に接続されている。また、貫通孔1214bの内部には、給電ライン1218bが配置されている。給電ライン1218bの一端は、貫通孔1214bの端部に配置された電極1216bを介して、バイアス電極72bに電気的に接続されている。また、各給電ライン1218bの他端は、DC電源32に電気的に接続されている。
Also, the
バイアス電極72aは、中央領域111aに配置される基板Wの電位を制御し得る電極である。当該電位は、プラズマ処理空間10sに対する、基板Wの電位であり得る。また、バイアス電極72bは、環状領域111bに配置されるリングアセンブリ112の電位を制御し得る電極である。当該電位は、プラズマ処理空間10sに対する、リングアセンブリ112の電位であり得る。なお、電源30は、バイアス電極72a及びバイアス電極72bの双方に同一のバイアス信号を供給してよく、また、異なるバイアス信号を供給してもよい。また、バイアス電極72a及びバイアス電極72bの一方のみが基板支持部11に配置されてよい。
The
<基板支持部11の構成の他の例>
図10は、基板支持部11の構成の一例を示す図である。図10に示す例において、基板支持部11は、図9に示す基板支持部11の構成例に加えて、バイアス電極72とRF電源31又はDC電源32との間に、フィルタ素子52及び62を備える。すなわち、バイアス電極72には、バイアスRF信号又はバイアスDC信号が供給され得る。また、一例として、基板支持部11は、フィルタ素子52d、52e、62d及び62eを備える。フィルタ素子52d及び62dは、第1のフィルタ素子の一例である。フィルタ素子52e及び62eは、第2のフィルタ素子の一例である。また、バイアス電極72aは、第1の電極の一例である。バイアス電極72bは、第2の電極の一例である。
<Another example of the configuration of the
FIG. 10 is a diagram showing an example of the configuration of the
フィルタ素子52d及び52eは、フィルタ素子52a~52cと同様の構成を有し得る。フィルタ素子52d及び52eは、フィルタ素子52a~52cと共に形成され得る。フィルタ素子52d及び52eは、フィルタ素子52a~52cと同じ層に配置され得る。また、フィルタ素子62d及び62eは、フィルタ素子62a~62cと同様の構成を有し得る。フィルタ素子62d及び62eは、フィルタ素子62a~62cと共に形成され得る。フィルタ素子62d及び62eは、フィルタ素子62a~56cと同じ層に配置され得る。
バイアス電極72aは、給電ライン1218aを介して、RF電源31又はDC電源32に電気的に接続されている。本例では、プラグ54の一端には電極1216aが接続され、プラグ54の他端にはフィルタ素子52dが接続されている。また、プラグ64の一端にはフィルタ素子52dが接続され、プラグ64の他端にはフィルタ素子62dが接続されている。また、プラグ76aの一端にはフィルタ素子62dが接続され、プラグ76aの他端にはバイアス電極72aが接続されている。
The
バイアス電極72bは、給電ライン1218bを介して、RF電源31又はDC電源32に電気的に接続されている。本例では、プラグ54の一端には電極1216bが接続され、プラグ54の他端にはフィルタ素子52eが接続されている。また、プラグ64の一端にはフィルタ素子52eが接続され、プラグ64の他端にはフィルタ素子62eが接続されている。また、プラグ76bの一端にはフィルタ素子62eが接続され、プラグ76bの他端にはバイアス電極72bが接続されている。
The
以上の実施形態によれば、静電チャックの内部、即ち、静電チャック電極に近い位置に、フィルタ素子が配置される。これにより、ソースRF信号及び/又はバイアスRF信号によって静電チャック電極にRF成分が発生したとしても、当該RF成分を静電チャックの内部において減衰させることができる。これにより、ソースRF信号及び/又はバイアスRF信号が有するRF電力の損失を低減させることができる。また、当該RF成分が静電チャック電極から静電チャックの外部に漏洩することを低減できるので、静電チャック電極に電気的に接続されたDC電源等に与える影響を低減させることができる。 According to the above embodiments, the filter element is arranged inside the electrostatic chuck, that is, at a position close to the electrostatic chuck electrode. Accordingly, even if an RF component is generated in the electrostatic chuck electrode by the source RF signal and/or the bias RF signal, the RF component can be attenuated inside the electrostatic chuck. This can reduce the loss of RF power in the source RF signal and/or the bias RF signal. In addition, since the RF component can be reduced from leaking from the electrostatic chuck electrode to the outside of the electrostatic chuck, it is possible to reduce the influence on the DC power supply or the like electrically connected to the electrostatic chuck electrode.
以上の実施形態によれば、静電チャックの温度を制御する温調モジュールの比較的近傍にフィルタ素子が配置される。これにより、RF信号がフィルタ素子を通過しても、フィルタ素子が過熱することを抑制できる。 According to the above embodiment, the filter element is arranged relatively close to the temperature control module that controls the temperature of the electrostatic chuck. As a result, even if the RF signal passes through the filter element, overheating of the filter element can be suppressed.
本開示は、例えば、以下の構成を含み得る。 The present disclosure may include, for example, the following configurations.
(付記1)
プラズマ処理チャンバと、
前記プラズマ処理チャンバ内に配置される基板支持部であり、前記基板支持部は、
基板支持面を有する誘電体部材と、
前記誘電体部材内に配置され、第1の端子及び第2の端子を有する第1のフィルタ素子と、
前記誘電体部材内に配置され、前記第1の端子に電気的に接続される第1の電極と、
を有する、基板支持部と、
前記プラズマ処理チャンバに結合され、RF信号を生成するように構成されるRF生成部と、
前記第2の端子に電気的に接続され、DC信号を生成するように構成される第1のDC生成部と
を備える、プラズマ処理装置。
(Appendix 1)
a plasma processing chamber;
A substrate support disposed within the plasma processing chamber, the substrate support comprising:
a dielectric member having a substrate supporting surface;
a first filter element disposed within the dielectric member and having a first terminal and a second terminal;
a first electrode disposed within the dielectric member and electrically connected to the first terminal;
a substrate support having
an RF generator coupled to the plasma processing chamber and configured to generate an RF signal;
a first DC generator electrically connected to the second terminal and configured to generate a DC signal.
(付記2)
前記第1の電極は、静電チャック電極を含む、付記1に記載のプラズマ処理装置。
(Appendix 2)
2. The plasma processing apparatus according to
(付記3)
前記第1の電極は、バイアス電極を含む、付記1又は2に記載のプラズマ処理装置。
(Appendix 3)
3. The plasma processing apparatus according to
(付記4)
前記第1のフィルタ素子は、ローパスフィルタである、付記1に記載のプラズマ処理装置。
(Appendix 4)
The plasma processing apparatus according to
(付記5)
前記第1のフィルタ素子は、第1の抵抗素子を含む、付記1から4のいずれか1つに記載のプラズマ処理装置。
(Appendix 5)
5. The plasma processing apparatus according to any one of
(付記6)
前記第1の抵抗素子は、前記基板支持面に対して垂直に配置される、付記5に記載のプラズマ処理装置。
(Appendix 6)
6. The plasma processing apparatus according to appendix 5, wherein the first resistance element is arranged perpendicular to the substrate supporting surface.
(付記7)
前記第1の抵抗素子は、前記基板支持面に対して平行に配置される、付記5又は6に記載のプラズマ処理装置。
(Appendix 7)
7. The plasma processing apparatus according to appendix 5 or 6, wherein the first resistance element is arranged parallel to the substrate supporting surface.
(付記8)
前記第1の電極は、前記基板支持面に対して平行に配置され、
前記第1の抵抗素子は、前記第1の電極の下方において、前記第1の電極に対して平行に配置され、
前記第1の抵抗素子は、前記第1の端子及び前記第2の端子を有する、付記7に記載のプラズマ処理装置。
(Appendix 8)
the first electrode is arranged parallel to the substrate supporting surface;
The first resistance element is arranged parallel to the first electrode below the first electrode,
8. The plasma processing apparatus according to appendix 7, wherein the first resistance element has the first terminal and the second terminal.
(付記9)
前記第1の抵抗素子は、前記第1の端子と前記第2の端子との間に、互いに電気的に並列に接続される複数の抵抗配線を有する、付記8に記載のプラズマ処理装置。
(Appendix 9)
9. The plasma processing apparatus according to appendix 8, wherein the first resistance element has a plurality of resistance wirings electrically connected in parallel between the first terminal and the second terminal.
(付記10)
前記第1の抵抗素子は、前記基板支持面の平面視において、屈曲したラインパターンを有する、付記7から9のいずれか1つに記載のプラズマ処理装置。
(Appendix 10)
10. The plasma processing apparatus according to any one of Appendices 7 to 9, wherein the first resistance element has a curved line pattern in plan view of the substrate supporting surface.
(付記11)
前記第1のフィルタ素子は、第2の抵抗素子を含み、
前記第2の抵抗素子は、前記第1の抵抗素子の下方において、前記第1の抵抗素子に対して平行に配置され、
前記第2の抵抗素子は、第3の端子及び第4の端子を有し、
前記第3の端子は、前記第2の端子を介して、前記第1の電極に電気的に接続され、
前記第4の端子は、前記第1のDC生成部に電気的に接続される、付記8から10のいずれか1つに記載のプラズマ処理装置。
(Appendix 11)
the first filter element includes a second resistive element,
The second resistance element is arranged parallel to the first resistance element below the first resistance element,
The second resistive element has a third terminal and a fourth terminal,
the third terminal is electrically connected to the first electrode through the second terminal;
11. The plasma processing apparatus according to any one of appendices 8 to 10, wherein the fourth terminal is electrically connected to the first DC generator.
(付記12)
前記第1のフィルタ素子は、第1のインダクタ素子を含む、付記1から4のいずれか1つに記載のプラズマ処理装置。
(Appendix 12)
5. The plasma processing apparatus according to any one of
(付記13)
前記第1のインダクタ素子は、前記基板支持面に平行に配置される、付記12に記載のプラズマ処理装置。
(Appendix 13)
13. The plasma processing apparatus according to
(付記14)
前記第1の電極は、前記基板支持面に対して平行に配置され、
前記第1のインダクタ素子は、前記第1の電極の下方において、前記第1の電極に対して平行に配置され、
前記第1のインダクタ素子は、前記第1の端子及び前記第2の端子を有する、付記13に記載のプラズマ処理装置。
(Appendix 14)
the first electrode is arranged parallel to the substrate supporting surface;
the first inductor element is arranged parallel to the first electrode below the first electrode;
14. The plasma processing apparatus according to
(付記15)
前記第1のインダクタ素子は、前記基板支持面の平面視において、渦巻状のラインパターンを有する、付記13又は14に記載のプラズマ処理装置。
(Appendix 15)
15. The plasma processing apparatus according to
(付記16)
前記第1のフィルタ素子は、第2のインダクタ素子を含み、
前記第2のインダクタ素子は、前記第1のインダクタ素子の下方において、前記第1のインダクタ素子に対して平行に配置され、
前記第2のインダクタ素子は、第3の端子及び第4の端子を有し、
前記第3の端子は、前記第2の端子を介して、前記第1の電極に電気的に接続され、
前記第4の端子は、前記第1のDC生成部に電気的に接続される、付記14又は15に記載のプラズマ処理装置。
(Appendix 16)
the first filter element includes a second inductor element;
the second inductor element is arranged parallel to the first inductor element below the first inductor element;
the second inductor element has a third terminal and a fourth terminal;
the third terminal is electrically connected to the first electrode through the second terminal;
16. The plasma processing apparatus according to appendix 14 or 15, wherein the fourth terminal is electrically connected to the first DC generator.
(付記17)
DC信号を生成するように構成される第2のDC生成部を更に備え、
前記誘電体部材は、前記基板支持面の周囲において、リング支持面を有し、
前記基板支持部は、
前記誘電体部材内に配置され、第5の端子及び第6の端子を有する第2のフィルタ素子と、
前記誘電体部材内に配置され、前記第5の端子に電気的に接続される第2の電極と、
を有し、
前記第2のDC生成部は、前記第6の端子に電気的に接続される、付記1から16のいずれか1つに記載のプラズマ処理装置。
(Appendix 17)
further comprising a second DC generator configured to generate a DC signal;
the dielectric member has a ring support surface around the substrate support surface;
The substrate support part
a second filter element disposed within the dielectric member and having a fifth terminal and a sixth terminal;
a second electrode disposed within the dielectric member and electrically connected to the fifth terminal;
has
17. The plasma processing apparatus according to any one of
(付記18)
前記RF生成部に電気的に接続されるRF電極を更に備え、
前記RF電極は、金属部材を含み、
前記金属部材は、前記誘電体部材と接合される、付記1から17のいずれか1つに記載のプラズマ処理装置。
(Appendix 18)
further comprising an RF electrode electrically connected to the RF generator;
The RF electrode includes a metal member,
18. The plasma processing apparatus according to any one of
(付記19)
第1の面及び前記第1の面と反対の第2の面を有する第1の誘電体層を用意する工程と、
前記第1の面に電極を形成する工程と、
前記第1の誘電体層にプラグを形成する工程であって、前記プラグは前記第1の誘電体層を貫通して形成され、前記プラグの一端は前記第1の面において前記電極に接続されており、前記プラグの他端は前記第2の面において露出している、プラグを形成する工程と、
第3の面及び前記第3の面と反対の第4の面を有する第2の誘電体層を用意する工程と、
前記第3の面にフィルタ素子を形成する工程と、
前記第1の誘電体層の第2の面と前記第2の誘電体層の第3の面とを接合して、前記フィルタ素子の一部と前記プラグの他端とを接続する工程と
を含む、静電チャックの製造方法。
(Appendix 19)
providing a first dielectric layer having a first side and a second side opposite the first side;
forming an electrode on the first surface;
forming a plug in the first dielectric layer, the plug being formed through the first dielectric layer, one end of the plug being connected to the electrode on the first surface; forming a plug, wherein the other end of the plug is exposed at the second surface;
providing a second dielectric layer having a third side and a fourth side opposite the third side;
forming a filter element on the third surface;
joining a second surface of the first dielectric layer and a third surface of the second dielectric layer to connect a part of the filter element and the other end of the plug; A method of manufacturing an electrostatic chuck, comprising:
以上の各実施形態は、説明の目的で説明されており、本開示の範囲及び趣旨から逸脱することなく種々の変形をなし得る。 Each of the above embodiments has been set forth for purposes of illustration, and various modifications may be made without departing from the scope and spirit of the present disclosure.
1…プラズマ処理装置、2…制御部、10…プラズマ処理チャンバ、30…電源、31…RF電源、31a…第1のRF生成部、31b…第2のRF生成部、32…DC電源、32a…第1のDC生成部、32b…第2のDC生成部、40…排気システム、42…誘電体層、42a…接合面、50…誘電体層、50-n…誘電体シート、52…フィルタ素子、521…端子、522…端子、523…抵抗配線、524…端子、526…端子、526…導電配線、53…開口部、54…プラグ、60…誘電体層、62…フィルタ素子、64…プラグ、70…誘電体層、72……誘電体層、74…プラグ、78……誘電体層、80…誘電体層、84…プラグ、90…誘電体層、111…本体部、111a…中央領域、111b…環状領域、111c…基板支持面、111d…リング支持面、112…リングアセンブリ、1110…基台、1111…静電チャック、1111…セラミック部材、1111a…セラミック部材、1111a…静電電極、1111b…静電電極、1111c…静電電極、1112…接合部材、1116…電極、1118…給電ライン
Claims (19)
前記プラズマ処理チャンバ内に配置される基板支持部であり、前記基板支持部は、
基板支持面を有する誘電体部材と、
前記誘電体部材内に配置され、第1の端子及び第2の端子を有する第1のフィルタ素子と、
前記誘電体部材内に配置され、前記第1の端子に電気的に接続される第1の電極と、
を有する、基板支持部と、
前記プラズマ処理チャンバに結合され、RF信号を生成するように構成されるRF生成部と、
前記第2の端子に電気的に接続され、DC信号を生成するように構成される第1のDC生成部と
を備える、プラズマ処理装置。 a plasma processing chamber;
A substrate support disposed within the plasma processing chamber, the substrate support comprising:
a dielectric member having a substrate supporting surface;
a first filter element disposed within the dielectric member and having a first terminal and a second terminal;
a first electrode disposed within the dielectric member and electrically connected to the first terminal;
a substrate support having
an RF generator coupled to the plasma processing chamber and configured to generate an RF signal;
a first DC generator electrically connected to the second terminal and configured to generate a DC signal.
前記第1の抵抗素子は、前記第1の電極の下方において、前記第1の電極に対して平行に配置され、
前記第1の抵抗素子は、前記第1の端子及び前記第2の端子を有する、請求項7に記載のプラズマ処理装置。 the first electrode is arranged parallel to the substrate supporting surface;
The first resistance element is arranged parallel to the first electrode below the first electrode,
8. The plasma processing apparatus according to claim 7, wherein said first resistance element has said first terminal and said second terminal.
前記第2の抵抗素子は、前記第1の抵抗素子の下方において、前記第1の抵抗素子に対して平行に配置され、
前記第2の抵抗素子は、第3の端子及び第4の端子を有し、
前記第3の端子は、前記第2の端子を介して、前記第1の電極に電気的に接続され、
前記第4の端子は、前記第1のDC生成部に電気的に接続される、請求項8に記載のプラズマ処理装置。 the first filter element includes a second resistive element,
The second resistance element is arranged parallel to the first resistance element below the first resistance element,
The second resistive element has a third terminal and a fourth terminal,
the third terminal is electrically connected to the first electrode through the second terminal;
9. The plasma processing apparatus of claim 8, wherein said fourth terminal is electrically connected to said first DC generator.
前記第1のインダクタ素子は、前記第1の電極の下方において、前記第1の電極に対して平行に配置され、
前記第1のインダクタ素子は、前記第1の端子及び前記第2の端子を有する、請求項13に記載のプラズマ処理装置。 the first electrode is arranged parallel to the substrate supporting surface;
the first inductor element is arranged parallel to the first electrode below the first electrode;
14. The plasma processing apparatus of claim 13, wherein said first inductor element has said first terminal and said second terminal.
前記第2のインダクタ素子は、前記第1のインダクタ素子の下方において、前記第1のインダクタ素子に対して平行に配置され、
前記第2のインダクタ素子は、第3の端子及び第4の端子を有し、
前記第3の端子は、前記第2の端子を介して、前記第1の電極に電気的に接続され、
前記第4の端子は、前記第1のDC生成部に電気的に接続される、請求項14に記載のプラズマ処理装置。 the first filter element includes a second inductor element;
the second inductor element is arranged parallel to the first inductor element below the first inductor element;
the second inductor element has a third terminal and a fourth terminal;
the third terminal is electrically connected to the first electrode through the second terminal;
15. The plasma processing apparatus of claim 14, wherein said fourth terminal is electrically connected to said first DC generator.
前記誘電体部材は、前記基板支持面の周囲において、リング支持面を有し、
前記基板支持部は、
前記誘電体部材内に配置され、第5の端子及び第6の端子を有する第2のフィルタ素子と、
前記誘電体部材内に配置され、前記第5の端子に電気的に接続される第2の電極と、
を有し、
前記第2のDC生成部は、前記第6の端子に電気的に接続される、請求項1に記載のプラズマ処理装置。 further comprising a second DC generator configured to generate a DC signal;
the dielectric member has a ring support surface around the substrate support surface;
The substrate support part
a second filter element disposed within the dielectric member and having a fifth terminal and a sixth terminal;
a second electrode disposed within the dielectric member and electrically connected to the fifth terminal;
has
2. The plasma processing apparatus according to claim 1, wherein said second DC generator is electrically connected to said sixth terminal.
前記RF電極は、金属部材を含み、
前記金属部材は、前記誘電体部材と接合される、請求項1に記載のプラズマ処理装置。 further comprising an RF electrode electrically connected to the RF generator;
The RF electrode includes a metal member,
2. The plasma processing apparatus according to claim 1, wherein said metal member is bonded to said dielectric member.
前記第1の面に電極を形成する工程と、
前記第1の誘電体層にプラグを形成する工程であって、前記プラグは前記第1の誘電体層を貫通して形成され、前記プラグの一端は前記第1の面において前記電極に接続されており、前記プラグの他端は前記第2の面において露出している、プラグを形成する工程と、
第3の面及び前記第3の面と反対の第4の面を有する第2の誘電体層を用意する工程と、
前記第3の面にフィルタ素子を形成する工程と、
前記第1の誘電体層の第2の面と前記第2の誘電体層の第3の面とを接合して、前記フィルタ素子の一部と前記プラグの他端とを接続する工程と
を含む、静電チャックの製造方法。 providing a first dielectric layer having a first side and a second side opposite the first side;
forming an electrode on the first surface;
forming a plug in the first dielectric layer, the plug being formed through the first dielectric layer, one end of the plug being connected to the electrode on the first surface; forming a plug, wherein the other end of the plug is exposed at the second surface;
providing a second dielectric layer having a third side and a fourth side opposite the third side;
forming a filter element on the third surface;
joining a second surface of the first dielectric layer and a third surface of the second dielectric layer to connect a part of the filter element and the other end of the plug; A method of manufacturing an electrostatic chuck, comprising:
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