JP2023094714A - 電力変換装置 - Google Patents

Abstract

【課題】並列接続された複数のパワーモジュール間でスイッチングタイミングずれが発生してもパワーモジュール間の共振を低減することを目的とする。【解決手段】電力変換装置９０は、複数のパワーモジュール１ａ、１ｂが並列接続された主回路９１、主回路９１を駆動する駆動回路９２、を備えている。駆動回路９２は、複数のモジュール１ａ、１ｂの各制御端子３１ａ、３１ｂに入力される制御信号を生成するドライバ回路２と、ドライバ回路２と複数の制御端子３１ａ、３１ｂとの間に接続されており、２つのモジュール１ａ、１ｂからなるモジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となる特性を有するフィルタ９３と、を備えている。フィルタ９３は、モジュール組毎に２つの制御端子３１ａ、３１ｂ間に接続されたコンデンサ６を含むカップリング素子１０を有している。【選択図】図１

Description

本願は、電力変換装置に関するものである。

近年、ハイブリッド自動車、電気自動車等の電動パワートレインに用いる電力変換装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体スイッチング素子を有するパワーモジュールを複数並列接続し、これらを同時にスイッチング駆動するようにして処理することで、電力容量を増大化させている（例えば、特許文献１）。

特許文献１の電力変換装置は、複数並列接続されたパワーモジュール（半導体モジュール）を同時に駆動するゲート駆動回路、複数並列接続されたパワーモジュールを有する主回路を備えている。特許文献１の電力変換装置のように、複数並列接続されたパワーモジュールを備えた電力変換装置では、パワーモジュール内の半導体スイッチング素子の特性差に起因するパワーモジュール間の特性差、主回路内のインダクタンスのばらつき、主回路とゲート駆動回路との間のインダクタンスのばらつきにより、パワーモジュールのスイッチング動作のタイミングが異なる場合がある。

パワーモジュールのスイッチング動作のタイミングが異なる場合には、パワーモジュール間で電流アンバランスが発生し、例えば最も早くオンしたパワーモジュールに電流が集中する。このように１つのパワーモジュールに電流が集中すると、損失が増大してそのパワーモジュールの許容限界を超えるおそれがあった。このような電流集中の問題に加えて、特許文献２に記載のように例えば２つの並列接続されたパワーモジュール間で共振現象が発生する。

パワーモジュール間の共振現象は、各パワーモジュール間で電圧差が生じてパワーモジュール間のインダクタンスとパワーモジュール内の半導体スイッチング素子の寄生容量とにより発生する。共振による電圧振幅が、ドレインソース間電圧Ｖｄｓに発生するサージのサージピーク電圧Ｖｓｐに重畳すれば、ドレインソース間にかかる電圧であるドレインソース間電圧Ｖｄｓが大きくなりパワーモジュールの許容限界を超えるおそれがある。これは、特にパワーモジュールの損失を減らすために高速ｄｉ/ｄｔにてスイッチングを行う場合に顕著に現れる問題である。

この共振現象を回避するためには、例えば３つの方法が考えられる。第一の方法は、パワーモジュール間のスイッチングのずれを小さくすることである。そのためにはパワーモジュールの素子特性のばらつきを小さくしたり、ドレイン及びソースの配線長をそろえる必要がある。第二の方法は、大きな損失が発生することを許容する設計として高速ｄｉ/ｄｔではなく低速ｄｉ/ｄｔの設定をすることである。この場合、パワーモジュールの損失が大きくなると、これを許容するために大きいサイズの半導体スイッチング素子、高性能素子を使う必要がある。第三の方法は、共振現象の発生を許容して大きい耐圧の高い素子を選択することである。この場合、そのような素子は一般的に導通時の抵抗が大きくて損失が大きい。

特開２０２０－１５６３０４号公報（図１、図４） 特開２０２１－４４９９６号公報（図３A、図３B）

特許文献１では、複数並列接続されたパワーモジュールのオフ動作における電流アンバランスを解消するために、ゲート閾値電圧が低いすなわちオフが遅いパワーモジュールはインピーダンスが低いゲート配線に接続し、ゲート閾値電圧が高いすなわちオフが早いパワーモジュールはインピーダンスが高いゲート配線に接続するようにしていた。更に複数並列接続されたパワーモジュールのオン動作における電流アンバランスを解消するために、ゲート閾値電圧が低いすなわちオンが早いパワーモジュールはインピーダンスが高いゲート配線に接続し、ゲート閾値電圧が高いすなわちオンが遅いパワーモジュールはインピーダンスが低いゲート配線に接続するにするために、ダイオード付きのオン用ゲート配線及びダイオード付きのオフ用ゲート配線をパワーモジュール毎に備えていた。オン用ゲート配線とオフ用ゲート配線とを切替えるために、オン用ゲート配線とパワーモジュールとの間のダイオードは、オフ用ゲート配線とパワーモジュールとの間のダイオードと向きを変えていた。このように、特許文献１の電力変換装置は、複数並列接続されたパワーモジュールの電流アンバランスを低減することが可能である。

特許文献１の電力変換装置の電流アンバランスの抑制方法を用いれば、パワーモジュール間のスイッチングタイミングずれを低減することができるため、パワーモジュール間の共振は発生しない。しかし、パワーモジュール間のスイッチングタイミングを一致するようにパワーモジュールの特性を選定し、かつゲート配線をパワーモジュールの特性に合わせて電力変換装置内に実装する必要があり、電力変換装置の製造工程が複雑化する。また電力変換装置の製造工程が複雑化に伴って、歩留まりが悪化するという問題が生じる。

本願明細書に開示される技術は、並列接続された複数のパワーモジュール間でスイッチングタイミングずれが発生してもパワーモジュール間の共振を低減することを目的とする。

本願明細書に開示される一例の電力変換装置は、パワーモジュールを有する複数の主回路のオン期間を制御して入力電力を電力変換する電力変換装置であって、複数のパワーモジュールが並列接続された主回路と、主回路を駆動する駆動回路と、を備えている。パワーモジュールは半導体スイッチング素子を含んでいる。複数のパワーモジュールのうち２つのパワーモジュールをモジュール組とする。駆動回路は、複数のパワーモジュールの各モジュール制御端子に入力される制御信号を生成するドライバ回路を備えており、更にドライバ回路と複数のモジュール制御端子との間に接続されており、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性を有するフィルタを備えている。フィルタは、モジュール組毎に２つのモジュール制御端子間に接続されたコンデンサを含むカップリング素子を有している。

本願明細書に開示される一例の電力変換装置は、主回路を駆動する駆動回路がモジュール組毎に２つのモジュール制御端子間に接続されたコンデンサを含むカップリング素子を有しているフィルタを備えているので、並列接続された複数のパワーモジュール間でスイッチングタイミングずれが発生してもパワーモジュール間の共振を低減することができる。

実施の形態１に係る第一の基本回路の構成を示す図である。 実施の形態１に係る電力変換装置の構成を示す図である。 図１のフィルタの等価回路を示す図である。 図１のフィルタの等価回路を示す図である。 図１のフィルタ及び主回路の等価回路を示す図である。 図５の共振経路ループを示す図である。 図１のフィルタのインピーダンス特性を示す図である。 図１のフィルタのインピーダンス特性を示す図である。 実施の形態１に係る主回路の出力電圧の例を示す図である。 図９の共振成分を示す図である。 比較例に係る主回路の出力電圧の例を示す図である。 図１１の共振成分を示す図である。 図１の抵抗及びカップリング素子の配置例を示す図である。 実施の形態１に係る第二の基本回路の構成を示す図である。 実施の形態１に係る第三の基本回路の構成を示す図である。 図１５のフィルタの等価回路を示す図である。 図１５のフィルタ及び主回路の等価回路を示す図である。 実施の形態２に係る基本回路の構成を示す図である。 図１８のフィルタ及び主回路の等価回路を示す図である。 実施の形態１に係るコンデンサ接続例を示す図である。 実施の形態２に係るコンデンサ接続例を示す図である。 実施の形態２に係る他のコンデンサ接続例を示す図である。

実施の形態１．
図１は実施の形態１に係る第一の基本回路の構成を示す図であり、図２は実施の形態１に係る電力変換装置の構成を示す図である。図３、図４は、図１のフィルタの等価回路を示す図である。図５は図１のフィルタ及び主回路の等価回路を示す図であり、図６は図５の共振経路ループを示す図である。図７、図８は、図１のフィルタのインピーダンス特性を示す図である。図９は実施の形態１に係る主回路の出力電圧の例を示す図であり、図１０は図９の共振成分を示す図である。図１１は比較例に係る主回路の出力電圧の例を示す図であり、図１２は図１１の共振成分を示す図である。図１３は、図１の抵抗及びカップリング素子の配置例を示す図である。図１４は実施の形態１に係る第二の基本回路の構成を示す図であり、図１５は実施の形態１に係る第三の基本回路の構成を示す図である。図１６は図１５のフィルタの等価回路を示す図であり、図１７は図１５のフィルタ及び主回路の等価回路を示す図である。図２に電力変換装置９０の一例を示し、図１に電力変換装置９０の基本回路９４を示した。電力変換装置９０は、複数のパワーモジュール１ａ、１ｂを有する複数の主回路９１ａ、９１ｂ、９１ｃ、９１ｄのオン期間を制御して入力電力を電力変換する。電力変換装置９０は、例えば４つの基本回路９４ａ、９４ｂ、９４ｃ、９４ｄを備えている単相インバータである。基本回路９４ａ、９４ｂ、９４ｃ、９４ｄのそれぞれは、図１に示した基本回路９４のように構成されている。

図２に示した電力変換装置９０は、直流回路８１から入力された入力電力すなわち直流電力を電力変換し、電力変換された交流電力を交流回路８２に出力する。電力変換装置９０は、制御回路８３により出力された駆動回路制御信号ｓｉｇ１に基づいて各基本回路９４ａ、９４ｂ、９４ｃ、９４ｄの主回路９１ａ、９１ｂ、９１ｃ、９１ｄのオン期間を制御する。基本回路９４ａは、主回路９１ａと、主回路９１ａを駆動回路制御信号ｓｉｇ１に基づいて駆動する駆動回路９２ａを備えている。同様に、基本回路９４ｂ、９４ｃ、９４ｄは、主回路９１ｂ、９１ｃ、９１ｄと、主回路９１ｂ、９１ｃ、９１ｄを駆動回路制御信号ｓｉｇ１に基づいて駆動する駆動回路９２ｂ、９２ｃ、９２ｄを備えている。主回路の符号は、総括的に９１を用い、区別して説明する場合に９１ａ、９１ｂ、９１ｃ、９１ｄを用いる。駆動回路の符号は、総括的に９２を用い、区別して説明する場合に９２ａ、９２ｂ、９２ｃ、９２ｄを用いる。基本回路の符号は、総括的に９４を用い、区別して説明する場合に９４ａ、９４ｂ、９４ｃ、９４ｄを用いる。なお、各駆動回路９２ａ、９２ｂ、９２ｃ、９２ｄに入力される駆動回路制御信号ｓｉｇ１は、電力変換装置９０の動作に応じた独立した信号であるが、図２ではｓｉｇ１を総括的に記載している。

主回路９１は、複数のパワーモジュール１ａ、１ｂが並列接続されている。パワーモジュール１ａ、１ｂは、半導体スイッチング素子であるトランジスタＴｒを含んでいる。パワーモジュール１ａ、１ｂは、それぞれＭＯＳＦＥＴであるトランジスタＴｒとトランジスタＴｒのソースｓ、ドレインｄに逆並列に接続されたダイオードＤｉとを有している。２つのトランジスタＴｒの制御端子であるゲートｇは、それぞれモジュール制御端子３１ａ、３１ｂに接続されている。２つのトランジスタＴｒのドレインｄは、それぞれモジュール第一電力端子３２ａ、３２ｂに接続されている。２つのトランジスタＴｒのソースｓは、それぞれモジュール第二電力端子３３ａ、３３ｂに接続されている。モジュール第一電力端子３２ａ、３２ｂはモジュール制御端子３１ａ、３１ｂに入力される制御信号よりも大電力が流れる端子であり、モジュール第二電力端子３３ａ、３３ｂは制御信号の電圧基準となる電位が生じる端子である。

パワーモジュール１ａのモジュール第一電力端子３２ａは主回路９１の主回路第一電力端子３４に接続されており、パワーモジュール１ｂのモジュール第一電力端子３２ｂはインダクタンス４を介して主回路９１の主回路第一電力端子３４に接続されている。インダクタンス４は、モジュール第一電力端子３２ａとモジュール第一電力端子３２ｂとを接続する配線のインダクタンスである。パワーモジュール１ａのモジュール第二電力端子３３ａ及びパワーモジュール１ｂのモジュール第二電力端子３３ｂは、基準配線１４を介して主回路９１の主回路第二電力端子３５に接続されている。基準配線１４は駆動回路９２の基準端子３８を経由してドライバ回路２の基準端子４２に接続されている。パワーモジュール１ａのモジュール制御端子３１ａは駆動回路９２の制御端子３６ａに接続され、パワーモジュール１ｂのモジュール制御端子３１ｂは駆動回路９２の制御端子３６ｂに接続されている。パワーモジュール１ａは駆動回路９２の制御端子３６ａから出力される制御信号によりオン及びオフし、パワーモジュール１ａのオン期間が制御される。パワーモジュール１ｂは駆動回路９２の制御端子３６ｂから出力される制御信号によりオン及びオフし、パワーモジュール１ｂのオン期間が制御される。

主回路９１ａ、９１ｂ、９１ｃ、９１ｄは、フルブリッジ回路を構成している。主回路９１ａ、９１ｃが上アーム側に配置され、主回路９１ｂ、９１ｄが下アーム側に配置されている。上アーム側の主回路と下アーム側の主回路とは直列接続されている。具体的には、主回路９１ａの主回路第二電力端子３５と主回路９１ｂの主回路第一電力端子３４とが直列接続され、直列回路を構成している。主回路９１ｃの主回路第二電力端子３５と主回路９１ｄの主回路第一電力端子３４とが直列接続され、直列回路を構成している。主回路９１ａ、９１ｃの主回路第一電力端子３４は、直流端子８４ｐに接続された高電位側母線８６ｐに接続され、主回路９１ｂ、９１ｄの主回路第二電力端子３５は、直流端子８４ｓに接続された低電位側母線８６ｓに接続されている。直流端子８４ｐは直流回路８１の高電位側に接続され、直流端子８４ｓは直流回路８１の低電位側に接続されている。主回路９１ａと主回路９１ｂとの接続点ｎ１は交流端子８５ａに接続され、主回路９１ｃと主回路９１ｄとの接続点ｎ２は交流端子８５ｂに接続されている。交流端子８５ａに接続された交流配線８７ａ、交流端子８５ｂに接続された交流配線８７ｂから交流電力が交流回路８２に出力される。

駆動回路９２は、複数のパワーモジュール１ａ、１ｂの各モジュール制御端子３１ａ、３１ｂに入力される制御信号を生成するドライバ回路２と、ドライバ回路２と複数のモジュール制御端子３１ａ、３１ｂとの間に接続されており、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２、２３を有するフィルタ９３と、を備えている。モジュール組は複数のパワーモジュールのうち２つのパワーモジュールの組である。なお、実施の形態１では、モジュール組の数が１である例である。モジュール組の数が３以上である例は実施の形態２で説明する。

フィルタ９３は、ドライバ回路２の出力端子４１から制御信号をそれぞれのパワーモジュール１ａ、１ｂのモジュール制御端子３１ａ、３１ｂに伝送する制御信号配線１１ａ、１１ｂと、モジュール制御端子３１ａ、３１ｂ間に接続されたコンデンサ６を含むカップリング素子１０を備えている。制御信号配線１１ａと制御信号配線１１ｂとは、ドライバ回路２の出力端子４１側のドライバ側接続点である接続点Ｎ１にて接続されている。カップリング素子１０は、制御信号配線１１ａと制御信号配線１１ｂとにおけるモジュール制御端子３１ａ、３１ｂ側の接続点Ｎ２、Ｎ３で接続されている。制御信号配線１１ａには配線のインダクタンス５ａが存在し、制御信号配線１１ｂには配線のインダクタンス５ｂが存在する。コンデンサ６の一端はコンデンサ配線１３ａにより制御信号配線１１ａに接続点Ｎ２で接続されており、コンデンサ６の他端はコンデンサ配線１３ｂにより制御信号配線１１ｂに接続点Ｎ３で接続されている。一般的にコンデンサ配線１３ａには配線のインダクタンス７ａが存在し、コンデンサ配線１３ｂには配線のインダクタンス７ｂが存在する。カップリング素子１０は、インダクタンス７ａ、コンデンサ６、インダクタンス７ｂが直列に接続されている。図１では、ドライバ回路２が１個であり、制御信号配線１１ａに抵抗３ａが接続され、制御信号配線１１ｂに抵抗３ｂが接続されている第一の基本回路９４を示した。ドライバ回路２の出力端子４１から出力される制御信号は制御信号配線１１ａにより制御端子３６ａを経由してパワーモジュール１ａのモジュール制御端子３１ａに入力される。また、ドライバ回路２の出力端子４１から出力される制御信号は制御信号配線１１ｂにより制御端子３６ｂを経由してパワーモジュール１ｂのモジュール制御端子３１ｂに入力される。

図１に示した第一の基本回路９４は、複数の並列接続されたパワーモジュール１ａ、１ｂはそれぞれ独立のドライバ回路２を備えるのではなく単一のドライバ回路２を共有することで、独立して２個ある場合のドライバ回路２間の制御信号すなわちオンオフ信号のずれが発生せずスイッチングタイミングずれを低減することができる。第一の基本回路９４は、ドライバ回路２が１個ですむので、部品点数を削減できるため低コスト化が可能である。なお、図１５に示すように、複数の並列接続されたパワーモジュール１ａ、１ｂはそれぞれ独立のドライバ回路２ａ、２ｂを備えていてもよい。ドライバ回路２ａとドライバ回路２ｂとの間でスイッチングタイミングずれが発生しても、フィルタ９３によりパワーモジュール１ａ、１ｂ間の共振を低減することができる。図１５に示した第三の基本回路９４における駆動回路９２は、２個のドライバ回路２ａ、２ｂとフィルタ９３とを備えている。ドライバ回路２ａの出力端子４１ａから出力される制御信号は制御信号配線１１ａにより制御端子３６ａを経由してパワーモジュール１ａのモジュール制御端子３１ａに入力される。ドライバ回路２ｂの出力端子４１ｂから出力される制御信号は制御信号配線１１ｂにより制御端子３６ｂを経由してパワーモジュール１ｂのモジュール制御端子３１ｂに入力される。基準配線１４は駆動回路９２の基準端子３８を経由してドライバ回路２ａの基準端子４２ａ及びドライバ回路２ｂの基準端子４２ｂに接続されている。

フィルタ９３は、図３に示した等価回路のように、インダクタンス５ａと接続点Ｎ１を介して接続されたインダクタンス５ｂとが直列に接続された直列インダクタンス２７とカップリング素子１０とによるＬＣ並列回路を有している。フィルタ９３は、パワーモジュール１ａのモジュール制御端子３１ａとパワーモジュール１ｂのモジュール制御端子３１ｂとの間にＬＣ並列回路を有しており、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２又はインピーダンス特性２３を有する。図７に示したインピーダンス特性２２は、インダクタンス７ａ、７ｂが０Ｈである場合であり、図４に示した等価回路の場合である。図８に示したインピーダンス特性２３は、インダクタンス７ａ、７ｂが０Ｈより大きい場合であり、図３に示した等価回路の場合である。図３に示した等価回路では、カップリング素子１０がＬＣ直列回路の構成になっている。図７、図８において、横軸は周波数［ＭＨｚ］であり、縦軸はインピーダンス［ａ．ｕ．（任意単位）］である。

図７に示すように、インピーダンス特性２２は特定の周波数にてインピーダンスがピークを持つ特性であり、すなわちインピーダンス特性２２はピーク周波数ｆｐにてインピーダンスが増大するピーク形状となる特性である。ピーク周波数ｆｐを含む特定周波数帯域は、例えばピーク周波数ｆｐより低周波側の最小インピーダンスＺ１の１０倍以上のインピーダンスになっている周波数帯域である。制御信号における特定の周波数帯域の電圧振幅成分は、制御信号配線１１ａ、１１ｂを通してパワーモジュール１ａ、１ｂ間を伝播する際に減衰される。

ピーク周波数ｆｐの設定方法を説明する。パワーモジュール１ａ、１ｂ間のスイッチングタイミングずれによりパワーモジュール１ａ、１ｂ間の入力に電圧差が生じる場合の等価回路を図５に示した。図５において主回路９１のインピーダンスである主回路インピーダンス２８がモジュール制御端子３１ａとモジュール制御端子３１ｂとの間に形成される。主回路インピーダンス２８は、一方のパワーモジュール１ａにおけるモジュール第一電力端子３２ａとモジュール制御端子３１ａとの間の第一モジュール容量Ｃｄｇ１と、一方のパワーモジュール１ａのモジュール第一電力端子３２ａと他方のパワーモジュール１ｂのモジュール第一電力端子３２ｂとの間のインダクタンス４ａと、他方のパワーモジュール１ｂにおけるモジュール第一電力端子３２ｂとモジュール制御端子３１ｂとの間の第二モジュール容量Ｃｄｇ２と、が直列接続されたインピーダンスである。フィルタ９３は、直列インダクタンス２７を含む２つの制御信号配線１１ａ、１１ｂ、主回路インピーダンス２８により形成されたループ経路２９の共振周波数ｆｃの±２５％以内に、直列インダクタンス２７とカップリング素子１０とによるＬＣ並列回路のインピーダンス特性２２、２３におけるインピーダンスがピークになるピーク周波数ｆｐが設定される。

並列接続された複数のパワーモジュール間でスイッチングタイミングずれが発生してもパワーモジュール間の共振を低減できることを、図９～図１２を用いて説明する。図１に示した駆動回路９２から出力された制御信号により駆動された主回路９１の出力電圧の例を図９に示した。比較例の駆動回路は、図１の駆動回路９２においてカップリング素子１０が接続されていない回路である。比較例の主回路は、主回路９１と同じである。図９、図１１は、それぞれ実施の形態１の主回路９１の出力電圧、比較例の主回路９１の出力電圧を示している。図１０は実施の形態１の主回路９１の出力電圧における共振成分を示しており、図１２は比較例の主回路９１の出力電圧における共振成分を示している。図９～図１２の横軸は時間である。図９、図１１の縦軸は、出力電圧であるドレインソース間電圧Ｖｄｓである。図１０、図１２の縦軸は、出力電圧であるドレインソース間電圧Ｖｄｓの共振成分である。図９、図１１に記載した時刻ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７は、それぞれ図１０、図１２に記載した時刻ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７と同じ時刻である。

まず比較例について説明する。パワーモジュール１ａ、１ｂ間でスイッチングタイミングのずれた場合に、図１１、図１２に示すようなパワーモジュール１ａ、１ｂ間で共振現象が発生する。電圧特性５１ａは、オフする際の第一のパワーモジュール１ａにおける電圧特性である。電圧特性５１ｂは、ずれ時間ΔＴｓだけ遅れてオフする際の第二のパワーモジュール１ｂにおける電圧特性である。Ｖｄｃは電力変換装置の母線電圧であり、Ｖｓｐはサージピーク電圧であり、ΔＶｐはサージピーク電圧Ｖｓｐに重畳される重畳ピーク電圧である。電圧特性５２は、電圧特性５１ａにおける共振成分である。図１１に、電圧特性５１ａにおける最大のピーク電圧Ｖｂを示した。図１２に、ピーク電圧Ｖｂに対応した共振成分の振動電圧Ｖｒｂを示した。なお、図１１では、オフする際の電圧特性５１ａ、５１ｂを示したが、パワーモジュールがオンする際にも共振現象が発生する。

実施の形態１の主回路９１の出力電圧及びその共振成分について説明する。電圧特性５３ａは、オフする際の第一のパワーモジュール１ａにおける電圧特性である。電圧特性５３ｂは、ずれ時間ΔＴｓだけ遅れてオフする際の第二のパワーモジュール１ｂにおける電圧特性である。電圧特性５４は、電圧特性５３ａにおける共振成分である。実施の形態１における電圧特性５３ａは、比較例のピーク電圧Ｖｂがピーク電圧Ｖａに低減されている。実施の形態１における電圧特性５４は、比較例の振動電圧Ｖｒｂが振動電圧Ｖｒａに低減されている。

実施の形態１の電力変換装置９０は、基本回路９４のフィルタ９３がループ経路２９の共振周波数ｆｃの±２５％以内にピーク周波数ｆｐが設定されたインピーダンス特性２２、２３を有しているので、パワーモジュール１ａ、１ｂ間の共振を抑制することができ、図１１に示すような、パワーモジュール１ａのモジュール第一電力端子３２ａとモジュール第二電力端子３３ａとの間の電圧サージ又はパワーモジュール１ｂのモジュール第一電力端子３２ｂとモジュール第二電力端子３３ｂとの間の電圧サージにパワーモジュール１ａ、１ｂ間の共振振幅が重畳することを抑制できる。このため、実施の形態１の電力変換装置９０は、主回路９１におけるモジュール第一電力端子３２ａとモジュール第二電力端子３３ａとの間の電圧及びモジュール第一電力端子３２ｂとモジュール第二電力端子３３ｂとの間の電圧のピーク値を下げることができる。ドレインソース間電圧Ｖｄｓは、パワーモジュール１ａ、１ｂのトランジスタＴｒがＭＯＳＦＥＴの場合における、モジュール第一電力端子３２ａ、３２ｂとモジュール第二電力端子３３ａ、３３ｂとの間の電圧すなわち出力電圧である。

インダクタンス７ａ、７ｂが０Ｈよりも大きい値を有する場合のインピーダンス特性２３は、カップリング素子１０がＬＣ直列回路の構成になっているので、図８に示したようにピーク周波数ｆｐより高周波側でインピーダンスが増大し、インピーダンスが低い周波数領域が形成され、バンドパス特性を有している。

コンデンサ配線１３ａ、１３ｂのインダクタンス７ａ、７ｂが０Ｈよりも大きい値を有する場合、インダクタンス７ａ、７ｂのインダクタンス値は制御信号配線１１ａ、１１ｂのインダクタンス５ａ、５ｂの半分以下となるように構成する。すなわち、カップリング素子１０は、一方の制御信号配線１１ａとコンデンサ６の一端との間及びコンデンサ６の他端と他方の制御信号配線１１ｂとの間にインダクタンス７ａ、７ｂを有しており、カップリング素子１０のインダクタンス７ａ、７ｂの値は、直列インダクタンス２７の値の半分以下となるように構成する。このようにすることで、フィルタ９３は、パワーモジュール１ａ、１ｂ間の共振周波数ｆｃにおいて高いインピーダンスを有し、バンドパス特性の周波数帯域をパワーモジュール１ａ、１ｂ間の共振周波数ｆｃから数十ＭＨｚ以上離すことができ、パワーモジュール１ａ、１ｂ間の共振周波数ｆｃを遮断して共振振幅を低減することができる。

コンデンサ配線１３ａ、１３ｂのインダクタンス７ａ、７ｂのインダクタンス値を制御信号配線１１ａ、１１ｂのインダクタンス５ａ、５ｂの半分以下となるようにするために、図１３に示すように、コンデンサ６を含むカップリング素子１０は抵抗３ａ、３ｂが実装される基板１８と同じ基板上に実装してもよい。さらに、カップリング素子１０は数十～数百Ｖ耐圧の表面実装タイプのコンデンサ１７にしてもよい。カップリング素子１０がコンデンサ１７の場合は、インダクタンス７ａ、７ｂが０Ｈ又はコンデンサ配線１３ａ、１３ｂよりも低くすることができる。図１３では、基板１８に、ドライバ回路２、カップリング素子１０、抵抗３ａ、３ｂが実装されている例を示した。抵抗３ａ、３ｂは、例えば表面実装タイプの抵抗すなわちチップ抵抗である。

制御信号配線１１ａ、１１ｂに抵抗３ａ、３ｂが接続されている場合は、駆動回路９２はパワーモジュール１ａ、１ｂ毎に抵抗３ａ、３ｂを備えており、それぞれのパワーモジュール１ａ、１ｂに抵抗３ａ、３ｂを介した制御信号を出力する。この場合、パワーモジュール１ａ、１ｂのモジュール制御端子３１ａ、３１ｂ間に共振が発生しても抵抗３ａ、３ｂにより減衰できるため誤動作を防止できる。制御信号配線１１ａ、１１ｂに抵抗３ａ、３ｂは、フィルタ９３が故障した場合にも誤動作防止の効果を維持することができる。

実施の形態１の電力変換装置９０は、主回路９１を駆動する駆動回路９２が２つのモジュール制御端子３１ａ、３１ｂ間に接続されたコンデンサ６を含むカップリング素子１０を有しているフィルタ９３を備えているので、並列接続された複数のパワーモジュール１ａ、１ｂ間でスイッチングタイミングずれが発生してもパワーモジュール１ａ、１ｂ間の共振を低減することができる。実施の形態１の電力変換装置９０は、共振現象を回避するために導通時の抵抗が大きくて損失の大きい耐圧の高い素子を選択したり、大きな損失が発生することを許容する設計として高速ｄｉ/ｄｔではなく低速ｄｉ/ｄｔの設定にする必要がない。実施の形態１の電力変換装置９０は、コストの高い大きいサイズの半導体スイッチング素子、高価な高性能素子を使う必要がないので、従来の共振現象対策で生じるコストの増大を避けることができる。

なお、実施の形態１の電力変換装置９０は、図１４に示した第二の基本回路９４のように、抵抗３ａ、３ｂに加えて、パワーモジュール１ａ、１ｂ内に用いられる半導体スイッチング素子に抵抗３９を備えてもよい。パワーモジュール１ａの抵抗３９は、モジュール制御端子３１ａとトランジスタＴｒのゲートｇとの間に接続されている。同様にパワーモジュール１ｂの抵抗３９は、モジュール制御端子３１ｂとトランジスタＴｒのゲートｇとの間に接続されている。このようにパワーモジュール１ａ、１ｂが抵抗３９を備えることで、抵抗３ａ、３ｂの設定値は自由度が上がり、フィルタ９３のインピーダンスの調整幅が大きくなり、パワーモジュール１ａ、１ｂ間の共振振幅の強度に合わせた設計が容易になる。

また、パワーモジュール１ａ、１ｂが抵抗３９を備える場合には、抵抗３ａ、３ｂをチップ抵抗などで実装せず配線抵抗のみとしてもよい。この場合にも、パワーモジュール１ａ、１ｂが抵抗３９を備えることで、スイッチング速度が大きくなりすぎることを防止できサージによる過電圧でのパワーモジュール１ａ、１ｂの破壊を防止できるだけでなく、基板１８に実装する実装部品が減るので、電力変換装置９０のコスト低減ができる。また、基板１８に実装する実装部品が減るので、部品レイアウトの自由度も大きくなり、より適切な位置にフィルタ９３を設置できる。

基本回路９４が、図１５に示した第三の基本回路９４の場合には、フィルタ９３の等価回路は図１６のようになり、入力に電圧差が生じる場合のフィルタ９３及び主回路９１の等価回路は図１７のようになる。第三の基本回路９４におけるフィルタ９３の等価回路、入力に電圧差が生じる場合のフィルタ９３及び主回路９１の等価回路は、それぞれ図３、図５に示した等価回路とは、インダクタンス５ａとインダクタンス５ｂとが直接接続されていない点で異なる。しかし、ドライバ回路２ａ、２ｂは共に同一の駆動回路制御信号ｓｉｇ１により動作するので、ドライバ回路２ａ、２ｂ間で多少のタイミングずれがあっても、出力端子４１ａと出力端子４１ｂとが仮想的に接続されていると考えてもよい。したがって、第三の基本回路９４も第一の基本回路９４と同様に動作する。つまり、第三の基本回路９４のフィルタ９３は、第一の基本回路９４のフィルタ９３と同様に動作する。

なお、パワーモジュール１ａ、１ｂの半導体スイッチング素子は、シリコンを用いたＭＯＳＦＥＴに限らず、ＩＧＢＴでもよい。パワーモジュール１ａ、１ｂの半導体スイッチング素子がＩＧＢＴの場合は、モジュール第一電力端子３２ａ、３２ｂとモジュール第二電力端子３３ａ、３３ｂ間の電圧すなわち出力電圧はコレクタエミッタ間電圧である。また、半導体スイッチング素子は、バンドギャップが広いワイドバンドギャップ半導体材料を用いたＭＯＳＦＥＴ又はＩＧＢＴでもよい。ワイドバンドギャップ半導体材料を用いた電力用半導体スイッチング素子は、高耐圧で、放熱性も良く、高速スイッチングが可能である。ワイドバンドギャップ半導体材料を用いた半導体スイッチング素子は、例えば、ＳｉＣ（シリコンカーバイド、炭化珪素）系材料、ＧａＮ（窒化ガリウム）系材料、ダイヤモンド系材料などを基材に用いた半導体スイッチング素子である。ワイドバンドギャップ半導体材料を用いた半導体スイッチング素子は、スイッチング速度を大きくすることができ、スイッチング損失を低減することができる。ワイドバンドギャップ半導体材料を用いた半導体スイッチング素子を有するパワーモジュール１ａ、１ｂを備えた主回路９１のスイッチング速度、すなわちはパワーモジュール１ａ及びパワーモジュール１ｂの合計のスイッチング速度は、主回路９１の過電流保護領域などの通常動作の範囲外も含めた想定し得る最大値を５０ｋＡ/μｓ以上に設定できる。特に５０ｋＡ/μｓ以上のような高速ｄｉ/ｄｔの動作において、フィルタ９３を備えていない場合はパワーモジュール１ａ、１ｂ間の共振現象が顕著に現れる。しかし、実施の形態１の電力変換装置９０は、フィルタ９３を備えているので、主回路９１のスイッチング速度が５０ｋＡ/μｓ以上であり、並列接続された複数のパワーモジュール１ａ、１ｂ間でスイッチングタイミングずれが発生してもパワーモジュール１ａ、１ｂ間の共振を低減することができる。

以上のように、実施の形態１の電力変換装置９０は、パワーモジュール１ａ、１ｂを有する複数の主回路９１（９１ａ、９１ｂ、９１ｃ、９１ｄ）のオン期間を制御して入力電力を電力変換する電力変換装置であって、複数のパワーモジュール１ａ、１ｂが並列接続された主回路９１と、主回路９１を駆動する駆動回路９２と、を備えている。パワーモジュール１ａ、１ｂは半導体スイッチング素子（トランジスタＴｒ）を含んでいる。複数のパワーモジュール１ａ、１ｂのうち２つのパワーモジュール１ａ、１ｂをモジュール組とする。駆動回路９２は、複数のパワーモジュール１ａ、１ｂの各モジュール制御端子３１ａ、３１ｂに入力される制御信号を生成するドライバ回路２を備えており、更にドライバ回路２と複数のモジュール制御端子３１ａ、３１ｂとの間に接続されており、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２、２３を有するフィルタ９３を備えている。フィルタ９３は、モジュール組毎に２つのモジュール制御端子３１ａ、３１ｂ間に接続されたコンデンサ６を含むカップリング素子１０を有している。実施の形態１の電力変換装置９０は、この構成により、主回路９１を駆動する駆動回路９２がモジュール組毎に２つのモジュール制御端子３１ａ、３１ｂ間に接続されたコンデンサ６を含むカップリング素子１０を有しているフィルタ９３を備えているので、並列接続された複数のパワーモジュール１ａ、１ｂ間でスイッチングタイミングずれが発生してもパワーモジュール１ａ、１ｂ間の共振を低減することができる。

実施の形態２．
図１８は実施の形態２に係る基本回路の構成を示す図であり、図１９は図１８のフィルタ及び主回路の等価回路を示す図である。図２０は実施の形態１に係るコンデンサ接続例を示す図であり、図２１は実施の形態２に係るコンデンサ接続例を示す図であり、図２２は実施の形態２に係る他のコンデンサ接続例を示す図である。実施の形態２の電力変換装置９０は、基本回路９４の主回路９１が３つ以上のパワーモジュールを有している点で実施の形態１の電力変換装置９０と異なる。実施の形態１と異なる部分を主に説明する。

図１８に示す基本回路９４は、３つのパワーモジュール１ａ、１ｂ、１ｃを有する主回路９１を備えた例である。図１８の例では、モジュール組の数が３である。第一のモジュール組は、パワーモジュール１ａとパワーモジュール１ｂとの組である。第二のモジュール組はパワーモジュール１ｂとパワーモジュール１ｃとの組であり、第三のモジュール組はパワーモジュール１ａとパワーモジュール１ｃとの組である。フィルタ９３は、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２、２３を有する。

主回路９１は、複数のパワーモジュール１ａ、１ｂ、１ｃが並列接続されている。３つのトランジスタＴｒの制御端子であるゲートｇは、それぞれモジュール制御端子３１ａ、３１ｂ、３１ｃに接続されている。３つのトランジスタＴｒのドレインｄは、それぞれモジュール第一電力端子３２ａ、３２ｂ、３２ｃに接続されている。３つのトランジスタＴｒのソースｓは、それぞれモジュール第二電力端子３３ａ、３３ｂ、３３ｃに接続されている。モジュール第一電力端子３２ａ、３２ｂ、３２ｃはモジュール制御端子３１ａ、３１ｂ、３１ｃに入力される制御信号よりも大電力が流れる端子であり、モジュール第二電力端子３３ａ、３３ｂ、３３ｃは制御信号の電圧基準となる電位が生じる端子である。

パワーモジュール１ａのモジュール第一電力端子３２ａは主回路９１の主回路第一電力端子３４に接続されており、パワーモジュール１ｂのモジュール第一電力端子３２ｂはインダクタンス４ａを介して主回路９１の主回路第一電力端子３４に接続されている。パワーモジュール１ｃのモジュール第一電力端子３２ｃはインダクタンス４ａ、４ｂを介して主回路９１の主回路第一電力端子３４に接続されている。インダクタンス４ａは、モジュール第一電力端子３２ａとモジュール第一電力端子３２ｂとを接続する配線のインダクタンスである。インダクタンス４ｂは、モジュール第一電力端子３２ｂとモジュール第一電力端子３２ｃとを接続する配線のインダクタンスである。パワーモジュール１ａのモジュール第二電力端子３３ａ、パワーモジュール１ｂのモジュール第二電力端子３３ｂ及びパワーモジュール１ｃのモジュール第二電力端子３３ｃは、基準配線１４を介して主回路９１の主回路第二電力端子３５に接続されている。基準配線１４は駆動回路９２の基準端子３８を経由してドライバ回路２の基準端子４２に接続されている。パワーモジュール１ａのモジュール制御端子３１ａは駆動回路９２の制御端子３６ａに接続され、パワーモジュール１ｂのモジュール制御端子３１ｂは駆動回路９２の制御端子３６ｂに接続されている。パワーモジュール１ｃのモジュール制御端子３１ｃは駆動回路９２の制御端子３６ｃに接続されている。パワーモジュール１ａは駆動回路９２の制御端子３６ａから出力される制御信号によりオン及びオフし、パワーモジュール１ａのオン期間が制御される。パワーモジュール１ｂは駆動回路９２の制御端子３６ｂから出力される制御信号によりオン及びオフし、パワーモジュール１ｂのオン期間が制御される。パワーモジュール１ｃは駆動回路９２の制御端子３６ｃから出力される制御信号によりオン及びオフし、パワーモジュール１ｃのオン期間が制御される。

駆動回路９２は、複数のパワーモジュール１ａ、１ｂ、１ｃの各モジュール制御端子３１ａ、３１ｂ、３１ｃに入力される制御信号を生成するドライバ回路２と、ドライバ回路２と複数のモジュール制御端子３１ａ、３１ｂ、３１ｃとの間に接続されており、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２、２３を有するフィルタ９３と、を備えている。

フィルタ９３は、ドライバ回路２の出力端子４１から制御信号をそれぞれのパワーモジュール１ａ、１ｂ、１ｃのモジュール制御端子３１ａ、３１ｂ、３１ｃに伝送する制御信号配線１１ａ、１１ｂ、１１ｃと、モジュール制御端子３１ａ、３１ｂ、３１ｃの相互間に接続されたコンデンサを含むカップリング素子を備えている。モジュール制御端子３１ａ、３１ｂ間に接続されたコンデンサ６ａを含むカップリング素子１０ａを備えている。モジュール制御端子３１ｂ、３１ｃ間に接続されたコンデンサ６ｂを含むカップリング素子１０ｂを備えている。モジュール制御端子３１ａ、３１ｃ間に接続されたコンデンサ６ｃを含むカップリング素子１０ｃを備えている。制御信号配線１１ａ、制御信号配線１１ｂ及び制御信号配線１１ｃは、ドライバ回路２の出力端子４１側のドライバ側接続点である接続点Ｎ１にて接続されている。カップリング素子１０ａは、制御信号配線１１ａと制御信号配線１１ｂとにおけるモジュール制御端子３１ａ、３１ｂ側の接続点Ｎ２、Ｎ３で接続されている。カップリング素子１０ｂは、制御信号配線１１ｂと制御信号配線１１ｃとにおけるモジュール制御端子３１ｂ、３１ｃ側の接続点Ｎ３、Ｎ４で接続されている。カップリング素子１０ｃは、制御信号配線１１ａと制御信号配線１１ｃとにおけるモジュール制御端子３１ａ、３１ｃ側の接続点Ｎ５、Ｎ６で接続されている。

制御信号配線１１ａ、１１ｂ、１１ｃには、それぞれ配線のインダクタンス５ａ、５ｂ、５ｃが存在する。コンデンサ６ａの一端はコンデンサ配線１３ａにより制御信号配線１１ａに接続点Ｎ２で接続されており、コンデンサ６ａの他端はコンデンサ配線１３ｂにより制御信号配線１１ｂに接続点Ｎ３で接続されている。コンデンサ６ｂの一端はコンデンサ配線１３ｃにより制御信号配線１１ｂに接続点Ｎ３で接続されており、コンデンサ６ｂの他端はコンデンサ配線１３ｄにより制御信号配線１１ｃに接続点Ｎ４で接続されている。コンデンサ６ｃの一端はコンデンサ配線１３ｅにより制御信号配線１１ａに接続点Ｎ５で接続されており、コンデンサ６ｃの他端はコンデンサ配線１３ｆにより制御信号配線１１ｃに接続点Ｎ６で接続されている。一般的にコンデンサ配線１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆには、それぞれ配線のインダクタンス７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆが存在する。カップリング素子１０ａは、インダクタンス７ａ、コンデンサ６ａ、インダクタンス７ｂが直列に接続されている。カップリング素子１０ｂはインダクタンス７ｃ、コンデンサ６ｂ、インダクタンス７ｄが直列に接続されており、カップリング素子１０ｃはインダクタンス７ｅ、コンデンサ６ｃ、インダクタンス７ｆが直列に接続されている。図１８では、ドライバ回路２が１個であり、制御信号配線１１ａ、１１ｂ、１１ｃにそれぞれ抵抗３ａ、３ｂ、３ｃが接続されている例を示した。

ドライバ回路２の出力端子４１から出力される制御信号は制御信号配線１１ａ、１１ｂ、１１ｃを伝送する。制御信号配線１１ａを伝送する制御信号は、制御端子３６ａを経由してパワーモジュール１ａのモジュール制御端子３１ａに入力される。制御信号配線１１ｂを伝送する制御信号は制御端子３６ｂを経由してパワーモジュール１ｂのモジュール制御端子３１ｂに入力され、制御信号配線１１ｃを伝送する制御信号は制御端子３６ｃを経由してパワーモジュール１ｃのモジュール制御端子３１ｃに入力される。

フィルタ９３は、図１９に示した入力に電圧差が生じる場合の等価回路のように、モジュール組毎に２つの制御信号配線のインダクタンスが直列に接続された直列インダクタンスとカップリング素子とによるＬＣ並列回路を有している。第一のモジュール組に対応するフィルタ９３のＬＣ並列回路は、インダクタンス５ａと接続点Ｎ１を介して接続されたインダクタンス５ｂとが直列に接続された直列インダクタンスとカップリング素子１０ａとが並列に接続された回路である。第二のモジュール組に対応するフィルタ９３のＬＣ並列回路は、インダクタンス５ｂと接続点Ｎ１を介して接続されたインダクタンス５ｃとが直列に接続された直列インダクタンスとカップリング素子１０ｂとが並列に接続された回路である。第三のモジュール組に対応するフィルタ９３のＬＣ並列回路は、インダクタンス５ａと接続点Ｎ１を介して接続されたインダクタンス５ｃとが直列に接続された直列インダクタンスとカップリング素子１０ｃとが並列に接続された回路である。モジュール組毎のＬＣ並列回路は、実施の形態１で説明した予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２又はインピーダンス特性２３を有している。

実施の形態１で説明した主回路インピーダンス２８は、１つのモジュール組のパワーモジュール間のスイッチングタイミングずれにより入力に電圧差が生じる場合のインピーダンスである。したがって、入力に電圧差が生じるモジュール組におけるループ経路２９（図６参照）において共振現象が生じるので、該当するモジュール組のカップリング素子を含むＬＣ並列回路により該当するモジュール組のパワーモジュール間の共振を抑制することができる。図１９では、パワーモジュール１ａ、１ｂ間のスイッチングタイミングずれによりパワーモジュール１ａ、１ｂ間の入力に電圧差が生じる場合の主回路インピーダンス２８ａと、パワーモジュール１ｂ、１ｃ間のスイッチングタイミングずれによりパワーモジュール１ｂ、１ｃ間の入力に電圧差が生じる場合の主回路インピーダンス２８ｂと、パワーモジュール１ａ、１ｃ間のスイッチングタイミングずれによりパワーモジュール１ａ、１ｃ間の入力に電圧差が生じる場合の主回路インピーダンス２８ｃと、を示した。複数のパワーモジュール間の入力に電圧差が生じる場合は、該当するモジュール組毎に、カップリング素子を含むＬＣ並列回路により該当するモジュール組のパワーモジュール間の共振を抑制することができる。主回路インピーダンス２８ａ、２８ｂ、２８ｃは、主回路９１のモジュール組における一方のモジュール制御端子と他方のモジュール制御端子との間のインピーダンスなので、モジュール組インピーダンスということもできる。

第一のモジュール組のパワーモジュール間の入力に電圧差が生じる場合の主回路インピーダンス２８ａは、一方のパワーモジュール１ａにおけるモジュール第一電力端子３２ａとモジュール制御端子３１ａとの間の第一モジュール容量Ｃｄｇ１と、一方のパワーモジュール１ａのモジュール第一電力端子３２ａと他方のパワーモジュール１ｂのモジュール第一電力端子３２ｂとの間のインダクタンス４ａと、他方のパワーモジュール１ｂにおけるモジュール第一電力端子３２ｂとモジュール制御端子３１ｂとの間の第二モジュール容量Ｃｄｇ２と、が直列接続されたインピーダンスである。同様に、第二のモジュール組のパワーモジュール間の入力に電圧差が生じる場合の主回路インピーダンス２８ｂは、一方のパワーモジュール１ｂにおけるモジュール第一電力端子３２ｂとモジュール制御端子３１ｂとの間の第二モジュール容量Ｃｄｇ２と、一方のパワーモジュール１ｂのモジュール第一電力端子３２ｂと他方のパワーモジュール１ｃのモジュール第一電力端子３２ｃとの間のインダクタンス４ｂと、他方のパワーモジュール１ｃにおけるモジュール第一電力端子３２ｃとモジュール制御端子３１ｃとの間の第三モジュール容量Ｃｄｇ３と、が直列接続されたインピーダンスである。第三のモジュール組のパワーモジュール間の入力に電圧差が生じる場合の主回路インピーダンス２８ｃは、一方のパワーモジュール１ａにおけるモジュール第一電力端子３２ａとモジュール制御端子３１ａとの間の第一モジュール容量Ｃｄｇ１と、一方のパワーモジュール１ａのモジュール第一電力端子３２ａと他方のパワーモジュール１ｃのモジュール第一電力端子３２ｃとの間のインダクタンス４ａ及びインダクタンス４ｂと、他方のパワーモジュール１ｃにおけるモジュール第一電力端子３２ｃとモジュール制御端子３１ｃとの間の第三モジュール容量Ｃｄｇ３と、が直列接続されたインピーダンスである。

フィルタ９３は、モジュール組毎に対応するループ経路の共振周波数ｆｃの±２５％以内に、該当モジュール組毎に対応するＬＣ並列回路のインピーダンス特性２２、２３のピーク周波数ｆｐが設定される。第一のモジュール組のループ経路は、インダクタンス５ａとインダクタンス５ｂとが直列接続された直列インダクタンスを含む２つの制御信号配線１１ａ、１１ｂ、主回路インピーダンス２８ａにより形成された経路である。第二のモジュール組のループ経路は、インダクタンス５ｂとインダクタンス５ｃとが直列接続された直列インダクタンスを含む２つの制御信号配線１１ｂ、１１ｃ、主回路インピーダンス２８ｂにより形成された経路である。第三のモジュール組のループ経路は、インダクタンス５ａとインダクタンス５ｃとが直列接続された直列インダクタンスを含む２つの制御信号配線１１ａ、１１ｃ、主回路インピーダンス２８ｃにより形成された経路である。

実施の形態２の電力変換装置９０は、基本回路９４のフィルタ９３がモジュール組毎に対応するループ経路の共振周波数ｆｃの±２５％以内にピーク周波数ｆｐが設定されたインピーダンス特性２２、２３を有しているので、該当モジュール組毎の２つのパワーモジュール間の共振を抑制することができ、パワーモジュールのモジュール第一電力端子とモジュール第二電力端子との間の電圧サージに２つのパワーモジュール間の共振振幅が重畳することを抑制できる。このため、実施の形態２の電力変換装置９０は、主回路９１におけるモジュール第一電力端子３２ａ、３２ｂ、３２ｃとモジュール第二電力端子３３ａ、３３ｂ、３３ｃ間の電圧のピーク値を下げることができる。

実施の形態２の電力変換装置９０は、基本回路９４の主回路９１が３つ以上のパワーモジュールが並列接続されている場合であっても、すべてのパワーモジュール間で起こり得る共振を抑制することができる。

図１８、図１９を用いて並列接続されるパワーモジュール数が３の場合の基本回路９４を説明したが、パワーモジュール数が４以上であってもモジュール組の数と同数のカップリング素子１０を備えたフィルタ９３を構成すればよい。図２０～図２２に、パワーモジュールとカップリング素子１０におけるコンデンサ６との接続例を示した。図２０には、実施の形態１に対応した２個のパワーモジュール１ａ、１ｂとカップリング素子１０におけるコンデンサ６との接続例を示した。２個のパワーモジュール１ａ、１ｂの場合は、モジュール組の数が１なので、コンデンサ６は１個である。

図２１には、実施の形態２の図１８に対応した３個のパワーモジュール１ａ、１ｂ、１ｃとカップリング素子１０ａ、１０ｂ、１０ｃにおけるコンデンサ６ａ、６ｂ、６ｃとの接続例を示した。３個のパワーモジュール１ａ、１ｂ、１ｃの場合は、モジュール組の数が３なので、コンデンサは３個である。図２２には、４個のパワーモジュール１ａ、１ｂ、１ｃ、１ｄと６個のカップリング素子におけるコンデンサ６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆとの接続例を示した。４個のパワーモジュール１ａ、１ｂ、１ｃ、１ｄの場合は、モジュール組の数が６なので、コンデンサは６個である。カップリング素子におけるコンデンサは、図２０～図２２に示したように、コンデンサ６を含むカップリング素子１０の数及び接続方法は、モジュール組と同数のカップリング素子１０をモジュール組毎に接続すればよい。より具体的には、並列接続されるパワーモジュール数に応じてパワーモジュールのモジュール制御端子を頂点として完全グラフ状にコンデンサを接続すればよい。図２１では、パワーモジュール１ａ、１ｂ、１ｃのモジュール制御端子３１ａ、３１ｂ、３１ｃが完全グラフの頂点になっている。図２２では、パワーモジュール１ａ、１ｂ、１ｃ、１ｄのモジュール制御端子３１ａ、３１ｂ、３１ｃ、３１ｄが完全グラフの頂点になっている。

以上のように、実施の形態２の電力変換装置９０は、パワーモジュール１ａ、１ｂ、１ｃを有する複数の主回路９１（９１ａ、９１ｂ、９１ｃ、９１ｄ）のオン期間を制御して入力電力を電力変換する電力変換装置であって、複数のパワーモジュール１ａ、１ｂ、１ｃが並列接続された主回路９１と、主回路９１を駆動する駆動回路９２と、を備えている。パワーモジュール１ａ、１ｂ、１ｃは半導体スイッチング素子（トランジスタＴｒ）を含んでいる。複数のパワーモジュール１ａ、１ｂ、１ｃのうち２つのパワーモジュール１ａ、１ｂ（又は１ａ、１ｃ、又は１ｂ、１ｃ）をモジュール組とする。駆動回路９２は、複数のパワーモジュール１ａ、１ｂ、１ｃの各モジュール制御端子３１ａ、３１ｂ、３１ｃに入力される制御信号を生成するドライバ回路２を備えており、更にドライバ回路２と複数のモジュール制御端子３１ａ、３１ｂ、３１ｃとの間に接続されており、モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性２２、２３を有するフィルタ９３を備えている。フィルタ９３は、モジュール組毎に２つのモジュール制御端子３１ａ、３１ｂ、３１ｃ間に接続されたコンデンサ６ａ、６ｂ、６ｃを含むカップリング素子１０ａ、１０ｂ、１０ｃを有している。実施の形態２の電力変換装置９０は、この構成により、主回路９１を駆動する駆動回路９２がモジュール組毎に２つのモジュール制御端子３１ａ、３１ｂ（又は３１ａ、３１ｃ、又は３１ｂ、３１ｃ）間に接続されたコンデンサ６ａ、６ｂ、６ｃを含むカップリング素子１０ａ、１０ｂ、１０ｃを有しているフィルタ９３を備えているので、並列接続された複数のパワーモジュール１ａ、１ｂ、１ｃ間でスイッチングタイミングずれが発生してもパワーモジュール１ａ、１ｂ、１ｃ間の共振を低減することができる。

なお、電力変換装置９０の例として、直流電力を交流電力に変換する単相インバータを説明したが、これに限定されない。電力変換装置９０は、交流電力を直流電力に変換するコンバータでもよく、直流電力を直流電力に変換するＤＣ／ＤＣコンバータ、交流電力を交流電力に変換するＡＣ／ＡＣ変換装置でもよい。また、電力変換装置９０は、単相に限らず三相の構成でもよい。また、駆動回路９２の制御端子３６ａ、３６ｂ、３６ｃ、基準端子３８は、駆動回路９２と主回路９１とが同一の基板に実装されている場合は、なくてもよい。この場合、制御信号配線１１ａ、１１ｂ、１１ｃは対応するモジュール制御端子３１ａ、３１ｂ、３１ｃに直接接続され、基準配線１４は主回路９１とドライバ回路２の基準端子４２とを直接接続する。

なお、本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１ａ、１ｂ、１ｃ、１ｄ…パワーモジュール、２、２ａ、２ｂ…ドライバ回路、３ａ、３ｂ、３ｃ…抵抗、４、４ａ、４ｂ…インダクタンス、６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ…コンデンサ、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ…インダクタンス、１０、１０ａ、１０ｂ、１０ｃ…カップリング素子、１１ａ、１１ｂ、１１ｃ…制御信号配線、１７…コンデンサ、１８…基板、２２、２３…インピーダンス特性、２７…直列インダクタンス、２８、２８ａ、２８ｂ、２８ｃ…主回路インピーダンス（モジュール組インピーダンス）、２９…ループ経路、３１ａ、３１ｂ、３１ｃ、３１ｄ…モジュール制御端子、３２ａ、３２ｂ、３２ｃ…モジュール第一電力端子、３３ａ、３３ｂ、３３ｃ…モジュール第二電力端子、３９…抵抗、４１、４１ａ、４１ｂ…出力端子、９０…電力変換装置、９１、９１ａ、９１ｂ、９１ｃ、９１ｄ…主回路、９２、９２ａ、９２ｂ、９２ｃ、９２ｄ…駆動回路、９３…フィルタ、Ｃｄｇ１…第一モジュール容量、Ｃｄｇ２…第二モジュール容量、Ｃｄｇ３…第三モジュール容量、ｆｃ…共振周波数、ｆｐ…ピーク周波数、ｇ…ゲート（制御端子）、Ｎ１…接続点（ドライバ側接続点）、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６…接続点、Ｔｒ…トランジスタ（半導体スイッチング素子）

Claims (12)

1. パワーモジュールを有する複数の主回路のオン期間を制御して入力電力を電力変換する電力変換装置であって、
   複数の前記パワーモジュールが並列接続された前記主回路と、
   前記主回路を駆動する駆動回路と、を備え、
   前記パワーモジュールは半導体スイッチング素子を含んでおり、
   複数の前記パワーモジュールのうち２つの前記パワーモジュールをモジュール組とし、
   前記駆動回路は、
   複数の前記パワーモジュールの各モジュール制御端子に入力される制御信号を生成するドライバ回路と、
   前記ドライバ回路と複数の前記モジュール制御端子との間に接続されており、前記モジュール組毎に、予め設定された特定周波数帯域においてインピーダンスが増大するピーク形状となるインピーダンス特性を有するフィルタと、を備え、
   前記フィルタは、前記モジュール組毎に２つの前記モジュール制御端子間に接続されたコンデンサを含むカップリング素子を有している、
   電力変換装置。
2. 前記駆動回路は、１つの前記ドライバ回路を備えている、請求項１記載の電力変換装置。
3. 前記駆動回路は、前記パワーモジュールと同数の前記ドライバ回路を備えており、
   それぞれの前記パワーモジュールは、対応する前記ドライバ回路の前記制御信号により制御される、
   請求項１記載の電力変換装置。
4. 前記駆動回路は、
   １つの前記ドライバ回路を備えており、
   前記ドライバ回路の出力端子から前記制御信号をそれぞれの前記パワーモジュールの前記モジュール制御端子に伝送する制御信号配線を備えており、
   前記モジュール組毎に、
   前記モジュール制御端子側における２つの前記制御信号配線間に前記カップリング素子が接続されており、
   ２つの前記制御信号配線は前記ドライバ回路の前記出力端子側のドライバ側接続点にて接続されており、
   一方の前記制御信号配線における前記カップリング素子が接続された接続点と前記ドライバ側接続点との間のインダクタンスと、他方の前記制御信号配線における前記カップリング素子が接続された他の接続点と前記ドライバ側接続点との間のインダクタンスとを有する直列インダクタンスが、前記カップリング素子と並列に接続されており、
   前記フィルタは、
   前記モジュール組毎に、前記直列インダクタンスと前記カップリング素子とによるＬＣ並列回路を有している、
   請求項１記載の電力変換装置。
5. 前記パワーモジュールは、前記モジュール制御端子と、前記制御信号よりも大電力が流れるモジュール第一電力端子と、前記制御信号の電圧基準となる電位が生じるモジュール第二電力端子と、を有し、
   前記主回路の前記モジュール組における一方の前記モジュール制御端子と他方の前記モジュール制御端子との間のインピーダンスをモジュール組インピーダンスとし、
   前記モジュール組インピーダンスは、
   一方の前記パワーモジュールにおける前記モジュール第一電力端子と前記モジュール制御端子との間の第一モジュール容量と、
   一方の前記パワーモジュールの前記モジュール第一電力端子と、他方の前記パワーモジュールの前記モジュール第一電力端子との間のインダクタンスと、
   他方の前記パワーモジュールにおける前記モジュール第一電力端子と前記モジュール制御端子との間の第二モジュール容量と、が直列接続されたインピーダンスであり、
   前記フィルタは、
   前記モジュール組毎に、前記直列インダクタンスを含む２つの前記制御信号配線、前記モジュール組インピーダンスにより形成されたループ経路の共振周波数の±２５％以内に、当該モジュール組に対応する前記ＬＣ並列回路の前記インピーダンス特性におけるインピーダンスがピークになるピーク周波数が設定されている、
   請求項４記載の電力変換装置。
6. 前記カップリング素子は、一方の前記制御信号配線と前記コンデンサの一端との間及び前記コンデンサの他端と他方の前記制御信号配線との間にインダクタンスを有しており、
   前記カップリング素子の前記インダクタンスの値は、前記直列インダクタンスの値の半分以下である、
   請求項４または５に記載の電力変換装置。
7. 前記カップリング素子の前記コンデンサは、表面実装タイプのコンデンサである、請求項１から５のいずれか１項に記載の電力変換装置。
8. 前記駆動回路は、
   前記パワーモジュール毎に抵抗を備え、
   それぞれの前記パワーモジュールに前記抵抗を介した前記制御信号を出力する、
   請求項１から７のいずれか１項に記載の電力変換装置。
9. 前記駆動回路における前記抵抗及び前記カップリング素子の前記コンデンサは、同一の基板に実装されている、請求項８記載の電力変換装置。
10. 前記パワーモジュールは、前記モジュール制御端子と前記半導体スイッチング素子の制御端子との間に抵抗を備えている、
    請求項１から７のいずれか１項に記載の電力変換装置。
11. 前記半導体スイッチング素子はワイドバンドギャップ半導体材料を用いた半導体スイッチング素子である、請求項１から１０のいずれか１項に記載の電力変換装置。
12. 前記主回路は、複数のパワーモジュールによるスイッチング速度の最大値が５０ｋＡ／μｓ以上になっている、
    請求項１から１１のいずれか１項に記載の電力変換装置。

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