JP2023088730A - 演算システム - Google Patents

演算システム Download PDF

Info

Publication number
JP2023088730A
JP2023088730A JP2021203643A JP2021203643A JP2023088730A JP 2023088730 A JP2023088730 A JP 2023088730A JP 2021203643 A JP2021203643 A JP 2021203643A JP 2021203643 A JP2021203643 A JP 2021203643A JP 2023088730 A JP2023088730 A JP 2023088730A
Authority
JP
Japan
Prior art keywords
circuit
register
address
signals
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021203643A
Other languages
English (en)
Inventor
ラドゥ ベルダン
Berdan Radu
大輔 宮下
Daisuke Miyashita
淳 出口
Atsushi Deguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021203643A priority Critical patent/JP2023088730A/ja
Priority to US17/840,691 priority patent/US20230185529A1/en
Priority to TW111124673A priority patent/TWI827119B/zh
Priority to CN202210904294.5A priority patent/CN116263745A/zh
Publication of JP2023088730A publication Critical patent/JP2023088730A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4818—Threshold devices
    • G06F2207/4824—Neural networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Complex Calculations (AREA)
  • Logic Circuits (AREA)
  • Apparatus For Radiation Diagnosis (AREA)

Abstract

【課題】一つの実施形態は、複数の信号が効率的に利用可能である演算システムを提供することを目的とする。【解決手段】一つの実施形態によれば、複数の乗算素子と複数の加算素子と第１処理回路と第２処理回路とを有する演算システムが提供される。複数の乗算素子は、複数行及び複数列を構成するように配列される。複数の乗算素子は、複数の第１信号に重みを乗算して複数の計算結果を生成する。複数の加算素子は、複数列ごとに複数の計算結果のうちの各列の計算結果の和を計算して複数の第２信号を生成する。処理回路は、加算素子が生成した複数の第２信号を受ける。第１処理回路は、複数の第２信号のうちの一部の第２信号に対応する値を抽出する。第２処理回路は、複数の第２信号に対応する複数のアドレス回路を含む。第２処理回路は、複数のアドレス回路のうち一部の第２信号に対応するアドレス回路を選択的にイネーブルする。【選択図】図６

Description

本実施形態は、演算システムに関する。
演算システムでは、所定の演算を行い、演算結果として複数の信号が生成されることがある。演算システムでは、生成された複数の信号が効率的に利用可能であることが望まれる。
特許第６５６４３７５号公報 国際公開第２０１９／１６０１３３号 特許第６１６０９５８号公報
一つの実施形態は、複数の信号が効率的に利用可能である演算システムを提供することを目的とする。
一つの実施形態によれば、複数の乗算素子と複数の加算素子と第１処理回路と第２処理回路とを有する演算システムが提供される。複数の乗算素子は、複数行及び複数列を構成するように配列される。複数の乗算素子は、複数の第１信号に重みを乗算して複数の計算結果を生成する。複数の加算素子は、複数列ごとに複数の計算結果のうちの各列の計算結果の和を計算して複数の第２信号を生成する。処理回路は、加算素子が生成した複数の第２信号を受ける。第１処理回路は、複数の第２信号のうちの一部の第２信号に対応する値を抽出する。第２処理回路は、複数の第２信号に対応する複数のアドレス回路を含む。第２処理回路は、複数のアドレス回路のうち一部の第２信号に対応するアドレス回路を選択的にイネーブルする。
第１の実施形態におけるニューラルネットワークの概略構成を示す図。 第１の実施形態における演算システムの具体的な構成を示す図。 第１の実施形態における処理回路の構成を示す回路図。 第１の実施形態における処理回路の動作を示す波形図。 第１の実施形態におけるアドレス解決回路の入出力信号を示す図。 第１の実施形態におけるアドレス解決回路の構成を示す図。 第１の実施形態におけるアドレス回路及びレジスタ回路の構成を示す回路図。 第１の実施形態における記憶回路の構成を示す回路図。 第１の実施形態におけるトライステートインバータの構成を示す回路図。 第１の実施形態におけるアドレス解決回路の動作を示す波形図。 第１の実施形態におけるアドレス解決回路の動作の一例を示す回路図。 第１の実施形態におけるアドレス解決回路の動作の他の一例を示す回路図。 第２の実施形態における処理回路の構成を示す回路図。 第２の実施形態における処理回路の動作を示す波形図。 第２の実施形態におけるアドレス解決回路の入出力信号を示す図。 第２の実施形態におけるアドレス解決回路の構成を示す図。 第２の実施形態におけるアドレス解決回路の動作を示す波形図。
以下に添付図面を参照して、実施形態にかかる演算システムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる演算システム１は、例えば、ニューラルネットワークの処理の一部を実行する回路を含む。ニューラルネットワークは、図１に示すように、入力層Ｘと出力層Ｙとの間に複数の中間層Ｈを有する。図１は、演算システム１がその一部の処理を実行するニューラルネットワークの概略構成を示す図である。図１では、簡略化のため、中間層Ｈを１層で示している。図１に示すように出力層Ｙの各ニューロンには中間層Ｈの複数のニューロン（図１では全てのニューロン）からの信号が入力されて処理が行われる。各ニューロンにおける処理はそれぞれ並行して処理される。この一連の処理で行われる具体的な演算は、例えばベクトルと行列の積となる。また、ニューラルネットワークでは、ある層の複数のニューロンで計算された値のうち、上位Ｋ個の値を見つけるための演算を行うことがある。
図２は、本実施形態にかかる演算システム１の具体的な構成を示す図である。本実施形態にかかる演算システム１は、ニューラルネットワークにおけるある層の複数のニューロンの計算を並行して行い、計算された値からある上位Ｋ個の値を見つける処理を行い、さらに、上位Ｋ個の値のアドレスを見つける処理を行う。ニューラルネットワークにおけるある層の複数のニューロンの計算は、図２に示すような複数の乗算素子のクロスバーアレイ構成で実現可能であり、ニューロンデータの活性化が物理的な信号で演算可能である。
図２に示す演算システム１は、複数のワードラインＷＬｊ～ＷＬｊ＋３、複数のビットラインＢＬｉ～ＢＬｉ＋３、メモリ配列ＭＡ、処理回路２、アドレス解決回路３を有する。
メモリ配列ＭＡは、複数のメモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）を有する。メモリ配列ＭＡでは、複数のメモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）が、複数のワードラインＷＬｊ～ＷＬｊ＋３と複数のビットラインＢＬｉ～ＢＬｉ＋３とが交差する位置に行列状に配される（ｉ，ｊは１以上の整数）。なお、図２はｊ行からｊ＋３行、ｉ列からｉ＋３列（４行×４列）を示したものであるが、これに限定されず、任意の行数及び列数を有し得る。処理回路２は、複数のビットラインＢＬｉ～ＢＬｉ＋３の各一端に接続される。アドレス解決回路３は、複数のビットラインＢＬｉ～ＢＬｉ＋３と反対側で処理回路２に接続される。
各メモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）は、その一端がワードラインＷＬに接続され、その他端がビットラインＢＬに接続される。各メモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）は、例えば抵抗変化型メモリであり、その抵抗状態が重みＷｊ，ｉ～Ｗｊ＋３，ｉ＋３に応じた抵抗値に設定され得る。各メモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）の抵抗値は、例えば、１／Ｗｊ，ｉ～１／Ｗｊ＋３，ｉ＋３に設定され得る。各メモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）は、受けた信号に重みＷｊ，ｉ～Ｗｊ＋３，ｉ＋３を乗算して乗算結果の信号を生成する乗算素子として機能する。各メモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）は、ワードラインＷＬの電圧Ｘが一端に印加され、ワードラインＷＬの電圧Ｘ及び設定された重みＷに応じて、乗算結果として電流をビットラインＢＬに流す。各列のメモリＭの電流は、ビットラインＢＬ上で加算され加算結果の電流Ｙとなる。すなわち、各ビットラインＢＬｉ～ＢＬｉ＋３は、列方向に並ぶ複数のメモリＭからの信号を加算する加算素子として機能する。
例えば、図２に点線の矢印で示すように、ｊ行のワードラインＷＬｊの電圧ＸｊがメモリＭ（ｊ，ｉ）の一端に印加され、メモリＭ（ｊ，ｉ）の他端からｉ行のビットラインＢＬｉに電流Ｘｊ×Ｗｊ，ｉが流される。ｊ＋３行のワードラインＷＬｊ＋３の電圧Ｘｊ＋３がメモリＭ（ｊ＋３，ｉ）の一端に印加され、メモリＭ（ｊ＋３，ｉ）の他端からｉ行のビットラインＢＬｉに電流Ｘｊ＋３×Ｗｊ＋３，ｉが流される。電流Ｘｊ×Ｗｊ，ｉ～Ｘｊ＋３×Ｗｊ＋３，ｉがビットラインＢＬｉ上で加算されて加算結果としての電流Ｙｉ（＝Ｘｊ×Ｗｊ，ｉ＋Ｘｊ＋１×Ｗｊ＋１，ｉ＋Ｘｊ＋２×Ｗｊ＋２，ｉ＋Ｘｊ＋３×Ｗｊ＋３，ｉ）となる。
あるいは、図示しないが、ｊ行のワードラインＷＬｊの電圧ＸｊがメモリＭ（ｊ，ｉ＋３）の一端に印加され、メモリＭ（ｊ，ｉ＋３）の他端からｉ＋３行のビットラインＢＬｉ＋３に電流Ｘｊ×Ｗｊ，ｉ＋３が流される。ｊ＋３行のワードラインＷＬｊ＋３の電圧Ｘｊ＋３がメモリＭ（ｊ＋３，ｉ＋３）の一端に印加され、メモリＭ（ｊ＋３，ｉ＋３）の他端からｉ＋３行のビットラインＢＬｉ＋３に電流Ｘｊ＋３×Ｗｊ＋３，ｉ＋３が流される。電流Ｘｊ×Ｗｊ，ｉ＋３～Ｘｊ＋３×Ｗｊ＋３，ｉ＋３がビットラインＢＬｉ＋３上で加算されて加算結果としての電流Ｙｉ＋３（＝Ｘｊ×Ｗｊ，ｉ＋３＋Ｘｊ＋１×Ｗｊ＋１，ｉ＋３＋Ｘｊ＋２×Ｗｊ＋２，ｉ＋３＋Ｘｊ＋３×Ｗｊ＋３，ｉ＋３）となる。
処理回路２は、ビットラインＢＬｉ～ＢＬｉ＋３を介して電流Ｙｉ～Ｙｉ＋３が供給される。電流Ｙｉ～Ｙｉ＋３は、処理回路２への入力ノードに蓄積される電圧Ｖｉ～Ｖｉ＋３に対応している。各電圧Ｖｉ～Ｖｉ＋３は、列ごとの積和演算結果を示すアナログ信号である。処理回路２において、アナログ信号（電圧Ｖ）は、列ごとに、処理回路２でデジタル信号へＡＤ変換される。処理回路２は、複数列のデジタル信号のうち上位Ｋ個の値のデジタル信号を抽出し、複数の上位フラグ値を生成する。複数の上位フラグ値は、複数列のデジタル信号に対応する。各上位フラグ値は、上位Ｋ個の値のデジタル信号であるか否かを示す。
アドレス解決回路３は、複数列に対応する複数のアドレス回路を含む。各アドレス回路は、アドレス信号を出力可能に構成されている。アドレス信号は、対応する列のアドレスを示す。アドレス解決回路３は、複数の上位フラグ値を処理回路２から取得する。アドレス解決回路３は、複数の上位フラグ値に応じて、複数のアドレス回路のうち上位Ｋ個のデジタル信号に対応するアドレス回路を選択的にイネーブルする。アドレス解決回路３は、それぞれがイネーブルされたＫ個のアドレス回路から順次にアドレス信号を出力させる。
これにより、上位Ｋ個のデジタル信号について、Ｋサイクルの処理でアドレス解決でき、列数のサイクルの処理でアドレス解決する場合に比べて、効率的にアドレス解決を行うことができる。
次に、処理回路２の構成について図３を用いて説明する。図３は、処理回路２の構成を示す回路図である。
処理回路２は、複数のビットラインＢＬから受けた複数列の乗算結果に対応する信号に対して、複数のＳＡＲ型ＡＤ変換処理を並行して行いながら、それらの上位Ｋ個の信号の探索を行う。処理回路２は、複数のローカル回路２１－ｉ，２１－（ｉ＋１）、グローバル回路２２、及びコントローラ２３を有する。グローバル回路２２は、グローバルＳＡＲ用ＤＡＣ２２１及びパラレルカウンタ２２２を有する。
図３では、図示の簡略化のため、第ｉ列のローカル回路２１－ｉ、第ｉ＋１列のローカル回路２１－（ｉ＋１）を例示しているが、処理回路２は、乗算素子Ｍの配列の列数に応じて、任意の数のローカル回路が設けられ得る。
各列のローカル回路２１は、コンパレータ２１１及びロジック回路２１２を有する。ロジック回路２１２は、ＡＮＤゲート２１３、フリップフロップ２１４、及びＡＮＤゲート２１５を有する。各列のローカル回路２１は、共通の構成を有している。
コンパレータ２１１は、入力された信号Ｖｉ，Ｖｉ＋１と、グローバルＳＡＲ用ＤＡＣ２２１により供給されたグローバル参照信号ＶＤＡＣとを比較する。コンパレータ２１１は、クロックＣＬＫ１に応じて、比較結果として、２値（Ｌ／Ｈまたは０／１）化されたローカル信号ｙｉ，ｙｉ＋１を出力する。コンパレータ２１１は、ロジック回路２１２からディスエーブル信号ＤＩＳＡＢＬＥｉ，ＤＩＳＡＢＬＥｉ＋１を受ける。コンパレータ２１１は、ディスエーブル信号ＤＩＳＡＢＬＥｉ，ＤＩＳＡＢＬＥｉ＋１に応じて、ディスエーブルする。
ＡＮＤゲート２１３は、ローカル信号ｙｉ，ｙｉ＋１を論理反転させた信号とグローバル信号ＴＯＰ＿Ｋとの論理積を演算し、演算結果をフリップフロップ２１４へ出力する。ＡＮＤゲート２１５は、上位フラグＭＡＸｉ，ＭＡＸｉ＋１とクロックＣＬＫ２との論理積を演算し、演算結果をクロック信号としてフリップフロップ２１４へ出力する。フリップフロップ２１４は、ＡＮＤゲート２１３の演算結果をデータ入力端子Ｄで受け、ＡＮＤゲート２１５の演算結果をクロック入力端子で受ける。
フリップフロップ２１４は、処理回路２に入力される複数列の信号Ｖのうち対応する列の信号Ｖｉ，Ｖｉ＋１が最大レベルの信号であるか否かを示す上位フラグＭＡＸｉ，ＭＡＸｉ＋１を反転出力端子ｎＱから出力する。フリップフロップ２１４は、ラッチ回路であってもよい。フリップフロップ２１４は、対応する列の信号Ｖｉ，Ｖｉ＋１が最大レベルの信号でない場合にコンパレータ２１１をディスエーブルするためのディスエーブル信号ＤＩＳＡＢＬＥｉ，ＤＩＳＡＢＬＥｉ＋１を非反転出力端子Ｑから出力する。ディスエーブル信号ＤＩＳＡＢＬＥｉ，ＤＩＳＡＢＬＥｉ＋１は、処理回路２による逐次比較（ＳＡＲ）動作中に複数のコンパレータ２１１で消費される電力を制限する（ｐｏｗｅｒ ｇａｔｉｎｇ）ために用いられ得る。
フリップフロップ２１４は、ＡＮＤゲート２１５から出力されるクロック信号に同期して動作する。ＡＮＤゲート２１５は、上位フラグＭＡＸｉ，ＭＡＸｉ＋１がＬレベルであるときに、ディスエーブル信号ＤＩＳＡＢＬＥｉ，ＤＩＳＡＢＬＥｉ＋１の状態を変化させないようにクロックＣＬＫ２を制限する（ｃｌｏｃｋ ｇａｔｉｎｇ）ために設けられている。すなわち、コンパレータ２１１がディスエーブルされた列のフリップフロップ２１４は、上位フラグＭＡＸがＬレベルになっていることで、クロック入力端子で受けるクロック信号がＬレベル固定となることに応じて、ディスエーブル信号ＤＩＳＡＢＬＥをＨレベルに維持し、上位フラグＭＡＸをＬレベルに維持する。
各列のコンパレータ２１１の反転入力端子（－）は、グローバルＳＡＲ用ＤＡＣ２２１により並行して駆動され、ＳＡＲアルゴリズムに従って最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで信号Ｖがシーケンシャルに処理される。グローバルＳＡＲ用ＤＡＣ２２１は、グローバルＳＡＲレジスタ２２１ａ及びグローバルＤＡＣ２２１ｂを有する。グローバルＳＡＲレジスタ２２１ａは、複数段のレジスタを有するシフトレジスタであり、入力された値及び各段の値をクロックＣＬＫ１に同期してシフトさせる。グローバルＳＡＲレジスタ２２１ａは、その起動時に、最上段のレジスタに初期値として“１”を格納するように構成されている。グローバルＤＡＣ２２１ｂは、シフトレジスタの各段の値を受けてＤＡ変換し、変還後のアナログ電圧をグローバル参照信号ＶＤＡＣとして出力する。
なお、コントローラ２３は、各列に個別に設けられるローカルコントローラであってもよく、各列に共通に設けられるグローバルコントローラであってもよい。図３では、コントローラ２３がグローバルコントローラとして例示されている。コントローラ２３は、タイミング、リセット、状態遷移に関する処理を制御する。例えば、コントローラ２３は、クロックＣＬＫ１を生成して各列のコンパレータ２１１及びグローバルＳＡＲレジスタ２２１ａへ供給する。コントローラ２３は、クロックＣＬＫ２を生成して各列のＡＮＤゲート２１５へ供給する。クロックＣＬＫ２は、クロックＣＬＫ１が論理的に反転されたクロックである。
グローバルＳＡＲレジスタ２２１ａにおけるＳＡＲ遷移を決める入力は、パラレルカウンタ２２２により駆動される。
パラレルカウンタ２２２は、ＤＡ変換のサイクルごとに、各列のコンパレータ２１１から出力されたローカル信号ｙｉ，ｙｉ＋１のうちいくつの出力がＨレベル（又は１）であるかをカウントし、カウント値に応じてグローバル信号ＴＯＰ＿Ｋを各列のＡＮＤゲート２１３及びグローバルＳＡＲレジスタ２２１ａへ出力する。グローバルＳＡＲレジスタ２２１ａは、グローバル信号ＴＯＰ＿Ｋが供給されると、初段のレジスタにグローバル信号ＴＯＰ＿Ｋの値を格納するとともに各段のレジスタに保持された値をシフトさせる。
上位Ｋ個の値を探索する場合、パラレルカウンタ２２２は、カウント値がＫ以上であれば、グローバル信号ＴＯＰ＿Ｋ＝Ｈレベル（又は１）を出力し、カウント値がＫ未満であれば、グローバル信号ＴＯＰ＿Ｋ＝Ｌレベル（又は０）を出力する。パラレルカウンタ２２２の具体的な構成は、デジタル回路で実装されてもよいし、アナログ回路で実装されてもよい。
例えば、処理回路２は、図４に示すように動作する。図４は、処理回路２の動作を示す波形図である。図４の上図は、縦軸が電圧の大きさを表し、横軸が時間を表す。図４の下図は、縦軸が各信号のレベル（例えば、Ｈレベル又はＬレベル）を表し、横軸が時間を表す。図４の上図と図４の下図とは、横軸が同じ時間を表す。図４では、第０列～第７列の信号Ｖ０～Ｖ７を受けた処理回路２が、４ビットの精度でＡＤ変換を行いながら上位Ｋ＝４個の値を探索する動作について例示される。
タイミングｔ１において、グローバルＳＡＲ用ＤＡＣ２２１は、グローバル参照電圧ＶＤＡＣ＝ＶＲＥＦ／２に設定する。各列（第０列～第７列）のコンパレータ２１１は、信号Ｖ０～Ｖ７とグローバル参照電圧ＶＤＡＣ＝ＶＲＥＦ／２とを比較し、比較結果としてローカル信号（ｙ０，ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６，ｙ７）＝（０，１，０，１，０，１，１，１）を出力する。
タイミングｔ２において、パラレルカウンタ２２２は、値が１であるローカル信号の数をカウントし、カウント値＝４がＫ＝４以上であることに応じて、グローバル信号ＴＯＰ＿ＫをＬレベル（又は０）からＨレベル（又は１）へ遷移させる。
タイミングｔ３において、第０，２，４列（ｉ＝０，２，４）のロジック回路２１２は、ローカル信号ｙｉ＝０でグローバル信号ＴＯＰ＿Ｋ＝１であり信号Ｖｉが上位Ｋ個のうちの一つとなる可能性がないことに応じて、上位フラグＭＡＸｉをＨ（又は１）からＬ（又は０）に変更し、ディスエーブル信号ＤＩＳＡＢＬＥｉをＬ（又は０）からＨ（又は１）に変更する。これにより、第０，２，４列のコンパレータ２１１は、信号Ｖｉの波形において点線で示すように、ディスエーブル信号ＤＩＳＡＢＬＥｉ＝Ｈ（又は１）を受けて動作がディスエーブルされ、コンパレータ２１１による電力消費が停止（ｐｏｗｅｒ ｇａｔｉｎｇ）される。
一方、第１，３，５～７列（ｉ＝１，３，５～７）のロジック回路２１２は、ローカル信号ｙｉ＝１でグローバル信号ＴＯＰ＿Ｋ＝１であり信号Ｖｉが上位Ｋ個のうちの一つとなる可能性があることに応じて、上位フラグをＭＡＸｉ＝Ｈ（又は１）に維持し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）に維持する。
タイミングｔ４において、グローバルＳＡＲ用ＤＡＣ２２１は、グローバル参照電圧ＶＤＡＣ＝３ＶＲＥＦ／４に設定する。第１，３，５，６列（ｉ＝１，３，５，６）のコンパレータ２１１から出力されるローカル信号ｙｉ＝０であり、タイミングｔ５において、グローバル信号ＴＯＰ＿Ｋ＝０となる。このことは、Ｋ個未満の信号がグローバル参照信号ＶＤＡＣより高いことを意味している。この場合、複数の信号Ｖ１，Ｖ３，Ｖ５～Ｖ７のうちどの信号が上位Ｋ個の信号であるか判断できないので、判断が保留される。
タイミングｔ６において、グローバルＳＡＲ用ＤＡＣ２２１は、グローバル参照電圧ＶＤＡＣ＝５ＶＲＥＦ／８に設定する。第３，６列（ｉ＝３，６）のコンパレータ２１１から出力されるローカル信号ｙｉ＝１であるが、第１，５列（ｉ＝１，５）のコンパレータ２１１から出力されるローカル信号ｙｉ＝０であり、グローバル信号ＴＯＰ＿Ｋ＝０に維持される。このことは、依然として、Ｋ個未満の信号がグローバル参照信号ＶＤＡＣより高いことを意味している。この場合も、引き続き、判断が保留される。
タイミングｔ７において、グローバルＳＡＲ用ＤＡＣ２２１は、グローバル参照電圧ＶＤＡＣ＝９ＶＲＥＦ／１６に設定する。この時点でディスエーブルされていない各列（第１，３，５～７列）のコンパレータ２１１は、信号Ｖ１，Ｖ３，Ｖ５～Ｖ７とグローバル参照電圧ＶＤＡＣ＝９／１６ＶＲＥＦとを比較し、比較結果としてローカル信号（ｙ１，ｙ３，ｙ５，ｙ６，ｙ７）＝（１，１，０，１，１）を出力する。
タイミングｔ８において、パラレルカウンタ２２２は、値が１であるローカル信号の数をカウントし、カウント値＝４がＫ＝４以上であることに応じて、グローバル信号ＴＯＰ＿ＫをＬレベル（又は０）からＨレベル（又は１）へ遷移させる。
タイミングｔ９において、第５列（ｉ＝５）のロジック回路２１２は、ローカル信号ｙｉ＝０でグローバル信号ＴＯＰ＿Ｋ＝１であり信号Ｖｉが上位Ｋ個のうちの一つとなる可能性がないことに応じて、上位フラグＭＡＸｉをＨ（又は１）からＬ（又は０）に変更し、ディスエーブル信号ＤＩＳＡＢＬＥｉをＬ（又は０）からＨ（又は１）に変更する。これにより、第５列のコンパレータ２１１は、信号Ｖｉの波形において点線で示すように、ディスエーブル信号ＤＩＳＡＢＬＥｉ＝Ｈ（又は１）を受けて動作がディスエーブルされ、コンパレータ２１１による電力消費が停止（ｐｏｗｅｒ ｇａｔｉｎｇ）される。
一方、第１，３，６，７列（ｉ＝１，３，６，７）のロジック回路２１２は、ローカル信号ｙｉ＝１でグローバル信号ＴＯＰ＿Ｋ＝１であり信号Ｖｉが上位Ｋ個のうちの一つとなる可能性があることに応じて、上位フラグをＭＡＸｉ＝Ｈ（又は１）に維持し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）に維持する。
変換の精度に応じたビット数をＢとするとき、Ｂ＝４サイクル後のタイミングｔ１０において、処理回路２は、上位Ｋ個の値を探索した結果として、上位フラグ（ＭＡＸ０，ＭＡＸ１，ＭＡＸ２，ＭＡＸ３，ＭＡＸ４，ＭＡＸ５，ＭＡＸ６，ＭＡＸ７）＝（０，１，０，１，０，０，１，１）をアドレス解決回路３へ出力する。この例では、探索した結果として、第０列～第７列の信号Ｖ０～Ｖ７のうち、第１，３，６，７列の信号Ｖ１，Ｖ３，Ｖ６，Ｖ７が上位Ｋ個の値として探索されたことが示されている。
図５に示すアドレス解決回路３は、上位フラグ（ＭＡＸ０，ＭＡＸ１，ＭＡＸ２，ＭＡＸ３，ＭＡＸ４，ＭＡＸ５，ＭＡＸ６，ＭＡＸ７）＝（０，１，０，１，０，０，１，１）を処理回路２から受け、クロックＣＬＫを外部（例えば、図示しないコントローラ）から受ける。図５は、アドレス解決回路３の入出力信号を示す図である。図５では、列の数が８である場合が例示される。アドレス解決回路３は、上位フラグＭＡＸを論理反転させて、反転上位フラグ（ＭＡＸ０￣，ＭＡＸ１￣，ＭＡＸ２￣，ＭＡＸ３￣，ＭＡＸ４￣，ＭＡＸ５￣，ＭＡＸ６￣，ＭＡＸ７￣）＝（１，０，１，０，１，１，０，０）を生成してもよい。アドレス解決回路３は、上位フラグＭＡＸ、反転上位フラグＭＡＸ￣、クロックＣＬＫを用いて、上位フラグＭＡＸ０～ＭＡＸ７に対応する信号のアドレス解決を行い、その結果として上位Ｋ個のアドレス信号をアドレスバスａｄｄｒ＜０：７＞へ順次に出力し得る。
アドレス解決回路３は、図６に示すように構成され得る。図６は、アドレス解決回路３の概略構成を示す回路図である。図６は、複数のメモリＭ（ｊ，ｉ）～Ｍ（ｊ＋３，ｉ＋３）の配列における第ｉからｉ＋３列（列の数が４）に対応した構成を例示しているが、これに限定されず、メモリＭの配列に応じて任意の列数に対応した構成を有し得る。
アドレス解決回路３は、図６に示すように、複数のアドレス回路３１－ｉ～３１－（ｉ＋３）に加えて、シフトレジスタ３３、出力回路３４、転送検知回路３５、グローバル回路３６を含む。
複数のアドレス回路３１－ｉ～３１－（ｉ＋３）のそれぞれは、メモリ配列ＭＡの複数列（第ｉ～（ｉ＋３）列）に対応する。シフトレジスタ３３は、複数のレジスタ回路３２－ｉ～３２－（ｉ＋３）を含む。複数のレジスタ回路３２－ｉ～３２－（ｉ＋３）は、入力ノード３３ａ及び出力ノード３３ｂ間に直列に接続される。各レジスタ回路３２は、レジスタ３２１を含む。レジスタ３２１は、フリップフロップで構成され得る。複数のレジスタ回路３２－ｉ～３２－（ｉ＋３）のそれぞれは、複数のアドレス回路３１－ｉ～３１－（ｉ＋３）に対応する。
グローバル回路３６は、外部からクロックＣＬＫを受け、クロックＣＬＫに応じてクロックＣＬＫ＿ＴＯＰＫ、イネーブル信号ＴＯＰＫ＿ＥＮ、パルスＴＯＰＫ＿ＳＴＡＲＴを生成する。グローバル回路３６は、クロックＣＬＫに同期して、イネーブル信号ＴＯＰＫ＿ＥＮをアクティブレベルにして出力回路３４へ供給する。出力回路３４は、イネーブル信号ＴＯＰＫ＿ＥＮがアクティブレベルであることに応じて活性化され、アドレスバスａｄｄｒ＜０：７＞上の信号をアドレス信号ａｄｄｒとして出力可能な状態になる。
グローバル回路３６は、イネーブル信号ＴＯＰＫ＿ＥＮがアクティブレベルになることに応じて、パルスＴＯＰＫ＿ＳＴＡＲＴをシフトレジスタ３３の先頭のレジスタ回路３２－ｉへ供給する。グローバル回路３６は、クロックＣＬＫを論理反転させてクロックＣＬＫ＿ＴＯＰＫを生成し、クロックＣＬＫ＿ＴＯＰＫを各レジスタ回路３２のレジスタ３２１へ供給する。
シフトレジスタ３３は、複数列の上位フラグＭＡＸｉに応じて、再構成可能である。アドレス解決回路３は、複数のレジスタ回路３２－ｉ～３２－（ｉ＋３）のうち、上位Ｋ個の上位フラグ値に対応するレジスタ回路３２で入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１を接続する。アドレス解決回路３は、残りのレジスタ回路３２で入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１をバイパスする。これにより、アドレス解決回路３は、シフトレジスタ３３を再構成する。
再構成されたシフトレジスタ３３は、単独で供給されるパルスＴＯＰＫ＿ＳＴＡＲＴが入力される。シフトレジスタ３３は、パルスＴＯＰＫ＿ＳＴＡＲＴを、上位Ｋ個の上位フラグ値に対応するレジスタ３２１間で順次にシフトさせて伝送させる。これに応じて、複数のアドレス回路３１－ｉ～３１－（ｉ＋３）のうち上位Ｋ個の上位フラグ値に対応するアドレス回路３１が選択的に順次にイネーブルされる。これにより、上位Ｋ個の上位フラグ値に対応するアドレス回路３１からアドレス信号が順次にアドレスバスａｄｄｒ＜０：７＞に出力される。すなわち、上位Ｋ個の信号に対応するＫ個のアドレス信号が、Ｋサイクルでアドレス解決されるようにシフトレジスタ３３を再構成できるので、アドレス解決回路３を上位の個数「Ｋ」に対してスケーラブルに構成できる。
レジスタ回路３２は、上位フラグＭＡＸｉ～ＭＡＸｉ＋３及び反転上位フラグＭＡＸｉ￣～ＭＡＸｉ＋３￣に応じて第１の接続状態と第２の接続状態とを切り替え可能である。第１の接続状態は、入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１が接続された状態である。第２の接続状態は、入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１がバイパスされた状態である。
転送検知回路３５は、最終のレジスタ回路３２－（ｉ＋３）からパルスＴＯＰＫ＿ＳＴＡＲＴを受けると、シフトレジスタ３３におけるパルスＴＯＰＫ＿ＳＴＡＲＴの転送が完了したことを示すパルスＴＯＰＫ＿ｎＳＴＯＰを生成してグローバル回路３６へ供給する。転送検知回路３５は、フリップフロップで構成され得る。グローバル回路３６は、パルスＴＯＰＫ＿ｎＳＴＯＰを受けると、イネーブル信号ＴＯＰＫ＿ＥＮをノンアクティブレベルにして出力回路３４へ供給する。出力回路３４は、イネーブル信号ＴＯＰＫ＿ＥＮをノンアクティブレベルであることに応じて非活性化され、アドレスバスａｄｄｒ＜０：７＞上の信号を出力しない状態になる。
複数のアドレス回路３１－ｉ～３１－（ｉ＋３）のそれぞれは、固定的にアドレス信号を保持可能であり、ハードワイアード回路を用いて構成されてもよい。各アドレス回路３１は、記憶回路３１１及びイネーブル回路３１２を有する。
記憶回路３１１は、アドレス信号を記憶する。記憶回路３１１は、アドレス信号を固定的に記憶してもよい。
イネーブル回路３１２は、上位フラグ値ＭＡＸｉ～ＭＡＸｉ＋３と対応するレジスタ回路３２の接続状態とに応じて、記憶回路３１１をイネーブル又はディスエーブルできる。記憶回路３１１がイネーブルされると、アドレス信号が記憶回路３１１からアドレスバスａｄｄｒ＜０：７＞に出力される状態になる。記憶回路３１１がディスエーブルされると、アドレス信号が記憶回路３１１からアドレスバスａｄｄｒ＜０：７＞に出力されない状態になる。
例えば、８ビットのアドレスを記憶する場合、第ｉ列の記憶回路３１１は、図７及び図８に示すように、ハードワイアード回路３１１ａを含んでもよい。図７は、第ｉ列に対応するアドレス回路３１及びレジスタ回路３２の構成を示す回路図である。アドレス解決回路３は複数列（図６の場合、第ｉ～ｉ＋３列）に対応する構成を含むが、図７は、その１列分の単位構成を示しているとみることもできる。図８は、記憶回路３１１の構成を示す回路図である。図８に示すハードワイアード回路３１１ａは、複数のトライステートインバータＩＶ０～ＩＶ７、複数のラインＢ０～Ｂ７、複数のラインｎＢ０～ｎＢ７、共通ラインＥ、共通ラインｎＥを有する。
複数のラインｎＢ０～ｎＢ７と複数のトライステートインバータＩＶ０～ＩＶ７と複数のラインＢ０～Ｂ７とは、それぞれ互いに対応する。ラインｎＢ０、トライステートインバータＩＶ０、ラインＢ０がアドレスのＬＳＢに対応し、ラインｎＢ７、トライステートインバータＩＶ７、ラインＢ７がアドレスのＭＳＢに対応する。共通ラインＥ及び共通ラインｎＥは、それぞれ、複数のトライステートインバータＩＶ０～ＩＶ７により共有される。複数のラインＢ０～Ｂ７のそれぞれは、アドレスバスに含まれる複数のアドレス線ａｄｄｒ＜０＞～ａｄｄｒ＜７＞に対応する。
各ラインｎＢ０～ｎＢ７は、ハードワイアード接続され、アドレス信号に応じた固定電位に接続される。図８の例では、記憶回路３１１がアドレス００００００１１ｂ（１０進表記では「３」）を固定的に記憶する場合が例示される。記憶回路３１１のハードワイアード回路３１１ａにおいて、ラインｎＢ０～ｎＢ１がグランド電位に固定的に接続され、ラインｎＢ２～ｎＢ７が電源電位Ｖｄｄに固定的に接続される。グランド電位がＬレベル又はレベル「０」に対応し、電源電位ＶｄｄがＨレベル又はレベル「１」に対応する。各ラインｎＢ０～ｎＢ７には、（ｎＢ０，ｎＢ１，ｎＢ２，ｎＢ３，ｎＢ４，ｎＢ５，ｎＢ６，ｎＢ７）＝（０，０，１，１，１，１，１，１）のレベルが設定されている。各ラインＢ０～Ｂ７は、対応するトライステートインバータＩＶを介して対応するラインｎＢに接続される。
各トライステートインバータＩＶ０～ＩＶ７は、図９に示すように構成され得る。図９は、トライステートインバータＩＶの構成を示す回路図である。
トライステートインバータＩＶは、ＮＭＯＳトランジスタＮＭ１、ＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ１、ＰＭＯＳトランジスタＰＭ２を有する。ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１は、インバータ接続され、共通の入力ノードＮ１と共通の出力ノードＮ２とを有する。ＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ２は、インバータ接続を活性化・非活性化するためのスイッチとしてインバータ接続の出力ノードＮ２に挿入されている。
ＮＭＯＳトランジスタＮＭ１は、グランド電位及びＮＭＯＳトランジスタＮＭ２の間に接続される。ＮＭＯＳトランジスタＮＭ２は、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ２の間に接続される。ＰＭＯＳトランジスタＰＭ２は、ＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ１の間に接続される。ＰＭＯＳトランジスタＰＭ１は、ＰＭＯＳトランジスタＰＭ２及び電源電位Ｖｄｄの間に接続される。
ＮＭＯＳトランジスタＮＭ１は、ソースがグランド電位に接続され、ドレインがＮＭＯＳトランジスタＮＭ２に接続され、ゲートが入力ノードＮ１を介してラインｎＢに接続される。
ＮＭＯＳトランジスタＮＭ２は、ソースがＮＭＯＳトランジスタＮＭ１に接続され、ドレインが出力ノードＮ２を介してラインＢに接続され、ゲートがラインＥに接続される。
ＰＭＯＳトランジスタＰＭ１は、ソースが電源電位に接続され、ドレインがＰＭＯＳトランジスタＰＭ２に接続され、ゲートが入力ノードＮ１を介してラインｎＢに接続される。
ＰＭＯＳトランジスタＰＭ２は、ソースがＰＭＯＳトランジスタＰＭ１に接続され、ドレインが出力ノードＮ２を介してラインＢに接続され、ゲートがラインｎＥに接続される。
各トライステートインバータＩＶ０～ＩＶ７は、共通ラインＥのレベルがアクティブレベル（例えば、Ｈレベル）に設定され、共通ラインｎＥがアクティブレベル（例えば、Ｌレベル）に設定された際に、活性化され、インバータとして動作する。図８に示す例では、共通ラインＥ，ｎＥがそれぞれアクティブレベルに設定された場合、ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（１，１，０，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「００００００１１」であり、１０進表記で「３」である。
各トライステートインバータＩＶ０～ＩＶ７は、共通ラインＥのレベルがノンアクティブレベル（例えば、Ｌレベル）に設定され、共通ラインｎＥがノンアクティブレベル（例えば、Ｈレベル）に設定された際に、非活性化され、インバータとしての動作を停止する。図８に示す例では、共通ラインＥ，ｎＥがそれぞれノンアクティブレベルに設定された場合、ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（ＨｉＺ，ＨｉＺ，ＨｉＺ，ＨｉＺ，ＨｉＺ，ＨｉＺ，ＨｉＺ，ＨｉＺ）のレベルになり、アドレス信号を出力しない。「ＨｉＺ」は、ハイインピーダンスを表す。
図７に戻って、第ｉ列のイネーブル回路３１２は、ＮＡＮＤゲート３１２ａ及びインバータ３１２ｂを有する。ＮＡＮＤゲート３１２ａは、処理回路２の第ｉ列のローカル回路２１－ｉに接続された入力ノード３１２ａ１と第ｉ列のレジスタ回路３２－ｉに接続された入力ノード３１２ａ２とノード３１２ｃに接続された出力ノード３１２ａ３とを有する。インバータ３１２ｂは、ノード３１２ｃに接続された入力ノード３１２ｂ１とラインＥに接続された出力ノード３１２ｂ２とを有する。ノード３１２ｃは、ＮＡＮＤゲート３１２ａ及びインバータ３１２ｂに接続されるとともにラインｎＥに接続される。
第ｉ列のレジスタ回路３２は、レジスタ３２１に加えて、信号ラインＬ１、バイパスラインＬ２、スイッチ３２２、スイッチ３２３、スイッチ３２４、スイッチ３２５を含む。レジスタ３２１－ｉは、フリップフロップで構成され得る。スイッチ３２２、スイッチ３２３、スイッチ３２４は、切替素子の一例であり、例えばトランジスタで構成される。
信号ラインＬ１及びバイパスラインＬ２は、入力ノード３２ａ及び出力ノード３２ｂの間で互いに並列に接続される。信号ラインＬ１は、入力ノード３２ａに接続される第１端と出力ノード３２ｂに接続される第２端とを有する。バイパスラインＬ２は、入力ノード３２ａに接続される第１端と出力ノード３２ｂに接続される第２端とを有する。
スイッチ３２２は、信号ラインＬ１上に配され、上位フラグＭＡＸｉに応じてオン・オフする。スイッチ３２２は、上位フラグＭＡＸｉがアクティブレベル（Ｈレベル又はレベル「１」）の際にオンすることで信号ラインＬ１の一部を活性化する。スイッチ３２２は、上位フラグＭＡＸｉがノンアクティブレベル（Ｌレベル又はレベル「０」）の際にオフすることで信号ラインＬ１の一部を非活性化する。スイッチ３２２は、入力ノード３２ａに接続される第１端とレジスタ３２１－ｉのデータ入力ノードＤに接続された第２端とを有する。
スイッチ３２３は、信号ラインＬ１上に配され、上位フラグＭＡＸｉに応じてオン・オフする。スイッチ３２２は、上位フラグＭＡＸｉがアクティブレベル（Ｈレベル又はレベル「１」）の際にオンすることで信号ラインＬ１の一部を活性化する。スイッチ３２２は、上位フラグＭＡＸｉがノンアクティブレベル（Ｌレベル又はレベル「０」）の際にオフすることで信号ラインＬ１の一部を非活性化する。スイッチ３２３は、レジスタ３２１－ｉの出力ノードＱに接続された第１端と出力ノード３２ｂに接続される第２端とを有する。
スイッチ３２４は、バイパスラインＬ２上に配され、反転上位フラグＭＡＸｉ￣に応じてオン・オフする。反転上位フラグＭＡＸｉ￣は、上位フラグＭＡＸｉが論理反転されて得られる。スイッチ３２４は、反転上位フラグＭＡＸｉ￣がアクティブレベル（Ｈレベル又はレベル「１」）の際にオンすることでバイパスラインＬ２を活性化する。スイッチ３２４は、反転上位フラグＭＡＸｉ￣がノンアクティブレベル（Ｌレベル又はレベル「０」）の際にオフすることでバイパスラインＬ２を非活性化する。スイッチ３２４は、入力ノード３２ａに接続される第１端と出力ノード３２ｂに接続される第２端とを有する。
スイッチ３２５は、信号ラインＬ１及びグランド電位の間に設定され、反転上位フラグＭＡＸｉ￣に応じてオン・オフする。スイッチ３２５は、反転上位フラグＭＡＸｉ￣がアクティブレベル（Ｈレベル又はレベル「１」）の際にオンすることで信号ラインＬ１をグランド電位（又は、Ｌレベル）に設定する。スイッチ３２５は、反転上位フラグＭＡＸｉ￣がノンアクティブレベル（Ｌレベル又はレベル「０」）の際にオフすることで信号ラインＬ１の電位設定を解除する。
例えば、アドレス解決回路３は、図１０に示すように動作する。図１０は、アドレス解決回路３の動作を示す波形図である。図１０では、処理回路２が図４に示すように動作する場合に対応する。図１０では、列の数が８（第０列～第７列）であり、アドレス解決回路３が処理回路２から上位フラグ（ＭＡＸ０，ＭＡＸ１，ＭＡＸ２，ＭＡＸ３，ＭＡＸ４，ＭＡＸ５，ＭＡＸ６，ＭＡＸ７）＝（０，１，０，１，０，０，１，１）を受けた場合の動作を例示する。
タイミングｔ１１において、グローバル回路３６（図６参照）は、クロックＣＬＫに同期して、イネーブル信号ＴＯＰＫ＿ＥＮをノンアクティブレベル（例えば、Ｌレベル）からアクティブレベル（例えば、Ｈレベル）へ遷移させ出力回路３４へ供給する。出力回路３４は、アドレスバスａｄｄｒ＜０：７＞上の信号を出力可能な状態になる。
グローバル回路３６は、クロックＣＬＫに同期して、クロックＣＬＫの１周期のパルス幅で単独のパルスＴＯＰＫ＿ＳＴＡＲＴを生成しシフトレジスタ３３の先頭のレジスタ回路３２－０へ供給する。
このとき、図１１（ａ）に示すように、上位フラグ（ＭＡＸ０，ＭＡＸ１，ＭＡＸ２，ＭＡＸ３，ＭＡＸ４，ＭＡＸ５，ＭＡＸ６，ＭＡＸ７）＝（０，１，０，１，０，０，１，１）に応じて、シフトレジスタ３３が再構成される。
上位フラグＭＡＸ０＝０、反転上位フラグＭＡＸ０￣＝１に応じて、レジスタ回路３２－０は、入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１がバイパスされた第２の接続状態に切り替えられる。
上位フラグＭＡＸ１＝１、反転上位フラグＭＡＸ１￣＝０に応じて、レジスタ回路３２－１は、入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１が接続された第１の接続状態に切り替えられる。
上位フラグＭＡＸ２＝０、反転上位フラグＭＡＸ２￣＝１に応じて、レジスタ回路３２－２は、入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１がバイパスされた第２の接続状態に切り替えられる。
上位フラグＭＡＸ３＝１、反転上位フラグＭＡＸ３￣＝０に応じて、レジスタ回路３２－３は、入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１が接続された第１の接続状態に切り替えられる。
上位フラグＭＡＸ４＝０、反転上位フラグＭＡＸ４￣＝１に応じて、レジスタ回路３２－４は、入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１がバイパスされた第２の接続状態に切り替えられる。
上位フラグＭＡＸ５＝０、反転上位フラグＭＡＸ５￣＝１に応じて、レジスタ回路３２－５は、入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１がバイパスされた第２の接続状態に切り替えられる。
上位フラグＭＡＸ６＝１、反転上位フラグＭＡＸ６￣＝０に応じて、レジスタ回路３２－６は、入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１が接続された第１の接続状態に切り替えられる。
上位フラグＭＡＸ７＝１、反転上位フラグＭＡＸ７￣＝０に応じて、レジスタ回路３２－７は、入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１が接続された第１の接続状態に切り替えられる。
図１１（ａ）の例では、アドレス解決回路３は、上位フラグＭＡＸ＝１に対応するレジスタ回路３２－１，３２－３，３２－６，３２－７で入力ノード及び出力ノード間にレジスタ３２１を接続する。またアドレス解決回路３は、上位フラグＭＡＸ＝０に対応するレジスタ回路３２－０，３２－２，３２－４，３２－５でレジスタ３２１をバイパスして入力ノード３２ａ及び出力ノード３２ｂ間を接続する。これにより、シフトレジスタ３３では、入力ノード３３ａ及び出力ノード３３ｂ間にレジスタ３２１－１，３２－３，３２－６，３２－７が選択的に接続された構成に、再構成される。レジスタ３２１－１，３２－３，３２－６，３２－７は、処理回路２で特定された上位Ｋ個の信号に対応する。
図１０に示すタイミングｔ１２において、クロックＣＬＫ＿ＴＯＰＫの立ち上がりエッジに応じて、再構成されたシフトレジスタ３３における先頭のレジスタ３２１－１でパルスＴＯＰＫ＿ＳＴＡＲＴが保持され、レジスタ３２１－１の出力が０から１になる。これに応じて、図１１（ｂ）に示すように、セレクト信号ＳＥＬ１が０から１になり、アドレス回路３１－１のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－１の記憶回路３１１が活性化される。記憶回路３１１は、上位フラグＭＡＸ１に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（１，０，０，０，０，０，０，０）の値をアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「０００００００１」であり、１０進表記で「１」である。
図１０に示すタイミングｔ１３において、クロックＣＬＫ＿ＴＯＰＫの立ち上がりエッジに応じて、パルスＴＯＰＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における先頭のレジスタ３２１－１から２番目のレジスタ３２１－４にシフトされ、レジスタ３２１－１の出力が１から０になるとともにレジスタ３２１－３の出力が０から１になる。
これに応じて、図１１（ｃ）に示すように、セレクト信号ＳＥＬ１が１から０になり、アドレス回路３１－１のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－１の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ３が０から１になり、アドレス回路３１－３のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－３の記憶回路３１１が活性化される。記憶回路３１１は、上位フラグＭＡＸ３に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（１，１，０，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「００００００１１」であり、１０進表記で「３」である。
図１０に示すタイミングｔ１４において、クロックＣＬＫ＿ＴＯＰＫの立ち上がりエッジに応じて、パルスＴＯＰＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における２番目のレジスタ３２１－４から３番目のレジスタ３２１－６にシフトされ、レジスタ３２１－３の出力が１から０になるとともにレジスタ３２１－６の出力が０から１になる。
これに応じて、図１２（ａ）に示すように、セレクト信号ＳＥＬ３が１から０になり、アドレス回路３１－３のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－３の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ６が０から１になり、アドレス回路３１－６のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－６の記憶回路３１１が活性化される。記憶回路３１１は、上位フラグＭＡＸ６に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（０，１，１，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「０００００１１０」であり、１０進表記で「６」である。
図１０に示すタイミングｔ１５において、クロックＣＬＫ＿ＴＯＰＫの立ち上がりエッジに応じて、パルスＴＯＰＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における３番目のレジスタ３２１－６から最終のレジスタ３２１－７にシフトされ、レジスタ３２１－６の出力が１から０になるとともにレジスタ３２１－７の出力が０から１になる。
これに応じて、図１２（ｂ）に示すように、セレクト信号ＳＥＬ６が１から０になり、アドレス回路３１－６のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－６の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ７が０から１になり、アドレス回路３１－７のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－７の記憶回路３１１が活性化される。記憶回路３１１は、上位フラグＭＡＸ７に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（１，１，１，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「０００００１１１」であり、１０進表記で「７」である。
図１０に示すタイミングｔ１６において、クロックＣＬＫ＿ＴＯＰＫの立ち上がりエッジに応じて、パルスＴＯＰＫ＿ＳＴＡＲＴが、シフトレジスタ３３の最終のレジスタ３２１－７から転送検知回路３５へ転送され、レジスタ３２１－７の出力が１から０になるとともに転送検知回路３５の出力が０から１になる。
これに応じて、セレクト信号ＳＥＬ７が１から０になり、アドレス回路３１－７のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－７の記憶回路３１１が非活性化される。それとともに、転送検知回路３５は、１になった出力をパルスＴＯＰＫ＿ｎＳＴＯＰとしてグローバル回路３６へ供給する。
パルスＴＯＰＫ＿ｎＳＴＯＰに応じて、タイミングｔ１７において、グローバル回路３６は、クロックＣＬＫに同期して、イネーブル信号ＴＯＰＫ＿ＥＮをアクティブレベル（例えば、Ｈレベル）からノンアクティブレベル（例えば、Ｌレベル）へ遷移させて出力回路３４へ供給する。出力回路３４は、アドレスバスａｄｄｒ＜０：７＞上の信号を出力しない状態になる。これにより、アドレス解決回路３からアドレスバスａｄｄｒ＜０：７＞へのアドレス信号の出力が完了する。
タイミングｔ１８において、転送検知回路３５の出力が１から０になり、転送検知回路３５からグローバル回路３６への通知が完了する。
演算システム１におけるアドレス解決は、次の（１）～（３）のシーケンスで行われる。
（１）複数行及び複数列を構成する複数のメモリ素子の配列において、各行に入力されたワードライン電圧と各メモリ素子の重みとの積が列ごとのビットライン電流として加算される積和演算が行われる。処理回路２は、複数列の積和演算結果の信号を処理するとともに、複数列に対応する複数の上位フラグＭＡＸを生成する。処理回路２は、複数列の積和演算結果のうち上位Ｋ個の積和演算結果に対応する上位フラグをＭＡＸ＝１とし、残りの上位フラグをＭＡＸ＝０とする。複数列の上位フラグＭＡＸは、処理回路２からアドレス解決回路３へ供給される。
（２）アドレス解決回路３は、複数列の上位フラグに応じて、複数列の積和演算結果のうち上位Ｋ個の積和演算結果の信号に対してアドレス解決を行う。すなわち、アドレス解決回路３は、複数列に対応しそれぞれがレジスタを含む複数のレジスタ回路のうち上位フラグＭＡＸ＝１に対応するレジスタ回路でレジスタを入出力ノード間に接続し上位フラグＭＡＸ＝０に対応するレジスタ回路でレジスタを入出力ノード間でバイパスさせる。これにより、アドレス解決回路３は、複数のレジスタ回路のレジスタのうち上位フラグＭＡＸ＝１に対応するＫ個のレジスタ３２１を選択的にシフトレジスタ３３の入出力ノード間に接続し、シフトレジスタ３３をＫビットのシフトレジスタとして再構成する。
（３）アドレス解決回路３は、再構成されたシフトレジスタ３３におけるＫ段のレジスタ３２１に１ビットのパルスを順次に伝搬させ、それに応じて、複数列に対応する複数のアドレス回路のうち上位Ｋ個に対応するＫ個のアドレス回路を順次に選択的にイネーブルする。イネーブルされたアドレス回路では、例えばハードワイアード接続で記憶されたアドレス信号がアドレスバスへ出力される。これにより、上位Ｋ個の積和演算結果に対応するアドレス値が順次に出力され、Ｋサイクルでのアドレス解決が実現される。
以上のように、第１の実施形態では、演算システム１のアドレス解決回路３において、複数のアドレス回路３１をメモリ配列ＭＡの複数列に対応して設け、複数列の上位フラグに応じて、複数列の積和演算結果のうち上位Ｋ個の積和演算結果に対応したアドレス回路３１を選択的に順次にイネーブルしてアドレス値を出力させる。これにより、（列数以下の）Ｋサイクルの動作で上位Ｋ個の信号に対するアドレス解決を行うことができ、上位Ｋ個の信号に対するアドレス解決を効率的に行うことができる。これにより、メモリ配列ＭＡの複数列から出力される複数の信号のうち上位Ｋ個を利用したい場合等に、複数の信号が効率的に利用可能である。
例えば、上位Ｋ個の信号に対するアドレス解決をリニアサーチで行う場合、複数列の各列を順次に選択する。選択された列の上位フラグ値を確認し、上位フラグＭＡＸ＝１であればアドレス値を出力させ、上位フラグＭＡＸ＝０であればアドレス値を出力させない処理を、複数列の各列について順次に行う。このため、列数のサイクルの動作でアドレス解決を行うことになる。
それに対して、第１の実施形態では、列数以下のＫサイクルの動作で上位Ｋ個の信号に対するアドレス解決を行うことができ、上位Ｋ個の信号に対するアドレス解決をより効率的に行うことができる。
また、第１の実施形態では、演算システム１のアドレス解決回路３において、複数のアドレス回路３１のそれぞれがハードワイアード構成でアドレス値を記憶し、シフトレジスタ３３が複数列の上位フラグに応じてＫ個のレジスタが選択的に用いられるように再構成される。これにより、上位Ｋ個の信号に対応するＫ個のアドレス信号がＫサイクルでアドレス解決されるようにシフトレジスタ３３を再構成できるので、アドレス解決回路３を上位の個数「Ｋ」に対してスケーラブルに構成できる。したがって、アドレス解決回路３の回路設計を容易化でき、アドレス解決回路３の面積を低減できる。
（第２の実施形態）
次に、第２の実施形態にかかる演算システム４０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、上位Ｋ個の信号に対するアドレス解決のための構成及び動作が例示されるが、第２の実施形態では、下位Ｋ個の信号に対するアドレス解決のための構成及び動作が例示される。
演算システム４０１は、処理回路２及びアドレス解決回路３（図２参照）に代えて、処理回路４０２及びアドレス解決回路４０３を有する。処理回路４０２は、図１３に示すように、下位Ｋ個の値を探索するように構成される。処理回路４０２は、ＳＡＲ型ＡＤ変換処理を行いながら下位Ｋ個の値を探索する回路である。図１３は、第２の実施形態における処理回路４０２の構成を示す回路図である。
各列のローカル回路４２１－ｉ，４２１－（ｉ＋１）は、コンパレータ２１１（図３参照）の２つの入力端子が入れ替えられたコンパレータ４２１１を有する。コンパレータ４２１１は、信号Ｖｉ，Ｖｉ＋１を反転入力端子（－）で受け、グローバル参照信号ＶＤＡＣを非反転入力端子（＋）で受ける。
グローバル回路４２２において、パラレルカウンタ４２２２は、ＤＡ変換のサイクルごとに、各列のコンパレータ４２１１から出力されたローカル信号ｙｉ，ｙｉ＋１のうちいくつの出力がＨレベル（又は１）であるかをカウントし、カウント値に応じてグローバル信号ＢＯＴ＿Ｋを各列のＡＮＤゲート２１３及びグローバルＳＡＲレジスタ４２２１ａへ出力する。下位Ｋ個の値を探索する場合、パラレルカウンタ４２２２は、カウント値がＫ以上であれば、グローバル信号ＢＯＴ＿Ｋ＝Ｈレベル（又は１）を出力し、カウント値がＫ未満であれば、グローバル信号ＢＯＴ＿Ｋ＝Ｌレベル（又は０）を出力する。グローバルＳＡＲレジスタ４２２１ａは、グローバル信号ＢＯＴ＿Ｋが供給されると、グローバル信号ＢＯＴ＿Ｋの値を論理反転させた値を初段のレジスタに格納するとともに各段のレジスタに保持された値をシフトさせる。
この構成により、処理回路４０２は、図１４に示すように、ＳＡＲ型ＡＤ変換処理を行いながら下位Ｋ個の値を探索する。図１４は、第２の実施形態における処理回路４０２の動作を示す波形図である。図１４の上図は、縦軸が電圧の大きさを表し、横軸が時間を表す。図１４の下図は、縦軸が各信号のレベル（例えば、Ｈレベル又はＬレベル）を表し、横軸が時間を表す。図１４の上図と図１４の下図とは、横軸が同じ時間を表す。図１４では、Ｋ＝４の場合を例示している。
各列のコンパレータ４２１１は、信号Ｖｉを反転入力端子（－）で受け、グローバル参照電圧ＶＤＡＣを非反転入力端子（＋）で受けるので、信号Ｖｉがグローバル参照電圧ＶＤＡＣより低ければローカル信号ｙｉ＝１を出力し、信号Ｖｉがグローバル参照電圧ＶＤＡＣより高ければローカル信号ｙｉ＝０を出力する。
例えば、タイミングｔ３１において、グローバルＳＡＲ用ＤＡＣ４２２１は、グローバル参照電圧ＶＤＡＣ＝ＶＲＥＦ／２に設定する。各列のコンパレータ４２１１は、信号Ｖ０～Ｖ７と参照電圧ＶＤＡＣ＝ＶＲＥＦ／２とを比較し、比較結果としてローカル信号（ｙ０，ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６，ｙ７）＝（１，０，１，０，１，０，０，０）を出力する。これに応じて、パラレルカウンタ４２２２は、値が１であるローカル信号ｙｉの数をカウントし、カウント値＝３がＫ＝４未満であることに応じて、タイミングｔ３２において、グローバル信号ＢＯＴ＿ＫがＬレベル（又は０）になり、グローバル信号の反転信号ＢＯＴ＿Ｋ￣はＨレベル（又は１）になる。図１４では、反転信号ＢＯＴ＿Ｋ￣のレベルが示されている。このことは、Ｋ個未満の信号がグローバル参照信号ＶＤＡＣより低いことを意味している。
タイミングｔ３３において、グローバルＳＡＲ用ＤＡＣ４２２１は、グローバル参照電圧ＶＤＡＣ＝３ＶＲＥＦ／４に設定する。各列のコンパレータ４２１１は、信号Ｖ０～Ｖ７と参照電圧ＶＤＡＣ＝３ＶＲＥＦ／４とを比較し、比較結果としてローカル信号（ｙ０，ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６，ｙ７）＝（１，１，１，１，１，１，１，０）を出力する。パラレルカウンタ４２２２は、値が１であるローカル信号ｙｉの数をカウントし、カウント値＝７がＫ＝４以上であることに応じて、タイミングｔ３４において、グローバル信号ＢＯＴ＿ＫがＨレベル（又は１）になり、グローバル信号の反転信号ＢＯＴ＿Ｋ￣はＬレベル（又は０）になる。この場合、複数の信号Ｖ０～Ｖ６のうちどの信号が下位Ｋ個の信号であるか判断できないので、判断が保留される。
タイミングｔ３５において、第０～６列（ｉ＝０～６）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝１でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態に維持する。すなわち、第０～６列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）に維持し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）に維持する。一方、第７列（ｉ＝７）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝０でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態から変更する。すなわち、第７列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）からＭＩＮｉ＝Ｌ（又は０）に変更し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）からＤＩＳＡＢＬＥｉ＝Ｈ（又は１）に変更する。
これにより、タイミングｔ３５以降において、第７列（ｉ＝７）のコンパレータ４２１１は、ディスエーブル信号ＤＩＳＡＢＬＥｉ＝Ｈ（又は１）を受けて動作がディスエーブルされ、図１４にＶｉの波形において点線で示すように、コンパレータ４２１１による電力消費が停止（ｐｏｗｅｒ ｇａｔｉｎｇ）される。
タイミングｔ３６において、グローバルＳＡＲ用ＤＡＣ４２２１は、グローバル参照電圧ＶＤＡＣ＝５ＶＲＥＦ／８に設定する。この時点でディスエーブルされていない各列（第０～６列）のコンパレータ４２１１は、信号Ｖ０～Ｖ６とグローバル参照電圧ＶＤＡＣ＝５ＶＲＥＦ／８とを比較し、比較結果としてローカル信号（ｙ０，ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６）＝（１，１，１，０，１，１，０）を出力する。その後、パラレルカウンタ４２２２は、値が１であるローカル信号の数をカウントし、カウント値＝５がＫ＝４以上であることに応じて、グローバル信号ＢＯＴ＿ＫをＨレベル（又は１）に維持し、グローバル信号の反転信号ＢＯＴ＿Ｋ￣をＬレベル（又は０）に維持する。
タイミングｔ３７において、第０～２，４，５列（ｉ＝０～２，４，５）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝１でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態に維持する。すなわち、第０～２，４，５列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）に維持し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）に維持する。一方、第３，６列（ｉ＝３，６）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝０でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態から変更する。すなわち、第３，６列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）からＭＩＮｉ＝Ｌ（又は０）に変更し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）からＤＩＳＡＢＬＥｉ＝Ｈ（又は１）に変更する。
これにより、タイミングｔ３７以降において、第３，６列（ｉ＝３，６）のコンパレータ４２１１は、ディスエーブル信号ＤＩＳＡＢＬＥｉ＝Ｈ（又は１）を受けて動作がディスエーブルされ、図１４にＶｉの波形において点線で示すように、コンパレータ４２１１による電力消費が停止（ｐｏｗｅｒ ｇａｔｉｎｇ）される。
タイミングｔ３８において、グローバルＳＡＲ用ＤＡＣ４２２１は、グローバル参照電圧ＶＤＡＣ＝９ＶＲＥＦ／１６に設定する。この時点でディスエーブルされていない各列（第０～２，４，５列）のコンパレータ４２１１は、信号Ｖ０～Ｖ２，Ｖ４，Ｖ５とグローバル参照電圧ＶＤＡＣ＝９ＶＲＥＦ／１６とを比較し、比較結果としてローカル信号（ｙ０，ｙ１，ｙ２，ｙ４，ｙ５）＝（１，０，１，１，１）を出力する。その後、パラレルカウンタ４２２２は、値が１であるローカル信号の数をカウントし、カウント値＝４がＫ＝４以上であることに応じて、グローバル信号ＢＯＴ＿ＫをＨレベル（又は１）に維持し、グローバル信号の反転信号ＢＯＴ＿Ｋ￣をＬレベル（又は０）に維持する。
タイミングｔ３９において、第０，２，４，５列（ｉ＝０，２，４，５）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝１でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態に維持する。すなわち、第０，２，４，５列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）に維持し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）に維持する。一方、第１列（ｉ＝１）のローカル回路４２１では、コンパレータ４２１１から出力されるローカル信号ｙｉ＝０でグローバル信号ＢＯＴ＿Ｋ＝１であり、フリップフロップ２１４が、その出力をもとの状態から変更する。すなわち、第１列のフリップフロップ２１４は、下位フラグをＭＩＮｉ＝Ｈ（又は１）からＭＩＮｉ＝Ｌ（又は０）に変更し、ディスエーブル信号をＤＩＳＡＢＬＥｉ＝Ｌ（又は０）からＤＩＳＡＢＬＥｉ＝Ｈ（又は１）に変更する。
これにより、タイミングｔ３９以降において、第１列（ｉ＝１）のコンパレータ４２１１は、ディスエーブル信号ＤＩＳＡＢＬＥｉ＝Ｈ（又は１）を受けて動作がディスエーブルされ、図１４にＶｉの波形において点線で示すように、コンパレータ４２１１による電力消費が停止（ｐｏｗｅｒ ｇａｔｉｎｇ）される。
変換の精度に応じたビット数をＢとするとき、Ｂ＝４サイクル後のタイミングｔ３３において、処理回路４０２は、下位Ｋ個の値探索の結果として、下位フラグ（ＭＩＮ０，ＭＩＮ１，ＭＩＮ２，ＭＩＮ３，ＭＩＮ４，ＭＩＮ５，ＭＩＮ６，ＭＩＮ７）＝（１，０，１，０，１，１，０，０）を出力する。この例では、下位Ｋ個の値探索の結果は、第０列～第７列の信号Ｖ０～Ｖ７のうち、第０，２，４，５列の信号Ｖ０，Ｖ２，Ｖ４，Ｖ５が下位Ｋ個の値として探索されたことを示している。
図１５に示すアドレス解決回路４０３は、下位フラグ（ＭＩＮ０，ＭＩＮ１，ＭＩＮ２，ＭＩＮ３，ＭＩＮ４，ＭＩＮ５，ＭＩＮ６，ＭＩＮ７）＝（１，０，１，０，１，１，０，０）を処理回路４０２から受け、クロックＣＬＫを外部（例えば、図１３のコントローラ２３）から受ける。図１５は、アドレス解決回路４０３の入出力信号を示す図である。図１５では、列の数が８である場合が例示される。アドレス解決回路４０３は、下位フラグを論理反転させて、反転下位フラグ（ＭＩＮ０￣，ＭＩＮ１￣，ＭＩＮ２￣，ＭＩＮ３￣，ＭＩＮ４￣，ＭＩＮ５￣，ＭＩＮ６￣，ＭＩＮ７￣）＝（０，１，０，１，０，０，１，１）を生成してもよい。アドレス解決回路３は、下位フラグＭＩＮ、反転下位フラグＭＩＮ￣、クロックＣＬＫを用いて、下位フラグＭＩＮ０～ＭＩＮ７に対応する信号のアドレス解決を行い、その結果として下位Ｋ個のアドレス信号をアドレスバスａｄｄｒ＜０：７＞へ順次に出力し得る。
アドレス解決回路４０３は、図１６に示すように構成され得る。図１６は、アドレス解決回路４０３の概略構成を示す回路図である。
アドレス解決回路４０３は、図１６に示すように、グローバル回路３６（図６参照）に代えて、グローバル回路４３６を有する。グローバル回路４３６は、外部からクロックＣＬＫを受け、クロックＣＬＫに応じてクロックＣＬＫ＿ＢＯＴＫ、イネーブル信号ＢＯＴＫ＿ＥＮ、パルスＢＯＴＫ＿ＳＴＡＲＴを生成する。グローバル回路４３６は、イネーブル信号ＢＯＴＫ＿ＥＮを出力回路３４へ供給し、パルスＢＯＴＫ＿ＳＴＡＲＴをシフトレジスタ３３の先頭のレジスタ３２１へ供給し、クロックＣＬＫ＿ＢＯＴＫをシフトレジスタ３３の各レジスタ３２１へ供給する。
シフトレジスタ３３は、複数列の下位フラグに応じて、再構成可能である。アドレス解決回路４０３は、複数のレジスタ回路３２－ｉ～３２－（ｉ＋３）のうち、下位Ｋ個の下位フラグ値に対応するレジスタ回路３２で入力ノード３２ａ及び出力ノード３２ｂ間にレジスタ３２１を接続する。アドレス解決回路４０３は、残りのレジスタ回路３２で入力ノード３２ａ及び出力ノード３２ｂ間でレジスタ３２１をバイパスする。これにより、アドレス解決回路４０３は、シフトレジスタ３３を再構成する。
再構成されたシフトレジスタ３３は、単独で供給されるパルスＢＯＴＫ＿ＳＴＡＲＴが入力される。シフトレジスタ３３は、パルスＢＯＴＫ＿ＳＴＡＲＴを、下位Ｋ個の下位フラグ値に対応するレジスタ３２１間で順次にシフトさせて伝送させる。これに応じて、複数のアドレス回路３１－ｉ～３１－（ｉ＋３）のうち下位Ｋ個の下位フラグ値に対応するアドレス回路３１が選択的に順次にイネーブルされる。これにより、下位Ｋ個の下位フラグ値に対応するアドレス回路３１からアドレス信号が順次にアドレスバスａｄｄｒ＜０：７＞に出力される。すなわち、下位Ｋ個の信号に対応するＫ個のアドレス信号が、Ｋサイクルでアドレス解決されるようにシフトレジスタ３３を再構成できるので、アドレス解決回路３を下位の個数「Ｋ」に対してスケーラブルに構成できる。
例えば、アドレス解決回路４０３は、図１７に示すように動作する。図１７は、アドレス解決回路４０３の動作を示す波形図である。図１７では、処理回路４０２が図１４に示すように動作する場合に対応する。図１７では、列の数が８（第０列～第７列）であり、アドレス解決回路３が処理回路２から下位フラグ（ＭＩＮ０，ＭＩＮ１，ＭＩＮ２，ＭＩＮ３，ＭＩＮ４，ＭＩＮ５，ＭＩＮ６，ＭＩＮ７）＝（１，０，１，０，１，１，０，０）を受けた場合の動作を例示する。
タイミングｔ４１において、グローバル回路４３６（図１６参照）は、クロックＣＬＫに同期して、イネーブル信号ＢＯＴＫ＿ＥＮをノンアクティブレベル（例えば、Ｌレベル）からアクティブレベル（例えば、Ｈレベル）へ遷移させ出力回路３４へ供給する。出力回路３４は、アドレスバスａｄｄｒ＜０：７＞上の信号を出力可能な状態になる。
グローバル回路４３６は、クロックＣＬＫに同期して、クロックＣＬＫの１周期のパルス幅で単独のパルスＢＯＴＫ＿ＳＴＡＲＴを生成しシフトレジスタ３３の先頭のレジスタ回路３２－０へ供給する。
このとき、下位フラグ（ＭＩＮ０，ＭＩＮ１，ＭＩＮ２，ＭＩＮ３，ＭＩＮ４，ＭＩＮ５，ＭＩＮ６，ＭＩＮ７）＝（１，０，１，０，１，１，０，０）に応じて、シフトレジスタ３３が再構成される。例えば、アドレス解決回路４０３は、下位フラグＭＩＮ＝１に対応するレジスタ回路３２－０，３２－２，３２－４，３２－５（図１１（ａ）参照）で入力ノード及び出力ノード間にレジスタ３２１を接続する。またアドレス解決回路４０３は、下位フラグＭＩＮ＝０に対応するレジスタ回路３２－１，３２－３，３２－６，３２－７でレジスタ３２１をバイパスして入力ノード３２ａ及び出力ノード間３２ｂを接続する。これにより、シフトレジスタ３３では、入力ノード３３ａ及び出力ノード３３ｂ間にレジスタ３２１－０，３２－２，３２－４，３２－５が選択的に接続された構成に、再構成される。レジスタ３２１－０，３２－２，３２－４，３２－５は、処理回路４０２で特定された下位Ｋ個の信号に対応する。
タイミングｔ４２において、クロックＣＬＫ＿ＢＯＴＫの立ち上がりエッジに応じて、再構成されたシフトレジスタ３３における先頭のレジスタ３２１－０でパルスＢＯＴＫ＿ＳＴＡＲＴが保持され、レジスタ３２１－１の出力が０から１になる。これに応じて、セレクト信号ＳＥＬ０が０から１になり、アドレス回路３１－０のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－０の記憶回路３１１が活性化される。記憶回路３１１は、下位フラグＭＩＮ０に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（０，０，０，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「００００００００」であり、１０進表記で「０」である。
タイミングｔ４３において、クロックＣＬＫ＿ＢＯＴＫの立ち上がりエッジに応じて、パルスＢＯＴＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における先頭のレジスタ３２１－０から２番目のレジスタ３２１－２にシフトされ、レジスタ３２１－０の出力が１から０になるとともにレジスタ３２１－２の出力が０から１になる。
これに応じて、セレクト信号ＳＥＬ０が１から０になり、アドレス回路３１－０のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－０の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ２が０から１になり、アドレス回路３１－２のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－２の記憶回路３１１が活性化される。記憶回路３１１は、下位フラグＭＩＮ２に対応する信号のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（０，１，０，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「００００００１０」であり、１０進表記で「２」である。
タイミングｔ４４において、クロックＣＬＫ＿ＢＯＴＫの立ち上がりエッジに応じて、パルスＢＯＴＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における２番目のレジスタ３２１－２から３番目のレジスタ３２１－４にシフトされ、レジスタ３２１－２の出力が１から０になるとともにレジスタ３２１－４の出力が０から１になる。
これに応じて、セレクト信号ＳＥＬ２が１から０になり、アドレス回路３１－２のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－２の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ４が０から１になり、アドレス回路３１－４のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－４の記憶回路３１１が活性化される。記憶回路３１１は、下位フラグＭＩＮ４に対応する値のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（０，０，１，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「０００００１００」であり、１０進表記で「４」である。
タイミングｔ４５において、クロックＣＬＫ＿ＢＯＴＫの立ち上がりエッジに応じて、パルスＢＯＴＫ＿ＳＴＡＲＴが、再構成されたシフトレジスタ３３における３番目のレジスタ３２１－４から最終のレジスタ３２１－５にシフトされ、レジスタ３２１－４の出力が１から０になるとともにレジスタ３２１－５の出力が０から１になる。
これに応じて、セレクト信号ＳＥＬ４が１から０になり、アドレス回路３１－５のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－５の記憶回路３１１が非活性化される。
それとともに、セレクト信号ＳＥＬ５が０から１になり、アドレス回路３１－５のイネーブル回路３１２が共通ラインＥをアクティブレベル（例えば、Ｈレベル）にし共通ラインｎＥをアクティブレベル（例えば、Ｌレベル）にする。これにより、アドレス回路３１－５の記憶回路３１１が活性化される。記憶回路３１１は、下位フラグＭＩＮ５に対応する値のアドレス値をアドレスバスａｄｄｒ＜０：７＞へ出力する。ラインＢ０～Ｂ７は、それぞれ、（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（１，０，１，０，０，０，０，０）のレベルをアドレス信号として、対応するアドレス線ａｄｄｒへ出力する。この例では、Ｂ０がＬＳＢに対応し、Ｂ７がＭＳＢに対応するので、アドレス値としては、２進表記で「０００００１０１」であり、１０進表記で「５」である。
タイミングｔ４６において、クロックＣＬＫ＿ＢＯＴＫの立ち上がりエッジに応じて、パルスＢＯＴＫ＿ＳＴＡＲＴが、シフトレジスタ３３の最終のレジスタ３２１－５から転送検知回路３５へ転送され、レジスタ３２１－５の出力が１から０になるとともに転送検知回路３５の出力が０から１になる。
これに応じて、セレクト信号ＳＥＬ５が１から０になり、アドレス回路３１－５のイネーブル回路３１２が共通ラインＥをノンアクティブレベル（例えば、Ｌレベル）にし共通ラインｎＥをノンアクティブレベル（例えば、Ｈレベル）にする。これにより、アドレス回路３１－５の記憶回路３１１が非活性化される。それとともに、転送検知回路３５は、１になった出力をパルスＢＯＴＫ＿ｎＳＴＯＰとしてグローバル回路３６へ供給する。
パルスＢＯＴＫ＿ｎＳＴＯＰに応じて、タイミングｔ４７において、グローバル回路４３６は、クロックＣＬＫに同期して、イネーブル信号ＢＯＴＫ＿ＥＮをアクティブレベル（例えば、Ｈレベル）からノンアクティブレベル（例えば、Ｌレベル）へ遷移させて出力回路３４へ供給する。出力回路３４は、アドレスバスａｄｄｒ＜０：７＞上の信号を出力しない状態になる。これにより、アドレス解決回路４０３からアドレスバスａｄｄｒ＜０：７＞へのアドレス信号の出力が完了する。
タイミングｔ４８において、転送検知回路３５の出力が１から０になり、転送検知回路３５からグローバル回路４３６への通知が完了する。
以上のように、第２の実施形態では、列数以下のＫサイクルの動作で下位Ｋ個の信号に対するアドレス解決を行うことができ、下位Ｋ個の信号に対するアドレス解決をより効率的に行うことができる。これにより、メモリ配列ＭＡの複数列から出力される複数の信号のうち下位Ｋ個を利用したい場合等に、複数の信号が効率的に利用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 演算システム、２，４０２ 処理回路、３，４０３ アドレス解決回路、２１，４２１ ローカル回路、２２，３６，４２２，４３６ グローバル回路、３１ アドレス回路、３２ レジスタ回路、３３ シフトレジスタ、３４ 出力回路、３５ 転送検知回路。

Claims (7)

  1. 複数行及び複数列を構成するように配列され、複数の第１信号に重みを乗算して複数の計算結果を生成する複数の乗算素子と、
    前記複数列ごとに前記複数の計算結果のうちの各列の計算結果の和を計算して複数の第２信号を生成する複数の加算素子と、
    前記加算素子が生成した前記複数の第２信号を受け、前記複数の第２信号のうちの一部の第２信号に対応する値を抽出する第１処理回路と、
    前記複数の第２信号に対応する複数のアドレス回路を含み、前記複数のアドレス回路のうち前記一部の第２信号に対応するアドレス回路を選択的にイネーブルする第２処理回路と、
    を備えた演算システム。
  2. 前記第２処理回路は、
    前記複数のアドレス回路に対応する複数のレジスタ回路を含み再構成可能なシフトレジスタをさらに有する
    請求項１に記載の演算システム。
  3. 前記第１処理回路は、
    Ｋを２以上の整数とするとき、前記複数の第２信号ごとにそれぞれが前記複数の第２信号のうち上位Ｋ個のレベルの第２信号であるか否かを示す複数の上位フラグ値を生成し、
    前記複数のレジスタ回路のそれぞれは、入力ノード、出力ノード、及びレジスタを含み、
    前記第２処理回路は、前記複数のレジスタ回路のうち前記上位Ｋ個のレベルの第２信号であることを示す上位フラグ値に対応するレジスタ回路で入力ノード及び出力ノード間にレジスタを接続すると共に残りのレジスタ回路でレジスタをバイパスして入力ノード及び出力ノード間を接続することにより、前記シフトレジスタを再構成する
    請求項２に記載の演算システム。
  4. 前記レジスタ回路は、
    オンして前記レジスタを前記入力ノード及び前記出力ノード間に接続する第１の切替素子と、
    オンして前記レジスタを前記入力ノード及び前記出力ノードの間でバイパスさせる第２の切替素子と、
    をさらに含み、
    前記アドレス回路は、
    アドレスの値が格納され、イネーブル端子を有する記憶回路と、
    前記上位フラグ値を受ける第１の入力ノードと前記レジスタの前記出力ノードに接続された第２の入力ノードと前記記憶回路の前記イネーブル端子に接続された出力ノードとを有するイネーブル回路と、
    を有する
    請求項３に記載の演算システム。
  5. 前記第１処理回路は、
    Ｋを２以上の整数とするとき、前記複数の第２信号ごとにそれぞれが前記複数の第２信号のうち下位Ｋ個のレベルの第２信号であるか否かを示す複数の下位フラグ値を生成し、
    前記複数のレジスタ回路のそれぞれは、入力ノード、出力ノード、及びレジスタを含み、
    前記第２処理回路は、前記複数のレジスタ回路のうち前記下位Ｋ個のレベルの第２信号であることを示す下位フラグ値に対応するレジスタ回路で入力ノード及び出力ノード間にレジスタを接続すると共に残りのレジスタ回路でレジスタをバイパスして入力ノード及び出力ノード間を接続することにより、前記シフトレジスタを再構成する
    請求項２に記載の演算システム。
  6. 前記レジスタ回路は、
    オンして前記レジスタを前記入力ノード及び前記出力ノード間に接続する第１の切替素子と、
    オンして前記レジスタを前記入力ノード及び前記出力ノードの間でバイパスさせる第２の切替素子と、
    をさらに含み、
    前記アドレス回路は、
    アドレスの値が格納され、イネーブル端子を有する記憶回路と、
    前記下位フラグ値を受ける第１の入力ノードと前記レジスタの前記出力ノードに接続された第２の入力ノードと前記記憶回路の前記イネーブル端子に接続された出力ノードとを有するイネーブル回路と、
    を有する
    請求項５に記載の演算システム。
  7. 前記記憶回路は、それぞれが固定電位に接続された複数のラインを含む
    請求項４又は請求項６に記載の演算システム。
JP2021203643A 2021-12-15 2021-12-15 演算システム Pending JP2023088730A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021203643A JP2023088730A (ja) 2021-12-15 2021-12-15 演算システム
US17/840,691 US20230185529A1 (en) 2021-12-15 2022-06-15 Calculation system
TW111124673A TWI827119B (zh) 2021-12-15 2022-07-01 演算系統
CN202210904294.5A CN116263745A (zh) 2021-12-15 2022-07-29 运算系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021203643A JP2023088730A (ja) 2021-12-15 2021-12-15 演算システム

Publications (1)

Publication Number Publication Date
JP2023088730A true JP2023088730A (ja) 2023-06-27

Family

ID=86695550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021203643A Pending JP2023088730A (ja) 2021-12-15 2021-12-15 演算システム

Country Status (4)

Country Link
US (1) US20230185529A1 (ja)
JP (1) JP2023088730A (ja)
CN (1) CN116263745A (ja)
TW (1) TWI827119B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049312A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 演算システム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068652B2 (en) * 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US11507642B2 (en) * 2019-05-02 2022-11-22 Silicon Storage Technology, Inc. Configurable input blocks and output blocks and physical layout for analog neural memory in deep learning artificial neural network
US11355184B2 (en) * 2020-03-05 2022-06-07 Silicon Storage Technology, Inc. Analog neural memory array in artificial neural network with substantially constant array source impedance with adaptive weight mapping and distributed power

Also Published As

Publication number Publication date
TWI827119B (zh) 2023-12-21
TW202326405A (zh) 2023-07-01
US20230185529A1 (en) 2023-06-15
CN116263745A (zh) 2023-06-16

Similar Documents

Publication Publication Date Title
US11948659B2 (en) Sub-cell, mac array and bit-width reconfigurable mixed-signal in-memory computing module
JP4427188B2 (ja) 多値論理回路構成
US20120140540A1 (en) Charge sharing in a tcam array
CN111816234B (zh) 一种基于sram位线同或的电压累加存内计算电路
Hung et al. Challenges and trends of nonvolatile in-memory-computation circuits for AI edge devices
US20220276835A1 (en) Sub-cell, Mac array and Bit-width Reconfigurable Mixed-signal In-memory Computing Module
Hung et al. 8-b precision 8-Mb ReRAM compute-in-memory macro using direct-current-free time-domain readout scheme for AI edge devices
TWI827119B (zh) 演算系統
US20160112060A1 (en) Analog-to-digital conversion with micro-coded sequencer
KR102470924B1 (ko) 인메모리 컴퓨팅 및 하이브리드 계산/저장 메모리 아키텍처를 위한 sram 기반 셀
US7173557B2 (en) Analog/digital converter
US11018687B1 (en) Power-efficient compute-in-memory analog-to-digital converters
JP5800422B2 (ja) 連想メモリ
CN117271436B (zh) 基于sram的电流镜互补存内计算宏电路、及芯片
US6611222B1 (en) Low-complexity high-speed analog-to-digital converters
CN110518911B (zh) 一种一步1.5位逐次逼近型模数转换器
US11823035B2 (en) Power-efficient compute-in-memory pooling
Zhang et al. CP-SRAM: charge-pulsation SRAM marco for ultra-high energy-efficiency computing-in-memory
US20220083846A1 (en) Computation system
Roy et al. Constraints analysis for minimization of multiple inputs logic programming
US20220405057A1 (en) Semiconductor integrated circuit and arithmetic logic operation system
TWI843055B (zh) 半導體積體電路及運算系統
JP3339566B2 (ja) サーモメトリック−バイナリコード変換方法および回路、それに使用されるエンコーダ素子回路
CN113160860B (zh) 计算系统、计算器件和计算方法
US20230385620A1 (en) Spike neural network circuit