JP2023080048A - デジタルデータのローカル解読を備えた表示デバイス - Google Patents

Abstract

【課題】表示デバイスのピクセルへの画像またはビデオ信号の送信の安全性を向上させるアーキテクチャを有する表示デバイスを提供すること。【解決手段】表示ブロックのアレイであって、各表示ブロックが、発光素子（１１８）と発光素子用の駆動回路（１２２）とを備える。表示ブロックのアレイと、表示ブロックに関連付けられた制御回路（１１４）のアレイと、表示される暗号化されたデジタル信号を受信し、表示される前記暗号化されたデジタルデータを前記制御回路に送るビデオカードとを少なくとも含み、各制御回路が、暗号化されたデジタルデータを受信し記憶する第１のメモリ回路（１１６）と、解読鍵を記憶する第２のメモリ回路（１２４）と、解読鍵を使用して暗号化されたデジタルデータを解読する解読回路（１３６）とを含む、表示デバイス（１００）。【選択図】図２

Description

本発明は、ピクセルアレイ表示デバイスの分野に関する。本発明は有利には、大型画面の製造に適用可能である。

従来、テレビ画面またはコンピュータ画面などの表示デバイスは、ビデオケーブル、たとえばＨＤＭＩ（登録商標）ケーブルを通じてビデオ信号を受信する。ビデオ信号は、画像のピクセルごとに表示される輝度値（一般にピクセルごとに少なくとも３つの値、すなわち、ＲＧＢピクセルの場合は色ごとに１つの値）を圧縮なしにコーディングするデジタル信号に相当する。このビデオ信号は、たとえば、表示デバイスがビデオケーブルを介して接続されたデバイス（コンピュータ、デコーダなど）のグラフィックスカードによって算出される。

実際には、表示デバイスによって受信されたビデオ信号は、様々なデータ復号、変換、および分散動作を表示デバイスのピクセルアレイに対して実行するビデオカードによって受信される。ビデオカードは、ピクセルアレイを対象とするデータのデジタル－アナログ変換のすべてまたは一部を実行することができる。ビデオカードにおいてデジタル－アナログ変換が実行される最も一般的な場合には、ビデオカードは、ピクセルアレイによって表示できるアナログ値を出力する。ビデオカードがピクセルにデジタル値を送る場合、ビデオカードは、たとえば、ＰＷＭ（パルス幅変調）またはＢＣＭ（２値コード化変調）制御信号を含む、各ピクセルの表示時間を制御するためのピクセル制御信号のセットを確実に生成する必要がある。ピクセル制御信号のこれらの例では、各ピクセルが「オン／オフ方式」、または言い換えれば「送信する／送信しない」方式で制御されるときにはデジタル－アナログ変換は行われない。

表示デバイスの各ピクセルは一般に、デバイスによって表示される画像の各々の１つのピクセルを表示するための複数の発光素子を備える。ピクセルは一般に、強度を変調することができ、各々が赤色、緑色、および青色のうちの１つに専用に使用される少なくとも３つの発光素子を含む。各発光素子は、この要素の目標色において直接強度を変調されるか（ＯＬＥＤの場合）、または目標色を取得するようにフィルタ処理されおよび／もしくは蛍光体を添加される青色光源で構成された（他のタイプのＬＥＤの場合）光エミッタ、あるいはピクセルに共通する光源によって放出された白色光から目標色を取得するために適切な色フィルタに結合された光変調器（液晶の場合）を含むことができる。

デジタル－アナログ変換後に取得されるアナログ値またはピクセルごとの放出時間は、ピクセルの発光素子の各々によって表示される光強度レベルに比例する。各発光素子は、発光素子による発光信号の表示を制御するために選択トランジスタに結合することができる。表示デバイスはまた、選択トランジスタを制御する行ドライバと、ピクセルに表示されるデータに対応する値を送る列ドライバとを含む。

たとえば、２つのコンピュータ間で（表示デバイスによって表示されるようになっている画像またはビデオに対応する）データを確実に交換するために、（対称鍵または非対称鍵などを用いた）暗号化方法が使用される。データは、第１のコンピュータによって暗号化され、次いで、それを解読する第２のコンピュータに送られる。解読されたデータは次いで、第２のコンピュータのグラフィックスカードによってビデオ信号に変換され、ビデオ信号は、第２のコンピュータが接続された表示デバイスに送られる。

そのような構成では、グラフィックスカードによって表示デバイスに送られるビデオ信号は、暗号化されず、したがって、攻撃を受けやすい。たとえば、解読が実行される第２のコンピュータ内においてデータの傍受が可能である。

米国特許第７，２０６，９４３号は、コンピュータとコンピュータに結合された画面との間で暗号化を実行する方法を提供する。この目的のために、解読専用の集積回路が、画面のビデオカードの上流側で画面に付加される。この解決手段は、コンピュータと画面との間にリンクを確保するが、コンピュータによって送受信されるデータは依然として画面内で攻撃を受けやすい。

同様の解決手段がＥＰ１３４３３２１および“Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｃｒｙｐｔｏｇｒａｐｈｙ ｏｎ ＴＦＴ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｅｃｕｒｅ Ｄｉｓｐｌａｙ Ａｐｐｌｉｃａｔｉｏｎｓ” Ｐ． Ｏｉｋｏｎｏｍａｋｏｓら、ＣＡＲＤＩＳ’０６： Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ７ｔｈ ＩＦＩＰ ＷＧ ８．８／１１．２ ｉｎｔｅｒｎａｔｉｏｎａｌ ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｍａｒｔ Ｃａｒｄ Ｒｅｓｅａｒｃｈ ａｎｄ Ａｄｖａｎｃｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ、２００６年４月、３２～４７頁に記載されている。しかし、これらの解決手段には同じ欠点がある。

米国特許第７２０６９４３号明細書 欧州特許出願公開第１３４３３２１号明細書 米国特許出願公開第２０１６／０１２７７２号明細書 米国特許出願公開第２０１５／２７７８４０号明細書 韓国公開特許第２０１７－００４０１６４号公報

Ｐ．Ｏｉｋｏｎｏｍａｋｏｓら、"Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｃｒｙｐｔｏｇｒａｐｈｙ ｏｎ ＴＦＴ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｅｃｕｒｅ Ｄｉｓｐｌａｙ Ａｐｐｌｉｃａｔｉｏｎｓ"ＣＡＲＤＩＳ’０６：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ７ｔｈ ＩＦＩＰ ＷＧ ８．８／１１．２ ｉｎｔｅｒｎａｔｉｏｎａｌ ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｍａｒｔ Ｃａｒｄ Ｒｅｓｅａｒｃｈ ａｎｄ Ａｄｖａｎｃｅｄ Ａｐｐｌｉｃａｔｉｏｎｓ、２００６年４月、３２～４７頁

本発明の１つの目的は、表示デバイスのピクセルへの画像またはビデオ信号の送信の安全性を向上させるアーキテクチャを有する表示デバイスを提供することである。

この目的のために、本発明は、
表示ブロックのアレイであって、各表示ブロックが、画像のいくつかのピクセルを表示するように構成され、いくつかの発光素子と、表示ブロックの発光素子によって表示されるようになっているデジタルデータから表示ブロックの発光素子についての制御信号を生成するように構成された少なくとも１つの駆動回路とを備える、表示ブロックのアレイと、
制御回路のアレイであって、各々が、少なくとも１つの表示ブロックに結合され関連付けられた、制御回路のアレイと、
表示ブロックのアレイによって表示される暗号化されたデジタル信号を受信するように構成された少なくとも１つの入力と、制御回路のアレイに結合された少なくとも１つの出力とを備え、暗号化されたデジタル信号を復号し、発光素子によって表示され、表示ブロックのアレイに適合されたフォーマットで符号化されるようになっている暗号化されたデジタルデータを制御回路に送るように構成されたビデオカードとを少なくとも含み、
各制御回路が、
関連する表示ブロックの発光素子によって表示されるようになっているデジタルデータに対応する暗号化されたデジタルデータを受信し記憶するように構成された第１のメモリ回路と、
解読鍵を記憶するように構成された第２のメモリ回路と、
第１および第２のメモリ回路に結合され、解読鍵を使用して暗号化されたデジタルデータに対して解読動作を実行するように構成された解読回路とを備え、
解読動作が、各制御回路の解読回路において、前記制御回路が関連付けられた表示ブロックによってピクセルを表示するために使用されるビットのグループに対して実行される、表示デバイスを提供する。

この表示デバイスは、従来の行／列アドレス指定を表示ブロックアドレス指定で置き換えるのを可能にする。このことは、ビデオカードの下流側の電子回路、すなわち、表示ブロックおよび駆動回路に関連付けられた制御回路を使用することによって可能になる。表示されるデータに対するいくつかの動作をグループ化することを可能にするこの構成によって、発光素子をアドレス指定するのに必要な配線が簡略化され、より少ない配線で済むようになる。加えて、一般に発光素子のアレイの周辺に配設される電子チップがなくなり、行または列の配線をなくすことができ、それによって、この構成は大型画面を製造するうえで特に有利である。

従来の表示デバイスと本発明の表示デバイスとの主な違いは、本明細書ではビデオカードから出力として送られるデータがデジタルであり、発光素子用の制御信号の生成が、発光素子を備える各表示ブロック内で行われることである。

この表示デバイスでは、表示ブロックのアレイが、表示デバイスによって受信された暗号化されたデジタルデータに対する解読動作を、従来技術とは異なりこのアレイの外部ではなく、アレイ内で実行するのを可能にするすべての素子を含む。したがって、表示されるデータは、表示ブロックのアレイによって表示されるまで保護される。また、データ解読動作は、そのようなデータがビデオカードから表示ブロックのアレイに送信された後に実施され、それによって、表示されるデータの安全性が向上する。表示されるデータの安全性はまた、表示ブロックの各々を対象とするデータが暗号化されることによって向上する。

いくつかのビットのグループに対して暗号化／解読アルゴリズムが実施されるので、表示ブロックへの上記のような割り振りは、特に、表示されるデジタルデータの暗号化／解読を実施するように適合される。したがって、暗号化／解読について検討されるビットの各グループは、デバイスの表示ブロックのうちの１つによるピクセルの表示に関するビットのグループに対応することができる。

表示ブロックは、表示ブロックのグループとしてグループ化されてもよく、各グループはいくつかの表示ブロックを含む。ビデオカードは、表示されるデジタルデータを様々なグループに並行して送ることができ、それによって、表示ブロックのアレイ内のデータ伝送速度を最適化する。

表示デバイスの、ドライバカードと呼ばれることもあるビデオカードは、たとえばＨＤＭＩケーブルなどのケーブルを介して表示デバイスの外部からデジタルデータを受信してもよい。ビデオカードは、特に様々な表示ブロックにデジタルデータを送るために使用され、役割が完全なデジタル画像データを定義して表示デバイスに送ることであるグラフィックスカード（たとえば、コンピュータの一部、復号器、など）には対応しない。

ビデオカードは、１つまたは複数の集積回路を含み、制御回路および表示ブロックのアレイの駆動専用に使用される電子カードに相当する。ビデオカードは、入力として受信されるデジタル信号から制御回路のアレイに対する様々なデータ復号、変換、および分散動作を実行する。本発明による表示デバイスでは、ビデオカードは、発光素子を対象とするデータのデジタル－アナログ変換を実行しない。ビデオカードは、たとえば、ＰＷＭ（パルス幅変調）またはＢＣＭ（２値コード化変調）制御信号を含む制御信号のセットを確実に生成し得る。加えて、ビデオカードは、デジタル集積回路のみを備えてもよく、製造が容易になる。

ビデオカードは、受信されたデジタル信号の復号を実行し、次いで、取得されたデジタルデータの、表示ブロックのアレイに適合されたフォーマットに従った新規の符号化、すなわち、制御回路、発光素子のタイプ、およびそのようなデータを表示ブロックにおいて分散させるために使用される要素に適合されたフォーマットでの新規の符号化を実行するように構成される。

発光素子用の制御信号は、発光素子の各々を制御して、表示ブロックのアレイによる画像の表示の持続期間に対応する表示参照期間の間ある輝度値を表示する。

ビデオカードの出力は、データ分散回路またはネットワークによって制御回路のアレイに結合されたデジタルデータ出力に対応する。

さらに、発光素子によって表示されるようになっているデジタルデータは、ビデオカードによって受信され表示ブロックのアレイによって表示されるようになっているデジタル信号から導出される。

有利には、各表示ブロックは、他の表示ブロックとは異なるモジュールに対応してもよく、制御回路のアレイが位置する媒体、たとえば単一の媒体に転送されてもよい。そのようなピクセルは、コスト上の理由で半導体ウェハではない媒体を使用する必要がある大型画面の製造に特にうまく適合されているので非常に有利である。また、そのようなモジュールの形をした表示ブロックを製造すると、モジュール間で媒体表面が利用可能になるので、これらのブロックの電源ライン用により大きい空間がもたらされ、それによって、アクセス抵抗を低減させることが可能になる。この構成はまた、デバイスの導体線を単一の段で製造するのを可能にする。

表示ブロックおよび制御回路が位置する媒体は、プリント基板型の媒体であってもよく、またはより一般的には、たとえば行および列の形態で導電接続部が形成される少なくとも１つの基板に相当してもよい。この基板は、たとえばガラス、プラスチック、または金属を含んでもよい。接続行および列は、たとえばスクリーン印刷、インクジェット印刷などによってこの基板上に形成されてもよい。

各制御回路は、たとえば、第４のメモリ回路と呼ばれる別のメモリ回路をさらに含んでもよく、このメモリ回路は、解読回路から出力された解読されたデジタルデータを記憶するように構成される。

各解読回路は、解読動作に使用される初期設定ベクトルなどの追加の解読データを入力として受信するように構成されてもよい。そのような初期設定ベクトルをデータの暗号化および解読に使用すると、表示されるデジタルデータの安全性が向上する。

各制御回路は、制御回路に関連付けられた２進数（制御回路のシリアルナンバーに対応する数と見なされてもよい）を記憶するように構成された第３のメモリ回路を含んでもよく、制御回路の解読回路は、制御回路に関連付けられた２進数をさらに使用することによって解読動作を実行するように構成されてもよい。そのような２進数をデータの暗号化および解読に使用すると、表示されるデジタルデータの安全性が向上する。

表示デバイスは、少なくとも１つの暗号化されたセッション鍵を入力として受信するように構成され、暗号化されたセッション鍵用の少なくとも１つの解読ユニットをさらに含んでもよく、解読ユニットは、解読ユニットに記憶された少なくとも１つの秘密鍵を使用するように構成される。この構成では、デジタルデータが非対称暗号化を通じて表示デバイスに送信されてもよく、それによって、制御回路へのそのようなデータの送信の安全性が向上し、鍵配布が容易になる。セッション鍵は、対称鍵であってもよく、公開鍵を使用して取得されてもよい。

有利には、各制御回路は、暗号化されたセッション鍵用の解読ユニットを含んでもよい。したがって、解読されたセッション鍵は、解読ユニットから制御回路には送信されず、データに対する安全性がさらに向上する。

各解読回路は、解読回路によってすでに解読されたデジタルデータおよび／または関連する制御回路によってすでに受信された暗号化されたデジタルデータおよび／または少なくとも１つの他の制御回路の解読回路（たとえば、解読回路が属する制御回路の近傍の制御回路に相当する）によってすでに解読されたデジタルデータを使用して解読動作を実行するように構成されてもよい。表示される画像に対応するデジタルデータを解読するために、暗号化および解読は、表示デバイスによってすでに表示された少なくとも１つの画像の暗号化されおよび／または解読されたデジタルデータを使用して実行されてもよく、このことは、別の解読回路によるデータ解読を待つ必要がなくなる利点を有する。また、暗号化および解読は、たとえば、データ解読が実行されるブロックと同じ行の一部である別の表示ブロックによって表示されるようになっている表示される画像から得たデータを使用して実行することも可能である。

各制御回路は、解読動作を実施した後に、解読されたデジタルデータに対して解凍動作を実行するように構成された解凍ユニットをさらに含んでもよい。

表示デバイスは、解読動作を実施する前に受信された暗号化されたデジタルデータ用のバッファ記憶メモリを形成するように構成された少なくとも１つのＦＩＦＯ（先入れ先出し）メモリをさらに含んでもよい。有利には、各制御回路がそのようなバッファメモリを備えてもよい。そのようなバッファメモリによって、特に圧縮が実施されるときに受信された暗号化されたデジタルデータの率のばらつきを吸収することが可能である。特定の実施形態では、このＦＩＦＯメモリは、第１のメモリ回路の一部であってもよい。

特定の構成では、表示デバイスは、制御回路の各々が結合された少なくとも１つのデータバスを含んでもよく、各制御回路の第１のメモリ回路は、制御回路に関連付けられた表示ブロックの発光素子によって表示されるようになっている暗号化されたデジタルデータを識別するように構成されたデータ受信回路を形成してもよい。

この特定の構成では、様々な表示ブロックにおける様々なデジタルデータ部分のルーティングがアドレス指定によって実行されてもよい。この構成は、デジタルデータ部分のサイズにかかわらず、すなわち、各表示ブロックの対象となるデジタルデータの量にかかわらず、このサイズが表示ブロックごとに一定であるか否かにかかわらずに実施することができる。

別の特定の構成では、制御回路の第１のメモリ回路は、１つの制御回路から別の制御回路へと直列に結合されたシフトレジスタを備えてもよい。そのような構成は、表示ブロックに送られるデジタルデータ部分のサイズが一定であるときに実施されてもよい。

各制御回路は、関連する表示ブロックとは異なるチップによって形成され得る（すべての表示ブロックが同一であってもよいという利点を有する）か、または各制御回路は、関連する表示ブロックに統合され得る。

発光素子用の駆動回路は、ＰＷＭもしくはＢＣＭ変調器、またはデジタル－アナログ変換器を備えてもよい。

本発明は、上述のように暗号化デバイスと表示デバイスとの間でデジタルデータを安全に送信するための方法であって、
表示ブロックのアレイの特性、各表示ブロックの特性、および追加の暗号化データを表示デバイスから暗号化デバイスに送るステップと、
暗号化デバイスによって送られるデジタルデータを追加の暗号化データから暗号化し、表示ブロックのアレイの特性を使用し、場合によっては、追加の暗号化データに関連付けられた追加の解読データを生成するステップと、
暗号化されたデジタルデータを、場合によっては、暗号化されていることも暗号化されていないこともある追加の解読データとともに、表示デバイスに送るステップと、
場合によっては追加の解読データおよび場合によっては表示ブロックのアレイの追加のデータ特性を使用して、表示デバイスによって、暗号化されたデジタルデータを解読するステップとを少なくとも含む方法にも関する。

この方法は、
暗号化されたデジタルデータを表示デバイスに送る前に、追加の暗号化データの一部である公開鍵を表示デバイスから暗号化デバイスに送るステップと、
公開鍵を用いてセッション鍵を暗号化するステップであって、セッション鍵が、送られるデジタルデータを暗号化するために使用され、暗号化されたセッション鍵が、追加の解読データとして暗号化デバイスから表示デバイスへ送られる、ステップとをさらに含んでもよく、
解読は、表示デバイスに記憶された秘密鍵を用いて解読されたセッション鍵を用いて実施されてもよい。

上記で説明したようにセッション鍵を使用することは、この方法を実施する１つの可能性に相当する。しかし、この方法は異なるように実施されてもよい。

この方法は、
デジタルデータを暗号化する前に、表示デバイスに送られるデジタルデータを圧縮するステップと、
デジタルデータを解読した後に、解読されたデジタルデータを解凍するステップとをさらに含んでもよい。

有利には、圧縮は、サイズが、そのようなデータを暗号化するときに使用されるデータブロックのサイズに適合するデータブロックにおいて実施されてもよい。

本出願の本文全体にわたって、「結合された」という用語は、２つの要素間の、間に中間要素を含まない直接的な接続を指すか、またはこの２つの要素間の間接的な接続、すなわち、少なくとも１つの中間要素を通じて形成される接続を指してもよい。

本発明は、純粋に例示のために与えられた実施形態の例の説明を、制限のためではなく添付の図面を参照しながら読んだときによりよく理解されよう。

第１の実施形態による、本発明の目的である表示デバイスを概略的に示す図である。 第１の実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 第２の実施形態による、本発明の目的である表示デバイスを概略的に示す図である。 第２の実施形態の代替実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 第３の実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 第３の実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 第４の実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 第５の実施形態による、表示デバイスの制御回路および制御回路が関連付けられた表示ブロックの一部を概略的に示す図である。 暗号化デバイスに結合された、本発明の目的である表示デバイスを概略的に示す図である。 本発明の目的である表示デバイスの発光素子および制御電子機器を一体化する電子チップの実施形態の例を概略的に示す図である。

以下に説明する様々な図の同一、同様、または同等の部分は、ある図から別の図への切替えを容易にするように同じ参照符号を有する。

図をより読みやすくするために図示した様々な部分は必ずしも一様な縮尺で描かれてはいない。

様々な可能性（代替実施形態および実施形態）は、互いに網羅的ではないと理解されるものとし、かつこれらの可能性は互いに組み合わされてもよい。

以下に、第１の実装形態による表示デバイス１００について図１および図２に関連して説明する。

デバイス１００は、表示ブロック１０６のアレイ１０２を備える。アレイ１０２内の各表示ブロック１０６は、デバイス１００によって表示されるようになっている画像の少なくとも１つのピクセルを表示するように構成される。本明細書で説明する実施形態の例では、各表示ブロック１０６は、デバイス１００によって表示されるようになっている各画像のいくつかのピクセルを表示するように構成される。

各表示ブロック１０６は、いくつかの異なる発光素子１１８を含む。発光素子１１８は、たとえばＬＥＤ（もしくはマイクロＬＥＤ）またはＯＬＥＤに相当する。

１つまたは複数の発光素子１１８に加えて、各表示ブロック１０６はまた、表示ブロック１０６の発光素子１１８によって表示されるようになっている解読されたデジタルデータを記憶するように構成されたメモリ回路１２０と、表示ブロック１０６の発光素子１１８によって表示され、表示ブロック１０６のメモリ回路１２０に記憶されるようになっている解読されたデジタルデータからこれらの発光素子１１８用の制御信号を生成するように構成された駆動回路１２２とを含む。各メモリ回路１２０および各駆動回路１２２は、１つまたは複数の発光素子１１８に関連付けられてもよい。

たとえばＣＭＯＳ技術に従ってこれらの電子回路１２０、１２２を表示ブロック１０６内に発光素子１１８とともに一体化することは、ＥＰ３３８１０６０Ａ１およびＦ．Ｔｅｍｐｌｉｅｒら、“Ａ Ｎｅｗ Ａｐｐｒｏａｃｈ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ ＭｉｃｒｏＬＥＤ Ｄｉｓｐｌａｙｓ”ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、Ｖｏｌｕｍｅ ５０（１）、２０１９年６月１日の各文献に記載されたように実行されてもよい。たとえば、発光素子１１８に対応するＬＥＤおよび異なる表示ブロック１０６の電子回路１２０、１２２をそれぞれに異なる基板１０３上に作製し、次いで切り出し、それぞれに異なるモジュール１０５の形に組み立て（各表示ブロック１０６が他の表示ブロック１０６とは異なるモジュール１０５に対応する）、最終的に媒体１０７に転写してもよく、媒体１０７は、１つもしくは複数のプリント基板または上述のような１つもしくは複数の基板に対応し、これらのプリント基板または基板は、デバイス１００の他の要素用の媒体としても使用されるようになっている。

図１０は、モジュール１０５の形における表示ブロック１０６のそのような一体化の実装形態を概略的に示す。この図の例では、赤色、緑色、および青色の各々を放出することを目的とした発光素子１１８は、これらの色の各々について参照されるそれぞれに異なる半導体ウェハ１０３ａ、１０３ｂ、および１０３ｃ上に作製される。電子回路（この例では回路１２０および１２２）は、ＣＭＯＳ技術に従って別の半導体ウェハ１０３ｄ上に作製される。ウェハ１０３ａ、１０３ｂ、および１０３ｃ上に作製された発光素子１１８は、切り出され、ウェハ１０３ｄ上で組み立てられる。得られた表示ブロック１０６は、独立したモジュール１０５として切り出される。代替的に、発光素子１１８は、単一のウェハ上に作製されてもよく、これらの発光素子１１８による異なる色の放出は、赤色または緑色の発光を行うようになっている発光素子１１８上に蛍光体を添加することによって得られる。この場合、発光素子１１８が作製されたウェハを、事前に発光素子１１８を切り出すことなくウェハ１０３ｄに取り付けることができる。

各モジュール１０５は、表示ブロック１０６の様々な発光素子１１８を備える表示ブロック１０６を形成し、表示ブロック１０６の様々な発光素子１１８は、表示ブロックの電子回路が作製されたＣＭＯＳ部品上に配設される。これらのモジュール１０５は次いで、図１０に参照符号１０７を有する媒体に転写され、互いに所望の距離をおいて配設される。

したがって、各モジュール１０５は、１つもしくは複数の電子チップ（有利には、マイクロ電子部品製造方法に従って得られる）の小型アセンブリを形成し、電子チップは、転写媒体に対応する接続パッドに固定され電気的に接続されるようになっている接続パッドを含む接続面を備える。したがって、各モジュール１０５は、モノリシックチップまたはいくつかの電気的に接続されたモノリシックチップのアセンブリを備え、たとえば、同一または同様の複数のモジュールが同じ転写基板に取り付けられ、各モジュールは、たとえば表示デバイスの表示ブロックに対応する。例として、説明する表示デバイスの基本モジュールの各々は、複数のＬＥＤおよびトランジスタベースの制御回路を備え、特許出願ＷＯ２０１７０８９６７６に記載された方法と同じまたは同様な方法に従って製造されてもよい。

代替的に、特に表示デバイス１００が仮想現実グラスに一体化された画面などの小型画面に対応するとき、表示デバイス１００のすべての回路が同じ半導体基板上に作製されてもよい。

デバイス１００は、カラー画面に相当してもよく、デバイス１００によって表示される画像の各ピクセルは、たとえば３つの異なる発光素子１１８を用いて得られ、各発光素子１１８は、赤色、緑色、または青色のうちの１つの発光信号を放出することを目的とした。

代替的に、デバイス１００によって表示される画像の各ピクセルは、たとえば、デバイス１００が画像をいくつかの視点で同時に表示することを目的としたマルチスコピックデバイスであるときなどのように、３つよりも多くの異なる発光素子１１８によって表示されてもよく、たとえば、この場合、表示される画像の視点があるので、デバイス１００によって表示される画像の各ピクセルは、多くの異なる発光素子１１８または発光素子１１８のセットによって表示される。そのような代替実施形態について以下に詳細に説明する。

代替的に、デバイス１００によって表示される画像の各ピクセルは、たとえば、デバイス１００が単色画面に相当するときには単一の発光素子１１８を用いて得られてもよい。

図１に示す特定の構成では、アレイ１０２はいくつかのグループに分割される。各グループ１０４はいくつかの表示ブロック１０６を備える。

実施形態の一例によれば、グループ１０４は、表示ブロック１０６の行を形成する。表示ブロック１０６は、たとえばデバイス１００によって表示される画像の８ｘ８ピクセルのブロックを表示するように構成される。他のサイズの表示ブロック１０６が可能であり、たとえば、デバイス１００によって表示される画像の１６ｘ１６ピクセル、３２ｘ３２ピクセルなどのブロックを表示するように構成される。

別の構成では、アレイ１０２が１つのグループ１０４のみを有し、アレイ１０２内のすべての表示ブロック１０６がそのグループ１０４の一部となることが可能である。

デバイス１００は、デバイス１００によって表示されるようになっている画像またはビデオに対応する少なくとも部分的に暗号化されたデジタル信号を受信するように構成された入力１１０を含むビデオカード１０８を含む。入力１１０はたとえば、ＨＤＭＩタイプの入力である。

ビデオカード１０８は、入力１１０上で受信され、デバイス１１０によって表示される１つまたは複数の画像に対応する暗号化されたデジタルデータを記憶するための少なくとも１つのメモリ（図１には示されていない）をさらに含んでもよい。このメモリまたはこれらのメモリは有利には、ＦＩＦＯタイプのメモリである。

ビデオカード１０８の入力１１０上でデバイス１００によって受信される画像またはビデオ信号は、コンピュータ、デコーダなどの電子デバイスまたはコンピューティングデバイスから取得されてもよい。図９は、表示デバイス１００によって表示されるデータの暗号化を実行することを目的としたデバイス２００に結合された表示デバイス１００を概略的に示す。デバイス１００、２００間のリンク２０２は、たとえばＨＤＭＩケーブル、または場合によっては、デバイス１００、２００間の暗号化データもしくは解読用の追加のデータの転送用の追加のケーブルによって形成される。したがって、デバイス２００がコンピュータに相当し、表示デバイス１００がこのコンピュータに接続された画面に相当するときのように、デバイス２００が表示デバイス１００の近くに位置することが可能である。代替的に、デバイス２００が、表示デバイス１００から離れて位置し、インターネットなどのコンピューティングネットワークを介して表示デバイス１００に結合されることが可能である。選択される構成は、確保される回線、すなわち、ＨＤＭＩリンクのローカル確保、リモートユーザとの交換などに依存する。

ビデオカード１０８は、各々が少なくとも１つのグループ１０４に結合された１つまたは複数の出力１１２を含む。図１に示す例では、各出力１１２は、単一のグループ１０４に結合される。ビデオカード１０８は、入力として受信された暗号化されたデジタル信号を復号し、暗号化されたデジタルデータをアレイ１０２に適合されたフォーマットに符号化し、得られたデータを出力１１２に結合された表示ブロック１０６によって表示できるように出力１１２の各々に送る。すべての表示ブロック１０６が同じグループ１０４の一部であるとき、ビデオカード１０８は、１つの出力１１２のみを含んでもよい。

アレイ１０２内の表示ブロック１０６は、上記で説明した例とは異なるように構成されたグループ１０４に割り振られてもよい。

図１に示す例では、ビデオカード１０８の出力１１２は、表示ブロック１０６のグループ１０４に直接接続される。代替的に、グループ１０４の数が単一のチップに利用可能な出力１１２の数に対して大きすぎる場合、ビデオカード１０８は、ビデオカード１０８についてすでに説明した機能を実行する主回路と、主回路とグループ１０４との間に挿入された中間回路（図１に示す構成では使用されない）を有してもよい。主回路の各出力は、中間回路に接続されてもよく、各中間回路は、暗号化されたデジタルデータを確実に分散させ様々なグループ１０４に割り振るために各々がグループ１０４に接続されたいくつかの出力を含んでもよい。

デバイス１００はまた、各々が表示ブロック１０６に結合され関連付けられた制御回路１１４のアレイを含む。制御回路１１４の各々は、関連する表示ブロック１０６が属するグループ１０４に送られ、関連する表示ブロック１０６の発光素子１１８によって表示されるようになっているデジタルデータの一部を解読し、記憶し、関連する表示ブロック１０６に送るように構成される。

以下に、第１の実施形態による表示デバイス１００の制御回路１１４のうちの１つの実施形態の例について図２に関連して説明する。

各制御回路１１４は、暗号化されたデータを受信するための回路を形成し、この実施形態の例では、シフトレジスタ１１６に対応する第１のメモリ回路を含む。暗号化されたデジタルデータは、同じグループ１０４の制御回路１１４のシフトレジスタ１１６同士を直列に接続することによってそのグループ内または各グループ１０４内で送信される。各制御回路１１４は、ある制御回路１１４から別の制御回路に送信されるデータの振幅レベルが維持されるように増幅器１１７またはバッファを含んでもよい。そのグループ１０４または各グループ１０４では、第１の制御回路１１４のシフトレジスタ１１６は入力がビデオカード１０８の出力１１２もしくは出力１１２のうちの１つに接続されるか、またはビデオカード１０８が中間回路を含むときにそのような中間回路のうちの１つの出力のうちの１つに接続される。シフトレジスタ１１６の同期は、シフトレジスタ１１６のクロック入力に接続された配線１３８を介して送信されるクロック信号によって制御されてもよい。このクロック信号は、アレイ１０２内のすべての制御回路１１４のシフトレジスタ１１６を同期させてもよい。

代替的に、各グループ１０４内で、暗号化されたデジタルデータは、制御回路１１４のすべてが並列に結合されたデータバス上で送信されてもよい。回路１１４の各々による、その回路１１４を対象とする暗号化されたデジタルデータの識別は、この場合、データに関連付けられたアドレスを復号することによって実行されてもよく、この復号は、制御回路１１４の各々に一体化されたアドレス復号回路によって実行される。この場合、暗号化されたデジタルデータを制御回路１１４の各々内に確実に記憶する回路は、シフトレジスタでなくてもよい。

図１に示す例では、制御回路１１４は、表示ブロック１０６を備えるチップとは異なる電子チップの形をしている。代替的に、制御回路１１４の各々が関連する表示ブロック１０６を有するチップと同じチップ内に形成することが可能であり、それによって、チップ上で表示ブロック１０６の制御回路１１４とメモリ回路１２０との間でのデータの分散が容易になる。

メモリ回路１２０の各々は、メモリ回路１２０に結合された発光素子１１８によって表示されるようになっている解読されたデジタルデータを記憶するように構成される。各メモリ回路１２０の記憶容量は、メモリ回路１２０に結合された１つまたは複数の発光素子１１８によって表示され、ここではデバイス１００によって表示される画像のピクセルを表示することを目的としたデータが、少なくともコーディングされるビットの数（たとえば、８）に対応する。

各表示ブロック１０６内の特定の構成では、表示される解読されたデジタルデータは、メモリ回路１２０（この目的のためにシフトレジスタを含む）を直列に接続することによって伝搬させられる。図２では、あるメモリ回路１２０の出力と後続のメモリ回路１２０の入力との間のリンクは、あるメモリ回路１２０から別のメモリ回路１２０に送信されるデータ信号のレベルを維持するために増幅器またはバッファ１２１を含む。

代替構成では、表示される解読されたデジタルデータを、並列に接続された表示ブロック１０６のすべてのメモリ回路１２０にわたって伝搬させてもよい。解読されたデジタルデータのアドレス指定は、この場合、各メモリ回路１２０が、メモリ回路１２０を対象とするデータを、アドレス復号回路を介して識別するように実行される。

デバイス１００によってビデオカード１０８の入力１１０上で受信され、次いでビデオカード１０８によって制御回路１１４に送信されるデジタルデータは、暗号化され、制御回路１１４内で解読されるようになっている。この解読を実行するために、各制御回路１１４は、このデータ解読を実施する電子回路を含む。

すでに指摘したように、各制御回路１１４は、関連する表示ブロック１０６の発光素子１１８によって表示されるようになっているデジタルデータに対応する暗号化されたデジタルデータを受信して記憶するように構成された第１のメモリ回路を含む。本明細書で説明する第１の実施形態では、この第１のメモリ回路はシフトレジスタ１１６に相当する。

各制御回路１１４はまた、少なくとも１つの解読鍵を含む暗号化特性を記憶するように構成された第２のメモリ回路１２４を含む。この解読鍵は有利には、対称鍵、すなわち、表示デバイス１００によって受信された暗号化されたデジタルデータを暗号化するために使用される鍵と同様の鍵である。さらに、この解読鍵は有利には、表示デバイス１００によるそれぞれに異なる画像の表示間、たとえば、各画像の表示上で定期的に修正されるようになっているか、またはそれぞれに異なるセッションに対応するセッション鍵に相当する。解読鍵は好ましくは、表示デバイス１００とデジタルデータを暗号化するデバイスとの間で交換されるが、この場合、暗号化されたデジタルデータとは別に交換されるかどうかにかかわらず交換され、表示デバイス１００とデータの暗号化を実行したデバイスとの間で暗号化されたデジタルデータの送信に使用されるケーブルと異なるケーブルであるかどうかにかかわらずにケーブルを介して交換される。

図２の実施形態の例では、各制御回路１１４はまた、初期設定ベクトルなどの追加の解読データを入力として受信してもよく、この解読データは、たとえば、初期にデータの暗号化の間に選択されるランダムな２進数に相当し、暗号化のデータは、この暗号化の間に入力データとして使用され、表示デバイス１００に送信される。そのような初期設定ベクトルの使用は、任意であり、同じ結果をもたらす同じ暗号化鍵を用いて暗号化された同じ画像の２つの暗号化を回避することを可能にする。すべての制御回路１１４によって受信される初期設定ベクトルは同じであってもよく、それによって、初期設定ベクトルを制御回路１１４に送るためのアドレス指定を実施することが不要になる。

図２に示す実施形態の例では、解読鍵および初期設定ベクトルは、制御回路１１４の各々が、初期設定ベクトルおよび解読鍵などの追加の解読データをデータの解読において使用する前に記憶しておくように構成された第２のメモリ回路１２４を介して接続された同じ配線１２６上で送信される。さらに、この実施形態の例では、第２のメモリ回路１２４によるデータの受信は、第２のメモリ回路１２４が接続された配線１３２を介して送信されるクロック信号によって同期化される。代替的に、第２のメモリ回路１２４は、シフトレジスタ１１６（２本の配線１３２、１３８の一方が省略されてもよい）を同期させるために使用されるクロック信号と同じクロック信号によって同期化される。

図２に示す実施形態の例では、各制御回路１１４は、任意で、別の２進数が記憶される記憶素子１３４を含み、この２進数は、シリアルナンバーと呼ばれ、制御回路１１４に関連付けられ（各制御回路１１４は他の制御回路のシリアルナンバーを有する）、データの暗号化でも使用されるパラメータに相当する。このシリアルナンバーは、たとえば、固定値の数であり、たとえば、制御回路１１４を形成するチップの導電トラックによってハードコーディングすることができ、すなわち、読み取り専用メモリ、制御回路１１４内にコーディングすることができ、各導電トラックが電源ラインに接続されるかそれともグランドに接続されるかに応じて、シリアルナンバーに対応する２進数「０」および「１」のシーケンスを定義する。このようなシリアルナンバーを使用すると、実行される暗号化がより複雑になり、同一のデジタルデータについての同一の暗号化結果が回避される。そのようなシリアルナンバーを使用するとき、シリアルナンバーのリストがデータの暗号化の前に追加の暗号化データの一部として暗号化デバイスに送信される。

各制御回路１１４はまた、第１のメモリ回路（図２の例ではシフトレジスタ１１６）、第２のメモリ回路１２４、および記憶素子１３４に結合された入力を含み、解読鍵（および図２の例では初期設定ベクトルおよびシリアルナンバー）を使用してレジスタ１１６に記憶された暗号化されたデジタルデータの解読を実行するように構成された解読回路１３６を含む。この解読動作は、たとえば、暗号化されたデジタルデータと解読鍵との間で実行されるブロック解読アルゴリズムに相当し、解読鍵には、シリアルナンバーおよび初期設定ベクトルが関連付けられてもよい。

第１の実施形態では、各制御回路１１４はまた、別のメモリ回路１４０を含み、このメモリ回路１４０は、たとえば、第４のメモリ回路と呼ばれ、解読回路１３６から出力された解読されたデジタルデータを記憶するように構成される。

メモリ回路１４０の記憶容量は、たとえば、各表示ブロック１０６によって表示されるデータがコーディングされるビットの総数に少なくとも等しい。たとえば、各々が、８ビットでコーディングされたデータを表示する単一の発光素子１１８を備える８ｘ８ピクセルのブロック１０６の場合、そのようなメモリ回路１４０の各々の容量は、たとえば５１２ビットに等しい。

表示デバイス１００によって受信される暗号化されたデジタルデータは、表示デバイス１００のアレイ１０２の特性、たとえば、アレイ１０２の寸法、アレイ１０２によって表示可能なピクセルの総数、表示ブロック１０６の数、アレイ１０２内のこれらの表示ブロック１０６の配置、表示ブロック１０６当たりに表示可能なピクセルの数、各ピクセルを表示する発光素子１１８の数、表示ブロック１０６に関連付けられたシリアルナンバーのリストなどを考慮に入れてすでに暗号化されている。

ここで、データ解読は、表示ブロック１０６当たりに実行される。言い換えれば、表示ブロック１０６の各々によって表示されるようになっているデジタルデータは一緒に解読される。したがって、各表示ブロック１０６の特性、すなわち、ビット数単位の各表示ブロック１０６のサイズ、使用されるアルゴリズム、可能なシリアルナンバー、アレイ１０２内の各表示ブロック１０６の位置が暗号化デバイスに送信される。さらに、鍵交換方法、たとえば、対称鍵交換または公開鍵によるセッション鍵暗号化も暗号化デバイスに送信される。表示ブロック１０６ごとに異なるセッション鍵が使用され得るか、またはセッション鍵が定期的に交換され得る。

さらに、各表示ブロック１０６におけるデータについて実行される暗号化および解読はサブブロックシーケンスで実行されてもよい。たとえば、表示ブロック１０６ごとに対象となるデータに１２８ビットデータブロックを使用するＡＥＳ型暗号化が順次または並行して数回実施されてもよい。

デジタルデータは、解読回路１３６によって解読され、メモリ回路１４０に記憶された後、表示ブロック１０６のメモリ回路１２０に送られる。

図２に示す実施形態の例では、各メモリ回路１２０は、ラッチ１４４（「ラッチ」回路、記憶容量がシフトレジスタ１４２の記憶容量に少なくとも等しい）に結合されたシフトレジスタ１４２（このメモリ回路１２０に関連付けられた発光素子１１８によって表示されるデータがコーディングされるビットの数に等しい数のビットを記憶することができる）を含む。表示ブロック１０６のレジスタ１４２のうちで、たとえば、表示ブロック１０６によって表示されるデータの第１のピクセルを表示するためのレジスタ１４２は、関連する制御回路１１４のメモリ回路１４０に記憶された解読されたデジタルデータを入力として受信する。シフトレジスタ１４２同士は、各表示ブロック１０６内に増幅器１２１またはバッファを介し、シフトレジスタ１４２のデータ入力および出力を介して直列に結合される。表示ブロック１０６内のシフトレジスタ１４２のすべてが、シフトクロック信号を入力として受信し、シフトクロック信号は、制御回路１１４またはビデオカード１０８によって生成され、参照される配線１４６を通過し、また、メモリ回路１４０に入力として適用され、レジスタ１４２内のデータのシフティングを制御する。表示ブロック１０６のラッチ１４４は、記憶トリガ信号を受信し、記憶トリガ信号は、たとえば、制御回路１１４またはビデオカード１０８によって生成され、ラッチ１４４内のシフトレジスタ１４２内に存在するデジタル値の記憶を制御する。この記憶トリガ信号は、図２において、参照符号１４８を有する配線を通過する。

表示制御信号または変換クロック信号は、配線１５０を通過し、駆動回路１２２に入力として適用され、解読されたデジタルデータの、発光素子１１８への入力として適用される制御信号への変換を制御する。本明細書で説明する実施形態の例では、各回路１２２は、回路１２２が結合された発光素子１１８によって表示されるデジタルデータをＰＷＭ（パルス幅変調）変調アナログ信号に変換するＰＷＭ変調器に相当する。各駆動回路１２２の出力は、発光素子１１８のうちの１つに結合される。変換クロック信号は、制御回路１１４またはビデオカード１０８によって生成されてもよい。変換クロック信号の周波数としてはちらつきの問題を回避するほど高い周波数、たとえば、デバイス１００の画像表示周波数の１００倍～１０００倍の周波数、または数ＭＨｚもしくは数１０ＭＨｚなどのずっと高い周波数（高周波数を使用することは、この信号の周波数に対する精度の必要性を低減させる利点を有する）が選択される。

上記で説明したＰＷＭ変調器の代替実施形態として、各駆動回路１２２がＢＣＭ（２値コード変調）変調器に相当することが可能である。ピクセルのアレイの表示に適用されるそのような変調の詳細は、文献ＥＰ３５５０５５０Ａ１に記載されている。

別の代替実施形態によれば、各駆動回路１２２は、ＰＷＭまたはＢＣＭ変調器ではなく、発光素子１１８のうちの１つの発光を駆動するアナログ信号を出力するデジタル－アナログ変換器を含んでもよい。各デジタル－アナログ変換器は、ラッチ１４４のうちの１つに記憶された表示されるデジタルデータを発光素子１１８の入力に送られる電流に変換し、この電流の値は、たとえば、発光素子１１８の特性に適合された変換曲線に従って決定される。

しかし、デジタル－アナログ変換器と比較して、ＰＷＭまたはＢＣＭ変調器は、より扱いやすく、表示素子への入力として同じ最大振幅のアナログ信号を送り、発光素子１１８の制御を容易にする利点を有する。

シフトレジスタ１４２は表示ブロック１０６内で使用されるので、表示される画像の各ピクセルに対応するデジタルデータの量としては、表示ブロック１０６の発光素子１１８によって表示されるすべてのピクセルについて同一である量が選択される。

各表示ブロック１０６内で、シフトレジスタ１４２は、行状、列状、蛇行状などの様々な方法で直列に接続されてもよい。各表示ブロック１０６内のレジスタ１４２同士の接続パターンは、暗号化時に考慮され、それによって、各レジスタ１４２は、実際にレジスタを対象とするデータを発光素子１１８に送る。

さらに、すでに説明した実施形態の例では、表示される画像のピクセルを表示することを目的とした回路の各アセンブリがデータ信号、シフトレジスタ１４２を制御するシフトクロック信号、ＰＷＭまたはＢＣＭ変調器を対象とする変換クロック信号、およびラッチ１４４を制御する記憶トリガ信号を入力として受信する。代替的に、画像のピクセルを表示するための回路は、単一の信号のみを受信してもよい。この単一の信号では、データが、以下のようなパルス持続時間を使用してコーディングされてもよく、たとえば、
短持続時間（たとえば、周期の３分の１に等しい）のハイ状態がビットを第１の状態（たとえば、「０」）にコーディングし、
長持続時間（たとえば、周期の３分の２）のハイ状態がビットを第２の状態（たとえば、「１」）にコーディングし、
周期全体にわたるロー状態がリセットに相当し、レジスタ１４２内のデータの表示を制御する。

この構成では、制御回路１１４と回路１２０、１２２との間で、追加の回路が、単一の受信された信号から、デジタルデータ信号、シフトレジスタ１４２を制御するシフトクロック信号、およびレジスタ１４２に存在するデータ値の、ラッチ１４４への記憶を制御する記憶トリガ信号を生成する。この構成は、回路１２０および１２０の入力および出力に接続される配線の数を制限し、それによって、デバイス１００の製造を容易にする利点を有する。

上記で説明した実施形態の例では、制御回路１１４ごとに変わる記憶されたシリアルナンバーを除いてすべての制御回路１１４が同一である。

代替実施形態では、各制御回路１１４は、シリアルナンバーおよび／または初期設定ベクトルを考慮しなくてもよい。この場合、これらの要素は、デジタルデータの暗号化時にもまたは解読時にも使用されない。

第１の実施形態による表示デバイス１００を用いると、表示されるデジタルデータを安全に送信するための方法であって、
表示ブロック１０６のアレイの特性、および表示デバイス１００によって表示されるデジタルデータを含む追加の暗号化データを表示デバイス１００から暗号化デバイスに送るステップと、
追加の暗号化データから取得された少なくとも１つのセッション鍵を使用し、アレイ１０２の特性を使用して暗号化デバイスによって（暗号化方式で）送られるデジタルデータを暗号化するステップと、
場合によっては、暗号化されたデータであるか暗号化されていないデータであるかにかかわらず追加の解読データを伴って、暗号化されたデジタルデータを表示デバイス１００に送るステップと、
表示デバイス１００によって、表示デバイス１００の各制御回路１１４に記憶されていたセッション鍵を使用し、場合によっては、追加の解読データ、および場合によっては表示ブロック１０６のアレイ１０２の他の追加のデータ特性を使用して、暗号化されたデジタルデータを解読するステップとを実施する方法を実施することが可能である。

いずれの場合も、追加の暗号化データは、表示デバイス１００からデバイス２００に送られ、追加の解読データはデバイス２００から表示デバイス１００に送られる。

第２の実施形態では、すべての制御回路１２０に送信される解読鍵は、公開鍵を用いて暗号化された対称型セッション鍵に相当することが可能である。暗号化されたセッション鍵が、暗号化されたデジタルデータを解読するために使用できるように、使用される公開鍵に対応する秘密鍵を含むデバイス１００において解読される。この第２の実施形態は、解読をより高速にし、解読に関連するエネルギー消費量を低減させる。たとえば、公開鍵を表示デバイス１００の特性とともに暗号化デバイスに送信することが可能である。

この暗号化されたセッション鍵の解読は、表示ブロック１０６の外部に位置する１つまたは複数の解読ユニット１５２によって実行されてもよく、解読ユニット１５２は、暗号化されたセッション鍵を入力として受信し、これらのユニットに記憶された秘密鍵を使用してこのセッション鍵の解読を実行する。解読されたセッション鍵は次いで、解読ユニット１５２の出力からすべての制御回路１１４に送信される。

図３は、そのような構成におけるデバイス１００を概略的に示す。図３に示す構成では、各解読ユニット１５２は、グループ１０４のうちの１つに関連付けられる。いくつかの解読ユニット１５２を用いると、解読ユニットごとに異なるセッション鍵を使用することが可能である。別の代替実施形態では、デバイス１００がビデオカード１０８に配設された単一の解読ユニット１５２を含むことが可能である。解読されたセッション鍵はこの場合、この解読ユニット１５２の出力からすべての制御回路１１４に送信される。これらのケースはどちらも、アレイ１０２内のいくつかの位置に秘密鍵を書き込むことを回避し、公開鍵と秘密鍵のペアの初期管理および分散をより簡単にし、秘密鍵の複製をより少ないコンピュータチップに制限することによって安全性を向上させる。

代替的に、暗号化されたセッション鍵の解読は、各制御回路１１４内で実行されてもよい。図４は、そのような代替実施形態による制御回路１１４の実施形態の例を概略的に示す。

この代替実施形態による、図４に示す制御回路１１４は、図２に関連してすでに説明したすべての要素を備える。これらの要素に加えて、制御回路１１４は、暗号化されたセッション鍵および制御回路１１４の別のメモリ回路１５４に記憶された秘密鍵を入力として受信する解読ユニット１５２を備える。この他のメモリ回路１５４の初期プログラミングは、安全な環境、たとえば工場において実行される。ユニット１５３によって解読が実行された後、解読されたセッション鍵は別の記憶素子１２８に記憶され、記憶素子１２８の出力は解読ユニット１３６に接続されている。

暗号化されたデータを表示デバイス１００に送る前に、表示デバイス１００は、暗号化されたデジタルデータが表示デバイス１００の特性（アレイ１０２の特性および構成、制御回路１１４に記憶されたシリアルナンバーのリストなど）に適合されるように、記憶された秘密鍵に対応する公開鍵、および使用される暗号化アルゴリズムの特性に対応する追加の暗号化データを、デジタルデータを暗号化することを目的とした暗号化デバイスに送る。暗号化デバイスは次いで、好ましくはランダムなセッション鍵を選択し、このセッション鍵を使用してデータを暗号化し、場合によっては、ランダムな初期設定ベクトルおよび受信された他の暗号化情報を決定する。次いで、暗号化されたデジタルデータおよび追加の解読データ（公開鍵を用いて暗号化されたセッション鍵、初期設定ベクトル、および場合によっては、たとえば、表示デバイス１００が複数の暗号化方法を用いて動作するように適合されている場合に使用される暗号化方法などのその他の情報）が、たとえば、暗号化デバイスから送られるコンテナファイルにおいて表示デバイス１００に送信される。暗号化情報は、暗号化されたデータを送信するために使用されるケーブルと異なる場合も異ならない場合もあるケーブルを介して表示デバイス１００に送信されてもよい。表示デバイス１００は次いで、セッション鍵を解読し、セッション鍵を使用して暗号化されたデジタルデータを解読し表示する。

すでに説明したどちらの実施形態でも、いくつかの画像を連続的に表示する際、表示デバイス１００に送信される追加の解読データ（解読鍵および／またはシリアルナンバーおよび／または初期設定ベクトル）はすべての画像について同一であっても同一でなくてもよい。たとえば、初期設定ベクトルおよび／または解読鍵は、各画像の表示間または画像のいくつかのグループの表示間で変わってもよい。

上記の実施形態のどちらでも、各画像は暗号化され、表示デバイス１００に送られ、次いで、表示デバイス１００によって表示されるすでに解読されたデータとは独立して表示デバイス１００によって解読される。

第３の実施形態では、各表示ブロック１０６によって表示されるようになっているデータの暗号化および解読を、その表示ブロック１０６によって表示される前の画像のデータの一部を使用して実行することが可能である。

したがって、表示ブロック１０６の対象とする画像ｎのデジタルデータは、セッション鍵（および場合によっては初期設定ベクトルおよび／またはシリアルナンバー）を使用して、また画像ｎの直前の画像または直前ではない画像のその表示ブロック１０６の暗号化されていないデジタルデータから暗号化されてもよい。第１の画像を表示する場合、前の画像の暗号化されたデジタルデータが存在しないので、代わりにデフォルト値、たとえば「すべてゼロ」が使用される（新しい鍵をロードする際のメモリ回路１４０のブランクメモリ初期設定）。

図５は、前の画像の暗号化されていないデータを使用して暗号化されたデジタルデータの解読を実行するように適合された制御回路１１４を示す。

さらに、図２および図４に関連してすでに説明した制御回路１１４と比較して、図５に示す解読回路１３６は、入力された、メモリ回路１４０内に位置する、画像ｎの暗号化されたデジタルデータおよび画像ｎ－１の解読されたデジタルデータ、ならびに初期設定ベクトルを入力として受信する。画像ｎの暗号化されたデジタルデータおよび画像ｎ－１の解読されたデジタルデータは、解読回路１３６によって（たとえば、ＸＯＲを実行することによって）組み合わされる。出力されたデジタルデータはセッション鍵と組み合わされて、画像ｎの解読されたデジタルデータが取得される。

代替的に、画像ｎのデータの暗号化および解読は、画像ｎ－１の解読されたデジタルデータに加えて、画像ｎ－２の暗号化されたデジタルデータ、または場合によっては、１つもしくは複数の他の前の画像の暗号化されならびに／または解読されたデジタルデータを伴うと考えられる。この場合、解読回路１３６は、前の画像の暗号化されたデジタルデータをメモリ内に維持してもよい。

別の代替実施形態によれば、暗号化および解読は、前の画像のうちの１つまたは複数の暗号化されたデジタルデータを使用するが、そのような画像の暗号化されていないデジタルデータを使用せずに実行されてもよい。

別の構成では、各制御回路１１４において解読することを目的としたデータの暗号化および解読は、別の制御回路１１４、たとえば隣接する制御回路内で解読することを目的としたデジタルデータを、追加の暗号化および解読データとして使用して実行されてもよい。図６は、そのような構成を示し、第１の制御回路１１４のメモリ回路１２０に記憶された解読されたデータは、増幅器１２３を介して第２の制御回路１１４の解読回路１３６の入力に送られる。

一実施形態の例によれば、
表示デバイス１００は、７５インチ（１．９０５ｍ対角線）に等しいサイズおよび４Ｋ解像度（３，８４０ｘ２，１６０ピクセルを備えるアレイ１０２）の画面に相当し、
各ピクセルは、３つの発光素子１１８によって表示され、
ピッチ（すなわち、２つの隣接するピクセルを表示する発光素子間の距離）は４３２μｍに等しく、
デジタルデータは、ピクセル当たり１０ビットを含み、
デバイス１００の表示周波数は１００Ｈｚであり、
表示デバイス１００に表示されるデジタルデータの総データ転送速度は２５Ｇｂｉｔ／ｓである。

表示ブロック１０６の各々は、８ｘ８ピクセルのブロックを表示するように構成され、４８０ブロック１０６の２７０行として配置される。この場合、各行は９２Ｍｂｉｔ／ｓのデジタルデータ転送速度を受信する。

表示デバイス１００は、この場合、各々が表示ブロック１０６に関連付けられた１２９，６００個の制御回路１１４を備える。各画像について、各表示ブロック１０６は、１，９２０ビットの暗号化されたデジタルデータを受信する。第１の画像について、各ブロック１０６は、同じ解読鍵、たとえば、２５６ビットを受信し、場合によっては、追加のデータ（初期設定ベクトル、使用されるアルゴリズムの識別情報）用にほぼ同じ量のビットを受信する。暗号化／解読アルゴリズムとしては、１，９２０ビットのブロックを処理するアルゴリズムが選択されるものとする。アルゴリズムが処理されるブロック用のより大きい整数が必要である場合、欠落ビットは任意の値、たとえばゼロに設定されてもよい。アルゴリズムは、より小さいブロックを順次処理することによってこれらのブロックを処理することが可能であってもよい。

すべての実施形態において、通常、画像専用に使用される伝送チャネルを通じたトランスポートを容易にするために、たとえば、ある表示ブロック１０６を対象とする暗号化されたデジタルデータのビットの少なくとも一部で、暗号化情報（解読鍵、初期設定ベクトル）を表示デバイス１００に送信するときに、暗号化情報を暗号化されたデジタルデータと混合することが可能である。これらの表示ブロック１０６はこの場合、いずれのデジタルデータも表示しなくてもよく、または近傍の表示ブロック１０６のデジタルデータを表示してもよい。

代替的に、解読鍵、または解読鍵が取得されるデータ（たとえば、パスワード）が、手動でデバイス１００に入力されてもよい。

すべての実施形態では、デバイス１００によって受信されるデータは、受信されるデジタルデータが暗号化されているかどうかを示す少なくとも１つのビットを含む。この場合、デバイス１００は、そのようなビットの値に応じて受信されたデータの解読の実行または不実行を決定する。追加データの量を制限するために、たとえば、ブロック１０６当たりに、その特定のブロックが暗号化されているかどうかを示すために単一のビットを追加してもよい。

さらに、すべての実施形態において、各解読回路１３６は、制御回路１１４によって受信される少なくとも１つの認証ビット、またはｎビット符号化パスワードの値に応じて解読の実行または不実行を決定してもよい。この認証ビットまたはパスワードは、それ自体が安全性のレベルを増大させるように暗号化されてもよく、表示デバイス１００から生成されてもよく、または外部から表示デバイス１００によって受信されてもよい。たとえば、解読は、前の認証ステップの結果に応じて認証または不認証が決定されてもよく、たとえば、表示デバイス１００上のスマートカード、スイッチトリガ、または指紋センサーなどのバイオメトリックセンサーを使用して認証または不認証が決定されてもよい。認証検証を行う回路は、制御回路１１４と一体化されてもよく、またはビデオカード１０８と制御回路１１４との間に組み込まれてもよい。バイオメトリックセンサーを使用すると、認証された人のみが表示をトリガすることができ、したがって、表示デバイス１００上で送信される秘密画像にアクセスすることができる。

表示デバイス１００によって受信される暗号化されたデジタルデータが暗号化の前に圧縮されてもよい。そのような第４の実施形態による制御回路１１４が、図７に示されており、制御回路１１４は、メモリ回路１４０に記憶された解読されたデジタルデータを解凍するための回路１５８を含む。解読され解凍されたデジタルデータは次いで、別のメモリ回路１６０に記憶され、データはそこからメモリ回路１２０に送られる。

図７に示す例では、すでに図４に関連して説明した制御回路１１４の要素と同じ要素によってデータの解読が実行される。しかし、デバイス１００に送信され解読されるデータは圧縮されているので、制御回路１１４の様々な要素の記憶容量は、圧縮されていないデータを解読するのに必要な記憶容量よりも少なくてもよい。

一例として、データの圧縮および解凍はＪＰＥＧフォーマットに従って実行されてもよい。他のデータ圧縮／解凍フォーマットが可能である。ブロックのサイズとしては、解凍アルゴリズムに適合するサイズ、たとえば、ＪＰＥＧの場合には２４ビットの８ｘ８ピクセルのブロック、またはこのサイズの整数倍数が選択されてもよい。解凍に共通のデータが必要とされる場合、そのデータは暗号化されたデータに組み込まれ、解凍時に利用可能になるものとする。

圧縮をこのように実行すると、デバイス１００に送られるデータのデータ転送速度が低減するとともに、デバイス１００内を流れ制御回路１１４に送られるデータのデータ転送速度が低減する。

この第４の実施形態は、すでに説明した実装形態および代替実施形態、すなわち、対称または非対称解読鍵の使用、ある画像のデータの、別の画像のデータを使用した暗号化または別の画像のデータを使用しない暗号化、ある画像のデータの一部の、同じ画像の他のデータを使用した暗号化または同じ画像の他のデータを使用しない暗号化と組み合わされてもよい。

この第４の実施形態では、表示される解読されたデジタルデータを、互いに並列に接続された表示ブロック１０６のすべてのメモリ回路１２０内を伝搬させることが可能である。この場合、解読されたデジタルデータのアドレス指定は、各メモリ回路１２０がアドレス復号回路を介してメモリ回路１２０を対象とするデータを識別するように実行される。そのような構成は、各制御回路１１４に意図される圧縮されるデータの量が可変であるときに企図され得る。

図８は、第５の実施形態による制御回路１１４を示す。この第５の実施形態では、たとえば、ランレングス符号化（ＲＬＥ）アルゴリズムによってデータの圧縮および解凍が実行される。

暗号化されたデジタルデータをこれらの回路の直列リンクを介して制御回路１１４に伝搬させる前述の実施形態の例とは異なり、圧縮され暗号化されたデータを、すべての制御回路１１４が並列に接続されたデータバス１６１上で伝搬させる。この例では、バス１６１は、暗号化され圧縮されたデジタルデータが送信される配線と、クロック信号が送信される配線と、リセット信号が送信される配線とを含む。バス１６１を介して送られるデジタルデータはアドレス指定され、各制御回路１１４は、アドレス復号回路１６２を含み、アドレス復号回路１６２は次に、受信されるようになっているデータをメモリ１６４内に送る。

これは、前述の実施形態とは異なり、ＲＬＥ圧縮アルゴリズムが可変圧縮比によってデータを圧縮し、それによって、可変サイズの暗号化されたデータが得られるので、この場合有用である。アドレス指定を使用して暗号化されたデジタルデータを表示ブロック１０６に分散させると、それぞれに異なる表示ブロック１０６に対してそれぞれに異なるサイズのデータが与えられる。

このことは、可変圧縮比を有するあらゆる圧縮アルゴリズムに当てはまる。

さらに、この場合のメモリ１６４は、ＦＩＦＯ（「先入先出」）型であり、圧縮比のばらつきに起因するデータ転送速度のばらつきを吸収する。

図８における制御回路１１４の解読および解凍要素は、図７に関連してすでに説明した解読および解凍要素と同様である。

データの解凍は、そのようなデータの解読後に実施される。加えて、デジタルデータは、暗号化される前に圧縮され、次いで表示デバイス１００に送られる。

図８に示す構成の代替実施形態によれば、ＦＩＦＯ型メモリ１６４は、アドレス復号回路１６２と解読回路１３６との間ではなく、メモリ回路１４０と解凍回路１５８との間に結合されてもよい。

この第５の実施形態は、すでに説明した実装形態および代替実施形態、すなわち、対称または非対称解読鍵の使用、ある画像からの、別の画像からのデータを使用した暗号化または別の画像からのデータを使用しない暗号化、ある画像からのデータの一部の、同じ画像からの他のデータを使用した暗号化または同じ画像からの他のデータを使用しない暗号化と組み合わされてもよい。

すべての実施形態において、ビデオカード１０８は、ＦＩＦＯ型メモリを含んでもよく、データ転送速度におけるばらつきを吸収しならびに／または表示されるデータを事前に受信する。

すでに説明した構成では、データは、電源に使用される配線とは異なる配線上で送信される。代替的に、デジタルデータを電源信号に変調することによって送信することが可能である。この場合、ピクセルにおいて追加の復調ステップが実施される。そのような代替構成の実施形態の詳細は、文献ＥＰ３６４９６７２Ａ１において説明されており、本発明にも同様に適用することができる。

表示デバイス１００は、デジタルデータの表示専用の要素に加えて、送信エラー（パリティコード、エラー訂正、シグナリングビットなど）を管理するための回路を含んでもよい。

すべての実施形態および代替実施形態において、制御回路１１４および／またはビデオカード１０８は、表示されるデジタルデータおよびクロック信号を各グループ１０４および／または表示ブロック１０６に送ることに加えて、表示されるデータをグループ１０４および／または表示ブロック１０６に送る前に表示されるデータの１回または複数回のデジタル処理を実行してもよい。このデータのデジタル処理は、たとえば、輝度補正（結果的に発光素子に送られるアナログ信号の強度を調整する）、ガンマ補正（結果的にアレイ１０２全体の色補正曲線に従って発光素子に送られるアナログ信号の値に調整係数を適用する）、またはピクセル較正（結果的に補正される色に従って発光素子に送られるアナログ信号の値に調整係数を適用する）に相当してもよい。さらに、そのようなデジタル処理の１回または複数回の処理はまた、各ピクセルにおいて直接実行されてもよく、この場合、ピクセル内にデジタルデータ処理回路が追加される。

上述の実施形態の様々な例では、使用される解読鍵は、第２の実施形態と同様に、公開鍵を用いて暗号化され、秘密鍵を用いて解読されるセッション鍵に相当する。代替的に、他の種類の鍵配布を適用してもよい。

すべての実施形態において、表示されるデジタルデータの一部のみを暗号化することが可能である。

すべての実施形態において、メモリユニット１４０（またはデータが圧縮されるときは１６０）に記憶されたデータを取り出すことによって表示されたデータのスクリーンショットを実行することが可能である。

すべての実施形態において、有利には、表示デバイス１００を使用して、ユーザが機密コードの入力を促されるコード検証窓を表示することができる。そのような使用は、表示デバイス１００によって安全性がもたらされるので有利である。たとえば、表示デバイス１００がコンピュータ画面に相当するとき、コンピュータ自体（ＣＰＵ＋ＧＰＵ）は表示デバイス１００によって表示される数字の位置を認識しない。たとえば、ユーザに機密コードを入力しチューリングテストを実行するように求めることが可能である。特に有利な構成は、タッチセンサー式の表示デバイス１００を有することであり、その理由は、この場合、要求されたコードを入力した後給送される応答を暗号化することが可能であるからである。

上述の実施形態および実施例のすべての代替として、データ送信の他のモード、たとえば、光、無線などを検討することが可能である。

１００ 表示デバイス
１０２ アレイ
１０３ 基板
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ ウェハ、半導体ウェハ
１０４ グループ
１０５ モジュール
１０６ 表示ブロック
１０７ 媒体
１０６ 表示ブロック
１０８ ビデオカード
１１０ 入力
１１２ 出力
１１４ 制御回路
１１６ シフトレジスタ
１１７ 増幅器
１１８ 発光素子
１２０ メモリ回路
１２２ 駆動回路
１２３ 増幅器
１２４ 第２のメモリ回路
１２６ 配線
１２８ 記憶素子
１３２ 配線
１３４ 記憶素子
１３６ 解読回路、解読ユニット
１３８ 配線
１４０ メモリ回路
１４２ レジスタ、シフトレジスタ
１４４ ラッチ
１４６ 配線
１４８ 配線
１５２ 解読ユニット
１５３ ユニット
１５４ メモリ回路
１５８ 解凍回路
１６０ メモリ回路
１６１ データバス
１６２ アドレス復号回路
１６４ メモリ
２００ デバイス
２０２ リンク

Claims (14)

1. 表示ブロック（１０６）のアレイ（１０２）であって、各表示ブロック（１０６）が、画像のいくつかのピクセルを表示するように構成され、いくつかの発光素子（１１８）と、前記表示ブロック（１０６）の前記発光素子（１１８）によって表示されるようになっているデジタルデータから前記表示ブロック（１０６）の前記発光素子（１０８）の制御信号を生成するように構成された少なくとも１つの駆動回路（１２２）とを備える、表示ブロック（１０６）のアレイ（１０２）と、
   制御回路（１１４）のアレイであって、各々が、少なくとも１つの表示ブロック（１０６）に結合され関連付けられた制御回路（１１４）のアレイと、
   表示ブロック（１０６）の前記アレイ（１０２）によって表示される暗号化されたデジタル信号を受信するように構成された少なくとも１つの入力（１１０）と、データ分散回路によって制御回路（１１４）の前記アレイ（１０２）に結合された少なくとも１つのデジタルデータ出力（１１２）とを備えるビデオカード（１０８）であって、前記暗号化されたデジタル信号を復号し、前記発光素子（１１８）によって表示されるようになっている前記暗号化されたデジタルデータを前記制御回路（１１４）に送るように構成され、前記暗号化されたデジタルデータが、前記ビデオカードによって受信された前記デジタル信号から導出され、表示ブロック（１０６）の前記アレイ（１０２）に適合されたフォーマットで符号化される、ビデオカード（１０８）とを少なくとも含み、
   各制御回路（１１４）が、
   前記関連する表示ブロック（１０６）の前記発光素子によって表示されるようになっている前記デジタルデータに対応する前記暗号化されたデジタルデータを受信し記憶するように構成された第１のメモリ回路（１１６、１６２、１６４）と、
   解読鍵を記憶するように構成された第２のメモリ回路（１２４）と、
   前記第１および第２のメモリ回路（１１６、１６２、１６４、１２４）に結合され、前記解読鍵を使用して前記暗号化されたデジタルデータに対して解読動作を実行するように構成された解読回路（１３６）とを備え、
   前記解読動作が、各制御回路（１０４）の前記解読回路（１３６）において、前記制御回路（１１４）が関連付けられた前記表示ブロックによってピクセルを表示するために使用されるビットのグループに対して実行される、表示デバイス（１００）。
2. 各解読回路（１３６）は、前記解読動作において使用される初期設定ベクトルなどの追加の解読データを入力として受信するように構成される、請求項１に記載の表示デバイス（１００）。
3. 各制御回路（１１４）は、前記制御回路（１１４）に関連付けられた２進数を記憶するように構成された第３のメモリ回路（１３４）を含み、前記制御回路（１１４）の前記解読回路（１３６）は、前記制御回路（１１４）に関連付けられた前記２進数をさらに使用して前記解読動作を実行するように構成される、請求項１または２に記載の表示デバイス（１００）。
4. 前記表示デバイス（１００）は、少なくとも１つの暗号化されたセッション鍵を入力として受信するように構成され、前記暗号化されたセッション鍵用の少なくとも１つの解読ユニット（１５２）をさらに含み、前記少なくとも１つの解読ユニット（１５２）は、前記解読ユニット（１５２）に記憶された少なくとも１つの秘密鍵を使用するように構成される、請求項１から３のいずれか一項に記載の表示デバイス（１００）。
5. 各制御回路（１１４）は、前記暗号化されたセッション鍵用の解読ユニット（１５２）を備える、請求項４に記載の表示デバイス（１００）。
6. 各解読ユニット（１３６）は、前記解読ユニット（１３６）によってすでに解読されたデジタルデータおよび／または前記関連する制御回路（１１４）によってすでに受信された暗号化されたデジタルデータおよび／または少なくとも１つの制御回路（１１４）の前記解読回路によってすでに解読されたデジタルデータを使用して前記解読動作を実行するように構成される、請求項１から５のいずれか一項に記載の表示デバイス（１００）。
7. 各制御回路（１１４）は、前記解読動作を実施した後に前記解読されたデジタルデータに対して解凍動作を実行するように構成された解凍回路（１５８）をさらに含む、請求項１から６のいずれか一項に記載の表示デバイス（１００）。
8. 前記解読動作を実施する前に受信された前記暗号化されたデジタルデータ用のバッファ記憶メモリを形成するように構成された少なくとも１つのＦＩＦＯ型メモリ（１６４）をさらに含む、請求項１から７のいずれか一項に記載の表示デバイス（１００）。
9. 前記制御回路（１１４）の各々が結合された少なくとも１つのデータバス（１６１）を含み、各制御回路（１１４）の前記第１のメモリ回路（１６２、１６４）は、前記制御回路（１１４）に関連付けられた前記表示ブロック（１０６）の前記発光素子（１１８）によって表示されるようになっている前記暗号化されたデジタルデータを識別するように構成されたデータ受信回路を形成する、請求項１から８のいずれか一項に記載の表示デバイス（１００）。
10. 前記制御回路（１１４）の前記第１のメモリ回路（１１６）は、ある制御回路から別の制御回路に直列に結合されたシフトレジスタを含む、請求項１から８のいずれか一項に記載の表示デバイス（１００）。
11. 各制御回路（１１４）は、前記関連する表示ブロック（１０６）とは異なるチップによって形成されるか、または各制御回路（１１４）は、前記関連する表示ブロック（１０６）に組み込まれる、請求項１から１０のいずれか一項に記載の表示デバイス（１００）。
12. 暗号化デバイス（２００）と請求項１から１１のいずれか一項に記載の表示デバイス（１００）との間でデジタルデータを安全に送信するための方法であって、
    表示ブロック（１０６）の前記アレイ（１０２）の特性、各表示ブロック（１０６）の特性、および追加の暗号化データを前記表示デバイス（１００）から前記暗号化デバイス（２００）に送るステップと、
    前記暗号化デバイス（２００）によって前記追加の暗号化データから送られる前記デジタルデータを暗号化し、表示ブロック（１０６）の前記アレイ（１０２）の特性を使用して、場合によっては、前記追加の暗号化データに関連付けられた追加の解読データを生成するステップと、
    前記暗号化されたデジタルデータを、場合によっては、暗号化されていることも暗号化されていないこともある前記追加の解読データを伴って前記表示デバイス（１００）に送るステップと、
    前記表示デバイス（１００）によって、場合によっては、前記追加の解読データおよび場合によっては表示ブロック（１０６）の前記アレイ（１０２）の追加のデータ特性を使用して、前記暗号化されたデジタルデータを解読するステップとを含む方法。
13. 前記暗号化されたデジタルデータを前記表示デバイス（１００）に送る前に、前記追加の暗号化データの一部である公開鍵を前記表示デバイス（１００）から前記暗号化デバイス（２００）に送るステップと、
    前記公開鍵によって暗号化されたセッション鍵を暗号化するステップであって、前記セッション鍵が、送られる前記デジタルデータを暗号化するために使用され、前記暗号化されたセッション鍵が、前記暗号化デバイス（２００）から前記表示デバイス（１００）に追加の解読データとして送られる、ステップとをさらに含み、
    前記解読は、前記表示デバイス（１００）に記憶された秘密鍵によって解読された前記セッション鍵を用いて実施される、請求項１２に記載の方法。
14. 前記デジタルデータを暗号化する前に、前記表示デバイス（１００）に送られる前記デジタルデータを圧縮するステップと、
    前記デジタルデータを解読した後、前記解読されたデジタルデータを解凍するステップとをさらに含む、請求項１２または１３に記載の方法。

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