JP2023065327A

JP2023065327A - Semiconductor substrate with equilibrium stress

Info

Publication number: JP2023065327A
Application number: JP2022170543A
Authority: JP
Inventors: 佳龍蔡; Karyu Sai; 學興劉; Hsueh-Hsing Liu
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2021-10-27
Filing date: 2022-10-25
Publication date: 2023-05-12
Anticipated expiration: 2042-10-25
Also published as: JP7378562B2

Abstract

To provide a semiconductor substrate with an equilibrium stress.SOLUTION: A semiconductor substrate includes a ceramic base, a nucleation layer, and a first buffer layer doped with a first dopant. The ceramic base has an off angle that is not zero. The nucleation layer is installed on the ceramic base. The first buffer layer is installed on the nucleation layer. The first dopant contains carbon, iron, or a combination of those. The first buffer layer provides a compression stress to the ceramic base. The concentration of the first dopant in the first buffer layer increases as it goes away from the ceramic base. A curvature of the semiconductor substrate is in a range from +16 km-1 to -16 km-1.SELECTED DRAWING: Figure 5B

Description

本発明は、半導体素子に関するものであり、特に、平衡応力を有する半導体基板に関するものである。 The present invention relates to semiconductor devices and, more particularly, to semiconductor substrates having balanced stress.

パワー素子に低いオン抵抗、高いスイッチング周波数、高い破壊電圧、および高温操作等の性能を持たせるために、窒化ガリウム（ＧａＮ）半導体素子は、現在、高パワー素子が注目する選択となっている。 Gallium Nitride (GaN) semiconductor devices are currently a hot choice for high power devices due to their low on-resistance, high switching frequency, high breakdown voltage, and high temperature operation.

窒化ガリウム半導体素子において、半導体基板は、その上に形成される膜層の品質に影響を与える。例を挙げて説明すると、半導体基板の曲率が大き過ぎる時、反り（warpage）が深刻になるため、続いて半導体基板上に膜層を形成すると、形成される膜層は、優れた品質を有することができない。 In gallium nitride semiconductor devices, the semiconductor substrate affects the quality of the film layers formed thereon. For example, when the curvature of the semiconductor substrate is too large, the warpage will be serious. Therefore, when the film layer is subsequently formed on the semiconductor substrate, the formed film layer has excellent quality. I can't.

本発明は、漸変するドーパント濃度を有するバッファ層によってベースが受ける引張応力と圧縮応力をほぼ同じにし、且つベースとその上にある膜層が突然大き過ぎる相反応力を受けて損傷するのを有効に防ぐことのできる平衡応力を有する半導体基板を提供する。 The present invention effectively equalizes the tensile and compressive stresses experienced by the base by a buffer layer having a graded dopant concentration, and prevents the base and overlying film layers from being damaged by sudden excessive phase reaction forces. A semiconductor substrate having an equilibrium stress that can be prevented from

本発明の１つの実施形態の平衡応力を有する半導体基板は、セラミックベースと、核生成層と、第１ドーパントでドープした第１バッファ層とを含む。前記セラミックベースは、０度ではないオフ角（off-cut angle）を有する。前記核生成層は、前記セラミックベース上に設置される。前記第１バッファ層は、前記核生成層上に設置される。前記第１ドーパントは、炭素、鉄、またはその組み合わせを含む。前記第１バッファ層は、前記セラミックベースに圧縮応力を提供する。前記第１バッファ層における前記第１ドーパントの濃度は、前記セラミックベースから離れる方向に向かって増加する。前記半導体基板の曲率は、＋１６ｋｍ^-1～－１６ｋｍ^-1の間である。 A semiconductor substrate with balanced stress in one embodiment of the present invention includes a ceramic base, a nucleation layer, and a first buffer layer doped with a first dopant. The ceramic base has a non-zero off-cut angle. The nucleation layer is deposited on the ceramic base. The first buffer layer is deposited on the nucleation layer. The first dopant includes carbon, iron, or a combination thereof. The first buffer layer provides compressive stress to the ceramic base. The concentration of the first dopant in the first buffer layer increases in a direction away from the ceramic base. The curvature of the semiconductor substrate is between +16 km ^-1 and -16 km ^-1 .

本発明の別の実施形態の平衡応力を有する半導体基板は、セラミックベースと、核生成層と、複合過渡層と、第１ドーパントでドープした第１バッファ層と、第２ドーパントでドープした第２バッファ層とを含む。前記核生成層は、前記セラミックベース上に設置される。前記複合過渡層は、前記核生成層の上に順番に積み重ねられた複数のアルミニウム含有層を含む。前記第１バッファ層は、前記複合過渡層上に設置され、且つ前記セラミックベースに圧縮応力を提供する。前記第２バッファ層は、前記第１バッファ層上に設置され、且つ前記セラミックベースに引張応力を提供する。前記複合過渡層において、前記セラミックベースに相対的に離れている前記アルミニウム含有層のアルミニウム含有量は、前記セラミックベースに相対的に隣接する前記アルミニウム含有層のアルミニウム含有量より多い。前記第１ドーパントは、炭素、鉄、またはその組み合わせを含む。前記第２ドーパントは、ケイ素、ゲルマニウム、またはその組み合わせを含む。前記第２バッファ層における前記第２ドーパントの濃度は、前記セラミックベースから離れる方向に向かって増加する。前記半導体基板の曲率は、－１０ｋｍ^-1～＋１０ｋｍ^-1の間である。 A semiconductor substrate with balanced stress in another embodiment of the present invention includes a ceramic base, a nucleation layer, a composite transient layer, a first buffer layer doped with a first dopant, and a second buffer layer doped with a second dopant. and a buffer layer. The nucleation layer is deposited on the ceramic base. The composite transition layer includes a plurality of aluminum-containing layers sequentially stacked on the nucleation layer. The first buffer layer overlies the composite transition layer and provides compressive stress to the ceramic base. The second buffer layer overlies the first buffer layer and provides tensile stress to the ceramic base. In the composite transition layer, the aluminum-containing layer relatively distant from the ceramic base has an aluminum content greater than the aluminum-containing layer relatively adjacent to the ceramic base. The first dopant includes carbon, iron, or a combination thereof. The second dopant includes silicon, germanium, or a combination thereof. The concentration of the second dopant in the second buffer layer increases in the direction away from the ceramic base. The curvature of the semiconductor substrate is between -10 km ^-1 and +10 km ^-1 .

本発明において、半導体基板は、平衡した応力を有することができるため、比較的低い曲率を有することができ、後続の膜層のエピタキシャル成長に有利である。 In the present invention, the semiconductor substrate can have a balanced stress and thus a relatively low curvature, which is advantageous for epitaxial growth of subsequent film layers.

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。 In order to make the above and other objects, features, and advantages of the present invention more comprehensible, several embodiments accompanied with drawings are described below.

添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。 The accompanying drawings are included to provide a further understanding of the principles of the invention, and are incorporated in and constitute a part of this specification. The drawings illustrate embodiments of the invention and, together with the description, serve to explain the principles of the invention.

図１Ａ～図１Ｂは、本発明の実施形態の半導体基板の製造フローの断面概略図である。1A and 1B are cross-sectional schematic diagrams of a manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. 図２は、本発明の実施形態の半導体基板におけるアルミニウムイオン濃度とアルミニウムイオン拡散深さの関係図である。FIG. 2 is a diagram showing the relationship between the aluminum ion concentration and the aluminum ion diffusion depth in the semiconductor substrate of the embodiment of the present invention. 図３は、本発明の実施形態のトランジスタの断面概略図である。FIG. 3 is a schematic cross-sectional view of a transistor according to an embodiment of the invention. 図４は、本発明の実施形態の発光ダイオードの断面概略図である。FIG. 4 is a schematic cross-sectional view of a light-emitting diode according to an embodiment of the invention. 図５Ａ～図５Ｂは、本発明の実施形態の半導体基板の製造フローの断面概略図である。5A and 5B are schematic cross-sectional views of the manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. 図６は、本発明の実施形態の半導体基板の断面概略図である。FIG. 6 is a schematic cross-sectional view of a semiconductor substrate according to an embodiment of the invention. 図７は、本発明の実施形態のトランジスタの断面概略図である。FIG. 7 is a schematic cross-sectional view of a transistor according to an embodiment of the invention. 図８Ａ～図８Ｄは、本発明の実施形態の半導体基板の製造フローの断面概略図である。8A to 8D are cross-sectional schematic views of a manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. 図９は、本発明の実施形態の半導体基板の断面概略図である。FIG. 9 is a schematic cross-sectional view of a semiconductor substrate according to an embodiment of the invention. 図１０Ａ～図１０Ｂは、本発明の実施形態のトランジスタの製造フローの断面概略図である。10A-10B are cross-sectional schematic diagrams of the fabrication flow of a transistor of an embodiment of the present invention.

下記の実施形態および添付の図面を組み合わせてさらに詳細に説明するが、提供する実施形態は、本発明の範囲を制限するためのものではない。また、添付の図面は、単に説明することが目的であり、元の寸法に基づいて作図したものではない。理解しやすいよう、下記の説明において、同じ素子には同一の符号を表示して説明する。 It will be described in more detail in combination with the following embodiments and the accompanying drawings, but the provided embodiments are not intended to limit the scope of the invention. Also, the attached drawings are for illustrative purposes only and are not drawn to scale. For ease of understanding, the same elements are denoted by the same reference numerals in the following description.

本文中に使用する「含む（包含、包括）」、「有する（具有）」等の用語は、いずれも開放性の用語である。つまり、「含むが、これに限定されない」を指す。 Terms such as “include (include, inclusive)” and “have (has)” used in the text are terms of openness. That is, it refers to "including but not limited to".

「第１」、「第２」等の用語を用いて素子を説明する時、これらの素子を互いに区分するものに過ぎず、これらの素子の順序または重要性を限定するものではない。したがって、いくつかの状況において、第１素子を第２素子と称してもよく、第２素子を第１素子と称してもよく、且つ本発明の範囲を逸脱しないものとする。 Use of the terms "first", "second", etc. to describe elements merely distinguishes these elements from each other and does not limit the order or importance of these elements. Thus, in some circumstances, the first element may be referred to as the second element and the second element may be referred to as the first element without departing from the scope of the present invention.

また、本文において、「ある数値から別の数値」で表示した範囲は、明細書で当該範囲内の全ての数値を１つ１つ挙げることを回避するための概要的表示方法である。したがって、ある特定数値範囲についての描写は、当該数値範囲内の任意の数値および当該数値範囲内の任意の数値により限定される比較的小さな数値範囲を含むことを意味する。 Also, in the text, the range indicated by "from one numerical value to another numerical value" is a general indication method to avoid listing all the numerical values within the range one by one in the specification. Accordingly, a recitation of a particular numerical range is meant to include any number within that numerical range, as well as smaller numerical ranges limited by any number within that numerical range.

図１Ａ～図１Ｂは、本発明の実施形態の半導体基板の製造フローの断面概略図である。まず、図１Ａを参照し、複合ベース１００を提供する。本実施形態において、複合ベース１００は、ベース１００ａと、絶縁層１００ｂと、半導体層１００ｃとを含む。ベース１００ａの材料は、例えば、ケイ素、窒化アルミニウム、炭化ケイ素（ＳｉＣ）、サファイア（sapphire）、またはその組み合わせである。絶縁層１００ｂは、ベース１００ａ上に設置される。絶縁層１００ｂは、例えば、酸化ケイ素層であるが、本発明はこれに限定されない。絶縁層１００ｂの厚さは、例えば、１００ｎｍ～２００ｎｍの間である。半導体層１００ｃは、絶縁層１００ｂ上に設置される。半導体層１００ｃは、例えば、ケイ素層、炭化ケイ素層、またはその組み合わせである。半導体層１００ｃの厚さは、例えば、３０ｎｍ～３μｍの間であり、より好ましくは、７０ｎｍ～２００ｍの間である。つまり、本実施形態において、複合ベース１００は、一般的に知られている絶縁層上のシリコン（silicon-on-insulator, SOI）ベースまたはＱＳＴベースであってもよく、高い抵抗値を有し、特に、高周波デバイスに適用される。本実施形態において、ベース１００ａは、１．４Ｗ／ｃｍ・Ｋより大きい熱伝導係数を有することができるため、複合ベース１００は、支持ベースとして機能することだけではなく、放熱ベースとして機能するすることもができる。 1A and 1B are cross-sectional schematic diagrams of a manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. First, referring to FIG. 1A, a composite base 100 is provided. In this embodiment, the composite base 100 includes a base 100a, an insulating layer 100b, and a semiconductor layer 100c. The material of base 100a is, for example, silicon, aluminum nitride, silicon carbide (SiC), sapphire, or a combination thereof. An insulating layer 100b is placed on the base 100a. The insulating layer 100b is, for example, a silicon oxide layer, but the invention is not limited thereto. The thickness of the insulating layer 100b is, for example, between 100 nm and 200 nm. The semiconductor layer 100c is placed on the insulating layer 100b. Semiconductor layer 100c is, for example, a silicon layer, a silicon carbide layer, or a combination thereof. The thickness of the semiconductor layer 100c is, for example, between 30 nm and 3 μm, more preferably between 70 nm and 200 m. That is, in this embodiment, the composite base 100 can be the commonly known silicon-on-insulator (SOI) base or QST base, which has a high resistance value, In particular, it applies to high frequency devices. In this embodiment, the base 100a can have a thermal conductivity coefficient greater than 1.4 W/cm K, so the composite base 100 can function not only as a support base, but also as a heat dissipation base. I can do it.

続いて、複合ベース１００の半導体層１００ｃの上にワイドバンドギャップ拡散バッファ層１０２を形成する。本実施形態において、ワイドバンドギャップ拡散バッファ層１０２のバンドギャップは、２．５ｅＶより高く、より好ましくは、３．２ｅＶ～９．１ｅＶの間であり、さらに好ましくは、４．５ｅＶ～５．５ｅＶの間である。ワイドバンドギャップ拡散バッファ層１０２は、例えば、窒化ケイ素層、酸化ケイ素層、酸化亜鉛層、酸化アルミニウム層、酸化ガリウム層、またはその組み合わせである。本実施形態において、ワイドバンドギャップ拡散バッファ層１０２は、非晶質（amorphous）層であってもよく、例えば、非晶窒化ケイ素層である。本実施形態において、ワイドバンドギャップ拡散バッファ層１０２の厚さは、例えば、３０ｎｍ～１２０ｎｍの間であり、より好ましくは、３５ｎｍ～１００ｎｍの間であり、さらに好ましくは、４０ｎｍ～９０ｎｍの間である。本実施形態において、ワイドバンドギャップ拡散バッファ層１０２の形成方法は、例えば、プラズマ増強化学気相堆積（plasma-enhanced chemical vapor deposition, PECVD）プロセス、電子銃蒸着（E-gun evaporation）プロセス、またはスパッタリング蒸着（sputtering deposition）プロセスを行うことである。また、本実施形態において、ワイドバンドギャップ拡散バッファ層１０２は、１×１０^４ｏｈｍ・ｃｍ～１×１０^１４ｏｈｍ・ｃｍの間の電気抵抗値を有することができる。 Subsequently, a wide bandgap diffusion buffer layer 102 is formed on the semiconductor layer 100c of the composite base 100. As shown in FIG. In this embodiment, the bandgap of the wide bandgap diffusion buffer layer 102 is higher than 2.5 eV, more preferably between 3.2 eV and 9.1 eV, and even more preferably between 4.5 eV and 5.5 eV. between Wide bandgap diffusion buffer layer 102 is, for example, a silicon nitride layer, a silicon oxide layer, a zinc oxide layer, an aluminum oxide layer, a gallium oxide layer, or a combination thereof. In this embodiment, the wide bandgap diffusion buffer layer 102 may be an amorphous layer, such as an amorphous silicon nitride layer. In this embodiment, the thickness of the wide bandgap diffusion buffer layer 102 is, for example, between 30 nm and 120 nm, more preferably between 35 nm and 100 nm, and even more preferably between 40 nm and 90 nm. . In this embodiment, the method of forming the wide bandgap diffusion buffer layer 102 is, for example, a plasma-enhanced chemical vapor deposition (PECVD) process, an E-gun evaporation process, or a sputtering process. It is to perform a sputtering deposition process. Also, in this embodiment, the wide bandgap diffusion buffer layer 102 may have an electrical resistance value between 1×10 ⁴ ohm·cm and 1×10 ¹⁴ ohm·cm.

その後、図１Ｂを参照し、ワイドバンドギャップ拡散バッファ層１０２の上に核生成層１０４を形成して、本実施形態の半導体基板１０を製造する。本実施形態において、核生成層１０４は、アルミニウム含有層であり、例えば、窒化アルミニウム層であるが、本発明はこれに限定されない。 Thereafter, referring to FIG. 1B, a nucleation layer 104 is formed on the wide bandgap diffusion buffer layer 102 to manufacture the semiconductor substrate 10 of the present embodiment. In this embodiment, the nucleation layer 104 is an aluminum-containing layer, such as an aluminum nitride layer, but the invention is not so limited.

一般的に、核生成層１０４を高温プロセスにおいて形成する時、核生成層１０４に含まれるアルミニウムは、下方の膜層の中に拡散する。アルミニウムが半導体層１００ｃの中に拡散することによって、Ｐ型ドーピングの導電層を形成する。本実施形態において、複合ベース１００の半導体層１００ｃと核生成層１０４の間にワイドバンドギャップ拡散バッファ層１０２を形成するため、高温プロセスにおいて、核生成層１０４内のアルミニウムは、ワイドバンドギャップ拡散バッファ層１０２の中に拡散する。ワイドバンドギャップ拡散バッファ層１０２の厚さがアルミニウム拡散の深さに近い時、核生成層１０４に含まれるアルミニウムが半導体層１００ｃの中に拡散してＰ型ドーピングの導電層を形成するのを防ぐことができるため、さらに、形成される半導体素子が動作している時に複合ベース１００において漏洩現象が生じるのを防ぐことができる。本実施形態において、ワイドバンドギャップ拡散バッファ層１０２の厚さは、アルミニウム拡散の深さより大きいため、核生成層１０４に含まれるアルミニウムが半導体層１００ｃの中に拡散するのを確実に防ぐことができる。また、ワイドバンドギャップ拡散バッファ層１０２のバンドギャップは、２．５ｅＶより高いため、たとえアルミニウムがワイドバンドギャップ拡散バッファ層１０２の中に拡散しても、Ｐ型ドーピングの導電層を形成しない。 Generally, when the nucleation layer 104 is formed in a high temperature process, the aluminum contained in the nucleation layer 104 diffuses into the underlying film layers. Aluminum diffuses into semiconductor layer 100c to form a conductive layer of P-type doping. In this embodiment, in order to form the wide bandgap diffusion buffer layer 102 between the semiconductor layer 100c of the composite base 100 and the nucleation layer 104, in a high temperature process, the aluminum in the nucleation layer 104 becomes a wide bandgap diffusion buffer layer. Diffuse into layer 102 . When the thickness of the wide bandgap diffusion buffer layer 102 is close to the depth of the aluminum diffusion, it prevents the aluminum contained in the nucleation layer 104 from diffusing into the semiconductor layer 100c to form a P-type doped conductive layer. Further, leakage phenomena in the composite base 100 can be prevented when the formed semiconductor device is in operation. In this embodiment, the thickness of the wide bandgap diffusion buffer layer 102 is greater than the depth of aluminum diffusion, so that the aluminum contained in the nucleation layer 104 can be reliably prevented from diffusing into the semiconductor layer 100c. . Also, since the bandgap of the wide bandgap diffusion buffer layer 102 is higher than 2.5 eV, even if aluminum diffuses into the wide bandgap diffusion buffer layer 102, it does not form a P-type doped conductive layer.

また、本実施形態において、ワイドバンドギャップ拡散バッファ層１０２の材料は、非晶質であるため、単結晶材料と比較して、非晶質のワイドバンドギャップ拡散バッファ層１０２は、核生成層１０４に含まれるアルミニウムが半導体層１００ｃの中に拡散する速度およびアルミニウムがワイドバンドギャップ拡散バッファ層１０２の中に拡散する深さを有効に下げることができる。一般的に、アルミニウム拡散の深さは、５０ｎｍ～１００ｎｍの間である。ワイドバンドギャップ拡散バッファ層１０２は、アルミニウム拡散の速度と深さを下げることができ、アルミニウム拡散の深さを４０ｎｍ～９０ｎｍの間に減らすことができる。最良の状況において、ワイドバンドギャップ拡散バッファ層１０２の厚さを４０ｎｍ～９０ｎｍの間に設計することにより、アルミニウムが半導体層１００ｃの中に拡散するのを防ぐことができる。 In addition, in the present embodiment, the material of the wide bandgap diffusion buffer layer 102 is amorphous, so the amorphous wide bandgap diffusion buffer layer 102 has a greater can effectively reduce the diffusion speed of aluminum contained in the semiconductor layer 100c and the depth of diffusion of aluminum into the wide bandgap diffusion buffer layer 102 . Generally, the depth of aluminum diffusion is between 50 nm and 100 nm. The wide bandgap diffusion buffer layer 102 can reduce the rate and depth of aluminum diffusion, and can reduce the depth of aluminum diffusion to between 40 nm and 90 nm. In the best situation, designing the thickness of the wide bandgap diffusion buffer layer 102 between 40 nm and 90 nm can prevent aluminum from diffusing into the semiconductor layer 100c.

本実施形態において、核生成層１０４の形成過程または後続の高温プロセスにおいて、核生成層１０４に含まれるアルミニウムは、ワイドバンドギャップ拡散バッファ層１０２の中に拡散するため、拡散層１０４ａが形成される。図１Ｂに示すように、本実施形態において、核生成層１０４に含まれるアルミニウムは、ワイドバンドギャップ拡散バッファ層１０２の上部にのみ拡散するため、拡散層１０４ａは、ワイドバンドギャップ拡散バッファ層１０２の上表面に隣接する部分に形成されるが、本発明はこれに限定されない。別の実施形態において、核生成層１０４に含まれるアルミニウムは、ワイドバンドギャップ拡散バッファ層１０２全体に拡散してもよい。つまり、拡散層１０４ａの厚さは、実質的に、ワイドバンドギャップ拡散バッファ層１０２の厚さに等しくてもよい。 In this embodiment, during the formation of the nucleation layer 104 or subsequent high temperature processes, the aluminum contained in the nucleation layer 104 diffuses into the wide bandgap diffusion buffer layer 102, thus forming a diffusion layer 104a. . As shown in FIG. 1B, in the present embodiment, the aluminum contained in the nucleation layer 104 diffuses only into the upper portion of the wide bandgap diffusion buffer layer 102, so that the diffusion layer 104a is the same as that of the wide bandgap diffusion buffer layer 102. Although formed in a portion adjacent to the top surface, the invention is not so limited. In another embodiment, the aluminum contained in nucleation layer 104 may diffuse throughout wide bandgap diffusion buffer layer 102 . That is, the thickness of diffusion layer 104 a may be substantially equal to the thickness of wide bandgap diffusion buffer layer 102 .

図２は、本発明の実施形態の半導体基板におけるアルミニウムイオン濃度とアルミニウムイオン拡散深さの関係図である。図２を参照し、半導体基板１０の核生成層１０４上にバッファ層２００（例えば、ＡｌＧａＮ層）を形成し、且つワイドバンドギャップ拡散バッファ層１０２と核生成層１０４を半導体層１００ｃ上に順番に設置する。高温プロセスにおいて、核生成層１０４に含まれるアルミニウムは、バッファ層２００の中に上向きに拡散し、ワイドバンドギャップ拡散バッファ層１０２の中に下向きに拡散する。核生成層１０４に含まれるアルミニウムがワイドバンドギャップ拡散バッファ層１０２の中に拡散した後、ワイドバンドギャップ拡散バッファ層１０２におけるアルミニウム濃度は、勾配分布を表す。つまり、ワイドバンドギャップ拡散バッファ層１０２において、アルミニウムは、ワイドバンドギャップ拡散バッファ層１０２内の表面に隣接する部分に比較的大量に累積し、且つ拡散深さが増えるにつれてアルミニウム濃度が大幅に低くなるため、ワイドバンドギャップ拡散バッファ層１０２における核生成層１０４に隣接する部分のアルミニウム濃度は、核生成層１０４から離れている部分のアルミニウム濃度より高い。また、ワイドバンドギャップ拡散バッファ層１０２は、核生成層１０４に含まれるアルミニウムが半導体層１００ｃの中に拡散するのを減らす（さらには、防ぐ）ことができるため、核生成層１０４に含まれるアルミニウムがワイドバンドギャップ拡散バッファ層１０２を突き抜けて半導体層１００ｃの中に拡散した時、半導体層１００ｃには極微量のアルミニウムしか含まれない。この時、アルミニウム含有量は、例えば、１０¹⁷ａｔｏｍ／ｃｍ³より小さく、さらには、０に近くてもよい。このように、半導体基板１０をトランジスタ、発光ダイオード、またはその他の電子デバイスの基板として使用する時、トランジスタまたは発光ダイオードが動作している時の漏れ電流や電気信号の損失を有効に減らす、または防ぐことができる。 FIG. 2 is a diagram showing the relationship between the aluminum ion concentration and the aluminum ion diffusion depth in the semiconductor substrate of the embodiment of the present invention. Referring to FIG. 2, a buffer layer 200 (eg, an AlGaN layer) is formed on the nucleation layer 104 of the semiconductor substrate 10, and the wide bandgap diffusion buffer layer 102 and the nucleation layer 104 are sequentially formed on the semiconductor layer 100c. Install. During the high temperature process, the aluminum contained in the nucleation layer 104 diffuses upward into the buffer layer 200 and downward into the wide bandgap diffusion buffer layer 102 . After the aluminum contained in the nucleation layer 104 diffuses into the wide bandgap diffusion buffer layer 102, the aluminum concentration in the wide bandgap diffusion buffer layer 102 exhibits a gradient distribution. That is, in the wide bandgap diffusion buffer layer 102, a relatively large amount of aluminum accumulates in the portion adjacent to the surface within the wide bandgap diffusion buffer layer 102, and the aluminum concentration decreases significantly as the diffusion depth increases. Therefore, the aluminum concentration in the portion adjacent to the nucleation layer 104 in the wide bandgap diffusion buffer layer 102 is higher than the aluminum concentration in the portion away from the nucleation layer 104 . Also, the wide bandgap diffusion buffer layer 102 can reduce (or even prevent) diffusion of the aluminum contained in the nucleation layer 104 into the semiconductor layer 100c, thereby reducing the aluminum contained in the nucleation layer 104. penetrates the wide bandgap diffusion buffer layer 102 and diffuses into the semiconductor layer 100c, the semiconductor layer 100c contains only a very small amount of aluminum. The aluminum content may then be, for example, less than 10 ¹⁷ atoms/cm ³ or even close to zero. Thus, when the semiconductor substrate 10 is used as a substrate for transistors, light emitting diodes, or other electronic devices, it is possible to effectively reduce or prevent leakage current and loss of electrical signals when the transistors or light emitting diodes are operating. be able to.

以下、半導体基板１０を例に挙げて、本発明の半導体基板を含むトランジスタについて説明する。 Hereinafter, the transistor including the semiconductor substrate of the present invention will be described by taking the semiconductor substrate 10 as an example.

図３は、本発明の実施形態のトランジスタの断面概略図である。図３を参照し、トランジスタ２０の製造過程において、半導体基板１０の核生成層１０４上にバッファ層２００を形成することができる。バッファ層２００は、例えば、ＡｌＧａＮ層であるが、本発明はこれに限定されない。複合ベース１００とその上に生長したＧａＮ層の間の格子定数差は、応力を発生させ、複合ベース１００上のエピタキシャル層の品質に影響を与えるため、複合ベース１００とチャネル層２０２の間にバッファ層２００を追加して、複合ベース１００とその上に続いて形成されるエピタキシャル層（例えば、チャネル層２０２）の間の応力を平衡にする。本実施形態において、バッファ層２００の厚さは、例えば、１００ｎｍ～２．３μｍの間である。別の実施形態において、バッファ層２００を省略して、チャネル層２０２を核生成層１０４と直接接触させてもよい。 FIG. 3 is a schematic cross-sectional view of a transistor according to an embodiment of the invention. Referring to FIG. 3, a buffer layer 200 may be formed on the nucleation layer 104 of the semiconductor substrate 10 during the fabrication of the transistor 20 . The buffer layer 200 is, for example, an AlGaN layer, but the invention is not limited thereto. The lattice constant difference between the composite base 100 and the GaN layer grown thereon generates stress and affects the quality of the epitaxial layers on the composite base 100 , so a buffer layer is provided between the composite base 100 and the channel layer 202 . Layer 200 is added to balance the stress between composite base 100 and subsequently formed epitaxial layers thereon (eg, channel layer 202). In this embodiment, the thickness of the buffer layer 200 is, for example, between 100 nm and 2.3 μm. In another embodiment, buffer layer 200 may be omitted and channel layer 202 may be in direct contact with nucleation layer 104 .

その後、チャネル層２０２とバリア層２０４を順番に形成する。チャネル層２０２は、例えば、ＧａＮ層である。チャネル層２０２の厚さは、例えば、２０ｎｍ～１００ｎｍの間である。バリア層２０４は、例えば、ＡｌＧａＮ層、ＡｌＩｎＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層、またはその組み合わせである。バリア層２０４の厚さは、例えば、５ｎｍ～５０ｎｍの間である。チャネル層２０２内は、二次元電子ガス（２ＤＥＧ）２０２ａを有し、チャネル層２０２とバリア層２０４の間の界面の下方に位置する。その後、バリア層２０４上にゲート２０６、ソース２０８ｓ、およびドレイン２０８ｄを形成し、ゲート２０６は、ソース２０８ｓとドレイン２０８ｄの間に位置する。ゲート２０６の材料は、例えば、Ｎｉ、Ｍｏ、Ｗ、ＴｉＮ、またはその組み合わせである。ソース２０８ｓおよびドレイン２０８ｄの材料は、例えば、Ａｌ、Ｔｉ、Ａｕ、またはそれらの合金であり、あるいは、その他のIII－Ｖ族化合物とオーミック接触（ohmic contact）することのできる材料であってもよい。 After that, a channel layer 202 and a barrier layer 204 are sequentially formed. Channel layer 202 is, for example, a GaN layer. The thickness of the channel layer 202 is, for example, between 20 nm and 100 nm. Barrier layer 204 is, for example, an AlGaN layer, an AlInN layer, an AlN layer, an AlGaInN layer, or a combination thereof. The thickness of the barrier layer 204 is, for example, between 5 nm and 50 nm. Within the channel layer 202 is a two-dimensional electron gas (2DEG) 202 a located below the interface between the channel layer 202 and the barrier layer 204 . Gate 206, source 208s, and drain 208d are then formed on barrier layer 204, with gate 206 located between source 208s and drain 208d. The material of gate 206 is, for example, Ni, Mo, W, TiN, or a combination thereof. The source 208s and drain 208d materials may be, for example, Al, Ti, Au, or alloys thereof, or other materials capable of making ohmic contact with III-V compounds. .

トランジスタ２０において、半導体基板１０をその基板として使用するため、動作過程において漏れ電流の発生を有効に減らす、または防ぐことができ、同時に、電気信号の損失を減らす、または防ぐことができる。 Since the transistor 20 uses the semiconductor substrate 10 as its substrate, it is possible to effectively reduce or prevent the occurrence of leakage current during operation, and at the same time reduce or prevent the loss of electrical signals.

特に言及すべきこととして、本実施形態において、トランジスタ２０は、高電子移動度トランジスタ（high electron mobility transistor, HEMT）を例に挙げるが、本発明のトランジスとの構造は、ＨＥＭＴに限定されない。別の実施形態において、トランジスタは、本発明の半導体基板を基板として採用していれば、各種周知の構造を有することができる。 It should be noted that in this embodiment, the transistor 20 is exemplified by a high electron mobility transistor (HEMT), but the structure with the transistor of the present invention is not limited to HEMT. In another embodiment, the transistor can have various well-known structures, employing the semiconductor substrate of the present invention as the substrate.

また、本発明の半導体基板を発光ダイオードの基板とした時、本発明の半導体基板上に各種発光ダイオードの構造を形成することができるが、本発明はこれに限定されない。例を挙げて説明すると、図４に示すように、発光ダイオード３０は、半導体基板１０、バッファ層２００、第１導電型ＧａＮ層３００、発光層３０２、第２導電型ＧａＮ層３０４、第１電極３０６、および第２電極３０８を含む。発光層３０２は、第１導電型ＧａＮ層３００と第２導電型ＧａＮ層３０４の間に設置される。第１電極３０６は、第１導電型ＧａＮ層３００上に設置される。第２電極３０８は、第２導電型ＧａＮ層３０４上に設置される。第１導電型ＧａＮ層３００、発光層３０２、第２導電型ＧａＮ層３０４、第１電極３０６、および第２電極３０８の材料は、本分野の技術者に周知であるため、ここでは説明を省略する。 Further, when the semiconductor substrate of the present invention is used as a substrate for light emitting diodes, various light emitting diode structures can be formed on the semiconductor substrate of the present invention, but the present invention is not limited to this. Taking an example, as shown in FIG. 4, the light emitting diode 30 includes a semiconductor substrate 10, a buffer layer 200, a first conductivity type GaN layer 300, a light emitting layer 302, a second conductivity type GaN layer 304, and a first electrode. 306 , and a second electrode 308 . The light emitting layer 302 is disposed between the first conductive GaN layer 300 and the second conductive GaN layer 304 . A first electrode 306 is disposed on the first conductivity type GaN layer 300 . A second electrode 308 is disposed on the second conductivity type GaN layer 304 . The materials of the first conductivity type GaN layer 300, the light emitting layer 302, the second conductivity type GaN layer 304, the first electrode 306, and the second electrode 308 are well known to those skilled in the art, and the description thereof is omitted here. do.

一方、以下の実施形態において、ベースが引張応力を受けると、上方（膜層のベース上の成長方向）に向いて反りが発生し、半導体基板の曲率が正の値になる。反対に、ベースが圧縮応力を受けると、下方に向かって反りが発生し、半導体基板の曲率が負の値になる。 On the other hand, in the following embodiments, when the base receives tensile stress, it warps upward (in the growth direction of the film layer on the base), and the curvature of the semiconductor substrate becomes a positive value. Conversely, when the base is subjected to compressive stress, it warps downward and the curvature of the semiconductor substrate becomes a negative value.

図５Ａ～図５Ｂは、本発明の実施形態の半導体基板の製造フローの断面概略図である。本実施形態において、製造された半導体基板は、平衡した応力を有するため、比較的低い曲率を有することができ、後続の膜層のエピタキシャル成長に有利である。本実施形態において、平衡応力を有する半導体基板の曲率は、＋１６ｋｍ^-1～－１６ｋｍ^-1の間である。 5A and 5B are cross-sectional schematic diagrams of a manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. In this embodiment, the semiconductor substrates produced have balanced stresses and thus can have a relatively low curvature, which is advantageous for epitaxial growth of subsequent film layers. In this embodiment, the curvature of the semiconductor substrate with equilibrium stress is between +16 km ⁻¹ and −16 km ⁻¹ .

まず、図５Ａを参照し、セラミックベース５００を提供する。セラミックベース５００は、例えば、ＱＳＴベース、ＡｌＮベース、Ａｌ₂Ｏ₃ベース、ＺｎＯベース、または炭化ケイ素ベースである。本実施形態において、セラミックベース５００は、炭化ケイ素ベースであり、且つ０度ではないオフ角を有するが、本発明はこれに限定されない。例を挙げて説明すると、セラミックベース５００は、４度のオフ角を有するが、本発明はこれに限定されない。別の実施形態において、セラミックベース５００は、８度、１２度等のオフ角を有することができる。また、セラミックベース５００の厚さは、例えば、５００μｍより小さい。本実施形態において、セラミックベース５００の厚さは、４５０μｍより小さい。例を挙げて説明すると、セラミックベース５００の厚さは、３５０μｍであってもよい。また、本実施形態において、セラミックベース５００の直径は、例えば、４インチ～６インチの間である。セラミックベースの応力が平衡でない時、反りが発生し、反りの現象は、セラミックベースの厚さの減少および直径の増加とともに深刻になる。本発明の半導体基板は、平衡応力を有するため、本実施形態において、セラミックベース５００の厚さが３５０μｍより小さく、直径が４インチ～６インチの時でも、ベース上に応力を平衡にすることのできるエピタキシャル構造があることによって、最終的な半導体基板は、深刻な反りが発生せず、半導体基板の曲率を＋１６ｋｍ^-1～－１６ｋｍ^-1の間に制御することができる。 First, referring to FIG. 5A, a ceramic base 500 is provided. Ceramic base 500 is, for example, QST-based, AlN-based, _Al2O3 _- based, ZnO-based, or silicon carbide-based. In this embodiment, the ceramic base 500 is silicon carbide based and has a non-zero off angle, but the invention is not so limited. By way of example, the ceramic base 500 has an off angle of 4 degrees, but the invention is not so limited. In another embodiment, the ceramic base 500 can have an off angle of 8 degrees, 12 degrees, and so on. Also, the thickness of the ceramic base 500 is less than 500 μm, for example. In this embodiment, the thickness of the ceramic base 500 is less than 450 μm. By way of example, the thickness of the ceramic base 500 may be 350 μm. Also, in this embodiment, the diameter of the ceramic base 500 is, for example, between 4 inches and 6 inches. Warpage occurs when the stress in the ceramic base is not balanced, and the phenomenon of warpage becomes more serious with decreasing thickness and increasing diameter of the ceramic base. Since the semiconductor substrate of the present invention has a stress balance, in this embodiment it is possible to balance the stress on the base even when the thickness of the ceramic base 500 is less than 350 μm and the diameter is between 4 inches and 6 inches. Due to the available epitaxial structure, the final semiconductor substrate does not suffer from severe bowing and the curvature of the semiconductor substrate can be controlled between +16 km ^-1 and -16 km ^-1 .

続いて、セラミックベース５００上に核生成層５０２を形成する。本実施形態において、核生成層５０２は、窒化アルミニウム層であるが、本発明はこれに限定されない。核生成層５０２の厚さは、例えば、１０ｎｍ～１００ｎｍの間である。核生成層５０２は、セラミックベース５００に引張応力を提供することができる。この時、セラミックベース５００の曲率は、例えば、＋２０ｋｍ^-1～＋５０ｋｍ^-1の間である。 A nucleation layer 502 is then formed on the ceramic base 500 . In this embodiment, the nucleation layer 502 is an aluminum nitride layer, although the invention is not so limited. The thickness of the nucleation layer 502 is, for example, between 10 nm and 100 nm. Nucleation layer 502 may provide tensile stress to ceramic base 500 . At this time, the curvature of the ceramic base 500 is, for example, between +20 km ^-1 and +50 km ^-1 .

その後、核生成層５０２上にドープしていないバッファ層５０４を形成することができる。バッファ層５０４の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、バッファ層５０４は、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層５０４の厚さは、例えば、５０ｎｍ～５００ｎｍの間である。バッファ層５０４は、セラミックベース５００に圧縮応力を提供することができる。この時、セラミックベース５００の曲率は、例えば、-１０ｋｍ^-1～＋２０ｋｍ^-1の間である。ドープしていないバッファ層５０４は、選択的（optional）である。別の実施形態において、実際の要求に応じて、ドープしていないバッファ層５０４を省略してもよい。 An undoped buffer layer 504 may then be formed over the nucleation layer 502 . A method for forming the buffer layer 504 is, for example, to perform an epitaxial growth process. In this embodiment, the buffer layer 504 is a gallium nitride layer, but the invention is not so limited. The thickness of the buffer layer 504 is, for example, between 50 nm and 500 nm. Buffer layer 504 can provide compressive stress to ceramic base 500 . At this time, the curvature of the ceramic base 500 is, for example, between −10 km ⁻¹ and +20 km ⁻¹ . The undoped buffer layer 504 is optional. In another embodiment, the undoped buffer layer 504 may be omitted according to actual requirements.

その後、図５Ｂを参照し、バッファ層５０４上に第１ドーパントでドープしたバッファ層５０６を形成する。バッファ層５０６の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、第１ドーパントは、炭素、鉄、またはその組み合わせであってもよい。また、本実施形態において、バッファ層５０６は、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層５０６の厚さは、例えば、５０ｎｍ～５００ｎｍの間である。本実施形態において、第１ドーパントとして用いる炭素または鉄の大きさは、窒素またはガリウムより大きいため、形成されるバッファ層５０６は、比較的大きな結晶格子を有することができる。したがって、バッファ層５０６は、セラミックベース５００に圧縮応力を提供することができる。詳しく説明すると、第１ドーパントが炭素である場合、炭素は、バッファ層５０６内で置換して窒化ガリウムの窒素から比較的大きな結晶格子を発生させることができる。また、第１ドーパントが鉄である場合、鉄は、バッファ層５０６内で置換して窒化ガリウムのガリウムから比較的大きな結晶格子を発生させることができる。 Thereafter, referring to FIG. 5B, a buffer layer 506 doped with a first dopant is formed on buffer layer 504 . A method of forming the buffer layer 506 is, for example, an epitaxial growth process. In this embodiment, the first dopant may be carbon, iron, or a combination thereof. Moreover, although the buffer layer 506 is a gallium nitride layer in this embodiment, the present invention is not limited to this. The thickness of the buffer layer 506 is, for example, between 50 nm and 500 nm. In this embodiment, the size of carbon or iron used as the first dopant is larger than that of nitrogen or gallium, so the formed buffer layer 506 can have a relatively large crystal lattice. Therefore, buffer layer 506 can provide compressive stress to ceramic base 500 . Specifically, when the first dopant is carbon, the carbon can be substituted in the buffer layer 506 to generate a relatively large crystal lattice from the nitrogen of the gallium nitride. Also, when the first dopant is iron, the iron can be substituted in the buffer layer 506 to generate a relatively large crystal lattice from the gallium of the gallium nitride.

重要なこととして、バッファ層５０６において、第１ドーパントの濃度は、セラミックベース５００から離れる方向に向かって増加する。本実施形態において、バッファ層５０６における第１ドーパントの濃度は、５×１０¹⁶ａｔｏｍ／ｃｍ³から８×１０¹⁸ａｔｏｍ／ｃｍ³まで増加する。つまり、バッファ層５０６を形成する過程において、第１ドーパントの濃度は、少しずつ増加するため、セラミックベース５００に増大した圧縮応力を少しずつ提供することができ、セラミックベース５００およびその上にある膜層が突然大き過ぎる相反応力（圧縮応力）を受けて損傷するのを防ぐことができる。 Importantly, in the buffer layer 506 the concentration of the first dopant increases away from the ceramic base 500 . In this embodiment, the concentration of the first dopant in buffer layer 506 is increased from 5×10 ¹⁶ atoms/cm ³ to 8×10 ¹⁸ atoms/cm ³ . That is, in the process of forming the buffer layer 506, the concentration of the first dopant is gradually increased, so that an increased compressive stress can be gradually provided to the ceramic base 500, and the ceramic base 500 and the film thereon can be compressed. It is possible to prevent the layer from being damaged by sudden too large phase reaction force (compressive stress).

続いて、バッファ層５０６上に第１ドーパントでドープしたバッファ層５０８を形成し、本実施形態の半導体基板５０を形成する。バッファ層５０８の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、バッファ層５０６と同様に、バッファ層５０８は、窒化ガリウム層であり、且つバッファ層５０８における第１ドーパントは、炭素、鉄、またはその組み合わせであってもよい。したがって、バッファ層５０８は、セラミックベース５００に圧縮応力を提供することができる。また、バッファ層５０８の厚さは、例えば、５００ｎｍより大きい。 Subsequently, a buffer layer 508 doped with a first dopant is formed on the buffer layer 506 to form the semiconductor substrate 50 of the present embodiment. A method for forming the buffer layer 508 is, for example, an epitaxial growth process. In this embodiment, similar to buffer layer 506, buffer layer 508 is a gallium nitride layer, and the first dopant in buffer layer 508 may be carbon, iron, or a combination thereof. Therefore, buffer layer 508 can provide compressive stress to ceramic base 500 . Also, the thickness of the buffer layer 508 is, for example, greater than 500 nm.

バッファ層５０８において、第１ドーパントの濃度は、一定であり、且つバッファ層５０６における第１ドーパントの最大濃度より低くない。本実施形態において、バッファ層５０８における第１ドーパントの濃度は、８×１０¹⁸ａｔｏｍ／ｃｍ³より低くない。比較的高い第１ドーパント濃度を有するバッファ層５０８を形成する（比較的大きな圧縮応力を増やす）前に、漸変する第１ドーパントの濃度を有するバッファ層５０６が既に形成されているため、セラミックベース５００およびその上にある膜層が突然大き過ぎる相反応力（圧縮応力）を受けて損傷するのを有効に防ぐことができる。 In buffer layer 508 , the concentration of the first dopant is constant and no lower than the maximum concentration of the first dopant in buffer layer 506 . In this embodiment, the concentration of the first dopant in buffer layer 508 is no lower than 8×10 ¹⁸ atoms/cm ³ . Prior to forming the buffer layer 508 with a relatively high first dopant concentration (increasing a relatively large compressive stress), the buffer layer 506 with a graded concentration of the first dopant has already been formed, so the ceramic base It can effectively prevent 500 and its overlying membrane layers from being suddenly subjected to too large phase reaction force (compressive stress) and damaged.

本実施形態の半導体基板５０において、核生成層５０２は、セラミックベース５００に引張応力を提供し、且つ核生成層５０２上にバッファ層５０４、バッファ層５０６、およびバッファ層５０８を形成して、セラミックベース５００に圧縮応力を提供する。したがって、バッファ層５０６およびバッファ層５０８における第１ドーパントの濃度を調整することによって、セラミックベース５００が受ける引張応力と圧縮応力をほぼ同じにすることができる。セラミックベース５００は、平衡した応力を有するため、セラミックベース５００は、比較的低い曲率を有することができ、後続の膜層のエピタキシャル成長に有利である。 In the semiconductor substrate 50 of the present embodiment, the nucleation layer 502 provides a tensile stress to the ceramic base 500 and forms a buffer layer 504, a buffer layer 506, and a buffer layer 508 on the nucleation layer 502 so that the ceramic Provides compressive stress to base 500 . Therefore, by adjusting the concentration of the first dopant in the buffer layers 506 and 508, the tensile stress and compressive stress to which the ceramic base 500 is subjected can be substantially the same. Because the ceramic base 500 has balanced stress, the ceramic base 500 can have a relatively low curvature, which is advantageous for epitaxial growth of subsequent film layers.

本実施形態において、漸変する第１ドーパントの濃度を有するバッファ層５０６および一定の第１ドーパントの濃度を有するバッファ層５０８をバッファ層５０４上に順番に設置するが、本発明はこれに限定されない。別の実施形態において、漸変する第１ドーパントの濃度を有するバッファ層のみをバッファ層５０４上に設置してもよい。 In this embodiment, a buffer layer 506 with a varying first dopant concentration and a buffer layer 508 with a constant first dopant concentration are sequentially deposited on the buffer layer 504, but the invention is not limited thereto. . In another embodiment, only a buffer layer having a graded concentration of the first dopant may be deposited over buffer layer 504 .

図６は、本発明の実施形態の半導体基板の断面概略図である。本実施形態において、図５Ｂと同じ素子には、同じ参照符号を用いて表示し、説明を省略する。 FIG. 6 is a schematic cross-sectional view of a semiconductor substrate according to an embodiment of the invention. In this embodiment, the same elements as in FIG. 5B are denoted by the same reference numerals, and descriptions thereof are omitted.

図６を参照し、本実施形態の半導体基板６０において、漸変する第１ドーパントの濃度を有するバッファ層５０６ａをバッファ層５０４上に設置する。バッファ層５０６ａの形成方法は、例えば、エピタキシャル成長プロセスを行うことである。第１ドーパントは、炭素、鉄、またはその組み合わせであってもよい。また、本実施形態において、バッファ層５０６ａは、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層５０６ａの第１ドーパントの濃度は、セラミックベース５００から離れる方向に向かって増加し、且つ第１ドーパントの濃度は、提供される圧縮応力はセラミックベース５００が受ける引張応力と圧縮応力がほぼ同じになるまでに増加する。例を挙げて説明すると、第１実施形態を参照するとわかるように、バッファ層５０６ａにおける第１ドーパントの濃度は、５×１０¹⁶ａｔｏｍ／ｃｍ³から８×１０¹⁸ａｔｏｍ／ｃｍ³以上まで増加することができる。また、この状況で、バッファ層５０６ａの厚さは、半導体基板５０におけるバッファ層５０６とバッファ層５０８の厚さの総和であってもよい。 Referring to FIG. 6, in the semiconductor substrate 60 of the present embodiment, a buffer layer 506a having a graded concentration of the first dopant is deposited on the buffer layer 504 . A method for forming the buffer layer 506a is, for example, an epitaxial growth process. The first dopant may be carbon, iron, or a combination thereof. Moreover, although the buffer layer 506a is a gallium nitride layer in this embodiment, the present invention is not limited to this. The concentration of the first dopant in the buffer layer 506a increases in the direction away from the ceramic base 500, and the concentration of the first dopant is such that the compressive stress provided is approximately the same as the tensile stress experienced by the ceramic base 500 and the compressive stress. increases until By way of example, referring to the first embodiment, the concentration of the first dopant in the buffer layer 506a increases from 5×10 ¹⁶ atoms/cm ³ to 8×10 ¹⁸ atoms/cm ³ or more. be able to. Also, in this situation, the thickness of the buffer layer 506 a may be the sum of the thicknesses of the buffer layers 506 and 508 in the semiconductor substrate 50 .

以下、半導体基板５０を例として、本発明の平衡応力を有する応用を説明する。例を挙げて説明すると、半導体基板５０をトランジスタの製造に使用することができる。実際の要求に応じて、半導体基板５０は、半導体基板６０に置き換えてもよい。 In the following, the application of the present invention with balanced stress will be described using the semiconductor substrate 50 as an example. By way of example, semiconductor substrate 50 may be used in the fabrication of transistors. The semiconductor substrate 50 may be replaced with the semiconductor substrate 60 according to actual requirements.

図７は、本発明の実施形態のトランジスタの断面概略図である。本実施形態において、図５Ｂと同じ素子には、同じ参照符号を用いて表示し、説明を省略する。 FIG. 7 is a schematic cross-sectional view of a transistor according to an embodiment of the invention. In this embodiment, the same elements as in FIG. 5B are denoted by the same reference numerals, and descriptions thereof are omitted.

図７を参照し、トランジスタ７０の製造過程において、半導体基板５０のバッファ層５０８上にチャネル層７００およびバリア層７０２を順番に形成することができる。チャネル層７００の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、チャネル層７００は、窒化ガリウム層であるが、本発明はこれに限定されない。チャネル層７００の厚さは、例えば、１５０ｎｍ～３００ｎｍの間である。バリア層７０２の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、バリア層７０２は、窒化アルミニウムガリウム層であるが（Ａｌ_xＧａ_1-xＮ、Ｘは、モル分率であり、Ｘは、０．２～０．２５の間であってもよい）、本発明はこれに限定されない。バリア層７０２の厚さは、例えば、１５ｎｍ～２５ｎｍの間である。その後、バリア層７０２上にゲート７０３、ソース７０４ａ、およびドレイン７０４ｂを形成し、ゲート７０３は、ソース７０４ａとドレイン７０４ｂの間に位置する。ゲート７０３の材料は、例えば、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、またはその組み合わせである。ソース７０４ａおよびドレイン７０４ｂの材料は、例えば、Ａｌ、Ｔｉ、Ｉｎ、Ｃｒ、Ｖ、Ｔａ、ＴｉＮ、Ａｕ、またはそれらの合金であり、あるいは、その他のIII－Ｖ族化合物とオーミック接触することのできる材料であってもよい。 Referring to FIG. 7, a channel layer 700 and a barrier layer 702 can be sequentially formed on the buffer layer 508 of the semiconductor substrate 50 during the manufacturing process of the transistor 70 . A method of forming the channel layer 700 is, for example, performing an epitaxial growth process. In this embodiment, the channel layer 700 is a gallium nitride layer, but the invention is not limited thereto. The thickness of the channel layer 700 is, for example, between 150 nm and 300 nm. A method of forming the barrier layer 702 is, for example, performing an epitaxial growth process. In this embodiment, the barrier layer 702 is an aluminum gallium nitride layer (Al _x Ga _1-x N, where X is the mole fraction and X is between 0.2 and 0.25). ), the invention is not limited to this. The thickness of barrier layer 702 is, for example, between 15 nm and 25 nm. Gate 703, source 704a, and drain 704b are then formed on barrier layer 702, with gate 703 positioned between source 704a and drain 704b. The material of gate 703 is, for example, Ni, Pt, Pd, Au, or a combination thereof. Source 704a and drain 704b materials may be, for example, Al, Ti, In, Cr, V, Ta, TiN, Au, or alloys thereof, or may be in ohmic contact with other III-V compounds. It can be material.

トランジスタ７０において、セラミックベース５００は、平衡した応力を有し、比較的低い曲率を有することができる。したがって、形成されるセラミックベース５００上のチャネル層７００およびバリア層７０２は、優れた品質を有することができるため、トランジスタ７０は、優れた電気的性能を有することができる。 In transistor 70, ceramic base 500 has balanced stress and can have relatively low curvature. Therefore, the channel layer 700 and barrier layer 702 formed on the ceramic base 500 can have excellent quality, so that the transistor 70 can have excellent electrical performance.

トランジスタ７０のアルミニウムを含有するバリア層７０２に対して測定を行う。バリア層のアルミニウム含有量の均一性が悪い（差異が２．０％より大きい）一般的なトランジスタと比較して、トランジスタ７０におけるバリア層７０２のアルミニウム含有量は、比較的高い均一性を有する（差異が２．０％より小さい）。つまり、バリア層７０２は、優れた品質を有する。 Measurements are made on the aluminum containing barrier layer 702 of the transistor 70 . The aluminum content of barrier layer 702 in transistor 70 has relatively high uniformity ( difference less than 2.0%). That is, barrier layer 702 has excellent quality.

図８Ａ～図８Ｄは、本発明の実施形態の半導体基板の製造フローの断面概略図である。本実施形態において、製造される半導体基板は、平衡した応力を有することができるため、比較的低い曲率を有することができ、後続の膜層のエピタキシャル成長に有利である。本実施形態において、平衡応力を有する半導体基板の曲率は、－１０ｋｍ^-1～＋１０ｋｍ^-1の間である。 8A to 8D are cross-sectional schematic views of a manufacturing flow of a semiconductor substrate according to an embodiment of the present invention. In this embodiment, the semiconductor substrates produced can have balanced stresses and thus can have a relatively low curvature, which is advantageous for epitaxial growth of subsequent film layers. In this embodiment, the curvature of the semiconductor substrate with equilibrium stress is between −10 km ⁻¹ and +10 km ⁻¹ .

まず、図８Ａを参照し、セラミックベース８００を提供する。セラミックベース８００は、例えば、ＱＳＴベース、ＡｌＮベース、Ａｌ₂Ｏ₃ベース、ＺｎＯベース、またはＳｉＣベースである。本実施形態において、セラミックベース８００は、ＱＳＴベースであるが、本発明はこれに限定されない。 First, referring to FIG. 8A, a ceramic base 800 is provided. Ceramic base 800 is, for example, QST-based, AlN-based, _Al2O3 _- based, ZnO-based, or SiC-based. In this embodiment, the ceramic base 800 is a QST base, but the invention is not so limited.

続いて、セラミックベース８００上に核生成層８０２を形成する。本実施形態において、核生成層８０２は、窒化アルミニウム層であるが、本発明はこれに限定されない。核生成層８０２の厚さは、例えば、１５ｎｍ～１５０ｎｍの間である。核生成層８０２は、セラミックベース８００に引張応力を提供することができる。この時、セラミックベース８００の曲率は、例えば、＋５０ｋｍ^-1～＋８０ｋｍ^-1の間である。 A nucleation layer 802 is then formed on the ceramic base 800 . In this embodiment, the nucleation layer 802 is an aluminum nitride layer, although the invention is not so limited. The thickness of the nucleation layer 802 is, for example, between 15 nm and 150 nm. Nucleation layer 802 can provide tensile stress to ceramic base 800 . At this time, the curvature of the ceramic base 800 is, for example, between +50 km ^-1 and +80 km ^-1 .

続いて、図８Ｂを参照し、核生成層８０２上に複合過渡層８０４を形成する。複合過渡層８０４の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。複合過渡層８０４の厚さは、例えば、３００ｎｍより大きいである。複合過渡層８０４は、複数のアルミニウム含有層を含む。本実施形態において、アルミニウム含有層は、窒化アルミニウムガリウム層であるが（Ａｌ_YＧａ_1-YＮ、Ｙは、モル分率である）、本発明はこれに限定されない。複合過渡層８０４において、セラミックベース８００に相対的に離れているアルミニウム含有層のアルミニウム含有量は、セラミックベース８００に相対的に隣接するアルミニウム含有層のアルミニウム含有量より多い。アルミニウム含有層の差異は、結晶格子サイズの差異を生じさせるため、複合過渡層８０４は、結晶格子漸変層とみなすことができ、セラミックベース８００に漸変する圧縮応力を提供することができる。この時、セラミックベース８００の曲率は、例えば、０ｋｍ^-1～＋２０ｋｍ^-1の間である。また、本実施形態において、複合過渡層８０４は、２つのアルミニウム含有層を含むことができるが、本発明はこれに限定されない。別の実施形態において、複合過渡層８０４は、核生成層８０２上に順番に積み重ねられたさらに多くのアルミニウム含有層を含んでもよい。 Subsequently, referring to FIG. 8B, a composite transition layer 804 is formed on the nucleation layer 802 . A method of forming the composite transitional layer 804 is, for example, by performing an epitaxial growth process. The thickness of composite transition layer 804 is, for example, greater than 300 nm. Composite transition layer 804 includes multiple aluminum-containing layers. In this embodiment, the aluminum-containing layer is an aluminum gallium nitride layer (Al _Y Ga _1-Y N, where Y is the mole fraction), but the invention is not so limited. In the composite transition layer 804 , the aluminum-containing layers that are relatively distant from the ceramic base 800 have a higher aluminum content than the aluminum-containing layers that are relatively adjacent to the ceramic base 800 . Because differences in the aluminum-containing layers give rise to differences in crystal lattice size, the composite transition layer 804 can be considered a crystal lattice graded layer and can provide a graded compressive stress to the ceramic base 800 . At this time, the curvature of the ceramic base 800 is, for example, between 0 km ⁻¹ and +20 km ⁻¹ . Also, in this embodiment, the composite transition layer 804 can include two aluminum-containing layers, although the invention is not so limited. In another embodiment, composite transitional layer 804 may include more aluminum-containing layers sequentially stacked on nucleation layer 802 .

詳しく説明すると、本実施形態において、複合過渡層８０４は、核生成層８０２上に順番に形成された２つのアルミニウム含有層を含む。複合過渡層８０４において、セラミックベース８００に相対的に離れているアルミニウム含有層８０４ｂのアルミニウム含有量は、セラミックベース８００に相対的に隣接するアルミニウム含有層８０４ｂのアルミニウム含有量より多い。そのため、アルミニウム含有層８０４ｂを形成した後、セラミックベース８００の曲率は、例えば、＋３０ｋｍ^-1～＋６０ｋｍ^-1の間であり、続いてアルミニウム含有層８０４ｂを形成した後、セラミックベース８００の曲率は、例えば、０ｋｍ^-1～＋２０ｋｍ^-1の間である。 Specifically, in this embodiment, composite transition layer 804 includes two aluminum-containing layers sequentially formed on nucleation layer 802 . In composite transition layer 804 , aluminum-containing layers 804 b that are relatively distant from ceramic base 800 have a higher aluminum content than aluminum-containing layers 804 b that are relatively adjacent to ceramic base 800 . Therefore, after forming the aluminum-containing layer 804b, the curvature of the ceramic base 800 is, for example, between +30 km ^-1 and +60 km ^-1 , and subsequently after forming the aluminum-containing layer 804b, the curvature of the ceramic base 800 is: For example, between 0 km ^-1 and +20 km ^-1 .

本実施形態において、各アルミニウム含有層におけるアルミニウムモル分率Ｙは、例えば、０．１～０．９の間である。また、複合過渡層８０４において、隣接する２つのアルミニウム含有層におけるアルミニウムモル分率Ｙの差異は、例えば、０．４／Ｚ～０．９／Ｚの間であり、Ｚは、複合過渡層８０４におけるアルミニウム含有層の数量を示す。本実施形態において、複合過渡層８０４は、アルミニウム含有層８０４ａおよびアルミニウム含有層８０４ｂを含むため、アルミニウム含有層８０４ａとアルミニウム含有層８０４ｂの間のアルミニウムモル分率Ｙの差異は、０．２～０．４５の間である。 In this embodiment, the aluminum mole fraction Y in each aluminum-containing layer is, for example, between 0.1 and 0.9. Also, in the composite transitional layer 804, the difference in aluminum mole fraction Y in two adjacent aluminum-containing layers is, for example, between 0.4/Z and 0.9/Z, where Z is the composite transitional layer 804 shows the quantity of aluminum-containing layers in . In this embodiment, the composite transition layer 804 includes an aluminum-containing layer 804a and an aluminum-containing layer 804b, so that the difference in aluminum mole fraction Y between the aluminum-containing layer 804a and the aluminum-containing layer 804b is 0.2-0. between .45.

その後、図８Ｃを参照し、複合過渡層８０４上にドープしていないバッファ層８０６を形成することができる。バッファ層８０６の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、バッファ層８０６は、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層８０６の厚さは、例えば、２５０ｎｍ～５００ｎｍの間である。バッファ層８０６は、セラミックベース８００に圧縮応力を提供することができる。この時、セラミックベース８００の曲率は、例えば、０ｋｍ^-1～-２０ｋｍ^-1の間である。ドープしていないバッファ層８０６は、選択的である。別の実施形態において、実際の要求に応じて、ドープしていないバッファ層８０６を省略してもよい。 Thereafter, referring to FIG. 8C, an undoped buffer layer 806 may be formed over composite transition layer 804 . A method for forming the buffer layer 806 is, for example, to perform an epitaxial growth process. In this embodiment, the buffer layer 806 is a gallium nitride layer, but the invention is not so limited. The thickness of buffer layer 806 is, for example, between 250 nm and 500 nm. Buffer layer 806 can provide compressive stress to ceramic base 800 . At this time, the curvature of the ceramic base 800 is, for example, between 0 km ^-1 and -20 km ^-1 . The undoped buffer layer 806 is optional. In another embodiment, the undoped buffer layer 806 may be omitted according to actual requirements.

その後、バッファ層８０６上に第１ドーパントでドープしたバッファ層８０８を形成する。バッファ層８０８の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、第１ドーパントは、炭素、鉄、またはその組み合わせであってもよい。バッファ層８０８における第１ドーパントの濃度は、例えば、５×１０¹⁷ａｔｏｍ／ｃｍ³～１×１０¹⁹ａｔｏｍ／ｃｍ³の間である。また、本実施形態において、バッファ層８０８は、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層８０８の厚さは、例えば、０．５μｍ～１μｍの間である。本実施形態において、第１ドーパントとして用いる炭素または鉄の大きさは、窒素またはガリウムより大きいため、形成されるバッファ層８０８は、比較的大きな結晶格子を有することができる。したがって、バッファ層８０８は、セラミックベース８００に圧縮応力を提供することができる。この時、セラミックベース８００の曲率は、例えば、-４０ｋｍ^-1～-６０ｋｍ^-1の間である。 A buffer layer 808 doped with a first dopant is then formed over the buffer layer 806 . A method of forming the buffer layer 808 is, for example, to perform an epitaxial growth process. In this embodiment, the first dopant may be carbon, iron, or a combination thereof. The concentration of the first dopant in buffer layer 808 is, for example, between 5×10 ¹⁷ atoms/cm ³ and 1×10 ¹⁹ atoms/cm ³ . Moreover, although the buffer layer 808 is a gallium nitride layer in this embodiment, the present invention is not limited to this. The thickness of buffer layer 808 is, for example, between 0.5 μm and 1 μm. In this embodiment, the size of carbon or iron used as the first dopant is larger than that of nitrogen or gallium, so the formed buffer layer 808 can have a relatively large crystal lattice. Therefore, buffer layer 808 can provide compressive stress to ceramic base 800 . At this time, the curvature of the ceramic base 800 is, for example, between −40 km ⁻¹ and −60 km ⁻¹ .

続いて、図８Ｄを参照し、バッファ層８０８上に第２ドーパントでドープしたバッファ層８１０を形成する。バッファ層８１０の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、第２ドーパントは、ケイ素、ゲルマニウム、またはその組み合わせであってもよい。また、本実施形態において、バッファ層８１０は、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層８１０の厚さは、例えば、１００ｎｍ～５００ｎｍの間である。本実施形態において、第２ドーパントとして用いるケイ素またはゲルマニウムの大きさは、窒素またはガリウムより小さいため、形成されるバッファ層８１０は、比較的小さな結晶格子を有することができる。したがって、バッファ層８１０は、セラミックベース８００に引張応力を提供することができる。この時、セラミックベース８００の曲率は、例えば、-２０ｋｍ^-1～-４０ｋｍ^-1の間である。 Subsequently, referring to FIG. 8D, a buffer layer 810 doped with a second dopant is formed on the buffer layer 808 . A method for forming the buffer layer 810 is, for example, an epitaxial growth process. In this embodiment, the second dopant may be silicon, germanium, or a combination thereof. Also, in this embodiment, the buffer layer 810 is a gallium nitride layer, but the present invention is not limited to this. The thickness of the buffer layer 810 is, for example, between 100 nm and 500 nm. In this embodiment, the size of silicon or germanium used as the second dopant is smaller than that of nitrogen or gallium, so the formed buffer layer 810 can have a relatively small crystal lattice. Therefore, buffer layer 810 can provide tensile stress to ceramic base 800 . At this time, the curvature of the ceramic base 800 is, for example, between -20km ^-1 and -40km ^-1 .

重要なこととして、バッファ層８１０において、第２ドーパントの濃度は、セラミックベース８００から離れる方向に向かって増加する。本実施形態において、バッファ層８１０における第２ドーパントの濃度は、１×１０¹⁷ａｔｏｍ／ｃｍ³から１×１０¹⁹ａｔｏｍ／ｃｍ³まで増加する。つまり、バッファ層８１０を形成する過程において、第２ドーパントの濃度は、少しずつ増加するため、セラミックベース８００に増大した引張応力を少しずつ提供することができ、セラミックベース８００およびその上にある膜層が突然大き過ぎる相反応力（引張応力）を受けて損傷するのを防ぐことができる。 Importantly, in the buffer layer 810 the concentration of the second dopant increases in the direction away from the ceramic base 800 . In this embodiment, the concentration of the second dopant in buffer layer 810 is increased from 1×10 ¹⁷ atoms/cm ³ to 1×10 ¹⁹ atoms/cm ³ . That is, in the process of forming the buffer layer 810, the concentration of the second dopant is gradually increased, so that an increased tensile stress can be gradually provided to the ceramic base 800, and the ceramic base 800 and the film thereon can be gradually increased. It is possible to prevent the layer from being damaged due to sudden too large phase reaction force (tensile stress).

その後、バッファ層８１０上に第２ドーパントでドープしたバッファ層８１２を形成して、本実施形態の半導体基板８０を形成する。バッファ層８１２の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。本実施形態において、バッファ層８１０と同様に、バッファ層８１２は、窒化ガリウム層であり、且つバッファ層８１２における第２ドーパントは、ケイ素、ゲルマニウム、またはその組み合わせであってもよい。したがって、バッファ層８１２は、セラミックベース８００に引張応力を提供することができる。バッファ層８１２の厚さは、例えば、５００ｎｍより大きい。 A buffer layer 812 doped with a second dopant is then formed on the buffer layer 810 to form the semiconductor substrate 80 of the present embodiment. A method for forming the buffer layer 812 is, for example, an epitaxial growth process. In this embodiment, similar to buffer layer 810, buffer layer 812 is a gallium nitride layer, and the second dopant in buffer layer 812 may be silicon, germanium, or a combination thereof. Therefore, buffer layer 812 can provide tensile stress to ceramic base 800 . The thickness of buffer layer 812 is, for example, greater than 500 nm.

バッファ層８１２において、第２ドーパントの濃度は、一定であり、且つバッファ層８１０における第２ドーパントの最大濃度より低くない。本実施形態において、バッファ層８１２における第２ドーパントの濃度は、８×１０¹⁸ａｔｏｍ／ｃｍ³より低くない。比較的高い第２ドーパント濃度を有するバッファ層８１２を形成する（比較的大きな引張応力を増やす）前に、漸変する第２ドーパント濃度を有するバッファ層８１０が既に形成されているため、セラミックベース８００およびその上にある膜層が突然大き過ぎる相反応力（引張応力）を受けて損傷するのを有効に防ぐことができる。別の実施形態において、バッファ層８１２における第２ドーパントの濃度は、１×１０¹⁹ａｔｏｍ／ｃｍ³より高くてもよい。 In buffer layer 812 , the concentration of the second dopant is constant and no lower than the maximum concentration of the second dopant in buffer layer 810 . In this embodiment, the concentration of the second dopant in buffer layer 812 is no lower than 8×10 ¹⁸ atoms/cm ³ . Since the buffer layer 810 with the graded second dopant concentration has already been formed before forming the buffer layer 812 with the relatively high second dopant concentration (increasing the relatively large tensile stress), the ceramic base 800 and the overlying film layers can be effectively prevented from being damaged by sudden excessive phase reaction force (tensile stress). In another embodiment, the concentration of the second dopant in buffer layer 812 may be higher than 1×10 ¹⁹ atoms/cm ³ .

本実施形態の半導体基板８０において、バッファ層８１０およびバッファ層８１２を形成する前に、セラミックベース８００が受ける総応力は圧縮応力であるため、バッファ層８１０およびバッファ層８１２を形成することによって、セラミックベース８００が受ける引張応力と圧縮応力をほぼ同じにすることができる。セラミックベース８００は、平衡した応力を有するため、セラミックベース８００は、比較的低い曲率を有することができ、後続の膜層のエピタキシャル成長に有利である。 In the semiconductor substrate 80 of this embodiment, the total stress that the ceramic base 800 receives before forming the buffer layers 810 and 812 is compressive stress. The tensile stress and compressive stress experienced by the base 800 can be approximately the same. Because the ceramic base 800 has balanced stress, the ceramic base 800 can have a relatively low curvature, which is advantageous for epitaxial growth of subsequent film layers.

本実施形態において、漸変する第２ドーパントの濃度を有するバッファ層８１０および一定の第２ドーパントの濃度を有するバッファ層８１２をバッファ層８０８上に順番に設置するが、本発明はこれに限定されない。別の実施形態において、漸変する第２ドーパントの濃度を有するバッファ層のみをバッファ層８０８上に設置してもよい。 In this embodiment, a buffer layer 810 with a varying second dopant concentration and a buffer layer 812 with a constant second dopant concentration are sequentially deposited on the buffer layer 808, but the invention is not limited thereto. . In another embodiment, only a buffer layer having a graded concentration of the second dopant may be deposited over buffer layer 808 .

図９は、本発明の実施形態の半導体基板の断面概略図である。本実施形態において、図８Ｄと同じ素子には、同じ参照符号を用いて表示し、説明を省略する。 FIG. 9 is a schematic cross-sectional view of a semiconductor substrate according to an embodiment of the invention. In this embodiment, the same elements as in FIG. 8D are denoted by the same reference numerals, and the description thereof is omitted.

図９を参照し、本実施形態の半導体基板９０において、漸変する第２ドーパントの濃度を有するバッファ層８１０ａをバッファ層８０８上に設置する。バッファ層８１０ａの形成方法は、例えば、エピタキシャル成長プロセスを行うことである。第２ドーパントは、ケイ素、ゲルマニウム、またはその組み合わせであってもよい。また、本実施形態において、バッファ層８１０ａは、窒化ガリウム層であるが、本発明はこれに限定されない。バッファ層８１０ａの第２ドーパントの濃度は、セラミックベース８００から離れる方向に向かって増加し、且つ第２ドーパントの濃度は、提供される引張応力はセラミックベース８００が受ける引張応力と圧縮応力がほぼ同じになるまでに増加する。例を挙げて説明すると、第３実施形態を参照するとわかるように、バッファ層８１０ａにおける第２ドーパントの濃度は、１×１０¹⁷ａｔｏｍ／ｃｍ³から１×１０¹⁹ａｔｏｍ／ｃｍ³以上まで増加することができる。また、この状況で、バッファ層８１０ａの厚さは、半導体基板８０におけるバッファ層８１０とバッファ層８１２の厚さの総和であってもよい。 Referring to FIG. 9, in the semiconductor substrate 90 of the present embodiment, a buffer layer 810a having a graded second dopant concentration is deposited on the buffer layer 808 . A method for forming the buffer layer 810a is, for example, an epitaxial growth process. The second dopant may be silicon, germanium, or a combination thereof. Moreover, although the buffer layer 810a is a gallium nitride layer in this embodiment, the present invention is not limited to this. The concentration of the second dopant in the buffer layer 810a increases in the direction away from the ceramic base 800, and the concentration of the second dopant is such that the tensile stress provided is approximately the same as the tensile stress experienced by the ceramic base 800 and the compressive stress. increases until For example, referring to the third embodiment, the concentration of the second dopant in the buffer layer 810a increases from 1×10 ¹⁷ atoms/cm ³ to 1×10 ¹⁹ atoms/cm ³ or more. be able to. Also, in this situation, the thickness of the buffer layer 810 a may be the sum of the thicknesses of the buffer layers 810 and 812 in the semiconductor substrate 80 .

以下、半導体基板８０を例として、本発明の平衡応力を有する応用を説明する。例を挙げて説明すると、半導体基板８０をトランジスタの製造に使用することができる。実際の要求に応じて、半導体基板８０は、半導体基板９０に置き換えてもよい。 The application of the present invention with balanced stress will now be described by taking a semiconductor substrate 80 as an example. By way of example, semiconductor substrate 80 may be used in the fabrication of transistors. The semiconductor substrate 80 may be replaced with the semiconductor substrate 90 according to actual requirements.

図１０Ａ～図１０Ｂは、本発明の実施形態のトランジスタの製造フローの断面概略図である。本実施形態において、図８Ｄと同じ素子には、同じ参照符号を用いて表示し、説明を省略する。 10A-10B are cross-sectional schematic diagrams of the fabrication flow of a transistor of an embodiment of the present invention. In this embodiment, the same elements as in FIG. 8D are denoted by the same reference numerals, and the description thereof is omitted.

まず、図１０Ａを参照し、半導体基板８０上にＮ型窒化ガリウム層１０００、Ｐ型窒化ガリウム層１００２、およびＮ型窒化ガリウム層１００４を順番に形成する。Ｎ型窒化ガリウム層１０００、Ｐ型窒化ガリウム層１００２、およびＮ型窒化ガリウム層１００４の形成方法は、例えば、エピタキシャル成長プロセスを行うことである。Ｎ型窒化ガリウム層１０００の厚さは、例えば、３μｍ～５μｍの間である。Ｐ型窒化ガリウム層１００２の厚さは、例えば、２５０ｎｍ～４００ｎｍの間である。Ｎ型窒化ガリウム層１００４の厚さは、例えば、１５０ｎｍ～３００ｎｍの間である。本実施形態において、Ｎ型窒化ガリウム層１０００、Ｐ型窒化ガリウム層１００２、およびＮ型窒化ガリウム層１００４は、単なる例であり、本発明を限定するものではない。 First, referring to FIG. 10A, an N-type gallium nitride layer 1000, a P-type gallium nitride layer 1002, and an N-type gallium nitride layer 1004 are sequentially formed on a semiconductor substrate 80. Then, as shown in FIG. A method for forming the N-type gallium nitride layer 1000, the P-type gallium nitride layer 1002, and the N-type gallium nitride layer 1004 is, for example, performing an epitaxial growth process. The thickness of the N-type gallium nitride layer 1000 is, for example, between 3 μm and 5 μm. The thickness of the P-type gallium nitride layer 1002 is, for example, between 250 nm and 400 nm. The thickness of the N-type gallium nitride layer 1004 is, for example, between 150 nm and 300 nm. In this embodiment, the N-type gallium nitride layer 1000, the P-type gallium nitride layer 1002, and the N-type gallium nitride layer 1004 are merely examples and are not intended to limit the invention.

その後、図１０Ｂを参照し、Ｎ型窒化ガリウム層１０００、Ｐ型窒化ガリウム層１００２、およびＮ型窒化ガリウム層１００４をパターン化して、堆積構造１００８を形成する。本実施形態において、Ｎ型窒化ガリウム層１０００、Ｐ型窒化ガリウム層１００２、およびＮ型窒化ガリウム層１００４をパターン化する過程において、同時に、一部のバッファ層８１２を除去する。その後、露出したバッファ層８１２上にソース１０１０を形成する。本実施形態において、ソース１０１０は、堆積構造１００８の両側にあるバッファ層８１２上に形成される。その後、堆積構造１００８の中に凹溝を形成し、且つ凹溝の表面にゲート絶縁層１０１２を形成し、ゲート絶縁層１０１２上にゲート１０１４を形成し、ゲート１０１４の両側にあるＮ型窒化ガリウム層１００４上にドレイン１０１６を形成する。このようにして、本実施形態のトランジスタ９２の製造が完成する。ソース１０１０、ゲート絶縁層１０１２、ゲート１０１４、およびドレイン１０１６の形成方法については、本分野の技術者にとって周知であるため、ここでは説明を省略する。 Thereafter, referring to FIG. 10B, the N-type gallium nitride layer 1000, the P-type gallium nitride layer 1002, and the N-type gallium nitride layer 1004 are patterned to form a stack structure 1008. FIG. In this embodiment, during the process of patterning the N-type gallium nitride layer 1000, the P-type gallium nitride layer 1002, and the N-type gallium nitride layer 1004, part of the buffer layer 812 is removed at the same time. A source 1010 is then formed on the exposed buffer layer 812 . In this embodiment, source 1010 is formed on buffer layer 812 on either side of stack structure 1008 . After that, a groove is formed in the deposition structure 1008, a gate insulating layer 1012 is formed on the surface of the groove, a gate 1014 is formed on the gate insulating layer 1012, and N-type gallium nitride on both sides of the gate 1014 is formed. A drain 1016 is formed over layer 1004 . Thus, the manufacture of the transistor 92 of this embodiment is completed. Methods of forming the source 1010, the gate insulating layer 1012, the gate 1014, and the drain 1016 are well known to those skilled in the art and will not be described here.

トランジスタ９２において、セラミックベース８００は、平衡した応力を有し、比較的低い曲率を有することができる。したがって、形成されるセラミックベース８００上の各膜層は、いずれも優れた品質を有することができるため、トランジスタ９２は、優れた電気的性能を有することができる。 In transistor 92, ceramic base 800 has balanced stress and can have relatively low curvature. Therefore, each film layer formed on the ceramic base 800 can have excellent quality, so that the transistor 92 can have excellent electrical performance.

特に言及すべきこととして、本発明の半導体基板に含まれるトランジスタは、トランジスタ７０、９２のような構造を有するものに限定されない。別の実施形態において、トランジスタは、本発明の半導体基板をその基板として採用していれば、各種周知の構造を有してもよい。 It should be noted that the transistors included in the semiconductor substrate of the present invention are not limited to having the structure of transistors 70,92. In another embodiment, the transistor may have various well-known structures, employing the semiconductor substrate of the present invention as its substrate.

また、本発明の半導体基板は、発光ダイオードの基板として使用してもよい。本発明の半導体基板を発光ダイオードの基板として使用する時、本発明の半導体基板上に各種発光ダイオードの構造を形成することができるが、本発明はこれに限定されない。 Also, the semiconductor substrate of the present invention may be used as a substrate for a light emitting diode. When the semiconductor substrate of the present invention is used as a light emitting diode substrate, various light emitting diode structures can be formed on the semiconductor substrate of the present invention, but the present invention is not limited thereto.

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。 As described above, the present invention has been disclosed through the embodiments, but it is not intended to limit the present invention. Since variations and modifications are naturally possible, the scope of patent protection should be determined with reference to the appended claims and their equivalents.

本発明の半導体基板は、トランジスタまたは発光ダイオードの製造に使用することができる。 The semiconductor substrate of the invention can be used in the manufacture of transistors or light emitting diodes.

１０、５０、６０、８０、９０半導体基板
２０、７０、９２トランジスタ
３０発光ダイオード
１００複合ベース
１００ａベース
１００ｂ絶縁層
１００ｃ半導体層
１０２ワイドバンドギャップ拡散バッファ層
１０４、５０２、８０２核生成層
１０４ａ拡散層
２００、５０４、５０６、５０６ａ、５０８、８０６、８０８、８１０、８１０ａ、８１２バッファ層
２０２、７００チャネル層
２０２ａ二次元電子ガス
２０４、７０２バリア層
２０６、７０３、１０１４ゲート
２０８ｓ、７０４ａ、１０１０ソース
２０８ｄ、７０４ｂ、１０１６ドレイン
３００第１導電型ＧａＮ層
３０２発光層
３０４第２導電型ＧａＮ層
３０６第１電極
３０８第２電極
５００、８００セラミックベース
８０４複合過渡層
８０４ａ、８０４ｂアルミニウム含有層
１０００、１００４Ｎ型窒化ガリウム層
１００２Ｐ型窒化ガリウム層
１００８堆積構造
１０１２ゲート絶縁層 10, 50, 60, 80, 90 semiconductor substrate 20, 70, 92 transistor 30 light emitting diode 100 composite base 100a base 100b insulating layer 100c semiconductor layer 102 wide band gap diffusion buffer layer 104, 502, 802 nucleation layer 104a diffusion layer 200 , 504, 506, 506a, 508, 806, 808, 810, 810a, 812 buffer layers 202, 700 channel layer 202a two-dimensional electron gas 204, 702 barrier layers 206, 703, 1014 gates 208s, 704a, 1010 sources 208d, 704b , 1016 drain 300 first conductivity type GaN layer 302 light emitting layer 304 second conductivity type GaN layer 306 first electrode 308 second electrode 500, 800 ceramic base 804 composite transition layer 804a, 804b aluminum-containing layer 1000, 1004 N-type gallium nitride Layer 1002 P-type gallium nitride layer 1008 Stacked structure 1012 Gate insulating layer

Claims

a silicon carbide base having a non-zero off-angle, a thickness less than 500 μm, and a diameter greater than 4 inches;
a nucleation layer disposed on the silicon carbide base;
a first buffer layer disposed on the nucleation layer and doped with a first dopant that provides compressive stress to the silicon carbide base;
wherein the first dopant comprises carbon, iron, or a combination thereof;
the concentration of the first dopant in the first buffer layer increases away from the silicon carbide base;
A semiconductor substrate having an equilibrium stress in which the curvature of the semiconductor substrate is between +16 km ⁻¹ and −16 km ⁻¹ .

2. The semiconductor substrate with balanced stress of claim 1, wherein the silicon carbide base has an off angle of 4 degrees, 8 degrees, or 12 degrees.

2. The semiconductor substrate with equilibrium stress of claim 1, wherein the concentration of the first dopant in the first buffer layer increases from 5*10< ^{16 >} atoms/cm ^<3> to 8*10< ¹⁸ >atoms/cm ^<3> .

2. The semiconductor substrate with balanced stress of claim 1, further comprising a second buffer layer disposed on said first buffer layer and doped with said first dopant to provide compressive stress to said silicon carbide base.

5. The semiconductor substrate with balanced stress of claim 4, wherein the first buffer layer and the second buffer layer each comprise a gallium nitride layer.

6. The semiconductor substrate with equilibrium stress of claim 5, wherein the concentration of the first dopant in the second buffer layer is no lower than 8*10 ^{<18 >} atoms/cm ^<3> .

2. The semiconductor substrate with balanced stress of claim 1, wherein said silicon carbide base has a diameter between 4 inches and 6 inches.

2. The semiconductor substrate with balanced stress of claim 1, wherein the thickness of said silicon carbide base is less than 350 [mu]m.