JP2023064359A - Semiconductor element, imaging element, and electronic apparatus - Google Patents
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Abstract
Description
本技術は半導体素子、撮像素子、電子機器に関し、例えば、複数のトランジスタを搭載した半導体素子を微細化するのに好適な半導体素子、撮像素子、電子機器に関する。 The present technology relates to a semiconductor device, an imaging device, and an electronic device, and more particularly, to a semiconductor device, an imaging device, and an electronic device suitable for miniaturizing a semiconductor device having a plurality of transistors mounted thereon.
各画素に設けられたフローティングディフュージョン(FD)の変換効率を切り替える機構を備えた撮像素子(イメージセンサ)が提案されている(特許文献1参照)。 An imaging device (image sensor) having a mechanism for switching the conversion efficiency of a floating diffusion (FD) provided in each pixel has been proposed (see Patent Document 1).
特許文献1に係る技術では、一般的なCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを基本として、第1のFDと、第1のFDよりも大きな容量の第2のFDとを切り替えるゲートを設けている。そして、高変換効率にする場合、ゲートをOFFにして第1のFDへの寄生容量を最小化し、反対に低変換効率にする場合、ゲートをONにして第1のFDと第2のFDとを接続して寄生容量を最大化することが記載されている。
The technique according to
変換効率を切り替える機構を備えた撮像素子の場合、複数のFDを設けたり、FDの切り替えを行うためのトランジスタを配置したりするための領域が必要となる。近年、画素の微細化が進んでおり、FDやトランジスタを配置するための領域が大きくなることにより微細化の妨げとなることが懸念されている。画素を微細化するために、トランジスタを配置するための領域を小さくすることが望まれている。 In the case of an imaging device having a mechanism for switching the conversion efficiency, a region is required for providing a plurality of FDs and arranging transistors for switching the FDs. In recent years, pixel miniaturization has progressed, and there is concern that an increase in the area for arranging an FD and a transistor will hinder miniaturization. In order to miniaturize pixels, it is desired to reduce the area for arranging transistors.
本技術は、このような状況に鑑みてなされたものであり、トランジスタを配置する領域を小さくすることができるようにするものである。 The present technology has been made in view of such circumstances, and is intended to make it possible to reduce the area in which transistors are arranged.
本技術の一側面の半導体素子は、直列に接続されている複数のトランジスタと、前記トランジスタに設けられているサイドウォールとを備え、隣接する前記トランジスタ間に設けられている第1のサイドウォールは、前記トランジスタのゲート電極の間に隙間無く設けられている半導体素子である。 A semiconductor device according to one aspect of the present technology includes a plurality of transistors connected in series and sidewalls provided in the transistors, wherein the first sidewalls provided between the adjacent transistors are , a semiconductor element provided without a gap between the gate electrodes of the transistor.
本技術の一側面の撮像素子は、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、前記蓄積部に電荷を転送する複数の転送トランジスタとを備え、前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている撮像素子である。 An imaging device according to one aspect of the present technology includes a photoelectric conversion unit that converts light into charge, a plurality of storage units that temporarily store the charge, and a plurality of transfer transistors that transfer the charge to the storage unit, A first sidewall provided between the plurality of transfer transistors is an imaging device provided without a gap between gate electrodes of the transfer transistors.
本技術の一側面の電子機器は、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、前記蓄積部に電荷を転送する複数の転送トランジスタとを備え、前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている撮像素子と、前記撮像素子からの信号を処理する処理部とを備える電子機器である。 An electronic device according to one aspect of the present technology includes a photoelectric conversion unit that converts light into charge, a plurality of storage units that temporarily store the charge, and a plurality of transfer transistors that transfer the charge to the storage unit, The first sidewall provided between the plurality of transfer transistors includes an imaging device provided without a gap between gate electrodes of the transfer transistors, and a processing unit that processes signals from the imaging device. An electronic device comprising
本技術の一側面の半導体素子においては、直列に接続されている複数のトランジスタと、トランジスタに設けられているサイドウォールとが備えられ、隣接するトランジスタ間に設けられているサイドウォールは、トランジスタのゲート電極の間に隙間無く設けられている。 A semiconductor device according to one aspect of the present technology includes a plurality of transistors connected in series and sidewalls provided in the transistors. It is provided without a gap between the gate electrodes.
本技術の一側面の撮像素子においては、光を電荷に変換する光電変換部と、電荷を一時的に蓄積する複数の蓄積部と、蓄積部に電荷を転送する複数の転送トランジスタとが備えられ、複数の転送トランジスタの間に設けられているサイドウォールは、転送トランジスタのゲート電極の間に隙間無く設けられている。 An imaging device according to one aspect of the present technology includes a photoelectric conversion unit that converts light into electric charges, a plurality of storage units that temporarily store the charges, and a plurality of transfer transistors that transfer the charges to the storage units. , the sidewalls provided between the plurality of transfer transistors are provided without gaps between the gate electrodes of the transfer transistors.
本技術の一側面の電子機器においては、前記撮像素子が含まれる構成とされている。 An electronic device according to one aspect of the present technology includes the imaging device.
なお、電子機器は、独立した装置であっても良いし、1つの装置を構成している内部ブロックであっても良い。 The electronic device may be an independent device, or may be an internal block forming one device.
以下に、本技術を実施するための形態(以下、実施の形態という)について説明する。 Below, the form (henceforth embodiment) for implementing this technique is demonstrated.
<第1の実施の形態>
図1は、本技術が適用される半導体素子の一実施の形態における回路構成例を示す図である。半導体素子10aは、直列に接続されたトランジスタ11とトランジスタ12から構成されている。
<First embodiment>
FIG. 1 is a diagram showing a circuit configuration example in one embodiment of a semiconductor device to which the present technology is applied. The
図2は、半導体素子10aの断面構成例を示す図である。P型の半導体基板31内に、N型の不純物が拡散された拡散領域32と拡散領域33が設けられている。
FIG. 2 is a diagram showing a cross-sectional configuration example of the
なおここでは、N型のトランジスタを例に挙げて説明をするが、P型のトランジスタに対しても、本技術は適用できる。 Although an N-type transistor will be described here as an example, the present technology can also be applied to a P-type transistor.
拡散領域32と拡散領域33は、トランジスタ11とトランジスタ12のソースまたはドレインに該当する領域である。
The
半導体基板31上には、酸化膜36が形成されている。酸化膜36上には、トランジスタ11のゲート電極37とトランジスタ12のゲート電極38が設けられている。
An
ゲート電極37とゲート電極38は、それぞれサイドウォールで囲まれた構成とされている。図2に示した断面構成例においては、ゲート電極37の図中左側には、サイドウォール39が設けられ、図中右側には、サイドウォール40が設けられている。同じく、ゲート電極38の図中左側には、サイドウォール40が設けられ、図中右側には、サイドウォール41が設けられている。
The
サイドウォール40は、ゲート電極37とゲート電極38との間に形成されているサイドウォールであり、ゲート電極37とゲート電極38との間を隙間無く埋めるように構成されている。
The
なお、隙間無く埋めるとは、ゲート電極37とゲート電極38の間であり、酸化膜36上を、所定の厚さでサイドウォールが形成されていることを含む。図2に示したように、ゲート電極37とゲート電極38の底面から上面の高さまでサイドウォール40が設けられている場合のみが本技術の適用範囲に含まれる記載ではなく、上面の高さまで設けられていない場合やゲート電極の上部を覆うような場合、換言すれば、底面から所定の厚さで設けられている場合も含まれる。
It should be noted that filling without a gap means that the sidewall is formed between the
図3は、半導体素子10aの平面構成例を示す図である。トランジスタ11のゲート電極37は、サイドウォールにより囲まれている。図3に示した平面構成例において、ゲート電極37の図中左側には、サイドウォール39が設けられ、図中右側には、サイドウォール40が設けられ、図中上側には、サイドウォール42が設けられ、図中下側には、サイドウォール43が設けられている。ここでは説明のため、ゲート電極37を囲むサイドウォールを、左辺、右辺、上辺、下辺に分けて符号を付したが、これらのサイドウォールは、連続した構成とされている。以下の説明においても、同様であり、説明のためサイドウォールを分けて記載するが、サイドウォールは、連続した一体化構成とされている。
FIG. 3 is a diagram showing a planar configuration example of the
同様にトランジスタ11のゲート電極38は、サイドウォールにより囲まれている。図3に示した平面構成例において、ゲート電極38の図中左側には、サイドウォール40が設けられ、図中右側には、サイドウォール41が設けられ、図中上側には、サイドウォール44が設けられ、図中下側には、サイドウォール45が設けられている。
Similarly,
トランジスタ11の左側には、ソースまたはドレインに対応する拡散領域32が設けられている。トランジスタ12の左側には、ソースまたはドレインに対応する拡散領域33が設けられている。
A
このように、トランジスタ11とトランジスタ12のそれぞれのゲート電極は、サイドウォールに囲まれた構成とされている。トランジスタ11のゲート電極37とトランジスタ12のゲート電極38との間に形成されているサイドウォール40は、トランジスタ11のサイドウォールとしても機能し、トランジスタ12のサイドウォールとしても機能する。
Thus, the gate electrodes of the
図2を再度参照するに、トランジスタ11とトランジスタ12とのゲート電極間は、断面視においてサイドウォール40で埋められた構造とされ、トランジスタ11とトランジスタ12のゲート電極間の距離が短くなる構造とされている。このような構造とすることにより、図2に示したように、P型の半導体基板31内のサイドウォール40下には、N型の拡散領域を設けなくても、ゲート変調だけでトランジスタとして動作する構造とすることができる。
Referring again to FIG. 2, the space between the gate electrodes of the
トランジスタ11とトランジスタ12のゲート電極間の距離について、図4を参照して説明する。
The distance between the gate electrodes of the
図4は、図2に示した断面構成図である。図4に示したように、サイドウォール39の幅を幅aとし、サイドウォール40の幅を幅bとし、サイドウォール39の幅を幅cとする。
FIG. 4 is a cross-sectional configuration diagram shown in FIG. As shown in FIG. 4, the width of the
サイドウォール39の幅aは、図4に示したような断面視において三角形状に形成されている場合、その底辺の長さに該当し、酸化膜36と接している面側の長さである。サイドウォール40の幅bは、図4に示したような断面視において四角形状に形成されている場合、酸化膜36と接している面側の長さであり、トランジスタ11のゲート電極37の側面から、トランジスタ12のゲート電極38の側面までの長さである。サイドウォール39の幅cは、図4に示したような断面視において三角形状に形成されている場合、その底辺の長さに該当し、酸化膜36と接している面側の長さである。
The width a of the
このように幅a、幅b、および幅cを規定した場合、幅bは、以下の式(1)により規定される長さとすることができる。
幅b≦2×幅a=2×幅c ・・・(1)
幅bは、幅aの2倍と同等または小さい長さである。幅aと幅cが同じ長さである場合、幅bは、幅cの2倍と同等または小さい長さである。
When the width a, the width b, and the width c are defined in this way, the width b can be the length defined by the following formula (1).
width b≦2×width a=2×width c (1)
The width b is a length equal to or less than twice the width a. If width a and width c have the same length, width b has a length equal to or less than twice width c.
幅bは、ソースまたはドレインが形成されている部分に形成されているサイドウォール(例えば、図4においてはサイドウォール39やサイドウォール41)の幅の2倍以下である。例えば、幅aや幅bが、50nmである場合、幅bは、100nm以下で構成される。
The width b is twice or less than the width of the sidewalls (for example, the
トランジスタ11とトランジスタ12のゲート電極間の幅bが、式(1)を満たす場合、図中点線で示した領域内の不純物濃度を低減することができる。図4に示した例では、半導体基板31内のサイドウォール40下には、N型の拡散領域を形成されていない。すなわち、トランジスタ11とトランジスタ12のゲート電極間の領域の不純物濃度は、トランジスタのソースやドレインとなる拡散領域32や拡散領域33の不純物濃度よりも薄く形成されている。
When the width b between the gate electrodes of the
このように、図中点線で示した領域内の不純物濃度が低減されることにより、領域内の電界が緩和され、暗電流を抑制することができる。また、トランジスタ11とトランジスタ12との間を狭く構成することができ、半導体素子10aを微細化することができる。
As described above, by reducing the impurity concentration in the region indicated by the dotted line in the figure, the electric field in the region is relaxed and the dark current can be suppressed. Further, the space between the
<第2の実施の形態>
図5は、第2の実施の形態における半導体素子10bの回路構成例を示す図である。第2の実施の形態における半導体素子10bにおいて、第1の実施の形態における半導体素子10aと同一の部分には同一の符号を付し、適宜説明は省略する。
<Second Embodiment>
FIG. 5 is a diagram showing a circuit configuration example of a
図5に示したように、半導体素子10bは、トランジスタ11、トランジスタ12、およびトランジスタ13が直列に接続されている。第2の実施の形態における半導体素子10bは、第1の実施の形態における半導体素子10a(図1)に、トランジスタ13を追加した構成とされている点が異なり、他の点は同一である。
As shown in FIG. 5, the
図6は、半導体素子10bの断面構成例を示す図である。図6に示した半導体素子10bの酸化膜36上には、トランジスタ11のゲート電極37、トランジスタ12のゲート電極38、およびトランジスタ13のゲート電極51が設けられている。
FIG. 6 is a diagram showing a cross-sectional configuration example of the
ゲート電極37、ゲート電極38、およびゲート電極51は、それぞれサイドウォールで囲まれた構成とされている。図6に示した断面構成例においては、ゲート電極37の図中左側には、サイドウォール39が設けられ、図中右側には、サイドウォール40が設けられている。
The
同じく、ゲート電極38の図中左側には、サイドウォール40が設けられ、図中右側には、サイドウォール52が設けられている。同じく、ゲート電極51の図中左側には、サイドウォール52が設けられ、図中右側には、サイドウォール53が設けられている。
Similarly, a
サイドウォール40は、ゲート電極37とゲート電極38との間に形成されているサイドウォールであり、ゲート電極37とゲート電極38との間を隙間無く埋めるように形成されている。サイドウォール52は、ゲート電極38とゲート電極51との間に形成されているサイドウォールであり、ゲート電極38とゲート電極51との間を隙間無く埋めるように形成されている。
The
図7は、半導体素子10bの平面構成例を示す図である。トランジスタ11のゲート電極37、トランジスタ12のゲート電極38、およびトランジスタ13のゲート電極51は、それぞれサイドウォールにより囲まれている。
FIG. 7 is a diagram showing a planar configuration example of the
図7に示した平面構成例において、トランジスタ11のゲート電極37の図中左側には、サイドウォール39が設けられ、図中右側には、サイドウォール40が設けられ、図中上側には、サイドウォール42が設けられ、図中下側には、サイドウォール43が設けられている。これらのサイドウォールは、連続した構成とされている。
In the planar configuration example shown in FIG. 7, a
図7に示した平面構成例において、トランジスタ12のゲート電極38の図中左側には、サイドウォール40が設けられ、図中右側には、サイドウォール52が設けられ、図中上側には、サイドウォール44が設けられ、図中下側には、サイドウォール45が設けられている。これらのサイドウォールは、連続した構成とされている。
In the planar configuration example shown in FIG. 7, a
図7に示した平面構成例において、ゲート電極51の図中左側には、サイドウォール52が設けられ、図中右側には、サイドウォール53が設けられ、図中上側には、サイドウォール54が設けられ、図中下側には、サイドウォール55が設けられている。これらのサイドウォールは、連続した構成とされている。
In the planar configuration example shown in FIG. 7, a
トランジスタ11のゲート電極37とトランジスタ12のゲート電極38との間は、サイドウォール40で埋められた構造とされている。同じくトランジスタ12のゲート電極38とトランジスタ13のゲート電極51との間は、サイドウォール52で埋められた構造とされている。
A
このような構造とすることで、トランジスタ11とトランジスタ12とのゲート電極間の距離が短くなる構造とすることができる。またトランジスタ12とトランジスタ13のゲート電極間も、距離が短くなる構造とすることができる。
With such a structure, the distance between the gate electrodes of the
このような構造とすることで、図6に示したように、P型の半導体基板31内のサイドウォール40下やサイドウォール52下には、N型の拡散領域を設けなくても、ゲート変調だけでトランジスタとして動作する構造とすることができる。
With such a structure, as shown in FIG. 6, gate modulation can be performed without providing an N-type diffusion region under the
サイドウォール40とサイドウォール52は、図4を参照して説明した幅bに該当する幅で形成されている。換言すれば、サイドウォール40とサイドウォール52は、図4を参照して説明した式(1)を満たす幅bで構成されている。
The
このように、本技術は、3個のトランジスタが直列接続されている半導体素子に対しても適用できる。図6を再度参照するに、トランジスタ11とトランジスタ12の間と、トランジスタ12とトランジスタ13との間をそれぞれ隙間無くサイドウォールが埋められるような構成とすることで、ゲート電極が形成されている領域に該当する半導体基板31内の不純物濃度を低減することができる。
Thus, the present technology can also be applied to a semiconductor device in which three transistors are connected in series. Referring to FIG. 6 again, the sidewalls are filled without gaps between the
図6に示した例では、ゲート電極37、サイドウォール40、ゲート電極38、サイドウォール52、およびゲート電極51が形成されている領域に該当する半導体基板31内の領域には、N型の拡散領域は形成されていない。このように、N型の拡散領域を設けなくても、ゲート変調だけでトランジスタとして動作する構造とすることができる。
In the example shown in FIG. 6, the regions in the
このように、ゲート電極下に位置する領域内の不純物濃度が低減されることにより、領域内の電界が緩和され、暗電流を抑制することができる。また、トランジスタ11、トランジスタ12、およびトランジスタ13が形成された半導体素子10bを微細化することができる。
By reducing the impurity concentration in the region located under the gate electrode in this manner, the electric field in the region is relaxed and the dark current can be suppressed. Moreover, the
なお、第1の実施の形態では2個のトランジスタが直列接続されている例を示し、第2の実施の形態では3個のトランジスタが直列接続されている例を示した。本技術は、2個または3個のトランジスタが直列接続されている場合に適用範囲が限定される記載ではなく、4個以上のトランジスタが直列接続されているような場合にも適用できる。後述するように、並列接続されているトランジスタを含むような場合にも本技術を適用することはできる。 The first embodiment shows an example in which two transistors are connected in series, and the second embodiment shows an example in which three transistors are connected in series. The present technology is not limited to a case where two or three transistors are connected in series, but can also be applied to a case where four or more transistors are connected in series. As will be described later, the present technology can also be applied to a case including transistors connected in parallel.
すなわち、本技術は、直列に接続されている複数のトランジスタに対して適用でき、複数のトランジスタのうち、隣接するトランジスタのゲート電極間のサイドウォールを、ゲート電極間を隙間無く埋める構成とする場合に適用できる。 That is, the present technology can be applied to a plurality of transistors connected in series, and when the sidewalls between the gate electrodes of adjacent transistors among the plurality of transistors are filled without any gaps between the gate electrodes. can be applied to
<第3の実施の形態>
図8乃至図11は、第3の実施の形態における半導体素子10cの断面構成例を示す図である。第3の実施の形態における半導体素子10cにおいて、第1の実施の形態における半導体素子10aと同一の部分には同一の符号を付し、適宜説明は省略する。
<Third Embodiment>
8 to 11 are diagrams showing cross-sectional configuration examples of the
図8に示した半導体素子10c-1は、第1の実施の形態における半導体素子10aにN-拡散領域101を追加した構成とされ、他の点は同様に構成されている。
The
第1、第2の実施の形態において説明したように、隣接するトランジスタ間には、N型の不純物が拡散された領域が形成されず、ゲート変調だけでトランジスタとして動作する半導体素子10について説明した。トランジスタとしての動作を補助するために、N型の不純物が拡散された領域を設ける構成としても良い。 As described in the first and second embodiments, the semiconductor device 10 that operates as a transistor only by gate modulation without forming a region in which an N-type impurity is diffused between adjacent transistors has been described. . In order to assist the operation as a transistor, a structure in which an N-type impurity is diffused may be provided.
トランジスタとしての動作を補助するための拡散領域101は、拡散領域32や拡散領域33よりも、N型の不純物が薄い領域として形成される。ここでは、拡散領域33や拡散領域33を、N+拡散領域と記述し、そのN+拡散領域よりもN型の不純物が薄い領域を、N-拡散領域と記述する。
図8に示した半導体素子10c-1は、サイドウォール40の下側の半導体基板31内であり、半導体基板31の表面に、N-拡散領域101が設けられている。N-拡散領域101は、サイドウォール40の幅(図4で説明した幅bに該当)よりも少し長い領域であり、ゲート電極37とゲート電極38に少しかかるような位置まで形成されている。
The
このように、トランジスタ11やトランジスタ12がトランジスタとして確実に動作するための補助のために、N型の不純物濃度が、ソースやドレインの不純物濃度よりも薄いN-拡散領域101を設けた構成としても良い。
In this way, in order to assist the
図9に示した半導体素子10c-2は、第1の実施の形態における半導体素子10aにN-拡散領域102を追加した構成とされ、他の点は同様に構成されている。
The
図9に示した半導体素子10c-2と、図8に示した半導体素子10c-1を比較した場合、半導体素子10c-2に設けられているN-拡散領域102は、半導体素子10c-1に設けられているN-拡散領域101に比べて、半導体基板31の深い位置に形成されている点が異なり、他の点は同様である。
When comparing the
図9に示した半導体素子10c-2のN-拡散領域102は、酸化膜36と所定の距離だけ離れた位置、換言すれば、半導体基板31の表面から深さ方向に、所定の深さだけ深くなった位置に形成されている。
The N-
N-拡散領域102は、N+拡散領域32やN+拡散領域33よりも半導体基板31内において深い位置に形成されている。
The N−
N-拡散領域102は、トランジスタ11やトランジスタ12の動作補助のために設けられるため、動作補助ができる半導体基板31内の位置に形成されていれば良い。
Since the N−
このように、トランジスタ11やトランジスタ12がトランジスタとして確実に動作するための補助のために、N-拡散領域102を設けた構成としても良い。
In this manner, the N−
図10に示した半導体素子10c-3は、第1の実施の形態における半導体素子10aにN-拡散領域103を追加した構成とされ、他の点は同様に構成されている。
A
図10に示した半導体素子10c-3と、図8に示した半導体素子10c-1を比較した場合、半導体素子10c-3に設けられているN-拡散領域103は、半導体素子10c-1に設けられているN-拡散領域101に比べて、形成されている領域が小さく(面積、体積が小さく)形成されている点が異なり、他の点は同様である。
When comparing the
図10に示した半導体素子10c-3のN-拡散領域103は、サイドウォール40の下側の半導体基板31内であり、半導体基板31の表面に設けられている。N-拡散領域103は、サイドウォール40の幅(図4で説明した幅bに該当)よりも短い領域であり、ゲート電極37とゲート電極38にかかるようなことがない大きさで形成されている。
The N-
N-拡散領域103は、トランジスタ11やトランジスタ12の動作補助のために設けられるため、動作補助ができる大きさで形成されていれば良い。図4を再度参照するに、図4における点線で示した四角形内にN―拡散領域103が位置する。仮に、N-拡散領域103を大きく形成した場合、図4において点線で示した四角形内の不純物濃度が高くなってしまう。不純物濃度が高くなることで、暗電流が発生する可能性が高くなる。このようなことから、N-拡散領域103は、小さい領域で形成する方が、大きく形成するよりは良いと考えられる。
Since the N−
このように、トランジスタ11やトランジスタ12がトランジスタとして確実に動作するための補助のために、N-拡散領域103を設けた構成としても良い。
In this manner, the N−
図11に示した半導体素子10c-4は、第1の実施の形態における半導体素子10aにN-拡散領域104を追加した構成とされ、他の点は同様に構成されている。
A
図11に示した半導体素子10c-4と、図9に示した半導体素子10c-2を比較した場合、半導体素子10c-4に設けられているN-拡散領域104は、半導体素子10c-2に設けられているN-拡散領域102に比べて、形成されている領域が小さく(面積、体積が小さく)形成されている点が異なり、他の点は同様である。
When comparing the
図11に示した半導体素子10c-4のN-拡散領域104は、サイドウォール40の下側の半導体基板31内であり、酸化膜36から離れた位置であり、半導体基板31の表面から深さ方向に所定の距離だけ離れた位置に設けられている。このように、小さめのN-拡散領域104を、半導体基板31の所定の深さに形成するようにしても良い。
The N-
このように、トランジスタ11やトランジスタ12がトランジスタとして確実に動作するための補助のために、N-拡散領域104を設けた構成としても良い。
In this manner, the N−
図8乃至図11に示したN-拡散領域101乃至104は、ソースまたはドレインに対応するN+拡散領域32,33よりもN型の不純物濃度が薄く形成されている。また、N-拡散領域101乃至104は、ソースまたはドレインに対応するN+拡散領域32,33と同等または小さく形成されている。
The N−
このようなN-拡散領域101乃至104を、トランジスタ11やトランジスタ12が、トランジスとして動作するときの動作補助の領域として設けることができる。このことは、上記した第1,第2の実施の形態、また以下に説明する第4,第5の実施の形態に対しても適用できる。
Such N−
<第4の実施の形態>
図12は、第4の実施の形態における半導体素子10dの回路構成例を示す図である。
<Fourth Embodiment>
FIG. 12 is a diagram showing a circuit configuration example of a
半導体素子10dは、トランジスタ111とトランジスタ112が直列に接続され、トランジスタ111とトランジスタ112に対して、トランジスタ113が並列に接続された構成とされている。この場合、トランジスタ111、トランジスタ112、トランジスタ113が、領域114を共有した構成とされている。領域114は、ソースまたはドレインに該当する領域であり、トランジスタ111、トランジスタ112、トランジスタ113がソースまたはドレインを共有している構成である。
The
図13は、半導体素子10dの平面構成例を示す図である。図13に示した平面構成例において、トランジスタ111のゲート電極121の図中上側には、サイドウォール131が設けられ、図中左側には、サイドウォール132が設けられ、図中下側には、サイドウォール133が設けられ、図中右側には、サイドウォール134が設けられている。これらのサイドウォールは、連続した構成とされている。
FIG. 13 is a diagram showing a planar configuration example of the
図13に示した平面構成例において、トランジスタ112のゲート電極122の図中上側には、サイドウォール133が設けられ、図中左側には、サイドウォール132が設けられ、図中下側には、サイドウォール135が設けられ、図中右側には、サイドウォール134が設けられている。これらのサイドウォールは、連続した構成とされている。
In the planar configuration example shown in FIG. 13, a
図13に示した平面構成例において、ゲート電極123の図中上側には、サイドウォール136が設けられ、図中左側には、サイドウォール134が設けられ、図中下側には、サイドウォール137が設けられ、図中右側には、サイドウォール138が設けられている。これらのサイドウォールは、連続した構成とされている。
In the planar configuration example shown in FIG. 13, a
トランジスタ111の図中上側には、ソースまたはドレインとなるN型の不純物が拡散された拡散領域124が設けられている。トランジスタ112の図中下側には、ソースまたはドレインとなるN型の不純物が拡散された拡散領域125が設けられている。トランジスタ113の図中右側には、ソースまたはドレインとなるN型の不純物が拡散された拡散領域126が設けられている。
A
トランジスタ111とトランジスタ112との間は、サイドウォール132で埋められた構造とされている。トランジスタ111とトランジスタ113との間と、トランジスタ112とトランジスタ113との間は、サイドウォール134で埋められた構造とされている。このような構造とすることで、トランジスタ111とトランジスタ112との間の距離が短くなる構造とすることができる。またトランジスタ112とトランジスタ113との間も、距離が短くなる構造とすることができる。
A
図14は、図13の線分A-A’における半導体素子10dの断面構成例を表す図である。図14に示した半導体素子10dの酸化膜36上には、トランジスタ111のゲート電極121とトランジスタ112のゲート電極122が設けられている。
FIG. 14 is a diagram showing a cross-sectional configuration example of the
ゲート電極121とゲート電極122は、それぞれサイドウォールで囲まれた構成とされている。図14に示した断面構成例においては、ゲート電極121の図中左側には、サイドウォール131が設けられ、図中右側には、サイドウォール133が設けられている。同じく、ゲート電極122の図中左側には、サイドウォール133が設けられ、図中右側には、サイドウォール135が設けられている。
The
サイドウォール133は、ゲート電極121とゲート電極122との間に形成されているサイドウォールであり、ゲート電極121とゲート電極122との間を隙間無く埋めるように構成されている。サイドウォール133は、図4を参照して説明した幅bに該当する幅で構成されている。換言すれば、サイドウォール133は、図4を参照して説明した式(1)を満たす幅bで構成されている。
The
このような構成とすることで、サイドウォール133下の半導体基板31内の不純物濃度を低減することができる。よって、領域内の電界が緩和され、暗電流を抑制することができる。また、トランジスタ111、トランジスタ112が形成された半導体素子10dを微細化することができる。
With such a configuration, the impurity concentration in the
図15は、図13の線分B-B’における半導体素子10dの断面構成例を表す図である。図15に示した半導体素子10dの酸化膜36上には、トランジスタ111のゲート電極121とトランジスタ113のゲート電極123が設けられている。
FIG. 15 is a diagram showing a cross-sectional configuration example of the
ゲート電極121とゲート電極123は、それぞれサイドウォールで囲まれた構成とされている。図15に示した断面構成例においては、ゲート電極121の図中左側には、サイドウォール132が設けられ、図中右側には、サイドウォール134が設けられている。同じく、ゲート電極123の図中左側には、サイドウォール134が設けられ、図中右側には、サイドウォール138が設けられている。
The
サイドウォール134は、ゲート電極121とゲート電極123との間に形成されているサイドウォールであり、ゲート電極121とゲート電極123との間を隙間無く埋めるように構成されている。サイドウォール134は、図4を参照して説明した幅bに該当する幅で構成されている。換言すれば、サイドウォール134は、図4を参照して説明した式(1)を満たす幅bで構成されている。
The
このような構成とすることで、サイドウォール133下の半導体基板31内の不純物濃度を低減することができる。よって、領域内の電界が緩和され、暗電流を抑制することができる。また、トランジスタ111、トランジスタ113が形成された半導体素子10dを微細化することができる。
With such a configuration, the impurity concentration in the
このように、本技術は、3個のトランジスタが並列接続および直列接続されている半導体素子に対しても適用できる。 Thus, the present technology can also be applied to a semiconductor device in which three transistors are connected in parallel and in series.
図12乃至15に示した例では、ゲート電極121、ゲート電極122、およびゲート電極123が形成されている領域に該当する半導体基板31内には、N型の拡散領域を形成されていない。このように、N型の拡散領域を設けなくても、ゲート変調だけでトランジスタとして動作する構造とすることができる。
In the examples shown in FIGS. 12 to 15, no N-type diffusion regions are formed in the
なお、第3の実施の形態と組み合わせ、トランジスタの動作補助のためのN-拡散領域が、サイドウォール下の半導体基板31内に形成された構成とすることもできる。
In addition, in combination with the third embodiment, it is also possible to adopt a configuration in which the N- diffusion region for assisting the operation of the transistor is formed in the
このように、ゲート電極が形成されている領域の不純物濃度が低減されることにより、領域内の電界が緩和され、暗電流を抑制することができる。また、トランジスタ111、トランジスタ112、およびトランジスタ113が形成された半導体素子10dを微細化することができる。
By reducing the impurity concentration in the region where the gate electrode is formed in this way, the electric field in the region is relaxed, and the dark current can be suppressed. Further, the
なお、第4の実施の形態においては、3個のトランジスタを例に挙げて説明したが3以上のトランジスタが直列接続または/および並列接続されているような場合にも本技術を適用することはできる。 In the fourth embodiment, three transistors have been described as an example, but the present technology can also be applied to a case where three or more transistors are connected in series and/or in parallel. can.
<撮像装置への適用例>
第1乃至第4の実施の形態における半導体素子10a乃至10dが搭載される装置の一例を説明する。ここでは、撮像装置に適用した場合を例に挙げて説明する。
<撮像装置の構成例>
図16は、本技術を適用した撮像装置の一実施の形態における構成例を示している。
<Example of application to imaging device>
An example of a device on which the
<Configuration example of imaging device>
FIG. 16 shows a configuration example in one embodiment of an imaging device to which the present technology is applied.
図16の撮像装置201は、画素202が2次元アレイ状に配列された画素アレイ部203と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路204、カラム信号処理回路205、水平駆動回路206、出力回路207、制御回路208などが含まれる。
An
画素202は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、増幅トランジスタなどであり、MOSトランジスタで構成される。
The
制御回路208は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置201の内部情報などのデータを出力する。すなわち、制御回路208は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路204、カラム信号処理回路205及び水平駆動回路206などの動作の基準となるクロック信号や制御信号を生成する。制御回路208は、生成したクロック信号や制御信号を、垂直駆動回路204、カラム信号処理回路205及び水平駆動回路206等に出力する。
A
垂直駆動回路204は、例えばシフトレジスタによって構成され、所定の画素駆動線210を選択し、選択された画素駆動線210に画素202を駆動するためのパルスを供給し、行単位で画素202を駆動する。すなわち、垂直駆動回路204は、画素アレイ部203の各画素202を行単位で順次垂直方向に選択走査し、各画素202の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線209を通してカラム信号処理回路205に供給させる。
The
カラム信号処理回路205は、画素202の列ごとに配置されており、1行分の画素202から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路205は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)またはDDS(double data sampling)、およびAD変換等の信号処理を行う。
The column
水平駆動回路206は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路205の各々を順番に選択し、カラム信号処理回路205の各々から画素信号を水平信号線211に出力させる。
The
出力回路207は、カラム信号処理回路205の各々から水平信号線211を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路207は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子213は、外部と信号のやりとりをする。
The
以上のように構成される撮像装置201は、CDS処理またはDDS処理、およびAD変換処理を行うカラム信号処理回路205が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
The
<画素の回路構成例>
画素アレイ部203に設けられた単位画素の構成について説明する。画素アレイ部203に設けられた単位画素は、例えば図17に示すように構成される。なお、図17において、図16における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
<Example of pixel circuit configuration>
A configuration of a unit pixel provided in the
単位画素である画素202は、光電変換部251、第1の転送トランジスタ252、第1のFD(Floating Diffusion:フローティングディフュージョン)部253、第2の転送トランジスタ254、第2のFD部255、第3の転送トランジスタ256、第3のFD部257、リセットトランジスタ258、増幅トランジスタ259、および選択トランジスタ260を有している。
A
画素202に対して、画素駆動線210として例えば複数の駆動線が画素行毎に配線される。そして、垂直駆動回路204から複数の駆動線を介して、第1の転送トランジスタ252、第2の転送トランジスタ254、第3の転送トランジスタ256、リセットトランジスタ258、および選択トランジのそれぞれに、駆動信号TG、駆動信号FDG、駆動信号FCG、駆動信号RST、および駆動信号SELのそれぞれが供給される。
For the
これらの駆動信号は、高レベル(例えば、電源電圧VDD)の状態がアクティブ状態となり、低レベルの状態(例えば、負電位)が非アクティブ状態となるパルス信号である。すなわち、駆動信号TG乃至駆動信号SELの各駆動信号が高レベルとされると、その供給先のトランジスタは導通状態、すなわちオン状態となり、各駆動信号が低レベルとされると、その供給先のトランジスタは非導通状態、つまりオフ状態となる。 These drive signals are pulse signals whose high level (for example, power supply voltage VDD) is active and low level (eg, negative potential) is inactive. That is, when each of the drive signals TG to SEL is set to a high level, the transistor to which it is supplied becomes conductive, that is, is turned on. The transistor is non-conducting, ie off.
光電変換部251は、例えばPN接合のフォトダイオードからなる。光電変換部251は、入射した光を受光して光電変換し、その結果得られた電荷を蓄積する。PD251は、プレーナー型のフォトダイオードや、埋め込み型のフォトダイオードとすることができる。
The
第1の転送トランジスタ252は、光電変換部251と第1のFD部253との間に設けられており、第1の転送トランジスタ252のゲート電極には駆動信号TGが供給される。この駆動信号TGが高レベルとなると、第1の転送トランジスタ252がオンにされて、光電変換部251に蓄積されている電荷が、第1の転送トランジスタ252を介して第1のFD部253に転送される。
The
第1のFD部253、第2のFD部255、第3のFD部257は、それぞれフローティングディフージョンと呼ばれる浮遊拡散領域であり、転送されてきた電荷や光電変換部251からオーバーフローしてきた電荷を一時的に蓄積する蓄積部として機能する。
The
第2の転送トランジスタ254は、第1のFD部253と第2のFD部255の間に設けられており、第2の転送トランジスタ254のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第2の転送トランジスタ254がオンにされて、第1のFD部253からの電荷が、第2の転送トランジスタ254を介して第2のFD部255に転送される。
The
第2の転送トランジスタ254がオンにされることで、電荷が蓄積される領域が、第1のFD部253と第2のFD部255を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第2の転送トランジスタ254は、変換効率を切り替える変換効率切替トランジスタとして機能する。
By turning on the
第3の転送トランジスタ256は、第2のFD部255と第3のFD部257の間に設けられており、第3の転送トランジスタ256のゲート電極には駆動信号FCGが供給される。この駆動信号FCGが高レベルとなると、第3の転送トランジスタ256がオンにされて、第2のFD部255からの電荷が、第3の転送トランジスタ256を介して第3のFD部257に転送される。
The
第3の転送トランジスタ256がオンにされることで、電荷が蓄積される領域が、第1のFD部253、第2のFD部255、および第3のFD部257を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第3の転送トランジスタ256は、変換効率を切り替える変換効率切替トランジスタとして機能する。
By turning on the
リセットトランジスタ258は、電源VDDと第3のFD部257との間に接続されており、リセットトランジスタ258のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ258がオンされて第3のFD部257の電位が、電源電圧VDDのレベルにリセットされる。
The
増幅トランジスタ259は、ゲート電極が第1のFD部253に接続され、ドレインが電源VDDに接続されており、第1のFD部253に保持されている電荷に対応する信号を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ259は、ソースが選択トランジスタ260を介して垂直信号線209に接続されることにより、その垂直信号線209の一端に接続される定電流源(不図示)とソースフォロワ回路を構成する。
The
選択トランジスタ260は、増幅トランジスタ259のソースと垂直信号線209との間に接続されており、選択トランジスタ260のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ260がオンされて画素202が選択状態となる。これにより、増幅トランジスタ259から出力される画素信号が、選択トランジスタ260を介して、垂直信号線209に出力される。
The
なお、以下、各駆動信号がアクティブ状態、つまり高レベルとなることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態、つまり低レベルとなることを、各駆動信号がオフするともいう。 Hereinafter, when each drive signal is in an active state, that is, at a high level, it is also referred to as turning on each drive signal. also say
図17に示した画素202は、第1のFD部253、第2のFD部255、第3のFD部257を備え、これらのFD部が直列に接続され、光電変換部で発生した電荷を電圧に変換する際の変換効率を3段階で切り替えられる構成とされている。
The
高変換効率(HCG)は、第1のFD部253で構成される。中変換効率(MCG)は、(第1のFD部253+第2のFD部255)で構成される。低変換効率(LCG)は、(第1のFD部253+第2のFD部255+第3のFD部257)で構成される。
A high conversion efficiency (HCG) is configured by the
光電変換部251に蓄積された電荷は、第1の転送トランジスタ252がオンにされることで、第1のFD部253(高変換効率)、または(第1のFD部253+第2のFD部255)(中変換効率)で受けて、出力される。
By turning on the
高照度時には、光電変換部251に蓄積された電荷が、第1の転送トランジスタ252を超えて第1のFD部253側にオーバーフローし、第1のFD部253、第2のFD部255、第3のFD部257に蓄積される構成とされている。
When the illuminance is high, the charges accumulated in the
受光量が少ない小信号時には第1のFD部253に電荷が蓄積される高変換効率とされ、受光量が多い大信号時には(第1のFD部253+第2のFD部255+第3のFD部257)に電荷が蓄積される低変換効率とされる。ここではさらに、高変換効率と低変換効率との間の中変換効率を設け、(第1のFD部253+第2のFD部255)に電荷が蓄積される変換効率を設ける。
When the amount of light received is small, a charge is accumulated in the
光電変換部251をオーバーフローして第1のFD部253、第2のFD部255、および第3のFD部257に溜まった電荷は、光電変換部251に溜まった電荷とともに、(第1のFD部253+第2のFD部255+第3のFD部257)で受けて出力される。
The charge accumulated in the
高変換効率、中変換効率、低変換効率のそれぞれの読み出しは、別々にAD変換され、どの読み出し信号を用いるかは、それぞれの読み出し信号量から判定される。高変換効率の信号と中変換効率の信号とのつなぎ部や中変換効率の信号と低変換効率の信号とのつなぎ部では、2つの読み出し信号をブレンドして用いるようにしても良い。ブレンドした信号を用いることで、つなぎ部での画質劣化が抑制される。 The high conversion efficiency, medium conversion efficiency, and low conversion efficiency readouts are AD-converted separately, and which readout signal to use is determined from the amount of each readout signal. Two readout signals may be blended and used at the junction between the high conversion efficiency signal and the medium conversion efficiency signal and at the junction between the medium conversion efficiency signal and the low conversion efficiency signal. By using the blended signal, deterioration in image quality at the joint is suppressed.
<第5の実施の形態>
図16、図17を参照して説明した撮像装置201に搭載される半導体素子に対して、本技術を適用した場合について説明を加える。
<Fifth Embodiment>
A case where the present technology is applied to the semiconductor element mounted on the
図18は、図17に示した画素202の回路構成例において、直列に接続されている第2の転送トランジスタ254と第3の転送トランジスタ256に、第1の実施の形態における半導体素子10aを適用した場合の半導体素子10eの断面構成例を示す図である。
18, in the circuit configuration example of the
P型の半導体基板31内に、N型の不純物が拡散された拡散領域271と拡散領域272が設けられている。拡散領域271は、第2の転送トランジスタ254のソースに該当する領域であり、拡散領域272は、第3の転送トランジスタ256のドレインに該当する領域である。拡散領域271は、第1のFD部253と接続され、拡散領域272は、第3のFD部257と接続されている。
半導体基板31上には、酸化膜36が形成されている。酸化膜36上には、第2の転送トランジスタ254のゲート電極281と第3の転送トランジスタ256のゲート電極282が設けられている。
An
ゲート電極281とゲート電極282は、それぞれサイドウォールで囲まれた構成とされている。図18に示した断面構成例においては、ゲート電極281の図中左側には、サイドウォール283が設けられ、図中右側には、サイドウォール284が設けられている。同じく、ゲート電極282の図中左側には、サイドウォール284が設けられ、図中右側には、サイドウォール285が設けられている。
The
サイドウォール284は、ゲート電極281とゲート電極282との間に形成されているサイドウォールであり、ゲート電極281とゲート電極282との間を隙間無く埋めるように構成されている。図中点線で囲んだサイドウォール284が形成されている部分は、第2のFD部255として機能する。
The
サイドウォール284は、図4を参照して説明した幅bに該当する幅で構成されている。換言すれば、サイドウォール284は、図4を参照して説明した式(1)を満たす幅bで構成されている。
The
なお、第3の実施の形態と組み合わせ、トランジスタの動作補助のためのN-拡散領域が、サイドウォール下の半導体基板31内、例えば、図18に示した点線内の半導体基板31内に形成された構成とすることもできる。
In combination with the third embodiment, the N- diffusion region for assisting the operation of the transistor is formed in the
このように、第2の転送トランジスタ254と第3の転送トランジスタ256の間を、隙間無くサイドウォールが埋められるような構成とすることで、ゲート電極が形成されている領域に該当する半導体基板31内の不純物濃度を低減することができる。すなわちこの場合、第1のFD部253と第3のFD部257のソースまたはドレインに該当する領域の不純物濃度よりも、第2のFD部255のソースまたはドレインに該当する領域の不純物濃度を低い構造とすることができる。このことにより、第2のFD部255の電界が下がり、暗電流に対して有利な構造とすることができる。
In this way, the sidewalls are filled between the
駆動においては、第2のFD部255がリセットレベルよりも深く設計され、ゲート変調だけで第2の転送トランジスタ254や第3の転送トランジスタ256がトランジスタとして動作するように設計される。このような駆動とすることで、DDS(double data sampling)駆動においても暗電流による影響を受けづらいという効果を得ることができる。
In driving, the
DDS駆動について説明を加えるために、図17に示した画素202の動作について、図19のタイミングチャートを参照して説明を加える。
In order to explain the DDS drive, the operation of the
<画素202の動作について>
図19を参照し、画素202の動作について説明する。図19中、HGCは高変換効率を表し、MCGは中変換効率を表し、LCGは低変換効率を表す。
<Regarding the operation of the
The operation of the
時刻T1は、シャッタ操作が行われた直後の時刻である。図19を参照するに、シャッタ操作が行われた直後は、選択トランジスタ260に供給される駆動信号SEL、リセットトランジスタ258に供給される駆動信号RST、第3の転送トランジスタ256に供給される駆動信号FCG、第2の転送トランジスタ254に供給される駆動信号FDG、および第1の転送トランジスタ252に供給される駆動信号TGは、オフの状態である。
Time T1 is the time immediately after the shutter operation is performed. Referring to FIG. 19, immediately after the shutter operation is performed, the drive signal SEL supplied to the
時刻T1から露光期間が始まり、PD251での光電変換が行われ、PD251に信号が蓄積される。ここで、飽和電子数よりも信号が多くなった場合、第1の転送トランジスタ252下をオーバーフローして、そのオーバーフローした信号量に応じて、第1のFD部253、第2のFD部255、第3のFD部257に信号が蓄積される。
An exposure period starts at time T1, photoelectric conversion is performed in the
時刻T2は、MCG(中変換効率)モードのリセット期間である。MCGモードのリセット期間は、選択トランジスタ58に供給される駆動信号SELと第2の転送トランジスタ254に供給される駆動信号FDGがオンにされる。MCGモードのリセット期間に、MCGモードにおけるリセット信号が取得される。
Time T2 is the reset period of the MCG (medium conversion efficiency) mode. During the reset period of the MCG mode, the drive signal SEL supplied to the selection transistor 58 and the drive signal FDG supplied to the
MCGモードのリセット期間が終了されると、時刻T3のHCG(高変換効率)モードのリセット期間へと移行する。HCGモードのリセット期間は、選択トランジスタ58に供給される駆動信号SELは、オンの状態が維持され、第2の転送トランジスタ254に供給される駆動信号FDGがオンからオフに切り替えられる。HCGモードのリセット期間に、HCGモードにおけるリセット信号が取得される。
When the reset period of the MCG mode ends, the reset period of the HCG (high conversion efficiency) mode at time T3 is entered. During the reset period of the HCG mode, the drive signal SEL supplied to the selection transistor 58 is kept on, and the drive signal FDG supplied to the
HCGモードのリセット期間が終了されると、時刻T4のHCGモードの読み出し期間へと移行する。時刻T3から時刻T4に移行する間に、第1の転送トランジスタ252に供給される駆動信号TRGが所定の時間だけオンにされる。駆動信号TRGがオンにされることで、PD251に蓄積されていた信号が、第1の転送トランジスタ252により読み出される。PD251からの読み出しは、CDS(correlated double sampling)駆動により行われる。
When the reset period of the HCG mode ends, the read period of the HCG mode at time T4 begins. During the transition from time T3 to time T4, the driving signal TRG supplied to the
時刻T3のHCGモードのリセット期間に得られたリセット信号と、時刻T4のHCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、HCGモード時の画像データが生成され、出力される。 Image data in the HCG mode is generated and output by CDS driving using the reset signal obtained during the reset period of the HCG mode at time T3 and the signal read during the readout period of the HCG mode at time T4. be.
HCGモードの読み出し期間が終了されると、時刻T5のMCGモードの読み出し期間へと移行する。時刻T4から時刻T5に移行する間に、第2の転送トランジスタ254に供給される駆動信号FDGがオンの状態にされる。駆動信号FDGがオンにされることで、第1のFD部253と第2のFD部255に蓄積されていた電荷が読み出される。
When the readout period of the HCG mode ends, the readout period of the MCG mode at time T5 begins. During the transition from time T4 to time T5, the drive signal FDG supplied to the
時刻T5においては、時刻T2のMCGモードのリセット期間に得られたリセット信号と、時刻T5のMCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、MCGモード時の画像データが生成され、出力される。 At time T5, image data in the MCG mode is converted by CDS driving using a reset signal obtained during the reset period of the MCG mode at time T2 and a signal read during the readout period of the MCG mode at time T5. generated and output.
MCGモードの読み出し期間が終了されると、時刻T6のLCGモードの読み出し期間へと移行する。時刻T5から時刻T6に移行する間に、第3の転送トランジスタ256に供給される駆動信号FCGがオンにされる。時刻T6においては、第2の転送トランジスタ254と第3の転送トランジスタ256がオンの状態にされている。
When the readout period of the MCG mode ends, the readout period of the LCG mode at time T6 is entered. During the transition from time T5 to time T6, the drive signal FCG supplied to the
第2の転送トランジスタ254と第3の転送トランジスタ256がオンの状態にされることで、第1のFD部253、第2のFD部255、および第3のFD部257に蓄積されていた信号が読み出される。
By turning on the
LCGモードの読み出し期間が終了されると、時刻T7のリセット期間に移行する。時刻T7のリセット期間においては、時刻T8におけるLCGモードのリセット期間における黒レベルの信号を、シャッタ時の黒レベルの信号と同一にするために、シャッタ時と同じ状態でのリセット動作が行われる。 When the readout period of the LCG mode ends, the reset period at time T7 is entered. In the reset period at time T7, in order to make the black level signal in the LCG mode reset period at time T8 the same as the black level signal at the time of shutter, the reset operation is performed in the same state as at the time of shutter.
図19を参照するに、時刻T7のリセット期間においては、選択トランジスタ58に供給される駆動信号SELが、時刻T6から時刻T8までの間、オフの状態にされる。リセットトランジスタ258に供給される駆動信号RSTは、時刻T6から時刻T8までの間の所定の時間、オンの状態にされる。第3の転送トランジスタ256に供給される駆動信号FCGは、時刻T6から時刻T8までの間の所定の時間、オンの状態にされる。第2の転送トランジスタ254に供給される駆動信号FDGは、時刻T6から時刻T8までの間の所定の時間、オンの状態にされる。
Referring to FIG. 19, in the reset period at time T7, the driving signal SEL supplied to the selection transistor 58 is turned off from time T6 to time T8. The drive signal RST supplied to the
時刻T7のリセット期間においてリセット動作が行われることにより、第1のFD部253、第2のFD部255、および第3のFD部257に蓄積されていた信号がリセットされる。
The signals accumulated in the
時刻T7におけるリセット期間が終了されると、時刻T8のLCGモードのリセット期間に移行する。時刻T8におけるLCGモードのリセット期間においては、選択トランジスタ58に供給される駆動信号SELが、オンの状態にされる。第3の転送トランジスタ256に供給される駆動信号FCGと、第2の転送トランジスタ254に供給される駆動信号FDGも、オンの状態にされる。
When the reset period at time T7 ends, the reset period of the LCG mode at time T8 is entered. During the reset period of the LCG mode at time T8, the drive signal SEL supplied to the selection transistor 58 is turned on. The drive signal FCG supplied to the
LCGモードにおける読み出しは、DDS(double data sampling)駆動により行われる。DDS駆動は、FDに保持、もしくは、蓄積されている信号電荷を信号レベルとして読み出し、次いで、FDを所定電位にリセットして当該所定電位をリセットレベルとして読み出す駆動である。 Readout in LCG mode is performed by DDS (double data sampling) drive. The DDS driving is driving in which the signal charge held or accumulated in the FD is read out as a signal level, then the FD is reset to a predetermined potential and the predetermined potential is read out as a reset level.
LCGモードにおける読み出しは、DDS駆動により行われるため、時刻T6においてLCGモードにおける読み出し期間において読み出された信号と、時刻T8においてLCGモードにおけるリセット期間において読み出されたリセット信号が用いられ、LCGモードにおける画像データが生成され、出力される。時刻T6における読み出しは、リセット前に行われるため、暗電流が発生していると、その暗電流を含めた信号を読み出してしまう可能性がある。 Since reading in the LCG mode is performed by DDS driving, the signal read in the readout period in the LCG mode at time T6 and the reset signal read in the reset period in the LCG mode at time T8 are used. is generated and output. Since reading at time T6 is performed before resetting, if a dark current is generated, there is a possibility that the signal including the dark current will be read.
本技術によれば、上述したように、暗電流の発生を抑制することができる構造のため、暗電流による影響を抑制することができる。よって、DDS駆動による読み出しに対しても、本技術は効果を得ることができる。 According to the present technology, as described above, because of the structure capable of suppressing the generation of dark current, the influence of dark current can be suppressed. Therefore, the present technology can obtain an effect even for reading by DDS driving.
図19を参照した説明に戻り、LCGモードの読み出し期間の終了時に、駆動信号SEL、駆動信号FCG、および駆動信号FDGがオフにされる。 Returning to the description with reference to FIG. 19, the drive signal SEL, the drive signal FCG, and the drive signal FDG are turned off at the end of the readout period in the LCG mode.
このような一連の動作が行われることで、HCG(高変換効率)時の信号、MCG(中変換効率)時の信号、およびLCG(低変換効率)時の信号がそれぞれ読み出される。このような3つの変換効率を使って3回で読み出す構成とすることで、つなぎ部のS/N段差が悪化するようなことを抑制することができる。 By performing such a series of operations, a signal at HCG (high conversion efficiency), a signal at MCG (medium conversion efficiency), and a signal at LCG (low conversion efficiency) are read out. By using such three conversion efficiencies to read data three times, it is possible to suppress deterioration of the S/N step at the joint.
本技術は、このような構造を有し、動作を行う撮像装置に対して適用することができる。 The present technology can be applied to an imaging device that has such a structure and operates.
なお、ここでは、直列接続されている第2の転送トランジスタ254と第3の転送トランジスタ256に対して、本技術を適用した場合を例に挙げて説明したが、直列に接続されている第1の転送トランジスタ252、第2の転送トランジスタ254、第3の転送トランジスタ256、リセットトランジスタ258のうちのいずれか2個のトランジスタ、3個のトランジスタ、または4個のトランジスタに対して、本技術を適用することもできる。
Here, the case where the present technology is applied to the
直列に接続されている増幅トランジスタ259と選択トランジスタ260に対して、本技術を適用しても良い。
The present technology may be applied to the
例えば、第1の転送トランジスタ252、第2の転送トランジスタ254、および増幅トランジスタ259に対して、図12乃至図15を参照して説明した第4の実施の形態を適用しても良い。
For example, the fourth embodiment described with reference to FIGS. 12 to 15 may be applied to the
本技術によれば、画素を微細化することができる。本技術によれば、トランジスタ間の領域内の不純物濃度を低減することができ、領域内の電界を緩和することができ、暗電流を抑制することができる。画素の微細化が進むと、不純物濃度が高くなり、電界が上昇する可能性が高くなるが、本技術によれば、上記したように、画素の微細化と電界の緩和を両立することができる。 According to the present technology, pixels can be miniaturized. According to the present technology, the impurity concentration in the region between transistors can be reduced, the electric field in the region can be relaxed, and dark current can be suppressed. As pixels are miniaturized, the impurity concentration increases and the electric field is more likely to increase. However, according to the present technology, as described above, it is possible to achieve both miniaturization of pixels and relaxation of the electric field. .
<電子機器への適用例>
本技術は、撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部(光電変換部)に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
<Example of application to electronic equipment>
The present technology is not limited to application to imaging devices. That is, the present technology can be applied to an image capture unit (photoelectric conversion unit) such as an image capturing device such as a digital still camera or a video camera, a mobile terminal device having an image capturing function, or a copier using an image sensor as an image reading unit. It is applicable to electronic devices in general that use elements. The imaging element may be formed as a single chip, or may be in the form of a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
図20は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。 FIG. 20 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present technology is applied.
図20の撮像素子1000は、レンズ群などからなる光学部1001、図16の撮像装置201の構成が採用される撮像素子(撮像デバイス)1002、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路1003を備える。また、撮像素子1000は、フレームメモリ1004、表示部1005、記録部1006、操作部1007、および電源部1008も備える。DSP回路1003、フレームメモリ1004、表示部1005、記録部1006、操作部1007および電源部1008は、バスライン1009を介して相互に接続されている。
The
光学部1001は、被写体からの入射光(像光)を取り込んで撮像素子1002の撮像面上に結像する。撮像素子1002は、光学部1001によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子1002として、図16の撮像装置201を用いることができる。
An
表示部1005は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子1002で撮像された動画または静止画を表示する。記録部1006は、撮像素子1002で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
A
操作部1007は、ユーザによる操作の下に、撮像素子1000が持つ様々な機能について操作指令を発する。電源部1008は、DSP回路1003、フレームメモリ1004、表示部1005、記録部1006および操作部1007の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
An
<内視鏡手術システムへの応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
<Example of application to an endoscopic surgery system>
The technology (the present technology) according to the present disclosure can be applied to various products. For example, the technology according to the present disclosure may be applied to an endoscopic surgery system.
図21は、本開示に係る技術(本技術)が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 FIG. 21 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique (the present technique) according to the present disclosure can be applied.
図21では、術者(医師)11131が、内視鏡手術システム11000を用いて、患者ベッド11133上の患者11132に手術を行っている様子が図示されている。図示するように、内視鏡手術システム11000は、内視鏡11100と、気腹チューブ11111やエネルギー処置具11112等の、その他の術具11110と、内視鏡11100を支持する支持アーム装置11120と、内視鏡下手術のための各種の装置が搭載されたカート11200と、から構成される。
FIG. 21 shows an operator (doctor) 11131 performing an operation on a
内視鏡11100は、先端から所定の長さの領域が患者11132の体腔内に挿入される鏡筒11101と、鏡筒11101の基端に接続されるカメラヘッド11102と、から構成される。図示する例では、硬性の鏡筒11101を有するいわゆる硬性鏡として構成される内視鏡11100を図示しているが、内視鏡11100は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
An
鏡筒11101の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡11100には光源装置11203が接続されており、当該光源装置11203によって生成された光が、鏡筒11101の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者11132の体腔内の観察対象に向かって照射される。なお、内視鏡11100は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
The tip of the
カメラヘッド11102の内部には光学系及び撮像素子が設けられており、観察対象からの反射光(観察光)は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、RAWデータとしてカメラコントロールユニット(CCU: Camera Control Unit)11201に送信される。
An optical system and an imaging element are provided inside the
CCU11201は、CPU(Central Processing Unit)やGPU(Graphics Processing Unit)等によって構成され、内視鏡11100及び表示装置11202の動作を統括的に制御する。さらに、CCU11201は、カメラヘッド11102から画像信号を受け取り、その画像信号に対して、例えば現像処理(デモザイク処理)等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
The
表示装置11202は、CCU11201からの制御により、当該CCU11201によって画像処理が施された画像信号に基づく画像を表示する。
The
光源装置11203は、例えばLED(light emitting diode)等の光源から構成され、術部等を撮影する際の照射光を内視鏡11100に供給する。
The
入力装置11204は、内視鏡手術システム11000に対する入力インタフェースである。ユーザは、入力装置11204を介して、内視鏡手術システム11000に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡11100による撮像条件(照射光の種類、倍率及び焦点距離等)を変更する旨の指示等を入力する。
処置具制御装置11205は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具11112の駆動を制御する。気腹装置11206は、内視鏡11100による視野の確保及び術者の作業空間の確保の目的で、患者11132の体腔を膨らめるために、気腹チューブ11111を介して当該体腔内にガスを送り込む。レコーダ11207は、手術に関する各種の情報を記録可能な装置である。プリンタ11208は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
The treatment
なお、内視鏡11100に術部を撮影する際の照射光を供給する光源装置11203は、例えばLED、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。RGBレーザ光源の組み合わせにより白色光源が構成される場合には、各色(各波長)の出力強度及び出力タイミングを高精度に制御することができるため、光源装置11203において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、RGBレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド11102の撮像素子の駆動を制御することにより、RGBそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
The
また、光源装置11203は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド11102の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
Further, the driving of the
また、光源装置11203は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光(すなわち、白色光)に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察(Narrow Band Imaging)が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること(自家蛍光観察)、又はインドシアニングリーン(ICG)等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置11203は、このような特殊光観察に対応した狭帯域光及び/又は励起光を供給可能に構成され得る。
Also, the
図22は、図21に示すカメラヘッド11102及びCCU11201の機能構成の一例を示すブロック図である。
FIG. 22 is a block diagram showing an example of functional configurations of the
カメラヘッド11102は、レンズユニット11401と、撮像部11402と、駆動部11403と、通信部11404と、カメラヘッド制御部11405と、を有する。CCU11201は、通信部11411と、画像処理部11412と、制御部11413と、を有する。カメラヘッド11102とCCU11201とは、伝送ケーブル11400によって互いに通信可能に接続されている。
The
レンズユニット11401は、鏡筒11101との接続部に設けられる光学系である。鏡筒11101の先端から取り込まれた観察光は、カメラヘッド11102まで導光され、当該レンズユニット11401に入射する。レンズユニット11401は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
A
撮像部11402を構成する撮像素子は、1つ(いわゆる単板式)であってもよいし、複数(いわゆる多板式)であってもよい。撮像部11402が多板式で構成される場合には、例えば各撮像素子によってRGBそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部11402は、3D(dimensional)表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための1対の撮像素子を有するように構成されてもよい。3D表示が行われることにより、術者11131は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部11402が多板式で構成される場合には、各撮像素子に対応して、レンズユニット11401も複数系統設けられ得る。
The imaging device constituting the
また、撮像部11402は、必ずしもカメラヘッド11102に設けられなくてもよい。例えば、撮像部11402は、鏡筒11101の内部に、対物レンズの直後に設けられてもよい。
Also, the
駆動部11403は、アクチュエータによって構成され、カメラヘッド制御部11405からの制御により、レンズユニット11401のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部11402による撮像画像の倍率及び焦点が適宜調整され得る。
The
通信部11404は、CCU11201との間で各種の情報を送受信するための通信装置によって構成される。通信部11404は、撮像部11402から得た画像信号をRAWデータとして伝送ケーブル11400を介してCCU11201に送信する。
The
また、通信部11404は、CCU11201から、カメラヘッド11102の駆動を制御するための制御信号を受信し、カメラヘッド制御部11405に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに/又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
Also, the
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてCCU11201の制御部11413によって自動的に設定されてもよい。後者の場合には、いわゆるAE(Auto Exposure)機能、AF(Auto Focus)機能及びAWB(Auto White Balance)機能が内視鏡11100に搭載されていることになる。
Note that the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the
カメラヘッド制御部11405は、通信部11404を介して受信したCCU11201からの制御信号に基づいて、カメラヘッド11102の駆動を制御する。
The camera
通信部11411は、カメラヘッド11102との間で各種の情報を送受信するための通信装置によって構成される。通信部11411は、カメラヘッド11102から、伝送ケーブル11400を介して送信される画像信号を受信する。
The
また、通信部11411は、カメラヘッド11102に対して、カメラヘッド11102の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
The
画像処理部11412は、カメラヘッド11102から送信されたRAWデータである画像信号に対して各種の画像処理を施す。
The
制御部11413は、内視鏡11100による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部11413は、カメラヘッド11102の駆動を制御するための制御信号を生成する。
The
また、制御部11413は、画像処理部11412によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置11202に表示させる。この際、制御部11413は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部11413は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具11112の使用時のミスト等を認識することができる。制御部11413は、表示装置11202に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者11131に提示されることにより、術者11131の負担を軽減することや、術者11131が確実に手術を進めることが可能になる。
In addition, the
カメラヘッド11102及びCCU11201を接続する伝送ケーブル11400は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
A
ここで、図示する例では、伝送ケーブル11400を用いて有線で通信が行われていたが、カメラヘッド11102とCCU11201との間の通信は無線で行われてもよい。
Here, in the illustrated example, wired communication is performed using the
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。 In this specification, the term "system" refers to an entire device composed of a plurality of devices.
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。 Note that the effects described in this specification are merely examples and are not limited, and other effects may be provided.
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present technology are not limited to the above-described embodiments, and various modifications are possible without departing from the gist of the present technology.
なお、本技術は以下のような構成も取ることができる。
(1)
直列に接続されている複数のトランジスタと、
前記トランジスタに設けられているサイドウォールと
を備え、
隣接する前記トランジスタ間に設けられている第1のサイドウォールは、前記トランジスタのゲート電極の間に隙間無く設けられている
半導体素子。
(2)
前記第1のサイドウォールの幅は、前記複数のトランジスタのソースまたはドレインに該当する領域に設けられている第2のサイドウォールの幅の2倍以下の幅である
前記(1)に記載の半導体素子。
(3)
前記第1のサイドウォールが設けられている位置に並列に接続されている1以上のトランジスタをさらに備える
前記(1)または(2)に記載の半導体素子。
(4)
前記第1のサイドウォールが位置する領域の不純物濃度は、前記複数のトランジスタのソースまたはドレインに該当する領域の不純物濃度よりも薄い
前記(1)乃至(3)のいずれかに記載の半導体素子。
(5)
前記第1のサイドウォールが位置する領域に、前記複数のトランジスタのソースまたはドレインに該当する領域の不純物濃度よりも薄い不純物濃度の拡散領域をさらに備える
前記(1)乃至(4)のいずれかに記載の半導体素子。
(6)
前記ソースおよび前記ドレインが形成されている半導体基板内において、前記拡散領域は、前記ソースおよび前記ドレインに該当する領域よりも深い位置に形成されている
前記(5)に記載の半導体素子。
(7)
前記拡散領域は、前記ソースまたは前記ドレインに該当する領域よりも小さい領域で形成されている
前記(5)または(6)に記載の半導体素子。
(8)
光を電荷に変換する光電変換部と、
電荷を一時的に蓄積する複数の蓄積部と、
前記蓄積部に電荷を転送する複数の転送トランジスタと
を備え、
前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている
撮像素子。
(9)
前記第1のサイドウォールの幅は、前記複数の転送トランジスタのソースまたはドレインに該当する領域に設けられている第2のサイドウォールの幅の2倍以下の幅である
前記(8)に記載の撮像素子。
(10)
前記第1のサイドウォールが位置する領域は、前記蓄積部である
前記(8)または(9)に記載の撮像素子。
(11)
前記第1のサイドウォールが位置する領域の蓄積部の不純物濃度は、他の蓄積部の不純物濃度よりも薄い
前記(8)乃至(10)のいずれかに記載の撮像素子。
(12)
前記第1のサイドウォールが位置する領域の蓄積部は、他の蓄積部の不純物濃度よりも薄い不純物濃度の拡散領域を備える
前記(8)乃至(11)のいずれかに記載の撮像素子。
(13)
光を電荷に変換する光電変換部と、
電荷を一時的に蓄積する複数の蓄積部と、
前記蓄積部に電荷を転送する複数の転送トランジスタと
を備え、
前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている
撮像素子と、
前記撮像素子からの信号を処理する処理部と
を備える電子機器。
Note that the present technology can also take the following configuration.
(1)
a plurality of transistors connected in series;
sidewalls provided on the transistor;
A first sidewall provided between the adjacent transistors is provided without a gap between gate electrodes of the transistors.
(2)
The semiconductor according to (1), wherein the width of the first sidewall is twice or less than the width of the second sidewall provided in the regions corresponding to the sources or drains of the plurality of transistors. element.
(3)
The semiconductor device according to (1) or (2), further comprising one or more transistors connected in parallel at a position where the first sidewall is provided.
(4)
The semiconductor device according to any one of (1) to (3), wherein the impurity concentration of the region where the first sidewall is located is lower than the impurity concentration of the regions corresponding to the sources or drains of the plurality of transistors.
(5)
Any one of (1) to (4) above, further comprising a diffusion region having an impurity concentration lower than that of the regions corresponding to the sources or drains of the plurality of transistors, in the region where the first sidewall is located. A semiconductor device as described.
(6)
The semiconductor element according to (5), wherein the diffusion region is formed at a position deeper than the regions corresponding to the source and the drain in the semiconductor substrate in which the source and the drain are formed.
(7)
The semiconductor device according to (5) or (6), wherein the diffusion region is formed in a region smaller than a region corresponding to the source or the drain.
(8)
a photoelectric conversion unit that converts light into an electric charge;
a plurality of storage units that temporarily store charges;
a plurality of transfer transistors that transfer charges to the storage unit,
The first sidewalls provided between the plurality of transfer transistors are provided without gaps between the gate electrodes of the transfer transistors.
(9)
The width of the first sidewall is twice or less than the width of the second sidewall provided in the regions corresponding to the sources or drains of the plurality of transfer transistors. image sensor.
(10)
The image pickup device according to (8) or (9), wherein the region where the first sidewall is located is the accumulation portion.
(11)
The imaging device according to any one of (8) to (10), wherein the impurity concentration of the accumulation portion in the region where the first sidewall is located is lower than the impurity concentration of other accumulation portions.
(12)
The imaging device according to any one of (8) to (11), wherein the accumulation portion in the region where the first sidewall is located includes a diffusion region having an impurity concentration lower than that of other accumulation portions.
(13)
a photoelectric conversion unit that converts light into an electric charge;
a plurality of storage units that temporarily store charges;
a plurality of transfer transistors that transfer charges to the storage unit,
an imaging device, wherein first sidewalls provided between the plurality of transfer transistors are provided without gaps between gate electrodes of the transfer transistors;
An electronic device comprising: a processing unit that processes a signal from the imaging device.
10 半導体素子, 11,12,13 トランジスタ, 31 半導体基板, 32,33 拡散領域, 36 酸化膜, 37,38 ゲート電極, 39,40,41,42,43,44,45 サイドウォール, 51 ゲート電極, 52,53,54,55 サイドウォール, 101,102,103,104 拡散領域, 111,112,113 トランジスタ, 114 領域, 121,122,123 ゲート電極, 124,125,126 拡散領域, 131,132,133,134,135,136,137,138 サイドウォール, 201 撮像装置, 202 画素, 203 画素アレイ部, 204 垂直駆動回路, 205 カラム信号処理回路, 206 水平駆動回路, 207 出力回路, 208 制御回路, 209 垂直信号線, 210 画素駆動線, 211 水平信号線, 213 入出力端子, 251 光電変換部, 252 第1の転送トランジスタ, 253 第1のFD部, 254 第2の転送トランジスタ, 255 第2のFD部, 256 第3の転送トランジスタ, 257 第3のFD部, 258 リセットトランジスタ, 259 増幅トランジスタ, 260 選択トランジスタ, 271,272 拡散領域, 281,282 ゲート電極, 283,284,285 サイドウォール 10 semiconductor element, 11, 12, 13 transistor, 31 semiconductor substrate, 32, 33 diffusion region, 36 oxide film, 37, 38 gate electrode, 39, 40, 41, 42, 43, 44, 45 sidewall, 51 gate electrode , 52,53,54,55 sidewalls, 101,102,103,104 diffusion regions, 111,112,113 transistors, 114 regions, 121,122,123 gate electrodes, 124,125,126 diffusion regions, 131,132 , 133, 134, 135, 136, 137, 138 sidewall, 201 imaging device, 202 pixel, 203 pixel array section, 204 vertical drive circuit, 205 column signal processing circuit, 206 horizontal drive circuit, 207 output circuit, 208 control circuit , 209 vertical signal line, 210 pixel drive line, 211 horizontal signal line, 213 input/output terminal, 251 photoelectric conversion section, 252 first transfer transistor, 253 first FD section, 254 second transfer transistor, 255 second FD section, 256 third transfer transistor, 257 third FD section, 258 reset transistor, 259 amplification transistor, 260 selection transistor, 271, 272 diffusion region, 281, 282 gate electrode, 283, 284, 285 sidewall
Claims (13)
前記トランジスタに設けられているサイドウォールと
を備え、
隣接する前記トランジスタ間に設けられている第1のサイドウォールは、前記トランジスタのゲート電極の間に隙間無く設けられている
半導体素子。 a plurality of transistors connected in series;
sidewalls provided on the transistor;
A first sidewall provided between the adjacent transistors is provided without a gap between gate electrodes of the transistors.
請求項1に記載の半導体素子。 2. The semiconductor device according to claim 1, wherein the width of the first sidewall is twice or less than the width of the second sidewall provided in the regions corresponding to the sources or drains of the plurality of transistors. .
請求項1に記載の半導体素子。 2. The semiconductor device according to claim 1, further comprising one or more transistors connected in parallel at the location where the first sidewall is provided.
請求項1に記載の半導体素子。 2. The semiconductor device according to claim 1, wherein the impurity concentration of the region where the first sidewall is located is lower than the impurity concentration of the regions corresponding to sources or drains of the plurality of transistors.
請求項1に記載の半導体素子。 2. The semiconductor device of claim 1, further comprising a diffusion region having an impurity concentration lower than that of regions corresponding to the sources or drains of the plurality of transistors, in the region where the first sidewall is located.
請求項5に記載の半導体素子。 6. The semiconductor device according to claim 5, wherein said diffusion region is formed at a position deeper than a region corresponding to said source and said drain in a semiconductor substrate in which said source and said drain are formed.
請求項5に記載の半導体素子。 6. The semiconductor device according to claim 5, wherein said diffusion region is formed in a region smaller than a region corresponding to said source or said drain.
電荷を一時的に蓄積する複数の蓄積部と、
前記蓄積部に電荷を転送する複数の転送トランジスタと
を備え、
前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている
撮像素子。 a photoelectric conversion unit that converts light into an electric charge;
a plurality of storage units that temporarily store charges;
a plurality of transfer transistors that transfer charges to the storage unit,
The first sidewalls provided between the plurality of transfer transistors are provided without gaps between the gate electrodes of the transfer transistors.
請求項8に記載の撮像素子。 9. The imaging according to claim 8, wherein the width of the first sidewall is twice or less than the width of the second sidewall provided in the regions corresponding to the sources or drains of the plurality of transfer transistors. element.
請求項8に記載の撮像素子。 The image pickup device according to claim 8, wherein the region where the first sidewall is located is the accumulation portion.
請求項8に記載の撮像素子。 9. The imaging device according to claim 8, wherein the impurity concentration of the accumulation portion in the region where the first sidewall is located is lower than the impurity concentration of other accumulation portions.
請求項8に記載の撮像素子。 9. The imaging device according to claim 8, wherein the accumulation portion in the region where the first sidewall is located has a diffusion region with an impurity concentration lower than that of other accumulation portions.
電荷を一時的に蓄積する複数の蓄積部と、
前記蓄積部に電荷を転送する複数の転送トランジスタと
を備え、
前記複数の転送トランジスタの間に設けられている第1のサイドウォールは、前記転送トランジスタのゲート電極の間に隙間無く設けられている
撮像素子と、
前記撮像素子からの信号を処理する処理部と
を備える電子機器。 a photoelectric conversion unit that converts light into an electric charge;
a plurality of storage units that temporarily store charges;
a plurality of transfer transistors that transfer charges to the storage unit,
an imaging device, wherein first sidewalls provided between the plurality of transfer transistors are provided without gaps between gate electrodes of the transfer transistors;
An electronic device comprising: a processing unit that processes a signal from the imaging device.
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