JP2023056289A - 演算処理装置および演算処理方法 - Google Patents

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Abstract

【課題】複数のバンクを含むキャッシュのキャッシュヒットを判定する判定部のサイズのキャッシュのサイズに対する比率を低減する。【解決手段】演算処理装置は、記憶装置から読み出されるデータを分割して保持する複数のバンクを含むデータアレイと、第２判定部と、第２判定部の判定結果に基づいてキャッシュまたは記憶装置にアクセスするキャッシュ制御部とを有する。第２判定部は、タグアドレスに含まれる第１タグアドレスを識別する識別情報とタグアドレスに含まれる第２タグアドレスとをインデックスアドレスの値毎に保持する第２保持部を有し、アクセスアドレスに含まれる第１タグアドレスに対応する識別情報およびアクセスアドレスに含まれる第２タグアドレスが、インデックスアドレスに対応して第２保持部に保持される識別情報および第２タグアドレスと一致する場合にキャッシュヒットを判定する。【選択図】図１

Description

本発明は、演算処理装置および演算処理方法に関する。
ＣＰＵ（Central Processing Unit）等の演算処理装置に搭載されるキャッシュは、メインメモリに記憶されたデータの一部を保持する。そして、キャッシュは、演算部から発行されるメモリアクセス要求の対象データを保持している場合（キャッシュヒット）、メインメモリにメモリアクセス要求を発行することなく、キャッシュに保持しているデータを演算部に転送する。これにより、データのアクセス効率が向上し、ＣＰＵの処理性能が向上する。
キャッシュは、データを保持するデータアレイと、アクセス対象のデータがデータアレイに保持されているか否かを判定するタグアレイとを含む（例えば、特許文献１参照）。例えば、高性能なプロセッサは、複数のウェイをそれぞれ含む階層化されたキャッシュを有する（例えば、特許文献２参照）。また、プロセッサは、キャッシュのスループットを向上させるために、複数のバンクを有する場合がある（例えば、特許文献３参照）。
特表２００７－５０４５５２号公報 特表２０２０－５３６３０８号公報 特開平０８－３２０８２９号公報
例えば、キャッシュにおける管理の単位である１キャッシュラインのデータが、複数に分割されてキャッシュの複数のバンクに保持される場合、バンクの数が増えるほど、タグアレイの数は増え、１キャッシュラインのデータに対するタグアレイのビット数の比率が増える。また、ＳＩＭＤ（Single Instruction Multiple Data）演算命令を実行可能な演算処理装置では、キャッシュのバンク数も増える傾向にある。
１つの側面では、本発明は、複数のバンクを含むキャッシュのキャッシュヒットを判定する判定部のサイズのキャッシュのサイズに対する比率を低減することを目的とする。
一つの観点によれば、演算処理装置は、記憶装置にメモリアクセス要求を発行する複数の要求発行部と、前記メモリアクセス要求に基づいて前記記憶装置から読み出されるデータを分割したサブデータをそれぞれ保持可能な複数のバンクを含むデータアレイと、前記メモリアクセス要求を前記複数のバンクのいずれかに転送するスイッチ部と、前記メモリアクセス要求に含まれるアクセスアドレス中のインデックスアドレスの値毎に、前記アクセスアドレスに含まれるタグアドレスを保持する第１保持部を有し、前記アクセスアドレスに含まれるタグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第１保持部に保持されるタグアドレスと一致する場合にキャッシュヒットを判定する少なくとも１つの第１判定部と、タグアドレスに含まれる第１タグアドレスを識別する識別情報とタグアドレスに含まれる第２タグアドレスとを、インデックスアドレスの値毎に保持する第２保持部を有し、前記アクセスアドレスに含まれる第１タグアドレスに対応する識別情報および前記アクセスアドレスに含まれる第２タグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第２保持部に保持される識別情報および第２タグアドレスと一致する場合にキャッシュヒットを判定する少なくとも１つの第２判定部と、前記第１判定部または前記第２判定部の判定結果に基づいて、前記キャッシュまたは前記記憶装置にアクセスするキャッシュ制御部と、を有する。
複数のバンクを含むキャッシュのキャッシュヒットを判定する判定部のサイズのキャッシュのサイズに対する比率を低減することができる。
一実施形態における演算処理装置の一例を示すブロック図である。 図１のキャッシュに保持されるデータの一例を示す説明図である。 図１のキャッシュに保持されるデータの別の例を示す説明図である。 図１の演算処理装置のメモリアクセス動作の一例を示すフロー図である。 別の実施形態における演算処理装置の一例を示すブロック図である。 図５のサブタグ部の一例を示すブロック図である。 図５の演算処理装置のメモリアクセス動作の一例を示すフロー図である。 別の実施形態の演算処理装置におけるサブタグ部の一例を示すブロック図である。 別の実施形態における演算処理装置の一例を示すブロック図である。 図９のロードストアユニットでのアドレス計算の一例を示す説明図である。 別の実施形態におけるメインタグ部とサブタグ部の構成例を示すブロック図である。 別の実施形態におけるメインタグ部とサブタグ部の構成例を示すブロック図である。 さらなる別の実施形態におけるメインタグ部とサブタグ部の構成例を示すブロック図である。 図１２の構成例４における演算処理装置の一例を示すブロック図である。 別の実施形態の演算処理装置におけるメインタグ部とサブタグ部の一例を示すブロック図である。 キャッシュの構造毎のタグアレイ／データアレイ比の例を示す説明図である。 タグアレイキャッシュを設ける場合のタグアレイ／データアレイ比の向上効果の一例を示す説明図である。
以下、図面を参照して、実施形態が説明される。
図１は、一実施形態における演算処理装置の一例を示す。図１に示す演算処理装置１００は、例えば、ＳＩＭＤ（Single Instruction Multiple Data）演算命令を使用して演算を実行するＣＰＵ等のプロセッサである。演算処理装置１００は、ＳＩＭＤ演算命令を使用することで、複数の積和演算等を並列に実行することができる。
演算処理装置１００は、ｍ＋１個（ｍは１以上の整数）のロードストアユニットＬＤＳＴ（ＬＤＳＴ＃０－ＬＤＳＴ＃ｍ）と、メインメモリ５０に接続されるキャッシュ６０とを有する。ロードストアユニットＬＤＳＴは、メインメモリ５０にメモリアクセス要求を発行する要求発行部の一例である。メインメモリ５０は、記憶装置の一例である。キャッシュ６０は、ロードストアユニットＬＤＳＴに対して、メインメモリ５０に記憶されるデータの一部を保持するＬ１（Level 1）データキャッシュとして動作する。
キャッシュ６０は、調停部１０、スイッチ部２０、１個のメインタグ部ＭＴＡＧ、ｎ個（ｎは１以上の整数）のサブタグ部ＳＴＡＧ（ＳＴＡＧ＃０－ＳＴＡＧ＃ｎ）、データアレイ３０およびキャッシュ制御部４０を有する。キャッシュ制御部４０は、キャッシュ６０の全体の動作を制御する。なお、キャッシュ制御部４０は、キャッシュ６０の外に配置されてもよい。メインタグ部ＭＴＡＧは、第１判定部の一例であり、サブタグ部ＳＴＡＧは、第２判定部の一例である。
データアレイ３０は、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧのそれぞれに対応するｎ＋１個のバンクＢＫ（ＢＫ＃０－ＢＫ＃ｎ）を有する。データアレイ３０を複数のバンクＢＫに分けることで、いわゆるギャザー／スキャッター性能を向上することができる。
また、キャッシュ６０は、Ｌ２（Level 2）キャッシュ等の下位のキャッシュを介してメインメモリ５０に接続されてもよい。キャッシュ６０は、最小で２個のバンクＢＫ＃０、ＢＫ＃１を有してもよい。この場合、キャッシュ６０は、１個のメインタグ部ＭＴＡＧと１個のサブタグ部ＳＴＡＧとを有する。
演算処理装置１００は、図示しない命令フェッチ部、命令デコード部、リザベーションステーション、各種演算器を含む演算ユニットおよびレジスタファイル等を有する。図１では、主にメモリアクセスに関係するブロックが示される。例えば、命令フェッチ部、命令デコード部、リザベーションステーション、各種演算器を含む演算ユニット、レジスタファイルおよびロードストアユニットＬＤＳＴは、図示しないＣＰＵコアに含まれる。
ロードストアユニットＬＤＳＴは、ロード命令を実行する場合、スイッチ部２０を介してアドレスＡＤで示されるバンクＢＫに向けてメモリアクセス要求を出力し、スイッチ部２０を介してバンクＢＫから読み出しデータを受ける。アドレスＡＤは、タグアドレスＴＡＧ、インデックスアドレスＩＤＸ、オフセットアドレスおよびバンクアドレスＢＡを含む。アドレスＡＤは、メモリアクセス要求に含まれるアクセスアドレスの一例である。ロード命令に対応して発行されるメモリアクセス要求は、アクセス対象のアドレスＡＤと読み出し要求を示す読み出し制御情報とを含む。
ロードストアユニットＬＤＳＴは、ストア命令を実行する場合、スイッチ部２０を介してアドレスＡＤで示されるバンクＢＫに向けてメモリアクセス要求を出力する。ストア命令に対応して発行されるメモリアクセス要求は、アクセス対象のアドレスＡＤと書き込みデータと書き込み要求を示す書き込み制御情報とを含む。
ｍ＋１個のロードストアユニットＬＤＳＴは、互いに独立にロード命令またはストア命令を受け、互いに独立にメモリアクセス要求を出力する。このため、１個のバンクＢＫに対するメモリアクセス要求が競合する場合がある。調停部１０は、メモリアクセス要求が競合する場合、メモリアクセス要求の１つを選択する。以下、この実施形態および後述する実施形態では、ロード命令を実行するロードストアユニットＬＤＳＴがメモリアクセス要求（読み出し要求）を発行する例が説明される。
スイッチ部２０は、メモリアクセス要求に含まれるバンクアドレスＢＡが示すバンクＢＫにメモリアクセス要求を出力する。スイッチ部２０は、ロード命令に対するメモリアクセス要求を出力したバンクＢＫから読み出しデータＤＴを受け、受けた読み出しデータＤＴをメモリアクセス要求の発行元のロードストアユニットＬＤＳＴに出力する。
メインタグ部ＭＴＡＧは、タグアレイＴＧＡおよびコンパレータＣＭＰ１を有する。タグアレイＴＧＡは、第１保持部の一例である。タグアレイＴＧＡは、インデックスアドレスＩＤＸの値毎にタグアドレスＴＡＧを保持する複数のエントリを有する。例えば、インデックスアドレスＩＤＸが１０ビットの場合、タグアレイＴＧＡは、１０２４個のエントリを有する。タグアレイＴＧＡは、スイッチ部２０から受けるインデックスアドレスＩＤＸに対応するエントリに保持されたタグアドレスＴＡＧをコンパレータＣＭＰ１に出力する。
コンパレータＣＭＰ１は、タグアレイＴＧＡから出力されるタグアドレスＴＡＧと、スイッチ部２０から出力されるタグアドレスＴＡＧとを比較する。コンパレータＣＭＰ１は、タグアドレスＴＡＧが互いに一致する場合、アクティブレベルのヒット信号ＨＩＴを出力する（キャッシュヒット）。コンパレータＣＭＰ１は、タグアドレスＴＡＧが互いに一致しない場合、インアクティブレベルのヒット信号ＨＩＴを出力する（キャッシュミス）。
キャッシュヒットは、メモリアクセス要求のアクセス対象のデータがデータアレイ３０のアクセス対象のバンクＢＫに保持されていることを示す。キャッシュミスは、メモリアクセス要求のアクセス対象のデータがデータアレイ３０のアクセス対象のバンクＢＫに保持されていないことを示す。この場合、キャッシュ６０は、アクセス対象のデータをメインメモリ５０から読み出す。
サブタグ部ＳＴＡＧは、タグ変換部ＴＣＮＶ、タグアレイキャッシュＴＧＡＣおよびコンパレータＣＭＰ２を有する。タグ変換部ＴＣＮＶは、第３保持部の一例であり、タグアレイキャッシュＴＧＡＣは、第２保持部の一例である。タグ変換部ＴＣＮＶは、識別情報ＩＤにより識別可能な複数のエントリを有する。例えば、識別情報ＩＤが２ビットの場合、タグ変換部ＴＣＮＶは、４個のエントリを有する。タグ変換部ＴＣＮＶのエントリの数は、タグアレイキャッシュＴＧＡＣのエントリの数より少ない。
タグ変換部ＴＣＮＶの各エントリには、タグアドレスＴＡＧのビットの一部である第１タグアドレスＴＡＧ１が格納される。タグ変換部ＴＣＮＶは、エントリのいずれかにメモリアクセス要求に含まれる第１タグアドレスＴＡＧ１を保持している場合、エントリの識別情報ＩＤをコンパレータＣＭＰ２に出力する。このように、タグ変換部ＴＣＮＶは、受けた第１タグアドレスＴＡＧ１を保持するエントリを示す識別情報ＩＤを出力するＣＡＭ（Content Addressable Memory）として機能する。なお、第１タグアドレスＴＡＧ１と、第１タグアドレスＴＡＧ１を識別する識別情報ＩＤとの対応付けができれば、タグ変換部ＴＣＮＶ以外の要素がサブタグ部ＳＴＡＧに設けられてもよい。
タグアレイキャッシュＴＧＡＣは、インデックスアドレスＩＤＸの値毎に、識別情報ＩＤと第２タグアドレスＴＡＧ２とを保持する複数のエントリを有する。第２タグアドレスＴＡＧ２は、タグアドレスＴＡＧのうち、第１タグアドレスＴＡＧ１のビットと異なるビットで示される。例えば、タグアドレスＴＡＧは、第１タグアドレスＴＡＧ１のビットと第２タグアドレスＴＡＧ２のビットを連結したものである。タグアレイキャッシュＴＧＡＣは、スイッチ部２０から出力されるインデックスアドレスＩＤＸに対応するエントリに保持された識別情報ＩＤおよび第２タグアドレスＴＡＧ２をコンパレータＣＭＰ２に出力する。
コンパレータＣＭＰ２は、タグ変換部ＴＣＮＶから出力される識別情報ＩＤとタグアレイキャッシュＴＧＡＣから出力される識別情報ＩＤとを比較する。また、コンパレータＣＭＰ２は、スイッチ部２０から出力される第２タグアドレスＴＡＧ２とタグアレイキャッシュＴＧＡＣから出力される第２タグアドレスＴＡＧ２とを比較する。
コンパレータＣＭＰ２は、識別情報ＩＤ同士が一致し、かつ、第２タグアドレスＴＡＧ２同士が一致する場合、アクティブレベルのヒット信号ＨＩＴを出力する（キャッシュヒット）。コンパレータＣＭＰ２は、識別情報ＩＤ同士または第２タグアドレスＴＡＧ２同士の少なくとも一方が一致しない場合、インアクティブレベルのヒット信号ＨＩＴを出力する（キャッシュミス）。
サブタグ部ＳＴＡＧのキャッシュヒットは、メインタグ部ＭＴＡＧのキャッシュヒットと同様に、メモリアクセス要求のアクセス対象のデータがデータアレイ３０のアクセス対象のバンクＢＫに保持されていることを示す。サブタグ部ＳＴＡＧのキャッシュミスは、メインタグ部ＭＴＡＧのキャッシュヒットと同様に、メモリアクセス要求のアクセス対象のデータがアクセス対象のデータアレイ３０のバンクＢＫに保持されていないことを示す。
例えば、タグアドレスＴＡＧが３６ビット、第１タグアドレスＴＡＧ１が２８ビット、第２タグアドレスＴＡＧ２が８ビット、識別情報ＩＤが２ビット、インデックスアドレスＩＤＸが１０ビットであるとする。この場合、タグアレイキャッシュＴＧＡＣの記憶領域を、タグアレイＴＧＡの記憶領域に比べて約２６キロビット少なくすることができる（（２８－２）＊１０２４；符号＊は乗算を示す）。タグ変換部ＴＣＮＶの記憶領域は、１２０ビットである（（２８＋２）＊４）。
また、コンパレータＣＭＰ１は、３６ビットのタグアドレスＴＡＧを比較するのに対して、コンパレータＣＭＰ２は、１０ビット（２ビットの識別情報ＩＤおよび８ビットの第２タグアドレスＴＡＧ２）を比較する。このため、サブタグ部ＳＴＡＧの回路規模は、メインタグ部ＭＴＡＧの回路規模より小さくなる。したがって、演算処理装置１００は、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける場合に比べて、キャッシュヒットを判定する判定回路の規模を小さくできる。この結果、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける演算処理装置に比べて、演算処理装置１００の製造コスト等を削減することができる。
各バンクＢＫは、インデックスアドレスＩＤＸの値毎にサブデータＳＤＴを保持する複数のエントリを有する。ここで、サブデータＳＤＴは、キャッシュラインサイズをバンクＢＫの数で除したサイズを有する。サブデータＳＤＴのサイズについては、図２および図３で説明される。
各バンクＢＫは、キャッシュヒット時に、キャッシュ制御部４０による制御に基づいて、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリに保持しているサブデータＳＤＴをスイッチ部２０に出力する。各バンクＢＫは、キャッシュミス時に、キャッシュ制御部４０による制御に基づいて、メインメモリ５０から読み出される１キャッシュライン分のデータＤＴのうちの対応するサブデータＳＤＴをインデックスアドレスＩＤＸに対応するエントリに保持する。
キャッシュ制御部４０は、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧからヒット信号ＨＩＴを受け、上述したようにキャッシュ６０を制御する。キャッシュ制御部４０は、バンクＢＫとメインメモリ５０との間のデータ転送を実行する。また、キャッシュ制御部４０は、各バンクＢＫに保持されたサブデータが更新されている場合、キャッシュミス時に、サブデータをメインメモリ５０に書き戻す。
なお、図１では、ダイレクトマップ方式のキャッシュ６０が示されるが、複数のウェイを有するセットアソシアティブ方式のキャッシュが適用されてもよい。この場合、タグアレイＴＧＡおよびタグアレイキャッシュＴＧＡＣもウェイ数に対応する数に区画される。以下に示す実施形態においてもダイレクトマップ方式のキャッシュ６０が示されるが、セットアソシアティブ方式のキャッシュが適用されてもよい。
図２および図３は、図１のキャッシュ６０に保持されるデータの一例を示す。図２および図３では、演算処理装置１００は、４個のバンクＢＫ＃０－ＢＫ＃３を有する。各バンクＢＫ＃０－ＢＫ＃３は、インデックスアドレスＩＤＸで識別されるエントリ毎に６４ビットのサブデータＳＤＴを保持する。
図２は、バンクＢＫ＃０－ＢＫ＃３において、インデックスアドレスＩＤＸで示される１個のエントリに含まれる４個のサブデータＳＤＴが１個のキャッシュラインＣＬに対応する。図２に示す例では、キャッシュラインＣＬのデータサイズは、２５６ビットである。この場合、図１のキャッシュ制御部４０は、メインメモリ５０からキャッシュ６０にデータを転送するキャッシュフィルを実行する。キャッシュフィルでは、キャッシュラインＣＬに含まれるサブデータＳＤＴが、各バンクＢＫ＃０－ＢＫ＃３においてインデックスアドレスＩＤＸが共通のエントリにアドレスＡＤ順に格納される。また、キャッシュ制御部４０は、キャッシュ６０からメインメモリ５０にデータを転送するライトバックを実行する。ライトバックでは、各バンクＢＫ＃０－ＢＫ＃３においてインデックスアドレスＩＤＸが共通のエントリに保持された４個のサブデータＳＤＴが、メインメモリ５０にアドレス順に格納される。
図３は、４個のバンクＢＫ＃０－ＢＫ＃３において、連続する２個のインデックスアドレスＩＤＸで示される２個のエントリに含まれる８個のサブデータＳＤＴが１個のキャッシュラインＣＬに対応する。図３に示す例では、キャッシュラインＣＬのデータサイズは、５１２ビットである。この場合、キャッシュ制御部４０は、キャッシュフィルを実行する。キャッシュフィルでは、２個のキャッシュラインＣＬに含まれるサブデータＳＤＴを、各バンクＢＫ＃０－ＢＫ＃３において、連続する２個のインデックスアドレスＩＤＸで示される２個のエントリにアドレスＡＤ順に格納する。また、キャッシュ制御部４０は、ライトバックにおいて、各バンクＢＫ＃０－ＢＫ＃３において、連続する２個のインデックスアドレスＩＤＸで示される２個のエントリに保持された８個のサブデータＳＤＴを、メインメモリ５０にアドレス順に格納する。
なお、例えば、キャッシュ６０が６４ビット幅の４個のバンクＢＫを有し、キャッシュラインＣＬのサイズが１０２４ビットの場合、キャッシュ制御部４０は、バンクＢＫ毎に４個のエントリに対して、キャッシュフィルおよびライトバックを実行する。キャッシュ６０が６４ビット幅の８個のバンクＢＫを有し、キャッシュラインＣＬのサイズが１０２４ビットの場合、キャッシュ制御部４０は、バンクＢＫ毎に２個のエントリに対して、キャッシュフィルおよびライトバックを実行する。
図４は、図１の演算処理装置１００のメモリアクセス動作の一例を示す。すなわち、図４は、演算処理装置１００の演算処理方法の一例を示す。図４に示す動作は、複数のロードストアユニットＬＤＳＴの少なくともいずれかからロード命令に対応するメモリアクセス要求が発行されたことに基づいて、キャッシュ制御部４０により実行される。
なお、複数のロードストアユニットＬＤＳＴから互いに異なるバンクＢＫに対するメモリアクセス要求がキャッシュヒットした場合、図４に示す動作は、アクセス対象のバンクＢＫのそれぞれで実行される。複数のロードストアユニットＬＤＳＴから互いに異なるバンクＢＫに対するメモリアクセス要求のいずれかがキャッシュミスした場合、キャッシュミスに伴うライトバックおよびライトバック後のキャッシュフィルは、全てのバンクＢＫで共通に実行される。
まず、ステップＳ１０において、キャッシュ制御部４０は、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫ（この例では、ＢＫ＃０）を示すか否かをバンクアドレスＢＡを使用して判定する。キャッシュ制御部４０は、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫを示す場合、動作をステップＳ２０に移行する。そして、キャッシュ制御部４０は、ステップＳ２０に含まれるステップＳ２２、Ｓ２４、Ｓ２６、Ｓ２８により、メインタグ部ＭＴＡＧを使用したアクセス処理を実行する。
キャッシュ制御部４０は、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫを示さない場合、動作をステップＳ３０に移行する。そして、キャッシュ制御部４０は、ステップＳ３０に含まれるステップＳ３２、Ｓ３４、Ｓ３６、Ｓ３８により、サブタグ部ＳＴＡＧを使用したアクセス処理を実行する。
ステップＳ２２において、キャッシュ制御部４０は、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに基づいてメインタグ部ＭＴＡＧにアクセスし、タグアドレスＴＡＧを読み出す。また、キャッシュ制御部４０は、コンパレータＣＭＰ１にメモリアクセス要求に含まれるタグアドレスＴＡＧとメインタグ部ＭＴＡＧから読み出されたタグアドレスＴＡＧとを比較させ、ヒット信号ＨＩＴを出力させる。
次に、ステップＳ２４において、キャッシュ制御部４０は、コンパレータＣＭＰ１から出力されるヒット信号ＨＩＴに基づいてメインタグ部ＭＴＡＧにヒットしたか否かを判定する。キャッシュ制御部４０は、メインタグ部ＭＴＡＧにヒットした場合、動作をステップＳ２６に移行し、メインタグ部ＭＴＡＧにミスした場合、動作をステップＳ２８に移行する。
ステップＳ２６において、キャッシュ制御部４０は、通常のキャッシュヒット処理を実行し、キャッシュヒットしたバンクＢＫから読み出したデータを、スイッチ部２０を介して、メモリアクセス要求の発行元のロードストアユニットＬＤＳＴに出力する。そして、キャッシュ制御部４０は、図４に示す動作を終了する。
ステップＳ２８において、キャッシュ制御部４０は、通常のキャッシュミス処理を実行する。すなわち、キャッシュ制御部４０は、例えば、図２または図３に示したキャッシュフィル動作を実行し、各バンクＢＫに保持するデータを更新する。また、キャッシュ制御部４０は、各バンクＢＫのデータの更新に応じて、メインタグ部ＭＴＡＧ、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣを更新する。なお、キャッシュ制御部４０は、バンクＢＫのデータが更新されている場合、ライトバック動作を実行する。そして、キャッシュ制御部４０は、図４に示す動作を終了する。
一方、ステップＳ３２において、キャッシュ制御部４０は、メモリアクセス要求に含まれるバンクアドレスＢＡが示すバンクＢＫに対応するサブタグ部ＳＴＡＧにアクセスする。キャッシュ制御部４０は、メモリアクセス要求に含まれるタグアドレスＴＡＧ１に基づいてタグ変換部ＴＣＮＶにアクセスし、識別情報ＩＤを読み出す。また、キャッシュ制御部４０は、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに基づいてタグアレイキャッシュＴＧＡＣにアクセスし、識別情報ＩＤおよびタグアドレスＴＡＧ２を読み出す。
そして、キャッシュ制御部４０は、コンパレータＣＭＰ２にメモリアクセス要求に含まれるタグアドレスＴＡＧ２とタグアレイキャッシュＴＧＡＣから読み出されたタグアドレスＴＡＧ２とを比較させる。また、キャッシュ制御部４０は、コンパレータＣＭＰ２にタグ変換部ＴＣＮＶから読み出された識別情報ＩＤとタグアレイキャッシュＴＧＡＣから読み出された識別情報ＩＤとを比較させる。そして、キャッシュ制御部４０は、コンパレータＣＭＰ２に比較結果に基づいてヒット信号ＨＩＴを出力させる。
次に、ステップＳ３４において、キャッシュ制御部４０は、コンパレータＣＭＰ２から出力されるヒット信号ＨＩＴに基づいてサブタグ部ＳＴＡＧにヒットしたか否かを判定する。キャッシュ制御部４０は、サブタグ部ＳＴＡＧにヒットした場合、動作をステップＳ３６に移行し、サブタグ部ＳＴＡＧにミスした場合、動作をステップＳ３８に移行する。
ステップＳ３６において、キャッシュ制御部４０は、ステップＳ２６と同様に通常のキャッシュヒット処理を実行し、図４に示す動作を終了する。ステップＳ３８において、キャッシュ制御部４０は、ステップＳ２８と同様に通常のキャッシュミス処理を実行し、図４に示す動作を終了する。
以上、この実施形態では、演算処理装置１００は、第１タグアドレスＴＡＧ１を識別する識別情報ＩＤと第２タグアドレスＴＡＧ２とを保持するタグアレイキャッシュＴＧＡＣによりバンクＢＫのキャッシュヒットを判定することができる。タグアレイキャッシュＴＧＡＣのエントリのビット幅は、タグアレイＴＧＡのエントリのビット幅より小さい。上述したように、タグ変換部ＴＣＮＶとタグアレイキャッシュＴＧＡＣとを有するサブタグ部ＳＴＡＧの回路規模は、タグアレイＴＧＡを有するメインタグ部ＭＴＡＧの回路規模より小さい。
このため、演算処理装置１００は、メインタグ部ＭＴＡＧより回路規模が小さいサブタグ部ＳＴＡＧを使用して、バンクＢＫ＃１－ＢＫ＃ｎのキャッシュヒットを判定できる。換言すれば、演算処理装置１００は、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける場合に比べて、キャッシュヒットを判定する判定回路の規模を小さくできる。この結果、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける演算処理装置に比べて、演算処理装置１００の製造コスト等を削減することができる。
この実施形態では、スイッチ部２０のバンクＢＫ側に、各バンクＢＫに対応してメインタグ部ＭＴＡＧまたはサブタグ部ＳＴＡＧが設けられる。スイッチ部２０は、ロードストアユニットＬＤＳＴから出力されるアクセスアドレスに基づいて、アクセス対象のバンクＢＫを判定し、判定したバンクＢＫに対応するメインタグ部ＭＴＡＧまたはサブタグ部ＳＴＡＧにアクセスアドレスを出力する。このため、メインタグ部ＭＴＡＧまたはサブタグ部ＳＴＡＧから出力されるヒット信号ＨＩＴは、バンクＢＫの情報を含んでいる。したがって、キャッシュ制御部４０は、バンクアドレスＢＡを使用することなく、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧからのヒット信号ＨＩＴに応じて、バンクＢＫの制御を実行することができる。
図５は、別の実施形態における演算処理装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図５に示す演算処理装置１００Ａは、例えば、ＳＩＭＤ演算命令を使用して、複数の積和演算等を並列に実行する機能を有するＣＰＵ等のプロセッサである。
演算処理装置１００Ａは、マルチプレクサＭＵＸ１を有すること、および図１のキャッシュ制御部４０の代わりにキャッシュ制御部４０Ａを有することを除き、図１に示した演算処理装置１００と同様の構成を有する。説明を簡単にするために、演算処理装置１００Ａは、４個のロードストアユニットＬＤＳＴ（ＬＤＳＴ＃０－ＬＤＳＴ＃３）と、３個のサブタグ部ＳＴＡＧ（ＳＴＡＧ＃１－ＳＴＡＧ＃３）と、４個のバンクＢＫ（ＢＫ＃０－ＢＫ＃３）を有するとする。この実施形態においても、ロードストアユニットＬＤＳＴからロード命令が発行される場合の例が説明される。
メインタグ部ＭＴＡＧは、バンクＢＫ＃０に対応して設けられる。サブタグ部ＳＴＡＧ＃１－ＳＴＡＧ＃３は、バンクＢＫ＃１－ＢＫ＃３にそれぞれ対応して設けられる。マルチプレクサＭＵＸ１は、スイッチ部２０から出力されるメインタグ部ＭＴＡＧ用およびサブタグ部ＳＴＡＧ用のアドレスＡＤを受け、受けたアドレスＡＤのいずれかをメインタグ部ＭＴＡＧに出力する。
サブタグ部ＳＴＡＧは、タグ変換部ＴＣＮＶがヒット信号ＨＴＩ１を出力すること、およびマルチプレクサＭＵＸ２を有することを除き、図１のサブタグ部ＳＴＡＧと同様の構成である。各サブタグ部ＳＴＡＧのマルチプレクサＭＵＸ２は、コンパレータＣＭＰ２から出力されるヒット信号ＨＩＴ２およびメインタグ部ＭＴＡＧのコンパレータＣＭＰ１から出力されるヒット信号ＨＩＴのいずれかを出力する。マルチプレクサＭＵＸ１、ＭＵＸ２の動作は、キャッシュ制御部４０Ａにより制御される。
キャッシュ制御部４０Ａは、インアクティブレベルのヒット信号ＨＩＴ１をタグ変換部ＴＣＮＶのいずれかから受けた場合、仮のキャッシュミスを判定する。仮のキャッシュミスは、サブタグ部ＳＴＡＧのタグ変換部ＴＣＮＶが判定したキャッシュミスであり、キャッシュヒットの可能性もある。
そして、キャッシュ制御部４０Ａは、マルチプレクサＭＵＸ１を制御し、仮のキャッシュミスを発生したサブタグ部ＳＴＡＧに供給されたアドレスＡＤをメインタグ部ＭＴＡＧに出力させる。これにより、キャッシュ制御部４０Ａは、仮のキャッシュミスを発生したサブタグ部ＳＴＡＧに対応するバンクＢＫのキャッシュヒット／キャッシュミスを、メインタグ部ＭＴＡＧのタグアレイＴＧＡを使用して判定することができる。
キャッシュ制御部４０Ａは、仮のキャッシュミスを発生したサブタグ部ＳＴＡＧのマルチプレクサＭＵＸ２に、タグ変換部ＴＣＮＶのタグアレイＴＧＡから出力されるヒット信号ＨＩＴを選択させ、ヒット信号ＨＩＴ２として出力させる。これにより、キャッシュ制御部４０Ａは、タグアレイＴＧＡによる判定結果を利用して、仮のキャッシュミスを発生したサブタグ部ＳＴＡＧに対応するバンクＢＫの真のキャッシュヒット／キャッシュミスを判定できる。そして、キャッシュ制御部４０Ａは、判定結果に応じてキャッシュ６０の動作を制御できる。なお、タグ変換部ＴＣＮＶがインアクティブレベルのヒット信号ＨＩＴ１を出力する場合、コンパレータＣＭＰ２が出力するヒット信号ＨＩＴは常にインアクティブレベルを示す。
図６は、図５のサブタグ部ＳＴＡＧの一例を示す。図５のスイッチ部２０が出力するアドレスＡＤは、第１タグアドレスＴＡＧ１および第２タグアドレスＴＡＧ２を含むタグアドレスＴＡＧとインデックスアドレスＩＤＸとオフセットアドレスＯＦＳと含む。オフセットアドレスＯＦＳは、バンクＢＫを識別するバンクアドレスＢＡ（例えば、２ビット）を含む。第１タグアドレスＴＡＧ１および第２タグアドレスＴＡＧ２には、動作説明のために符号ａから符号ｆのいずれかが付加される。
例えば、タグ変換部ＴＣＮＶは、識別情報ＩＤで識別される４個のエントリＥＮＴ１と、各エントリＥＮＴ１に対応するコンパレータＣＭＰ３と、オア回路ＯＲと、エンコーダＥＮＣとを有する。各エントリＥＮＴ１には、キャッシュミスを判定したキャッシュ制御部４０Ａにより第１タグアドレスＴＡＧ１が格納される。
各コンパレータＣＭＰ３は、対応するエントリＥＮＴ１に保持された第１タグアドレスＴＡＧ１と、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１とを比較し、比較結果をオア回路ＯＲおよびエンコーダＥＮＣに出力する。例えば、各コンパレータＣＭＰ３は、比較結果が一致するときに論理１を出力する。
オア回路ＯＲは、コンパレータＣＭＰ３のいずれかの出力が論理１のとき、ヒット信号ＨＩＴ１をアクティブレベルに設定し、全てのコンパレータＣＭＰ３の出力が論理０のとき、ヒット信号ＨＩＴ１をインアクティブレベルに設定する。
エンコーダＥＮＣは、論理１を出力するコンパレータＣＭＰ３に対応するエントリＥＮＴ１の識別情報ＩＤを出力する。換言すれば、エンコーダＥＮＣは、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１を保持するエントリＥＮＴ１の識別情報ＩＤを出力する。このように、タグ変換部ＴＣＮＶは、ＣＡＭとして動作する。エンコーダＥＮＣが出力する識別情報ＩＤおよびメモリアクセス要求に含まれる第２タグアドレスＴＡＧ２は、第１タグアドレスＴＡＧ１を符号化した縮小タグとしてコンパレータＣＭＰ２に出力される。
タグアレイキャッシュＴＧＡＣは、インデックスアドレスＩＤＸの値毎に第２タグアドレスＴＡＧ２と識別情報ＩＤとを保持する複数のエントリＥＮＴ２と、各エントリＥＮＴ２に対応するコンパレータＣＭＰ４およびフラグＦＬＧとを有する。各フラグＦＬＧは、初期状態において、対応するエントリＥＮＴ２の無効を示す論理０にリセットされている。各フラグＦＬＧは、キャッシュ制御部４０Ａによりセットまたはリセットされる。各フラグＦＬＧのセット状態（論理１）は、対応するエントリＥＮＴ２が有効な第２タグアドレスＴＡＧ２および有効な識別情報ＩＤを保持していることを示す。各フラグＦＬＧのリセット状態（論理０）は、対応するエントリＥＮＴ２が無効な第２タグアドレスＴＡＧ２または無効な識別情報ＩＤを保持していることを示す。
各コンパレータＣＭＰ４は、エントリＥＮＴ２に保持された識別情報ＩＤが、セット信号ＳＥＴとともにキャッシュ制御部４０から出力される識別情報ＩＤと一致する場合、対応するフラグＦＬＧを論理１にセットする。各コンパレータＣＭＰ４は、エントリＥＮＴ２に保持された識別情報ＩＤが、リセット信号ＲＥＳＥＴとともにキャッシュ制御部４０Ａから出力される識別情報ＩＤと一致する場合、対応するフラグＦＬＧを論理０にリセットする。
タグアレイキャッシュＴＧＡＣの各エントリＥＮＴ２にフラグＦＬＧを設けることで、キャッシュ制御部４０Ａは、第２タグアドレスＴＡＧ２または識別情報ＩＤを書き換えることなく、フラグＦＬＧのリセットのみでエントリＥＮＴ２を無効にすることができる。これにより、誤ったヒット信号ＨＩＴ２がキャッシュ制御部４０Ａに出力されることを簡易な制御で抑制することができる。
キャッシュ制御部４０Ａは、キャッシュミスに基づいて、図５のメインメモリ５０から読み出されるサブデータＳＤＴ（キャッシュライン）で各バンクＢＫ＃０－ＢＫ＃３を更新する。キャッシュ制御部４０Ａは、各バンクＢＫ＃０－ＢＫ＃３の更新に対応して、図５のメインタグ部ＭＴＡＧのタグアレイＴＧＡを更新し、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣを更新する。キャッシュミス時のタグアレイＴＧＡの動作は、通常のキャシュミス処理と同様のため、以下では、サブタグ部ＳＴＡＧの更新処理が説明される。
更新処理において、キャッシュ制御部４０Ａは、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１をエントリＥＮＴ１のいずれかに格納する。キャッシュ制御部４０Ａは、第１タグアドレスＴＡＧ１を格納したエントリＥＮＴ１の識別情報ＩＤとリセット信号ＲＥＳＥＴ信号とをコンパレータＣＭＰ４に出力する。キャッシュ制御部４０Ａは、コンパレータＣＭＰ４に出力した識別情報ＩＤを保持するエントリＥＮＴ２に対応するフラグＦＬＧをリセットする。
キャッシュ制御部４０Ａは、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリＥＮＴ２に、メモリアクセス要求に含まれる第２タグアドレスＴＡＧ２を格納する。また、キャッシュ制御部４０Ａは、第２タグアドレスＴＡＧ２を格納したエントリＥＮＴ２に、第１タグアドレスＴＡＧ１を格納したエントリＥＮＴ１の識別情報ＩＤを格納する。そして、キャッシュ制御部４０Ａは、第１タグアドレスＴＡＧ１を格納したエントリＥＮＴ１の識別情報ＩＤとセット信号ＳＥＴとをコンパレータＣＭＰ４に出力する。キャッシュ制御部４０Ａは、コンパレータＣＭＰ４に出力した識別情報ＩＤを保持するエントリＥＮＴ２に対応するフラグＦＬＧをセットする。
図６に示すように、サブタグ部ＳＴＡＧのいずれかのタグ変換部ＴＣＮＶの４個のエントリＥＮＴ１に第１タグアドレスＴＡＧ１ａ、ＴＡＧ１ｂ、ＴＡＧ１ｃ、ＴＡＧ１ｄが保持されているとする。また、タグアレイキャッシュＴＧＡＣのエントリＥＮＴ２に第２タグアドレスＴＡＧ２ｄ、ＴＡＧ２ｆ、ＴＡＧ２ｂ、ＴＡＧ２ｅ、...、ＴＡＧ２ａが保持されているとする。
この状態で、サブタグ部ＳＴＡＧは、例えば、第１タグアドレスＴＡＧ１ｂおよび第２タグアドレスＴＡＧ２ｂを含むメモリアクセス要求を受ける。メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリＥＮＴ２には、第２タグアドレスＴＡＧ２ｂおよび識別情報ＩＤ＝"０１"が保持されており、対応するフラグＦＬＧは論理１であるとする。
タグ変換部ＴＣＮＶは、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１ｂを保持しているエントリＥＮＴ１の識別情報ＩＤが"０１"のため、ヒット信号ＨＩＴ１をアクティブレベルに設定し、エンコーダＥＮＣから識別情報ＩＤ＝"０１"を出力する。コンパレータＣＭＰ２がタグ変換部ＴＣＮＶから受ける縮小タグは、識別情報ＩＤ＝"０１"と第２タグアドレスＴＡＧ２ｂとを含む。
タグアレイキャッシュＴＧＡＣは、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリＥＮＴ２に保持された第２タグアドレスＴＡＧ２ｂと識別情報ＩＤ＝"０１"とを、縮小タグとして出力する。また、タグアレイキャッシュＴＧＡＣは、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するフラグＦＬＧに保持された論理１を出力する。
コンパレータＣＭＰ２は、縮小タグ同士が一致するため、論理１をアンド回路ＡＮＤに出力する。アンド回路ＡＮＤは、コンパレータＣＭＰ２からの論理１とフラグＦＬＧからの論理１を受け、ヒット信号ＨＩＴをアクティブレベルに設定する。キャッシュ制御部４０Ａは、メモリアクセス要求が発行されたとき、マルチプレクサＭＵＸ２にアンド回路ＡＮＤの出力を選択させる。このため、マルチプレクサＭＵＸ２は、アクティブレベルのヒット信号ＨＩＴをヒット信号ＨＩＴ２としてキャッシュ制御部４０Ａに出力する。キャッシュ制御部４０Ａは、アクティブレベルのヒット信号ＨＩＴ２に基づいてサブタグ部ＳＴＡＧに対応するバンクＢＫのキャッシュヒットを検出し、バンクＢＫに保持されたサブデータＳＤＴをロードストアユニットＬＤＳＴに向けて出力する。
一方、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１がエントリＥＮＴ１に保持されているが、タグ変換部ＴＣＮＶに対応する縮小タグが、エントリＥＮＴ２から出力される縮小タグと一致しない場合がある。あるいは、縮小タグ同士が一致するが、フラグＦＬＧが論理０にリセットされている場合がある。これらの場合、キャッシュ制御部４０Ａは、インアクティブレベルのヒット信号ＨＩＴ２を受け、キャッシュミスの処理を実行する。そして、キャッシュ制御部４０Ａは、各バンクＢＫの更新処理と、タグアレイキャッシュＴＧＡＣおよびタグ変換部ＴＣＮＶの更新処理とを実行する。
また、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１がエントリＥＮＴ１に保持されていない場合、上述したように、タグ変換部ＴＣＮＶは、ヒット信号ＨＩＴ１をインアクティブレベル（論理０）に設定する。キャッシュ制御部４０Ａは、インアクティブレベルのヒット信号ＨＩＴ１を受けた場合、仮のキャッシュミスを検出し、図５のマルチプレクサＭＵＸ１にサブタグ部ＳＴＡＧに供給されるアドレスＡＤを選択させる。また、キャッシュ制御部４０Ａは、マルチプレクサＭＵＸ２にメインタグ部ＭＴＡＧからのヒット信号ＨＩＴを選択させる。
メインタグ部ＭＴＡＧは、マルチプレクサＭＵＸ１を介して仮のキャッシュミスを発生させたアドレスＡＤを受け、タグアレイＴＧＡを使用してキャッシュヒット／キャッシュミスを判定し、ヒット信号ＨＩＴを出力する。キャッシュ制御部４０Ａは、メインタグ部ＭＴＡＧから出力されるヒット信号ＨＩＴを、マルチプレクサＭＵＸ２を介してヒット信号ＨＩＴ２として受け、ヒット信号ＨＩＴ２に応じてキャッシュヒット処理またはキャッシュミス処理を実行する。
キャッシュ制御部４０Ａは、キャッシュヒット処理において、バンクＢＫに保持されたサブデータＳＤＴをロードストアユニットＬＤＳＴに向けて出力する。キャッシュ制御部４０Ａは、キャッシュミス処理において、上述したように、各バンクＢＫのデータの更新処理と、タグアレイＴＧＡ、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣの更新処理を実行する。
図７は、図５の演算処理装置１００Ａのメモリアクセス動作の一例を示す。すなわち、図７は、演算処理装置１００Ａの演算処理方法の一例を示す。図４および図６で説明した動作と同様の動作については、詳細な説明は省略する。図７に示す動作は、複数のロードストアユニットＬＤＳＴの少なくともいずれかからロード命令に対応するメモリアクセス要求が発行されたことに基づいて、キャッシュ制御部４０Ａにより実行される。
まず、ステップＳ４０において、キャッシュ制御部４０は、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫ（この例では、ＢＫ＃０）を示すか否かをバンクアドレスＢＡを使用して判定する。キャッシュ制御部４０Ａは、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫを示す場合、動作をステップＳ４２に移行する。キャッシュ制御部４０Ａは、メモリアクセス要求がメインタグ部ＭＴＡＧに対応するバンクＢＫを示さない場合、動作をステップＳ４４に移行する。
ステップＳ４２による処理は、図４のステップＳ２０に示したメインタグ部ＭＴＡＧを使用したアクセス処理と同様である。キャッシュ制御部４０Ａは、ステップＳ４２の動作を実行後、図７に示す動作を終了する。
ステップＳ４４において、キャッシュ制御部４０Ａは、図４のステップＳ３２と同様に、メモリアクセス要求に含まれるバンクアドレスＢＡが示すバンクＢＫに対応するサブタグ部ＳＴＡＧにアクセスする。そして、キャッシュ制御部４０Ａは、サブタグ部ＳＴＡＧにタグ変換部ＴＣＮＶのヒット／ミスおよびタグアレイキャッシュＴＧＡＣのヒット／ミスを判定させる。
次に、ステップＳ４６において、キャッシュ制御部４０Ａは、タグ変換部ＴＣＮＶから出力されるヒット信号ＨＩＴ１に基づいてタグ変換部ＴＣＮＶにヒットしたか否かを判定する。キャッシュ制御部４０Ａは、タグ変換部ＴＣＮＶにヒットした場合、動作をステップＳ５０に移行し、タグ変換部ＴＣＮＶにミスした場合、動作をステップＳ４８に移行する。ステップＳ４８による処理は、図４のステップＳ２０に示したメインタグ部ＭＴＡＧを使用したアクセス処理と同様である。キャッシュ制御部４０Ａは、ステップＳ４８の動作を実行後、動作をステップＳ５６に移行する。
ステップＳ５０において、キャッシュ制御部４０Ａは、タグアレイキャッシュＴＧＡＣにヒットしたか否かを判定する。タグアレイキャッシュＴＧＡＣにヒットした場合、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣの両方にヒットしたため、キャッシュ制御部４０Ａは、動作をステップＳ５２に移行し、通常のキャッシュヒット処理を実行する。ステップＳ５２による処理は、図４のステップＳ３６による処理と同様である。
一方、タグアレイキャッシュＴＧＡＣにミスした場合、キャッシュ制御部４０Ａは、動作をステップＳ５４に移行する。ステップＳ５４による処理は、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣの更新処理が含まれないことを除き、図４のステップＳ３８による処理と同様である。キャッシュ制御部４０Ａは、ステップＳ５４の処理の後、ステップＳ５６を実行する。ステップＳ５６において、キャッシュ制御部４０Ａは、タグ変換部ＴＣＮＶおよびタグアレイキャッシュＴＧＡＣの更新処理を実行し、図７に示す動作を終了する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、演算処理装置１００Ａは、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける場合に比べて、キャッシュヒットを判定する判定回路の規模を小さくできる。この結果、メインタグ部ＭＴＡＧをバンクＢＫ毎に設ける演算処理装置に比べて、演算処理装置１００Ａの製造コスト等を削減することができる。
さらに、この実施形態では、タグ変換部ＴＣＮＶにより仮のキャッシュミスが判定された場合、キャッシュ制御部４０Ａは、マルチプレクサＭＵＸ１を介してアクセスアドレスをメインタグ部ＭＴＡＧに供給する。これにより、仮のキャッシュミスに対応するバンクＢＫのキャッシュヒット／キャッシュミスを、メインタグ部ＭＴＡＧのタグアレイＴＧＡを使用して判定することができる。
タグアレイキャッシュＴＧＡＣの各エントリＥＮＴ２にフラグＦＬＧを設けることで、キャッシュ制御部４０Ａは、第２タグアドレスＴＡＧ２または識別情報ＩＤを書き換えることなく、フラグＦＬＧのリセットのみでエントリＥＮＴ２を無効にすることができる。これにより、誤ったヒット信号ＨＩＴ２がキャッシュ制御部４０Ａに出力されることを簡易な制御で抑制することができる。
図８は、別の実施形態の演算処理装置におけるサブタグ部の一例を示す。図６と同様の要素については、同じ符号を付し、詳細な説明は省略する。図８に示す演算処理装置１００Ｂは、例えば、ＳＩＭＤ演算命令を使用して、複数の積和演算等を並列に実行する機能を有するＣＰＵ等のプロセッサである。演算処理装置１００Ｂは、図５に示すサブタグ部ＳＴＡＧおよびキャッシュ制御部４０Ａの代わりにサブタグ部ＳＴＡＧ２およびキャッシュ制御部４０Ｂを有する。演算処理装置１００Ｂにおいて、サブタグ部ＳＴＡＧ２およびキャッシュ制御部４０Ｂを除く構成は、図５および図６と同様である。
サブタグ部ＳＴＡＧ２は、タグ変換部ＴＣＮＶ２、タグアレイキャッシュＴＧＡＣ２、コンパレータＣＭＰ２、アンド回路ＡＮＤおよびマルチプレクサＭＵＸ２を有する。タグ変換部ＴＣＮＶ２は、１個のエントリＥＮＴ１と、エントリＥＮＴ１に対応するコンパレータＣＭＰ３とを有し、図６のエンコーダＥＮＣおよびオア回路ＯＲを持たない。コンパレータＣＭＰ３は、エントリＥＮＴ１に保持された第１タグアドレスＴＡＧ１と、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１とが一致する場合、ヒット信号ＨＩＴ１をアクティブレベルに設定する。コンパレータＣＭＰ３は、エントリＥＮＴ１に保持された第１タグアドレスＴＡＧ１と、メモリアクセス要求に含まれる第１タグアドレスＴＡＧ１とが一致しない場合、ヒット信号ＨＩＴ１をインアクティブレベルに設定する。ヒット信号ＨＩＴ１は、キャッシュ制御部４０Ｂに出力される。
タグアレイキャッシュＴＧＡＣ２は、コンパレータＣＭＰ４を持たず、エントリＥＮＴ２が識別情報ＩＤを保持しないことを除き、図６のタグアレイキャッシュＴＧＡＣと同様の構成である。キャッシュ制御部４０Ｂは、インデックスアドレスＩＤＸとセット信号ＳＥＴをタグアレイキャッシュＴＧＡＣ２に出力することで、対応するフラグＦＬＧを論理１にセットする。キャッシュ制御部４０Ｂは、インデックスアドレスＩＤＸとリセット信号ＲＥＳＥＴをタグアレイキャッシュＴＧＡＣ２に出力することで、対応するフラグＦＬＧを論理０にリセットする。
コンパレータＣＭＰ２は、メモリアクセス要求に含まれる第２タグアドレスＴＡＧ２と、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリＥＮＴ２から出力される第２タグアドレスＴＡＧ２とが一致する場合、論理１を出力する。コンパレータＣＭＰ２は、メモリアクセス要求に含まれる第２タグアドレスＴＡＧ２と、メモリアクセス要求に含まれるインデックスアドレスＩＤＸに対応するエントリＥＮＴ２から出力される第２タグアドレスＴＡＧ２とが一致しない場合、論理０を出力する。アンド回路ＡＮＤは、コンパレータＣＭＰ２およびフラグＦＬＧから論理１をそれぞれ受けた場合、ヒット信号ＨＩＴをアクティブレベルに設定する。マルチプレクサＭＵＸ２の動作は、図６のマルチプレクサＭＵＸ２の動作と同様である。キャッシュ制御部４０Ｂは、メモリアクセス要求が発行されたとき、マルチプレクサＭＵＸ２にアンド回路ＡＮＤの出力を選択させる。
この実施形態の演算処理装置１００Ｂの動作は、図７と同様である。但し、タグ変換部ＴＣＮＶ２のエントリＥＮＴ１の数は、図６のエントリＥＮＴ１の数に比べて少ない。タグアレイキャッシュＴＧＡＣ２は、コンパレータＣＭＰ４を持たず、エントリＥＮＴ２は識別情報ＩＤを保持しない。このため、サブタグ部ＳＴＡＧ２の回路規模を、図６のサブタグ部ＳＴＡＧに比べて小さくすることができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、サブタグ部ＳＴＡＧ２の回路規模をサブタグ部ＳＴＡＧの回路規模より小さくできるため、演算処理装置１００Ｂの回路規模を演算処理装置１００Ａの回路規模より小さくできる。この結果、演算処理装置１００Ｂの製造コスト等を削減することができる。
図９は、別の実施形態における演算処理装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図９に示す演算処理装置１００Ｃは、例えば、ＳＩＭＤ演算命令を使用して、複数の積和演算等を並列に実行する機能を有するＣＰＵ等のプロセッサである。演算処理装置１００Ｃは、３個のサブタグ部ＳＴＡＧ３＃１－ＳＴＡＧ３＃３に共通のタグ変換部ＴＣＮＶを有する。演算処理装置１００Ｃのその他の構成は、図５の演算処理装置１００Ａの構成と同様である。タグ変換部ＴＣＮＶの構成は、図６のタグ変換部ＴＣＮＶの構成と同様である。また、図９には示していないが、キャッシュ６０は、図９に示す要素からロードストアユニットＬＤＳＴおよびメインメモリ５０を除く構成である。
図１０は、図９のロードストアユニットＬＤＳＴでのアドレス計算の一例を示す。例えば、各ロードストアユニットＬＤＳＴは、スカラレジスタに保持される値とＳＩＭＤレジスタに保持される値とを加算することで、メモリアクセス要求のアドレスＡＤを算出する。例えば、スカラレジスタには、６４ビットのベースアドレスＢＡＳＥ＿ＡＤが保持され、ＳＩＭＤレジスタには、３２ビットのインデックスアドレスＩＮＤＥＸ＿ＡＤ（下位ビット）が保持される。
この場合、各ロードストアユニットＬＤＳＴが生成するアドレスＡＤの上位ビット側のタグアドレスＴＡＧは、加算により桁上がりが発生した場合を除き、互いに同じになる。したがって、図９のタグ変換部ＴＣＮＶに保持される情報を、４個のロードストアユニットＬＤＳＴで共通にすることができる。この結果、タグ変換部ＴＣＮＶを複数のサブタグ部ＳＴＡＧ３に共通にすることができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、タグ変換部ＴＣＮＶを複数のサブタグ部ＳＴＡＧ３に共通に設けることで、サブタグ部ＳＴＡＧ３の回路規模をサブタグ部ＳＴＡＧ２の回路規模より小さくできる。この結果、演算処理装置１００Ｃの回路規模を演算処理装置１００Ａの回路規模よりさらに小さくでき、演算処理装置１００Ｃの製造コスト等を削減することができる。
図１１から図１３は、別の実施形態におけるメインタグ部ＭＴＡＧとサブタグ部ＳＴＡＧの構成例を示す。構成例１では、複数のメインタグ部ＭＴＡＧの各々が所定数のバンクＢＫに対応して設けられる。例えば、図７に示したように、ステップＳ２２でタグ変換部ＴＣＮＶのエントリＥＮＴ１にミスした場合、メインタグ部ＭＴＡＧのタグアレイＴＧＡを使用してキャッシュヒット／キャッシュミスの判定が実行される。このため、複数のサブタグ部ＳＴＡＧのタグ変換部ＴＣＮＶのエントリＥＮＴ１にミスした場合、タグアレイＴＧＡが競合し、キャッシュヒット／キャッシュミスの判定が遅れてしまう。
また、バンクＢＫ＃０に対するメインタグ部ＭＴＡＧの判定中、タグ変換部ＴＣＮＶのエントリＥＮＴ１の仮のキャッシュミスに基づくメインタグ部ＭＴＡＧよるキャッシュヒット／キャッシュミスの判定は待たされる。構成例１では、複数のメインタグ部ＭＴＡＧを設けることにより、タグ変換部ＴＣＮＶのエントリＥＮＴ１の仮のキャッシュミスによるメインタグ部ＭＴＡＧの競合を抑制することができる。また、バンクＢＫ＃０のキャッシュヒット／キャッシュミスの判定と、タグ変換部ＴＣＮＶのエントリＥＮＴ１のミスによるキャッシュヒット／キャッシュミスの判定とが競合する可能性を低くすることができる。
構成例２では、サブタグ部ＳＴＡＧがバンクＢＫのそれぞれに対応して設けられ、メインタグ部ＭＴＡＧは、複数のバンクＢＫと独立に設けられる。これにより、サブタグ部ＳＴＡＧとバンクＢＫとのペアを繰り返し配置することが可能になり、回路配置の対称性を考慮した設計が可能になる。この結果、例えば、演算処理装置のレイアウト設計を容易にすることができ、あるいは、演算処理装置の周波数特性等の電気的特性を向上することができる。
図１２および図１３に示す構成例３から構成例６では、メインタグ部ＭＴＡＧとサブタグ部ＳＴＡＧとは、スイッチ部のロードストアユニットＬＤＳＴ側に配置される。すなわち、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧは、複数のロードストアユニットＬＤＳＴからのメモリアクセス要求をスイッチ部に供給される前に受ける。なお、図１２および図１３において、バンクＢＫ＃０以外のバンクＢＫ＃１－ＢＫ＃ｎに供給されるヒット信号ＨＩＴは、ヒット信号ＨＩＴ１、ＨＩＴ２を示す。
例えば、ロードストアユニットＬＤＳＴの数ｍ＋１がバンクＢＫの数ｎ＋１より少ない場合、構成例３から構成例６では、構成例１および構成例２に比べてメインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧの総数を少なくすることができる。これにより、演算処理装置の回路規模を構成例１および構成例２に比べてさらに削減することが可能になる。
図１２の構成例３では、ロードストアユニットＬＤＳＴにそれぞれ対応してメインタグ部ＭＴＡＧが設けられる。図１２の構成例４では、ロードストアユニットＬＤＳＴ＃０に対応してメインタグ部ＭＴＡＧが設けられ、ロードストアユニットＬＤＳＴ＃１－ＬＤＳＴ＃ｍのそれぞれに対応してサブタグ部ＳＴＡＧが設けられる。
図１３の構成例５では、複数のメインタグ部ＭＴＡＧが設けられる。これにより、図１２の構成例と同様に、メインタグ部ＭＴＡＧが複数のメモリアクセス要求により競合する可能性を低くすることができる。図１３の構成例６では、サブタグ部ＳＴＡＧがロードストアユニットＬＤＳＴのそれぞれに対応して設けられ、メインタグ部ＭＴＡＧは、複数のロードストアユニットＬＤＳＴに独立に設けられる。これにより、サブタグ部ＳＴＡＧとロードストアユニットＬＤＳＴとのペアを繰り返し配置することが可能になり、回路配置の対称性を考慮した設計が可能になる。この結果、例えば、演算処理装置のレイアウト設計を容易にすることができ、あるいは、演算処理装置の周波数特性等の電気的特性を向上することができる。
なお、構成例１、構成例２、構成例４から構成例６のサブタグ部ＳＴＡＧは、図１または図５のサブタグ部ＳＴＡＧが使用されてもよく、図８のサブタグ部ＳＴＡＧ２または図９のサブタグ部ＳＴＡＧ３が使用されてもよい。図９のサブタグ部ＳＴＡＧ３が使用される場合、タグ変換部ＴＣＮＶは、サブタグ部ＳＴＡＧ３と独立して設けられる。
図１４は、図１２の構成例４における演算処理装置の一例を示す。上述した実施形態と同様の要素については同じ符号を付し、詳細な説明は省略する。図１４に示す演算処理装置１００Ｄでは、メインタグ部ＭＴＡＧ、サブタグ部ＳＴＡＧおよびマルチプレクサＭＵＸ１は、ロードストアユニットＬＤＳＴとスイッチ部２０Ｄとの間に配置される。なお、説明を簡単にするために、演算処理装置１００Ｄは、３個のロードストアユニットＬＤＳＴ＃１－ＬＤＳＴ＃３、３個のサブタグ部ＳＴＡＧ＃１－ＳＴＡＧ＃３および４個のバンクＢＫ＃０－ＢＫ＃３を有するとする。また、図１４には示していないが、キャッシュ６０は、図１４に示す要素からロードストアユニットＬＤＳＴおよびメインメモリ５０を除く構成である。
図１２の構成例４に示したように、メインタグ部ＭＴＡＧは、ロードストアユニットＬＤＳＴ＃０に対応して設けられる。サブタグ部ＳＴＡＧ＃１－ＳＴＡＧ＃３は、ロードストアユニットＬＤＳＴ＃１－ＬＤＳＴ＃３にそれぞれ対応して設けられる。演算処理装置１００Ｄのメモリアクセス動作は、図７と同様である。
スイッチ部２０Ｄは、ロードストアユニットＬＤＳＴからのアドレスＡＤおよび調停部１０からのバンクアドレスＢＡ以外に、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧからインデックスアドレスＩＤＸおよび、ヒット信号ＨＩＴ、ＨＩＴ１、ＨＩＴ２を受ける。スイッチ部２０Ｄは、受けたインデックスアドレスＩＤＸおよび、ヒット信号ＨＩＴ、ＨＩＴ１、ＨＩＴ２を、バンクアドレスＢＡに応じて、キャッシュ６０の対応するバンクＢＫに出力する。また、スイッチ部２０Ｄは、キャッシュ制御部４０が生成するメインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧ用の制御信号を、メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧに出力する。
図１５は、別の実施形態の演算処理装置におけるメインタグ部ＭＴＡＧとサブタグ部ＳＴＡＧの一例を示す。メインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧは複数のバンクＢＫ間で共有してよい。この実施形態の演算処理装置１００Ｅは、互いに隣接する一対のバンクＢＫに共有されるメインタグ部ＭＴＡＧ４と、メインタグ部ＭＴＡＧ４で共有される一対のバンクＢＫ以外の他の一対の隣接するバンクＢＫに共有されるサブタグ部ＳＴＡＧ４とを有する。演算処理装置１００Ｅにおいて、メインタグ部ＭＴＡＧ４およびサブタグ部ＳＴＡＧ４を除く構成は、図５の演算処理装置１００Ａの構成と同様である。図１５では、互いに隣接する一対のバンクＢＫ間でメインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧをそれぞれ共有する例を示したが、任意の複数バンクＢＫ間で共有してよい。
例えば、メインタグ部ＭＴＡＧ４は、バンクＢＫ＃０、ＢＫ＃１に対するヒット信号ＨＩＴを出力する。サブタグ部ＳＴＡＧ４は、バンクＢＫ＃２、ＢＫ＃３に対するヒット信号ＨＩＴ１、ＨＩＴ（ＨＩＴ２）を出力する。なお、演算処理装置１００Ｅが８個のバンクＢＫ＃０－ＢＫ＃７を有する場合、バンクＢＫ＃４、ＢＫ＃５に対応するサブタグ部ＳＴＡＧ４と、バンクＢＫ＃６、ＢＫ＃７に対応するサブタグ部ＳＴＡＧ４とが設けられてもよい。
例えば、メインタグ部ＭＴＡＧ４は、マルチポートタイプであり、２個のロードストアユニットＬＤＳＴから出力されるタグアドレスＴＡＧおよびインデックスアドレスＩＤＸを同時に受けることができる。そして、メインタグ部ＭＴＡＧ４は、２個のロードストアユニットＬＤＳＴに対応するヒット信号ＨＩＴを互いに独立に出力可能である。
サブタグ部ＳＴＡＧ４は、マルチポートタイプであり、２個のロードストアユニットＬＤＳＴから出力されるタグアドレスＴＡＧ（ＴＡＧ１、ＴＡＧ２）およびインデックスアドレスＩＤＸを同時に受けることができる。そして、サブタグ部ＳＴＡＧ４は、２個のロードストアユニットＬＤＳＴに対応するヒット信号ＨＩＴ１、ＨＩＴ（ＨＩＴ２）を互いに独立に出力可能である。
この実施形態では、マルチポートタイプのメインタグ部ＭＴＡＧ４およびサブタグ部ＳＴＡＧ４が設けられる。このため、メインタグ部ＭＴＡＧ４およびサブタグ部ＳＴＡＧ４の総数を図５のメインタグ部ＭＴＡＧおよびサブタグ部ＳＴＡＧの総数に比べて削減することができる。これにより、メインタグ部ＭＴＡＧ４およびサブタグ部ＳＴＡＧ４の回路規模を削減することができ、演算処理装置１００Ｅの回路規模を削減することができる。
なお、演算処理装置１００Ｅは、図１５のメインタグ部ＭＴＡＧ４と図５のサブタグ部ＳＴＡＧを有してもよい。また、演算処理装置１００Ｅは、図５のメインタグ部ＭＴＡＧと図１５のサブタグ部ＳＴＡＧ４を有してもよい。さらに、メインタグ部ＭＴＡＧ４は、上述した実施形態の他のメインタグ部ＭＴＡＧの代わりに配置されてもよい。サブタグ部ＳＴＡＧ４は、上述した実施形態の他のサブタグ部ＳＴＡＧ、ＳＴＡＧ２、ＳＴＡＧ３の代わりに配置されてもよい。
また、図１５のメインタグ部ＭＴＡＧ４は、図１１の構成例１、図１２の構成例３、構成例４および図１３の構成例５のメインタグ部ＭＴＡＧの代わりに設けられてもよい。また、図１５のサブタグ部ＳＴＡＧ４は、図１１から図１３の構成例１から構成例６のサブタグ部ＳＴＡＧの代わりに設けられてもよい。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、マルチポートタイプのメインタグ部ＭＴＡＧ４およびサブタグ部ＳＴＡＧ４の少なくともいずれかを設けることで、演算処理装置１００Ｅの回路規模を削減することができる。
図１６は、キャッシュの構造毎のタグアレイ／データアレイ比の例を示す。なお、図１６では、タグアレイＴＧＡのみが使用され、図１等に示したタグアレイキャッシュＴＧＡＣは使用されない例が示される。キャッシュラインサイズに示す符号（Ａ）は、図１７の説明で使用される。
タグアレイＴＧＡが各バンクＢＫに対応して設けられる場合、バンクＢＫ毎のデータアレイＤＴＡに対するタグアレイＴＧＡの比率は、バンクＢＫの数が多いほど高くなり、キャッシュラインサイズが小さいほど高くなる。データアレイＤＴＡに対するタグアレイＴＧＡの比率は、ウェイ数が多いほど高くなり、物理アドレスのビット数Ｆが多いほど高くなる。ここで、タグアレイＴＧＡのビット数（ａ）は、式（１）により示される。
（ａ）＝Ｆ＋ｌｏｇ２（ウェイ数）－ｌｏｇ２（キャッシュサイズ） ‥（１）
また、データアレイＤＴＡに対するタグアレイＴＧＡの比率は、キャッシュサイズが小さいほど高くなる。
図１７は、タグアレイキャッシュを設ける場合のタグアレイ／データアレイ比の向上効果の一例を示す。図１６の（Ａ）に示すキャッシュ構造では、タグアレイ／データアレイ比は、５６．３％である。これに対して、タグアレイキャッシュＴＧＡＣを使用する図１のキャッシュ構造では、タグアレイ／データアレイ比を、図１６（Ａ）の約１／３の１６．９％にすることができる。さらに、タグアレイキャッシュＴＧＡＣを使用する図１２の構成例４のキャッシュ構造では、タグアレイ／データアレイ比を、図１６（Ａ）の約１／６の９．１％にすることができる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１０ 調停部
２０ スイッチ部
３０ データアレイ
４０、４０Ａ、４０Ｂ キャッシュ制御部
５０ メインメモリ
６０ キャッシュ
１００、１００Ａ、１００Ｂ 演算処理装置
１００Ｃ、１００Ｄ、１１０Ｅ 演算処理装置
ＡＤ アドレス
ＢＡ バンクアドレス
ＢＫ バンク
ＣＬ キャッシュライン
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３ コンパレータ
ＤＴ データ
ＤＴＡ データアレイ
ＥＮＴ１、ＥＮＴ２ エントリ
ＦＬＧ フラグ
ＨＩＴ、ＨＩＴ１、ＨＩＴ２ ヒット信号
ＩＤ 識別情報
ＩＤＸ インデックスアドレス
ＬＤＳＴ ロードストアユニット
ＭＴＡＧ、ＭＴＡＧ４ メインタグ部
ＭＵＸ１、ＭＵＸ２ マルチプレクサ
ＯＦＳ オフセットアドレス
ＳＤＴ サブデータ
ＳＴＡＧ、ＳＴＡＧ２、ＳＴＡＧ３、ＳＴＡＧ４ サブタグ部
ＴＡＧ タグアドレス
ＴＡＧ１ 第１タグアドレス
ＴＡＧ２ 第２タグアドレス
ＴＣＮＶ、ＴＣＮＶ２ タグ変換部
ＴＧＡＣ、ＴＧＡＣ２ タグアレイキャッシュＴＧＡＣ

Claims (16)

  1. 記憶装置にメモリアクセス要求を発行する複数の要求発行部と、
    前記メモリアクセス要求に基づいて前記記憶装置から読み出されるデータを分割したサブデータをそれぞれ保持可能な複数のバンクを含むデータアレイと、
    前記メモリアクセス要求を前記複数のバンクのいずれかに転送するスイッチ部と、
    前記メモリアクセス要求に含まれるアクセスアドレス中のインデックスアドレスの値毎に、前記アクセスアドレスに含まれるタグアドレスを保持する第１保持部を有し、前記アクセスアドレスに含まれるタグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第１保持部に保持されるタグアドレスと一致する場合に、アクセス対象のデータが前記データアレイに保持されていることを示すキャッシュヒットを判定する少なくとも１つの第１判定部と、
    タグアドレスに含まれる第１タグアドレスを識別する識別情報とタグアドレスに含まれる第２タグアドレスとを、インデックスアドレスの値毎に保持する第２保持部を有し、前記アクセスアドレスに含まれる第１タグアドレスに対応する識別情報および前記アクセスアドレスに含まれる第２タグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第２保持部に保持される識別情報および第２タグアドレスと一致する場合にキャッシュヒットを判定する少なくとも１つの第２判定部と、
    前記第１判定部または前記第２判定部の判定結果に基づいて、前記データアレイまたは前記記憶装置にアクセスするキャッシュ制御部と、
    を有する演算処理装置。
  2. 前記第２判定部は、
    第１タグアドレスを保持する複数のエントリを含む第３保持部を有し、
    第１タグアドレスを識別する識別情報は、前記第３保持部の前記エントリを識別する識別情報であり、
    前記アクセスアドレスに含まれる第１タグアドレスを保持する前記第３保持部の前記エントリを識別する識別情報と前記アクセスアドレスに含まれる第２タグアドレスとが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第２保持部に保持される場合にキャッシュヒットを判定する
    請求項１に記載の演算処理装置。
  3. 前記第３保持部は、複数の第２判定部に共通に設けられる
    請求項２に記載の演算処理装置。
  4. 前記キャッシュ制御部は、前記アクセスアドレスに含まれる第１タグアドレスが前記第３保持部に保持されていない場合、前記アクセスアドレスに基づいて前記第１判定部にキャッシュヒットを判定させる
    請求項２または請求項３に記載の演算処理装置。
  5. 前記第２保持部は、保持している識別情報が有効であることを示すフラグをインデックスアドレスの値毎に有する
    請求項１ないし請求項４のいずれか１項に記載の演算処理装置。
  6. 前記第１判定部および前記第２判定部は、前記スイッチ部を介して前記複数の要求発行部からの前記メモリアクセス要求を受ける
    請求項１ないし請求項５のいずれか１項に記載の演算処理装置。
  7. 前記第１判定部は、２以上の前記バンクのそれぞれに対応して設けられ、
    前記第２判定部は、前記第１判定部に対応しないバンクに対応して設けられる
    請求項６に記載の演算処理装置。
  8. 前記第１判定部は、前記複数のバンクと独立に設けられ、
    前記第２判定部は、前記複数のバンクにそれぞれ対応して設けられる
    請求項６に記載の演算処理装置。
  9. 前記第２判定部は、複数の前記バンクで共有され、
    前記第１判定部は、前記第２判定部で共有される複数の前記バンク以外のバンクの少なくともいずれかに対応して設けられる
    請求項６に記載の演算処理装置。
  10. 前記第１判定部は、複数の前記バンクで共有され、
    前記第２判定部は、前記第１判定部で共有される複数の前記バンク以外のバンクの少なくともいずれかに対応して設けられる
    請求項６または請求項９に記載の演算処理装置。
  11. 前記第１判定部および前記第２判定部は、前記複数の要求発行部からの前記メモリアクセス要求を前記スイッチ部に供給される前に受ける
    請求項１ないし請求項５のいずれか１項に記載の演算処理装置。
  12. 前記第１判定部は、２以上の前記要求発行部に対応して設けられ、
    前記第２判定部は、前記第１判定部に対応しない要求発行部に対応して設けられる
    請求項１１に記載の演算処理装置。
  13. 前記第１判定部は、前記複数の要求発行部と独立に設けられ、
    前記第２判定部は、前記複数の要求発行部にそれぞれ対応して設けられる
    請求項１１に記載の演算処理装置。
  14. 前記第２判定部は、互いに隣接する一対の前記要求発行部で共有され、
    前記第１判定部は、前記第２判定部で共有される一対の前記要求発行部以外の要求発行部の少なくともいずれかに対応して設けられる
    請求項１１に記載の演算処理装置。
  15. 前記第１判定部は、互いに隣接する一対の前記要求発行部で共有され、
    前記第２判定部は、前記第１判定部で共有される一対の前記要求発行部以外の要求発行部の少なくともいずれかに対応して設けられる
    請求項１１または請求項１４に記載の演算処理装置。
  16. 記憶装置にメモリアクセス要求を発行する複数の要求発行部と、前記メモリアクセス要求に基づいて前記記憶装置から読み出されるデータを分割したサブデータをそれぞれ保持可能な複数のバンクを含むデータアレイと、前記メモリアクセス要求を前記複数のバンクのいずれかに転送するスイッチ部と、を有する演算処理装置の演算処理方法であって、
    前記演算処理装置に含まれ、前記メモリアクセス要求に含まれるアクセスアドレス中のインデックスアドレスの値毎に、前記アクセスアドレスに含まれるタグアドレスを保持する第１保持部を有する少なくとも１つの第１判定部が、前記アクセスアドレスに含まれるタグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第１保持部に保持されるタグアドレスと一致する場合に、アクセス対象のデータが前記データアレイに保持されていることを示すキャッシュヒットを判定し、
    前記演算処理装置に含まれ、タグアドレスに含まれる第１タグアドレスを識別する識別情報とタグアドレスに含まれる第２タグアドレスとを、インデックスアドレスの値毎に保持する第２保持部を有する少なくとも１つの第２判定部が、前記アクセスアドレスに含まれる第１タグアドレスに対応する識別情報および前記アクセスアドレスに含まれる第２タグアドレスが、前記アクセスアドレスに含まれるインデックスアドレスに対応して前記第２保持部に保持される識別情報および第２タグアドレスと一致する場合にキャッシュヒットを判定し、
    前記演算処理装置に含まれるキャッシュ制御部が、前記第１判定部または前記第２判定部の判定結果に基づいて、前記データアレイまたは前記記憶装置にアクセスする
    演算処理方法。
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