JP2023046265A

JP2023046265A - Wiring board unit and its design method

Info

Publication number: JP2023046265A
Application number: JP2022136522A
Authority: JP
Inventors: 良馬田邉; Ryoma Tanabe; 将人田辺; Masato Tanabe; 総夫 ▲高▼城; Fusao Takagi
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2021-09-22
Filing date: 2022-08-30
Publication date: 2023-04-03

Abstract

To provide a wiring board unit that mitigates stress inside the wiring board and prevents cracks originating from locations where stress is concentrated.SOLUTION: A wiring board has a first wiring board and a second wiring board bonded to the first wiring board. The semiconductor element is encapsulated resin on the opposite side of the bonding surface of the second wiring board to the first wiring board. Further, the tensile strength of the insulating resin material used for the second wiring board and the Cu pattern width on the facing direction side of the first wiring board are configured so that the value of the following Formula 1 is less than 0.5.SELECTED DRAWING: Figure 5F

Description

本発明は、配線基板ユニット及びその設計方法に関する。 The present invention relates to a wiring board unit and its design method.

微細な配線回路を有する半導体素子をマザーボードに実装するにあたり、半導体素子とマザーボードとでは、接合端子となる電極間隔や大きさが合致しない。このため、一般的に半導体素子とマザーボードの間にはＦＣ－ＢＧＡ（ＦｌｉｐＣｈｉｐ－ＢａｌｌＧｒｉｄＡｒｒａｙ）基板と呼ばれる中間基板が用いられる。このような中間基板を用いることにより、電極間隔や大きさを変換して接続することが可能となる。 When a semiconductor element having a fine wiring circuit is mounted on a mother board, the semiconductor element and the mother board do not match in electrode spacing and size, which serve as connection terminals. For this reason, an intermediate substrate called FC-BGA (Flip Chip-Ball Grid Array) substrate is generally used between the semiconductor element and the motherboard. By using such an intermediate substrate, it becomes possible to change the electrode spacing and size for connection.

しかし、半導体装置の高速化、高集積化が進展し、半導体素子を搭載するＦＣ－ＢＧＡ基板に対しても、さらなる接合端子の狭ピッチ化、基板内の配線の微細化が求められている。
一方、ＦＣ－ＢＧＡ基板とマザーボードとの接合端子間隔は、従来とほぼ変わらないピッチでの接合端子による接合が要求されている。 However, as semiconductor devices become faster and more highly integrated, the FC-BGA substrate on which semiconductor elements are mounted is also required to have a narrower pitch of junction terminals and finer wiring in the substrate.
On the other hand, there is a demand for bonding by connecting terminals at a pitch that is almost the same as the conventional interval between the connecting terminals of the FC-BGA substrate and the mother board.

このような半導体素子の接合端子の狭ピッチ化、これに伴うＦＣ－ＢＧＡ基板内の配線の微細化に対応するため、ＦＣ－ＢＧＡ基板と半導体素子との間に、さらなる中間基板として、インターポーザ―とも呼ばれる、微細な配線を含む多層配線基板が用いられている。
そして、このようなインターポーザを介して、複数の半導体素子をＦＣ－ＢＧＡ基板に実装する技術が出現している。 In order to cope with the narrowing of the pitch of the junction terminals of such semiconductor elements and the accompanying miniaturization of the wiring in the FC-BGA substrate, an interposer is used as a further intermediate substrate between the FC-BGA substrate and the semiconductor element. A multi-layer wiring board including fine wiring, also called a multi-layer wiring board, is used.
A technology has emerged to mount a plurality of semiconductor elements on an FC-BGA substrate via such an interposer.

初期のインターポーザは、シリコンウエハの加工技術である半導体素子の製造プロセス技術を用いて製造されていた。しかし、半導体素子の製造プロセス技術を用いると、製造コストが上昇する問題があった。また、シリコンウエハを用いるインターポーザは、シリコン自体の電気的特性上の課題として、伝送特性の問題が指摘されていた。
一方でガラスを用いたガラスインターポーザも提案されているが、ガラスの加工性に課題がある。 Early interposers were manufactured using a semiconductor element manufacturing process technology, which is a silicon wafer processing technology. However, there is a problem that the manufacturing cost increases when using the semiconductor device manufacturing process technology. In addition, an interposer using a silicon wafer has been pointed out to have a problem of transmission characteristics as a problem in terms of the electrical characteristics of silicon itself.
On the other hand, a glass interposer using glass has also been proposed, but there is a problem with the workability of the glass.

このため、ガラス製のインターポーザの欠陥を補う技術として、有機絶縁樹脂を用いてインターポーザを形成する技術がある。
有機絶縁樹脂を用いたインターポーザは、キャリアと呼ばれる支持体上に、有機絶縁樹脂と配線材料によって配線基板を形成する。そして、配線基板上に半導体素子を実装し、樹脂封止した後に、支持体を剥離してＦＣ－ＢＧＡ基板に取り付けることによって半導体装置を製造することができる（特許文献１）。 Therefore, as a technique for compensating for the defects of the glass interposer, there is a technique for forming the interposer using an organic insulating resin.
In an interposer using an organic insulating resin, a wiring board is formed on a support called a carrier by using an organic insulating resin and a wiring material. A semiconductor device can be manufactured by mounting a semiconductor element on a wiring board, sealing with resin, peeling off the support, and attaching it to an FC-BGA board (Patent Document 1).

米国特許出願公開第２０２１／００５０２９８号明細書U.S. Patent Application Publication No. 2021/0050298

しかし、インターポーザを有機絶縁樹脂を用いて形成すると、有機絶縁樹脂のＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔｏｆｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎ、熱膨張率）がＦＣ－ＢＧＡのＣＴＥと比較して大きいため、熱変化によって、配線基板における導体層の剥離や有機絶縁樹脂にクラックが生じるおそれがある。
つまり、インターポーザをＦＣ－ＢＧＡに取り付けたのちに、周辺温度が大きく変化すると、配線基板中の有機絶縁樹脂のみが大きく変形し、配線基板の反りや、配線基板の内部に応力が発生することとなる。その結果、微細な配線層などの剥離や、剥離した箇所や応力が集中する箇所を起点とするクラックが生じる。 However, when the interposer is formed using an organic insulating resin, the CTE (coefficient of thermal expansion) of the organic insulating resin is larger than that of FC-BGA. detachment and cracks in the organic insulating resin.
In other words, if the ambient temperature changes significantly after the interposer is attached to the FC-BGA, only the organic insulating resin in the wiring board is greatly deformed, causing warping of the wiring board and stress generated inside the wiring board. Become. As a result, peeling of fine wiring layers and the like, and cracks originating from peeled portions and stress-concentrated portions occur.

そこで本発明は、上記問題に鑑みなされたものであり、配線基板内部の応力を緩和させ、応力が集中する箇所を起点とするクラックが生じ難い配線基板ユニットを提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a wiring board unit in which the stress inside the wiring board is relieved and in which cracks originating from stress-concentrated locations are less likely to occur.

上記の課題を解決するために、本発明の代表的な配線基板ユニットの一つは、
第１配線基板と、前記第１配線基板に接合された第２配線基板とを備えている。そして、第２配線基板の第１配線基板との接合面の対向面側（以下、「第１面」という。）に半導体素子が封止樹脂されている。
さらに、第２配線基板に用いられる絶縁樹脂材料の引張強度と前記第１面に形成されたＣｕパターン幅は、以下の数式１の値が０．５未満となるように構成されている。

In order to solve the above problems, one typical wiring board unit of the present invention is:
A first wiring board and a second wiring board joined to the first wiring board are provided. A semiconductor element is sealed with a sealing resin on the surface of the second wiring board facing the bonding surface of the first wiring board (hereinafter referred to as "first surface").
Furthermore, the tensile strength of the insulating resin material used for the second wiring board and the width of the Cu pattern formed on the first surface are configured so that the value of the following Equation 1 is less than 0.5.

本発明によれば、配線基板内部の応力が緩和され、応力が集中する箇所を起点とするクラックが生じ難い配線基板ユニットを提供することが可能となる。
上記した以外の課題、構成及び効果は以下の実施形態の説明により明らかにされる。 According to the present invention, it is possible to provide a wiring board unit in which the stress inside the wiring board is relieved, and cracks are less likely to occur starting from places where stress concentrates.
Problems, configurations, and effects other than those described above will be clarified by the following description of the embodiments.

図１は、支持体上に剥離層を形成した状態を示す断面図である。FIG. 1 is a cross-sectional view showing a state in which a release layer is formed on a support. 図２Ａは、感光性樹脂層を形成した状態を示す断面図である。FIG. 2A is a cross-sectional view showing a state in which a photosensitive resin layer is formed. 図２Ｂは、シード密着層を形成した状態を示す断面図である。FIG. 2B is a cross-sectional view showing a state in which a seed adhesion layer is formed. 図２Ｃは、シード層を形成した状態を示す断面図である。FIG. 2C is a cross-sectional view showing a state in which a seed layer is formed. 図２Ｄは、導体層を形成した状態を示す断面図である。FIG. 2D is a cross-sectional view showing a state in which a conductor layer is formed. 図２Ｅは、表面研磨により導体層及びシード層を研磨した状態を示す断面図である。FIG. 2E is a cross-sectional view showing a state in which the conductor layer and the seed layer are polished by surface polishing. 図２Ｆは、表面研磨によりシード密着層及び感光性樹脂層を研磨し半導体素子との接合用電極を形成した状態を示す断面図である。FIG. 2F is a cross-sectional view showing a state in which the seed adhesion layer and the photosensitive resin layer are polished by surface polishing to form an electrode for bonding with a semiconductor element. 図３Ａは、ビア部の感光性樹脂層を形成した状態を示す断面図である。FIG. 3A is a cross-sectional view showing a state in which a photosensitive resin layer is formed in via portions. 図３Ｂは、ビア部と配線部の感光性樹脂層を形成した状態を示す断面図である。FIG. 3B is a cross-sectional view showing a state in which a photosensitive resin layer is formed in via portions and wiring portions. 図３Ｃは、シード密着層を形成した状態を示す断面図である。FIG. 3C is a cross-sectional view showing a state in which a seed adhesion layer is formed. 図３Ｄは、シード層を形成した状態を示す断面図である。FIG. 3D is a cross-sectional view showing a state in which a seed layer is formed. 図３Ｅは、導体層を形成した状態を示す断面図である。FIG. 3E is a cross-sectional view showing a state in which a conductor layer is formed. 図３Ｆは、表面研磨によりビア部及び配線部を形成した状態を示す断面図である。FIG. 3F is a cross-sectional view showing a state in which via portions and wiring portions are formed by surface polishing. 図４Ａは、図３Ａ～図３Ｆを繰り返して多層配線を形成した状態を示す断面図である。FIG. 4A is a cross-sectional view showing a state in which a multilayer wiring is formed by repeating FIGS. 3A to 3F. 図４Ｂは、ＳＡＰ工法で多層配線を形成した状態を示す断面図である。FIG. 4B is a cross-sectional view showing a state in which multilayer wiring is formed by the SAP method. 図４Ｃは、多層配線上にＣｕピラーを形成した状態を示す断面図である。FIG. 4C is a cross-sectional view showing a state in which Cu pillars are formed on multilayer wiring. 図５Ａは、支持対上の多層配線と半導体素子を接合した状態を示す断面図である。FIG. 5A is a cross-sectional view showing a state in which the multilayer wiring on the support pair and the semiconductor element are joined. 図５Ｂは、アンダーフィルを形成した状態を示す断面図である。FIG. 5B is a cross-sectional view showing a state in which an underfill is formed. 図５Ｃは、封止樹脂を形成した状態を示す断面図である。FIG. 5C is a cross-sectional view showing a state in which sealing resin is formed. 図５Ｄは、剥離層にレーザー光を照射する状態を示す断面図である。FIG. 5D is a cross-sectional view showing a state in which a peeling layer is irradiated with laser light. 図５Ｅは、除去された支持体と分離された多層配線を示す断面図である。FIG. 5E is a cross-sectional view showing the removed support and separated multilayer wiring. 図５Ｆは、多層配線とＦＣ－ＢＧＡ基板を接合した配線基板ユニットの断面図である。FIG. 5F is a cross-sectional view of a wiring board unit in which multilayer wiring and an FC-BGA board are joined. 図６は、図５ＦにおけるＡ－Ａ′囲い部の拡大詳細断面図である。FIG. 6 is an enlarged detailed cross-sectional view of the AA' enclosure in FIG. 5F. 図７は、数式１のグラフである。7 is a graph of Equation 1. FIG. 図８は、第２の製造方法において、中間層の上方に感光性樹脂層を形成した状態を示す断面図である。FIG. 8 is a cross-sectional view showing a state in which a photosensitive resin layer is formed above the intermediate layer in the second manufacturing method. 図９Ａは、第２の製造方法において、支持対上の多層配線と半導体素子を接合した状態を示す断面図である。FIG. 9A is a cross-sectional view showing a state in which the multilayer wiring on the support pair and the semiconductor element are joined in the second manufacturing method. 図９Ｂは、第２の製造方法において、アンダーフィルを形成した状態を示す断面図である。FIG. 9B is a cross-sectional view showing a state in which an underfill is formed in the second manufacturing method. 図９Ｃは、第２の製造方法において、封止樹脂を形成した状態を示す断面図である。FIG. 9C is a cross-sectional view showing a state in which sealing resin is formed in the second manufacturing method. 図９Ｄは、第２の製造方法において、剥離層にレーザー光を照射する状態を示す断面図である。FIG. 9D is a cross-sectional view showing a state in which the peeling layer is irradiated with laser light in the second manufacturing method. 図９Ｅは、第２の製造方法において、除去された支持体と分離された多層配線を示す断面図である。FIG. 9E is a cross-sectional view showing the removed support and the separated multilayer wiring in the second manufacturing method.

以下に、本発明の実施形態にについて図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Embodiments of the present invention will be described below with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimension, the ratio of thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined with reference to the following description. In addition, it is a matter of course that there are portions with different dimensional relationships and ratios between the drawings.

また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 Further, the embodiments shown below are examples of devices and methods for embodying the technical idea of the present invention. etc. are not specified below. Various modifications can be made to the technical idea of the present invention within the technical scope defined by the claims.

なお、本開示において、「面」とは、板状部材の面のみならず、板状部材に含まれる層について、板状部材の面と略平行な層の界面も指すことがある。また、「上面」、「下面」とは、板状部材や板状部材に含まれる層を図示した場合の、図面上の上方又は下方に示される面を意味する。なお、「上面」、「下面」については、「第１面」、「第２面」と称することもある。 In the present disclosure, the term “surface” may refer not only to the surface of the plate-like member, but also to the interface between the layers included in the plate-like member that is substantially parallel to the surface of the plate-like member. In addition, the terms "upper surface" and "lower surface" refer to the upper or lower surface of the drawing when a plate-like member or a layer included in the plate-like member is illustrated. The "upper surface" and "lower surface" may also be referred to as "first surface" and "second surface".

また、「側面」とは、板状部材や板状部材に含まれる層における面や層の厚みの部分を意味する。さらに、面の一部及び側面を合わせて「端部」ということがある。
また、「上方」とは、板状部材又は層を水平に載置した場合の垂直上方の方向を意味する。さらに、「上方」及びこれと反対の「下方」については、これらを「Ｚ軸プラス方向」、「Ｚ軸マイナス方向」ということがあり、水平方向については、「Ｘ軸方向」、「Ｙ軸方向」ということがある。 In addition, the “side surface” means a surface of a plate-like member or a layer included in the plate-like member or a portion of the thickness of the layer. Furthermore, a part of a surface and a side surface may be collectively referred to as an "end".
Further, "upward" means the vertically upward direction when the plate-like member or layer is placed horizontally. Further, "upward" and "downward" opposite to this are sometimes referred to as "Z-axis positive direction" and "Z-axis negative direction", and horizontal directions are referred to as "X-axis direction" and "Y-axis direction". It is sometimes called "direction".

また、「平面形状」、「平面視」とは、上方から面又は層を視認した場合の形状を意味する。さらに、「断面形状」、「断面視」とは、板状部材又は層を特定の方向で切断した場合の水平方向から視認した場合の形状を意味する。 Further, "planar shape" and "planar view" mean the shape when a surface or layer is viewed from above. Furthermore, the terms "cross-sectional shape" and "cross-sectional view" mean the shape of a plate-like member or layer cut in a specific direction and viewed from the horizontal direction.

[第１の実施形態]
まず、図５Ｆを参照して、本開示における第１の実施形態について説明する。
図５Ｆは、多層配線１１とＦＣ－ＢＧＡ基板１２を接合した配線基板ユニット１５の断面図である。
配線基板ユニット１５は、ＦＣ－ＢＧＡ基板１２からなる第１配線基板と、第１配線基板とは別途に製造された多層配線１１からなる第２配線基板の一方の面に半導体素子１４がアンダーフィル２２によって固定されており、第２配線基板と半導体素子が第１配線基板に樹脂封止されている。
また、図５Ｆに示すように、多層配線１１は一方の面でＦＣ－ＢＧＡ基板１２と接続されており、その接合面と対向する他方の面（以下、「第１面」という。）で半導体素子１４と接合している。
図５Ｆにおいて、２１は半導体素子１４と多層配線１１との接合部を示しており、２３は多層配線１１とＦＣ－ＢＧＡ基板１２との接合部を示している。 [First embodiment]
First, referring to FIG. 5F, a first embodiment of the present disclosure will be described.
FIG. 5F is a cross-sectional view of wiring board unit 15 in which multilayer wiring 11 and FC-BGA board 12 are joined.
The wiring board unit 15 includes a first wiring board made of the FC-BGA board 12 and a second wiring board made of the multilayer wiring 11 manufactured separately from the first wiring board. 22, and the second wiring board and the semiconductor element are resin-sealed to the first wiring board.
Further, as shown in FIG. 5F, one surface of the multi-layer wiring 11 is connected to the FC-BGA substrate 12, and the other surface (hereinafter referred to as "first surface") opposite to the bonding surface is a semiconductor substrate. It is joined with the element 14 .
In FIG. 5F, 21 indicates a junction between the semiconductor element 14 and the multilayer wiring 11, and 23 indicates a junction between the multilayer wiring 11 and the FC-BGA substrate 12. FIG.

本発明者らは、上述したような配線基板ユニットにおいて、微細な配線層などの剥離や、剥離した箇所や応力が集中する箇所を起点とするクラックが発生するのは、第２配線基板の最上層である、前記第１面に形成されたＣｕパターンの幅と第２配線基板を構成している絶縁樹脂材料の引張強度との相対的な関係に関連していると予測し、この関連性について研究を行った。 The inventors of the present invention have found that, in the wiring board unit as described above, peeling of fine wiring layers and the like, and cracks originating from peeled portions and stress-concentrated portions occur mainly in the second wiring substrate. It is predicted that it is related to the relative relationship between the width of the Cu pattern formed on the first surface, which is the upper layer, and the tensile strength of the insulating resin material that constitutes the second wiring board. I studied about

以下その内容を図６及び表１、表２、数式１などを参照して説明する。
図６は、図５ＦのＡ－Ａ’の囲い部の拡大詳細断面図である。図６において、第２配線基板の最上層の導体層６のＣｕパターン幅を２０、５０、１００、１０００、２０００μｍの５種類、樹脂の引張強度を９０、１３５、１４５、１７０ＭＰａ（２種）の５種類で配線基板ユニット１５を作製した。引張強度以外の物性の影響を確認するため、他の物性以外が異なる１７０ＭＰａの樹脂２種類を適用した。 The contents thereof will be described below with reference to FIG.
FIG. 6 is an enlarged detailed cross-sectional view of the enclosure along line AA' of FIG. 5F. In FIG. 6, five types of Cu pattern widths of 20, 50, 100, 1000, and 2000 μm for the conductor layer 6 of the uppermost layer of the second wiring board, and resin tensile strengths of 90, 135, 145, and 170 MPa (two types). Five types of wiring board units 15 were produced. In order to confirm the influence of physical properties other than tensile strength, two types of 170 MPa resins having different physical properties were applied.

このようにして製造したサンプルに対して、以下の条件に則って温度サイクル試験を実施し、クラックの有無の確認を行った。
試験種：ＴＳＴ
規格：ＪＥＳＤ２２－Ａ１０６Ｂ（ＣｏｎｄｉｔｉｏｎＤ）
温度：（１）１５０℃／５ｍｉｎ、（２）常温／１ｍｉｎ、（３）－６５℃／５ｍｉｎにおいて、（１）から（２）、（２）から（３）、（３）から（２）、（２）から（１）への温度サイクルを実施。
サイクル数：１０００ A temperature cycle test was performed on the samples thus produced under the following conditions to confirm the presence or absence of cracks.
Test species: TST
Standard: JESD22-A106B (Condition D)
Temperature: (1) 150°C/5min, (2) normal temperature/1min, (3) -65°C/5min, (1) to (2), (2) to (3), (3) to (2) , underwent a temperature cycle from (2) to (1).
Number of cycles: 1000

評価数はＮ＝４とした。その結果を表１に示す。

The number of evaluations was N=4. Table 1 shows the results.

そして、表１に示された結果に対して、クラックの発生の有無を判別するため、割れるか、割れないかの二値を予測する名義ロジスティック回帰を試み、以下の数式１を導出した。

For the results shown in Table 1, in order to determine the presence or absence of cracking, a nominal logistic regression was attempted to predict the binary value of cracking or not cracking, and Equation 1 below was derived.

各基板における微細配線層の樹脂の引張強度およびＣｕパターン幅で算出される数式１の値を表２に示す

なお、上記表２の中で、例えば、「３Ｅ－１３」などは、指数表記を表し、「３×１０^-１３」を意味している。 Table 2 shows the values of Equation 1 calculated from the tensile strength of the resin of the fine wiring layer in each substrate and the Cu pattern width.

In Table 2, for example, "3E-13" represents exponential notation and means "3×10 ^-13 ".

数式１から得られる表２の値は、０～１の範囲で表記しており、０が割れない、１が割れることを意味する。すなわち、表２の値に１００をかけることで、クラック発生確率と読み替えることが出来る。 The values in Table 2 obtained from Equation 1 are expressed in the range of 0 to 1, where 0 means not divisible and 1 means divisible. That is, by multiplying the value in Table 2 by 100, it can be read as the crack generation probability.

表１、表２により表２の値が０．１以下となる引張強度とＣｕパターン幅の基板においては、ＴＳＴ１０００サイクルでクラックの発生は見られなかった。一方、数式１により０．１以上となる引張強度とＣｕパターン線幅においては、ＴＳＴ１０００サイクルで半数以上の基板に微細配線層の樹脂クラックが発生した。このことから、数式１から得られるクラック発生確率は、妥当であることが言える。 According to Tables 1 and 2, no cracks were observed after 1000 cycles of TST in substrates having tensile strengths and Cu pattern widths in which the values in Table 2 were 0.1 or less. On the other hand, when the tensile strength and the Cu pattern line width were 0.1 or more according to Equation 1, more than half of the substrates had resin cracks in the fine wiring layer after 1000 cycles of TST. From this, it can be said that the crack occurrence probability obtained from Equation 1 is appropriate.

図７に数式１のグラフを示す。図７において、横方向の破線は、数式１の値が０．５の位置を示している。つまり、割れる場合と割れない場合の臨界点を示している。そして、数式１の値が０．５である条件と数式１のグラフの交点を求めれば、Ｃｕパターン幅が１０００μｍで、樹脂の引張強度が１１１．７となる。つまり、Ｃｕパターン幅が１０００μｍであれば、引張強度１１１．７ＭＰａ以上の樹脂を用いる必要があることがわかる。
したがって、微細配線層の樹脂のクラック発生確率は、数式１の値が０．５となる所で臨界点を持ち、Ｃｕパターン幅の設計値に応じた引張強度の樹脂を選択することが、微細配線層の樹脂のクラック耐性確保に有効であることがわかる。 FIG. 7 shows a graph of Equation 1. In FIG. 7, the dashed line in the horizontal direction indicates the position where the value of Equation 1 is 0.5. In other words, it indicates the critical point for cracking and non-cracking. Then, if the intersection of the condition where the value of Equation 1 is 0.5 and the graph of Equation 1 is obtained, the Cu pattern width is 1000 μm and the tensile strength of the resin is 111.7. That is, if the Cu pattern width is 1000 μm, it is necessary to use a resin having a tensile strength of 111.7 MPa or more.
Therefore, the probability of crack generation in the resin of the fine wiring layer has a critical point at the value of 0.5 in Equation 1, and selecting a resin with a tensile strength corresponding to the design value of the Cu pattern width is a fine line. It can be seen that this is effective in securing the crack resistance of the wiring layer resin.

さらに、クラック等の発生確率は０．５よりもさらに小さいことが望ましく、０．１以下であることが望ましい。この場合であれば、数式１の値が０．１以下となる樹脂の引張強度とＣｕパターン幅の関係を特定することによって、必要な配線基板ユニットの条件を定めることとができる。 Furthermore, the probability of occurrence of cracks or the like is desirably less than 0.5, and desirably 0.1 or less. In this case, by specifying the relationship between the tensile strength of the resin and the width of the Cu pattern so that the value of Equation 1 is 0.1 or less, the necessary conditions for the wiring board unit can be determined.

＜第１の製造方法＞
以下では、図１～図６を用いて、本発明の一実施形態に係る配線基板ユニットの製造工程の一例を説明する。 <First manufacturing method>
An example of a manufacturing process of a wiring board unit according to an embodiment of the present invention will be described below with reference to FIGS. 1 to 6. FIG.

まず、図１に示すように、支持体１の一方の面に、後の工程で支持体１を剥離するために必要な剥離層２を形成する。 First, as shown in FIG. 1, a release layer 2 is formed on one surface of a support 1, which is necessary for releasing the support 1 in a later step.

剥離層２は、例えば、ＵＶ光などの光を吸収して発熱、もしくは、変質によって剥離可能となる樹脂でもよく、熱によって発泡により剥離可能となる樹脂でもよい。ＵＶ光などの光、例えばレーザー光によって剥離可能となる樹脂を用いる場合、剥離層２を設けた側とは反対側の面から支持体１に光を照射して、支持体上の多層配線１１と、ＦＣ－ＢＧＡ基板１２との接合体から支持体１を取り去る。剥離層２は、例えばエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂、及び、アクリル樹脂などの有機樹脂や、アモルファスシリコン、ガリウムナイトライド、金属酸化物層などの無機層から選ぶことが出来る。さらに剥離層２は光分解促進剤や光吸収剤、増感剤、フィラー等の添加剤を含有してもよい。さらに剥離層２は複数層で構成されていてもよく、例えば支持体１上に形成される多層配線層の保護を目的として、剥離層２上にさらに保護層を設けることや、支持体１との密着性を向上させる層を剥離層２の下層に設けてもよい。さらに剥離層２と多層配線層との間にレーザー光反射層や金属層を設けてもよく、その構成は本実施形態により限定されない。 The release layer 2 may be, for example, a resin that can be peeled off by absorbing light such as UV light to generate heat or change properties, or a resin that can be peeled off by foaming with heat. When using a resin that can be peeled off by light such as UV light, for example laser light, the support 1 is irradiated with light from the side opposite to the side on which the peeling layer 2 is provided, thereby removing the multilayer wiring 11 on the support. , the support 1 is removed from the bonded body with the FC-BGA substrate 12. As shown in FIG. The release layer 2 is made of organic resin such as epoxy resin, polyimide resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, and acrylic resin, amorphous silicon, gallium nitride, metal oxide layer, and the like. It can be selected from inorganic layers. Further, the release layer 2 may contain additives such as photodegradation accelerators, light absorbers, sensitizers, fillers, and the like. Furthermore, the peeling layer 2 may be composed of a plurality of layers. A layer that improves the adhesion of the release layer 2 may be provided under the release layer 2 . Furthermore, a laser light reflecting layer or a metal layer may be provided between the peeling layer 2 and the multilayer wiring layer, and the configuration thereof is not limited by this embodiment.

支持体１は、支持体１を通じて剥離層２に光を照射させる場合もあるため、透明性を有することが好ましく、例えばガラスを用いることができる。ガラスは平坦性に優れており、また、剛性が高いため、支持体上の多層配線１１の微細なパターン形成に向いている、また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔｏｆｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。支持体１としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ／Ｋ以上１５ｐｐｍ／Ｋ以下が好ましく、ＦＣ－ＢＧＡ基板１２、半導体素子１４のＣＴＥの観点から９ｐｐｍ／Ｋ程度がより好ましい。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又は、サファイヤガラス等が用いられる。一方、剥離層２に熱によって発泡する樹脂を用いる等、支持体１を剥離する際に支持体１に光の透過性が必要でない場合は、支持体１には、歪みの少ない例えばメタルやセラミックスなどを用いることができる。本発明の一実施形態では、剥離層２としてＵＶ光を吸収して剥離可能となる樹脂を用い、支持体１にはガラスを用いる。 Since the release layer 2 may be irradiated with light through the support 1, the support 1 preferably has transparency, and for example, glass can be used. Since glass has excellent flatness and high rigidity, it is suitable for fine pattern formation of multilayer wiring 11 on a support, and glass has a small coefficient of thermal expansion (CTE). Since it is less likely to be distorted, it excels in securing pattern placement accuracy and flatness. When glass is used as the support 1, the thickness of the glass is desirably thick from the viewpoint of suppressing the occurrence of warping in the manufacturing process. For example, the thickness is 0.7 mm or more, preferably 1.1 mm or more. Also, the CTE of the glass is preferably 3 ppm/K or more and 15 ppm/K or less, and more preferably about 9 ppm/K from the viewpoint of the CTE of the FC-BGA substrate 12 and the semiconductor element 14 . As the glass, for example, quartz glass, borosilicate glass, alkali-free glass, soda glass, sapphire glass, or the like is used. On the other hand, if the support 1 does not need to have light transmittance when the support 1 is peeled off, such as by using a resin that foams when heat is applied to the release layer 2, the support 1 may be made of metal or ceramics with little distortion. etc. can be used. In one embodiment of the present invention, a resin that can be peeled off by absorbing UV light is used as the peeling layer 2 , and glass is used as the support 1 .

次に、図２Ａに示すように感光性樹脂層３を形成する。本実施形態では、感光性樹脂層３として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。感光性樹脂の形成方法としては、液状の感光性樹脂を用いる場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗布法、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。フィルム状の感光性樹脂で用いる場合は、ラミネート、真空ラミネート、真空プレスなどが適用できる。感光性樹脂層３は、例えば感光性ポリイミド樹脂、感光性ベンゾシクロブテン樹脂、感光性エポキシ樹脂およびその変性物を絶縁樹脂として用いることも可能である。次いで、フォトリソグラフィーにより、感光性樹脂層３に開口部を設ける。開口部に対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定され、本発明の一実施形態では例えば７μｍを形成する。また平面視の開口部形状は、半導体素子の接合電極のピッチ、形状に応じて設定され、本発明の一実施形態では例えばφ３５μｍの開口形状とし、ピッチは７５μｍで形成する。 Next, a photosensitive resin layer 3 is formed as shown in FIG. 2A. In this embodiment, for example, a photosensitive epoxy resin is formed as the photosensitive resin layer 3 by spin coating. A photosensitive epoxy resin can be cured at a relatively low temperature, and shrinkage due to curing after formation is small, so that it is excellent for subsequent fine pattern formation. As a method for forming the photosensitive resin, when a liquid photosensitive resin is used, slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, and spin coating are used. , Doctor coat. When using a film-like photosensitive resin, lamination, vacuum lamination, vacuum press, etc. can be applied. For the photosensitive resin layer 3, for example, photosensitive polyimide resin, photosensitive benzocyclobutene resin, photosensitive epoxy resin and modified products thereof can be used as an insulating resin. Next, an opening is provided in the photosensitive resin layer 3 by photolithography. The opening may be subjected to plasma treatment for the purpose of removing residues during development. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer formed in the opening, and is 7 μm, for example, in one embodiment of the present invention. The shape of the openings in plan view is set according to the pitch and shape of the bonding electrodes of the semiconductor element.

次いで、図２Ｂ、図２Ｃに示すように、真空中で、シード密着層４、及び、シード層５を形成する。シード密着層４は感光性樹脂層３へのシード層５の密着性を向上させる層であり、シード層５の剥離を防止する層である。シード層５は配線形成において、電解めっきの給電層として作用する。シード密着層４、及び、シード層５は、例えば、スパッタ法、または蒸着法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金や、これらを複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、シード密着層４にチタン層、続いてシード層５の銅層を順次スパッタリング法で形成する。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成する。 Next, as shown in FIGS. 2B and 2C, a seed adhesion layer 4 and a seed layer 5 are formed in vacuum. The seed adhesion layer 4 is a layer that improves the adhesion of the seed layer 5 to the photosensitive resin layer 3 and prevents the seed layer 5 from peeling off. The seed layer 5 acts as a power supply layer for electrolytic plating in wiring formation. The seed adhesion layer 4 and the seed layer 5 are formed by, for example, a sputtering method or a vapor deposition method, and are made of Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd , Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu3N4, Cu alloys, and combinations thereof. In the present invention, a titanium layer as the seed adhesion layer 4 and then a copper layer as the seed layer 5 are sequentially formed by sputtering in consideration of electrical properties, ease of manufacture, and cost. The total thickness of the titanium and copper layers is preferably 1 μm or less as a power supply layer for electroplating. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed.

次に図２Ｄに示すように電解めっきにより導体層６を形成する。導体層６は半導体素子１４と接合用の電極となる。電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、半導体素子１４と接合用の電極となり、はんだ接合の観点から１μｍ以上、且つ、生産性の観点から３０μｍ以下であることが望ましい。本発明の一実施形態では感光性樹脂層３の開口部にはＣｕ：９μｍを形成し、感光性樹脂層３の上部にはＣｕ：２μｍを形成する。 Next, as shown in FIG. 2D, a conductor layer 6 is formed by electrolytic plating. The conductor layer 6 serves as an electrode for bonding with the semiconductor element 14 . Electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc. can be mentioned, but electrolytic copper plating is simple, inexpensive, and has good electrical conductivity. is desirable because The thickness of the electrolytic copper plating, which serves as an electrode for bonding to the semiconductor element 14, is desirably 1 μm or more from the viewpoint of solder bonding and 30 μm or less from the viewpoint of productivity. In one embodiment of the present invention, Cu: 9 μm is formed in the opening of the photosensitive resin layer 3 , and Cu: 2 μm is formed in the upper portion of the photosensitive resin layer 3 .

次に図２Ｅに示すように、ＣＭＰ（化学機械研磨）加工等によって銅層を研磨し、導体層６、及び、シード層５を除去する。シード密着層４と導体層６が表面となるように研磨加工を行う。本発明の一実施形態では、感光性樹脂層３の上部の導体層６のＣｕ：２μｍ、及び、シード層５のＣｕ：３００ｎｍを研磨により除去する。 Next, as shown in FIG. 2E, the copper layer is polished by CMP (Chemical Mechanical Polishing) or the like to remove the conductor layer 6 and the seed layer 5 . Polishing is performed so that the seed adhesion layer 4 and the conductor layer 6 are on the surface. In one embodiment of the present invention, 2 μm of Cu in the conductor layer 6 above the photosensitive resin layer 3 and 300 nm of Cu in the seed layer 5 are removed by polishing.

次に図２Ｆに示すように、ＣＭＰ加工等の研磨を再度行い、シード密着層４と、感光性樹脂層３を除去する。シード密着層４と、感光性樹脂層３の異種材料の研磨であるため、化学研磨による効能は少なく、研磨剤による物理的な研磨が支配的である。工程簡略化の目的で前述（図２Ｅ）した研磨と同様の手法を用いてもよく、また研磨の効率化を目的としてシード密着層４と、感光性樹脂層３の材料種に応じて研磨手法を変えてもよい。そして、研磨を行った後に残った導体層６が、ＦＣ－ＢＧＡ基板１２と接合用の電極となる。 Next, as shown in FIG. 2F, polishing such as CMP processing is performed again to remove the seed adhesion layer 4 and the photosensitive resin layer 3 . Since different materials of the seed adhesion layer 4 and the photosensitive resin layer 3 are polished, chemical polishing has little effect, and physical polishing with an abrasive is dominant. For the purpose of process simplification, the same polishing method as described above (FIG. 2E) may be used. can be changed. Then, the conductor layer 6 remaining after polishing becomes an electrode for bonding with the FC-BGA substrate 12 .

次に図３Ａに示すように、図２Ａと同様に上面に感光性樹脂層３を形成する。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定される。また平面視の開口部形状は、導体層６との接続の観点から設定され、本発明の一実施形態では例えばφ２０μｍの開口形状を形成する。この開口部は多層配線の上下層をつなぐビア部の形状である。 Next, as shown in FIG. 3A, a photosensitive resin layer 3 is formed on the upper surface in the same manner as in FIG. 2A. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer formed in the opening. The shape of the opening in plan view is set from the viewpoint of connection with the conductor layer 6, and in one embodiment of the present invention, the shape of the opening is, for example, φ20 μm. This opening has the shape of a via connecting the upper and lower layers of the multilayer wiring.

さらに、その上面に図３Ｂに示すように、図２Ａと同様に上面に感光性樹脂層３を形成する。感光性樹脂層３の厚みは、開口部に形成する導体層の厚みに応じて設定され、本発明の一実施形態では例えば２μｍを形成する。また平面視の開口部形状は、積層体の接続性の観点から設定され下部の開口形状外側を囲って形成される。本発明の一実施形態では例えばφ５０μｍの開口形状を形成する。この開口部は多層配線の配線部、及び、上下層をつなぐビア部の一部分の形状である。 Further, as shown in FIG. 3B, a photosensitive resin layer 3 is formed on the upper surface in the same manner as in FIG. 2A. The thickness of the photosensitive resin layer 3 is set according to the thickness of the conductor layer formed in the opening, and is 2 μm, for example, in one embodiment of the present invention. Further, the shape of the opening in a plan view is set from the viewpoint of the connectivity of the laminate, and is formed so as to surround the outer side of the shape of the lower opening. In one embodiment of the present invention, for example, an aperture shape of φ50 μm is formed. This opening has the shape of a part of the wiring part of the multilayer wiring and the via part connecting the upper and lower layers.

次いで、図３Ｃ、図３Ｄに示すように、図２Ｂ、図２Ｃと同様に真空中で、シード密着層４、及び、シード層５を形成する。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成する。 Next, as shown in FIGS. 3C and 3D, a seed adhesion layer 4 and a seed layer 5 are formed in vacuum in the same manner as in FIGS. 2B and 2C. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed.

次に図３Ｅに示すように電解めっきにより導体層６を形成する。導体層６はビア部、及び、配線部となる。電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、配線部の電気抵抗の観点から０．５μｍ以上、生産性の観点から３０μｍ以下であることが望ましい。本発明の一実施形態では、感光性樹脂層３の２重の開口部にはＣｕ：６μｍを形成し、感光性樹脂層３の１重の開口部にはＣｕ：４μｍを形成し、感光性樹脂層３の上部にはＣｕ：２μｍを形成する。 Next, as shown in FIG. 3E, a conductor layer 6 is formed by electrolytic plating. The conductor layer 6 becomes a via portion and a wiring portion. Electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc. can be mentioned, but electrolytic copper plating is simple, inexpensive, and has good electrical conductivity. is desirable because The thickness of the electrolytic copper plating is desirably 0.5 μm or more from the viewpoint of the electrical resistance of the wiring portion, and 30 μm or less from the viewpoint of productivity. In one embodiment of the present invention, Cu: 6 μm is formed in the double opening of the photosensitive resin layer 3, and Cu: 4 μm is formed in the single opening of the photosensitive resin layer 3. Cu: 2 μm is formed on the resin layer 3 .

次に図３Ｆに示すように、ＣＭＰ（化学機械研磨）加工等によって研磨し、導体層６、及び、シード層５を除去する。続けて、ＣＭＰ（化学機械研磨）加工等によって研磨を再度行い、シード密着層４と、感光性樹脂層３を除去する。そして、ＣＭＰを行った後に残った導体層６が、ビア部、及び、配線部の導体部となる。本発明の一実施形態では、感光性樹脂層３の上部の導体層６のＣｕ：２μｍ、及び、シード層５のＣｕ：３００ｎｍを研磨により除去する。 Next, as shown in FIG. 3F, the conductor layer 6 and the seed layer 5 are removed by polishing by CMP (Chemical Mechanical Polishing) or the like. Subsequently, polishing is performed again by CMP (Chemical Mechanical Polishing) processing or the like to remove the seed adhesion layer 4 and the photosensitive resin layer 3 . Then, the conductor layer 6 remaining after the CMP becomes the via portion and the conductor portion of the wiring portion. In one embodiment of the present invention, 2 μm of Cu in the conductor layer 6 above the photosensitive resin layer 3 and 300 nm of Cu in the seed layer 5 are removed by polishing.

図４Ａに示すように、図３Ａ～図３Ｆを繰り返して多層配線１１を形成する。本発明の一実施形態では、配線層を２層形成する。なお、図３～図４Ａの多層配線形成はダマシン法を用いているが、それに限定されるものではなく、図４Ｂに示すように、多層配線１１は、ＳＡＰにて形成しても良い。 As shown in FIG. 4A, the multilayer wiring 11 is formed by repeating FIGS. 3A to 3F. In one embodiment of the present invention, two wiring layers are formed. Although the damascene method is used to form the multilayer wiring in FIGS. 3 to 4A, the method is not limited to this. As shown in FIG. 4B, the multilayer wiring 11 may be formed by SAP.

図４Ｃに示すように、半導体素子１４との接合用の電極を含めたＣｕピラーである導体層６を形成する。 As shown in FIG. 4C, a conductor layer 6, which is a Cu pillar, including an electrode for bonding with the semiconductor element 14 is formed.

次に図５Ａに示すように、支持体上の多層配線１１における支持体１と反対側の面に、半導体素子１４がＣｕピラーやはんだで接合（半導体素子と多層配線との接合部２１）する。 Next, as shown in FIG. 5A, the semiconductor element 14 is bonded to the surface of the multilayer wiring 11 on the support opposite to the support 1 with Cu pillars or solder (bonding portion 21 between the semiconductor element and the multilayer wiring). .

次に図５Ｂに示すように、半導体素子と多層配線との接合部２１の付近にアンダーフィル２２を充填し、半導体素子１４と支持体上の多層配線１１の固定および接合部の封止を行う。 Next, as shown in FIG. 5B, underfill 22 is filled in the vicinity of the junction 21 between the semiconductor element and the multilayer wiring, and the semiconductor element 14 and the multilayer wiring 11 on the support are fixed and the junction is sealed. .

次に図５Ｃに示すように、半導体素子１４を封止する封止樹脂２０を形成する。封止樹脂２０は、アンダーフィル２２とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。 Next, as shown in FIG. 5C, a sealing resin 20 for sealing the semiconductor element 14 is formed. The sealing resin 20 is a material different from the underfill 22, and is made of one of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, or a mixture of two or more of these resins. , a material to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler is used, and is formed by compression molding, transfer molding, or the like.

次に図５Ｄに示すように、剥離層２にレーザー光１３を照射して、半導体素子が搭載された支持体上の多層配線１１を支持体１から剥離する。支持体１の背面より、すなわち、支持体１のＦＣ－ＢＧＡ基板１２とは逆側の面からレーザー光１３を支持体１との界面に形成された剥離層２に照射し剥離可能な状態とすることで、支持体１を取り外すことが可能となる。次に、図５Ｅに示すように支持体１を除去した後、剥離層２とシード密着層４、及び、シード層５を除去する。 Next, as shown in FIG. 5D, the release layer 2 is irradiated with a laser beam 13 to separate the multilayer wiring 11 on the support on which the semiconductor element is mounted from the support 1 . The release layer 2 formed at the interface with the support 1 is irradiated with a laser beam 13 from the back surface of the support 1, that is, from the surface opposite to the FC-BGA substrate 12 of the support 1, so that it can be peeled off. By doing so, the support 1 can be removed. Next, after removing the support 1 as shown in FIG. 5E, the release layer 2, the seed adhesion layer 4, and the seed layer 5 are removed.

次に図５Ｆに示すように、支持体１から剥離した半導体素子が搭載された支持体上の多層配線１１をＦＣ－ＢＧＡ基板１２にはんだを用いて接合（多層配線とＦＣ－ＢＧＡ基板との接合部２３）して、配線基板ユニット１５を得ることができる。 Next, as shown in FIG. 5F, the multi-layered wiring 11 on the support, which is separated from the support 1 and on which the semiconductor element is mounted, is joined to the FC-BGA substrate 12 using solder (the multi-layered wiring and the FC-BGA substrate are bonded together). The wiring board unit 15 can be obtained by joining the joints 23).

＜第２の製造方法＞
次に、第１の製造方法の変形例である第２の製造方法を図８、図９Ａから図９Ｄを参照して説明する。
第２の製造方法は、剥離層２と感光性樹脂層３の間に中間層５０を設けている点で第１の製造方法と異なる。以下の説明において、上述の第１の製造方法と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
第２の製造方法においては、図８に示すように、支持体１の一方の面に、後の工程で支持体１を剥離するために必要な剥離層２を形成したあとに，中間層５０として、シード密着層４、及び、シード層５を形成している。 <Second manufacturing method>
Next, a second manufacturing method, which is a modification of the first manufacturing method, will be described with reference to FIGS. 8 and 9A to 9D.
The second manufacturing method differs from the first manufacturing method in that an intermediate layer 50 is provided between the release layer 2 and the photosensitive resin layer 3 . In the following description, the same reference numerals are given to the same or equivalent components as in the first manufacturing method described above, and the description thereof will be simplified or omitted.
In the second manufacturing method, as shown in FIG. 8, after forming a release layer 2 on one surface of the support 1, which is necessary for releasing the support 1 in a later step, an intermediate layer 50 is formed. As such, a seed adhesion layer 4 and a seed layer 5 are formed.

なお、具体的なシード密着層４及びシード層５の形成方法や材料は、図２Ｂ及び図２Ｃの説明において記載した通りのものを採用することができる。
このような中間層５０を設けることにより、剥離層２と後の工程で形成する感光性樹脂層３との間の密着性を向上させることが可能となる。 As for the specific method and materials for forming the seed adhesion layer 4 and the seed layer 5, those described in the description of FIGS. 2B and 2C can be employed.
By providing such an intermediate layer 50, it is possible to improve the adhesion between the release layer 2 and the photosensitive resin layer 3 to be formed in a later step.

次に第1の製造方法における図２Ｂから図４Ｃに係る工程は、第２の製造方法においても同一であるため、説明は省略する。 2B to 4C in the first manufacturing method are the same as those in the second manufacturing method, so description thereof will be omitted.

次に、第１の製造方法における図５Ａから図５Ｅに係る工程は、図９Ａ～図９Ｅが対応している。第２の製造方法においては、中間層５０を備えていることから、支持体１を除去する前に支持体1が剥離してしまうことを防ぐことができる。また、剥離層２と感光性樹脂層３のインターミキシングを防止することが可能となる。 9A to 9E correspond to the steps shown in FIGS. 5A to 5E in the first manufacturing method. In the second manufacturing method, since the intermediate layer 50 is provided, it is possible to prevent the support 1 from peeling off before the support 1 is removed. In addition, intermixing between the release layer 2 and the photosensitive resin layer 3 can be prevented.

図９Ｅに示すように、支持体１を除去した後には、シード密着層４、及び、シード層５の中間層５０をエッチングで除去することができる。 After removing the support 1, the seed adhesion layer 4 and the intermediate layer 50 of the seed layer 5 can be removed by etching, as shown in FIG. 9E.

以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications are possible without departing from the gist of the present invention.

１支持体
２剥離層
３感光性樹脂層
４シード密着層
５シード層
６導体層
１１多層配線
１２ＦＣ－ＢＧＡ基板
１３レーザー光
１４半導体素子
１５配線基板ユニット
２０封止樹脂
２１半導体素子と多層配線との接合部
２２アンダーフィル
２３多層配線とＦＣ－ＢＧＡ基板との接合部
５０中間層 1 support 2 release layer 3 photosensitive resin layer 4 seed adhesion layer 5 seed layer 6 conductor layer 11 multilayer wiring 12 FC-BGA substrate 13 laser beam 14 semiconductor element 15 wiring board unit 20 sealing resin 21 semiconductor element and multilayer wiring Joint portion 22 Underfill 23 Joint portion 50 between multilayer wiring and FC-BGA substrate Intermediate layer

Claims

A first wiring board and a second wiring board bonded to the first wiring board,
In a wiring board unit in which a semiconductor element is resin-sealed on the side of the surface of the second wiring board facing the bonding surface of the first wiring board (hereinafter referred to as the "first surface"),
The wiring board unit, wherein the tensile strength of the insulating resin material used for the second wiring board and the width of the Cu pattern formed on the first surface are less than 0.5 in Equation 1 below.

The board unit according to claim 1,
The wiring board unit, wherein the tensile strength of the insulating resin material used for the second wiring board and the width of the Cu pattern formed on the first surface are 0.1 or less in Equation 1.

3. The wiring board unit according to claim 1, wherein the second wiring board is a multilayer wiring board.

4. The wiring board unit according to claim 3, wherein the multilayer wiring board is formed by an SAP method or a damascene method.

3. The wiring board unit according to claim 1, wherein the insulating resin material of the second wiring board is a photosensitive insulating resin.

4. The wiring board unit according to claim 3, wherein the insulating resin material of the second wiring board is a photosensitive insulating resin.

5. The wiring board unit according to claim 4, wherein the insulating resin material of the second wiring board is a photosensitive insulating resin.

A first wiring board and a second wiring board bonded to the first wiring board,
In a wiring board unit in which a semiconductor element is resin-sealed on the side of the surface of the second wiring board facing the bonding surface of the first wiring board (hereinafter referred to as the "first surface"),
The tensile strength of the insulating resin material used for the second wiring board and the width of the Cu pattern formed on the first surface are set using Equation 1 below so that the value of Equation 1 is less than 0.5. A method of designing a wiring board unit that