JP2023044509A - メモリシステムおよびメモリシステムの制御方法 - Google Patents

Abstract

【課題】ウェアレベリングを好適に制御する。【解決手段】メモリシステムのコントローラは、複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理し、ホストから受信した第１のシーケンシャルライトを実行し、ホストから受信した第２のシーケンシャルライトを実行するに際し、第１の差分と第２の差分と第３の差分とに基づき、複数のブロック毎の消去回数を平準化する処理の実行要否を決定する。第１の差分は、データのライト前後における第１ブロックの待時間の差である。第２の差分は、第１のシーケンシャルライトにおける消去順序の第１の最大値と第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応する。第３の差分は、第１ブロックの消去回数と第１情報が使用中を示していない第２ブロックの消去回数との差である。【選択図】図９

Description

本実施形態は、メモリシステムおよびメモリシステムの制御方法に関する。

従来、不揮発性メモリを有するＳＳＤ（Solid State Drive）などのメモリシステムが知られている。ＳＳＤに搭載される不揮発性メモリの一例としては、ＮＡＮＤ型のフラッシュメモリ（以下、ＮＡＮＤメモリという）が知られている。ＮＡＮＤメモリは、ＮＡＮＤ回路を格子状に並べたメモリセルアレイを備える。メモリセルアレイは、データの消去単位である複数のブロックに分割される。ＳＳＤは、ＮＡＮＤメモリの所望のブロックにデータを書き込むにあたって、対象のブロックに対する消去を実行する。その後、ＳＳＤは、消去されたブロックに対してデータを書き込む。また、ＮＡＮＤメモリは、特性の劣化を避けるために、ブロックの消去可能な回数について制限を設けている。

ところで、このようなメモリシステムにおいては、ＮＡＮＤメモリの各ブロックの寿命のばらつきを防ぐために、ブロック毎の消去回数（または書き込み回数）の平準化を図る処理が実行される。この処理は、ウェアレベリングとも称される。ウェアレベリングの手法として、書き換え頻度が低いスタティック（静的）データが書き込まれているブロックと、書き換え頻度が高いダイナミック（動的）データが書き込まれているブロックとの両者を対象とするＳＷＬ（Static Wear Leveling）が知られている。

米国特許第１０４１７１２３号明細書 米国特許出願公開第２０１９／０２０５２４５号明細書 米国特許出願公開第２０１４／０８０１４３４号明細書

一つの実施形態は、ウェアレベリングを好適に制御することを可能とするメモリシステムおよびメモリシステムの制御方法を提供する。

一つの実施形態のメモリシステムは、消去単位であるブロックを複数含む不揮発性メモリと、前記不揮発性メモリに接続されるとともにホストに接続可能であるコントローラと、を備える。コントローラは、前記複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理し、前記ホストから第１のシーケンシャルライトの要求を受信し、受信した前記第１のシーケンシャルライトを実行し、前記第１のシーケンシャルライトの後に前記ホストから第２のシーケンシャルライトの要求を受信する。コントローラは、受信した前記第２のシーケンシャルライトを実行するに際し、第１の差分と、第２の差分と、第３の差分と、に基づき、前記第１情報が前記使用中を示している第１ブロックに対する前記複数のブロック毎の消去回数を平準化する処理の実行要否を決定する。前記第１の差分は、前記第１ブロックに対して次に実行されるデータのライト前後における前記第１ブロックの待時間の差である。前記第２の差分は、前記第２のシーケンシャルライトの書き込み対象となった複数のブロックについて、前記第１のシーケンシャルライトにおける消去順序の第１の最大値と前記第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応する。前記第３の差分は、前記第１ブロックの消去回数と第１情報が前記使用中を示していない第２ブロックの消去回数との差である。

実施形態にかかるメモリシステムの構成を示す図。 実施形態の管理テーブルのデータ構成の一例を示す図。 実施形態の静的データ量が少ないアクセスパタンの例を示す図。 実施形態の静的データ量が多いアクセスパタンの例を示す図。 比較例１にかかる従来のＳＷＬの実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例１にかかる従来のＳＷＬの別の実行例を示す図。 比較例２にかかる従来のＳＷＬの実行例を示す図。 比較例２にかかる従来のＳＷＬの実行例を示す図。 実施形態のＳＷＬ処理にかかる機能を示す機能ブロック図。 実施形態にかかる静的データ比率の低いアクセスパタンについてのＳＷＬの発動要否の判断例を示す図。 実施形態にかかる静的データ比率の高いアクセスパタンについてのＳＷＬの発動要否の判断例を示す図。 実施形態にかかるＳＷＬの処理の流れを示すフローチャート。

以下に添付図面を参照して、実施形態にかかるメモリシステムおよびメモリシステムの制御方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

図１は、実施形態にかかるメモリシステム１の構成を示す図である。メモリシステム１は、例えばＳＳＤ（Solid State Drive）であり、ホスト２と接続可能である。メモリシステム１とホスト２との間の通信路の規格は、特定の規格に限定されない。一例では、ＰＣＩｅ（Peripheral Component Interconnect Express）又はＳＡＳ（Serial Attached SCSI）が採用され得る。

ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、サーバなどである。メモリシステム１は、ホスト２からアクセスコマンド（一例では、リードコマンドおよびライトコマンド）を受け付けることができる。

メモリシステム１は、メモリコントローラ１０と、不揮発性メモリであるＮＡＮＤ型のフラッシュメモリ（以下、ＮＡＮＤメモリという）２０と、電源回路３０と、を備えている。

ＮＡＮＤメモリ２０は、１以上のメモリチップ２１によって構成される。ここでは、ＮＡＮＤメモリ２０は、１６個のメモリチップ２１ａ～２１ｐを備える。

ＮＡＮＤメモリ２０を構成する１６個のメモリチップ２１（２１ａ～２１ｐ）は、それぞれ、４つのチャネル（ｃｈ．０～ｃｈ．３）の何れかを介してメモリコントローラ１０に接続されている。図１の例に従えば、メモリチップ２１ａ～２１ｄは、チャネル０（ｃｈ．０）に接続されている。メモリチップ２１ｅ～２１ｈは、チャネル１（ｃｈ．１）に接続されている。メモリチップ２１ｉ～２１ｌは、チャネル２（ｃｈ．２）に接続されている。メモリチップ２１ｍ～２１ｐは、チャネル３（ｃｈ．３）に接続されている。

各チャネルは、Ｉ／Ｏ信号線および制御信号線を含む、配線群によって構成される。Ｉ／Ｏ信号線は、例えば、データ、アドレス、およびコマンドを送受信するための信号線である。制御信号線は、例えば、ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＰ（ライトプロテクト）信号等を送受信するための信号線である。

メモリコントローラ１０は、各チャネルを個別に制御することができる。メモリコントローラ１０は、４つのチャネルを同時に制御することによって、それぞれに接続されたチャネルが異なる合計４つのメモリチップ２１を並列に動作させることができる。

なお、メモリシステム１に具備されるチャネルの数は、４つに限定されない。また、各チャネルに接続されているメモリチップ２１の数は、４つに限定されない。

各メモリチップ２１は、ＮＡＮＤメモリ２０の記憶領域を構成するものであって、ＮＡＮＤ回路を格子状に並べたメモリセルアレイを備えている。メモリセルアレイには、ホスト２から受信したデータおよびメモリシステム１の動作に必要となるデータ（ファームウェアプログラムおよび管理情報など）などが格納される。

メモリセルアレイは、複数のブロックに分割される。ブロックは、消去の単位である。メモリコントローラ１０は、ＮＡＮＤメモリ２０の所望のブロックにデータを書き込むにあたって、このブロック全体を消去した後、消去されたブロックに対してデータを書き込む。ＮＡＮＤメモリ２０は、ブロックごとに、消去可能な回数に制限を設けている。

電源回路３０は、メモリコントローラ１０およびＮＡＮＤメモリ２０を駆動するための内部電源を生成する。電源回路３０は、生成した内部電源をメモリコントローラ１０およびＮＡＮＤメモリ２０のそれぞれに供給する。

メモリコントローラ１０は、メモリシステム１の制御を実行する回路である。例えば、メモリコントローラ１０は、後述のＲＡＭ（Random Access Memory）１３を利用して、ホスト２とＮＡＮＤメモリ２０との間のデータ転送を実行する。

メモリコントローラ１０は、ＣＰＵ（Central Processing Unit）１１、ホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）１２、ＲＡＭ１３、およびＮＡＮＤコントローラ１４を備える。メモリコントローラ１０は、例えばＳｏＣ（System-On-Chip）として構成され得る。メモリコントローラ１０は、複数のチップによって構成されてもよい。

ＮＡＮＤコントローラ１４は、ＮＡＮＤメモリ２０に対するアクセスを実行する回路である。

ＲＡＭ１３は、キャッシュ、バッファ、およびワーキングエリアとして機能するメモリである。例えば、ＲＡＭ１３は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成される。なお、ＲＡＭ１３は、メモリコントローラ１０の外部に配置されてもよい。

ＲＡＭ１３には、リングバッファ１３１が設けられている。また、ＲＡＭ１３には、管理テーブル１３２が設けられている。リングバッファ１３１および管理テーブル１３２は、ＣＰＵ１１によって操作される。

ここで、図２は管理テーブル１３２のデータ構成の一例を示す図である。図２に示すように、管理テーブル１３２は、ＮＡＮＤメモリ２０のメモリチップ２１のブロックを示すブロック番号毎に、空き、消去回数、及び消去順序を記憶する。空きは、ブロックを使用中なのか空き（すなわち未使用）なのかを示すデータである。消去回数は、ブロックのデータを消去した回数を示すデータである。データを消去した後、ブロックにデータが書き込まれるため、消去回数は、書き込み回数に対応する。消去順序は、次の消去までの待時間を表すものであってブロックのデータを消去した順序を特定することができるデータである。

なお、本実施形態においては、管理テーブル１３２は、消去順序をブロック毎の待時間として記憶するようにしたが、これに限るものではない。例えば、消去順序に代えて、ブロックのデータを消去した時刻である消去時刻、ブロックからデータを消去した後の経過時間などをブロック毎の待時間として記憶するようにしてもよい。

なお、ＲＡＭ１３に記憶されたデータは、内部電源が断たれる前にＮＡＮＤメモリ２０に、管理情報として書き込まれる。ＮＡＮＤメモリ２０に書き込まれた管理情報は、不揮発に記憶される。そして、ＮＡＮＤメモリ２０に記憶された管理情報は、次の内部電源が供給された後に、ＲＡＭ１３に展開される。

ホストインタフェースコントローラ１２は、ホスト２とメモリコントローラ１０との間の情報（コマンド、データ）の送受信を制御する。

ＣＰＵ１１は、メモリシステム１に予め記憶されるプログラム（ファームウェアプログラム）に基づいて動作するプロセッサである。ファームウェアプログラムは、例えばＮＡＮＤメモリ２０に記憶されている。ＣＰＵ１１は、メモリシステム１の起動時に、ＮＡＮＤメモリ２０からＲＡＭ１３にファームウェアプログラムをロードする。そして、ＣＰＵ１１は、ＲＡＭ１３にロードされたファームウェアプログラムを実行する。ＣＰＵ１１は、ファームウェアプログラムに従って、メモリコントローラ１０の種々の機能を実現する。

例えば、ＣＰＵ１１は、ＳＷＬ（Static Wear Leveling）を実行する。ＳＷＬは、ＮＡＮＤメモリ２０の各ブロックの寿命が不均一に短くなるのを防ぐための処理である。ＣＰＵ１１は、ＳＷＬにおいて、書き換え頻度が低いスタティックデータ（静的データ）が書き込まれているブロックも対象にして、ブロック毎の消去回数（書き込み回数）の平準化を図る処理を実行する。より詳細には、ＳＷＬは、静的データが書き込まれているブロックと、書き換え頻度が高いダイナミックデータ（動的データ）が書き込まれているブロックとの両者を対象とし、ブロック毎の消去回数を平準化する。具体的には、ＣＰＵ１１は、ＳＷＬにおいて、静的データが書き込まれているブロックの消去回数が少なければ、空きの状態のブロックのうち消去回数が多いブロックへ静的データを書き換える。このようなＳＷＬにより、消去回数の少ないブロックが空きの状態となり、そのブロックを動的データの書込みに利用させることで、ブロック毎の消去回数の平準化を図ることができる。

ところで、上述のようなＳＷＬの実行に際しては、ＮＡＮＤメモリ２０のブロックに対するアクセスパタンを考慮する必要がある。ここで、ＮＡＮＤメモリ２０のブロックに対するアクセスパタンについて説明する。アクセスパタンは、静的データ量と動的データ量との比率に対応する。

図３は、静的データ量が少ない（すなわち、ほとんどない）アクセスパタンの例を示す図である。図３に示す例は、静的データ量が少ないアクセスパタンとして、ＮＡＮＤメモリ２０のあるＬＢＡ（Logical Block Address）範囲に対するデータのシーケンシャルライトの繰り返しを想定したものである。あるＬＢＡ範囲にシーケンシャルライトが繰り返されることで、このＬＡＢ範囲のデータは、動的データとして扱われる。

図４は、静的データ量が多いアクセスパタンの例を示す図である。図４に示す例は、静的データ量が多いアクセスパタンとして、まず、プリコンディショニング（pre-conditioning：下地）としてＮＡＮＤメモリ２０の全ＬＢＡ範囲に対するデータのシーケンシャルライトを少なくとも１回実施し、その後、ＮＡＮＤメモリ２０の狭域のあるＬＢＡ範囲に対するデータのシーケンシャルライトの繰り返しを想定したものである。シーケンシャルライトが繰り返されることで、狭域のあるＬＢＡ範囲のデータは、動的データとして扱われる。シーケンシャルライトを少なくとも１回実施された後、データが書き込まれないＬＢＡ範囲のデータは、静的データとして扱われる。

ここで、本実施形態に対する比較例のＳＷＬの課題について説明する。

ここで、図５は比較例１にかかるＳＷＬの実行例を示す図である。図５に示す比較例１は、ＮＡＮＤメモリ内のブロック毎の消去回数のみに基づいてＳＷＬの発動要否の判断を行う例を示すものである。例えばホストからの動的データのライトによる消去回数の増加速度に対してＳＷＬによる静的データの書き換え速度が遅い場合、書き換え元候補ブロックと書き換え先候補ブロックの消去回数差が一定の条件より大きくなることがある。この状態で、比較例１にかかるＳＷＬが実行される場合を説明する。ここで、消去回数の増加速度は、ある時間における消去回数の増加数を示し、ＳＷＬによる書き換え速度は、同じある時間におけるＳＷＬによる書き換えの数を示す。図５に示した例では、一定の条件は、消去回数差が７である。

静的データが書き込まれている使用中ブロック（ブロック番号０）とある空きブロック（ブロック番号１）との消去回数差（９－１＝８）は一定の条件（７）より大きい。このため書き換え元ブロック（ブロック番号０）から書き換え先ブロック（ブロック番号１）への、ＳＷＬによるデータの書き換えが実行される。このＳＷＬは、静的データを書き換えているため適切な処理である。この書き換えの完了後、書き換え元ブロック（ブロック番号０）は空きブロックとなる。ここで空きブロックのうち書き換え回数が少ないブロック（ブロック番号０）が書き込み対象ブロックとして利用されて、ホストからの動的データがライトされたとする。書き込み対象ブロック（ブロック番号０）の利用時、消去が実行されるため、消去回数が＋１（１＋１＝２）される。書き換え対象ブロック（ブロック番号０）への動的データの書込み完了後、空きブロック（ブロック番号２）の消去回数が、実行されたＳＷＬによる書き換え前の書き換え先ブロック（ブロック番号１）と同じ（９）であった場合、空きブロック（ブロック番号２）と書き換え対象ブロック（ブロック番号０）との消去回数差（９－２＝７）は一定の条件（７）と同じである。このため、書き換え対象ブロック（ブロック番号０）に書き込まれたデータが動的データであるにも関わらず、ＳＷＬによって、書き換え元ブロック（ブロック番号０）から書き換え先ブロック（ブロック番号２）へのデータの書き換えが発生してしまう。しかし、書き換え元ブロック（ブロック番号０）に書き込まれたデータは動的データであるため、この書き換えは無駄な書き換えとなる。

また、図６－１～図６－８は比較例１にかかるＳＷＬの別の実行例を示す図である。図６－１～図６－８に示す比較例１は、ＮＡＮＤメモリ内のブロック毎の消去回数に基づいてＳＷＬの発動要否の判断を行っていた例を示すものである。図６－１～図６－８では、ブロックが空きの状態は空きが×で示され、ブロックが空きでない状態は空きが○で示される。図６－１に示すように、ブロック番号０に静的データが格納されており、ブロック番号２～７に動的データが格納されているものとする。また、何らかの要因によりブロック番号１が空きであるものとする。なお、図６－１～図６－８において動的データに付された数字は、各図において格納された順番を示すものである。

このような状態で、図６－１に示すように、静的データが格納されているブロック（ブロック番号０）以外のブロックに対する動的データのシーケンシャルライトの繰り返しがあったとする。ここで、ブロック番号０が一定の条件（例えば、空きブロック（ブロック番号１）があり、その空きブロックとの消去回数差が７）に到達した場合、ブロック番号０の静的データが空きブロック（ブロック番号１）に書き換えられる。その後、図６－２に示すように、書き換え元のブロック番号０は、空きブロックとなる。また、ブロック番号１は、静的データが書き込まれ、空きの状態ではなくなり、及び消去回数が＋１されて９となる。

その後、図６－３に示すように、静的データが格納されているブロック（ブロック番号１）以外のブロックに対する動的データのシーケンシャルライトの繰り返し（例えば、８回の繰り返し）があったとする。ここで、ブロック番号１が一定の条件（例えば、空きブロック（ブロック番号２）があり、その空きブロックとの消去回数差が７）に到達した場合、ブロック番号１の静的データが空きブロック（ブロック番号２）に書き換えられる。その後、図６－４に示すように、書き換え元のブロック番号１は、空きブロックとなる。また、ブロック番号２は、静的データが書き込まれ、空きの状態ではなくなり、及び消去回数が＋１されて１７となる。

さらに、図６－５に示すように、空きブロックとなったブロック番号１に動的データが書き込まれた場合において、動的データが格納されているブロック番号０と動的データが格納されているブロック番号３との消去回数差が一定の条件（ここでは、消去回数差が７）に到達している場合には、動的データを引越元候補とする。そして、図６－５に示すように、ブロック番号３を空きブロックとした後、ブロック番号０の動的データが、空きブロック（ブロック番号３）に書き換えられる。そして、図６－６に示すように、書き換え元のブロック番号０は、空きブロックとなる。また、ブロック番号３は、動的データが書き込まれ、空きの状態ではなくなり、及び消去回数が＋１されて１７となる。

その後、図６－７に示すように、静的データが格納されているブロック（ブロック番号２）以外のブロックに対する動的データのシーケンシャルライトの繰り返し（例えば、７又は８回の繰り返し）があったとする。ここで、ブロック番号２の静的データが一定の条件（例えば、空きブロック（ブロック番号３）があり、その空きブロックとの消去回数差が７）に到達した場合、ブロック番号２の静的データが空きブロック（ブロック番号３）に書き換えられる。図６－８に示すように、書き換え元のブロック番号２は、空きブロックとなる。また、ブロック番号３は、静的データが書き込まれ、空きの状態ではなくなり、及び消去回数が＋１されて２５となる。

すなわち、比較例１に示すように、ＮＡＮＤメモリ内のブロック毎の消去回数のみによるＳＷＬの発動要否の判断では、全面シーケンシャルライトの繰り返しのような静的データ比率（ＮＡＮＤメモリ内の静的データ量の比率）の低いアクセスパタンにおいて動的データを書き換えてしまうという課題がある。このように近い将来において上書きが発生することが予想される動的データに対して静的データと同様にＳＷＬによってデータを書き換えることが多発すると、信頼性向上に寄与しない書き込みまたは消去の回数（Write／Erase Cycles）が消費されて不要にＳＳＤの寿命を短くすることになる。

ここで、図７－１および図７－２は比較例２にかかるＳＷＬの実行例を示す図である。図７－１および図７－２に示す比較例２は、ＮＡＮＤメモリ内のブロック毎の消去回数および消去順序によってＳＷＬの発動要否の判断を行う例を示すものである。比較例１においてアクセスパタンがＮＡＮＤメモリの全ＬＢＡ範囲に対する動的データのシーケンシャルライトの繰り返しであった場合、書き換え対象ブロック（例えば、ブロック番号０）に書き込まれるのは動的データであるため、２回目のＳＷＬによる書き換えは無駄である。これに対して、図７－１に示すように、比較例２は、ブロックのデータを消去した順序である消去順序をブロック毎に記憶しておき、消去回数が多い場合であっても、消去順序の差分が一定量（図７－１では、例えば消去順序差が５６以上）を満たさない場合、ＳＷＬの発動を抑制するようにしている。

しかしながら、比較例２は、将来においてＮＡＮＤメモリの全ＬＢＡ範囲に対してシーケンシャルライトを繰り返すことを想定している。このため、図７－２に示すように、比較例２は、ＮＡＮＤメモリの狭域のＬＢＡ範囲に対するシーケンシャルライトの繰り返しのような静的データ比率の高いアクセスパタンにおいては、消去順序の差分が一定量（図７－２では、例えば消去順序差が５６以上）に到達するまで一部の局所的なブロックだけの消去回数を増加させることになる。このため、比較例２においては、図７－２に示すように、静的データを格納するブロック（例えば、ブロック番号０，４～７）と動的データを格納するブロック（例えば、ブロック番号１～３）との間の消去回数差の広がりを加速させてしまい、ブロック間の消去回数の平準化を阻害してしまうという課題がある。

そこで、本実施形態のメモリシステム１においては、静的データ比率（ＮＡＮＤメモリ内の静的データ量の比率）の低いアクセスパタンにおいてはＳＷＬ発動を抑制し、静的データ比率の高いアクセスパタンにおいてはＳＷＬを発動させて積極的なデータの書き換えを実行することにより、ブロック間の消去回数の平準化を実現する。概略的には、メモリシステム１は、ＮＡＮＤメモリ２０のメモリチップ２１内のブロックの消去順序の差分履歴を導入することで静的データ比率を推測する。これにより、本実施形態のメモリシステム１は、静的データ比率の低いアクセスパタンであればＳＷＬ発動を抑制しつつ、静的データ比率の高いアクセスパタンであればＳＷＬを発動させて消去回数差の平準化を加速させるようにしたものである。

本実施形態のメモリシステム１が実行するＳＷＬ処理について詳述する。

ここで、図８は、本実施形態のメモリシステム１が実行するＳＷＬ処理にかかる機能を示す機能ブロック図である。図８に示すように、ＣＰＵ１１は、プログラムに従うことにより、状態識別部１１０と、消去回数取得部１１１と、待時間取得部である消去順序取得部１１２と、差分算出部１１３と、推測部１１４と、決定部１１５として機能する。

状態識別部１１０は、ＮＡＮＤメモリ２０のメモリチップ２１内のブロック毎に、ブロックが使用中の状態か空きの状態かの識別を行う。そして、状態識別部１１０は、ブロックについて識別した状態の情報を、ＲＡＭ１３の管理テーブル１３２に記憶する。

消去回数取得部１１１は、ＮＡＮＤメモリ２０のメモリチップ２１内のブロック毎に、ブロックのデータを消去した回数である消去回数をカウントする。そして、消去回数取得部１１１は、カウントしたブロック毎の消去回数を、ＲＡＭ１３の管理テーブル１３２に記憶する。より詳細には、消去回数取得部１１１は、ＮＡＮＤメモリ２０の所望のブロックにデータを書き込むにあたって、当該ブロックを消去したことに応じて、消去回数をインクリメントする。

消去順序取得部１１２は、ＮＡＮＤメモリ２０のメモリチップ２１内のブロック毎に、ブロックのデータを消去した順序である消去順序をカウントする。そして、消去順序取得部１１２は、カウントしたブロック毎の消去順序を、ＲＡＭ１３の管理テーブル１３２に記憶する。より詳細には、消去順序取得部１１２は、ＮＡＮＤメモリ２０の所望のブロックにデータを書き込むにあたって、当該ブロックを消去したことに応じて、当該ブロックの次回の消去順序を算出する。

差分算出部１１３は、今回のシーケンシャルライトの周回で書き込み対象となった複数のブロックについて、前回のシーケンシャルライトにおける前回の消去順序の最大値と今回のシーケンシャルライトにおける今回の消去順序の最大値との差分（第２の待時間の差分）を算出する。そして、差分算出部１１３は、算出した差分を、差分履歴として、リングバッファ１３１に記憶する。なお、差分算出部１１３は、新しい差分履歴を、リングバッファ１３１の最古の差分履歴が書き込まれた位置に上書して記憶する。

なお、本実施形態においては、差分算出部１１３は、差分履歴をリングバッファ１３１に記憶するようにしたが、これに限るものではない。例えば、差分算出部１１３は、差分履歴を一般的なバッファに記憶するようにしてもよい。

推測部１１４は、書き換え元ブロックに対する、次に実行される書き換えの前後における消去順序の差分（第１の待時間の差分）と、リングバッファ１３１に記憶された差分（第２の待時間の差分）とに基づいて、ＮＡＮＤメモリ２０のメモリチップ２１内の静的データ量の比率（静的データ比率）を推測する。推測部１１４は、リングバッファ１３１に記憶された消去順序差分（第２の待時間の差分）履歴の平均値を係数として、後述するＳＷＬ閾値を変化させる。

決定部１１５は、管理テーブル１３２に記憶されている書き換え元ブロックの消去回数と書き換え先ブロックの消去回数との差、および推測部１１４で推測した静的データ比率に基づき、ＳＷＬの発動要否を決定する。また、決定部１１５は、ＳＷＬを発動する場合、ＳＷＬの発動対象となるブロックを決定する。

次に、本実施形態のメモリシステム１におけるＳＷＬの発動要否の判断処理について詳述する。

まず、静的データ比率の低いアクセスパタンについてのＳＷＬの発動要否の判断例について説明する。

図９は、静的データ比率の低いアクセスパタンについてのＳＷＬの発動要否の判断例を示す図である。図９に示す例は、静的データ比率の低いアクセスパタンとして、ＮＡＮＤメモリ２０の全ＬＢＡ範囲に対する動的データのシーケンシャルライトの繰り返しを想定したものである。なお、データの書き換え元のブロックを、使用中のブロック群内において消去回数が最小のブロック（ブロック番号０）とする。また、データの書き換え先のブロックをブロック群内の１つの空きブロック（ブロック番号１）とする。

まず、決定部１１５は、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差が、一定の条件（例えば、消去回数差が７）以上であるかを判定する。図９に示す例では、書き換え先のブロック（ブロック番号１）の消去回数は７、書き換え元のブロック（ブロック番号０）の消去回数は１である。したがって、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差は６であるので、決定部１１５は、ＳＷＬの発動を抑制する。

図９に示す例は、シーケンシャルライトを１周実行する前後の状態を示すものである。なお、図９において、左側に示す管理テーブル１３２が、シーケンシャルライトを１周実行する前の状態を示し、右側に示す管理テーブル１３２が、シーケンシャルライトを１周実行した後の状態を示す。図９に示す例では、シーケンシャルライトを１周実行した後、書き換え先のブロック（ブロック番号１）の消去回数は８、書き換え元のブロック（ブロック番号０）の消去回数は１である。したがって、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差は７である。決定部１１５は、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差が一定の条件（例えば、消去回数差が７）以上であると判定する。決定部１１５は、判定の結果、書き換え元のブロック（ブロック番号０）から書き換え先のブロック（ブロック番号１）へのＳＷＬを発動することを決定する。

次に、推測部１１４は、書き換え元のブロック（ブロック番号０）の次回の消去順序と現在の消去順序との差分（第１の待時間の差分）がＳＷＬ閾値以上であるかを判定する。ここで、ＳＷＬ閾値は、消去順序差分履歴の平均値を１０倍した値である。

まず、差分算出部１１３は、書き換え先ブロックの書き換え前後におけるアクセス範囲を示す第２の待時間の差分、すなわち前回のシーケンシャルライトのアクセス範囲における前回の消去順序の最大値と、今回のシーケンシャルライトのアクセス範囲における今回の消去順序の最大値と、の差分を算出する。図９に示す例では、今回のシーケンシャルライトの周回で書き込み対象となった複数のブロックのうち、例えば消去順序が最大であるブロック番号７に着目する。ブロック番号７は、管理テーブル１３２で管理されている前回のシーケンシャルライトの周回における前回の消去順序の最大値は５６であり、管理テーブル１３２で管理されている今回のシーケンシャルライトの周回を実行後の今回の消去順序の最大値は６３である。差分算出部１１３は、６３－５６＝７を差分履歴として、リングバッファ１３１に記憶する。図９に示す例では、今回のシーケンシャルライトの周回で書き込み対象となった複数のブロックについて、リングバッファ１３１に記憶された差分履歴の平均値は７である。

ここで、差分履歴の平均値は、ＮＡＮＤメモリ２０に対するデータのアクセス範囲（レンジ）に関する指標である。すなわち、差分履歴の平均値が大きい（ＮＡＮＤメモリ２０のメモリチップ２１内のブロック数に近い）ことは、アクセス範囲が、ＮＡＮＤメモリ２０の広域のＬＢＡ範囲に対するアクセスパタンであることを示す。差分履歴の平均値が小さい（ＮＡＮＤメモリ２０のメモリチップ２１内のブロック数から遠い）ことは、アクセス範囲が、ＮＡＮＤメモリ２０の狭域のＬＢＡ範囲に対するアクセスパタンであることを示す。

また、差分履歴の平均値のＸ倍は、ＮＡＮＤメモリ２０のアクセス範囲（レンジ）に対するシーケンシャルライトの周回数Ｘを示すものである。本実施形態においては、ＮＡＮＤメモリ２０の寿命と信頼性とを担保すべく、周回数Ｘ＝１０（周）とした例を示している。

推測部１１４は、状態識別部１１０で使用中であると識別された書き換え元ブロックの、次に実行される書き換えの前後における消去順序の差分（第１の待時間の差分）と、リングバッファ１３１に記憶された消去順序差分（第２の待時間の差分）履歴の平均値‘７’に基づき、メモリシステム１内の静的データ量の比率（静的データ比率）を推測する。図９に示す例では、書き換え元のブロック（ブロック番号０）の次回の消去順序は６４であり、書き換え元のブロック（ブロック番号０）の現在の消去順序は０である。したがって、推測部１１４は、６４－０＜７×１０となることから、書き換え元のブロック（ブロック番号０）の次回の消去順序と書き換え元のブロック（ブロック番号０）の現在の消去順序との差が、差分履歴の平均値の１０倍（ＳＷＬ閾値）以上でないと判定する。この場合、推測部１１４は、静的データ量が少なく、動的データ量が多いとみなし、静的データ比率が低いと推測する。

そして、決定部１１５は、管理テーブル１３２に記憶されている書き換え元ブロックの消去回数と書き換え先ブロックの消去回数との差、および推測部１１４で推測された静的データ比率に基づき、ＳＷＬの発動要否の判断を行う。図９に示す例では、決定部１１５は、書き換え元ブロックの消去回数と書き換え先ブロックの消去回数との差は開いているが、書き換え元候補は動的データであるとみなして、ＳＷＬの発動を抑制する。

次に、静的データ比率の高いアクセスパタンについてのＳＷＬの発動要否の判断例について説明する。

図１０は、静的データ比率の高いアクセスパタンについてのＳＷＬの発動要否の判断例を示す図である。図１０に示す例は、静的データ比率の高いアクセスパタンとして、ＮＡＮＤメモリ２０の全ＬＢＡ範囲に対する静的データのシーケンシャルライトを１周実施した後、全ＬＢＡ範囲のうち狭域のＬＢＡ範囲に対する動的データのシーケンシャルライトの繰り返しを想定したものである。なお、データの書き換え元のブロックを、使用中のブロック群内において消去回数が最小のブロック（ブロック番号０）とする。また、データの書き換え先のブロックをブロック群内の１つの空きブロック（ブロック番号１）とする。

まず、決定部１１５は、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差が、一定の条件（例えば、消去回数差が７）以上であるかを判定する。図１０に示す例では、書き換え先のブロック（ブロック番号１）の消去回数は７、書き換え元のブロック（ブロック番号０）の消去回数は１である。したがって、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差は６であるので、決定部１１５は、ＳＷＬの発動を抑制する。

図１０に示す例は、シーケンシャルライトを１周実行する前後の状態を示すものである。なお、図１０において、左側に示す管理テーブル１３２が、シーケンシャルライトを１周実行する前の状態を示し、図１０の右側に示す管理テーブル１３２が、シーケンシャルライトを１周実行した後の状態を示す。図１０に示す例では、シーケンシャルライトを１周実行した後、書き換え先のブロック（ブロック番号１）の消去回数は８、書き換え元のブロック（ブロック番号０）の消去回数は１である。したがって、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差は７である。決定部１１５は、書き換え先のブロック（ブロック番号１）の消去回数と書き換え元のブロック（ブロック番号０）の消去回数との差が一定の条件（例えば、消去回数差が７とする）以上であると判定する。決定部１１５は、判定の結果、書き換え元のブロック（ブロック番号０）から書き換え先のブロック（ブロック番号１）へのＳＷＬを発動することを決定する。

次に、推測部１１４は、書き換え元のブロック（ブロック番号０）の次回の消去順序と現在の消去順序との差分が、ＳＷＬ閾値以上であるかを判定する。ここでも、ＳＷＬ閾値は、消去順序差分履歴の平均値を１０倍した値である。

まず、差分算出部１１３は、前回のシーケンシャルライトのアクセス範囲における前回の消去順序の最大値と、今回のシーケンシャルライトのアクセス範囲における今回の消去順序の最大値と、の差分を算出する。図１０に示す例では、今回のシーケンシャルライトの周回で書き込み対象となった複数のブロックのうち、例えば消去順序が最大であるブロック番号２に着目する。ブロック番号２は、管理テーブル１３２で管理されている前回のシーケンシャルライトの周回における前回の消去順序の最大値は２６であり、管理テーブル１３２で管理されている今回のシーケンシャルライトの周回を実行後の今回の消去順序の最大値は２８である。差分算出部１１３は、２８－２６＝２を差分履歴として、リングバッファ１３１に記憶する。図１０に示す例では、今回のシーケンシャルライトの周回で書き込み対象となった複数のブロックについて、リングバッファ１３１に記憶された差分履歴の平均値は２である。

なお、本実施形態においては、図９および図１０に示すように、リングバッファ１３１は、４つのバッファエントリに差分履歴を順に記憶するようにしているが、これに限るものではなく、５以上のバッファエントリに差分履歴を順に記憶するようにしてもよい。具体的には、リングバッファ１３１は、ＮＡＮＤメモリ２０のブロック数に応じた数分のバッファエントリに差分履歴を順に記憶するようにしてもよい。なお、バッファエントリの数は可変であってもよい。

推測部１１４は、状態識別部１１０で使用中であると識別された書き換え元ブロックの、次に実行される書き換えの前後における消去順序の差分（第１の待時間の差分）と、リングバッファ１３１に記憶された消去順序差分（第２の待時間の差分）履歴の平均値‘２’に基づき、メモリシステム１内の静的データ量の比率（静的データ比率）を推測する。図１０に示す例では、書き換え元のブロック（ブロック番号０）の次回の消去順序は２９であり、書き換え元のブロック（ブロック番号０）の現在の消去順序は０である。したがって、推測部１１４は、２９－０＞２×１０となることから、書き換え元のブロック（ブロック番号０）の次回の消去順序と書き換え元のブロック（ブロック番号０）の現在の消去順序との差が、差分履歴の平均値の１０倍（ＳＷＬ閾値）以上であると判定する。この場合、推測部１１４は、静的データ量が多く、動的データ量が少ないとみなし、静的データ比率が高いと推測する。

そして、決定部１１５は、管理テーブル１３２に記憶されている書き換え元ブロックの消去回数と書き換え先ブロックの消去回数との差、および推測部１１４で推測された静的データ比率に基づき、ＳＷＬの発動要否の判断を行う。図１０に示す例では、決定部１１５は、消去回数差が開いており、書き換え元候補は静的データであるとみなして、ＳＷＬを発動する。

図１１は、ＳＷＬの処理の流れを示すフローチャートである。

図１１に示すように、まず、状態識別部１１０は、ＮＡＮＤメモリ２０のメモリチップ２１内のブロック毎に、使用中の状態か空きの状態かの識別を行う。そして、状態識別部１１０は、識別した状態の情報を、ＲＡＭ１３の管理テーブル１３２に記憶する（Ｓ１）。

次に、推測部１１４は、状態識別部１１０で使用中であると識別された所定の書き換え元ブロックの書き換えの前後における第１の待時間の差分と、状態識別部１１０で使用中でないと識別された所定の書き換え先ブロックの書き換えの前後におけるアクセス範囲に対応する第２の待時間の差分とに基づいて、ＮＡＮＤメモリ２０のメモリチップ２１内の静的データ量の比率である静的データ比率を推測する（Ｓ２）。

次に、決定部１１５は、書き換え元ブロックの消去回数と書き換え先ブロックの消去回数との差、および静的データ比率に基づき、ブロック毎の消去回数を平準化するＳＷＬ（Static Wear Leveling）の発動要否とＳＷＬの発動対象ブロックとを決定する（Ｓ３）。

このように、本実施形態のメモリシステム１によれば、ブロック毎の消去回数およびブロック毎の待時間だけでなく、静的データ比率も含めて、ＳＷＬ発動の判断と発動対象ブロックとを決定することで、アクセスパタン毎の判断を適正化することができる。

本実施形態のメモリシステム１によれば、書き換え先ブロックの書き換え前後における待時間（例えば、消去順序）の差分値の履歴を記憶し、この履歴からＮＡＮＤメモリ２０内の静的データ量の比率である静的データ比率を推測する。そして、メモリシステム１は、推測した静的データ比率からＳＷＬの発動と対象ブロックを決定する。

これにより、ＮＡＮＤメモリ２０の全ＬＢＡ範囲に対する動的データのシーケンシャルライトの繰り返しなどの動的データ比率が高いアクセスパタンにおいては、動的データの書き換えを抑制することができる。また、ＮＡＮＤメモリ２０の全ＬＢＡ範囲のうち狭域のＬＢＡ範囲に対する動的データのシーケンシャルライトの繰り返しのような動的データ比率が低いアクセスパタンにおいては、積極的な書き換えによりブロック毎の消去回数の平準化を実現することができる。

すなわち、本実施形態のメモリシステム１によれば、静的データ比率の低いアクセスパタンにおいて動的データを書き換えてしまうという課題、静的データ比率の高いアクセスパタンにおいてブロック毎の消去回数差の平準化を阻害してしまうという課題、を回避することができる。

本実施形態のメモリシステム１のメモリコントローラ１０で実行されるプログラムは、ＮＡＮＤメモリ２０等に予め組み込まれて提供される。

本実施形態のメモリシステム１のメモリコントローラ１０で実行されるプログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Digital Versatile Disc）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。

さらに、本実施形態のメモリシステム１のメモリコントローラ１０で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態のメモリシステム１のメモリコントローラ１０で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、本技術は以下のような構成も採ることができる。
（１）消去単位であるブロックを複数含む不揮発性メモリと、
前記不揮発性メモリに接続されるとともにホストに接続可能であるコントローラと、
を備え、
前記コントローラは、
前記複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理し、
前記ホストから第１のシーケンシャルライトの要求を受信し、
受信した前記第１のシーケンシャルライトを実行し、
前記第１のシーケンシャルライトの後に前記ホストから第２のシーケンシャルライトの要求を受信し、
受信した前記第２のシーケンシャルライトを実行するに際し、第１の差分と、第２の差分と、第３の差分と、に基づき、前記第１情報が前記使用中を示している第１ブロックに対する前記複数のブロック毎の消去回数を平準化する処理の実行要否を決定し、
前記第１の差分は、前記第１ブロックに対して次に実行されるデータのライト前後における前記第１ブロックの待時間の差であり、
前記第２の差分は、前記第２のシーケンシャルライトの書き込み対象となった複数のブロックについて、前記第１のシーケンシャルライトにおける消去順序の第１の最大値と前記第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応し、
前記第３の差分は、前記第１ブロックの消去回数と第１情報が前記使用中を示していない第２ブロックの消去回数との差である、
メモリシステム。

（２）前記コントローラは、今回のシーケンシャルライトのアクセスパタンが、前記複数のブロックに対する、前記不揮発性メモリ内の静的データ量の比率である静的データ比率の低いアクセスパタンである場合、前記平準化する処理を実行せず、前記今回のシーケンシャルライトのアクセスパタンが、前記複数のブロックに対する前記静的データ比率の高いアクセスパタンである場合、前記平準化する処理として、書き換え元ブロックに記憶されているデータを書き換え先ブロックへ書き換える処理を実行する、
（１）に記載のメモリシステム。

（３）前記コントローラは、前記第１の差分と、前記第２の差分の履歴に基づく閾値と、の比較に応じて、前記不揮発性メモリ内の静的データ量の比率である静的データ比率を推測する、
（１）に記載のメモリシステム。

（４）前記第２の差分の履歴は、リングバッファに保存される、
（１）に記載のメモリシステム。

（５）前記ブロック毎の待時間は、前記不揮発性メモリ内のブロックのデータを消去した順序である消去順序、前記不揮発性メモリ内のブロックのデータを消去した時刻である消去時刻、又は前記不揮発性メモリ内のブロックからデータを消去した後の経過時間である、
（１）に記載のメモリシステム。

（６）消去単位であるブロックを複数含む不揮発性メモリを備えるメモリシステムの制御方法であって、
前記複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理することと、
ホストから第１のシーケンシャルライトの要求を受信することと、
受信した前記第１のシーケンシャルライトを実行することと、
前記第１のシーケンシャルライトの後に前記ホストから第２のシーケンシャルライトの要求を受信することと、
受信した前記第２のシーケンシャルライトを実行するに際し、第１の差分と、第２の差分と、第３の差分と、に基づき、前記第１情報が前記使用中を示している第１ブロックに対する前記複数のブロック毎の消去回数を平準化する処理の実行要否を決定することと、
を含み、
前記第１の差分は、前記第１ブロックに対して次に実行されるデータのライト前後における前記第１ブロックの待時間の差であり、
前記第２の差分は、前記第２のシーケンシャルライトの書き込み対象となった複数のブロックについて、前記第１のシーケンシャルライトにおける消去順序の第１の最大値と前記第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応し、
前記第３の差分は、前記第１ブロックの消去回数と第１情報が前記使用中を示していない第２ブロックの消去回数との差である、
メモリシステムの制御方法。

１ メモリシステム
２０ 不揮発性メモリ
１１０ 状態識別部
１１１ 消去回数取得部
１１２ 待時間取得部
１１４ 推測部
１１５ 決定部
１３１ リングバッファ

米国特許第１０４１７１２３号明細書 米国特許出願公開第２０１９／０２０５２４５号明細書 米国特許出願公開第２０１４／０１８１４３４号明細書

Claims (6)

1. 消去単位であるブロックを複数含む不揮発性メモリと、
   前記不揮発性メモリに接続されるとともにホストに接続可能であるコントローラと、
   を備え、
   前記コントローラは、
   前記複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理し、
   前記ホストから第１のシーケンシャルライトの要求を受信し、
   受信した前記第１のシーケンシャルライトを実行し、
   前記第１のシーケンシャルライトの後に前記ホストから第２のシーケンシャルライトの要求を受信し、
   受信した前記第２のシーケンシャルライトを実行するに際し、第１の差分と、第２の差分と、第３の差分と、に基づき、前記第１情報が前記使用中を示している第１ブロックに対する前記複数のブロック毎の消去回数を平準化する処理の実行要否を決定し、
   前記第１の差分は、前記第１ブロックに対して次に実行されるデータのライト前後における前記第１ブロックの待時間の差であり、
   前記第２の差分は、前記第２のシーケンシャルライトの書き込み対象となった複数のブロックについて、前記第１のシーケンシャルライトにおける消去順序の第１の最大値と前記第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応し、
   前記第３の差分は、前記第１ブロックの消去回数と第１情報が前記使用中を示していない第２ブロックの消去回数との差である、
   メモリシステム。
2. 前記コントローラは、今回のシーケンシャルライトのアクセスパタンが、前記複数のブロックに対する、前記不揮発性メモリ内の静的データ量の比率である静的データ比率の低いアクセスパタンである場合、前記平準化する処理を実行せず、前記今回のシーケンシャルライトのアクセスパタンが、前記複数のブロックに対する前記静的データ比率の高いアクセスパタンである場合、前記平準化する処理として、書き換え元ブロックに記憶されているデータを書き換え先ブロックへ書き換える処理を実行する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記第１の差分と、前記第２の差分の履歴に基づく閾値と、の比較に応じて、前記不揮発性メモリ内の静的データ量の比率である静的データ比率を推測する、
   請求項１に記載のメモリシステム。
4. 前記第２の差分の履歴は、リングバッファに保存される、
   請求項１に記載のメモリシステム。
5. 前記ブロック毎の待時間は、前記不揮発性メモリ内のブロックのデータを消去した順序である消去順序、前記不揮発性メモリ内のブロックのデータを消去した時刻である消去時刻、又は前記不揮発性メモリ内のブロックからデータを消去した後の経過時間である、
   請求項１に記載のメモリシステム。
6. 消去単位であるブロックを複数含む不揮発性メモリを備えるメモリシステムの制御方法であって、
   前記複数のブロック毎に、データが記憶されている状態を示す使用中であるか否かを示す第１情報、消去した回数を示す第２情報、及び次の消去までの待時間を示す第３情報を管理することと、
   ホストから第１のシーケンシャルライトの要求を受信することと、
   受信した前記第１のシーケンシャルライトを実行することと、
   前記第１のシーケンシャルライトの後に前記ホストから第２のシーケンシャルライトの要求を受信することと、
   受信した前記第２のシーケンシャルライトを実行するに際し、第１の差分と、第２の差分と、第３の差分と、に基づき、前記第１情報が前記使用中を示している第１ブロックに対する前記複数のブロック毎の消去回数を平準化する処理の実行要否を決定することと、
   を含み、
   前記第１の差分は、前記第１ブロックに対して次に実行されるデータのライト前後における前記第１ブロックの待時間の差であり、
   前記第２の差分は、前記第２のシーケンシャルライトの書き込み対象となった複数のブロックについて、前記第１のシーケンシャルライトにおける消去順序の第１の最大値と前記第２のシーケンシャルライトにおける消去順序の第２最大値との差分に対応し、
   前記第３の差分は、前記第１ブロックの消去回数と第１情報が前記使用中を示していない第２ブロックの消去回数との差である、
   メモリシステムの制御方法。

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