JP2023039259A - Rush current prevention circuit - Google Patents
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Abstract
Description
本開示は、電源回路の起動時及び復電時に、負荷回路が有する電源回路側における一次側コンデンサへの突入電流を防止する突入電流防止回路に関する。 The present disclosure relates to an inrush current prevention circuit that prevents an inrush current from flowing into a primary-side capacitor on the power supply circuit side of a load circuit when the power supply circuit is activated and power is restored.
電源回路の起動時に、負荷回路が有する電源回路側における一次側コンデンサへの突入電流を防止する突入電流防止回路が、特許文献1、2等に開示されている。
まず、第1従来技術(特許文献1)の突入電流防止回路を説明する。第1従来技術の突入電流防止回路の回路構成を図1に示す。第1従来技術の突入電流防止回路の回路特性例を図2に示す。突入電流防止回路3は、積分回路抵抗R1、電源分圧抵抗R2、積分回路コンデンサC3、帰還回路抵抗R4、帰還回路コンデンサC5、発振防止抵抗R6及び電流制限素子FETを備える。負荷回路2は、一次側コンデンサCLを備える。図2では、電源回路1からの入力電圧VinはDC48Vであり、負荷回路2の等価抵抗RLは48Ωであり、負荷回路2の等価抵抗RLの電流ILは1Aであり、一次側コンデンサCLは100μFであり、電流制限素子FETのゲートON/ОFF閾値電圧Vthは2Vであり、電流制限素子FETのゲート上限電圧VGSmaxは12Vである。
First, the inrush current prevention circuit of the first prior art (Patent Document 1) will be described. FIG. 1 shows the circuit configuration of the inrush current prevention circuit of the first prior art. FIG. 2 shows an example of circuit characteristics of the inrush current prevention circuit of the first prior art. The rush
電流制限素子FETは、電源回路1の起動時に、ゲート電圧が徐々に上昇され、一次側コンデンサCLへの突入電流を防止する。積分回路コンデンサC3、積分回路抵抗R1及び電源分圧抵抗R2は、電源回路1の起動時に、電流制限素子FETのゲート電圧を徐々に上昇させる。積分回路抵抗R1及び電源分圧抵抗R2は、電流制限素子FETのゲート電圧の上限を、電源回路1からの入力電圧と比べて低く設定する。図2の左欄では、電源分圧抵抗R2の端子間電圧は、電源回路1の起動後2msに、電流制限素子FETのゲートON/ОFF閾値電圧Vth=2Vに到達し、電源回路1の起動後200msに、安定状態に到達する。電源回路1の起動時に、電流制限素子FETの消費電力は、電源回路1の起動後10msで26Wとなり、電流制限素子FETの蓄積熱量は、電源回路1の起動後20msで340mJとなる。電源回路1の起動時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると6Wに相当する。
When the
次に、第2従来技術(特許文献2)の突入電流防止回路を説明する。第2従来技術の突入電流防止回路の回路構成を図3に示す。第2従来技術の突入電流防止回路の回路特性例を図4に示す。突入電流防止回路4は、積分回路抵抗R1、クランプ素子D1、電源分圧抵抗R2、スイッチ素子D2、積分回路コンデンサC3、急速放電抵抗R9、電流制限素子FET及びトランジスタTRを備える。負荷回路2は、一次側コンデンサCLを備える。図4では、電源回路1からの入力電圧VinはDC48Vであり、負荷回路2の等価抵抗RLは48Ωであり、負荷回路2の等価抵抗RLの電流ILは1Aであり、一次側コンデンサCLは100μFであり、電流制限素子FETのゲートON/ОFF閾値電圧Vthは2Vであり、電流制限素子FETのゲート上限電圧VGSmaxは12Vである。
Next, the inrush current prevention circuit of the second prior art (Patent Document 2) will be described. FIG. 3 shows the circuit configuration of the inrush current prevention circuit of the second prior art. FIG. 4 shows an example of circuit characteristics of the inrush current prevention circuit of the second prior art. The rush
電流制限素子FETは、電源回路1の起動時に、ゲート電圧が徐々に上昇され、一次側コンデンサCLへの突入電流を防止する。積分回路コンデンサC3、積分回路抵抗R1及び電源分圧抵抗R2は、電源回路1の起動時に、電流制限素子FETのゲート電圧を徐々に上昇させる。スイッチ素子D2は、積分回路コンデンサC3と積分回路抵抗R1との間を導通する。積分回路抵抗R1及び電源分圧抵抗R2は、電流制限素子FETのゲート電圧の上限を、電源回路1からの入力電圧と比べて低く設定する。図4の左欄では、電源分圧抵抗R2の端子間電圧は、電源回路1の起動後2msに、電流制限素子FETのゲートON/ОFF閾値電圧Vth=2Vに到達し、電源回路1の起動後200msに、安定状態に到達する。電源回路1の起動時に、電流制限素子FETの消費電力は、電源回路1の起動後10msで26Wとなり、電流制限素子FETの蓄積熱量は、電源回路1の起動後20msで340mJとなる。電源回路1の起動時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると6Wに相当する。
When the
まず、第1従来技術(特許文献1)の解決課題を説明する。積分回路コンデンサC3、積分回路抵抗R1及び電源分圧抵抗R2は、電源回路1の瞬断時及び瞬低時に、一次側コンデンサCLの放電に伴って、電流制限素子FETのゲート電圧を徐々に下降させる。ここで、積分回路コンデンサC3、積分回路抵抗R1及び電源分圧抵抗R2から構成されるCR放電回路の時定数は、一次側コンデンサCLの放電回路の時定数と比べて数十倍程度大きい。そして、積分回路コンデンサC3の電圧降下量は、一次側コンデンサCLの電圧降下量のR2/(R1+R2)倍でしかない。よって、図2の中欄の第1段では、電流制限素子FETのゲート電圧は、電源回路1の瞬断後及び深い瞬低後10ms経過しても11Vであり、ゲートON/OFF閾値電圧Vth=2Vまで降下しない。そして、図2の中欄の第2段では、一次側コンデンサCLの端子間電圧は、電源回路1の瞬断後及び深い瞬低後10msに、残留電圧として5Vしか残留していない。
First, the problem to be solved by the first prior art (Patent Document 1) will be described. The integration circuit capacitor C3, integration circuit resistor R1, and power supply voltage dividing resistor R2 gradually decrease the gate voltage of the current limiting element FET in accordance with the discharge of the primary side capacitor CL when the
ここで、電流制限素子FETのゲート電圧が、ゲートON/OFF閾値電圧Vth=2Vまで降下しないうちに、電源回路1が、瞬断状態又は深い瞬低状態から復電状態へと遷移することがある。すると、図2の右欄の第1段では、電流制限素子FET(ぎりぎりのON状態のままである)のドレイン電流は、電源回路1の復電後直ちに、再突入電流として160Aに達してしまう。そして、図2の右欄の第2段では、電流制限素子FETの消費電力は、電源回路1の復電後20μsまでに、最大電力として2.5kWに達してしまう。さらに、図2の右欄の第3段では、電流制限素子FETの蓄積熱量は、電源回路1の復電後20μsに、39mJに達してしまう。よって、電源回路1の急速な復電時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると24Wに相当し、電源回路1の起動時と比較して、4倍の電流制限素子FETの許容損失に相当する。すると、電流制限素子FETとして、大型の品種を必要とする。
Here, before the gate voltage of the current limiting element FET drops to the gate ON/OFF threshold voltage Vth=2V, the
次に、第2従来技術(特許文献2)の解決課題を説明する。積分回路コンデンサC3及び急速放電抵抗R9は、電源回路1の瞬断時及び瞬低時に、一次側コンデンサCLの放電に伴って、電流制限素子FETのゲート電圧を徐々に下降させる。スイッチ素子D2は、積分回路コンデンサC3の端子間電圧が、電源分圧抵抗R2の端子間電圧と比べて高くなったときに、トランジスタTRをONにすることにより、積分回路コンデンサC3と急速放電抵抗R9との間を導通する。ここで、積分回路コンデンサC3及び急速放電抵抗R9から構成されるCR放電回路の時定数は、一次側コンデンサCLの放電回路の時定数と比べてほぼ同等である。そして、積分回路コンデンサC3の電圧降下量は、一次側コンデンサCLの電圧降下量のR2/(R1+R2)倍でしかない。よって、図4の中欄の第1段では、電流制限素子FETのゲート電圧は、電源回路1の瞬断後及び深い瞬低後8msに、ゲートON/OFF閾値電圧Vth=2Vまで降下する。そして、図4の中欄の第2段では、一次側コンデンサCLの端子間電圧は、電源回路1の瞬断後及び深い瞬低後8msに、残留電圧として8Vしか残留していない。
Next, the problem to be solved by the second prior art (Patent Document 2) will be described. The integration circuit capacitor C3 and the rapid discharge resistor R9 gradually decrease the gate voltage of the current limiting element FET as the primary side capacitor CL discharges when the
ここで、電流制限素子FETのゲート電圧が、ゲートON/OFF閾値電圧Vth=2Vまで降下しないうちに、電源回路1が、瞬断状態又は深い瞬低状態から復電状態へと遷移することがある。すると、図4の右欄の第1段では、電流制限素子FET(ぎりぎりのON状態のままである)のドレイン電流は、電源回路1の復電後直ちに、再突入電流として130Aに達してしまう。そして、図4の右欄の第2段では、電流制限素子FETの消費電力は、電源回路1の復電後20μsまでに、最大電力として1.8kWに達してしまう。さらに、図4の右欄の第3段では、電流制限素子FETの蓄積熱量は、電源回路1の復電後20μsに、27mJに達してしまう。よって、電源回路1の急速な復電時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると18Wに相当し、電源回路1の起動時と比較して、3倍の電流制限素子FETの許容損失に相当する。すると、電流制限素子FETとして、大型の品種を必要とする。
Here, before the gate voltage of the current limiting element FET drops to the gate ON/OFF threshold voltage Vth=2V, the
そこで、前記課題を解決するために、本開示は、電源回路の起動時の突入電流防止機能を先行技術と同等に維持したまま、電源回路の瞬断後又は深い瞬低後の急速な復電時であっても、電流制限素子に印加される電力を起動時と同等以下まで低減することを目的とする。 Therefore, in order to solve the above problems, the present disclosure maintains the inrush current prevention function at startup of the power supply circuit at the same level as the prior art, and rapidly restores power after an instantaneous interruption or a deep voltage drop in the power supply circuit. An object of the present invention is to reduce the power applied to a current limiting element to the same level or lower than that at the time of startup, even at times.
前記課題を解決するために、積分回路コンデンサ及び急速放電コンデンサを、互いに直列に接続し、一次側コンデンサと並列に接続する。そして、電源回路の瞬断時及び瞬低時に、一次側コンデンサの放電に伴って、積分回路コンデンサ及び急速放電コンデンサの放電を行なう。ここで、積分回路コンデンサ及び急速放電コンデンサから構成される放電回路は、CR放電回路ではなく、CR時定数を伴わずに、一次側コンデンサの放電と一体化して、放電を行なう。 To solve the above problem, an integrating circuit capacitor and a rapid discharge capacitor are connected in series with each other and in parallel with the primary side capacitor. When the power supply circuit is momentarily interrupted or dropped, the integration circuit capacitor and the rapid discharge capacitor are discharged along with the discharge of the primary side capacitor. Here, the discharge circuit composed of the integrating circuit capacitor and the rapid discharge capacitor is not a CR discharge circuit, but discharges together with the discharge of the primary side capacitor without a CR time constant.
具体的には、本開示は、電源回路の起動時及び復電時に、負荷回路が有する前記電源回路側における一次側コンデンサへの突入電流を防止する突入電流防止回路であって、電源ラインに配置され、前記電源回路の起動時及び復電時に、制御電圧が徐々に上昇され、前記一次側コンデンサへの突入電流を防止する電流制限素子と、前記電源回路と並列に接続され、前記電源回路の起動時及び復電時に、前記電流制限素子の制御電圧を徐々に上昇させる積分回路コンデンサ及び積分回路抵抗と、前記積分回路コンデンサと直列に接続され、前記積分回路抵抗と並列に接続され、前記電源回路の瞬断時及び瞬低時に、前記一次側コンデンサの放電に伴って、前記積分回路コンデンサの放電とともに、放電を行なう急速放電コンデンサと、を備えることを特徴とする突入電流防止回路である。 Specifically, the present disclosure is an inrush current prevention circuit that prevents an inrush current from flowing into a primary capacitor on the power supply circuit side of a load circuit when the power supply circuit is started and when power is restored, and is arranged in a power supply line. a current limiting element for preventing rush current to the primary side capacitor by gradually increasing the control voltage when the power supply circuit is started and when the power is restored; an integrating circuit capacitor and an integrating circuit resistor for gradually increasing the control voltage of the current limiting element at the time of start-up and power recovery; connected in series with the integrating circuit capacitor and in parallel with the integrating circuit resistor; and a rapid discharge capacitor that discharges together with the discharge of the integration circuit capacitor in accordance with the discharge of the primary side capacitor at the time of momentary interruption or voltage drop of the circuit.
この構成によれば、電源回路の瞬断時及び深い瞬低時に、電流制限素子の制御電圧を急速に制御ON/OFF閾値電圧Vth以下に下降させることができ、一次側コンデンサの残留電圧がより高い時点で突入電流防止回路を停止することができる。よって、電源回路のその後の急速な復電時であっても、電流制限素子に印加される電力を起動時と同等以下まで低減することができる。 According to this configuration, the control voltage of the current limiting element can be rapidly lowered to the control ON/OFF threshold voltage Vth or less at the time of momentary interruption or deep voltage drop of the power supply circuit, and the residual voltage of the primary side capacitor can be further reduced. At a high point, the inrush current protection circuit can be deactivated. Therefore, even when the power supply circuit is rapidly restored afterward, the power applied to the current limiting element can be reduced to the level equal to or lower than that at startup.
また、本開示は、前記電源回路の瞬断時及び深い瞬低時に、前記積分回路コンデンサの電圧降下量が、前記急速放電コンデンサの電圧降下量と比べて大きくなるとともに、前記電流制限素子の制御電圧が、前記電流制限素子をオン状態からオフ状態へと切り替えるタイミングを早めるように、前記積分回路コンデンサの容量が、前記急速放電コンデンサの容量と比べて小さく設定されることを特徴とする突入電流防止回路である。 Further, in the present disclosure, the amount of voltage drop in the integrating circuit capacitor becomes larger than the amount of voltage drop in the rapid discharge capacitor when the power supply circuit is instantaneously interrupted or when the power supply circuit is deep. An inrush current characterized in that the capacitance of the integrating circuit capacitor is set smaller than the capacitance of the rapid discharge capacitor so that the voltage advances the timing of switching the current limiting element from the on state to the off state. It is a prevention circuit.
この構成によれば、電源回路の瞬断時及び深い瞬低時に、電流制限素子の制御電圧を急速に制御ON/OFF閾値電圧Vth以下により短時間で下降させることができ、一次側コンデンサの残留電圧がより高い時点で突入電流防止回路を停止することができる。たとえ、突入電流防止回路が停止する直前に電源回路が復電した時も、電流制限素子への再突入電流の最大値をより低く抑えることができる。 According to this configuration, the control voltage of the current limiting element can be rapidly lowered to the control ON/OFF threshold voltage Vth or less in a short time at the time of momentary interruption or deep voltage drop of the power supply circuit, and the primary side capacitor remains. The inrush current protection circuit can be deactivated at a higher voltage. Even when the power supply circuit recovers power immediately before the inrush current prevention circuit stops, the maximum value of the re-inrush current to the current limiting element can be kept lower.
また、本開示は、前記積分回路コンデンサと前記急速放電コンデンサとの間に接続され、前記電源回路の起動時及び復電時に、前記電流制限素子の制御端子及び前記積分回路コンデンサと前記急速放電コンデンサとの間を遮断し、前記電源回路の瞬断時及び瞬低時に、前記積分回路コンデンサと前記急速放電コンデンサとの間を導通するスイッチ素子をさらに備えることを特徴とする突入電流防止回路である。 Further, the present disclosure is connected between the integration circuit capacitor and the rapid discharge capacitor, and when the power supply circuit is started and when the power is restored, the control terminal of the current limiting element and the integration circuit capacitor and the rapid discharge capacitor are connected. and a switch element that conducts between the integrating circuit capacitor and the rapid discharge capacitor when the power supply circuit is interrupted or dropped. .
この構成によれば、電源回路の起動時及び復電時に、積分回路コンデンサ及び急速放電コンデンサを分離することにより、これらのコンデンサの直列回路への突入電流を防止することができ、同時に電流制限素子の制御電圧を急速に上昇させないため、電流制限素子の突入電流の防止機能を維持することができる。 According to this configuration, by separating the integrating circuit capacitor and the rapid discharge capacitor when the power supply circuit is started and when the power is restored, it is possible to prevent an inrush current from flowing into the series circuit of these capacitors, and at the same time, the current limiting element. Therefore, the inrush current prevention function of the current limiting element can be maintained.
また、本開示は、前記スイッチ素子を介さず前記急速放電コンデンサと直列に接続され、前記スイッチ素子を介して前記積分回路コンデンサと並列に接続される電源分圧抵抗と、前記スイッチ素子を介さず前記急速放電コンデンサと並列に接続され、前記スイッチ素子を介して前記積分回路抵抗と並列に接続されるブリーダ抵抗と、をさらに備え、前記電源回路の起動時及び復電時に、前記急速放電コンデンサ、前記電源分圧抵抗及び前記ブリーダ抵抗は、前記急速放電コンデンサのCR充電回路を構成することを特徴とする突入電流防止回路である。 Further, the present disclosure includes a power supply voltage dividing resistor connected in series with the rapid discharge capacitor without passing through the switch element and connected in parallel with the integration circuit capacitor through the switch element, and a bleeder resistor connected in parallel with the rapid discharge capacitor and connected in parallel with the integration circuit resistor via the switch element, wherein the rapid discharge capacitor, The power supply voltage dividing resistor and the bleeder resistor form a CR charging circuit for the rapid discharge capacitor in the inrush current prevention circuit.
この構成によれば、電源回路の起動時及び復電時に、急速放電コンデンサの充電を行なうことができ、電源回路の瞬断時及び瞬低時へ、急速放電コンデンサの放電に備えることができる。そして、急速放電コンデンサのCR充電回路と、積分回路コンデンサのCR充電回路を、スイッチ素子の遮断状態下で、独立に設計することができる。 According to this configuration, the rapid discharge capacitor can be charged when the power supply circuit is started and when power is restored, and the rapid discharge capacitor can be discharged when the power supply circuit is interrupted or dropped. Then, the CR charging circuit for the rapid discharge capacitor and the CR charging circuit for the integrating circuit capacitor can be designed independently under the cut-off state of the switch element.
また、本開示は、前記電源回路の起動時及び復電時に、前記急速放電コンデンサのCR充電が、完了するとともに、前記積分回路コンデンサの端子間電圧が、前記電源回路からの入力電圧*前記電源分圧抵抗/(前記電源分圧抵抗+前記ブリーダ抵抗)と等しくなったときに、前記スイッチ素子は、前記積分回路コンデンサと前記急速放電コンデンサとの間を導通することを特徴とする突入電流防止回路である。 Further, according to the present disclosure, when the power supply circuit is started and power is restored, CR charging of the rapid discharge capacitor is completed, and the voltage between the terminals of the integration circuit capacitor is equal to the input voltage from the power supply circuit*the power supply Inrush current prevention, wherein the switch element conducts between the integration circuit capacitor and the rapid discharge capacitor when the voltage dividing resistance/(the power supply voltage dividing resistance + the bleeder resistance) becomes equal. circuit.
この構成によれば、電源回路の起動時及び復電時に、電流制限素子の制御電圧の上限を、電源回路からの入力電圧と比べて低く設定することができる。 According to this configuration, the upper limit of the control voltage of the current limiting element can be set lower than the input voltage from the power supply circuit when the power supply circuit is activated and when power is restored.
また、本開示は、前記電源回路の起動時及び復電時に、前記急速放電コンデンサ、前記電源分圧抵抗及び前記ブリーダ抵抗から構成されるCR充電回路の時定数は、前記積分回路コンデンサ及び前記積分回路抵抗から構成されるCR充電回路の時定数と比べて小さく設定されることを特徴とする突入電流防止回路である。 Further, in the present disclosure, when the power supply circuit is started and when the power is restored, the time constant of the CR charging circuit composed of the rapid discharge capacitor, the power supply voltage dividing resistor, and the bleeder resistor is equal to the integrating circuit capacitor and the integrating circuit capacitor. The inrush current prevention circuit is characterized in that the time constant is set smaller than the time constant of a CR charging circuit composed of circuit resistance.
この構成によれば、電源回路の起動時及び復電時に、電流制限素子の制御電圧を、設定した上限電圧と比べて高くしないようにすることができる。 According to this configuration, it is possible to prevent the control voltage of the current limiting element from becoming higher than the set upper limit voltage when the power supply circuit is started and when power is restored.
このように、本開示は、電源回路の起動時の突入電流防止機能を先行技術と同等に維持したまま、電源回路の瞬断後又は深い瞬低後の急速な復電時であっても、電流制限素子に印加される電力を起動時と同等以下まで低減することができる。 In this way, the present disclosure maintains the inrush current prevention function at startup of the power supply circuit at the same level as the prior art, and even at the time of rapid power recovery after an instantaneous interruption or a deep voltage drop in the power supply circuit, The power applied to the current limiting element can be reduced to the same or less than that at startup.
添付の図面を参照して本開示の実施形態を説明する。以下に説明する実施形態は本開示の実施の例であり、本開示は以下の実施形態に制限されるものではない。 Embodiments of the present disclosure will be described with reference to the accompanying drawings. The embodiments described below are examples of implementing the present disclosure, and the present disclosure is not limited to the following embodiments.
(本開示の突入電流防止回路の回路構成)
まず、本開示の突入電流防止回路の回路構成を説明する。本開示の突入電流防止回路の回路構成を図5に示す。突入電流防止回路5は、積分回路抵抗R1、電源分圧抵抗R2、積分回路コンデンサC3、帰還回路抵抗R4、帰還回路コンデンサC5、発振防止抵抗R6、ブリーダ抵抗R7、急速放電コンデンサC8、電流制限素子FET及びスイッチ素子Dを備える。負荷回路2は、一次側コンデンサCLを備える。
(Circuit Configuration of Inrush Current Prevention Circuit of Present Disclosure)
First, the circuit configuration of the inrush current prevention circuit of the present disclosure will be described. FIG. 5 shows the circuit configuration of the inrush current prevention circuit of the present disclosure. The inrush
突入電流防止回路5は、電源回路1の起動時及び復電時に、負荷回路2が有する電源回路1側における一次側コンデンサCLへの突入電流を防止する。つまり、電流制限素子FETは、電源ラインに配置され、電源回路1の起動時及び復電時に、制御電圧が徐々に上昇され、一次側コンデンサCLへの突入電流を防止する。そして、積分回路コンデンサC3及び積分回路抵抗R1は、電源回路1と並列に接続され、電源回路1の起動時及び復電時に、電流制限素子FETの制御電圧を徐々に上昇させる。
The inrush
ここで、本実施形態では、電流制限素子FETは、MOSFETであるが、変形例として、バイポーラトランジスタ等であってもよい。そして、本実施形態では、電流制限素子FETは、-IN~-OUTの電源ラインに配置されるが、変形例として、電流制限素子FETは、+IN~+OUTの電源ラインに配置されてもよい。なお、電源回路1がDC出力ではなくAC出力する場合には、突入電流防止回路5の入力端子(+IN端子及び-IN端子)の前段に整流素子(図5に不図示)を挿入すればよい。
Here, in this embodiment, the current limiting element FET is a MOSFET, but as a modification, it may be a bipolar transistor or the like. In this embodiment, the current limiting element FET is arranged on the -IN to -OUT power supply line, but as a modification, the current limiting element FET may be arranged on the +IN to +OUT power supply line. When the
帰還回路抵抗R4及び帰還回路コンデンサC5は、電源回路1の起動時及び復電時に、一次側コンデンサCLの充電電流を安定化する。発振防止抵抗R6は、電源回路1の起動時及び復電時に、電流制限素子FETの発振を防止する。
The feedback circuit resistor R4 and the feedback circuit capacitor C5 stabilize the charging current of the primary side capacitor CL when the
急速放電コンデンサC8は、積分回路コンデンサC3と直列に接続され、積分回路抵抗R1と並列に接続され、電源回路1の瞬断時及び瞬低時に、一次側コンデンサCLの放電に伴って、積分回路コンデンサC3の放電とともに、放電を行なう。 The rapid discharge capacitor C8 is connected in series with the integration circuit capacitor C3 and in parallel with the integration circuit resistor R1. Discharge is performed together with the discharge of the capacitor C3.
ここで、積分回路コンデンサC3及び急速放電コンデンサC8から構成される放電回路は、積分回路抵抗R1、電源分圧抵抗R2及びブリーダ抵抗R7をさらに備えるCR放電回路ではなく、CR時定数を伴わずに、一次側コンデンサCLの放電と一体化して、放電を行なうことができる。 Here, the discharge circuit composed of the integration circuit capacitor C3 and the rapid discharge capacitor C8 is not a CR discharge circuit further comprising an integration circuit resistor R1, a power supply voltage dividing resistor R2 and a bleeder resistor R7, but without a CR time constant. , can be discharged integrally with the discharge of the primary side capacitor CL.
よって、電源回路1の瞬断時及び深い瞬低時に、電流制限素子FETのゲート電圧を急速にON/OFF閾値電圧Vth以下に下降させることができ、一次側コンデンサCLの残留電圧がより高い時点で突入電流防止回路5を停止することができる。そして、電源回路1のその後の急速な復電時であっても、電流制限素子FETに印加される電力を起動時と同等以下まで低減することができる。
Therefore, the gate voltage of the current limiting element FET can be rapidly dropped to the ON/OFF threshold voltage Vth or less at the time of momentary interruption or deep momentary drop of the
電源回路1の瞬断時及び深い瞬低時に、積分回路コンデンサC3の電圧降下量が、急速放電コンデンサC8の電圧降下量と比べて大きくなるとともに、電流制限素子FETのゲート電圧が、電流制限素子FETをON状態からOFF状態へと切り替えるタイミングを早めるように、積分回路コンデンサC3の容量が、急速放電コンデンサC8の容量と比べて小さく設定される。
When the
仮に、積分回路コンデンサC3の容量が、急速放電コンデンサC8の容量と比べて大きく設定されると、電源回路1の瞬断時及び深い瞬低時に、積分回路コンデンサC3の電圧降下量が、急速放電コンデンサC8の電圧降下量と比べて小さくなり、電流制限素子FETのゲート電圧が、電流制限素子FETをON状態からOFF状態へと切り替える時間が長くなる。
If the capacitance of the integrating circuit capacitor C3 is set to be larger than the capacitance of the rapid discharge capacitor C8, the amount of voltage drop across the integrating circuit capacitor C3 will be rapidly discharged when the
一方で、本開示では、電源回路1の瞬断時及び深い瞬低時に、電流制限素子FETのゲート電圧を急速にОN/OFF閾値電圧Vth以下により短時間で下降させることができ、一次側コンデンサCLの残留電圧がより高い時点で突入電流防止回路5を停止することができる。たとえ、突入電流防止回路5が停止する直前に電源回路1が復電した時も、電流制限素子FETへの再突入電流の最大値をより低く抑えることができる。
On the other hand, in the present disclosure, the gate voltage of the current limiting element FET can be rapidly decreased to the ON/OFF threshold voltage Vth or less in a short time at the moment of momentary interruption or deep voltage drop of the
スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間に接続され、電源回路1の起動時及び復電時に、電流制限素子FETのゲート端子及び積分回路コンデンサC3と急速放電コンデンサC8との間を遮断し、電源回路1の瞬断時及び瞬低時に、積分回路コンデンサC3と急速放電コンデンサC8との間を導通する。
The switch element D is connected between the integration circuit capacitor C3 and the rapid discharge capacitor C8, and when the
仮に、スイッチ素子Dが、電源回路1の起動時及び復電時に、電流制限素子FETのゲート端子及び積分回路コンデンサC3と急速放電コンデンサC8との間を導通すると、積分回路コンデンサC3及び急速放電コンデンサC8の突入電流を防止することができず、同時に電流制限素子FETのゲート電圧を急速に上昇させてしまうため、電流制限素子FETの突入電流の防止機能を維持することができない。
If the switch element D conducts between the gate terminal of the current limiting element FET and the integration circuit capacitor C3 and the rapid discharge capacitor C8 when the
一方で、本開示では、電源回路1の起動時及び復電時に、積分回路コンデンサC3及び急速放電コンデンサC8を分離することにより、これらのコンデンサの直列回路への突入電流を防止することができ、同時に電流制限素子FETのゲート電圧を急速に上昇させないため、電流制限素子FETの突入電流の防止機能を維持することができる。そして、上述のように、電源回路1の瞬断時及び深い瞬低時に、電流制限素子FETのゲート電圧を急速にON/OFF閾値電圧Vth以下に下降させることができ、一次側コンデンサCLの残留電圧がより高い時点で突入電流防止回路5を停止することができる。
On the other hand, in the present disclosure, by separating the integration circuit capacitor C3 and the rapid discharge capacitor C8 when the
電源分圧抵抗R2は、スイッチ素子Dを介さず、急速放電コンデンサC8と直列に接続され、スイッチ素子Dを介して、積分回路コンデンサC3と並列に接続される。ブリーダ抵抗R7は、スイッチ素子Dを介さず、急速放電コンデンサC8と並列に接続され、スイッチ素子Dを介して、積分回路抵抗R1と並列に接続される。 The power supply voltage dividing resistor R2 is connected in series with the rapid discharge capacitor C8 without the switching element D, and is connected in parallel with the integration circuit capacitor C3 with the switching element D therebetween. The bleeder resistor R7 is connected in parallel with the rapid discharge capacitor C8 without the switching element D, and is connected in parallel with the integrating circuit resistor R1 with the switching element D therebetween.
ここで、電源回路1の起動時及び復電時に、急速放電コンデンサC8、電源分圧抵抗R2及びブリーダ抵抗R7は、急速放電コンデンサC8のCR充電回路を構成する。一方で、電源回路1の起動時及び復電時に、積分回路コンデンサC3及び積分回路抵抗R1は、積分回路コンデンサC3のCR充電回路を構成する。そして、電源回路1の起動時及び復電時に、急速放電コンデンサC8のCR充電回路と、積分回路コンデンサC3のCR充電回路は、スイッチ素子Dの遮断状態下で、独立に動作することができる。
Here, when the
よって、電源回路1の起動時及び復電時に、急速放電コンデンサC8の充電を行なうことができ、電源回路1の瞬断時及び瞬低時へ、急速放電コンデンサC8の放電に備えることができる。そして、急速放電コンデンサC8のCR充電回路と、積分回路コンデンサC3のCR充電回路を、スイッチ素子Dの遮断状態下で、独立に設計することができる。
Therefore, the rapid discharge capacitor C8 can be charged when the
電源回路1の起動時及び復電時に、急速放電コンデンサC8のCR充電が、完了するとともに、積分回路コンデンサC3の端子間電圧が、電源回路1からの入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7)と等しくなったときに、スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間を導通する。そして、ブリーダ抵抗R7及び積分回路抵抗R1が、スイッチ素子Dの導通後に並列接続されたときに、積分回路コンデンサC3の端子間電圧は、電源回路1からの入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7//積分回路抵抗R1)まで最終的に上昇して安定する(ここで、“//”は、並列接続を示す。)。
When the
よって、電源回路1の起動時及び復電時に、電流制限素子FETのゲート電圧の上限(=電源回路1からの入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7//積分回路抵抗R1))を、電源回路1からの入力電圧と比べて低く設定することができる。
Therefore, when the
電源回路1の起動時及び復電時に、急速放電コンデンサC8、電源分圧抵抗R2及びブリーダ抵抗R7から構成されるCR充電回路の時定数は、積分回路コンデンサC3及び積分回路抵抗R1から構成されるCR充電回路の時定数と比べて小さく設定される。
When the
よって、電源回路1の起動時及び復電時に、電流制限素子FETのゲート電圧を、設定した上限電圧(=電源回路1からの入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7//積分回路抵抗R1))と比べて高くしないようにすることができる。
Therefore, when the
(本開示の突入電流防止回路の起動時及び復電時)
本開示の突入電流防止回路の回路構成を踏まえて、本開示の突入電流防止回路が停止している状態からの起動時及び復電時を図6に示す。図6の上段では、突入電流防止回路5が停止している状態からの起動初期及び復電初期を示す。図6の下段では、突入電流防止回路5が停止している状態からの起動終期及び復電終期を示す。
(When the inrush current prevention circuit of the present disclosure is activated and when power is restored)
Based on the circuit configuration of the inrush current prevention circuit of the present disclosure, FIG. 6 shows the time when the inrush current prevention circuit of the present disclosure is started from the stopped state and the time of power recovery. The upper part of FIG. 6 shows the initial start-up and the initial recovery from the state in which the inrush
まず、突入電流防止回路5が停止している状態からの起動初期及び復電初期を説明する。電源分圧抵抗R2の端子間電圧VR2は、電源回路1からの入力電圧Vinと等しく、積分回路コンデンサC3の端子間電圧VGS(=電流制限素子FETのゲート電圧)は、0又はON/OFF閾値電圧Vth以下である。電流制限素子FETは、OFF状態に設定され、スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間を遮断する。一次側コンデンサCLの端子間電圧は、0又は残留電圧Vresである。
First, the initial start-up and initial recovery from the state in which the inrush
一次側コンデンサCL及び負荷回路2から構成されるCR充電回路は、時定数CL*Rinで一次側コンデンサCLを充電する。ここで、Rinは、電源回路1の内部抵抗と電流制限素子FETのRоnとの和である。急速放電コンデンサC8、電源分圧抵抗R2及びブリーダ抵抗R7から構成されるCR充電回路は、時定数C8*(R2//R7)で急速放電コンデンサC8を充電する。積分回路コンデンサC3及び積分回路抵抗R1から構成されるCR充電回路は、時定数C3*R1で積分回路コンデンサC3を充電する。
A CR charging circuit composed of the primary side capacitor CL and the
次に、突入電流防止回路5が停止している状態からの起動終期及び復電終期を説明する。始めに、電源分圧抵抗R2の端子間電圧VR2は、電源回路1からの入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7)と等しくなり、その後に、積分回路コンデンサC3の端子間電圧VGS(=電流制限素子FETのゲート電圧)は、電源分圧抵抗R2の端子間電圧VR2と等しくなる。電流制限素子FETは、ON状態に切り替えられ、スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間を導通する。一次側コンデンサCLの端子間電圧は、電源回路1からの入力電圧Vinと等しくなる。
Next, the end of startup and the end of power recovery from the state in which the inrush
(本開示の突入電流防止回路の瞬断時及び深い瞬低時)
本開示の突入電流防止回路の回路構成を踏まえて、本開示の突入電流防止回路が定常である状態からの瞬断時及び深い瞬低時を図7に示す。図7の上段では、突入電流防止回路5が定常である状態からの瞬断初期及び深い瞬低初期を示す。図7の下段では、突入電流防止回路5が定常である状態からの瞬断終期及び深い瞬低終期を示す。
(At the time of instantaneous interruption and deep voltage drop of the inrush current prevention circuit of the present disclosure)
Based on the circuit configuration of the inrush current prevention circuit of the present disclosure, FIG. 7 shows a momentary interruption and a deep voltage drop from a steady state of the inrush current prevention circuit of the present disclosure. The upper part of FIG. 7 shows the initial stage of instantaneous interruption and the initial stage of deep voltage sag from the state in which the inrush
まず、突入電流防止回路5が定常である状態からの瞬断初期及び深い瞬低初期を説明する。引き続き、電源分圧抵抗R2の端子間電圧VR2は、電源回路1からの定常時の入力電圧Vin*電源分圧抵抗R2/(電源分圧抵抗R2+ブリーダ抵抗R7//積分回路抵抗R1)と等しいままであり、そして、積分回路コンデンサC3の端子間電圧VGS(=電流制限素子FETのゲート電圧)は、定常時の電源分圧抵抗R2の端子間電圧VR2と等しいままである。電流制限素子FETは、ON状態に維持され、スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間を導通する。一次側コンデンサCLの端子間電圧は、電源回路1からの定常時の入力電圧Vinと等しい。
First, the initial stage of instantaneous interruption and the initial period of deep voltage sag from the steady state of the inrush
一次側コンデンサCL及び負荷回路2の等価抵抗RLから構成されるCR放電回路は、時定数CL*RLで一次側コンデンサCLを放電する。積分回路コンデンサC3及び急速放電コンデンサC8から構成される放電回路は、一次側コンデンサCLの放電に伴って、CR時定数を伴わずに、一次側コンデンサCLの放電と一体化して、積分回路コンデンサC3及び急速放電コンデンサC8を放電する。積分回路コンデンサC3の電圧降下量(=一次側コンデンサCLの電圧降下量のC8/(C3+C8)倍、ここで、C8>C3)は、急速放電コンデンサC8の電圧降下量(=一次側コンデンサCLの電圧降下量のC3/(C3+C8)倍、ここで、C3<C8)と比べて大きい。
A CR discharge circuit composed of the primary side capacitor CL and the equivalent resistance RL of the
次に、突入電流防止回路5が定常である状態からの瞬断終期及び深い瞬低終期を説明する。始めに、積分回路コンデンサC3の端子間電圧VGS(=電流制限素子FETのゲート電圧)は、電流制限素子FETのON/OFF閾値電圧Vthと等しくなり、そして、電源分圧抵抗R2の端子間電圧VR2は、積分回路コンデンサC3の端子間電圧VGSと等しくなる。電流制限素子FETは、OFF状態に切り替えられ、スイッチ素子Dは、積分回路コンデンサC3と急速放電コンデンサC8との間を導通する。一次側コンデンサCLの端子間電圧は、十分な大きさの残留電圧Vresを残している。その後も、積分回路コンデンサC3及び電源分圧抵抗R2から構成されるCR放電回路は、時定数C3*R2で積分回路コンデンサC3を追加的に放電し、急速放電コンデンサC8及びブリーダ抵抗R7から構成されるCR放電回路は、時定数C8*R7で急速放電コンデンサC8を追加的に放電する。
Next, the termination of instantaneous interruption and the termination of deep voltage drop from the state in which the inrush
(本開示の突入電流防止回路の回路特性例)
本開示の突入電流防止回路の回路構成を踏まえて、本開示の突入電流防止回路の回路特性例を図8に示す。図8では、電源回路1からの入力電圧VinはDC48Vであり、負荷回路2の等価抵抗RLは48Ωであり、負荷回路2の等価抵抗RLの電流ILは1Aであり、一次側コンデンサCLは100μFであり、電流制限素子FETのゲートON/ОFF閾値電圧Vthは2Vであり、電流制限素子FETのゲート上限電圧VGSmaxは12Vである。突入電流防止回路5の回路定数は、以下のように設定される。
(Example of circuit characteristics of the inrush current prevention circuit of the present disclosure)
Based on the circuit configuration of the inrush current prevention circuit of the present disclosure, FIG. 8 shows an example of circuit characteristics of the inrush current prevention circuit of the present disclosure. In FIG. 8, the input voltage Vin from the
積分回路抵抗R1は、電源回路1の安定時に、電流制限素子FETのゲート漏れ電流Igssと比べて十分に大きい電流を流す必要がある:(Vin-VGS)/R1>>Igss。電源分圧抵抗R2は、電源回路1の安定時に、積分回路抵抗R1に流れる電流と比べて十分に大きい電流を流す必要がある:VGS/R2>>(Vin-VGS)/R1。積分回路コンデンサC3は、電源回路1の起動時のチャタリング期間と、電源回路1からの入力電圧Vinの安定化期間と、のうちのいずれか長い方の期間をT3とし、電流制限素子FETの起動遅延期間に設定する必要がある:C3*R1*Vth/Vin=T3。
When the
積分回路抵抗R1、電源分圧抵抗R2及び積分回路コンデンサC3を設定したうえで、本開示の突入電流防止回路の回路構成で説明したように、C3<C8、Vin*R2/(R2+R7//R1)=VGS、Vth<VGS<VGSmax、C8*(R2//R7)<C3*R1を満たすように、突入電流防止回路5の回路定数を設定する必要がある。
After setting the integrating circuit resistor R1, the power supply voltage dividing resistor R2, and the integrating circuit capacitor C3, C3<C8, Vin*R2/(R2+R7//R1 )=VGS, Vth<VGS<VGSmax, C8*(R2//R7)<C3*R1, the circuit constants of the rush
図8の左欄では、電源分圧抵抗R2の端子間電圧は、電源回路1の起動直後に、電源回路1からの入力電圧48Vと等しく、電源回路1の起動後100msに、安定状態に到達する。電流制限素子FETのゲート電圧は、電源回路1の起動後2msに、電流制限素子FETのON/OFF閾値電圧Vth=2Vに到達し、電源回路1の起動後100msに、安定状態に到達する。電源回路1の起動時に、電流制限素子FETの消費電力は、電源回路1の起動後10msで26Wとなり、電流制限素子FETの蓄積熱量は、電源回路1の起動後20msで340mJとなる。電源回路1の起動時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると6Wに相当する。
In the left column of FIG. 8, the voltage across the terminals of the power supply voltage dividing resistor R2 is equal to the input voltage of 48V from the
図8の中欄の第1段では、電流制限素子FETのゲート電圧は、電源回路1の瞬断後及び深い瞬低後2msに、ON/OFF閾値電圧Vth=2Vまで下降する。図8の中欄の第2段では、一次側コンデンサCLの端子間電圧は、電源回路1の瞬断後及び深い瞬低後2msに、残留電圧として32Vと十分高い電圧が残留している。電流制限素子FETがぎりぎりのON状態で、電源回路1の復電状態に戻るとする。
In the first stage in the middle column of FIG. 8, the gate voltage of the current limiting element FET drops to the ON/OFF threshold voltage Vth=
図8の右欄の第1段では、電流制限素子FETのドレイン電流は、電源回路1の復電後直ちに、再突入電流として30Aに抑えられる。図8の右欄の第2段では、電流制限素子FETの消費電力は、電源回路1の復電後20μsまでに、最大電力であっても0.3kWに抑えられる。図8の右欄の第3段では、電流制限素子FETの蓄積熱量は、電源回路1の復電後20μsに、4.3mJに抑えられる。よって、電源回路1の急速な復電時に、電流制限素子FETのこれらの特性は、電流制限素子FETの許容損失に換算すると3Wに相当し、電源回路1の起動時と比較して、小さな電流制限素子FETの許容損失に相当する。すると、電流制限素子FETとして、電源回路1の起動時における電流制限素子FETの許容損失のみを考慮した、小型の品種であってもよくなる。
In the first stage in the right column of FIG. 8, the drain current of the current limiting element FET is suppressed to 30 A as a re-inrush current immediately after
本開示の突入電流防止回路は、AC電源又はDC電源に接続して動作させる機器の内部回路(当該機器の使用用途は特定用途に限定されない。)に対して、AC電源又はDC電源を供給するにあたり、電流制限素子に起動時に印加される電力に対して、電流制限素子に瞬断時又は深い瞬低時に印加される電力を同等以下にすることができる。 The inrush current prevention circuit of the present disclosure supplies AC power or DC power to the internal circuit of a device that operates by connecting to an AC power source or DC power source (the use of the device is not limited to a specific application). Accordingly, the power applied to the current limiting element at the time of momentary interruption or deep voltage drop can be made equal to or less than the power applied to the current limiting element at startup.
1:電源回路
2:負荷回路
3、4、5:突入電流防止回路
R1:積分回路抵抗
D1:クランプ素子
R2:電源分圧抵抗
D2:スイッチ素子
C3:積分回路コンデンサ
R4:帰還回路抵抗
C5:帰還回路コンデンサ
R6:発振防止抵抗
R7:ブリーダ抵抗
C8:急速放電コンデンサ
R9:急速放電抵抗
FET:電流制限素子
TR:トランジスタ
D:スイッチ素子
CL:一次側コンデンサ
1: Power supply circuit 2:
Claims (6)
電源ラインに配置され、前記電源回路の起動時及び復電時に、制御電圧が徐々に上昇され、前記一次側コンデンサへの突入電流を防止する電流制限素子と、
前記電源回路と並列に接続され、前記電源回路の起動時及び復電時に、前記電流制限素子の制御電圧を徐々に上昇させる積分回路コンデンサ及び積分回路抵抗と、
前記積分回路コンデンサと直列に接続され、前記積分回路抵抗と並列に接続され、前記電源回路の瞬断時及び瞬低時に、前記一次側コンデンサの放電に伴って、前記積分回路コンデンサの放電とともに、放電を行なう急速放電コンデンサと、
を備えることを特徴とする突入電流防止回路。 An inrush current prevention circuit that prevents an inrush current to a primary side capacitor on the power supply circuit side of a load circuit when the power supply circuit is started and when power is restored,
a current limiting element disposed on a power supply line for gradually increasing a control voltage when the power supply circuit is started and when power is restored, thereby preventing rush current to the primary side capacitor;
an integrating circuit capacitor and an integrating circuit resistor, connected in parallel with the power supply circuit, for gradually increasing the control voltage of the current limiting element when the power supply circuit is activated and when power is restored;
connected in series with the integration circuit capacitor and connected in parallel with the integration circuit resistor, and when the power supply circuit is momentarily interrupted or dropped, the primary side capacitor is discharged along with the discharge of the integration circuit capacitor, a rapid discharge capacitor for discharging;
An inrush current prevention circuit, comprising:
ことを特徴とする、請求項1に記載の突入電流防止回路。 When the power supply circuit is instantaneously interrupted or has a deep voltage drop, the amount of voltage drop in the integrating circuit capacitor becomes larger than the amount of voltage drop in the rapid discharge capacitor, and the control voltage of the current limiting element is reduced to the level of the current limit. 2. The inrush according to claim 1, wherein the capacitance of the integrating circuit capacitor is set smaller than the capacitance of the rapid discharge capacitor so as to advance the timing of switching the element from the ON state to the OFF state. Current protection circuit.
ことを特徴とする、請求項1又は2に記載の突入電流防止回路。 connected between the integrating circuit capacitor and the rapid discharging capacitor, and cuts off the control terminal of the current limiting element and between the integrating circuit capacitor and the rapid discharging capacitor when the power supply circuit is started and when power is restored; 3. The rush current prevention according to claim 1 or 2, further comprising a switching element that conducts between said integrating circuit capacitor and said rapid discharge capacitor at the time of momentary interruption or momentary drop of said power supply circuit. circuit.
前記スイッチ素子を介さず前記急速放電コンデンサと並列に接続され、前記スイッチ素子を介して前記積分回路抵抗と並列に接続されるブリーダ抵抗と、をさらに備え、
前記電源回路の起動時及び復電時に、前記急速放電コンデンサ、前記電源分圧抵抗及び前記ブリーダ抵抗は、前記急速放電コンデンサのCR充電回路を構成する
ことを特徴とする、請求項3に記載の突入電流防止回路。 a power supply voltage dividing resistor connected in series with the rapid discharge capacitor without passing through the switching element and connected in parallel with the integrating circuit capacitor through the switching element;
a bleeder resistor connected in parallel with the rapid discharge capacitor without passing through the switch element and connected in parallel with the integration circuit resistor through the switch element,
4. The rapid discharge capacitor according to claim 3, wherein the rapid discharge capacitor, the power supply voltage dividing resistor, and the bleeder resistor form a CR charging circuit for the rapid discharge capacitor when the power supply circuit is started and when power is restored. Inrush current prevention circuit.
ことを特徴とする、請求項4に記載の突入電流防止回路。 When the power supply circuit is started and when power is restored, the CR charging of the rapid discharge capacitor is completed, and the voltage between the terminals of the integration circuit capacitor is the input voltage from the power supply circuit*the power supply voltage dividing resistor/(the above 5. The inrush current according to claim 4, wherein the switch element conducts between the integration circuit capacitor and the rapid discharge capacitor when the power supply voltage dividing resistance+the bleeder resistance) becomes equal. protection circuit.
ことを特徴とする、請求項4又は5に記載の突入電流防止回路。 The time constant of the CR charging circuit composed of the rapid discharge capacitor, the power supply voltage dividing resistor and the bleeder resistor when the power supply circuit is started and when the power is restored is composed of the integration circuit capacitor and the integration circuit resistance. 6. The rush current prevention circuit according to claim 4, wherein the time constant is set smaller than the time constant of the CR charging circuit.
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