JP2023028804A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.
複数個の半導体チップを、一つの金属板等で形成された電極に、はんだにより接合した構成を有する半導体装置が知られている。 2. Description of the Related Art A semiconductor device is known that has a configuration in which a plurality of semiconductor chips are soldered to an electrode formed of a single metal plate or the like.
特許文献1には、ベース電極の台座にMOSFETチップと隣接する位置にツェナーダイオードのチップを配置した整流素子が開示されている(図11)。ツェナーダイオードは、サージ吸収の機能を持たせるためのものである。また、MOSFETチップ及びツェナーダイオードは、制御回路チップ及びコンデンサとともに、台座に接合され、全体が樹脂で封止されている。
特許文献2には、MOSFETなどのスイッチング素子を有するトランジスタ回路チップと、スイッチング素子を制御する制御回路チップと、ドレインフレーム(第1の内部電極)と、ソースフレーム(第2の内部電極)とを含んで一体的に第1の樹脂で覆われて構成された電子回路体を、ベース(第1の外部電極)とリード(第2の外部電極)に接続し、さらに全体を第2の樹脂で覆った整流素子が開示されている。
特許文献3には、金属板の上に、はんだを介して2個の半導体素子を接合してなる半導体装置であって、金属板におけるはんだが設置される領域の外周には、はんだの広がりを防止するための環状の溝が設けられているものが開示されている。
特許文献4には、絶縁基板の銅回路パターンにリードフレームを半田接合する半導体装置の接合構造において、絶縁基板の上面に形成した左右の銅回路パターンの間に跨がってリードフレームを半田接合したものが開示されている。ここで、リードフレームの両端の半田接合面(平坦な電極面)には、半田層の厚さに対応した突起高さに定めた1ないし複数個の凸状突起を分散形成している。そして、この突起を銅回路パターンの半田接合面に当ててリードフレームを配置した状態で、リードフレームと銅回路パターンの間を半田接合している。また、特許文献4には、半導体チップの上面電極に半田接合するリードフレームの一方の電極面に突起を形成したものも開示されている。
In
特許文献3に記載の半導体装置においては、金属板に溝を設けることにより、金属板が部分的に薄くなるため、金属板の強度が低下するおそれがある。この場合、金属板の強度を確保するためには、金属板の厚さを全体的に厚くする必要がある。
In the semiconductor device disclosed in
特許文献4に記載の半導体装置においては、リードフレームの電極面の部分が比較的厚い構成となっている。また、特許文献4には、リードフレームの上面に他の部品を設置する構成は開示されていない。
In the semiconductor device disclosed in
本発明の目的は、板状の電極に複数の半導体チップを設置して樹脂封止した半導体パッケージをディスクに接合した構成を有する半導体装置において、板状の電極とディスクとを接合するはんだにおけるボイドの発生を防止し、外部からの機械的ストレスに対する強度を高め、信頼性を向上することにある。 An object of the present invention is to provide a semiconductor device having a structure in which a plurality of semiconductor chips are mounted on a plate-like electrode and a resin-sealed semiconductor package is joined to a disk, and voids in the solder joining the plate-like electrode and the disk are eliminated. The object is to prevent the occurrence of , increase strength against mechanical stress from the outside, and improve reliability.
本発明は、2個以上の半導体チップと、2個以上の半導体チップが接合材を介して電気的に接続された板状の電極と、を有する半導体装置において、2個以上の半導体チップ及び板状の電極は、樹脂により封止され、板状の電極は、その一部が樹脂の外部に露出するように配置され、板状の電極の、2個以上の半導体チップが接続された面には、非貫通溝が設けられ、非貫通溝は、2個以上の半導体チップで覆われた部分以外の位置に設けられ、板状の電極の前記面の裏面であって非貫通溝に対応する位置には、突起部が設けられている。 The present invention provides a semiconductor device having two or more semiconductor chips and a plate-like electrode in which the two or more semiconductor chips are electrically connected via a bonding material. The plate-shaped electrode is sealed with resin, and the plate-shaped electrode is arranged so that a part thereof is exposed to the outside of the resin. is provided with a non-through groove, the non-through groove is provided at a position other than the portion covered with the two or more semiconductor chips, and corresponds to the non-through groove on the back surface of the surface of the plate-shaped electrode A protrusion is provided at the position.
本発明によれば、板状の電極に複数の半導体チップを設置して樹脂封止した半導体パッケージをディスクに接合した構成を有する半導体装置において、板状の電極とディスクとを接合するはんだにおけるボイドの発生を防止し、外部からの機械的ストレスに対する強度を高め、信頼性を向上することができる。 According to the present invention, in a semiconductor device having a configuration in which a semiconductor package in which a plurality of semiconductor chips are mounted on a plate-shaped electrode and sealed with resin is joined to a disk, voids in the solder that joins the plate-shaped electrode and the disk are eliminated. can be prevented from occurring, the strength against external mechanical stress can be increased, and the reliability can be improved.
本開示は、半導体装置に関し、特に、外部電極を有しかつ樹脂により封止された構成を有する半導体モジュールのはんだによる接合部の信頼性を向上する技術に関する。 TECHNICAL FIELD The present disclosure relates to a semiconductor device, and more particularly, to a technique for improving the reliability of soldered joints of a semiconductor module having external electrodes and a structure sealed with resin.
以下、図面を用いて実施例について説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。 An embodiment will be described below with reference to the drawings. In addition, in each drawing, the same configurations are denoted by the same reference numerals, and detailed descriptions of overlapping portions are omitted.
図1は、半導体モジュールの概略構成を示す断面図である。なお、半導体モジュールは、実際には本図に示す向きとは異なる向きに設置される場合もあるが、以下の説明においては、図中上方を鉛直方向上向きとする。 FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor module. Although the semiconductor module may actually be installed in a direction different from the direction shown in this drawing, in the following description, the upper side in the drawing is defined as the vertically upward direction.
半導体モジュールは、半導体パッケージ4の上面にリード1が、下面にディスク5が、それぞれ、はんだ3を用いて接続されている。半導体パッケージ4は、これらの接続部とともに封止樹脂2により覆われている。
In the semiconductor module, a
リード1及びディスク5の材料としては、電気伝導性及び熱伝導性に優れる銅または銅合金を使用することが望ましい。特に、ディスク5は、放熱フィン等に圧入して使用する際に圧入の締め付け力や押圧力を受けるため、ジルコニウムを含有する銅合金等、高強度の材料が望ましい。
As materials for the
ディスク5の厚さは、通常、3~4mmである。
The thickness of the
つぎに、図2及び図3を用いて、半導体パッケージの構造について説明する。 Next, the structure of the semiconductor package will be described with reference to FIGS. 2 and 3. FIG.
図2は、本実施例に係る半導体パッケージについて、樹脂による封止をする前の状態を示す上面図である。 FIG. 2 is a top view showing a state of the semiconductor package according to the present embodiment before being sealed with resin.
本図に示す半導体パッケージは、ソースリード6a、6bと、ダイオードチップ7と、MOSFETチップ8と、制御ICチップ9と、コンデンサ10と、リードフレーム11、12と、を含む。ここで、MOSFETは、Metal-Oxide-Semiconductor Field-Effect Transistorの略称であり、金属酸化膜半導体電界効果トランジスタを意味する。また、ICは、Integrated Circuitの略称であり、集積回路を意味する。
The semiconductor package shown in this figure includes source leads 6a and 6b, a
ダイオードチップ7及びMOSFETチップ8は、リードフレーム11の上面に設置されている。リードフレーム11の上面には、非貫通の溝部15(非貫通溝)が設けられている。本図においては、リードフレーム11の上面を上方から見たとき、ダイオードチップ7及びMOSFETチップ8は、略矩形状であり、隣り合って配置されている。溝部15は、ダイオードチップ7とMOSFETチップ8との間に配置されている。言い換えると、溝部15(非貫通溝)は、ダイオードチップ7、MOSFETチップ8等(半導体チップで覆われた部分以外の位置に設けられている。
The
制御ICチップ9及びコンデンサ10は、リードフレーム12の上面に設置されている。制御ICチップ9は、MOSFETチップ8を制御する。コンデンサ10は、MOSFETチップ8及び制御ICチップ9に電源を供給する。ソースリード6aは、ダイオードチップ7に接合されている。ソースリード6bは、MOSFETチップ8に接合されている。
A
なお、ダイオードチップ7及びMOSFETチップ8はいずれも、「半導体チップ」の一種である。また、本実施例においては、ダイオードチップ7及びMOSFETチップ8を用いているが、他の半導体チップを用いてもよい。また、リードフレーム11、12は、「板状の電極」の一種である。
Both the
図3は、樹脂による封止をした後の半導体パッケージを図2のA-A断面で見た図である。 FIG. 3 is a cross-sectional view of the semiconductor package taken along the line AA in FIG. 2 after being sealed with resin.
図3に示すように、ソースリード6aとダイオードチップ7とは、はんだ13aを用いて接続されている。ダイオードチップ7とリードフレーム11とは、はんだ13bを用いて接続されている。ソースリード6bとMOSFETチップ8とは、はんだ14aを用いて接続されている。MOSFETチップ8とリードフレーム11とは、はんだ14bを用いて接続されている。これらの部品の周囲は、ソースリード6a、6b及びリードフレーム11の一部を除き、封止樹脂17により覆われている。ソースリード6a、6b及びリードフレーム11のうち封止樹脂17の外部に露出した部分は、外部電極として機能する。
As shown in FIG. 3, the
言い換えると、ダイオードチップ7又はMOSFETチップ8(半導体チップ)の、リードフレーム11(板状の電極)に接続された面とは反対側の面には、はんだ13a、14a(接合材)を介して電気的に接続されたソースリード6a、6b(もう一つの電極)が設けられている。
In other words, on the surface of the
図示していないが、制御ICチップ9(図2)は、ダイオードチップ7及びMOSFETチップ8(半導体チップ)及びリードフレーム11、12(板状の電極)とともに、封止樹脂17により封止されている。
Although not shown, the control IC chip 9 (FIG. 2) is sealed with a sealing
本図においては、溝部15は、ダイオードチップ7とMOSFETチップ8との間だけでなく、リードフレーム11の両端部にも設けられている。すなわち、溝部15は、計3か所に設けられている。それぞれの溝部15の裏面(リードフレーム11の下面)には、それぞれの溝部15に対応する位置に突起部16が設けられている。言い換えると、溝部15は、ダイオードチップ7及びMOSFETチップ8のうちいずれか一方(半導体チップ)に着目した場合に、その半導体チップ(略矩形状)の対向する二辺の外側に設けられている。
In this figure, the
これらの全体が半導体パッケージ4である。
The whole of these is the
このように、溝部15に対応する位置に突起部16が設けられているため、リードフレーム11の厚さが薄くなる部分が生じることがなくなり、リードフレーム11の強度を確保することができる。
As described above, since the
はんだ13a、13b、14a、14bの材料としては、鉛(Pb)と錫(Sn)とを混合したものを用いた。なお、はんだ13a、13b、14a、14bの材料は、これに限定されるものではない。
A mixture of lead (Pb) and tin (Sn) was used as the material of the
ソースリード6a、6b及びリードフレーム11、12の材料としては、電気伝導性及び熱伝導性に優れる銅または銅合金を使用することが望ましい。リードフレーム11、12の厚さは、例えば150μm程度である。 As materials for the source leads 6a, 6b and the lead frames 11, 12, it is desirable to use copper or a copper alloy, which is excellent in electrical conductivity and thermal conductivity. The thickness of the lead frames 11 and 12 is, for example, about 150 μm.
溝部15の最深部までの深さ及び突起部16の稜部までの高さは、はんだ3の厚さを100μm程度とすることが望ましいことを考慮して、100μm程度が望ましい。
Considering that the thickness of the
溝部15及び突起部16の作製方法としては、例えば、ハーフエッチング、プレス加工等が挙げられる。
Examples of the method for producing the
溝部15を設けたことにより、はんだ13bとはんだ14bとが接合してしまうことを防止することができる。これにより、はんだ13b及びはんだ14bのそれぞれが所定の位置にとどまり、はんだ13b及びはんだ14bのそれぞれの厚さを一様にすることができる。これにより、外部からの押圧力に対する強度を高めることができる。
By providing the
図4は、図3の半導体パッケージ4をディスクに接合した状態を示す断面図である。
FIG. 4 is a cross-sectional view showing a state in which the
図4に示すように、リードフレーム11とディスク5とは、はんだ3(接合材)を用いて電気的に接続されている。はんだ3は、図3のはんだ13a、13b、14a、14bと同じ材料を用いることができる。
As shown in FIG. 4, the
リードフレーム11の下面に突起部16が設けられているため、ディスク5とリードフレーム11とを接続するはんだ3の厚さが均一になり、外部からの機械的ストレスに対する強度を高めることができ、ダイオードチップ7及びMOSFETチップ8が破損するリスクを低減することができる。
Since the
以下、比較例について説明する。 A comparative example will be described below.
図5は、比較例1の半導体パッケージの問題点を示す断面図である。 FIG. 5 is a cross-sectional view showing a problem of the semiconductor package of Comparative Example 1. FIG.
本図においては、図4と異なる構成のみについて説明する。 In this figure, only the configuration different from that in FIG. 4 will be described.
図5においては、リードフレーム11に貫通溝18が設けられている。
In FIG. 5, a
リードフレーム11とディスク5との間には、ボイド19が生じている。ボイド19は、二次実装工程において半導体パッケージ4をはんだ3を用いてディスク5に接合する際に封止樹脂17から発生する有機ガスによって形成される。リードフレーム11に貫通溝18が設けられている場合、この有機ガスが貫通溝18からはんだ3側に漏れ込んでしまう。
A void 19 is formed between the
図6は、比較例2の半導体パッケージの問題点を示す断面図である。 FIG. 6 is a cross-sectional view showing a problem of the semiconductor package of Comparative Example 2. FIG.
本図においては、リードフレーム11に溝(非貫通の溝部15や貫通溝18)が設けられていないため、ダイオードチップ7とリードフレーム11とを接続するはんだ13bと、MOSFETチップ8とリードフレーム11とを接続するはんだ14bとが一体となっている。リードフレーム11において、はんだ13bとはんだ14bとの間に溝がない場合、このようにはんだ13bとはんだ14bとが接合しやすい。
In this figure, since the
さらに、本図においては、部品の自重や製作過程で生じる揺れ等が原因で、ダイオードチップ7及びMOSFETチップ8が傾いた状態で接合されている。このため、はんだ13bに厚さが薄い部分が生じている。この状態で外部からの機械的ストレスを受けると、ダイオードチップ7にチップクラック20(割れ)が発生する。チップクラック20は、MOSFETチップ8に発生する場合もある。このようにチップクラック20が発生すると、半導体モジュールとして機能しなくなる。
Furthermore, in this figure, the
図7は、図6の半導体パッケージをディスクに接続した状態を示す断面図である。 FIG. 7 is a cross-sectional view showing a state in which the semiconductor package of FIG. 6 is connected to a disk.
図7においては、リードフレーム11とディスク5とが平行でない状態で接続されている。このため、はんだ3の厚さにばらつきが生じている。この場合も、外部からの機械的ストレスによりダイオードチップ7にチップクラック20が発生し、半導体モジュールとして機能しなくなる場合がある。はんだ3にも割れが発生するおそれがある。
In FIG. 7, the
したがって、はんだ3の厚さを一様にすることが望ましい。
Therefore, it is desirable to make the thickness of the
以下、実施例に係るリードフレームの変形例について説明する。 Modifications of the lead frame according to the embodiment will be described below.
図8は、リードフレームの変形例を示す断面図である。 FIG. 8 is a cross-sectional view showing a modification of the lead frame.
本図においては、リードフレーム11には、プレス加工により形成された溝部15及び突起部16が設けられている。プレス加工を施した場合、突起部16は、溝部15に比べ、断面の半径が大きくなる。また、溝部15及び突起部16におけるリードフレーム11の厚さは、ほぼ一様になる。したがって、リードフレーム11自体の強度は維持できる。
In this figure, the
なお、本発明は、上記の実施例に限定されるものではなく、様々な変形例が含まれる。上記の実施例は、本発明をわかりやすく説明するためのものであり、本発明は、必ずしも説明した全ての構成を備えるものに限定されるものではない。 It should be noted that the present invention is not limited to the above examples, and includes various modifications. The above-described embodiments are intended to explain the present invention in an easy-to-understand manner, and the present invention is not necessarily limited to those having all the configurations described.
また、実施例の構成の一部において、本発明の趣旨を損なわない範囲で追加又は置換をすることが可能である。 Also, part of the configuration of the embodiment can be added or replaced without departing from the scope of the present invention.
1:リード、2:封止樹脂、3:はんだ、4:半導体パッケージ、5:ディスク、6a、6b:ソースリード、7:ダイオードチップ、8:MOSFETチップ、9:制御ICチップ、10:コンデンサ、11、12:リードフレーム、13a、13b、14a、14b:はんだ、15:溝部、16:突起部、17:封止樹脂、18:貫通溝、19:ボイド、20:チップクラック。 1: lead, 2: sealing resin, 3: solder, 4: semiconductor package, 5: disk, 6a, 6b: source lead, 7: diode chip, 8: MOSFET chip, 9: control IC chip, 10: capacitor, 11, 12: lead frame, 13a, 13b, 14a, 14b: solder, 15: groove, 16: projection, 17: sealing resin, 18: through groove, 19: void, 20: chip crack.
Claims (9)
前記2個以上の半導体チップが接合材を介して電気的に接続された板状の電極と、を有する半導体装置において、
前記2個以上の半導体チップ及び前記板状の電極は、樹脂により封止され、
前記板状の電極は、その一部が前記樹脂の外部に露出するように配置され、
前記板状の電極の、前記2個以上の半導体チップが接続された面には、非貫通溝が設けられ、
前記非貫通溝は、前記2個以上の半導体チップで覆われた部分以外の位置に設けられ、
前記板状の電極の前記面の裏面であって前記非貫通溝に対応する位置には、突起部が設けられていることを特徴とする半導体装置。 two or more semiconductor chips;
A semiconductor device having a plate-shaped electrode in which the two or more semiconductor chips are electrically connected via a bonding material,
The two or more semiconductor chips and the plate-like electrodes are sealed with resin,
The plate-shaped electrode is arranged so that a part thereof is exposed to the outside of the resin,
non-penetrating grooves are provided on the surface of the plate-shaped electrode to which the two or more semiconductor chips are connected,
The non-through groove is provided at a position other than the portion covered with the two or more semiconductor chips,
A semiconductor device according to claim 1, wherein a protrusion is provided at a position corresponding to the non-penetrating groove on the rear surface of the surface of the plate-like electrode.
前記半導体チップは、略矩形状であり、
前記非貫通溝は、隣り合う2個の前記半導体チップの間に設けられている、請求項1記載の半導体装置。 When viewed from above the surface of the plate-shaped electrode,
The semiconductor chip has a substantially rectangular shape,
2. The semiconductor device according to claim 1, wherein said non-through groove is provided between said two adjacent semiconductor chips.
前記半導体チップは、略矩形状であり、
前記非貫通溝は、前記半導体チップの対向する二辺の外側に設けられている、請求項1記載の半導体装置。 When viewed from above the surface of the plate-like electrode,
The semiconductor chip has a substantially rectangular shape,
2. The semiconductor device according to claim 1, wherein said non-penetrating groove is provided outside two opposite sides of said semiconductor chip.
前記制御ICチップは、前記半導体チップ及び前記板状の電極とともに、前記樹脂により封止されている、請求項6記載の半導体装置。 further comprising a control IC chip that controls the MOSFET chip;
7. The semiconductor device according to claim 6, wherein said control IC chip is sealed with said resin together with said semiconductor chip and said plate-shaped electrode.
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