JP2023019281A - switched capacitor circuit - Google Patents

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紘明 手島
Hiroaki Tejima
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Abstract

To suppress leakage of electric charges from capacitances even when fluctuation in voltage at capacitance terminals is large at phase transitions of an operation.SOLUTION: A switched capacitor circuit is configured by a fully-differential operational amplifier circuit A1, input capacitances C1_P and C1_N, and switches S1_P, S1_N, S2_P, S2_N, S3_P, S3_N, S4_P, S4_N, S5_P, and S5_N. The switches S1_P, S5_P, and S3_P periodically switch a connection destination of an input side terminal of the input capacitance C1_P in an order of an input voltage VI_P, a voltage VCM2, and an input voltage VI_N. The switches S1_N, S5_N, and S3_N periodically switch a connection destination of an input side terminal of the input capacitance C1_N in an order of the input voltage VI_N, the voltage VCM2, and the input voltage VI_P, in synchronization with the switches S1_P, S5_P, and S3_P.SELECTED DRAWING: Figure 1

Description

本発明は、容量とスイッチの組み合わせにより等価的に抵抗を実現するスイッチトキャパシタ回路に係り、特にフェーズ移行時の容量の電荷リークを抑制する技術に関するものである。 The present invention relates to a switched-capacitor circuit that realizes equivalent resistance by combining a capacitor and a switch, and more particularly to a technique for suppressing charge leakage from a capacitor during phase transition.

スイッチトキャパシタ回路は、スイッチ素子と容量素子を組み合わせることによって、抵抗器のように電流を流す回路である（特許文献１、特許文献２参照）。ＩＣ内部に回路を形成する場合、抵抗器をスイッチトキャパシタ回路に置き換えることで、容量素子同士の相対精度に応じた回路特性を実現できる。 A switched capacitor circuit is a circuit that allows current to flow like a resistor by combining a switch element and a capacitive element (see Patent Documents 1 and 2). When forming a circuit inside an IC, by replacing resistors with switched capacitor circuits, it is possible to realize circuit characteristics according to the relative accuracy of capacitive elements.

図４は、入力端子ＶＩ＿Ｐ，ＶＩ＿Ｎの差動電圧を積分する全差動型のスイッチトキャパシタ積分回路のブロック図、図５は図４の全差動型のスイッチトキャパシタ積分回路のタイミングチャートである。全差動型のスイッチトキャパシタ積分回路は、全差動オペアンプ回路Ａ１と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎと、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎと、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎとから構成される。 FIG. 4 is a block diagram of a fully differential switched-capacitor integration circuit that integrates the differential voltage of input terminals VI_P and VI_N, and FIG. 5 is a timing chart of the fully differential switched-capacitor integration circuit of FIG. The fully differential switched capacitor integration circuit includes a fully differential operational amplifier circuit A1, input capacitances C1_P, C1_N, integration capacitances C2_P, C2_N, and switches S1_P, S1_N, S2_P, S2_N, S3_P, S3_N, S4_P, S4_N. consists of

図５のタイミングチャートに示したとおり、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎの接続状態を２つのフェーズ（φ１，φ２）に分割する。クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオン、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオフとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｐと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｎと接続される。 As shown in the timing chart of FIG. 5, the connection states of the switches S1_P, S1_N, S2_P, S2_N, S3_P, S3_N, S4_P, S4_N are divided into two phases (φ1, φ2). In the phase in which the clock signal φ1 is High and the clock signal φ2 is Low, the switches S1_P and S1_N are turned on and the switches S2_P and S2_N are turned off. The terminal on the input side is connected to the input terminal VI_N.

クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオフ、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオンとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｎと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｐと接続される。 In the phase in which the clock signal φ1 is Low and the clock signal φ2 is High, the switches S1_P and S1_N are turned off and the switches S2_P and S2_N are turned on. The terminal on the input side is connected to the input terminal VI_P.

一方、クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオン、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオフとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は電圧ＶＣＭ１に接続される。この結果、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎには、入力端子ＶＩ＿Ｐ，ＶＩ＿Ｎに入力される電圧に応じた電荷が充電される。 On the other hand, in the phase in which the clock signal φ1 is High and the clock signal φ2 is Low, the switches S3_P and S3_N are turned on, the switches S4_P and S4_N are turned off, and the terminals of the input capacitors C1_P and C1_N on the operational amplifier side are connected to the voltage VCM1. As a result, the input capacitors C1_P and C1_N are charged with charges according to the voltages input to the input terminals VI_P and VI_N.

クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオフ、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は全差動オペアンプ回路Ａ１の入力端子と接続される。この結果、クロック信号φ２がＨｉｇｈになる瞬間に、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子の電圧が等しくなるようにフィードバックがかかる。 In the phase in which the clock signal φ1 is Low and the clock signal φ2 is High, the switches S3_P and S3_N are turned off, the switches S4_P and S4_N are turned on, and the operational amplifier side terminals of the input capacitors C1_P and C1_N become the input terminals of the fully differential operational amplifier circuit A1. connected with As a result, feedback is applied so that the voltages of the terminals of the input capacitors C1_P and C1_N on the operational amplifier side become equal at the moment the clock signal φ2 becomes High.

クロック信号φ１がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ１）と入力容量Ｃ１＿Ｎに充電された電荷の量Ｑ１＿Ｎ（φ１）との差分Ｑ１（φ１）は次式のようになる。
Ｑ１（φ１）＝Ｑ１＿Ｐ（φ１）－Ｑ１＿Ｎ（φ１）
＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１）－Ｃ１＿Ｎ（ＶＩ＿Ｎ－ＶＣＭ１）・・（１） The difference Q1 (φ1) between the charge amount Q1_P (φ1) charged in the input capacitor C1_P and the charge amount Q1_N (φ1) charged in the input capacitor C1_N until the clock signal φ1 switches from High to Low is as follows. becomes like the formula
Q1(φ1)=Q1_P(φ1)-Q1_N(φ1)
=C1_P(VI_P-VCM1)-C1_N(VI_N-VCM1) (1)

クロック信号φ２がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ２）と入力容量Ｃ１＿Ｎに充電された電荷の量Ｑ１＿Ｎ（φ２）との差分Ｑ１（φ２）は次式のようになる。
Ｑ１（φ２）＝Ｑ１＿Ｐ（φ２）－Ｑ１＿Ｎ（φ２）
＝Ｃ１＿Ｐ（ＶＩ＿Ｎ－ＶＣＭ’）－Ｃ１＿Ｎ（ＶＩ＿Ｐ－ＶＣＭ’）・・（２） The difference Q1 (φ2) between the charge amount Q1_P (φ2) charged in the input capacitor C1_P and the charge amount Q1_N (φ2) charged in the input capacitor C1_N until the clock signal φ2 switches from High to Low is as follows. becomes like the formula
Q1(φ2)=Q1_P(φ2)-Q1_N(φ2)
=C1_P(VI_N-VCM')-C1_N(VI_P-VCM') (2)

ここで、ＶＣＭ’は、全差動オペアンプ回路Ａ１の入力端子電圧であり、全差動オペアンプ回路Ａ１の差動出力電圧と、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎに充電されている電荷量とによって決定される。全差動オペアンプ回路Ａ１は、通常、差動出力の中心電圧が一定となるよう出力電圧にフィードバックをかける。差動出力の中心電圧をＶＣＭ１、入力容量ＣＩ＿Ｐ＝ＣＩ＿Ｎと設計した場合は、積分容量Ｃ２＿Ｐ，Ｃ２＿Ｎに積算される電荷量が反対称の値となるため、ＶＣＭ’＝ＶＣＭ１となる。 Here, VCM' is the input terminal voltage of the fully differential operational amplifier circuit A1, which is determined by the differential output voltage of the fully differential operational amplifier circuit A1 and the amount of charge charged in the integration capacitors C2_P and C2_N. . The fully differential operational amplifier circuit A1 normally applies feedback to the output voltage so that the center voltage of the differential output is constant. When the central voltage of the differential output is designed to be VCM1 and the input capacitance CI_P=CI_N, the amount of charge accumulated in the integration capacitances C2_P and C2_N is antisymmetrical, so VCM'=VCM1.

ＣＩ＿Ｐ＝ＣＩ＿Ｎ＝ＣＩとすると、図４のスイッチトキャパシタ積分回路のクロック信号φ１の１周期の動作で転送される電荷量ΔＱ１は、次式のようになる。
ΔＱ１＝Ｑ１（φ１）－Ｑ１（φ２）＝２×ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ）
・・・（３） Assuming that CI_P=CI_N=CI, the amount of charge ΔQ1 transferred in one cycle of operation of the clock signal φ1 of the switched capacitor integration circuit of FIG. 4 is given by the following equation.
ΔQ1=Q1(φ1)−Q1(φ2)=2×CI×(VI_P−VI_N)
... (3)

図４のスイッチトキャパシタ積分回路では、クロック信号φ１の１周期ごとに差動電圧（ＶＩ＿Ｐ－ＶＩ＿Ｎ）に比例した電荷が積算されることになる。
例えば特許文献２に開示されている通常の回路では、クロック信号φ２がＨｉｇｈのフェーズで入力容量を差動出力の中心電圧ＶＣＭ１などに接続するが、その場合の電荷の転送量ΔＱ１は、次式のようになる。
ΔＱ１＝ＣＩ×（ＶＩ＿Ｐ－ＶＩ＿Ｎ） ・・・（４） In the switched capacitor integration circuit of FIG. 4, charges proportional to the differential voltage (VI_P-VI_N) are integrated for each cycle of the clock signal φ1.
For example, in the normal circuit disclosed in Patent Document 2, the input capacitor is connected to the center voltage VCM1 of the differential output in the phase when the clock signal φ2 is High. become that way.
ΔQ1=CI×(VI_P−VI_N) (4)

つまり、図４のスイッチトキャパシタ積分回路は、特許文献２に開示されている回路と比較して同一の入力容量についての電荷の転送量が２倍になるため、Ｓ／Ｎ比の向上が期待できる。 In other words, the switched-capacitor integration circuit of FIG. 4 doubles the charge transfer amount for the same input capacitance as compared with the circuit disclosed in Patent Document 2, so an improvement in the S/N ratio can be expected. .

一方で、図４のスイッチトキャパシタ積分回路においては、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）の電位差次第では、問題が発生しうる。
一般的なＣＭＯＳプロセスのＩＣでは、図６に示すようにスイッチＳ１＿Ｐは、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１００とＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）２００とを組み合わせたトランスミッションゲートと呼ばれる構成で実現される。他のスイッチＳ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎについても同様である。 On the other hand, in the switched capacitor integration circuit of FIG. 4, a problem may occur depending on the potential difference of (VI_P-VI_N).
In a general CMOS process IC, the switch S1_P is implemented by a configuration called a transmission gate, which is a combination of an N-channel MOSFET (NMOS) 100 and a P-channel MOSFET (PMOS) 200, as shown in FIG. The same applies to other switches S1_N, S2_P, S2_N, S3_P, S3_N, S4_P, and S4_N.

図７にＮＭＯＳ１００とＰＭＯＳ２００の断面図を示す。図７の１０１，２０１はＰ型サブスレート、１０２はＮ型拡散層、２０２はＰ型拡散層、１０３，２０３はゲート酸化膜、１０４，２０４はポリシリコンからなるゲート、２０５はＮ型ウエルである。 A cross-sectional view of the NMOS 100 and the PMOS 200 is shown in FIG. 7, 101 and 201 are P-type substrates, 102 is an N-type diffusion layer, 202 is a P-type diffusion layer, 103 and 203 are gate oxide films, 104 and 204 are gates made of polysilicon, and 205 is an N-type well. be.

ＮＭＯＳ１００ではＰ型サブスレート１０１上にＮ型拡散層１０２を形成し、ＰＭＯＳ２００ではＮ型ウエル２０５上にＰ型拡散層２０２を形成する。通常は、Ｐ型サブスレート１０１とＮ型拡散層１０２の電位が順バイアスとならないように、ＮＭＯＳ１００のＰ型サブスレート１０１はグランド電位に接続される。同様に、Ｎ型ウエル２０５とＰ型拡散層２０２の電位が順バイアスとならないように、ＰＭＯＳ２００のＮ型ウエル２０５は電源電圧ＶＤＤに接続される。 N-type diffusion layer 102 is formed on P-type substrate 101 in NMOS 100 , and P-type diffusion layer 202 is formed on N-type well 205 in PMOS 200 . Normally, the P-type substrate 101 of the NMOS 100 is connected to the ground potential so that the potentials of the P-type substrate 101 and the N-type diffusion layer 102 are not forward biased. Similarly, the N-type well 205 of the PMOS 200 is connected to the power supply voltage VDD so that the potentials of the N-type well 205 and the P-type diffusion layer 202 are not forward biased.

しかし、ＭＯＳの拡散層の電位が、グランド電位よりも低くなった場合、もしくは電源電圧ＶＤＤよりも高くなった場合は、バルク（Ｐ型サブスレート１０１、Ｎ型ウエル２０５）から拡散層の方向、もしくは拡散層からバルクの方向へ順バイアス電流が流れることになる。例えばＮ型拡散層１０２がグランド電位よりも低くなった場合は、ＮＭＯＳのＰ型サブスレート１０１からＮ型拡散層１０２へ順バイアス電流が流れる。また、Ｐ型拡散層２０２が電源電圧ＶＤＤよりも高くなった場合は、ＰＭＯＳのＰ型拡散層２０２からＮ型ウエル２０５へ順バイアス電流が流れる。 However, when the potential of the MOS diffusion layer becomes lower than the ground potential or higher than the power supply voltage VDD, the direction from the bulk (P-type substrate 101, N-type well 205) to the diffusion layer, Alternatively, a forward bias current flows from the diffusion layer toward the bulk. For example, when the N-type diffusion layer 102 becomes lower than the ground potential, a forward bias current flows from the NMOS P-type substrate 101 to the N-type diffusion layer 102 . Further, when the P-type diffusion layer 202 becomes higher than the power supply voltage VDD, a forward bias current flows from the P-type diffusion layer 202 of the PMOS to the N-type well 205 .

図４の回路においては、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎの関係次第では、ＣＭＯＳスイッチのバルクまたは拡散層に順バイアス電流が流れ込むケースが発生しうる。
図４の回路において、クロック信号φ１がＨｉｇｈからＬｏｗに切り替わるときまでに入力容量Ｃ１＿Ｐに充電された電荷の量Ｑ１＿Ｐ（φ１）は、次式のようになる。
Ｑ１＿Ｐ＝Ｃ１＿Ｐ（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（５） In the circuit of FIG. 4, depending on the relationship between the input voltages VI_P and VI_N, a forward bias current may flow into the bulk or diffusion layer of the CMOS switch.
In the circuit of FIG. 4, the amount of charge Q1_P (φ1) charged in the input capacitor C1_P by the time the clock signal φ1 switches from High to Low is given by the following equation.
Q1_P=C1_P(VI_P-VCM1) (5)

クロック信号φ２がＨｉｇｈになった瞬間は、入力容量Ｃ１＿Ｐに式（５）で示す電荷が充電されているために、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝ＶＩ＿Ｎ－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（６） At the moment when the clock signal φ2 goes High, the input capacitor C1_P is charged with the electric charge shown by the equation (5), so the voltage VCO_P (φ1_2) at the connection point between the input capacitor C1_P and the switches S3_P and S4_P is It becomes like the following formula.
VCO_P(φ1_2)=VI_N-(VI_P-VCM1) (6)

ここで、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎの値次第で、クロック信号φ２がＨｉｇｈになったフェーズにおいて入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２）の値がＩＣの電源電圧以上、もしくはグランド電位以下の値となりうる。 Here, depending on the values of the input voltages VI_P and VI_N, the value of the voltage VCO_P (φ2) at the connection point between the input capacitor C1_P and the switches S3_P and S4_P is equal to or higher than the power supply voltage of the IC in the phase when the clock signal φ2 becomes High. Alternatively, it can be a value below the ground potential.

例えば電源電圧をＶＤＤとして、電圧ＶＣＭ１をＶＣＭ１≧ＶＤＤ／２の値に設計した場合、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＜－ＶＤＤ／２となる条件で、クロック信号φ２がＨｉｇｈになった瞬間の入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＞ＶＤＤ
・・・（７） For example, if the power supply voltage is VDD and the voltage VCM1 is designed to satisfy VCM1≧VDD/2, the input capacitance C1_P at the moment the clock signal φ2 becomes High under the condition that (VI_P−VI_N)<−VDD/2 is satisfied. and switches S3_P and S4_P, the voltage VCO_P (φ1_2) at the connection point is given by the following equation.
VCO_P(φ1_2)=-(VI_P-VI_N)+VCM1>VDD
... (7)

したがって、電圧ＶＣＯ＿Ｐ（φ１＿２）が電源電圧ＶＤＤよりも高くなるので、スイッチＳ３＿Ｐ，Ｓ４＿ＰのＮＭＯＳ，ＰＭＯＳの拡散層に電源電圧ＶＤＤよりも高い電圧が印加されることになる。 Therefore, since the voltage VCO_P (φ1_2) becomes higher than the power supply voltage VDD, a voltage higher than the power supply voltage VDD is applied to the NMOS and PMOS diffusion layers of the switches S3_P and S4_P.

逆に、ＶＣＭ１の電圧をＶＣＭ１≦ＶＤＤ／２と設計すると、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＞ＶＤＤ／２となる条件で、クロック信号φ２がＨｉｇｈになった瞬間の入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ１＿２）は、次式のようになる。
ＶＣＯ＿Ｐ（φ１＿２）＝－（ＶＩ＿Ｐ－ＶＩ＿Ｎ）＋ＶＣＭ１＜０ ・・（８） Conversely, if the voltage of VCM1 is designed as VCM1≤VDD/2, the input capacitance C1_P and the switches S3_P and S4_P at the moment when the clock signal φ2 becomes High under the condition that (VI_P−VI_N)>VDD/2 is satisfied. The voltage VCO_P (φ1_2) at the connection point is given by the following equation.
VCO_P(φ1_2)=-(VI_P-VI_N)+VCM1<0 (8)

したがって、電圧ＶＣＯ＿Ｐ（φ１＿２）がグランド電位よりも低くなるので、スイッチＳ３＿Ｐ，Ｓ４＿ＰのＮＭＯＳ，ＰＭＯＳの拡散層にグランド電位よりも低い電圧が印加されることになる。
すなわち、（ＶＩ＿Ｐ－ＶＩ＿Ｎ）の電位差の取りうる値がＶＤＤ／２の絶対値より大きい場合に、ＶＣＯ＿Ｐ（φ２）を電源電圧ＶＤＤの範囲に収めるための電圧は一意の解がないことになる。 Therefore, since the voltage VCO_P (φ1_2) becomes lower than the ground potential, a voltage lower than the ground potential is applied to the NMOS and PMOS diffusion layers of the switches S3_P and S4_P.
That is, when the possible value of the potential difference (VI_P-VI_N) is larger than the absolute value of VDD/2, there is no unique solution for the voltage for keeping VCO_P(φ2) within the range of the power supply voltage VDD.

図４のスイッチトキャパシタ積分回路の動作時に、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ、入力容量Ｃ１＿ＮとスイッチＳ３＿Ｎ，Ｓ４＿Ｎとの接続点の電圧ＶＣＯ＿Ｎが電源電圧ＶＤＤよりも高い電圧、もしくはグランド電位よりも低い電圧になった場合、スイッチＳ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿ＮのＮＭＯＳのバルクから拡散層の方向、もしくはＰＭＯＳの拡散層からバルクの方向へ電流が流れることになる。 When the switched-capacitor integration circuit of FIG. 4 operates, the voltage VCO_P at the connection point between the input capacitor C1_P and the switches S3_P and S4_P and the voltage VCO_N at the connection point between the input capacitor C1_N and the switches S3_N and S4_N are higher than the power supply voltage VDD. Or, when the voltage becomes lower than the ground potential, the current flows from the NMOS bulk to the diffusion layer of the switches S3_P, S3_N, S4_P, S4_N, or from the PMOS diffusion layer to the bulk.

その結果、クロック信号φ１がＨｉｇｈのフェーズで充電された入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの電荷がリークすることになり、積分値に誤差が生じる。スイッチトキャパシタ積分回路の設計時には、この電荷のリークを回避する設計を行う必要がある。 As a result, the charges of the input capacitors C1_P and C1_N charged in the High phase of the clock signal φ1 leak, resulting in an error in the integrated value. When designing a switched-capacitor integration circuit, it is necessary to avoid this charge leakage.

図４では、全差動型のスイッチトキャパシタ積分回路を例として挙げたが、シングルエンド型のスイッチトキャパシタ積分回路においても同様の課題が発生し、クロック信号φ１がＨｉｇｈになるフェーズとクロック信号φ２がＨｉｇｈになるフェーズとの入力容量端子電圧の差が大きい場合は、入力容量の電荷のリークを回避する措置を取る必要がある。 In FIG. 4, a fully differential switched-capacitor integration circuit is taken as an example, but a similar problem occurs in a single-ended switched-capacitor integration circuit, and the phase in which the clock signal φ1 becomes High and the clock signal φ2 If there is a large difference between the input capacitor terminal voltage and the high phase, it is necessary to take measures to avoid the leakage of the charge of the input capacitor.

特許第３７９５３３８号公報Japanese Patent No. 3795338 特開２０１６－０４２６２７号公報JP 2016-042627 A

本発明は、上記課題を解決するためになされたもので、動作のフェーズ移行時に容量端子電圧の変動が大きい場合でも、容量の電荷のリークを抑制することができるスイッチトキャパシタ回路を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a switched-capacitor circuit capable of suppressing the leakage of electric charges from the capacitor even when the capacitor terminal voltage fluctuates greatly during the phase transition of the operation. aim.

本発明のスイッチトキャパシタ回路は、サンプリング容量と、演算増幅回路と、前記サンプリング容量の入力側の端子を第１の入力電圧と第２の入力電圧と電荷転送用の第１の基準電圧のうちいずれかに選択的に接続するように構成された入力側スイッチと、前記サンプリング容量の演算増幅回路側の端子を電荷充電用の第２の基準電圧と前記演算増幅回路の入力端子のうちいずれかに選択的に接続するように構成された出力側スイッチとを備え、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を演算することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第１、第２の実施例）は、一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするものである。 The switched-capacitor circuit of the present invention includes a sampling capacitor, an operational amplifier circuit, and an input terminal of the sampling capacitor that is connected to any one of a first input voltage, a second input voltage, and a first reference voltage for charge transfer. and an input side switch configured to selectively connect to either a second reference voltage for charge charging or an input terminal of the operational amplifier circuit. an output side switch configured to be selectively connected, wherein the connection destination of the input side terminal of the sampling capacitor is selected from the first input voltage, the first reference voltage, and the second input voltage. is periodically switched in order to calculate a differential voltage between the first input voltage and the second input voltage.
In one configuration example (first and second embodiments) of the switched capacitor circuit of the present invention, one end is connected to the input terminal of the operational amplifier circuit, and the other end is connected to the output terminal of the operational amplifier circuit. and by periodically switching the connection destination of the input terminal of the sampling capacitor in the order of the first input voltage, the first reference voltage, and the second input voltage, the It is characterized by integrating a differential voltage between the first input voltage and the second input voltage.

また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記入力側スイッチは、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第１のスイッチと、第１の端子が前記サンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第２のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第３のスイッチとからなり、前記出力側スイッチは、第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第４のスイッチと、第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記演算増幅回路の反転入力端子に接続された第５のスイッチとからなり、前記第１、第２、第３のスイッチは、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることを特徴とするものである。 In one configuration example (second embodiment) of the switched capacitor circuit of the present invention, the input side switch has a first terminal connected to the first input voltage and a second terminal connected to the sampling capacitor. and a second switch having a first terminal connected to the input terminal of the sampling capacitor and a second terminal connected to the first reference voltage. and a third switch having a first terminal connected to the second input voltage and a second terminal connected to the input terminal of the sampling capacitor. a fourth switch having a first terminal connected to the operational amplifier circuit side terminal of the sampling capacitor and a second terminal connected to the second reference voltage; and a first terminal operationally amplifying the sampling capacitor. a fifth switch connected to the circuit-side terminal and having a second terminal connected to the inverting input terminal of the operational amplifier circuit, wherein the first, second and third switches are connected to the sampling capacitor; It is characterized in that the connection destination of the terminal on the input side is periodically switched in the order of the first input voltage, the first reference voltage, and the second input voltage.

また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記出力側スイッチは、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記第２の基準電圧に接続し、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記演算増幅回路の反転入力端子に接続することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第２の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。 In one configuration example (second embodiment) of the switched capacitor circuit of the present invention, the output side switch connects the input side terminal of the sampling capacitor to the first input voltage. In the phase, the operational amplifier circuit side terminal of the sampling capacitor is connected to the second reference voltage, and the input side switch connects the input side terminal of the sampling capacitor to the first reference voltage or the second input voltage. , the terminal of the sampling capacitor on the side of the operational amplifier circuit is connected to the inverting input terminal of the operational amplifier circuit.
In one configuration example (second embodiment) of the switched capacitor circuit of the present invention, the first and second reference voltages are set so that the input-side switch connects the input-side terminal of the sampling capacitor to the first voltage. In the phase of connecting to the reference voltage or the second input voltage, the voltage at the connection point between the operational amplifier circuit side terminal of the sampling capacitor and the output side switch is set to fall within the range of the ground potential and the power supply voltage. be done.

また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記演算増幅回路は、全差動オペアンプ回路であり、前記サンプリング容量は、第１のサンプリング容量と第２のサンプリング容量とからなり、前記入力側スイッチは、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第１のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第２のスイッチと、第１の端子が前記第１のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第３のスイッチと、第１の端子が前記第２のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第４のスイッチと、第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第５のスイッチと、第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第６のスイッチとからなり、前記出力側スイッチは、第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第７のスイッチと、第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第８のスイッチと、第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の反転入力端子に接続された第９のスイッチと、第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の非反転入力端子に接続された第１０のスイッチとからなり、前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることを特徴とするものである。 In one configuration example (first embodiment) of the switched capacitor circuit of the present invention, the operational amplifier circuit is a fully differential operational amplifier circuit, and the sampling capacitors are a first sampling capacitor and a second sampling capacitor. and the input side switch has a first terminal connected to the first input voltage and a second terminal connected to the input side terminal of the first sampling capacitor. a second switch having a first terminal connected to the second input voltage and a second terminal connected to the input terminal of the second sampling capacitor; a third switch connected to the input terminal of one sampling capacitor and having a second terminal connected to the first reference voltage; and a first terminal of the switch connected to the input terminal of the second sampling capacitor. and a fourth switch having a second terminal connected to the first reference voltage and a first terminal connected to the second input voltage and a second terminal connected to the first sampling voltage. a fifth switch connected to the input terminal of the capacitor, having a first terminal connected to the first input voltage and a second terminal connected to the input terminal of the second sampling capacitor; The output side switch has a first terminal connected to the fully differential operational amplifier circuit side terminal of the first sampling capacitor, and a second terminal connected to the second reference voltage. a seventh switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the second sampling capacitor and a second terminal connected to the second reference voltage; and a ninth switch having a first terminal connected to the terminal of the first sampling capacitor on the fully differential operational amplifier circuit side and a second terminal connected to the inverting input terminal of the fully differential operational amplifier circuit. and a tenth switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the second sampling capacitor and a second terminal connected to a non-inverting input terminal of the fully differential operational amplifier circuit. The first, third, and fifth switches connect the terminals of the input side of the first sampling capacitor to the first input voltage, the first reference voltage, and the A second input voltage is periodically switched in order, and the second, fourth and sixth switches are synchronized with the first, third and fifth switches to the input side of the second sampling capacitor. is periodically switched in the order of the second input voltage, the first reference voltage, and the first input voltage. and

また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）は、一端が前記全差動オペアンプ回路の反転入力端子に接続され、他端が前記全差動オペアンプ回路の非反転出力に接続された第１の積分容量と、一端が前記全差動オペアンプ回路の非反転入力端子に接続され、他端が前記全差動オペアンプ回路の反転出力に接続された第２の積分容量とさらに備え、前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするものである。 In one configuration example (first embodiment) of the switched capacitor circuit of the present invention, one end is connected to the inverting input terminal of the fully differential operational amplifier circuit, and the other end is the non-inverted output of the fully differential operational amplifier circuit. and a second integration capacitor having one end connected to the non-inverting input terminal of the fully differential operational amplifier circuit and the other end connected to the inverted output of the fully differential operational amplifier circuit. In addition, the first, third, and fifth switches select the connection destination of the input terminal of the first sampling capacitor from the first input voltage, the first reference voltage, and the second voltage. The second, fourth, and sixth switches are synchronized with the first, third, and fifth switches to change the input voltage of the input terminal of the second sampling capacitor. By periodically switching the connection destination in the order of the second input voltage, the first reference voltage, and the first input voltage, a differential voltage between the first input voltage and the second input voltage is characterized by integrating

また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記第７、第８のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第２の入力電圧に接続するフェーズにおいて、前記第１、第２のサンプリング容量の全差動オペアンプ回路側の端子を前記第２の基準電圧に接続し、前記第９、第１０のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の反転入力端子に接続し、前記第２のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の非反転入力端子に接続することを特徴とするものである。
また、本発明のスイッチトキャパシタ回路の１構成例（第１の実施例）において、前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定される。 In one configuration example (first embodiment) of the switched capacitor circuit of the present invention, the seventh and eighth switches are configured so that the input-side switch connects the input-side terminal of the first sampling capacitor to the first sampling capacitor. 1 input voltage, and in the phase in which the input side terminal of the second sampling capacitor is connected to the second input voltage, the terminals of the first and second sampling capacitors on the fully differential operational amplifier circuit side are connected to the second input voltage. to the second reference voltage, and the ninth and tenth switches connect the input terminal of the first sampling capacitor to the first reference voltage or the second input. voltage and connecting the input terminal of the second sampling capacitor to the first reference voltage or the first input voltage, the fully differential operational amplifier circuit side of the first sampling capacitor terminal is connected to the inverting input terminal of the operational amplifier circuit, and the terminal of the second sampling capacitor on the fully differential operational amplifier circuit side is connected to the non-inverting input terminal of the operational amplifier circuit. .
In one configuration example (first embodiment) of the switched capacitor circuit of the present invention, the first and second reference voltages are set so that the input-side switch connects the input-side terminal of the first sampling capacitor to the In the phase of connecting to the first reference voltage or the second input voltage and connecting the input-side terminal of the second sampling capacitor to the first reference voltage or the first input voltage, the first and the voltage at the connection point between the sampling capacitor and the seventh and ninth switches and the voltage at the connection point between the second sampling capacitor and the eighth and tenth switches are within the range between the ground potential and the power supply voltage is set to fit in

本発明によれば、サンプリング容量の入力側の端子の接続先を、第１の入力電圧、第１の基準電圧、第２の入力電圧の順に周期的に切り替えることにより、第１の入力電圧と第２の入力電圧の差動電圧の振幅が大きい場合でも、サンプリング容量の電荷のリークを抑制することができる。その結果、本発明では、信号処理の誤差を低減することができる。 According to the present invention, the first input voltage and the Even when the amplitude of the differential voltage of the second input voltage is large, it is possible to suppress leakage of charge from the sampling capacitor. As a result, the present invention can reduce errors in signal processing.

図１は、本発明の第１の実施例に係る全差動型のスイッチトキャパシタ積分回路の回路図である。FIG. 1 is a circuit diagram of a fully differential switched capacitor integration circuit according to a first embodiment of the present invention. 図２は、本発明の第１の実施例に係る全差動型のスイッチトキャパシタ積分回路のタイミングチャートである。FIG. 2 is a timing chart of the fully differential switched capacitor integration circuit according to the first embodiment of the present invention. 図３は、本発明の第２の実施例に係るシングルエンド型のスイッチトキャパシタ積分回路の回路図である。FIG. 3 is a circuit diagram of a single-ended switched capacitor integration circuit according to a second embodiment of the present invention. 図４は、従来の全差動型のスイッチトキャパシタ積分回路の回路図である。FIG. 4 is a circuit diagram of a conventional fully differential switched capacitor integration circuit. 図５は、従来の全差動型のスイッチトキャパシタ積分回路のタイミングチャートである。FIG. 5 is a timing chart of a conventional fully differential switched capacitor integration circuit. 図６は、トランスミッションゲートの回路図である。FIG. 6 is a circuit diagram of a transmission gate. 図７は、Ｎチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴの断面図である。FIG. 7 is a cross-sectional view of an N-channel MOSFET and a P-channel MOSFET.

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る全差動型のスイッチトキャパシタ積分回路の回路図、図２は図１のスイッチトキャパシタ積分回路のタイミングチャートである。 [First embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a fully differential switched-capacitor integration circuit according to a first embodiment of the present invention, and FIG. 2 is a timing chart of the switched-capacitor integration circuit of FIG.

本実施例のスイッチトキャパシタ積分回路は、全差動オペアンプ回路Ａ１（演算増幅回路）と、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎ（サンプリング容量）と、一端が全差動オペアンプ回路Ａ１の反転入力端子に接続され、他端が全差動オペアンプ回路Ａ１の非反転出力端子に接続された積分容量Ｃ２＿Ｐと、一端が全差動オペアンプ回路Ａ１の非反転入力端子に接続され、他端が全差動オペアンプ回路Ａ１の反転出力端子に接続された積分容量Ｃ２＿Ｎと、第１の端子が入力端子ＶＩ＿Ｐ（第１の入力電圧）に接続され、第２の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１＿Ｐと、第１の端子が入力端子ＶＩ＿Ｎ（第２の入力電圧）に接続され、第２の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１＿Ｎと、第１の端子が入力端子ＶＩ＿Ｎに接続され、第２の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２＿Ｐと、第１の端子が入力端子ＶＩ＿Ｐに接続され、第２の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐのオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１（第２の基準電圧）に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎのオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐのオペアンプ側の端子に接続され、第２の端子が全差動オペアンプ回路Ａ１の反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎのオペアンプ側の端子に接続され、第２の端子が全差動オペアンプ回路Ａ１の非反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４＿Ｎと、第１の端子が入力容量Ｃ１＿Ｐの入力側の端子に接続され、第２の端子が電圧ＶＣＭ２（第１の基準電圧）に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５＿Ｐと、第１の端子が入力容量Ｃ１＿Ｎの入力側の端子に接続され、第２の端子が電圧ＶＣＭ２に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５＿Ｎとから構成される。 The switched capacitor integration circuit of this embodiment includes a fully differential operational amplifier circuit A1 (operational amplifier circuit), input capacitors C1_P and C1_N (sampling capacitors), and one end connected to an inverting input terminal of the fully differential operational amplifier circuit A1. an integration capacitor C2_P whose other end is connected to the non-inverting output terminal of the fully differential operational amplifier circuit A1; The integration capacitor C2_N connected to the inverted output terminal, the first terminal connected to the input terminal VI_P (first input voltage), the second terminal connected to the input terminal of the input capacitor C1_P, and the control terminal A switch S1_P to which a clock signal φ1 is input to, a first terminal connected to an input terminal VI_N (second input voltage), a second terminal connected to an input terminal of an input capacitor C1_N, and a control terminal A switch S1_N to which a clock signal φ1 is input to, a first terminal connected to an input terminal VI_N, a second terminal connected to an input terminal of an input capacitor C1_P, and a control terminal to which a clock signal φ2b is input. a switch S2_P whose first terminal is connected to the input terminal VI_P, whose second terminal is connected to the terminal on the input side of the input capacitor C1_N, and whose control terminal receives the clock signal φ2b; A switch S3_P whose terminal is connected to the operational amplifier side terminal of the input capacitor C1_P, whose second terminal is connected to the voltage VCM1 (second reference voltage), and whose control terminal receives the clock signal φ1; A switch S3_N whose terminal is connected to the operational amplifier side terminal of the input capacitor C1_N, whose second terminal is connected to the voltage VCM1, whose control terminal receives the clock signal φ1, and whose first terminal is the operational amplifier side of the input capacitor C1_P A switch S4_P whose second terminal is connected to the inverting input terminal of the fully differential operational amplifier circuit A1, whose control terminal receives the clock signal φ2, and whose first terminal is the operational amplifier side of the input capacitor C1_N A switch S4_N whose second terminal is connected to the non-inverting input terminal of the fully differential operational amplifier circuit A1, whose control terminal receives the clock signal φ2, and whose first terminal is the input of the input capacitor C1_P A switch S5_P whose second terminal is connected to the voltage VCM2 (first reference voltage) and whose control terminal receives the clock signal φ2a, and whose first terminal is the input side of the input capacitor C1_N. and the second terminal is connected to a voltage VCM2 to control and a switch S5_N to which the clock signal φ2a is input to the control terminal.

スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎは入力側スイッチを構成し、スイッチＳ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４＿Ｐ，Ｓ４＿Ｎは出力側スイッチを構成している。
クロック信号φ１，φ２，φ２ａ，φ２ｂは、図示しないクロック信号源から出力される。 Switches S1_P, S1_N, S2_P, S2_N, S5_P, and S5_N constitute input side switches, and switches S3_P, S3_N, S4_P, and S4_N constitute output side switches.
Clock signals φ1, φ2, φ2a and φ2b are output from a clock signal source (not shown).

本実施例では、図４に示したスイッチトキャパシタ積分回路に対してスイッチＳ５＿Ｐ，Ｓ５＿Ｎを追加し、スイッチトキャパシタ積分回路の電荷ホールドのフェーズφ２を、φ２ａ，φ２ｂの２つに分割し、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎの接続状態を３つのフェーズ（φ１，φ２ａ，φ２ｂ）に分割する。 In this embodiment, switches S5_P and S5_N are added to the switched capacitor integration circuit shown in FIG. The connection states of S1_N, S2_P, S2_N, S5_P, and S5_N are divided into three phases (φ1, φ2a, φ2b).

クロック信号φ１がＨｉｇｈ、クロック信号φ２，φ２ａ，φ２ｂがＬｏｗのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎがオン、スイッチＳ２＿Ｐ，Ｓ２＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎがオフとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｐと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｎと接続される。 In the phase in which the clock signal φ1 is High and the clock signals φ2, φ2a, and φ2b are Low, the switches S1_P and S1_N are turned on, the switches S2_P, S2_N, S5_P, and S5_N are turned off, and the input terminal of the input capacitor C1_P is connected to the input terminal VI_P. , and the terminal on the input side of the input capacitor C1_N is connected to the input terminal VI_N.

クロック信号φ１，φ２ｂがＬｏｗ、クロック信号φ２，φ２ａがＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２＿Ｐ，Ｓ２＿Ｎがオフ、スイッチＳ５＿Ｐ，Ｓ５＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの入力側の端子は電圧ＶＣＭ２と接続される。 In the phase in which the clock signals φ1 and φ2b are Low and the clock signals φ2 and φ2a are High, the switches S1_P, S1_N, S2_P and S2_N are turned off, the switches S5_P and S5_N are turned on, and the terminals on the input sides of the input capacitors C1_P and C1_N are at voltages. Connected to VCM2.

クロック信号φ１，φ２ａがＬｏｗ、クロック信号φ２，φ２ｂがＨｉｇｈのフェーズでは、スイッチＳ１＿Ｐ，Ｓ１＿Ｎ，Ｓ５＿Ｐ，Ｓ５＿Ｎがオフ、スイッチＳ２＿Ｐ，Ｓ２＿Ｎがオンとなり、入力容量Ｃ１＿Ｐの入力側の端子は入力端子ＶＩ＿Ｎと接続され、入力容量Ｃ１＿Ｎの入力側の端子は入力端子ＶＩ＿Ｐと接続される。 In the phase in which the clock signals φ1 and φ2a are Low and the clock signals φ2 and φ2b are High, the switches S1_P, S1_N, S5_P and S5_N are turned off, the switches S2_P and S2_N are turned on, and the input terminal of the input capacitor C1_P is connected to the input terminal VI_N. and the terminal on the input side of the input capacitor C1_N is connected to the input terminal VI_P.

従来と同様に、クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオン、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオフとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は電圧ＶＣＭ１に接続される。また、クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３＿Ｐ，Ｓ３＿Ｎがオフ、スイッチＳ４＿Ｐ，Ｓ４＿Ｎがオンとなり、入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎのオペアンプ側の端子は全差動オペアンプ回路Ａ１の入力端子と接続される。 As in the conventional case, when the clock signal φ1 is High and the clock signal φ2 is Low, the switches S3_P and S3_N are turned on, the switches S4_P and S4_N are turned off, and the terminals of the input capacitors C1_P and C1_N on the operational amplifier side are connected to the voltage VCM1. be done. In the phase in which the clock signal φ1 is Low and the clock signal φ2 is High, the switches S3_P and S3_N are turned off and the switches S4_P and S4_N are turned on. Connected to the input terminal.

クロック信号φ２ａがＨｉｇｈになったフェーズにおける入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ａ）の値は次式のようになる。
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＣＭ２－（ＶＩ＿Ｐ－ＶＣＭ１） ・・・（９） The value of the voltage VCO_P (φ2a) at the connection point between the input capacitor C1_P and the switches S3_P and S4_P in the phase in which the clock signal φ2a is High is given by the following equation.
VCO_P(φ2a)=VCM2-(VI_P-VCM1) (9)

また、クロック信号φ２ｂがＨｉｇｈになったフェーズにおける入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ｂ）の値は次式のようになる。
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ－（ＶＣＭ２－ＶＣＭ’） ・・・（１０） Also, the value of the voltage VCO_P (φ2b) at the connection point between the input capacitor C1_P and the switches S3_P and S4_P in the phase when the clock signal φ2b goes High is given by the following equation.
VCO_P(φ2b)=VI_N-(VCM2-VCM') (10)

式（１０）において、ＶＣＭ’＝ＶＣＭ１（コモンモードフィードバック電圧＝ＶＣＭ１の場合）である。
クロック信号φ１がＨｉｇｈのフェーズで充電された入力容量Ｃ１＿Ｐ，Ｃ１＿Ｎの電荷のリークを回避するためには、式（９）、式（１０）の電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）の値がグランド電位から電源電圧ＶＤＤの範囲を超えないように、電圧ＶＣＭ１，ＶＣＭ２の値を設計すればよいことになる。 In equation (10), VCM'=VCM1 (when common mode feedback voltage=VCM1).
In order to avoid the leakage of charges from the input capacitors C1_P and C1_N charged in the High phase of the clock signal φ1, the values of the voltages VCO_P (φ2a) and VCO_P (φ2b) in equations (9) and (10) are set to The values of the voltages VCM1 and VCM2 should be designed so as not to exceed the range from the ground potential to the power supply voltage VDD.

例えば電源電圧ＶＤＤに対して、ＶＣＭ１＝ＶＣＭ２＝ＶＤＤ／２とすれば、電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）は以下のようになる。
ＶＣＯ＿Ｐ（φ２ａ）＝ＶＤＤ－ＶＩ＿Ｐ ・・・（１１）
ＶＣＯ＿Ｐ（φ２ｂ）＝ＶＩ＿Ｎ ・・・（１２） For example, if VCM1=VCM2=VDD/2 with respect to the power supply voltage VDD, the voltages VCO_P (φ2a) and VCO_P (φ2b) are as follows.
VCO_P(φ2a)=VDD-VI_P (11)
VCO_P(φ2b)=VI_N (12)

ただし、０Ｖ≦ＶＩ＿Ｐ≦ＶＤＤ、かつ０Ｖ≦ＶＩ＿Ｎ≦ＶＤＤとする。式（１１）、式（１２）によれば、入力電圧ＶＩ＿Ｐ，ＶＩ＿Ｎがグランド電位と電源電圧ＶＤＤの範囲内である限り、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧ＶＣＯ＿Ｐ（φ２ａ），ＶＣＯ＿Ｐ（φ２ｂ）もグランド電位と電源電圧ＶＤＤの範囲内に収まることになる。 However, 0V≦VI_P≦VDD and 0V≦VI_N≦VDD. According to equations (11) and (12), as long as the input voltages VI_P and VI_N are within the range between the ground potential and the power supply voltage VDD, the voltage VCO_P (φ2a) at the connection point between the input capacitor C1_P and the switches S3_P and S4_P is , VCO_P (φ2b) are also within the range between the ground potential and the power supply voltage VDD.

式（１１）、式（１２）では、入力容量Ｃ１＿ＰとスイッチＳ３＿Ｐ，Ｓ４＿Ｐとの接続点の電圧のみ示しているが、例えばＶＣＭ１＝ＶＣＭ２＝ＶＤＤ／２とすることにより、入力容量Ｃ１＿ＮとスイッチＳ３＿Ｎ，Ｓ４＿Ｎとの接続点の電圧ＶＣＯ＿Ｎもグランド電位と電源電圧ＶＤＤの範囲内となる。 Equations (11) and (12) show only the voltage at the connection point between the input capacitor C1_P and the switches S3_P and S4_P. , S4_N is also within the range between the ground potential and the power supply voltage VDD.

本実施例では、入力容量Ｃ１＿Ｐの入力端子側の電圧を、一度にＶＩ＿ＰからＶＩ＿Ｎへ変化させずに、ＶＣＭ２を経由させることになる。入力電圧ＶＩ＿Ｐと入力電圧ＶＩ＿Ｎの電位差が大きい場合に、既知の電圧ＶＣＭ２を経由することで、瞬間的な電圧の変化量を規定値内に抑えることができ、入力容量Ｃ１＿Ｐの電荷のリークを抑制できる。入力容量Ｃ１＿Ｎについても同様である。したがって、本実施例では、差動入力などの用途において、大きな振幅の電圧信号を取得できるようになり、特許文献２に開示された構成と比較して、積分回路のＳ／Ｎの向上が期待できる。 In this embodiment, the voltage on the input terminal side of the input capacitor C1_P is passed through the VCM2 without changing from VI_P to VI_N all at once. When the potential difference between the input voltage VI_P and the input voltage VI_N is large, by passing through the known voltage VCM2, the amount of instantaneous voltage change can be suppressed within the specified value, and the charge leakage of the input capacitor C1_P is suppressed. can. The same applies to the input capacitance C1_N. Therefore, in this embodiment, in applications such as differential input, it becomes possible to obtain a voltage signal with a large amplitude, and compared with the configuration disclosed in Patent Document 2, an improvement in the S/N of the integration circuit is expected. can.

［第２の実施例］
第１の実施例では、全差動型のスイッチトキャパシタ積分回路を例に挙げて説明したが、シングルエンド型のスイッチトキャパシタ積分回路にも本発明を適用可能である。図３は本発明の第２の実施例に係るシングルエンド型のスイッチトキャパシタ積分回路の回路図である。 [Second embodiment]
In the first embodiment, the fully-differential switched-capacitor integration circuit has been described as an example, but the present invention can also be applied to a single-ended switched-capacitor integration circuit. FIG. 3 is a circuit diagram of a single-ended switched capacitor integration circuit according to a second embodiment of the present invention.

本実施例のスイッチトキャパシタ積分回路は、非反転入力端子が電圧ＶＣＭ１（第２の基準電圧）に接続されたオペアンプ回路Ａ２（演算増幅回路）と、入力容量Ｃ１（サンプリング容量）と、一端がオペアンプ回路Ａ２の反転入力端子に接続され、他端がオペアンプ回路Ａ２の出力端子に接続された積分容量Ｃ２と、第１の端子が入力端子Ｖ１（第１の入力電圧）に接続され、第２の端子が入力容量Ｃ１の入力側の端子に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ１と、第１の端子が入力端子Ｖ２（第２の入力電圧）に接続され、第２の端子が入力容量Ｃ１の入力側の端子に接続され、制御端子にクロック信号φ２ｂが入力されるスイッチＳ２と、第１の端子が入力容量Ｃ１のオペアンプ側の端子に接続され、第２の端子が電圧ＶＣＭ１に接続され、制御端子にクロック信号φ１が入力されるスイッチＳ３と、第１の端子が入力容量Ｃ１のオペアンプ側の端子に接続され、第２の端子がオペアンプ回路Ａ２の反転入力端子に接続され、制御端子にクロック信号φ２が入力されるスイッチＳ４と、第１の端子が入力容量Ｃ１の入力側の端子に接続され、第２の端子が電圧ＶＣＭ２（第１の基準電圧）に接続され、制御端子にクロック信号φ２ａが入力されるスイッチＳ５とから構成される。 The switched capacitor integration circuit of this embodiment includes an operational amplifier circuit A2 (operational amplifier circuit) whose non-inverting input terminal is connected to the voltage VCM1 (second reference voltage), an input capacitor C1 (sampling capacitor), and one end of which is an operational amplifier. an integrating capacitor C2 connected to the inverting input terminal of the circuit A2 and having the other end connected to the output terminal of the operational amplifier circuit A2; A switch S1 whose terminal is connected to the terminal on the input side of the input capacitor C1, whose control terminal receives the clock signal φ1, and whose first terminal is connected to the input terminal V2 (second input voltage) are connected to the second switch S1. A switch S2 whose terminal is connected to the terminal on the input side of the input capacitor C1 and whose control terminal receives the clock signal φ2b, and whose first terminal is connected to the terminal on the operational amplifier side of the input capacitor C1 and whose second terminal is A switch S3 connected to the voltage VCM1 and having a control terminal to which the clock signal φ1 is input, a first terminal connected to the operational amplifier side terminal of the input capacitor C1, and a second terminal connected to the inverting input terminal of the operational amplifier circuit A2. A switch S4 having a control terminal to which a clock signal φ2 is input, a first terminal connected to the terminal on the input side of the input capacitor C1, and a second terminal connected to the voltage VCM2 (first reference voltage). and a switch S5 whose control terminal receives a clock signal φ2a.

スイッチＳ１，Ｓ２，Ｓ５は入力側スイッチを構成し、スイッチＳ３，Ｓ４は出力側スイッチを構成している。
本実施例においても、スイッチトキャパシタ積分回路のタイミングチャートは図２と同様である。 The switches S1, S2 and S5 constitute input side switches, and the switches S3 and S4 constitute output side switches.
Also in this embodiment, the timing chart of the switched capacitor integration circuit is the same as in FIG.

クロック信号φ１がＨｉｇｈ、クロック信号φ２，φ２ａ，φ２ｂがＬｏｗのフェーズでは、スイッチＳ１がオン、スイッチＳ２，Ｓ５がオフとなり、入力容量Ｃ１の入力側の端子は入力端子Ｖ１と接続される。クロック信号φ１，φ２ｂがＬｏｗ、クロック信号φ２，φ２ａがＨｉｇｈのフェーズでは、スイッチＳ１，Ｓ２がオフ、スイッチＳ５がオンとなり、入力容量Ｃ１の入力側の端子は電圧ＶＣＭ２と接続される。クロック信号φ１，φ２ａがＬｏｗ、クロック信号φ２，φ２ｂがＨｉｇｈのフェーズでは、スイッチＳ１，Ｓ５がオフ、スイッチＳ２がオンとなり、入力容量Ｃ１の入力側の端子は入力端子Ｖ２と接続される。 In the phase in which the clock signal φ1 is High and the clock signals φ2, φ2a, and φ2b are Low, the switch S1 is turned on, the switches S2 and S5 are turned off, and the input terminal of the input capacitor C1 is connected to the input terminal V1. In the phase in which the clock signals φ1 and φ2b are Low and the clock signals φ2 and φ2a are High, the switches S1 and S2 are turned off, the switch S5 is turned on, and the input terminal of the input capacitor C1 is connected to the voltage VCM2. In the phase in which the clock signals φ1 and φ2a are Low and the clock signals φ2 and φ2b are High, the switches S1 and S5 are turned off, the switch S2 is turned on, and the input terminal of the input capacitor C1 is connected to the input terminal V2.

クロック信号φ１がＨｉｇｈ、クロック信号φ２がＬｏｗのフェーズでは、スイッチＳ３がオン、スイッチＳ４がオフとなり、入力容量Ｃ１のオペアンプ側の端子は電圧ＶＣＭ１に接続される。また、クロック信号φ１がＬｏｗ、クロック信号φ２がＨｉｇｈのフェーズでは、スイッチＳ３がオフ、スイッチＳ４がオンとなり、入力容量Ｃ１のオペアンプ側の端子はオペアンプ回路Ａ２の反転入力端子と接続される。 In the phase in which the clock signal φ1 is High and the clock signal φ2 is Low, the switch S3 is turned on, the switch S4 is turned off, and the operational amplifier side terminal of the input capacitor C1 is connected to the voltage VCM1. In the phase in which the clock signal φ1 is Low and the clock signal φ2 is High, the switch S3 is turned off, the switch S4 is turned on, and the operational amplifier side terminal of the input capacitor C1 is connected to the inverting input terminal of the operational amplifier circuit A2.

本実施例では、クロック信号φ１の１周期毎に、入力端子Ｖ１とＶ２の差動電圧が積分される。第１の実施例と同様に、入力容量Ｃ１の接続先を、φ２ａ，φ２ｂの２段階に切り替えて電荷を段階的に積分容量Ｃ２へ転送することで、Ｖ１－Ｖ２の振幅が大きい場合でも、入力容量Ｃ１の電荷のリークを防ぐことができる。 In this embodiment, the differential voltage between the input terminals V1 and V2 is integrated every cycle of the clock signal φ1. As in the first embodiment, by switching the connection destination of the input capacitor C1 between two stages of φ2a and φ2b and transferring the electric charge to the integration capacitor C2 in stages, even if the amplitude of V1-V2 is large, It is possible to prevent electric charge leakage from the input capacitor C1.

第１、第２の実施例では、スイッチトキャパシタ積分回路を例に挙げて説明したが、本発明はスイッチトキャパシタ回路全般に対して広く適用できると考えられ、動作のフェーズ移行時に容量端子電圧の変動が大きい場合の電荷リークの抑制方法として使用できる。 In the first and second embodiments, the switched capacitor integration circuit was described as an example. However, the present invention is considered to be widely applicable to switched capacitor circuits in general, and the fluctuation of the capacitor terminal voltage during the phase transition of the operation is considered. It can be used as a method of suppressing charge leakage when is large.

本発明は、スイッチトキャパシタ回路に適用することができる。 The present invention can be applied to switched capacitor circuits.

Ａ１…全差動オペアンプ回路、Ａ２…オペアンプ回路、Ｃ１，Ｃ１＿Ｐ，Ｃ１＿Ｎ…入力容量、Ｃ２，Ｃ２＿Ｐ，Ｃ２＿Ｎ…積分容量、Ｓ１，Ｓ１＿Ｐ，Ｓ１＿Ｎ，Ｓ２，Ｓ２＿Ｐ，Ｓ２＿Ｎ，Ｓ３，Ｓ３＿Ｐ，Ｓ３＿Ｎ，Ｓ４，Ｓ４＿Ｐ，Ｓ４＿Ｎ，Ｓ５，Ｓ５＿Ｐ，Ｓ５＿Ｎ…スイッチ。 A1... fully differential operational amplifier circuit, A2... operational amplifier circuit, C1, C1_P, C1_N... input capacitance, C2, C2_P, C2_N... integral capacitance, S1, S1_P, S1_N, S2, S2_P, S2_N, S3, S3_P, S3_N, S4 , S4_P, S4_N, S5, S5_P, S5_N . . . switches.

Claims (9)

サンプリング容量と、
演算増幅回路と、
前記サンプリング容量の入力側の端子を第１の入力電圧と第２の入力電圧と電荷転送用の第１の基準電圧のうちいずれかに選択的に接続するように構成された入力側スイッチと、
前記サンプリング容量の演算増幅回路側の端子を電荷充電用の第２の基準電圧と前記演算増幅回路の入力端子のうちいずれかに選択的に接続するように構成された出力側スイッチとを備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を演算することを特徴とするスイッチトキャパシタ回路。 a sampling volume;
an operational amplifier circuit;
an input-side switch configured to selectively connect an input-side terminal of the sampling capacitor to any one of a first input voltage, a second input voltage, and a first reference voltage for charge transfer;
an output side switch configured to selectively connect the operational amplifier circuit side terminal of the sampling capacitor to either a second reference voltage for charge charging or an input terminal of the operational amplifier circuit;
The first input voltage and the A switched capacitor circuit that calculates a differential voltage of a second input voltage. 請求項１記載のスイッチトキャパシタ回路において、
一端が前記演算増幅回路の入力端子に接続され、他端が前記演算増幅回路の出力端子に接続された積分容量をさらに備え、
前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。 The switched capacitor circuit of claim 1, wherein
further comprising an integration capacitor having one end connected to the input terminal of the operational amplifier circuit and the other end connected to the output terminal of the operational amplifier circuit,
The first input voltage and the A switched capacitor circuit that integrates a differential voltage of a second input voltage. 請求項１または２記載のスイッチトキャパシタ回路において、
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記サンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第２のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記サンプリング容量の入力側の端子に接続された第３のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第４のスイッチと、
第１の端子が前記サンプリング容量の演算増幅回路側の端子に接続され、第２の端子が前記演算増幅回路の反転入力端子に接続された第５のスイッチとからなり、
前記第１、第２、第３のスイッチは、前記サンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。 3. In the switched capacitor circuit according to claim 1,
The input side switch is
a first switch having a first terminal connected to the first input voltage and a second terminal connected to an input-side terminal of the sampling capacitor;
a second switch having a first terminal connected to the input terminal of the sampling capacitor and a second terminal connected to the first reference voltage;
a third switch having a first terminal connected to the second input voltage and a second terminal connected to an input terminal of the sampling capacitor;
The output side switch is
a fourth switch having a first terminal connected to the operational amplifier circuit side terminal of the sampling capacitor and having a second terminal connected to the second reference voltage;
a fifth switch having a first terminal connected to the operational amplifier circuit side terminal of the sampling capacitor and a second terminal connected to the inverting input terminal of the operational amplifier circuit;
The first, second, and third switches periodically change the connection destination of the input-side terminal of the sampling capacitor to the first input voltage, the first reference voltage, and the second input voltage in this order. A switched capacitor circuit, characterized in that it switches to 請求項１乃至３のいずれか１項に記載のスイッチトキャパシタ回路において、
前記出力側スイッチは、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記第２の基準電圧に接続し、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子を前記演算増幅回路の反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。 In the switched capacitor circuit according to any one of claims 1 to 3,
The output-side switch connects the operational amplifier circuit-side terminal of the sampling capacitor to the second reference voltage in a phase in which the input-side switch connects the input-side terminal of the sampling capacitor to the first input voltage. In the phase in which the input side switch connects the input side terminal of the sampling capacitor to the first reference voltage or the second input voltage, the operational amplifier circuit side terminal of the sampling capacitor is connected to the operational amplifier circuit. A switched capacitor circuit connected to an inverting input terminal. 請求項１乃至４のいずれか１項に記載のスイッチトキャパシタ回路において、
前記第１、第２の基準電圧は、前記入力側スイッチが前記サンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続するフェーズにおいて前記サンプリング容量の演算増幅回路側の端子と前記出力側スイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。 In the switched capacitor circuit according to any one of claims 1 to 4,
The first and second reference voltages are applied to the operational amplifier circuit of the sampling capacitor in the phase in which the input switch connects the input terminal of the sampling capacitor to the first reference voltage or the second input voltage. A switched capacitor circuit, wherein a voltage at a connection point between a side terminal and the output side switch is set to be within a range between a ground potential and a power supply voltage. 請求項１記載のスイッチトキャパシタ回路において、
前記演算増幅回路は、全差動オペアンプ回路であり、
前記サンプリング容量は、第１のサンプリング容量と第２のサンプリング容量とからなり、
前記入力側スイッチは、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第１のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第２のスイッチと、
第１の端子が前記第１のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第３のスイッチと、
第１の端子が前記第２のサンプリング容量の入力側の端子に接続され、第２の端子が前記第１の基準電圧に接続された第４のスイッチと、
第１の端子が前記第２の入力電圧に接続され、第２の端子が前記第１のサンプリング容量の入力側の端子に接続された第５のスイッチと、
第１の端子が前記第１の入力電圧に接続され、第２の端子が前記第２のサンプリング容量の入力側の端子に接続された第６のスイッチとからなり、
前記出力側スイッチは、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第７のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記第２の基準電圧に接続された第８のスイッチと、
第１の端子が前記第１のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の反転入力端子に接続された第９のスイッチと、
第１の端子が前記第２のサンプリング容量の全差動オペアンプ回路側の端子に接続され、第２の端子が前記全差動オペアンプ回路の非反転入力端子に接続された第１０のスイッチとからなり、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることを特徴とするスイッチトキャパシタ回路。 The switched capacitor circuit of claim 1, wherein
The operational amplifier circuit is a fully differential operational amplifier circuit,
the sampling capacitor comprises a first sampling capacitor and a second sampling capacitor;
The input side switch is
a first switch having a first terminal connected to the first input voltage and a second terminal connected to an input-side terminal of the first sampling capacitor;
a second switch having a first terminal connected to the second input voltage and a second terminal connected to an input-side terminal of the second sampling capacitor;
a third switch having a first terminal connected to the input terminal of the first sampling capacitor and a second terminal connected to the first reference voltage;
a fourth switch having a first terminal connected to the input terminal of the second sampling capacitor and a second terminal connected to the first reference voltage;
a fifth switch having a first terminal connected to the second input voltage and a second terminal connected to an input terminal of the first sampling capacitor;
a sixth switch having a first terminal connected to the first input voltage and a second terminal connected to an input-side terminal of the second sampling capacitor;
The output side switch is
a seventh switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the first sampling capacitor and having a second terminal connected to the second reference voltage;
an eighth switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the second sampling capacitor and a second terminal connected to the second reference voltage;
a ninth switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the first sampling capacitor and having a second terminal connected to an inverting input terminal of the fully differential operational amplifier circuit;
a tenth switch having a first terminal connected to the fully differential operational amplifier circuit side terminal of the second sampling capacitor and a second terminal connected to a non-inverting input terminal of the fully differential operational amplifier circuit; become,
The first, third, and fifth switches connect the input-side terminal of the first sampling capacitor to one of the first input voltage, the first reference voltage, and the second input voltage. In this order, the second, fourth and sixth switches are synchronized with the first, third and fifth switches to connect the terminals on the input side of the second sampling capacitors. , the second input voltage, the first reference voltage, and the first input voltage, which are periodically switched in this order. 請求項６記載のスイッチトキャパシタ回路において、
一端が前記全差動オペアンプ回路の反転入力端子に接続され、他端が前記全差動オペアンプ回路の非反転出力に接続された第１の積分容量と、
一端が前記全差動オペアンプ回路の非反転入力端子に接続され、他端が前記全差動オペアンプ回路の反転出力に接続された第２の積分容量とさらに備え、
前記第１、第３、第５のスイッチは、前記第１のサンプリング容量の入力側の端子の接続先を、前記第１の入力電圧、前記第１の基準電圧、前記第２の入力電圧の順に周期的に切り替え、前記第２、第４、第６のスイッチは、前記第１、第３、第５のスイッチと同期して、前記第２のサンプリング容量の入力側の端子の接続先を、前記第２の入力電圧、前記第１の基準電圧、前記第１の入力電圧の順に周期的に切り替えることで、前記第１の入力電圧と前記第２の入力電圧の差動電圧を積分することを特徴とするスイッチトキャパシタ回路。 The switched capacitor circuit of claim 6,
a first integration capacitor having one end connected to the inverting input terminal of the fully differential operational amplifier circuit and the other end connected to the non-inverting output of the fully differential operational amplifier circuit;
a second integration capacitor having one end connected to the non-inverting input terminal of the fully differential operational amplifier circuit and the other end connected to the inverted output of the fully differential operational amplifier circuit;
The first, third, and fifth switches connect the input-side terminal of the first sampling capacitor to one of the first input voltage, the first reference voltage, and the second input voltage. In this order, the second, fourth and sixth switches are synchronized with the first, third and fifth switches to connect the terminals on the input side of the second sampling capacitors. , the second input voltage, the first reference voltage, and the first input voltage are periodically switched in this order to integrate a differential voltage between the first input voltage and the second input voltage. A switched capacitor circuit characterized by: 請求項６または７記載のスイッチトキャパシタ回路において、
前記第７、第８のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第２の入力電圧に接続するフェーズにおいて、前記第１、第２のサンプリング容量の全差動オペアンプ回路側の端子を前記第２の基準電圧に接続し、
前記第９、第１０のスイッチは、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の反転入力端子に接続し、前記第２のサンプリング容量の全差動オペアンプ回路側の端子を前記演算増幅回路の非反転入力端子に接続することを特徴とするスイッチトキャパシタ回路。 8. In the switched capacitor circuit according to claim 6 or 7,
In the seventh and eighth switches, the input side switch connects the input terminal of the first sampling capacitor to the first input voltage, and connects the input terminal of the second sampling capacitor to the input voltage. in the phase of connecting to the second input voltage, connecting terminals of the first and second sampling capacitors on the fully differential operational amplifier circuit side to the second reference voltage;
The ninth and tenth switches connect the input side terminal of the first sampling capacitor to the first reference voltage or the second input voltage, and the input side switch connects the input side terminal of the first sampling capacitor to the first reference voltage or the second input voltage. is connected to the first reference voltage or the first input voltage, the fully differential operational amplifier circuit side terminal of the first sampling capacitor is connected to the inverting input terminal of the operational amplifier circuit and connecting a terminal of the second sampling capacitor on the fully differential operational amplifier circuit side to a non-inverting input terminal of the operational amplifier circuit. 請求項６乃至８のいずれか１項に記載のスイッチトキャパシタ回路において、
前記第１、第２の基準電圧は、前記入力側スイッチが前記第１のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第２の入力電圧に接続し、前記第２のサンプリング容量の入力側の端子を前記第１の基準電圧または前記第１の入力電圧に接続するフェーズにおいて、前記第１のサンプリング容量と前記第７、第９のスイッチとの接続点の電圧および前記第２のサンプリング容量と前記第８、第１０のスイッチとの接続点の電圧が、グランド電位と電源電圧の範囲内に収まるように設定されることを特徴とするスイッチトキャパシタ回路。 In the switched capacitor circuit according to any one of claims 6 to 8,
The first and second reference voltages are set so that the input switch connects the input terminal of the first sampling capacitor to the first reference voltage or the second input voltage, and the second sampling In the phase in which the input terminal of the capacitor is connected to the first reference voltage or the first input voltage, the voltage at the connection point between the first sampling capacitor and the seventh and ninth switches and the first 2. A switched capacitor circuit according to claim 1, wherein a voltage at a connection point between said eighth and tenth switches and said sampling capacitor No. 2 is set so as to fall within a range between a ground potential and a power supply voltage.
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