JP2023001953A - 半導体集積回路及び演算システム - Google Patents

Abstract

【課題】一つの実施形態は、積和演算を効率化できる半導体集積回路及び演算システムを提供することを目的とする。【解決手段】一つの実施形態によれば、複数の記憶素子と複数の乗算回路と１以上の容量素子と加算回路とを有する半導体集積回路が提供される。複数の記憶素子は、複数行を構成するように配列される。複数の記憶素子は、それぞれが複数ビットの重みの何れかのビット位置の値を記憶する。複数の乗算回路は、複数行を構成するように配列される。複数の乗算回路は、複数の入力電圧に複数ビットの重みを乗算し、複数の乗算結果を生成する。１以上の容量素子は、複数の乗算結果に応じた電荷を蓄積する。加算回路は、出力電圧を生成する。出力電圧は、１以上の容量素子に蓄積された電荷の合計値に対応する。複数の入力電圧は、それぞれが重みの何れかのビット位置に対応するとともに異なる振幅を有する。【選択図】図２

Description

本実施形態は、半導体集積回路及び演算システムに関する。

半導体集積回路は、入力された複数の値それぞれに重みを乗算した複数の結果を加算する積和演算を実行することがある。このとき、積和演算の効率化が望まれる。

米国特許出願公開第２０１９／０８０２３１号明細書 米国特許出願公開第２０２０／１０５３３７号明細書 特許第５９８１６６６号公報 特開２０２０－３０８２２号公報 特開２０２０－１６０８８７号公報

一つの実施形態は、積和演算を効率化できる半導体集積回路及び演算システムを提供することを目的とする。

一つの実施形態によれば、複数の記憶素子と複数の乗算回路と１以上の容量素子と加算回路とを有する半導体集積回路が提供される。複数の記憶素子は、複数行を構成するように配列される。複数の記憶素子は、それぞれが複数ビットの重みの何れかのビット位置の値を記憶する。複数の乗算回路は、複数行を構成するように配列される。複数の乗算回路は、複数の入力電圧に複数ビットの重みを乗算し、複数の乗算結果を生成する。１以上の容量素子は、複数の乗算結果に応じた電荷を蓄積する。加算回路は、出力電圧を生成する。出力電圧は、１以上の容量素子に蓄積された電荷の合計値に対応する。複数の入力電圧は、それぞれが重みの何れかのビット位置に対応するとともに異なる振幅を有する。

第１の実施形態にかかる半導体集積回路を含む演算システムの構成を示す図。 第１の実施形態にかかる半導体集積回路の構成を示す回路図。 第１の実施形態にかかる半導体集積回路の動作を示す波形図。 第１の実施形態の変形例にかかる半導体集積回路の構成を示す回路図。 第２の実施形態にかかる半導体集積回路の構成を示す回路図。 第２の実施形態にかかる半導体集積回路の動作を示す波形図。 第２の実施形態にかかる半導体集積回路の動作を示す波形図。 第３の実施形態にかかる半導体集積回路の構成を示す回路図。 第４の実施形態における単位セルの概略構成を示す回路図。 第４の実施形態における単位セルの具体的な構成を示す回路図。 第４の実施形態の変形例における単位セルの具体的な構成を示す回路図。 第５の実施形態における入力回路の単位構成を示す回路図。 第５の実施形態における入力回路の構成を示す回路図。 第５の実施形態における入力回路のユースケースを示す回路図。 第５の実施形態における入力回路のユースケースを示す回路図。 第５の実施形態の変形例における入力回路の構成を示す回路図。 第６の実施形態における入力回路の単位構成を示す回路図。 第６の実施形態におけるＤＡ変換回路の構成を示す回路図。 第６の実施形態におけるマッピングテーブルを示す図。 第６の実施形態における入力回路の構成を示す回路図。 第６の実施形態における入力回路の動作を示す波形図。

以下に添付図面を参照して、実施形態にかかる演算システムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる演算システムは、例えば、ＡＩ（人工知能）アクセラレータなどのニューラルネットワークの処理の一部を実行する用途に用いられ得る。ＡＩアクセラレータは、タスクを学習したり推論を行ったりするために、複数ビットの入力に複数ビットの重みを乗算し、乗算の結果を加算する積和演算を実行する。演算システムでは、この演算を、高速かつ効率的に並行して行うことが要求される。例えば、演算システムは、ニューラルネットワークにおけるある層の複数のニューロンに対して積和演算を並行して行う（並行演算）。並行演算は、複数ビットを含む入力と複数ビットを含む重みとが任意のビット精度で乗算されるような演算を含む。

この並行演算は、メモリ回路と演算回路が一体もしくは物理的に近接して配置されていることを特徴とするインメモリの半導体集積回路によりハードウェア的に実装可能である。インメモリの半導体集積回路では、乗算のために重みが動的でなく固定的に設定される。インメモリ構成には、デジタル方式の構成、アナログ・電流方式の構成、アナログ・電荷方式の構成などがある。

デジタル方式の構成は、メモリ内に配置されたビット単位の論理演算回路で入力ビットに対して重みビットに応じた演算を行うことなどにより、メモリ内で計算を実行する。アナログ・電流方式の構成は、重みがプログラムされた抵抗変化素子のアレイの各行に電圧を印加し、キルヒホッフの法則を利用して電流の加算を行う。

一方、アナログ・電荷方式の構成は、入力の複数ビットと重みの複数ビットとの論理積をビット単位で並行して演算し、複数ビットの演算結果に応じた電圧を容量アレイの複数の容量素子に保持させる。そして、容量アレイにおける複数の容量素子の電荷を順次に読み出してＡＤ変換しデジタル信号を生成しながら、デジタル信号をビットシフトして加算することを繰り返すことで、デジタル信号の加算が行われる。

アナログ・電荷方式の構成は、デジタル方式の構成に比較して、中程度のビット精度で演算する際の演算速度が速い点で優れている。アナログ・電荷方式の構成は、アナログ・電流方式の構成に比較して、素子間のばらつきの影響を小さくしやすい点で優れている。

しかし、アナログ・電荷方式の構成では、信号の加算のために、入力及び重みの少なくとも一方のビット数に比例する回数のビットシフト演算が行われる。そのため、入力及び重みの少なくとも一方のビット数が増加するほど並行演算の効率が低下しやすく、並行演算の処理時間は、入力及び重みの少なくとも一方のビット精度に依存して長時間化しやすい。

そこで、本実施形態では、半導体集積回路において、正の信号振幅を有する複数の入力電圧に正の整数を表す複数ビットの重みを乗算し、複数の乗算結果に応じた電荷に基づき加算結果に対応する出力電圧を生成する。これにより、入力及び重みのいずれのビット精度にも関わらず、並行演算の効率化が可能であり、それによる並行演算の処理時間の定時間化が図られる。

具体的には、半導体集積回路は、入力データの各ビットをＤＡ変換等により複数の入力電圧に変換する。半導体集積回路は、複数の入力電圧に複数ビットの重みを乗算する。半導体集積回路は、複数の乗算結果に基づき、加算結果に対応する出力電圧を生成する。例えば、複数の乗算結果を複数の容量素子に並行して蓄積し、蓄積電圧が平均化されるように複数の容量素子の電荷を一括して再分配し、再分配された電荷に応じた電圧を出力電圧としてもよい。これにより、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算を効率化でき、並行演算の処理時間を定時間化することができる。

より具体的には、半導体集積回路１を含む演算システム１００は、図１に示すように構成され得る。図１は、半導体集積回路１を含む演算システム１００の構成を示す図である。演算システム１００は、入力回路２、半導体集積回路１、及び出力回路３を有する。演算システム１００は、多ビット入力をサポートし、ｍビットの入力データＤ_ｉｎ＝（ｄ_ｍ－１，ｄ_ｍ－２，・・・，ｄ_１，ｄ_０）を入力回路２で受けることが可能である。ｍは、任意の１以上の整数である。入力データＤ_ｉｎに含まれる各要素は、１つのビットを含むデジタル信号である。以下では、主にｍ＝ｎである場合を想定して説明するが、ｍ≠ｎであってもよい。ｍ≠ｎである場合、入力回路２は、ｍビットの入力データＤ_ｉｎをｎ個のアナログ電圧に変換するように構成されているものとする。例えば、入力回路２は、ＤＡ変換回路を含み、入力ノードの数がｍ個、出力ノードの数がｎ個となるようにＤＡ変換回路を構成することが可能である。

演算システム１００は、ｍ個のビットｄを含む入力データＤ_ｉｎ＝（ｄ_ｍ－１，ｄ_ｍ－２，・・・，ｄ_１，ｄ_０）とｎ個のビットｂを含む重みベクトルＷ＝（ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０）とを乗算し、その演算結果に基づく出力データＤ_ｏｕｔを出力する。ｎは、任意の１以上の整数である。重みベクトルＷのビット数ｎは、入力データＤ_ｉｎのビット数ｍと均等であってもよい。

すなわち、演算システム１００において、入力回路２は、ＤＡ変換等により、デジタルドメインの入力データＤ_ｉｎ＝（ｄ_ｍ－１，ｄ_ｍ－２，・・・，ｄ_１，ｄ_０）をアナログドメインの入力ベクトルＸ＝（Ｖ_Ｘ，Ｖ_Ｘ／２，・・・，Ｖ_Ｘ／２^ｎ－２，Ｖ_Ｘ／２^ｎ－１）に変換して半導体集積回路１へ入力する。すなわち、入力ベクトルＸは、ｎ個の入力電圧Ｖ_Ｘ，Ｖ_Ｘ／２，・・・，Ｖ_Ｘ／２^ｎ－２，Ｖ_Ｘ／２^ｎ－１を含む。半導体集積回路１には、重みベクトルＷ＝（ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０）が予め設定されている。重みベクトルＷの各要素は、１つのビットを含むデジタル信号である。重みベクトルＷのｎビットのパターン「ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０」は、正の整数を表す。これ以降の説明では、重みベクトルＷを単に重みＷとも称する。入力ベクトルＸに含まれるｎ個の入力電圧は、重みＷのｎ個のビットに対応する。入力ベクトルＸに含まれる各入力電圧は、重みＷの対応するビットの位置に応じた正の信号振幅を有するアナログ信号である。グローバル回路１０は、グローバル信号ＭＵＬＴ，ＰＲＥ，ＳＵＭを生成して演算回路２０へ供給する。

半導体集積回路１は、グローバル信号ＭＵＬＴ，ＰＲＥ，ＳＵＭに基づいて、入力ベクトルＸ＝（Ｖ_Ｘ，Ｖ_Ｘ／２，・・・，Ｖ_Ｘ／２^ｎ－２，Ｖ_Ｘ／２^ｎ－１）と重みベクトルＷ＝（ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０）との内積を演算し、その演算結果として出力電圧Ｙ＝Ｘ・Ｗ＝Ｖ_Ｙを出力回路３へ入力する。出力電圧Ｙ＝Ｖ_Ｙは、アナログ信号である。出力回路３は、ＡＤ変換等により、出力電圧Ｖ_Ｙを出力データＤ_ｏｕｔへ変換して出力する。出力データＤ_ｏｕｔは、１以上のビットを含むデジタル信号である。

半導体集積回路１は、図２に示すように構成され得る。図２は、半導体集積回路１の構成を示す回路図である。

半導体集積回路１は、グローバル回路１０及び演算回路２０を有する。演算回路２０は、複数の入力ノード２０ａ＿（ｎ－１），・・・，２０ａ＿０でｎ個の入力電圧Ｖ_Ｘ，・・・，Ｖ_Ｘ／２^ｎ－１を受ける。ｎ個の入力電圧Ｖ_Ｘ，・・・，Ｖ_Ｘ／２^ｎ－１は、入力ベクトルＸに含まれる。各入力電圧Ｖ_Ｘ，・・・，Ｖ_Ｘ／２^ｎ－１は、入力ノード２０ａ＿（ｎ－１），・・・，２０ａ＿０に印加される。グローバル回路１０は、グローバル信号ＭＵＬＴ，ＰＲＥ，ＳＵＭを生成して演算回路２０へ供給する。演算回路２０は、グローバル信号ＭＵＬＴ，ＰＲＥ，ＳＵＭに応じて演算を行い、演算結果として出力電圧Ｖ_Ｙを出力ノード２０ｂから出力する。

演算回路２０は、図２に示すように、ｎ個の記憶素子２１＿（ｎ－１）～２１＿０、複数の乗算回路２２＿（ｎ－１）～２２＿０、ｎ個の容量素子２３＿（ｎ－１）～２３＿０、加算回路２４を有する。図２では、演算回路２０の構成として一列分の構成を例示するが、演算回路２０は、図２に示す構成を複数列分、有していてもよい。

ｎ個の記憶素子２１＿（ｎ－１）～２１＿０は、ｎ個の行（すなわち、第（ｎ－１）行～第０行）を構成するように配列される。ｎ個の記憶素子２１＿（ｎ－１）～２１＿０は、ｎビットの重みＷを記憶する。ｎ個の記憶素子２１＿（ｎ－１）～２１＿０は、重みＷに含まれる各ビットｂ_ｎ－１，・・・，ｂ_０に対応する。各記憶素子２１は、対応する重みＷの対応するビット値を記憶するとともに出力する。記憶素子２１＿（ｎ－１）は、ビットｂ_ｎ－１の値を記憶するとともにビットｂ_ｎ－１の値に応じた電圧を出力する。記憶素子２１＿０は、ビットｂ_０の値を記憶するとともに記憶したビットｂ_０の値に応じた電圧を出力する。重みＷに含まれるｎビットのパターン「ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０」は、正の整数を表す。

ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の行（すなわち、第（ｎ－１）行～第０行）を構成するように配列される。ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の中間ノード２０ｃ＿（ｎ－１）～２０ｃ＿０を介して、ｎ個の入力ノード２０ａ＿（ｎ－１）～２０ａ＿０と出力ノード２０ｂとの間で並列に接続される。各乗算回路２２は、入力ノード２０ａに接続された第一端と、中間ノード２０ｃに接続された第二端と、を有する。各乗算回路２２は、グローバル信号ＭＵＬＴを受ける第一制御端子と、記憶素子２１の出力を受ける第二制御端子と、を有する。

ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の入力電圧にｎビットの重みＷを等価的に乗算し、ｎ個の乗算結果を生成する。ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の入力電圧に対応するとともに、重みＷに含まれるｎ個のビットに対応する。各乗算回路２２は、対応するアナログ信号に、対応する重みＷのビットを等価的に乗算し、乗算結果を生成する。乗算回路２２＿（ｎ－１）は、入力信号Ｖ_Ｘにビットｂ_ｎ－１の値を等価的に乗算し、乗算結果（Ｖ_Ｘ）×ｂ_ｎ－１を生成する。乗算回路２２＿０は、入力信号Ｖ_Ｘ／２^ｎ－１にビットｂ_０の値を等価的に乗算し、乗算結果（Ｖ_Ｘ／２^ｎ－１）×ｂ_０を生成する。

各乗算回路２２は、入力ノード２０ａと中間ノード２０ｃとの間に、スイッチＳＷ１とスイッチＳＷ２との直列接続を含む。スイッチＳＷ１は、グローバル信号ＭＵＬＴに応じてオン・オフする。スイッチＳＷ２は、重みＷのビット値に応じてオン・オフ状態に維持される。スイッチＳＷ１及びスイッチＳＷ２は、それぞれ、切替素子の一例であり、例えばトランジスタで構成されればよい。図２では、入力ノード２０ａと中間ノード２０ｃとの間でスイッチＳＷ１が入力ノード２０ａ側に接続されスイッチＳＷ２が中間ノード２０ｃ側に接続される構成が例示されているが、スイッチＳＷ１が中間ノード２０ｃ側に接続されスイッチＳＷ２が入力ノード２０ａ側に接続される構成であってもよい。

ｎ個の乗算回路２２＿（ｎ－１）～２２＿０のスイッチＳＷ１は、それぞれ、グローバル回路１０からアクティブレベルのグローバル信号ＭＵＬＴをその制御端子で受けた際に、オンし、入力ノード２０ａとスイッチＳＷ２の第一端とを電気的に接続する。ｎ個の乗算回路２２＿（ｎ－１）～２２＿０のスイッチＳＷ１は、それぞれ、グローバル回路１０からノンアクティブレベルのグローバル信号ＭＵＬＴをその制御端子で受けた際に、オフし、入力ノード２０ａとスイッチＳＷ２の第一端とを電気的に遮断する。

ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の記憶素子２１＿（ｎ－１）～２１＿０に対応する。ｎ個の乗算回路２２＿（ｎ－１）～２２＿０のスイッチＳＷ２は、それぞれ、対応する記憶素子２１から出力される重みＷのビット値に応じてオン・オフ状態に維持される。

乗算回路２２＿（ｎ－１）のスイッチＳＷ２は、記憶素子２１＿（ｎ－１）から出力される重みＷのビットｂ_ｎ－１の値が１である場合、オン状態に維持される。この場合、スイッチＳＷ１がオンすることで、入力ノード２０ａ＿（ｎ－１）と中間ノード２０ｃ＿（ｎ－１）とが電気的に接続される。

乗算回路２２＿（ｎ－１）のスイッチＳＷ２は、記憶素子２１＿（ｎ－１）から出力される重みＷのビットｂ_ｎ－１の値が０である場合、オフ状態に維持される。この場合、スイッチＳＷ１がオンしても、入力ノード２０ａ＿（ｎ－１）と中間ノード２０ｃ＿（ｎ－１）とは電気的に遮断されたままである。

乗算回路２２＿０のスイッチＳＷ２は、記憶素子２１＿０から出力される重みＷのビットｂ_０の値が１である場合、オン状態に維持される。この場合、スイッチＳＷ１がオンすることで、入力ノード２０ａ＿０と中間ノード２０ｃ＿０とが電気的に接続される。

乗算回路２２＿０のスイッチＳＷ２は、記憶素子２１＿０から出力される重みＷのビットｂ_０の値が０である場合、オフ状態に維持される。この場合、スイッチＳＷ１がオンしても、入力ノード２０ａ＿０と中間ノード２０ｃ＿０とは電気的に遮断されたままである。

ｎ個の容量素子２３＿（ｎ－１）～２３＿０は、ｎ個の行（すなわち、第（ｎ－１）行～第０行）を構成するように配列される。ｎ個の容量素子２３＿（ｎ－１）～２３＿０は、ｎ個の記憶素子２１＿（ｎ－１）～２１＿０に対応するとともに、ｎ個の乗算回路２２＿（ｎ－１）～２２＿０に対応する。ｎ個の容量素子２３＿（ｎ－１）～２３＿０は、ｎ個の中間ノード２０ｃ＿（ｎ－１）～２０ｃ＿０と基準ノード２０ｄとの間で並列に接続される。

各容量素子２３は、互いに均等な容量値Ｃを有し得る。各容量素子２３は、中間ノード２０ｃに接続された第一端と基準ノード２０ｄに接続された第二端とを有する。各容量素子２３の第一端は、中間ノード２０ｃを介して、対応する乗算回路２２に接続される。基準ノード２０ｄには、基準電圧（例えば、演算回路２０のグランド電圧）が供給される。基準ノード２０ｄは、ｎ個の容量素子２３＿（ｎ－１）～２３＿０について共通化されていてもよい。

各乗算回路２２は、重みＷのビットの値に応じて入力信号の容量素子２３の第一端への供給の有無を変える。これにより、等価的に、ｎ個の乗算回路２２＿（ｎ－１）～２２＿０は、ｎ個の入力電圧にｎビットの重みＷを乗算する。

加算回路２４は、ｎ個の乗算回路２２＿（ｎ－１）～２２＿０とｎ個の容量素子２３＿（ｎ－１）～２３＿０との間に配される。加算回路２４は、ｎ個の容量素子２３＿（ｎ－１）～２３＿０に蓄積された電荷を容量比に応じて再分配し、出力電圧Ｖ_Ｙを生成する。出力電圧Ｖ_Ｙは、ｎ個の乗算結果が加算された加算結果に対応する。ｎ個の容量素子２３＿（ｎ－１）～２３＿０が互いに均等な容量値Ｃを有するため、出力電圧Ｖ_Ｙは、ｎ個の乗算結果としてのｎ個の電圧が平均化された電圧に相当する。出力電圧Ｖ_Ｙは、その値に容量素子の個数（すなわち、ｎ）を乗ずることで加算結果に変換可能である。

加算回路２４は、共通ノード２０ｅと中間ノード２０ｃ＿（ｎ－１）～２０ｃ＿０の少なくとも１つのノードとの間にスイッチＳＷ３を有する。図２では、共通ノード２０ｅと中間ノード２０ｃ＿（ｎ－１）の間にＳＷ３を有する構成を示しており、以降はその場合の動作について説明する。共通ノード２０ｅは、共通電圧Ｖ_ＣＯＭが供給される。共通ノード２０ｅは、ｎ個の容量素子２３＿（ｎ－１）～２３＿０について共通化されていてもよい。中間ノード２０ｃ＿（ｎ－１）は、容量素子２３＿（ｎ－１）の第一端に接続される。容量素子２３＿（ｎ－１）は、出力ノード２０ｂから最も遠い位置に配された容量素子である。スイッチＳＷ３は、グローバル回路１０からアクティブレベルのグローバル信号ＰＲＥをその制御端子で受けた際に、オンし、共通電圧Ｖ_ＣＯＭを中間ノード２０ｃ＿（ｎ－１）に電気的に接続する。スイッチＳＷ３は、グローバル回路１０からノンアクティブレベルのグローバル信号ＰＲＥをその制御端子で受けた際に、オフし、共通電圧Ｖ_ＣＯＭを中間ノード２０ｃ＿（ｎ－１）から電気的に遮断する。スイッチＳＷ３は、切替素子の一例であり、例えばトランジスタで構成されればよい。

加算回路２４は、出力ノード２０ｂ及びｎ個の中間ノード２０ｃ＿（ｎ－１）～２０ｃ＿０の間にｎ個のスイッチＳＷ４＿（ｎ－１）～ＳＷ４＿０を有する。ｎ個の中間ノード２０ｃ＿（ｎ－１）～２０ｃ＿０は、それぞれｎ個の容量素子２３＿（ｎ－１）～２３＿０の第一端に接続される。ｎ個のスイッチＳＷ４＿（ｎ－１）～ＳＷ４＿０は、グローバル回路１０からアクティブレベルのグローバル信号ＳＵＭをその制御端子で受けた際に、オンし、ｎ個の容量素子２３＿（ｎ－１）～２３＿０の第一端を出力ノード２０ｂに電気的に接続する。ｎ個のスイッチＳＷ４＿（ｎ－１）～ＳＷ４＿０は、グローバル回路１０からノンアクティブレベルのグローバル信号ＳＵＭをその制御端子で受けた際に、オフし、ｎ個の容量素子２３＿（ｎ－１）～２３＿０の第一端を出力ノード２０ｂから電気的に遮断する。ｎ個のスイッチＳＷ４＿（ｎ－１）～ＳＷ４＿０は、それぞれ、切替素子の一例であり、例えばトランジスタで構成されればよい。

なお、各行において、記憶素子２１、乗算回路２２、容量素子２３及びスイッチＳＷ４を含む構成を単位セルＵＣと呼ぶことにする。第ｎ－１行目の単位セルＵＣ＿（ｎ－１）は、記憶素子２１＿（ｎ－１）、乗算回路２２＿（ｎ－１）、容量素子２３＿（ｎ－１）及びスイッチＳＷ４＿（ｎ－１）を含む。第０行目の単位セルＵＣ＿０は、記憶素子２１＿０、乗算回路２２＿０、容量素子２３＿０及びスイッチＳＷ４＿０を含む。

図２に示す構成により、半導体集積回路１は、多ビット乗算を電荷ベースで実現する。半導体集積回路１は、電荷ベースの演算Ｙ＝Ｘ・Ｗを、Ｘ及びＷのいずれのビット精度にも関わらず次の３つのサイクル（１）～（３）で実現可能である。

（１）重みＷのビット値がＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで分割され、各ビットが記憶素子２１に格納される。グローバル信号ＰＲＥ及びグローバル信号ＳＵＭがそれぞれアクティブレベルにされ、グローバル信号ＭＵＬＴがノンアクティブレベルにされる。これにより、各容量素子２３＿（ｎ－１）～２３＿０の電荷が共通ノード２０ｅへ排出され、各容量素子２３＿（ｎ－１）～２３＿０の蓄積電圧がＶ_ＣＯＭにリセットされる。

（２）グローバル信号ＭＵＬＴがアクティブレベルにされ、グローバル信号ＰＲＥ及びグローバル信号ＳＵＭがそれぞれノンアクティブレベルにされる。これにより、ｎ個の単位セルＵＣ＿（ｎ－１）～ＵＣ＿０において、入力電圧に重みＷが等価的に乗算され、乗算結果に応じた電荷が容量素子２３＿（ｎ－１）～２３＿０の第一端に蓄積される。ｎ個の単位セルＵＣ＿（ｎ－１）～ＵＣ＿０における乗算及び電荷の蓄積は、互いに並行して行われる。この結果、各容量素子２３の蓄積電圧がＶ_Ｃ，ｉ（ｉ＝（ｎ－１）～０）になる。

（３）グローバル信号ＳＵＭがアクティブレベルにされ、グローバル信号ＰＲＥ及びグローバル信号ＭＵＬＴがそれぞれノンアクティブレベルにされる。これにより、ｎ個の容量素子２３＿（ｎ－１）～２３＿０の第一端に蓄積された電荷が容量比に応じて再分配される。ｎ個の容量素子２３＿（ｎ－１）～２３＿０が互いに均等な容量値Ｃを有するので、各容量素子２３の蓄積電圧は、平均化された電圧となる。

半導体集積回路１は、図３に示すように動作し得る。図３は、半導体集積回路１の動作を示す波形図である。図３（ａ）は、グローバル信号ＰＲＥのレベルの時間的な遷移を示す。図３（ｂ）は、グローバル信号ＳＵＭのレベルの時間的な遷移を示す。図３（ｃ）は、グローバル信号ＭＵＬＴのレベルの時間的な遷移を示す。図３（ｄ）は、各容量素子２３の保持電圧の時間的な変化を示す。

タイミングｔ１の直前において、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭ、グローバル信号ＭＵＬＴをそれぞれＬレベルに維持する。半導体集積回路１は、共通電圧Ｖ_ＣＯＭ＝０Ｖ（≒グランド電位）に設定する。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、半導体集積回路１は、３個の記憶素子２１＿２，２１＿１，２１＿０に、それぞれ、ビット値１，１，１を記憶させる。重みＷの複数ビットのパターン「１１１」は、１０進数で「７」に相当する正の整数を表す。３個の記憶素子２１＿２，２１＿１，２１＿０は、いずれも、ビット値１に対応する論理値であるＨレベルを出力する。これに応じて、３個の乗算回路２２＿２，２２＿１，２２＿０のスイッチＳＷ２は、いずれも、オン状態に維持される。

入力回路２は、例えばｍ＝３のとき３ビットの入力データＤ_ｉｎ＝（ｄ_２，ｄ_１，ｄ_０）を任意の方法により電圧Ｖ_Ｘを生成し、この電圧Ｖ_Ｘを入力ベクトルＸ＝（Ｖ_Ｘ，Ｖ_Ｘ／２，Ｖ_Ｘ／２^２）に変換して半導体集積回路１へ入力する。３個の入力電圧Ｖ_Ｘ，Ｖ_Ｘ／２，Ｖ_Ｘ／２^２は、それぞれ重みＷに含まれる複数ビットｂ_２，ｂ_１，ｂ_０に対応する。各入力信号Ｖ_Ｘ，Ｖ_Ｘ／２，Ｖ_Ｘ／２^２は、対応するビットの位置に応じた正の振幅を有する。

第ｉ行において、入力ノード２０ａ＿ｉに次の数式１に示す入力信号Ｖ_Ｘ，ｉが印加される。第ｉ行は、重みＷのビットｂ_ｉに対応する。ｉは、行番号を表し、重みＷのビット位置も表し、ｎ－１（ｎは２以上の整数）から０までの値をとり得る。ｎ－１は、重みＷの複数ビットにおけるＭＳＢに対応し、０は、ＬＳＢに対応する。

例えば、ｎ＝３である場合、演算回路２０において、第２行の入力ノード２０ａ＿２に入力電圧Ｖ_Ｘが印加され、第１行の入力ノード２０ａ＿１に入力電圧Ｖ_Ｘ／２が印加され、第０行の入力ノード２０ａ＿０に入力電圧Ｖ_Ｘ／２^２が印加される。

タイミングｔ１～ｔ２の期間において、サイクル（１）の動作が行われる。タイミングｔ１になると、グローバル回路１０は、グローバル信号ＭＵＬＴをＬレベルに維持したまま、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＨレベルへ遷移させて維持する。これにより、３個の容量素子２３＿２～２３＿０の第一端に共通電圧Ｖ_ＣＯＭ＝０Ｖが印加され、各容量素子２３＿２～２３＿０の保持電圧Ｖ_Ｃ，０～Ｖ_Ｃ，２が０Ｖにリセットされる。すなわち、各容量素子２３＿２～２３＿０の蓄積電荷がリセットされる。タイミングｔ２になると、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＬレベルへ遷移させる。これにより、各容量素子２３＿２～２３＿０の保持電圧Ｖ_Ｃ，０～Ｖ_Ｃ，２のリセットが完了する。

タイミングｔ３～ｔ４の期間において、サイクル（２）の動作が行われる。タイミングｔ３になると、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＬレベルに維持したまま、グローバル信号ＭＵＬＴをＨレベルへ遷移させて維持する。これにより、乗算回路２２＿ｉが入力電圧Ｖ_Ｘ，ｉと重みＷのビット値ｂ_ｉとを乗算する。すなわち、第ｉ行において、乗算回路２２＿ｉのスイッチＳＷ１がオン状態に維持される。記憶素子２１＿ｉに記憶された重みＷのビット値ｂ_ｉ＝１である場合、スイッチＳＷ２がオン状態に維持されており、入力電圧Ｖ_Ｘ，ｉが容量素子２３＿ｉの第一端に印加される。記憶素子２１＿ｉに記憶された重みＷのビット値ｂ_ｉ＝０である場合、スイッチＳＷ２がオフ状態に維持されており、入力電圧Ｖ_Ｘ，ｉが容量素子２３＿ｉの第一端に印加されない。これにより、重みＷのビット値ｂ_ｉ＝１である場合、容量素子２３＿ｉの保持電圧が０ＶからＶ_Ｘ，ｉまで徐々に増加し、重みＷのビット値ｂ_ｉ＝０である場合、容量素子２３＿ｉの保持電圧が０Ｖのままである。すなわち、乗算回路２２＿ｉによる入力電圧Ｖ_Ｘ，ｉと重みＷのビット値ｂ_ｉとの乗算結果に応じた電荷Ｑ_ｉが容量素子２３＿ｉに蓄積される。電荷Ｑ_ｉは、数式２で示される。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、第２行において、重みＷのビット値ｂ_２＝１に応じて、入力信号Ｖ_Ｘが容量素子２３＿２の第一端に印加され、容量素子２３＿２の保持電圧Ｖ_Ｃ，２が０ＶからＶ_Ｘまで徐々に増加する。これにより、容量素子２３＿２に、電荷Ｑ_２＝Ｃ×Ｖ_Ｘが蓄積される。第１行において、重みＷのビット値ｂ_１＝１に応じて、入力信号Ｖ_Ｘ／２が容量素子２３＿１の第一端に印加され、容量素子２３＿１の保持電圧Ｖ_Ｃ，１が０ＶからＶ_Ｘ／２まで徐々に増加する。これにより、容量素子２３＿１に、電荷Ｑ_１＝Ｃ×Ｖ_Ｘ／２が蓄積される。第０行において、重みＷのビット値ｂ_０＝１に応じて、入力信号Ｖ_Ｘ／２^２が容量素子２３＿０の第一端に印加され、容量素子２３＿０の保持電圧Ｖ_Ｃ，０が０ＶからＶ_Ｘ／２^２まで徐々に増加する。これにより、容量素子２３＿０に、電荷Ｑ_１＝Ｃ×Ｖ_Ｘ／２^２が蓄積される。

タイミングｔ４になると、グローバル回路１０は、グローバル信号ＭＵＬＴをＬレベルへ遷移させる。これにより、各容量素子２３＿２～２３＿０への電荷の蓄積が完了し、その保持電圧Ｖ_Ｃ，０～Ｖ_Ｃ，２が維持される。

タイミングｔ５～ｔ６の期間において、サイクル（３）の動作が行われる。タイミングｔ５になると、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＭＵＬＴをそれぞれＬレベルに維持したまま、グローバル信号ＳＵＭをＨレベルへ遷移させて維持する。これにより、加算回路２４が、ｎ個の容量素子２３＿（ｎ－１）～２３＿０に蓄積された電荷をそれらの容量比に応じて再分配する。ｎ個の容量素子２３＿（ｎ－１）～２３＿０の容量値が均等であるので、蓄積電圧が平均化されるようにｎ個の容量素子２３＿（ｎ－１）～２３＿０の電荷が再分配される。これにより、加算回路２４は、出力電圧Ｖ_Ｙを生成して出力ノード２０ｂへ供給する。出力電圧Ｖ_Ｙは、複数の乗算結果としての複数の電圧Ｖ_Ｃ，０～Ｖ_{Ｃ，ｎ－１}が平均化された電圧に相当する。出力電圧Ｖ_Ｙは、容量素子２３の個数（すなわち、ｎ）を乗ずることで加算結果に変換可能である。出力電圧Ｖ_Ｙは、数式３で示される。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、加算回路２４が３個の容量素子２３＿２～２３＿０に蓄積された電荷を再分配し出力電圧Ｖ_Ｙ＝（Ｖ_Ｃ，０＋Ｖ_Ｃ，１＋Ｖ_Ｃ，２）／３＝｛Ｖ_Ｘ＋（Ｖ_Ｘ／２）＋（Ｖ_Ｘ／２^２）｝／３を生成する。

図１に示すように、半導体集積回路１は、出力電圧Ｖ_Ｙを出力回路３へ出力する。出力回路３は、出力電圧Ｖ_Ｙを出力データＤ_ｏｕｔへ変換する。例えば、出力回路３で、出力電圧Ｖ_ＹをＡＤ変換する前あるいは後で、出力電圧Ｖ_Ｙに容量素子２３の個数（例えば、３）を乗じれば、出力回路３の出力は加算結果となる。ただし、加算結果に比例した出力が得られれば十分なことが多いため、容量素子２３の個数を乗ずる処理は必ずしも必要ではない。出力回路３は、生成された出力データＤ_ｏｕｔを出力する。

以上のように、第１の実施形態では、半導体集積回路１において、正の信号振幅を有する複数の入力電圧に正の整数を表す複数ビットの重みを乗算し、複数の乗算結果に応じた電荷を複数の容量素子に並行して蓄積する。その後、蓄積電圧が平均化されるように複数の容量素子の電荷を一括して再分配し、平均化された蓄積電圧を加算結果に対応する出力電圧として生成する。これにより、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算の処理時間を定時間化することができる。

なお、図４に示すように、第１の実施形態の変形例にかかる演算システム１００’の半導体集積回路１’において、演算回路２０’は、電荷を加算することで出力電圧を生成するように構成されていてもよい。図４は、第１の実施形態の変形例にかかる半導体集積回路の構成を示す回路図である。例えば、図４に示す演算回路２０’は、図２に示す構成で（ｎ－１）個の容量素子２３＿（ｎ－１）～２３＿１及び（ｎ－１）個のスイッチＳＷ４＿（ｎ－１）～ＳＷ４＿１が省略されることで得られる。演算回路２０’の動作は、基本的に演算回路２０の動作と同様であるが、次の点で異なる。図３（ｄ）に示すタイミングｔ３～ｔ６において、１つの容量素子２３＿０の波形として示され、その振幅がタイミングｔ３～ｔ６に示す振幅の合計となる。すなわち、演算回路２０’は、複数の乗算結果を１つの容量素子に並行して蓄積することで電荷を一括して加算し、加算された電荷に応じた電圧を出力電圧として出力する。このような構成によっても、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算の処理時間を定時間化することができる。

（第２の実施形態）
次に、第２の実施形態にかかる演算システム２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、重みの複数ビットが正の整数を表す場合の半導体集積回路の構成を例示したが、第２の実施形態では、重みの複数ビットが正又は負の整数を表す場合の半導体集積回路の構成を例示する。

演算システム２００は、半導体集積回路１（図２参照）に代えて半導体集積回路２０１を有する。半導体集積回路２０１は、図５に示すように構成され得る。半導体集積回路２０１は、演算回路２０（図２参照）に代えて、演算回路２２０を有する。演算回路２２０は、ｎ個の記憶素子２１＿（ｎ－１）～２１＿０（図２参照）に代えて、ｎ個の記憶素子２２１＿（ｎ－１）～２２１＿０を有する。ｎ個の記憶素子２２１＿（ｎ－１）～２２１＿０は、その格納する重みＷの複数ビットが第１の実施形態と異なる。すなわち、重みＷのｎビットのパターン「ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０」は、２の補数表現で正又は負の整数を表す。ＭＳＢであるビットｂ_ｎ－１は、符号ビットであり、値が０のときに複数ビットのパターンが正の整数であることを示し、値が１のときに複数ビットのパターンが負の整数であることを示す。ｎビットのパターン「ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０」は、負の整数を表す場合、その絶対値を表すビットパターンに対して各ビットを反転させて１を加えたビットパターンとなっている。

入力回路２から半導体集積回路２０１へ入力されるｎ個の入力電圧は、それぞれ重みＷのｎビットｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０に対応する。各入力電圧は、共通電圧Ｖ_ＣＯＭを０Ｖとした場合、対応するビットの位置に応じた正又は負の信号振幅を有する。入力回路２から第（ｎ－１）行の入力ノード２０ａ＿（ｎ－１）で受ける入力信号は、次の数式４に示すようになり、入力回路２から第ｉ行の入力ノード２０ａ＿ｉで受ける入力信号は、次の数式５に示すようになる。数式５において、ｉ＝（ｎ－２）～０である。

演算回路２２０は、入力ベクトルＸ＝（Ｖ_ＣＯＭ－Ｖ_Ｘ，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２，・・・，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^ｎ－２，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^ｎ－１）と重みベクトルＷ＝（ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０）との内積Ｙ＝Ｘ・Ｗを演算するが、重みＷのｎビットのパターン「ｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０」は、負の整数を表し得る。

例えば、パラメータＶ_Ｘが正の値を有し、重みＷのｎビットのパターンが負の整数を表す場合、半導体集積回路２０１は、図６に示すように動作し得る。図６は、半導体集積回路２０１の動作を示す波形図である。図６（ａ）は、グローバル信号ＰＲＥのレベルの時間的な遷移を示す。図６（ｂ）は、グローバル信号ＳＵＭのレベルの時間的な遷移を示す。図６（ｃ）は、グローバル信号ＭＵＬＴのレベルの時間的な遷移を示す。図６（ｄ）は、各容量素子２３の保持電圧の時間的な変化を示す。

タイミングｔ１１の直前において、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭ、グローバル信号ＭＵＬＴをそれぞれＬレベルに維持する。半導体集積回路２０１は、共通電圧Ｖ_ＣＯＭの電位を、半導体集積回路２０１のグランド電位と電源電位との中間電位に設定する。例えば、半導体集積回路２０１は、共通電圧Ｖ_ＣＯＭ＝Ｖｄｄ／２に設定する。Ｖｄｄは、電源電位である。共通電圧Ｖ_ＣＯＭは、電位としてはＶｄｄ／２であるが、入力ベクトルＸの信号振幅に対しては０Ｖ（基準値）を示す。入力電圧は、その電位ＶｉｎがＶｄｄ／２より高ければ、正の信号振幅Ｖｉｎ－Ｖｄｄ／２を有し、その電位ＶｉｎがＶｄｄ／２より低ければ、負の信号振幅Ｖｉｎ－Ｖｄｄ／２を有することになる。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、重みＷは、１０進数で「－１」に相当する負の整数を表す。

タイミングｔ１１～ｔ１２の期間において、共通電圧Ｖ_ＣＯＭがＶｄｄ／２であることに応じて、第１の実施形態のサイクル（１）と次の点で異なる動作が行われる。タイミングｔ１１になると、グローバル回路１０は、グローバル信号ＭＵＬＴをＬレベルに維持したまま、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＨレベルへ遷移させて維持する。これにより、各容量素子２３＿２～２３＿０の保持電圧Ｖ_Ｃ，０～Ｖ_Ｃ，２がＶ_ＣＯＭ＝Ｖｄｄ／２（＝信号振幅０Ｖ）にリセットされる。

タイミングｔ１３～ｔ１４の期間において、共通電圧Ｖ_ＣＯＭがＶｄｄ／２であることに応じて、第１の実施形態のサイクル（２）と次の点で異なる動作が行われる。タイミングｔ１３になると、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＬレベルに維持したまま、グローバル信号ＭＵＬＴをＨレベルへ遷移させて維持する。これにより、重みＷのビット値ｂ_ｉ＝１である場合、容量素子２３＿ｉの保持電圧がＶ_ＣＯＭ＝Ｖｄｄ／２からＶ_Ｘ，ｉまで徐々に変化する。パラメータＶ_Ｘが正の値を有する場合、重みＷのＭＳＢｂ_ｎ－１に対応する入力電圧Ｖ_{Ｘ，ｎ－１}が負の信号振幅を有し、容量素子２３＿（ｎ－１）の保持電圧がＶ_ＣＯＭからＶ_{Ｘ，ｎ－１}まで徐々に減少する。他の入力電圧Ｖ_Ｘ，ｉ（ｉ＝（ｎ－２）～０）が正の信号振幅を有する場合、容量素子２３＿ｉの保持電圧がＶ_ＣＯＭからＶ_Ｘ，ｉまで徐々に増加する。重みＷのビット値ｂ_ｉ＝０である場合、容量素子２３＿ｉの保持電圧がＶ_ＣＯＭのままである。すなわち、第ｎ－１行の容量素子２３＿（ｎ－１）で蓄積される電荷は、次の数式６に示すようになり、第ｉ行の容量素子２３＿ｉで蓄積される電荷は、次の数式７に示すようになる。数式７において、ｉ＝（ｎ－２）～０である。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、第２行において、重みＷのビット値ｂ_２＝１に応じて、入力信号Ｖ_ＣＯＭ－Ｖ_Ｘが容量素子２３＿２の第一端に印加され、容量素子２３＿２の保持電圧Ｖ_Ｃ，２がＶ_ＣＯＭからＶ_ＣＯＭ－Ｖ_Ｘまで徐々に減少する。これにより、容量素子２３＿２に、電荷Ｑ_２＝Ｃ×（Ｖ_ＣＯＭ－Ｖ_Ｘ）が蓄積される。第１行において、重みＷのビット値ｂ_１＝１に応じて、入力信号Ｖ_ＣＯＭ＋Ｖ_Ｘ／２が容量素子２３＿１の第一端に印加され、容量素子２３＿１の保持電圧Ｖ_Ｃ，１がＶ_ＣＯＭからＶ_ＣＯＭ＋Ｖ_Ｘ／２まで徐々に増加する。これにより、容量素子２３＿１に、電荷Ｑ_１＝Ｃ×（Ｖ_ＣＯＭ＋Ｖ_Ｘ／２）が蓄積される。第０行において、重みＷのビット値ｂ_０＝１に応じて、入力信号Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^２が容量素子２３＿０の第一端に印加され、容量素子２３＿０の保持電圧Ｖ_Ｃ，０がＶ_ＣＯＭからＶ_ＣＯＭ＋Ｖ_Ｘ／２^２まで徐々に増加する。これにより、容量素子２３＿０に、電荷Ｑ_１＝Ｃ×（Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^２）が蓄積される。

タイミングｔ１５～ｔ１６の期間において、第１の実施形態のサイクル（３）と同様の動作が行われ、加算回路２４は、ｎ個の容量素子２３＿（ｎ－１）～２３＿０に蓄積された電荷を蓄積電圧が平均化されるように一括して再分配し、次の数式８に示すような出力電圧Ｖ_Ｙを生成して出力ノード２０ｂへ供給する。

なお、入力ベクトルＸの各要素を規定するパラメータＶ_Ｘは、－Ｖ_ＣＯＭ～＋Ｖ_ＣＯＭまでの値をとり得る。パラメータＶ_Ｘは、負の値を有することもある。

例えば、パラメータＶ_Ｘが負の値を有し、重みＷの複数ビットのパターンが負の整数を表す場合、半導体集積回路２０１は、図７に示すように、次の点で図６と異なる動作を行う。図７は、半導体集積回路２０１の他の動作を示す波形図である。図７（ａ）は、グローバル信号ＰＲＥのレベルの時間的な遷移を示す。図７（ｂ）は、グローバル信号ＳＵＭのレベルの時間的な遷移を示す。図７（ｃ）は、グローバル信号ＭＵＬＴのレベルの時間的な遷移を示す。図７（ｄ）は、各容量素子２３の保持電圧の時間的な変化を示す。

図７（ｄ）に示すように、タイミングｔ２３～ｔ２６の期間における各容量素子２３の保持電圧Ｖ_Ｃ，ｉの波形が、共通電圧Ｖ_ＣＯＭを示す線を対称軸として、タイミングｔ１３～ｔ１６の保持電圧Ｖ_Ｃ，ｉの波形（図６参照）を線対称に移動させたものとなっている。

タイミングｔ２３～ｔ２４の期間において、共通電圧Ｖ_ＣＯＭがＶｄｄ／２であることに応じて、第１の実施形態のサイクル（２）と次の点で異なる動作が行われる。タイミングｔ２３になると、グローバル回路１０は、グローバル信号ＰＲＥ、グローバル信号ＳＵＭをそれぞれＬレベルに維持したまま、グローバル信号ＭＵＬＴをＨレベルへ遷移させて維持する。これにより、重みＷのビット値ｂ_ｉ＝１である場合、容量素子２３＿ｉの保持電圧Ｖ_Ｃ，ｉがＶ_ＣＯＭからＶ_Ｘ，ｉまで徐々に変化する。パラメータＶ_Ｘが負の値を有する場合、Ｖ_Ｘ＝－｜Ｖ_Ｘ｜である。重みＷのＭＳＢｂ_ｎ－１に対応する入力電圧Ｖ_{Ｘ，ｎ－１}が正の信号振幅を有し、容量素子２３＿（ｎ－１）の保持電圧Ｖ_{Ｃ，ｎ－１}がＶ_ＣＯＭからＶ_{Ｘ，ｎ－１}まで徐々に増加する。他の入力電圧Ｖ_Ｘ，ｉ（ｉ＝（ｎ－２）～０）が負の信号振幅を有し、容量素子２３＿ｉの保持電圧Ｖ_Ｃ，ｉがＶ_ＣＯＭからＶ_Ｘ，ｉまで徐々に減少する。重みＷのビット値ｂ_ｉ＝０である場合、容量素子２３＿ｉの保持電圧が０Ｖのままである。

例えば、ｎ＝３であり、重みＷ＝（ｂ_２，ｂ_１，ｂ_０）＝（１，１，１）である場合、第２行において、重みＷのビット値ｂ_２＝１に応じて、入力信号Ｖ_ＣＯＭ－Ｖ_Ｘが容量素子２３＿２の第一端に転送され、容量素子２３＿２の保持電圧Ｖ_Ｃ，２がＶ_ＣＯＭからＶ_ＣＯＭ－Ｖ_Ｘ＝Ｖ_ＣＯＭ＋｜Ｖ_Ｘ｜まで徐々に増加する。これにより、容量素子２３＿２に、電荷Ｑ_２＝Ｃ×（Ｖ_ＣＯＭ＋｜Ｖ_Ｘ｜）が蓄積される。第１行において、重みＷのビット値ｂ_１＝１に応じて、入力信号Ｖ_ＣＯＭ＋Ｖ_Ｘ／２が容量素子２３＿１の第一端に転送され、容量素子２３＿１の保持電圧Ｖ_Ｃ，１がＶ_ＣＯＭからＶ_ＣＯＭ＋Ｖ_Ｘ／２＝Ｖ_ＣＯＭ－｜Ｖ_Ｘ｜／２まで徐々に減少する。これにより、容量素子２３＿１に、電荷Ｑ_１＝Ｃ×（Ｖ_ＣＯＭ－｜Ｖ_Ｘ｜／２）が蓄積される。第０行において、重みＷのビット値ｂ_０＝１に応じて、入力信号Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^２が容量素子２３＿０の第一端に転送され、容量素子２３＿０の保持電圧Ｖ_Ｃ，０がＶ_ＣＯＭからＶ_ＣＯＭ＋Ｖ_Ｘ／２^２＝Ｖ_ＣＯＭ－｜Ｖ_Ｘ｜／２^２まで徐々に減少する。これにより、容量素子２３＿０に、電荷Ｑ_１＝Ｃ×（Ｖ_ＣＯＭ－｜Ｖ_Ｘ｜／２^２）が蓄積される。

タイミングｔ２５～ｔ２６の期間において、第１の実施形態のサイクル（３）と同様の動作が行われ、加算回路２４が、ｎ個の容量素子２３＿（ｎ－１）～２３＿０に蓄積された電荷を蓄積電圧が平均化されるように一括して再分配し、数式８に示すような出力電圧Ｖ_Ｙを生成して出力ノード２０ｂへ供給する点は、図６の動作と同様である。

以上のように、第２の実施形態では、半導体集積回路２０１において、正又は負の信号振幅を有する複数の入力電圧に２の補数表現で正又は負の整数を表す複数ビットの重みを乗算し、複数の乗算結果に応じた電荷を再分配して加算結果に対応する出力電圧を生成する。これによっても、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算を効率化でき、並行演算の処理時間を定時間化できる。

（第３の実施形態）
次に、第３の実施形態にかかる演算システム３００について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第１の実施形態では、多ビットの乗算を重みのビットごとに分割する際に、ビットごとの並行演算を実施する場合について定時間化するための構成を例示したが、第３の実施形態では、その構成を、ベクトル及び行列の並行演算について定時間化するための構成へ拡張する。

演算システム３００は、半導体集積回路１に代えて半導体集積回路３０１を有する。半導体集積回路３０１は、図８に示すように構成され得る。半導体集積回路３０１は、演算回路２０（図２参照）に代えて、演算回路３２０を有する。演算回路３２０は、演算回路２０がＮ行×Ｍ列に拡張され、複数の演算回路２０＿（Ｎ－１，Ｍ－１）～２０＿（０，０）として配列されている。Ｎ，Ｍは、それぞれ、任意の２以上の整数である。各演算回路２０は、回路表記が異なるが、第１の実施形態の演算回路２０と同様の構成である。

演算回路３２０は、複数のワード線ＷＬ（Ｎ－１，ｎ－１）～ＷＬ（０，０）及び複数のビット線ＢＬ０～ＢＬ（ｎ－１）をさらに有し、複数のワード線ＷＬと複数のビット線ＢＬとの交差する位置に複数の単位セルＵＣ（Ｎ－１，Ｍ－１，ｎ－１）～ＵＣ（０，０，０）が配される。各ワード線ＷＬは、列方向に延びるとともに行方向に配列される。各ビット線ＢＬは、行方向に延びるとともに列方向に配列される。各単位セルＵＣは、第１の実施形態の単位セルＵＣと同様である。

なお、演算回路２０がＮ行×Ｍ列に拡張されたことに伴い、各入力ノードに入力回路２（図１参照）の一部としてドライバＤＶ１が接続されてもよく、各出力ノードに出力回路３（図１参照）の一部としてドライバＤＶ２が接続されてもよい。これにより、入力ノードから各行の演算回路２０へ入力電圧を供給する際のドライブ能力を向上でき、各列の演算回路２０から出力ノードへ出力電圧を供給する際のドライブ能力を向上できる。

演算回路３２０は、数式９に示す入力ベクトルＸ’と数式１０に示す重み行列Ｗ’との内積を演算し、その演算結果として、数式１１に示す出力ベクトルＹ’＝Ｘ’Ｗ’に含まれる複数の出力電圧Ｖ_Ｙ，ｊ（Ｊ＝Ｍ－１～０）を出力回路３へ入力する。

例えば重みＷのビットパターンが正の整数を表す場合、入力ベクトルＸ’に含まれる各要素ベクトルＸ_ｉ（ｉ＝Ｎ－１～０）は、第１の実施形態における入力ベクトルＸと同様であり、ｎ個の入力電圧Ｖ_Ｘ，ｉ，Ｖ_Ｘ，ｉ／２，・・・，Ｖ_Ｘ，ｉ／２^ｎ－２，Ｖ_Ｘ，ｉ／２^ｎ－１を含む。入力ベクトルＸ’は、それぞれが正の信号振幅を有するＮ×ｎ個の入力電圧を含む。重み行列Ｗ’に含まれる各要素ベクトルＷ_ｉ，ｊ（ｉ＝Ｎ－１～０，ｊ＝Ｍ－１～０）は、第１の実施形態における重みベクトルＷと同様であり、ｎ個のビットｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０を含む。ｎ個のビットｂ_ｎ－１，ｂ_ｎ－２，・・・，ｂ_１，ｂ_０がｎ個の記憶素子２１＿（ｎ－１）～２１＿０（図２参照）に記憶されている点も第１の実施形態と同様である。各要素ベクトルＷ_ｉ，ｊに含まれるｎビットのパターンは、正の整数を表す。重み行列Ｗ’は、Ｎ×ｎ×Ｍ個のビットを含む。出力ベクトルＹ’に含まれる出力電圧Ｖ_Ｙ，ｊ（ｊ＝Ｍ－１～０）は、第１の実施形態における出力電圧Ｖ_Ｙと同様であり、Ｍ個の出力電圧を含む。

すなわち、各列の演算回路２０において、乗算回路２２（図２参照）がｎ個の入力電圧とｎ個のビットとを乗算して複数の乗算結果を生成し、ｎ個の容量素子２３（図２参照）が複数の乗算結果に応じた電荷を蓄積する。その後、各列の演算回路２０における加算回路２４は、ｎ個の容量素子２３に蓄積された電荷を蓄積電圧が平均化されるように一括して再分配して、複数の乗算結果が加算された加算結果に対応する出力電圧Ｖ_Ｙを生成して列ごとに出力ノードに出力する。各列の出力電圧Ｖ_Ｙ，ｊ（ｊ＝Ｎ－１～０）は、次の数式１２で示される。

以上のように、第３の実施形態では、ベクトル及び行列の並行演算について、正の信号振幅を有する複数の入力電圧に正の整数を表す複数ビットの重みを乗算し、複数の乗算結果に応じた電荷を列ごとに再分配して複数列の加算結果に対応する複数の出力電圧を生成する。これによっても、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算の処理時間を定時間化できる。

なお、図示しないが、演算回路３２０は、第２の実施形態にかかる演算回路２２０がＮ行×Ｍ列に拡張され、複数の演算回路２２０＿（Ｎ－１，Ｍ－１）～２２０＿（０，０）として配列されてもよい。各演算回路２２０は、基本的に第２の実施形態の演算回路２２０と同様である。この場合、入力ベクトルＸ’は、それぞれが正又は負の信号振幅を有するＮ×ｎ個の入力電圧を含む。また、各要素ベクトルＷ_ｉ，ｊに含まれるｎビットのパターンは、２の補数表現で正又は負の整数を表す。

すなわち、ベクトル及び行列の並行演算について、正又は負の信号振幅を有する複数の入力電圧に２の補数表現で正又は負の整数を表す複数ビットの重みを乗算し、複数の乗算結果に応じた電荷を列ごとに再分配して複数列の加算結果に対応する複数の出力電圧を生成する。これによっても、ビットシフトを行わずに加算結果を得ることができ、入力及び重みのいずれのビット精度にも関わらず、並行演算の処理時間を定時間化できる。

（第４の実施形態）
次に、第４の実施形態にかかる演算システム１００について説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。

第１の実施形態～第３の実施形態では、単位セルＵＣの具体的な構成について言及していないが、第４の実施形態では、単位セルＵＣの具体的な構成を例示する。

単位セルＵＣは、図９に示すように、ワード線ＷＬとビット線ＢＬとが交差する位置に配される。図９は、単位セルＵＣの概略構成を示す図であり、第ｉ行（ｉ＝ｎ－１～０）の単位セルＵＣ＿ｉの概略構成を例示する。

ワード線ＷＬとビット線ＢＬとが交差する位置にラインＬ１１が配され、ラインＬ１１は、ワード線ＷＬに接続される第一端とビット線ＢＬに接続される第二端とを有する。単位セルＵＣ＿ｉにおける乗算回路２２＿ｉは、ラインＬ１１に挿入される。乗算回路２２＿ｉにおけるスイッチＳＷ１及びスイッチＳＷ２の直列接続は、ラインＬ１１に挿入される。単位セルＵＣ＿ｉにおける容量素子２３＿ｉは、ラインＬ１１上の中間ノード２０ｃに接続された第一端と基準ノード２０ｄに接続された第二端とを有する。基準ノード２０ｄには、基準電圧（例えば、グランド電圧）が供給される。容量素子２３＿ｉの第一端は、中間ノード２０ｃを介してビット線ＢＬに接続される。ビット線ＢＬ上には、中間ノード２０ｃと出力ノード２０ｄとの間にスイッチＳＷ４＿ｉが電気的に接続される。

スイッチＳＷ１は、グローバル回路１０からのグローバル信号ＭＵＬＴに応じてオン・オフ状態に制御される。スイッチＳＷ４＿ｉは、グローバル回路１０からのグローバル信号ＳＵＭに応じてオン・オフ状態に制御される。

単位セルＵＣ＿ｉにおける記憶素子２１＿ｉは、スイッチＳＷ２の制御端子に接続された出力ノードを有する。記憶素子２１＿ｉは、重みＷの１つのビットを記憶し、記憶したビットの値に応じた電圧をスイッチＳＷ２の制御端子へ出力する。スイッチＳＷ２は、記憶素子２１＿ｉから出力される電圧に応じてオン・オフ状態に維持される。

記憶素子２１＿ｉは、揮発性メモリセル（例えば、ＳＲＡＭメモリセル）であってもよいし、不揮発性メモリセル（例えば、フラッシュメモリセル、抵抗変化素子を逆極性で２段接続したメモリセルなど）であってもよい。プログラムの容易性及び動作時の低消費電力特性を考慮すると、記憶素子２１＿ｉは、図１０に示すように、ＳＲＡＭメモリセルで構成されることが望ましい。図１０は、単位セルＵＣ＿ｉの具体的な構成を示す図であり、記憶素子２１＿ｉがＳＲＡＭメモリセルで構成される場合の単位セルＵＣ＿ｉの構成が例示される。

図１０に示す記憶素子２１＿ｉは、負荷トランジスタＴ３、Ｔ５、駆動トランジスタＴ４、Ｔ６及び転送トランジスタＴ１、Ｔ２を有する６Ｔ型のＳＲＡＭセルである。転送トランジスタＴ１、Ｔ２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。負荷トランジスタＴ３、Ｔ５は、それぞれ、ＰＭＯＳトランジスタで構成され得る。駆動トランジスタＴ４、Ｔ６は、それぞれ、ＮＭＯＳトランジスタで構成され得る。負荷トランジスタＴ３と駆動トランジスタＴ４とはインバータＩＮＶ１を構成し、負荷トランジスタＴ５と駆動トランジスタＴ６とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子は記憶ノードＮｔを介してインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子は反転記憶ノードＮｃを介してインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。記憶ノードＮｔは、記憶素子２１＿ｉの出力ノードを構成し、スイッチＳＷ２の制御端子に接続される。

記憶素子２１＿ｉの記憶ノードＮｔと重み用ビット線ＷＢＬとの間には、転送トランジスタＴ１が接続されている。フリップフロップの反転記憶ノードＮｃと重み用反転ビット線ＷＢＬＢとの間には、転送トランジスタＴ２が接続されている。転送トランジスタＴ１、Ｔ２はそれぞれ、対応するドライバから重み用ワード線ＷＷＬ経由でゲートにアクティブレベルの制御信号が供給された際にオンする。

例えば、重み用ビット線ＷＢＬがＨレベル、重み用反転ビット線ＷＢＬＢがＬレベルに維持された状態で転送トランジスタＴ１，Ｔ２がオンすると、記憶ノードＮｔにＨレベルが保持され、反転記憶ノードＮｃにＬレベルが保持される。すなわち、記憶素子２１＿ｉに、ビット値「１」が書き込まれる。インバータＩＮＶ１とインバータＩＮＶ２とが相補的に動作するため、転送トランジスタＴ１，Ｔ２がオフされた後も、記憶ノードＮｔにＨレベルが保持され、反転記憶ノードＮｃにＬレベルが保持される。すなわち、記憶素子２１＿ｉは、ビット値「１」を保持するとともにビット値「１」に応じたＨレベルの電圧をスイッチＳＷ２の制御端子へ出力する。

重み用ビット線ＷＢＬがＬレベル、重み用反転ビット線ＷＢＬＢがＨレベルに維持された状態で転送トランジスタＴ１，Ｔ２がオンすると、記憶ノードＮｔにＬレベルが保持され、反転記憶ノードＮｃにＨレベルが保持される。すなわち、記憶素子２１＿ｉに、ビット値「０」が書き込まれる。インバータＩＮＶ１とインバータＩＮＶ２とが相補的に動作するため、転送トランジスタＴ１，Ｔ２がオフされた後も、記憶ノードＮｔにＬレベルが保持され、反転記憶ノードＮｃにＨレベルが保持される。すなわち、記憶素子２１＿ｉは、ビット値「０」を保持するとともにビット値「０」に応じたＬレベルの電圧をスイッチＳＷ２の制御端子へ出力する。

単位セルＵＣ＿ｉにおいて、スイッチＳＷ１，ＳＷ２，ＳＷ４＿ｉは、それぞれ、トランジスタＴ７，Ｔ８，Ｔ９で構成され得る。トランジスタＴ７，Ｔ８，Ｔ９は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴ７は、ワード線ＷＬに接続されるソースと、トランジスタＴ８に接続されるドレインと、グローバル信号ＭＵＬＴを受けるゲートと、を有する。トランジスタＴ８は、トランジスタＴ７に接続されるソースと、中間ノード２０ｃを介してビット線ＢＬに接続されるドレインと、記憶素子２１＿ｉの記憶ノードＮｔから出力される電圧を受けるゲートと、を有する。トランジスタＴ９は、出力ノード２０ｂに接続可能なソースと、スイッチＳＷ３（図２、図５参照）を介して共通電圧Ｖ_ＣＯＭに接続可能なドレインと、グローバル信号ＳＵＭを受けるゲートと、を有する。図１０に示す単位セルＵＣ＿ｉは、６Ｔ型のＳＲＡＭセルを９Ｔ１Ｃ型に拡張したＳＲＡＭセルとみなすことができる。９Ｔ１Ｃ型の単位セルＵＣ＿ｉの構成をＳＲＡＭｘと呼ぶことにする。

なお、記憶素子２１＿ｉが揮発性メモリセル（ＳＲＡＭメモリセル）である場合、蓄電素子（図示せず）から記憶素子２１＿ｉの電源ノードＶＤＤにバックアップ用の電源が供給されてもよい。これにより、半導体集積回路１の電源オフ時でも記憶素子２１＿ｉに重みＷのビット値が不揮発に記憶され得る。蓄電素子は、例えば２次電池である。

以上のように、第４の実施形態では、単位セルＵＣ＿ｉにおいて、記憶素子２１＿ｉを６Ｔ型のＳＲＡＭセルで構成し、スイッチＳＷ１，ＳＷ２，ＳＷ４をそれぞれトランジスタで構成することで、単位セルＵＣ＿ｉを９Ｔ１Ｃ型の構成（ＳＲＡＭｘ）で実装することができる。

なお、単位セルＵＣ＿ｉは、図１０に示す構成に代えて、図１１に示すように構成されてもよい。図１１は、第４の実施形態の変形例にかかる単位セルＵＣ＿ｉの具体的な構成を示す図である。この場合、単位セルＵＣ＿ｉにおいて、スイッチＳＷ１，ＳＷ２，ＳＷ４＿ｉは、それぞれ、トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３で構成され得る。それに応じて、グローバル回路１０は、グローバル信号ＭＵＬＴ￣，ＳＵＭ￣をさらに出力する。グローバル信号ＭＵＬＴ￣は、グローバル信号ＭＵＬＴが論理反転された信号である。グローバル信号ＳＵＭ￣は、グローバル信号ＳＵＭが論理反転された信号である。

トランスファーゲートＴＧ１は、ソース・ドレインがそれぞれ共通接続されたトランジスタＴ７，Ｔ１０を含む。トランジスタＴ７，Ｔ１０は、それぞれ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴ１０は、ワード線ＷＬに接続されるソースと、トランスファーゲートＴＧ２に接続されるドレインと、グローバル信号ＭＵＬＴ￣を受けるゲートと、を有する。

トランスファーゲートＴＧ２は、ソース・ドレインがそれぞれ共通接続されたトランジスタＴ８，Ｔ１１を含む。トランジスタＴ８，Ｔ１１は、それぞれ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴ１１は、トランスファーゲートＴＧ１に接続されるソースと、中間ノード２０ｃを介してビット線ＢＬに接続されるドレインと、記憶素子２１＿ｉの反転記憶ノードＮｃから出力される電圧を受けるゲートと、を有する。

トランスファーゲートＴＧ３は、ソース・ドレインがそれぞれ共通接続されたトランジスタＴ９，Ｔ１２を含む。トランジスタＴ９，Ｔ１２は、それぞれ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴ１２は、出力ノード２０ｂに接続可能なソースと、スイッチＳＷ３（図２、図５参照）を介して共通電圧Ｖ_ＣＯＭに接続可能なドレインと、グローバル信号ＳＵＭ￣を受けるゲートと、を有する。

図１１に示す単位セルＵＣ＿ｉは、６Ｔ型のＳＲＡＭセルを１２Ｔ１Ｃ型に拡張したＳＲＡＭセルとみなすことができる。図１１に示す１２Ｔ１Ｃ型の単位セルＵＣ＿ｉの構成もＳＲＡＭｘと呼ぶことにする。すなわち、単位セルＵＣ＿ｉにおいて、記憶素子２１＿ｉを６Ｔ型のＳＲＡＭセルで構成し、スイッチＳＷ１，ＳＷ２，ＳＷ４をそれぞれ２Ｔのトランスファーゲートで構成することで、単位セルＵＣ＿ｉを１２Ｔ１Ｃ型の構成（ＳＲＡＭｘ）で実装することができる。

（第５の実施形態）
次に、第５の実施形態にかかる演算システム１００について説明する。以下では、第１の実施形態～第４の実施形態と異なる部分を中心に説明する。

第１の実施形態では、半導体集積回路の入力回路の構成について言及していないが、第５の実施形態では、半導体集積回路の入力回路の具体的な構成を例示する。

図１に示す演算システム１００において、入力回路２は、デジタルドメインの入力データＤ_ｉｎ＝（ｄ_ｍ－１，ｄ_ｍ－２，・・・，ｄ_１，ｄ_０）をアナログドメインの入力ベクトルＸ＝（Ｖ_Ｘ，Ｖ_Ｘ／２，・・・，Ｖ_Ｘ／２^ｎ－２，Ｖ_Ｘ／２^ｎ－１）に変換して半導体集積回路１の演算回路２０へ入力する。入力回路２の構成として、ｎ個の単位構成３０＿（ｎ－１）～３０＿０を用意することが考えられる。

各単位構成３０は、図１２に示すように構成され得る。図１２は、入力回路２における単位構成３０を示す図であり、第ｉ行（ｉ＝ｍ－１～０）の単位構成３０＿ｉを例示する。単位構成３０＿ｉは、ＤＡ変換回路ＤＡ１、ドライバＤＶ１、スイッチＳＷ１１及びスイッチＳＷ１２を有する。ＤＡ変換回路ＤＡ１は、入力ノード３０ａ＿ｉ及びスイッチＳＷ１１の間に電気的に接続される。スイッチＳＷ１１は、ＤＡ変換回路ＤＡ１及び中間ノード３０ｄ＿ｉの間に電気的に接続される。ドライバＤＶ１は、中間ノード３０ｄ＿ｉ及び出力ノード３０ｂ＿ｉの間に電気的に接続される。スイッチＳＷ１２は、入力ノード３０ｃ＿ｉ及び中間ノード３０ｄ＿ｉの間に電気的に接続される。入力ノード３０ｃ＿ｉは、行方向に隣接する（例えば１つ上の）単位構成３０＿（ｉ＋１）の出力ノード３０ｂ＿（ｉ＋１）に接続され得る（図１３参照）。

ＤＡ変換回路ＤＡ１は、デジタル信号Ｄ_ｉｎ，ｉをアナログ信号Ｖ_Ｘ，ｉに変換する。行制御信号ｉｓＭＳＢは、対応する行の重みＷのビットｂ_ｉがＭＳＢかどうかを示す。行制御信号ｉｓＭＳＢは、対応する行の重みＷのビットｂ_ｉがＭＳＢのときにアクティブレベル（例えば、１）に設定され、対応する行の重みＷのビットｂ_ｉがＭＳＢでないときにノンアクティブレベル（例えば、０）に設定される。

スイッチＳＷ１１は、行制御信号ｉｓＭＳＢに応じてオン・オフ状態に制御される。スイッチＳＷ１１は、行制御信号ｉｓＭＳＢを制御端子で受ける。スイッチＳＷ１１は、アクティブレベルの行制御信号ｉｓＭＳＢが制御端子に供給された際にオン状態に維持され、ノンアクティブレベルの行制御信号ｉｓＭＳＢが制御端子に供給された際にオフ状態に維持される。すなわち、対応する行の重みＷのビットｂ_ｉがＭＳＢのときにスイッチＳＷ１１がオン状態に維持され、対応する行の重みＷのビットｂ_ｉがＭＳＢでないときにスイッチＳＷ１１がオフ状態に維持される。

スイッチＳＷ１２は、行制御信号ｉｓＭＳＢが論理反転された行制御信号ｉｓＭＳＢ￣に応じてオン・オフ状態に制御される。スイッチＳＷ１２は、行制御信号ｉｓＭＳＢ￣を制御端子で受ける。スイッチＳＷ１２は、ノンアクティブレベルの行制御信号ｉｓＭＳＢ￣が制御端子に供給された際にオフ状態に維持され、アクティブレベルの行制御信号ｉｓＭＳＢ￣が制御端子に供給された際にオン状態に維持される。すなわち、対応する行の重みＷのビットｂ_ｉがＭＳＢのときにスイッチＳＷ１２がオフ状態に維持され、対応する行の重みＷのビットｂ_ｉがＭＳＢでないときにスイッチＳＷ１２がオン状態に維持される。

ドライバＤＶ１は、可変ゲインＧを有する。ドライバＤＶ１は、アクティブレベルの行制御信号ｉｓＭＳＢが制御端子に供給された際に可変ゲインＧ＝１に設定され、ノンアクティブレベルの行制御信号ｉｓＭＳＢが制御端子に供給された際に可変ゲインＧ＝０．５に設定される。可変ゲインＧ＝１は、ドライバＤＶ１のドライブ能力が第１の能力に対応し、変ゲインＧ＝０，５は、ドライバＤＶ１のドライブ能力が第２の能力に対応する。すなわち、対応する行の重みＷのビットｂ_ｉがＭＳＢのときにドライバＤＶ１のドライブ能力が第１の能力に制御され、対応する行の重みＷのビットｂ_ｉがＭＳＢでないときにドライバＤＶ１のドライブ能力が第１の能力より低い第２の能力に制御される。

入力回路２は、図１３に示すように、ｎ個の単位構成３０＿（ｎ－１）～３０＿０をラダー状に接続することで構成され得る。図１３は、入力回路２の構成を示す回路図であり、演算回路２０における任意の複数行（第（ｉ＋３）～ｉ行）に対応した複数の単位構成３０＿（ｉ＋３）～３０＿ｉを例示する。

単位構成３０＿ｉの入力ノード３０ｃ＿ｉは、１つ上の単位構成３０＿（ｉ＋１）の出力ノード３０ｂ＿（ｉ＋１）に接続される。単位構成３０＿（ｉ＋１）の入力ノード３０ｃ＿（ｉ＋１）は、１つ上の単位構成３０＿（ｉ＋２）の出力ノード３０ｂ＿（ｉ＋２）に接続される。単位構成３０＿（ｉ＋２）の入力ノード３０ｃ＿（ｉ＋２）は、１つ上の単位構成３０＿（ｉ＋３）の出力ノード３０ｂ＿（ｉ＋３）に接続される。

単位構成３０＿ｉのスイッチＳＷ１１，ＳＷ１２は、それぞれ、行制御信号ｉｓＭＳＢ_ｉ，ｉｓＭＳＢ_ｉ￣に応じてオン・オフ状態に制御される。単位構成３０＿（ｉ＋１）のスイッチＳＷ１１，ＳＷ１２は、それぞれ、行制御信号ｉｓＭＳＢ_ｉ＋１，ｉｓＭＳＢ_ｉ＋１￣に応じてオン・オフ状態に制御される。単位構成３０＿（ｉ＋２）のスイッチＳＷ１１，ＳＷ１２は、それぞれ、行制御信号ｉｓＭＳＢ_ｉ＋２，ｉｓＭＳＢ_ｉ＋２￣に応じてオン・オフ状態に制御される。単位構成３０＿（ｉ＋３）のスイッチＳＷ１１，ＳＷ１２は、それぞれ、行制御信号ｉｓＭＳＢ_ｉ＋３，ｉｓＭＳＢ_ｉ＋３￣に応じてオン・オフ状態に制御される。

複数の単位構成３０＿（ｉ＋３）～３０＿ｉから半導体集積回路１へ入力される入力信号Ｖ_{Ｘ，ｉ＋３}～Ｖ_Ｘ，ｉは、重みＷのビット精度ｎに応じて、ドライバＤＶ１によって１又は０．５のゲインでドライブされる。すなわち、重みＷの複数ビットｎに対応する複数行のうちＭＳＢの行に対応する単位構成３０では、ドライバＤＶ１の可変ゲインＧ＝１に設定され、それ以外の行に対応する単位構成３０では、ドライバＤＶ１の可変ゲインＧ＝０．５に設定される。

例えば、重みＷのビット精度ｎ＝２の場合、図１３に示す回路の接続構成が図１４に示すようになる。図１４は、入力回路２のユースケース（ｎ＝２の場合）を示す図である。各単位セルＵＣは、例えば、図１０又は図１１に示すようなＳＲＡＭｘである。

図１４に示した例では、重みＷ_１の２ビットｂ_１，ｂ_０がそれぞれ２つの単位セルＵＣ＿（ｉ＋３），ＵＣ＿（ｉ＋２）に保持される。これに応じて、ＭＳＢに対応する単位構成３０＿（ｉ＋３）のスイッチＳＷ１がオン状態に維持され、他のビットに対応する単位構成３０＿（ｉ＋２）のスイッチＳＷ１がオフ状態に維持される。ＭＳＢに対応する単位構成３０＿（ｉ＋３）のスイッチＳＷ２がオフ状態に維持され、他のビットに対応する単位構成３０＿（ｉ＋２）のスイッチＳＷ１がオン状態に維持される。これにより、第（ｉ＋２）行のＤＡ変換回路ＤＡ１が非活性化され、第（ｉ＋３）行のドライバＤＶ１の出力ノードが第（ｉ＋２）行のドライバＤＶ１の入力ノードに接続される。第（ｉ＋３）行のドライバＤＶ１、第（ｉ＋２）行のドライバＤＶ１の可変ゲインＧは、それぞれ、１，０．５に設定される。

この構成により、入力データＤ_ｉｎ，１に応じて第（ｉ＋３）行のＤＡ変換回路ＤＡ１から出力されるアナログ信号Ｖ_Ｘ，１は、第（ｉ＋３）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，１として演算回路２０の単位セルＵＣ＿（ｉ＋３）へ伝達される。また、アナログ信号Ｖ_Ｘ，１は、第（ｉ＋３）行のドライバＤＶ１及び第（ｉ＋２）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，１／２として演算回路２０の単位セルＵＣ＿（ｉ＋２）へ伝達される。

また、重みＷ_０の２ビットｂ_１，ｂ_０が２つの単位セルＵＣ＿（ｉ＋１），ＵＣ＿ｉに保持される。これに応じて、ＭＳＢに対応する単位構成３０＿（ｉ＋１）のスイッチＳＷ１がオン状態に維持され、他のビットに対応する単位構成３０＿ｉのスイッチＳＷ１がオフ状態に維持される。ＭＳＢに対応する単位構成３０＿（ｉ＋１）のスイッチＳＷ２がオフ状態に維持され、他のビットに対応する単位構成３０＿ｉのスイッチＳＷ１がオン状態に維持される。これにより、第ｉ行のＤＡ変換回路ＤＡ１が非活性化され、第（ｉ＋１）行のドライバＤＶ１の出力ノードが第ｉ行のドライバＤＶ１の入力ノードに接続される。第（ｉ＋１）行のドライバＤＶ１、第ｉ行のドライバＤＶ１の可変ゲインＧは、それぞれ、１，０．５に設定される。

この構成により、入力データＤ_ｉｎ，０に応じて第（ｉ＋１）行のＤＡ変換回路ＤＡ１から出力されるアナログ信号Ｖ_Ｘ，０は、第（ｉ＋１）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０として演算回路２０の単位セルＵＣ＿（ｉ＋１）へ伝達される。また、アナログ信号Ｖ_Ｘ，０は、第（ｉ＋１）行のドライバＤＶ１及び第ｉ行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０／２として演算回路２０の単位セルＵＣ＿ｉへ伝達される。

図１４に示す接続構成では、入力回路２において、動作するＤＡ変換回路ＤＡ１の数を行の数の１／２に低減でき、入力回路２を含む演算システム１００の消費電力を低減できる。

例えば、重みＷのビット精度ｎ＝４の場合、図１３に示す回路の接続構成が図１５に示すようになる。図１５は、入力回路２のユースケース（ｎ＝４の場合）を示す図である。各単位セルＵＣは、例えば、図１０又は図１１に示すようなＳＲＡＭｘである。

図１５に示した例では、重みＷ_０の４ビットｂ_３，ｂ_２，ｂ_１，ｂ_０がそれぞれ４つの単位セルＵＣ＿（ｉ＋３），ＵＣ＿（ｉ＋２），ＵＣ＿（ｉ＋１），ＵＣ＿ｉに保持される。これに応じて、ＭＳＢに対応する単位構成３０＿（ｉ＋３）のスイッチＳＷ１がオン状態に維持され、他のビットに対応する単位構成３０＿（ｉ＋２）～３０＿ｉのスイッチＳＷ１がオフ状態に維持される。ＭＳＢに対応する単位構成３０＿（ｉ＋３）のスイッチＳＷ２がオフ状態に維持され、他のビットに対応する単位構成３０＿（ｉ＋２）～３０＿ｉのスイッチＳＷ１がオン状態に維持される。これにより、第（ｉ＋２）～ｉ行のＤＡ変換回路ＤＡ１が非活性化され、第（ｉ＋３）行のドライバＤＶ１の出力ノードが第（ｉ＋２）行のドライバＤＶ１の入力ノードに接続され、第（ｉ＋２）行のドライバＤＶ１の出力ノードが第（ｉ＋１）行のドライバＤＶ１の入力ノードに接続され、第（ｉ＋１）行のドライバＤＶ１の出力ノードが第ｉ行のドライバＤＶ１の入力ノードに接続される。第（ｉ＋３）行のドライバＤＶ１の可変ゲインＧは１に設定され、第（ｉ＋２）～ｉ行のドライバＤＶ１の可変ゲインＧは０．５に設定される。

この構成により、入力データＤ_ｉｎ，０に応じて第（ｉ＋３）行のＤＡ変換回路ＤＡ１から出力されるアナログ信号Ｖ_Ｘ，０は、第（ｉ＋３）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０として演算回路２０の単位セルＵＣ＿（ｉ＋３）へ伝達される。また、アナログ信号Ｖ_Ｘ，０は、第（ｉ＋３）行のドライバＤＶ１及び第（ｉ＋２）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０／２として演算回路２０の単位セルＵＣ＿（ｉ＋２）へ伝達される。アナログ信号Ｖ_Ｘ，０は、第（ｉ＋３）行のドライバＤＶ１、第（ｉ＋２）行のドライバＤＶ１及び第（ｉ＋１）行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０／２^２として演算回路２０の単位セルＵＣ＿（ｉ＋１）へ伝達される。アナログ信号Ｖ_Ｘ，０は、第（ｉ＋３）行のドライバＤＶ１、第（ｉ＋２）行のドライバＤＶ１、第（ｉ＋１）行のドライバＤＶ１及び第ｉ行のドライバＤＶ１経由で入力電圧Ｖ_Ｘ，０／２^３として演算回路２０の単位セルＵＣ＿ｉへ伝達される。

図１５に示す接続構成では、入力回路２において、動作するＤＡ変換回路ＤＡ１の数を行の数の１／４に低減でき、入力回路２を含む演算システム１００の消費電力を低減できる。

以上のように、第５の実施形態では、演算システム１００において、入力回路２が複数の単位構成３０をラダー状に接続して構成される。この構成により、入力回路２において、動作するＤＡ変換回路ＤＡ１の数を低減でき、入力回路２を含む演算システム１００の消費電力を低減できる。

なお、各単位構成３０’では、図１６に示すように、ドライバＤＶ１のゲインが固定され、入力ノード３０ｃの電圧が複数のインピーダンス素子で分圧されてドライバＤＶ１に入力されるように構成されてもよい。図１６は、第５の実施形態の変形例における入力回路２’の構成を示す回路図である。

各単位構成３０’は、ドライバＤＶ１のゲインが１に固定され、複数のインピーダンス素子Ｚ１，Ｚ２をさらに有する。複数のインピーダンス素子Ｚ１，Ｚ２は、互いに等しいインピーダンスを有する。各インピーダンス素子Ｚ１，Ｚ２は、インピーダンスを有する任意の素子を用いることができ、例えば容量素子、抵抗素子、又はトランジスタなどを用いることができる。各インピーダンス素子Ｚ１，Ｚ２は、ＤＡ変換回路ＤＡ１内の一部の素子（例えば、容量素子ＣＥ、図１８参照）と共通化されてもよい。この場合、入力回路２’の回路規模を縮小できる。

各単位構成３０’において、インピーダンス素子Ｚ１は、スイッチＳＷ２に接続された第一端と中間ノード３０ｄに接続された第二端とを有する。インピーダンス素子Ｚ２は、中間ノード３０ｄに接続された第一端と基準電位（例えば、グランド電位）に接続された第二端とを有する。

例えば、単位構成３０’＿（ｉ＋３）のドライバＤＶ１にアナログ信号Ｖ_{Ｘ，ｉ＋３}が入力され、単位構成３０’＿（ｉ＋２）のスイッチＳＷ１２がオン状態に維持される場合、ドライバＤＶ１がアナログ信号Ｖ_{Ｘ，ｉ＋３}を出力する。また、アナログ信号Ｖ_{Ｘ，ｉ＋３}は、単位構成３０’＿（ｉ＋２）の複数のインピーダンス素子Ｚ１，Ｚ２で分圧され、アナログ信号Ｖ_{Ｘ，ｉ＋３}／２が単位構成３０’＿（ｉ＋２）のドライバＤＶ１に入力され、そのドライバＤＶ１がアナログ信号Ｖ_{Ｘ，ｉ＋３}／２を出力する。

このように、図１６に示す入力回路２’の構成によっても、図１４及び図１５に示す接続構成と実質的に同様に動作する接続構成を実現可能であり、入力回路２’を含む演算システム１００の消費電力を低減できる。

（第６の実施形態）
次に、第６の実施形態にかかる演算システム２００について説明する。以下では、第１の実施形態～第５の実施形態と異なる部分を中心に説明する。

第２の実施形態では、半導体集積回路の入力回路の構成について言及していないが、第６の実施形態では、半導体集積回路の入力回路の具体的な構成を例示する。

第２の実施形態にかかる演算システム２００は、半導体集積回路２０１の演算回路２２０（図５参照）で保持される重みＷの複数ビットが２の補数表現で正又は負の整数を表す場合、入力回路２（図１参照）に代えて入力回路２０２を有する。入力回路２０２は、デジタルドメインの入力データＤ_ｉｎ＝（ｄ_ｍ－１，ｄ_ｍ－２，・・・，ｄ_１，ｄ_０）をアナログドメインの入力ベクトルＸ＝（Ｖ_ＣＯＭ－Ｖ_Ｘ，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２，・・・，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^ｎ－２，Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^ｎ－１）に変換して半導体集積回路２０１の演算回路２２０へ入力する。入力回路２０２の構成として、ｎ個の単位構成２３０＿（ｎ－１）～２３０＿０を用意することが考えられる。

各単位構成２３０は、図１７に示すように構成され得る。図１７は、入力回路２０２における単位構成２３０を示す図であり、第ｉ行（ｉ＝ｎ－１～０）の単位構成２３０＿ｉを例示する。第ｉ行が重みＷのＭＳＢに対応する場合、単位構成２３０＿ｉは入力信号Ｖｃｏｍ－Ｖｘを生成して演算回路２２０へ入力し、第ｉ行が重みＷのＭＳＢ以外のビットに対応する場合、単位構成２３０＿ｉは入力信号Ｖｃｏｍ＋Ｖｘ／２^{ｎ－１－ｉ}を生成して演算回路２２０へ入力する。

単位構成２３０＿ｉは、単位構成３０＿ｉ（図１２参照）が拡張された構成を有する。単位構成２３０＿ｉは、重みＷの複数ビットが２の補数表現で正又は負の整数を表す場合に対応し、共通電圧Ｖ_ＣＯＭを基準（信号振幅０）とする正又は負の信号振幅を有する入力電圧を生成する。単位構成２３０＿ｉは、ＤＡ変換回路ＤＡ１、ドライバＤＶ１、スイッチＳＷ１１及びスイッチＳＷ１２（図１２参照）に代えて、ＤＡ変換回路ＤＡ２０１、ドライバＤＶ２０１、スイッチＳＷ２１１、スイッチＳＷ２１２を有する単位構成２３０＿ｉは、スイッチＳＷ２１３、スイッチＳＷ２１４、インピーダンス素子Ｚ２０１、インピーダンス素子Ｚ２０２、論理和ゲートＯＧ２０１及びトランジスタＴＲ２０１をさらに有する。

ＤＡ変換回路ＤＡ２０１は、入力ノード２３０ａ＿ｉ及びスイッチＳＷ２１１の間に電気的に接続される。スイッチＳＷ２１１は、ＤＡ変換回路ＤＡ２０１及び中間ノード２３０ｄ＿ｉの間に電気的に接続される。ドライバＤＶ２０１は、中間ノード２３０ｄ＿ｉ及び中間ノード２３０ｅ＿ｉの間に電気的に接続される。スイッチＳＷ２１２は、入力ノード２３０ｃ＿ｉ及び中間ノード２３０ｄ＿ｉの間に電気的に接続される。論理和ゲートＯＧ２０１は、グローバル信号ＩＮＶと行制御信号ｉｓＭＳＢとの論理和を演算し、演算結果をスイッチＳＷ２１２の制御端子へ供給する。入力ノード２３０ｃ＿ｉは、行方向に隣接する（例えば１つ上の）単位構成２３０＿（ｉ＋１）の中間ノード２３０ｅ＿（ｉ＋１）に電気的に接続され得る（図２０参照）。

なお、ｎ個の単位構成２３０＿（ｎ－１）～２３０＿０をラダー状に接続して入力回路２０２を構成する（図２０参照）ことで、重みＷのビット数ｎに応じて動作するＤＡ変換回路ＤＡ２０１の個数を１／ｎに制限でき、入力回路２０２の低消費電力化が可能である点は、図１２に示す単位構成３０と同様である。

スイッチＳＷ２１３は、中間ノード２３０ｅ＿ｉ及び出力ノード２３０ｂ＿ｉの間に電気的に接続される。インピーダンス素子Ｚ２０１は、スイッチＳＷ２１２に接続された第一端と中間ノード２３０ｄ＿ｉに接続された第二端とを有する。インピーダンス素子Ｚ２０２は、中間ノード２３０ｄ＿ｉに接続された第一端と中間ノード２３０ｆ＿ｉに接続された第二端とを有する。インピーダンス素子Ｚ２０１，Ｚ２０２は、それぞれ、インピーダンスを有する任意の素子が採用され得る。図１７では、インピーダンス素子Ｚ２０１，Ｚ２０２がそれぞれ容量素子である構成が例示されている。このとき、ドライバＤＶ１のゲインが１に固定され、複数のインピーダンス素子Ｚ１，Ｚ２は、互いに等しいインピーダンスを有する。

スイッチＳＷ２１４は、中間ノード２３０ｆ＿ｉ及び基準ノード２３０ｇ＿ｉの間に電気的に接続される。基準ノード２３０ｇ＿ｉは、グローバル信号ＩＮＶが供給される。トランジスタＴＲ２０１は、例えばＮＭＯＳトランジスタであり、基準ノード２３０ｈ＿ｉに接続されるソースと、中間ノード２３０ｆ＿ｉに接続されるドレインと、行制御信号ｉｓＭＳＢ￣を受けるゲートと、を有する。行制御信号ｉｓＭＳＢ￣は、行制御信号ｉｓＭＳＢが論理反転された信号である。これにより、中間ノード２３０ｆ＿ｉの電位Ｖ_ＣＢは、第ｉ行が重みＷのＭＳＢに対応する場合、グローバル信号ＩＮＶの値に設定され、第ｉ行が重みＷのＭＳＢ以外のビットに対応する場合、共通電圧Ｖ_ＣＯＭに設定される。

重みＷのビット数がｎである場合における各単位構成２３０のＤＡ変換回路ＤＡ２０１は、図１８に示すように構成され得る。図１８は、ＤＡ変換回路ＤＡ２０１の構成を示す回路図である。

ＤＡ変換回路ＤＡ２０１は、標準的な電荷再分配型のＤＡ変換回路であり、ｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０、ｍ個のインバータＩＶ（ｍ－１）～ＩＶ０、ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０、ｍ個のフリップフロップＦＦ（ｍ－１）～ＦＦ０、及びフリップフロップＦＦｅを有する。ｍ個のフリップフロップＦＦ（ｍ－１）～ＦＦ０と、ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０と、ｍ個のインバータＩＶ（ｍ－１）～ＩＶ０と、ｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０とは、それぞれ互いに対応する。ｍ個のインバータＩＶ（ｍ－１）～ＩＶ０は、それぞれ、インバータ接続されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。

フリップフロップＦＦｅは、クロックＣＬＫに同期して、行制御信号ｉｓＭＳＢを保持する。それとともに、フリップフロップＦＦｅは、行制御信号ｉｓＭＳＢを論理和ゲートＯＧ２０１の入力ノード及びスイッチＳＷ２１４の制御端子へ出力し、行制御信号ｉｓＭＳＢ￣をトランジスタＴＲ２０１のゲートへ出力する（図１７参照）。フリップフロップＦＦｅは、クリア信号ＣＬＲ￣がアクティブレベル（例えば、Ｌレベル）になると、保持される値を初期値（例えば、０）にリセットする。

ｎ個のフリップフロップＦＦ（ｍ－１）～ＦＦ０は、それぞれクロックＣＬＫに同期して、入力データＤ_ｉｎのｍビットｄ_ｍ－１～ｄ_０の値を保持する。それとともに、各フリップフロップＦＦは、ビットｄの値を、対応する排他的論理和ゲートＸＧへ出力する。各フリップフロップＦＦは、クリア信号ＣＬＲ￣がアクティブレベル（例えば、Ｌレベル）になると保持される値を初期値（例えば、０）にリセットする。

ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０は、グローバル信号ＩＮＶに応じてｍビットｄ_ｍ－１～ｄ_０をビット反転させるか否かを切り替える。各排他的論理和ゲートＸＧは、対応するフリップフロップＦＦから受けたビットｄとグローバル信号ＩＮＶとの排他的論理和を演算し、演算結果Ｂ_ｍ－１～Ｂ_０を生成する。これにより、ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０は、グローバル信号ＩＮＶ＝０のとき、ｍビットｄ_ｍ－１～ｄ_０をそのまま演算結果Ｂ_ｍ－１～Ｂ_０としてｍ個のインバータＩＶ（ｍ－１）～ＩＶ０へ出力し、グローバル信号ＩＮＶ＝１のとき、ｍビットｄ_ｍ－１～ｄ_０をビット反転させた演算結果Ｂ_ｍ－１～Ｂ_０をｍ個のインバータＩＶ（ｍ－１）～ＩＶ０へ出力する。

ｍ個のインバータＩＶ（ｍ－１）～ＩＶ０は、ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０から出力されたｍ個のビット値を論理反転させてｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０へ出力する。各インバータＩＶは、対応する排他的論理和ゲートＸＧから出力されたビット値を論理反転させて、対応する容量素子ＣＥの第一端へ供給する。

ｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０は、バイナリで異なる容量値２^{（ｍ－１）}Ｃ～Ｃを有する。各容量素子ＣＥは、対応するインバータＩＶに接続された第一端と出力ノードＮ_ｏｕｔに接続された第二端とを有する。各容量素子Ｃは、第一端に供給されたビット値に応じた電荷を蓄積する。これに応じて、ｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０の第二端の電荷が容量比に応じて再分配され、再分配後の電荷に応じた電圧が出力ノードＮ_ｏｕｔに現れる。なお、制御のロジックによっては、このとき、図１７に示したスイッチＳＷ２１１がオンされてインピーダンス素子（容量素子）Ｚ２０１，Ｚ２０２も電荷の再分配に用いられてもよい。

ＤＡ変換回路ＤＡ２０１の動作として、次の第１の動作と第２の動作とが考えられる。

第１の動作では、ＤＡ変換回路ＤＡ２０１は、入力データＤｉｎをＤＡ変換して変換結果としてＶ_ＣＯＭ＋Ｖ_Ｘを出力ノードＮ_ｏｕｔから出力し得る。出力Ｖ_ＣＯＭ＋Ｖ_Ｘは、０ＶとＶｄｄ＝２Ｖ_ＣＯＭとの間で変化し得る。出力に含まれるパラメータＶｘは、正又は負の値をとり得る。｜Ｖｘ｜は、０ＶとＶ_ＣＯＭとの間で変化し得る。入力データＤｉｎの複数ビットは、ＭＳＢが符号ビットである。ＭＳＢの値が０のときに正の整数であることを示し、ＭＳＢの値が１のときに複数ビットのパターンが負の整数であることを示す。これにより、入力データＤｉｎの複数ビットが表す正又は負の整数を、出力Ｖ_ＣＯＭ＋Ｖ_Ｘの電圧値に疑似的な「バイナリオフセット」でマッピングすることができる。ＤＡ変換回路ＤＡ２０１のビット精度ｎが４ビットである場合、出力Ｖ_ＣＯＭ＋Ｖ_Ｘは、典型的に、Ｖ_ＣＯＭ－（８／８）×Ｖ_ＣＯＭとＶ_ＣＯＭ＋（７／８）×Ｖ_ＣＯＭとの間で変化し得る。

第２の動作では、数式４及び数式５で示すように、重みＷのＭＳＢに対応する行では、ＤＡ変換回路ＤＡ２０１がＶ_ＣＯＭ－Ｖ_Ｘを出力し、重みＷのＭＳＢ以外のビットに対応する行では、ＤＡ変換回路ＤＡ２０１がＶ_ＣＯＭ＋Ｖ_Ｘ／２^{ｎ－ｉ－１}を出力することが求められる。

第１の動作と第２の動作との両方に対応できるように、図１７に示す単位構成２３０＿ｉ、図１８に示すＤＡ変換回路ＤＡ２０１では、それぞれ、グローバル回路１０（図５参照）からグローバル信号ＩＮＶが供給される。グローバル信号ＩＮＶ＝０のとき、ＤＡ変換回路ＤＡ２０１が第１の動作を行い、単位構成２３０＿ｉは、ＤＡ変換回路ＤＡ２０１の第１の動作に応じた動作を行う。グローバル信号ＩＮＶ＝１のとき、ＤＡ変換回路ＤＡ２０１が第２の動作を行い、単位構成２３０＿ｉは、ＤＡ変換回路ＤＡ２０１の第２の動作に応じた動作を行う。

ＤＡ変換回路ＤＡ２０１では、ｍ個の排他的論理和ゲートＸＧ（ｍ－１）～ＸＧ０でｍビットｄ_ｍ－１～ｄ_０とグローバル信号ＩＮＶとの排他的論理和が演算され、ｍ個の容量素子ＣＥ（ｍ－１）～ＣＥ０で容量比に応じて電荷の再分配が行われる。第１の動作は、次の数式１３で示され、第２の動作は次の数式１４で示される。

数式１３，１４で示されるように、第２の動作は、第１の動作に対して１ＬＳＢの誤差がある。この１ＬＳＢの誤差を補正するために、図１９に示すようなマッピングテーブルを用いることができる。図１９では、グローバル信号ＩＮＶ＝０の場合とグローバル信号ＩＮＶ＝１の場合とのそれぞれについて、入力データＤ_ｉｎの複数ビットと中間ノード２３０ｆ＿ｉの電位Ｖ_ＣＢのビットとのセットに対して、ＤＡ変換回路ＤＡ２０１の出力Ｖ_ＣＯＭ＋Ｖ_Ｘ又はＶ_ＣＯＭ－Ｖ_Ｘがマッピングされている。図１９に示すマッピングテーブルにより、グローバル信号ＩＮＶ＝０のとき（第１の動作）とグローバル信号ＩＮＶ＝１のとき（第２の動作）とで基準（Ｖ_ＣＯＭ）を揃えることができ、第２の動作における１ＬＳＢの誤差が補正され得る。

入力回路２０２がｎ個の単位構成２３０＿（ｎ－１）～２３０＿０をラダー状に接続することで構成され得る点は、第５の実施形態と同様である。任意の第ｉ行について、単位構成２３０＿ｉの入力ノード２３０ｃ＿ｉは、１つ上の単位構成２３０＿（ｉ＋１）の中間ノード２３０ｅ＿（ｉ＋１）に接続される。この接続が繰り返されることで、ｎ個の単位構成２３０＿（ｎ－１）～２３０＿０がラダー状に接続され得る。

例えば、半導体集積回路２０１の演算回路２２０（図５参照）で保持される重みＷのビット精度がｎ＝３ビットであり、その３ビットが２の補数表現で正又は負の整数を表す場合、入力回路２０２は、図２０に示すように接続され得る。図２０は、入力回路２０２の構成を示す回路図であり、演算回路２２０（図５参照）で保持される重みＷが３ビットで２の補数表現により正又は負の整数を表す場合の構成を例示する。

単位構成２３０＿０の入力ノード２３０ｃ＿０は、１つ上の単位構成２３０＿１の中間ノード２３０ｅ＿１に接続される。単位構成２３０＿１の入力ノード２３０ｃ＿１は、１つ上の単位構成２３０＿２の中間ノード２３０ｅ＿２に接続される。これにより、３個の単位構成２３０＿２～２３０＿０がラダー状に接続され得る。

ｎ個の単位構成２３０＿（ｎ－１）～２３０＿０のラダー状接続では、２つのフェーズで処理が行われ、グローバル信号ＩＮＶを用いて単位構成２３０間の１ＬＳＢの誤差が補正され得る。

例えば、パラメータＶ_Ｘが正の値を有し、半導体集積回路２０１の演算回路２２０（図５参照）で保持される重みＷのビット精度がｎ＝３ビットであり、その３ビットが２の補数表現で正又は負の整数を表す場合、入力回路２０２は、図２１に示すように動作し得る。図２１は、入力回路２０２の動作を示す波形図であり、図２１（ａ）は、各信号又は各電圧の時間的な遷移を示し、図２１（ｂ）は、３個の単位構成２３０＿２～２３０＿０の中間ノード２３０ｅ＿２～２３０ｅ＿０の電圧Ｖ_ＤＶ２～Ｖ_ＤＶ０の時間的な変化を示す。図２１では、演算回路２２０で保持される重みＷが３ビットで２の補数表現により正又は負の整数を表す場合の動作を例示する。ＤＡ変換回路ＤＡ２０１内の構成もｎ＝３に対応した構成になっているとする（図１８参照）。なお、以下では、信号のレベル「０」はＬレベルと読み替えることができ、信号のレベル「１」はＨレベルと読み替えることができる。

タイミングｔ３１の直前において、各単位構成２３０のスイッチＳＷ２１４及びトランジスタＴＲ２０１が行制御信号ｉｓＭＳＢ，ｉｓＭＳＢ￣の値に応じてオン・オフ制御される。すなわち、中間ノード２３０ｆの電圧Ｖ_ＣＢが行制御信号ｉｓＭＳＢの値に応じて設定される。図２０に示したように、重みＷのＭＳＢに対応する第２行では、行制御信号ｉｓＭＳＢ２＝１，ｉｓＭＳＢ２￣＝０であり、スイッチＳＷ２１４がオンし（点線で示す状態になり）トランジスタＴＲ２０１がオフするので、電圧Ｖ_ＣＢ２＝ＩＮＶ＝０に設定される。重みＷのＭＳＢ以外のビットに対応する第１行では、行制御信号ｉｓＭＳＢ１＝０，ｉｓＭＳＢ１￣＝１であり、スイッチＳＷ２１４がオフしトランジスタＴＲ２０１がオンするので、電圧Ｖ_ＣＢ１＝Ｖ_ＣＯＭに設定される。重みＷのＬＳＢに対応する第０行では、行制御信号ｉｓＭＳＢ０＝０，ｉｓＭＳＢ０￣＝１であり、スイッチＳＷ２１４がオフしトランジスタＴＲ２０１がオンするので、電圧Ｖ_ＣＢ０＝Ｖ_ＣＯＭに設定される。このとき、スイッチＳＷ２１３に対する制御信号Ｏ＝０に維持されている。従って、スイッチＳＷ２１３がオフしている。

各単位構成２３０のスイッチＳＷ２１１，ＳＷ２１２は、行制御信号ｉｓＭＳＢ，ｉｓＭＳＢ￣の値に応じてオン・オフ制御される。重みＷのＭＳＢに対応する第２行では、行制御信号ｉｓＭＳＢ２＝１，ｉｓＭＳＢ２￣＝０であり、スイッチＳＷ２１１がオンし（点線で示す状態になり）スイッチＳＷ２１２がオフするので、ＤＡ変換回路ＤＡ２０１が活性化される。重みＷのＭＳＢ以外のビットに対応する第１行では、行制御信号ｉｓＭＳＢ１＝０，ｉｓＭＳＢ１￣＝１であり、スイッチＳＷ２１１がオフしスイッチＳＷ２１２がオンする（点線で示す状態になる）ので、ＤＡ変換回路ＤＡ２０１が非活性化され、第２行の中間ノード２３０ｅ＿２がインピーダンス素子Ｚ２０１の第一端に接続される。重みＷのＬＳＢに対応する第０行では、行制御信号ｉｓＭＳＢ０＝０，ｉｓＭＳＢ０￣＝１であり、スイッチＳＷ２１１がオフしスイッチＳＷ２１２がオンする（点線で示す状態になる）ので、ＤＡ変換回路ＤＡ２０１が非活性化され、第１行の中間ノード２３０ｅ＿２がインピーダンス素子Ｚ２０１の第一端に接続される。これにより、単位構成２３０＿２のＤＡ変換回路ＤＡ２０１→スイッチＳＷ２１１→ドライバＤＶ２０１→単位構成２３０＿１のインピーダンス素子Ｚ２０１→ドライバＤＶ２０１→単位構成２３０＿０のインピーダンス素子Ｚ２０１→ドライバＤＶ２０１のラダー状接続構成が形成される。また、単位構成２３０＿２～２３０＿０において動作するＤＡ変換回路ＤＡ２０１の個数を１個に制限できるので、入力回路２０２の低消費電力化が可能である。

図２１に示すように、タイミングｔ３１～ｔ３２の期間において、第１のフェーズの処理が行われる。タイミングｔ３１になると、入力データＤｉｎ＝（ｄ_２，ｄ_１，ｄ_０）が単位構成２３０＿２のＤＡ変換回路ＤＡ２０１に入力され、３ビットｄ_２～ｄ_０がそれぞれ３個のフリップフロップＦＦ２～ＦＦ０で保持される。グローバル信号ＩＮＶ＝０であるので、３個の排他的論理和ゲートＸＧ２～ＸＧ０は、３ビットｄ_２～ｄ_０をそのまま演算結果Ｂ_２～Ｂ_０として３個のインバータＩＶ２～ＩＶ０へ出力する。３個のインバータＩＶ２～ＩＶ０は、演算結果Ｂ_２～Ｂ_０を論理反転して３個の容量素子ＣＥ２～ＣＥ０の第一端へ供給する。３個の容量素子ＣＥ２～ＣＥ０の第一端では、演算結果Ｂ_２～Ｂ_０の論理反転値に応じた電荷が発生し、それに応じて、第二端では、反対極性の電荷が発生する。第二端で発生した各電荷は、３個の容量素子ＣＥ２，ＣＥ１，ＣＥ０の容量値２^２Ｃ，２Ｃ，Ｃの比率に応じて再分配される。

これにより、単位構成２３０＿２のＤＡ変換回路ＤＡ２０１の出力ノードＮ_ｏｕｔの電圧が０Ｖから徐々にＶ_ＣＯＭ＋Ｖ_Ｘまで増加し、単位構成２３０＿２の中間ノード２３０ｅ＿２の電圧Ｖ_ＤＶ２は０Ｖから徐々にＶ_ＣＯＭ＋Ｖ_Ｘまで増加する。これに応じて、単位構成２３０＿１のインピーダンス素子Ｚ２０１，Ｚ２０２の分圧により、単位構成２３０＿１の中間ノード２３０ｅ＿１の電圧Ｖ_ＤＶ１は０Ｖから徐々にＶ_ＣＯＭ＋Ｖ_Ｘ／２まで増加する。さらに、単位構成２３０＿０のインピーダンス素子Ｚ２０１，Ｚ２０２の分圧により、単位構成２３０＿０の中間ノード２３０ｅ＿０の電圧Ｖ_ＤＶ０は０Ｖから徐々にＶ_ＣＯＭ＋Ｖ_Ｘ／２^２まで増加する。このとき、制御信号Ｏ＝０に維持されている。

タイミングｔ３２～ｔ３３の期間において、第２のフェーズの処理が行われる。タイミングｔ３２になると、グローバル信号ＩＮＶが０から１へ遷移するので、電圧Ｖ_ＣＢ２が０から１へ遷移する。これに伴い、１ＬＳＢの誤差を補正するため、単位構成２３０＿２のＤＡ変換回路ＤＡ２０１における排他的論理和ゲートＸＧ２～ＸＧ０は、３ビットｄ_２～ｄ_０をビット反転させた演算結果Ｂ_２～Ｂ_０を３個のインバータＩＶ２～ＩＶ０へ出力する。また、これにより、単位構成２３０＿２のＤＡ変換回路ＤＡ２０１の出力ノードＮ_ｏｕｔの電圧がＶ_ＣＯＭ＋Ｖ_Ｘから徐々にＶ_ＣＯＭ－Ｖ_Ｘまで減少し、単位構成２３０＿２の中間ノード２３０ｅ＿２の電圧Ｖ_ＤＶ２はＶ_ＣＯＭ＋Ｖ_Ｘから徐々にＶ_ＣＯＭ－Ｖ_Ｘまで減少する。

一方、グローバル信号ＩＮＶ＝１に応じて、単位構成２３０＿１のスイッチＳＷ２１２、単位構成２３０＿０のスイッチＳＷ２１２が、それぞれ、オフされる（図２０において実線で示す状態になる）。また、単位構成２３０＿１では、電圧Ｖ_ＣＢ１＝Ｖ_ＣＯＭのままであるので、中間ノード２３０ｅ＿１の電圧Ｖ_ＤＶ１はＶ_ＣＯＭ＋Ｖ_Ｘ／２に維持される。同様に、単位構成２３０＿０では、電圧Ｖ_ＣＢ０＝Ｖ_ＣＯＭのままであるので、単位構成２３０＿０の中間ノード２３０ｅ＿０の電圧Ｖ_ＤＶ０はＶ_ＣＯＭ＋Ｖ_Ｘ／２^２に維持される。このとき、制御信号Ｏ＝０に維持されている。

タイミングｔ３３において、制御信号Ｏが０から１へ遷移する。各単位構成２３０＿２～２３０＿０において、スイッチＳＷ２１３がオンし、中間ノード２３０ｅの電圧が出力ノード２３０ｂへ伝達される。これに応じて、単位構成２３０＿２は入力電圧Ｖ_ＣＯＭ－Ｖ_Ｘを演算回路２２０へ入力し、単位構成２３０＿１は入力電圧Ｖ_ＣＯＭ＋Ｖ_Ｘ／２を演算回路２２０へ入力し、単位構成２３０＿０は入力電圧Ｖ_ＣＯＭ＋Ｖ_Ｘ／２^２を演算回路２２０へ入力する（図５参照）。

以上のように、第６の実施形態では、演算システム２００において、入力回路２０２が複数の単位構成２３０をラダー状に接続して構成される。この構成により、入力回路２０２において、動作するＤＡ変換回路ＤＡ２０１の数を低減でき、入力回路２０２を含む演算システム２００の消費電力を低減できる。

なお、ＤＡ変換回路ＤＡ２０１における入力データＤ_ｉｎの複数ビットｂ及びＶ_ＣＢのビットのセットに対する出力電圧のマッピングは、図１９に示す例に限定されず、共通電圧Ｖ_ＣＯＭを基準とする任意のマッピングが可能である。

また、入力回路２０２をｎ個の単位構成２３０＿（ｎ－１）～２３０＿０のラダー状接続で構成する場合、入力データＤ_ｉｎのビット値０に対応する行の単位構成２３０では、ドライバＤＶ２０１への電源供給が停止されるとともにスイッチＳＷ２１３がオフ状態に維持されるように構成されてもよい。これにより、入力回路２０２の消費電力を低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２０１，３０１ 半導体集積回路、２，２０２ 入力回路、３ 出力回路、１０ グローバル回路、２０，２２０，３２０ 演算回路、１００，２００ 演算システム。

Claims (7)

1. 複数行を構成するように配列され、それぞれが複数ビットの重みの何れかのビット位置の値を記憶する複数の記憶素子と、
   複数行を構成するように配列され、複数の入力電圧に前記複数ビットの重みを乗算し、複数の乗算結果を生成する複数の乗算回路と、
   前記複数の乗算結果に応じた電荷を蓄積する１以上の容量素子と、
   前記１以上の容量素子に蓄積された電荷の合計値に対応した出力電圧を生成する加算回路と、
   を備え、
   前記複数の入力電圧は、それぞれが前記重みの前記何れかのビット位置に対応するとともに異なる振幅を有する
   半導体集積回路。
2. 前記重みに含まれる前記複数ビットのパターンは正の整数を表し、
   前記複数の入力電圧のそれぞれは、前記複数ビットの何れかのビットに対応し、隣接するビットに対応する入力電圧の振幅と２のべき乗だけ異なる正の振幅を有する、
   請求項１に記載の半導体集積回路。
3. 前記重みに含まれる前記複数ビットのパターンは、２の補数表現で正又は負の整数を表し、
   前記複数の入力電圧のそれぞれは、前記複数ビットの何れかのビットに対応し、隣接するビットに対応する入力電圧の振幅と２のべき乗だけ異なる正又は負の振幅を有する
   請求項１に記載の半導体集積回路。
4. 前記１以上の容量素子はそれぞれ第一端を有し、
   前記複数の乗算回路のそれぞれは、入力ノードと、前記１以上の容量素子のうち何れか１の容量素子と、第１のグローバル信号に応じてオン・オフする第１の切替素子と、前記入力ノードと前記何れか１の容量素子の第一端との間で前記第１の切替素子と直列接続され且つ前記重みのビット値に応じてオン・オフ状態に維持される第２の切替素子と、を備え、
   前記加算回路は、出力ノードと、第３の切替素子と、複数の第４の切替素子と、を備え、前記第３の切替素子は、基準電位を有する共通電圧と前記１以上の容量素子のうちの何れか１の容量素子の第一端との間に設けられ且つ第２のグローバル信号に応じてオン・オフし、前記複数の第４の切替素子は、前記１以上の容量素子それぞれの第一端と前記出力ノードとの間にそれぞれが第３のグローバル信号に応じてオン・オフする、
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記半導体集積回路は、第１の期間において、複数の前記第１の切替素子をオフ状態に維持し、前記第３の切替素子及び前記複数の第４の切替素子をオン状態に維持し、前記第１の期間より後の第２の期間において、前記複数の第１の切替素子をオン状態に維持し、前記第３の切替素子及び前記複数の第４の切替素子をオフ状態に維持し、前記第２の期間より後の第３の期間において、前記複数の第１の切替素子及び前記第３の切替素子をオフ状態に維持し、前記複数の第４の切替素子をオン状態に維持する
   請求項４に記載の半導体集積回路。
6. 前記１以上の容量素子は、複数行及び複数列を構成するように配列され、
   前記複数の乗算回路は、複数行及び複数列を構成するように配列され、
   複数の前記加算回路は、前記１以上の容量素子のうち各列の容量素子に蓄積された電荷の合計値に対応した複数の出力電圧を生成する
   請求項１から５のいずれか１項に記載の半導体集積回路。
7. 複数ビットのデータを複数の電圧に変換する入力回路と、
   前記変換された複数の電圧を前記複数の入力電圧として受ける請求項１から６のいずれか１項に記載の半導体集積回路と、
   を備えた演算システム。

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