JP2022551940A - 統合された電子構造及び当該構造のコンポーネント間のデータ通信 - Google Patents

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Abstract

電子チップ間の通信のための電子アセンブリが提供される。電子アセンブリは、少なくとも２つの電子チップを含む少なくとも１つの基本ブロックを担持する機械的支持体を含む。電子チップのうちの少なくとも１つは、少なくとも１つの他の電子チップへのデータ通信のための少なくとも１つの他の電子チップに関してデータ信号チップとして構成され、少なくとも１つの他の電子チップは、データ信号チップに関してデータ受信チップとして構成される。データ信号チップとデータ受信チップは、それぞれそれらの表面によって互いに向き合っており、間隔を置いて配置され、少なくとも１つのインタフェース領域を一緒に規定する。データ信号チップから少なくとも１つのデータ受信チップへのデータ通信は、前記インタフェース領域内のチップの前記間隔を置いた面間のギャップを介した自由空間伝播における電荷キャリアの少なくとも１つのフラックスの形態であり、基本ブロックの少なくとも１つの電子チップの動作状態に応じて、少なくとも１つのデータ受信チップを選択的に動作させる。【選択図】図１Ｂ

Description

本発明は、統合電子構造の分野にあり、統合電子構造の様々なアクティブコンポーネント（特に、集積回路）間の通信を可能にする統合電子構造で使用するための電子アセンブリに関する。
統合構造は、通常、トランジスタ、増幅器、発振器などの機能要素を含む複数のアクティブコンポーネント（電子チップ）を規定するするさまざまなパターン化された層を含む多層構造となっている。統合構造のアクティブコンポーネントの機能要素は、通常、光および／または電気および／または電磁信号により、信号又はデータ交換を介して相互に通信する。
例えば、本出願の譲受人に譲渡された米国特許第９，７６２，２３３号は、電気伝導に依存することなく、電界効果トランジスタ（ＦＥＴ）のゲート領域の電界を制御することによるＦＥＴの非接触制御の技術を開示している。この技術によれば、真空にされた容器は、自由電荷を生成し、自由電荷が少なくとも部分的に弾性的に散乱することができる壁を有する電荷担体が事前に装填されて使用される。真空容器の一方の端は、ＦＥＴのゲート領域に面し、その近くに配置されている間、そこから離間されており、充電可能な要素として動作可能であり、もう一方の端には、真空容器内の自由電荷を最初の方向に加速する送信器がある。これにより、空間内の電界の変化をもたらし、電界誘導およびトランジスタのチャネル内の電荷分布の変更によってゲート領域の電荷の分離を引き起こし、それにより、トランジスタの伝導状態を非接触的に変更する。
電子アセンブリ／統合された電子構造の電子チップ間のデータ通信のための新しいアプローチが当技術分野で必要とされている。
従来のアプローチによれば、統合構造のアクティブコンポーネントの機能要素は、電気コネクタを使用して、信号またはデータ交換を介して相互に通信する。しかしながら、様々なアクティブコンポーネント間を直接接続する電気コネクタ（例えば、プロセッサまたはプロセッササブシステム間の接続バス）には、例えば容量が比較的大きいため、必然的に比較的強い動的電流が含まれる。
本発明は、電荷キャリアの自由空間伝搬を介した統合構造内の電子チップ間のデータ／信号通信のための新規の電子アセンブリを提供する。電子アセンブリは、少なくとも２つの電子チップによって形成された少なくとも１つの基本ブロックを担持する基板を含む。これらの電子チップの少なくとも１つは、信号チップに関して受信チップとして構成される少なくとも１つの他の電子チップへのデータ通信のための少なくとも１つの他の電子チップに関して信号チップとして構成される。データ／信号通信は、信号チップと受信チップの間のギャップを介した電荷キャリアの自由空間伝播を介して実装される。
本発明の１つの広い態様によれば、表面上に通信用電子チップの少なくとも１つの基本ブロックを担持する基板を含む電子アセンブリが提供され、この電子アセンブリは、基本ブロックは、少なくとも２つの電子チップを含み、少なくとも２つの電子チップのうちの少なくとも１つが、少なくとも２つの電子チップのうちの少なくとも１つの他のチップへのデータ通信のために、少なくとも２つの電子チップのうちの少なくとも１つの他のチップに対して、データ信号チップとして構成され、少なくとも２つの電子チップのうちの少なくとも１つの他のチップが、データ信号チップに対してデータ受信チップとして構成され、データ信号チップとデータ受信チップは、それぞれ、間隔を置いて配置されて少なくとも１つのインタフェース領域を共に規定するこれらのチップの表面によって互いに対向し、データ信号チップから少なくとも１つのデータ受信チップへのデータ通信は、インタフェース領域内の間隔を置いたこれらのチップの表面間のギャップを介した自由空間伝播における電荷キャリアの少なくとも１つのフラックスの形態であり、基本ブロックの信号チップ及び電子チップのうちの少なくとも１つの動作状態に応じて、少なくとも１つのデータ受信チップを選択的に動作させる。
本明細書において以下で使用される「対向面」という用語は、同じ基本ブロックのチップと少なくとも１つの別のチップとの間のギャップを形成するチップの表面に関することに留意されたい。このような対向面は、チップの「面」である場合とそうでない場合があり、これに関連して、これらのチップは、ＴＳＶまたは活性化された真空容器を使用して、向かい合わせに、または表と裏を合わせて、または背中合わせに配置することができる。
電荷キャリアのフラックスは、少なくとも１つのインタフェース領域内の少なくとも１つの受信チップに通信されるデータに従ってデータ変調される。データ変調信号の異なるプロファイル（値又はパターン）が、基本ブロックの信号チップ及び受信チップのうちの少なくとも１つにおける異なる動作状態にそれぞれ対応する
基本ブロックが、電荷キャリアの電荷エミッタとして構成され動作可能な少なくとも１つの電荷キャリア源と、それぞれの受信チップを動作させるために電荷キャリアのフラックスを受信するように構成され動作可能な少なくとも１つのデータ受信信号通信ポートと、を含む。
ある実施例では、基本ブロックは、ギャップによって離間された電子チップの対向面（すなわち、電子チップ間のギャップを形成する表面）によって互いに対向する一対の電子チップであって、少なくとも１つの第１のタイプのインタフェース領域を規定する一対の電子チップを含む。第１のタイプのインタフェース領域は、一対の電子チップの一方がデータ信号チップとして構成され、一対の電子チップの他方が、第１のタイプのインタフェース領域における第１の電子チップと第２の電子チップとの間のデータ通信のためのデータ受信チップとして構成されるように、構成される。
例えば、第１のタイプのインタフェース領域は、電子チップの１つに配置された電荷キャリア源であって、信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続されて電荷キャリアのフラックスを生成し、電荷キャリア源と少なくとも部分的に整合した他の電子チップ上のデータ受信信号通信ポートに向けてギャップを介して伝播させる電荷キャリア源を含む。
第１のタイプのインタフェース領域のデータ受信信号通信ポートは、通常、例えば、データ受信信号通信ポートへの電荷キャリアのフラックスの到達が放電プロセスをもたらすことで、第１のタイプのインタフェース領域の動作状態が変化するように、プレチャージされる。
ある実施形態では、基本ブロックは、追加の第１のタイプのインタフェース領域を含み、２つの第１のタイプのインタフェース領域は独立して動作する。一対の電子チップのそれぞれが、２つの第１のタイプのインタフェース領域の一方においてデータ信号チップとして動作し、２つの第１のタイプのインタフェース領域の他方においてデータ受信チップとして動作する。
追加の第１のタイプのインタフェース領域は、他方の電子チップ上に配置された電荷キャリア源であって、信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続された追加の電荷キャリア源を含み、電荷キャリアの追加のフラックスを生成して、追加の電荷キャリア源と少なくとも部分的に整合した一方の電子チップ上のデータ受信信号通信ポートに向かってギャップを介して伝播させる。
ある実施形態では、基本ブロックは、互いに対向し、ギャップによって互いに間隔を置いて配置され、少なくとも１つの第２のタイプのインタフェース領域を規定する一対の電子チップを含む。第２のタイプのインタフェース領域は、一対の電子チップの双方が、電荷キャリアのフラックスを互いに向けフラックスを受信するように構成および動作可能である一方、一対の電子チップの一方がデータ信号チップとして動作し、一対の電子チップの他方が、第２のタイプのインタフェース領域における第１の電子チップと第２の電子チップとの間のデータ通信のためのデータ受信チップとして動作するように、構成される。
この実施形態では、データ受信チップは、第２のタイプのインタフェース領域のギャップを介して信号チップに向かって伝播する電荷キャリアのフラックスを生成するために電源に接続された電荷キャリア源と、データ受信信号通信ポートとを含む。データ信号チップに関しては、データ信号チップは、電荷キャリア源及び受信チップ上のデータ受信信号通信ポートと少なくとも部分的に整合した信号レシーバ／応答器であって、信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続された信号レシーバ／応答器を含み、ギャップを介して電荷キャリア源から到達した電荷キャリアを選択的に（２つの異なる偏向領域によって）吸収又は偏向させるか、または、ギャップを介してデータ受信信号通信ポートに電荷キャリアをリダイレクトする。
上記のように、データ受信信号通信ポートは、通常、データ受信信号通信ポートへの電荷キャリアのフラックスの到達が受信チップの放電をもたらすことで、受信チップの動作状態が変化するように、プレチャージされる。
ある実施形態では、基本ブロックが、独立して動作する第１のタイプのインタフェース領域と第２のタイプのインタフェース領域とを含む。
ある実施形態では、基本ブロックが少なくとも３つの電子チップを含み、少なくとも３つの電子チップのうちの１つが、少なくとも２つの他の電子チップに、ギャップを介して対向し、それぞれ、少なくとも２つのインタフェース領域を規定する。１つの電子チップは、少なくとも２つの他の電子チップの少なくとも１つから、少なくとも１つの電荷キャリアガイドを介して、少なくとも２つの電子チップの他方に、データを通信するための電子コネクタチップとして構成および動作可能であり、電荷キャリアガイドは、電子コネクタチップ内に配置され、２つのインタフェース領域とそれぞれ整合する電荷キャリアガイドの第１の端部と第２の端部との間に延在する。
この実施形態では、第１のインタフェース領域は、少なくとも２つの他の電子チップのうちの１つに関連付けられている。第１のインタフェース領域は、電荷キャリアガイドの第１の端部に近接して電子コネクタチップ上に配置されて電源に接続された電荷キャリア源と、少なくとも２つの他の電子チップの１つに配置され、電荷キャリア源および電荷キャリアガイドの第１の端部と少なくとも部分的に整合するレシーバ／応答器とを含む。レシーバ／応答器は、信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続されて、ギャップを介して電荷キャリア源から到達した帯電キャリアを選択的に吸収するか、概して偏向させ、または、帯電キャリアをリダイレクトして、電荷キャリアガイドの第１の端部を介して電荷キャリアガイドに入れ、ガイドを通って第２のインタフェース領域で電荷キャリアガイドの第２の端部に伝播させ、第２のインタフェース領域のギャップを通して電荷キャリアのフラックスを２つの電子チップのうちの他方のデータ受信信号通信ポートに向ける。
電子コネクタチップは、さらに、それぞれ第２および第１のインタフェース領域と整合する追加の電荷キャリアガイドの第１の端部と第２の端部との間に延在する少なくとも１つの追加の電荷キャリアのガイドを含む。このような電子コネクタチップは、これにより、２つの電子チップのうちの他方から２つの電子チップのうちの一方にデータを通信するように構成され動作可能である。
電子コネクタチップは、さらに、それぞれの少なくとも１つの電荷キャリアガイドの第２の端部に配置された少なくとも１つのフローティング電荷キャリア源を含む。
電荷キャリアガイドが、導電性のコネクタ、例えば真空容器であるマイクロチャネルとして構成されている。
電子アセンブリにおいて、２つの電子チップが互いに向き合う２つの対向面は、それぞれ、電子チップの上面および下面である。電子チップは、例えばサポートバンプ、接着剤、ワイヤボンディング等を使用して、共通の基板の面上に適切に組み立てられる。
ある実施形態では、１又は複数の基本ブロックを担持する基板の表面が実質的に平面である。このケースでは、上部対向面を有する１又は複数の電子チップを支持する支持バンプが、下部対向面を有する１又は複数の電子チップを支持する支持バンプよりも短く、これにより、対向面間のギャップを規定する。
他の実施形態では、１又は複数の基本ブロックを担持する基板の上面は、複数の基本ブロックに対応する複数の溝を規定するパターンを有する。このケースでは、各溝は、上部対向面を有する電子チップを担持し、下部対向面を有する電子チップを担持するパターン化した基板の表面の突起部によって囲まれている。この構成では、溝の深さは、必要とされる対向面間のギャップを規定するよう選択される。
本明細書に開示される主題をよりよく理解し、それが実際にどのように実行され得るかを例示するために、ここで、添付の図面を参照して、非限定的な例としてのみ実施形態を説明する。
図１Ａおよび１Ｂは、本発明のある実施形態による電子アセンブリの基本ブロックの２つの例をそれぞれ概略的に示しており、基本ブロックの各電子チップは、データ信号チップまたはデータ受信チップのいずれかとして構成され、基本ブロックには１つのインタフェース領域がある。 図２Ａおよび２Ｂは、本発明の他のある実施形態による基本ブロック構成の２つの例をそれぞれ概略的に示しており、基本ブロック１２の電子チップのそれぞれは、信号チップおよび受信チップの双方として動作する。 図３Ａ～３Ｅは、本発明のさらに別の実施形態を例示しており、図３Ａは、２つの電子チップが電子コネクタチップに関連付けられ、２つの電子チップの間で通信する電子アセンブリの基本ブロックの構成を概略的に示し、図３Ｂ～３Ｅは、図３Ａの基本ブロックの様々な動作段階を概略的に示している。 図４Ａおよび４Ｂは、それぞれ、実質的に平らな表面（図４Ａ）およびパターン化された表面（図４Ｂ）を有する基板上に本発明の基本ブロックを組み立てる２つの例を示す。 図５は、共通の基板上に離間して配置された基本ブロックのアレイを含む、本発明の原理に従って構成された統合構造を例示している。
本発明は、統合された構造内の電子チップ間のデータ／信号通信のために構成された新規の電子アセンブリを提供する。この電子アセンブリは、少なくとも２つの電子チップを担持する基板を含み、それらのうちの少なくとも１つは、前記少なくとも１つの他の電子チップへのデータ通信のための２つ以上の電子チップのうちの少なくとも１つの他の電子チップに関して信号チップとして構成され、前記少なくとも１つの他の電子チップは、信号チップに対して受信チップとして構成されている。いくつかの実施形態では、電電子チップは、少なくとも１つの他の受信電子チップに関して信号チップとして構成され、少なくとも１つの他の信号チップに関して受信チップとして構成される。
データ／信号通信は、基本ブロックのチップ間のギャップを介した電荷キャリアの自由空間の伝播を介して実装される。場合によっては、ギャップを空にするか、ガスで満たされたスペースにすることができる。ギャップのサイズは、その中の媒体に応じて適切に選択される。
所定の媒体について、ギャップのサイズは、使用されている電荷担体のフラックスの効果的な通過を提供するように適切に選択されることを理解されたい。
より具体的には、本発明は電子フラックスを扱い、したがって、この特定の、しかしながら限定されない例に関して以下で説明される。
離間した通信のための電子チップは、以下に説明するように、例えばリング状の要素といった分離要素を使用して組み立てることができることに留意されたい。一般に、この目的のために、任意の既知の適切なパッケージング技術を使用することができる。
より具体的には、信号チップおよび受信チップのそれぞれは、それらのうちの他方に面する面を有している。送信および／または受信動作は、以下でさらに具体的に説明および例示されるように、信号チップおよび受信チップのいずれかまたは両方の動作状態に応じて実行される。
本発明の電子アセンブリは、例えばいくつかの基板要素で作ることができる、共通の基板または他の任意の機械的支持体を共有する１つまたは複数の基本的なブロックを含み得る。基本ブロックは、通信のための電子チップの構造であり、このようなブロックをアレイ状に配置することができる。アレイの基本ブロックは独立したブロックである場合もあれば、２つのローカルに隣接する基本クロックが共通／共有の信号および／または受信チップを有する場合もある。これについても、以下で具体的に説明および例示する。
電子チップは、通常、通信チップ間に所望のギャップを提供するように構成される支持バンプによって基板上に取り付け／組み立てられる。以下でさらに例示されるように、電子チップを担持する基板の表面は、平面であり又はパターン化され得る。
図１Ａおよび１Ｂを参照すると、本発明のいくつかの実施形態による、一般に１００で示す基本ブロックの構成の２つの例がそれぞれ概略的に示され、各電子チップは、データ信号チップＳＣまたはデータ受信チップＲＣのいずれかとして構成され、基本ブロックには単一のインタフェース領域ＩＲがある。
説明と理解を容易にするために、本明細書に記載のすべての例および実施形態において機能的に類似しているすべての要素は、同じ参照番号によって特定されることに留意されたい。
図１Ａは、少なくとも１つの基本ブロック１２を担持する基板１０を含む電子アセンブリ１００を示しており、そのような単一の基本ブロックが図に示されている。この基本ブロックは、少なくとも１つの信号チップ１４および少なくとも１つの受信チップ１５を含み、このようなチップの一対が図に示されている。
信号チップ１４および受信チップ１５は、それらが互いに向き合い、自由空間における電子束伝播のためにギャップ２０によって隔てられた対向する表面１４Ａおよび１５Ａを有する。対向する表面は、チップ間の通信のためのインタフェースを提供する。
信号チップ１４は、電界放出構成において電子エミッタとして構成されたカソードによって構成され得る電子源１６（電荷キャリアの源を構成する）を含む。この例では、電子源１６は、電源２２Ｂに接続されて動作し、電源２２Ｂがデータ変調器２２Ａによって提供されるデータパターンによって動作することを意味する、いわゆる「アクティブソース」である。したがって、この例では、信号ユニット１４は、特にデータ変調器２２Ａおよび電源２２Ｂを含む信号コントローラ２２に接続されている。この例では、信号コントローラ２２は送信器コントローラとして動作する。
受信チップ１５は、充電可能な電極（アノード）によって構成され得るデータ受信信号通信ポート１８（この例ではパッシブレシーバである）を含む。信号チップ１４上の電子源１６（すなわち、そのインタフェース部分／開口）は、インタフェース領域ＩＲを一緒に規定する受信チップ１５上のパッシブレシーバ１８と少なくとも部分的に位置合わせされている。
電子源１６は、任意の適切なタイプの電界放出、例えば、電気、光または熱放出、またはそれらの任意の組み合わせとして構成され得ることが理解されるべきであり、これは、本明細書に記載のすべての実施形態／実施例に共通である。そのような電子源の構造および動作はそれ自体が知られており、したがって、それが適切な電子束を生成することに注意することを除いて、具体的に説明する必要はない。
したがって、「アクティブソース」の場合、送信器コントローラ２２によって電子源１６に対して生成される制御信号ＣＳは、データ変調信号であり、これは、バイナリ信号であってもなくてもよい。データ変調信号の値／パターンが異なると、電子源の動作状態がそれぞれ異なり、それに応じて電子束が生成される。
制御信号の「１」と「０」の２進値の最も単純な例では、電子束がそれぞれ生成されるか又は生成されない。しかしながら、本発明は、デジタルまたはアナログタイプの制御信号に限定されず、並びにバイナリタイプのデジタル制御信号に限定されないことに留意されたい。
基本ブロック１２は、以下のように動作する。送信器コントローラ２２は、制御信号ＣＳをアクティブ電子源１６に選択的に提供するように動作し、電子源１６から受信信号の通信ポート１８に向けられた矢印によって図に示すように、対応するデータ変調された電子束が生成される。したがって、受信チップは、信号チップからの電子束によって動作する。
アノードタイプのパッシブデータレシーバー１８の特定の限定されない例では、アノードは、「通常」プリチャージされ、例えば電子ベースの構成の場合、正に帯電し、アノードへの電子束の到達が、それぞれの動作状態、例えば「１」に対応するその放電を開始する。
図１Ｂの例では、いわゆる「ミラー」構成が例示されている。ここでは、電子チップ１４と１５の双方は、電子束を互いに送信／方向付けおよび受信することができる一方、それらのうちの一方のみがデータ信号チップであり、他方は、通信されるデータに関するデータ受信チップあり、すなわち一方は「データソース」であり、もう一方はデータ受信器である。しかしながら、この例では、データ受信チップ１５は、電子束を生成する電子源１６’を含むものであり、一方、データ信号チップは、アクティブなデータレシーバ／応答器１８’を有しており、このレシーバが信号コントローラ２２’に接続されていることを意味し、この例では、信号コントローラ２２’は受信器コントローラとして動作する。
レシーバ要素１８’は、信号コントローラ２２’によって直接操作され、電子束に応答するため、「アクティブ」と称されることに留意されたい。これは、データ信号によって直接制御されないが、それぞれの電子チップを操作する「パッシブ」レシーバ１８と呼ばれるものとは機能的に異なる。
さらに、この例では、電子源１６は、連続電源１７に適切に接続された連続動作源であり、電子源１６に近接して配置された「パッシブ」信号通信ポート１８をさらに含む。
電子源１６（すなわち、そのインタフェース部分／開口）およびパッシブレシーバ１８の双方は、インタフェース領域ＩＲを一緒に規定する信号チップ１４上のアクティブレシーバ１８’と少なくとも部分的に整合している。
信号制御器２２’は、データ変調器２２Ａおよび電圧ユニット２２Ｂ’を含み、これは、アクティブなデータレシーバ１８’へのデータ変調された電圧信号を生成する。したがって、アクティブなデータレシーバ１８’は、ユニット２２Ｂ’からの電圧供給に応じて異なる動作状態を有し、これにより、電子源１６から連続的に供給される電子束を異なる方法で受信または応答する。バイナリデータ変調の最も単純な例では、電圧供給２２Ｂ’は、アクティブなデータレシーバ１８’に相対的に正および相対的に負の電圧を提供し、それぞれ、アクティブなレシーバ１８’による電子の吸収および受信チップ１５上のパッシブなレシーバ１８への電子の逆流の生成を引き起こす。
ここで、図２Ａおよび２Ｂを参照すると、それぞれ、本発明の他のいくつかの実施形態の２つの例を示し、基本ブロック１２の電子チップ１４および１５のそれぞれは、信号チップＳＣおよび受信チップＲＣの双方として動作する。これらの図には特に示されていないが、基本ブロック１２は、あらゆる種類の機械的支持体、例えばそれぞれのサポートバンプ（図１Ａ～１Ｂの３０および３２）を介した基板（図１Ａ～１Ｂの１０）の上部に配置されていることに留意されたい。
これらの図２Ａおよび２Ｂの双方の例において、基本ブロック１２は、２つの通信電子チップ１４および１５を有し、それらの対向面は、ギャップ２０によって離間され、２つの独立して動作するインタフェース領域ＩＲ１およびＩＲ２を規定する。インタフェース領域ＩＲ１およびＩＲ２を介した電子チップ１４および１５間のデータ通信は、場合によっては、同時にまたは異なるタイムセッションで実施されることに留意されたい。
図２Ａの例では、インタフェース領域ＩＲ１およびＩＲ２のそれぞれは、上記の図１Ａの例のインタフェース領域ＩＲのものと同様に構成され、動作可能である。これは、図に自明の方法で明確に示されているため、再度具体的に説明することはない。
図２Ｂの例では、インタフェース領域ＩＲ１およびＩＲ２は、それぞれ、上記の図１Ａと１Ｂの例の領域と同様に構成され、動作可能である。これは、図に自明の方法で明確に示されているため、再度具体的に説明することはでない。
ここで、本発明のさらに別の実施形態を例示する図３Ａ～３Ｅを参照する。図３Ａは、本発明の電子アセンブリ１００の基本ブロック１２の構成を概略的に示しており、図３Ｂ～３Ｅは、電子アセンブリ１００の様々な動作段階を概略的に示す。この実施形態では、基本ブロック１２は、電子コネクタチップ１１４に関連付けられてそれらの間で通信する２つの電子チップ１４および１５を含む。電子コネクタチップ１１４は、電子チップ１４および１５の少なくとも一方から他方へ、または、それらのそれぞれから他方へのデータ通信を提供するように構成される。
これらの図には特に示されていないが、電子アセンブリの要素は、機械的支持構造を介して、例えば、支持バンプ（図１Ａ及び１Ｂの３０、３２）を介して共通の基板（図１Ａ及び１Ｂの１０）上に、組み立て／取り付けられることに留意されたい。
電子コネクタチップ１１４は、２つのインタフェース領域ＩＲ１およびＩＲ２を規定するように、対向面１１４Ａによって（またはその一部によって）電子コネクタチップ１１４が電子チップ１４および１５の表面（またはその一部）に面する対向面１１４Ａを有する。対向面は、ギャップ２０によって隔てられている。
最も単純な例では、電子コネクタチップ１１４は、電子チップ１４から電子チップ１５にデータを通信するように構成される。電子コネクタチップ１１４は、それぞれ、少なくとも１つの電荷キャリアガイド、例えば、電子ガイド１２０によって２つのインタフェース領域の間に接続された、２つのインタフェース領域に含まれる対向面の２つの部分を含む。
また、対向面１１４Ａには、電源１７（ある実施形態では連続電源である）に接続された電子源１６が設けられている。電子源１６および電子ガイド１２０の一端１２０Ａは、互いに近接して配置され、信号コントローラに直接接続され、信号コントローラ２２’からのデータ変調制御信号ＣＳによって動作するアクティブなレシーバ／応答器１８’と少なくとも部分的に整合する（上記の意味で）。電子ガイド１２０の反対側の端部１２０Ｂは、プレチャージされた（例えば、正に事前に充電された）アノードであるパッシブレシーバ１８と少なくとも部分的に整合している。
上記のように、制御信号動作は、アクティブなレシーバ／応答器１８’が、電子フラックスをソース１６から選択的に偏向させるか、または、電子フラックスをチップ１１４に向けてリダイレクトする（「ミラー」構成）ことを提供する。しかしながら、この実施形態では、リダイレクトされた逆フラックスは、その端部１２０Ａで電荷ガイド１２０に入り、その反対側の端部１２０Ｂを介してガイドから電子フラックスが自由空間に出て、パッシブレシーバ１８に伝播することを可能にする。したがって、電子チップ１４のアクティブレシーバ／応答器１８’の動作状態に応じて、その動作状態は信号コントローラ２２’によって制御され、電子チップ１５のパッシブレシーバ１８は、電子コネクタチップ１１４のソース１６で発生した電子フラックスと異なって相互作用する。バイナリ制御信号の最も単純な例では、電子チップ１５はデータ信号を受信するかしないかのどちらかである。
図３Ａに示されるように、電子コネクタチップ１１４は、好ましくは、電子ガイド１２０の反対側の端部１２０Ｂにフローティングソース（フローティングカソード）１４０も含む。電子フラックスは、レスポンダ１８’から電子ガイドの端部１２０Ａに向け直され、浮遊カソードに到達すると、フローティングカソード１４０から連続的な電子放出を引き起こし、したがって、パッシブレシーバ１８に向かう連続的な対応する電子フラックスが生成される。
したがって、この実施形態のこの最も単純な例では、電子チップ１４は実際にはデータ信号チップＳＣとして動作し、電子チップ１５はデータ受信チップＲＣとして動作する。
破線を使用して図にも示されているように、電子アセンブリ１００は、電子チップ１５から電子チップ１４への同様のデータ通信のためにさらに構成され得る。この目的のために、電子コネクタチップ１１４は、その両端が、それぞれ、（例えば、同じインタフェース領域ＩＲ２又は場合によっては追加のインタフェース領域において）電子チップ１５上の追加のアクティブなレシーバ／応答器１８’及び（例えば、同じインタフェース領域ＩＲ１又は場合によっては追加のインタフェース領域において）電子チップ１４上の追加のパッシブレシーバ１８と（少なくとも部分的に）整合する追加の電子ガイド１３０を含む。
また、領域ＩＲ２の電子ガイド端１２０Ｂは、電源１７（追加のもの又はそうではないもの、及び、連続電源又はそうではないもの）に接続された追加の電子源１２６の近くに配置され、領域ＩＲ１内の追加の電子ガイドの反対側の端部は、追加のフローティングソース／カソードに関連付けられているかどうかにかかわらず、電子チップ１４上の追加のパッシブレシーバ１８と少なくとも部分的に整合している。
電荷キャリアガイドは、少なくとも部分的に導電性のコネクタとして構成され、例えば、真空容器であるマイクロチャネルとして構成され得ることに留意されたい。後者の場合、電荷キャリアが真空容器に事前に装填されているため、フローティングカソードのような荷電粒子源は必要ないことを理解されたい。
図３Ｂから３Ｅは、図３Ａの電子アセンブリ１００の最も単純なシナリオの動作、すなわち、バイナリデジタルデータ変調の場合を例示している。
最初に、図３Ｂに示すように、電子チップ１４のレシーバ／応答器１８’は、バイナリデータ値「０」に対応する動作状態にある。図３Ｃに示すように、電子源１６は、前記「０」状態（例えば、相対的に正の電圧）で電子フラックスを受け取るレシーバ／応答器１８’に向けて電子フラックスを提供するように動作する。次に、図３Ｄに示すように、信号コントローラは、レシーバ／応答器１８’を操作して、その動作状態を「１」（相対的に負の電圧）に変更し、これにより、電子フラックスは電子チップコネクタに向けてリダイレクトされ、そこで電子ガイド１２０に入り、電子フラックスは電子ガイドを通って（例えば、フローティングカソード１４０との相互作用を介して）ギャップに向かって伝播し、次いで図３Ｅに示すようにパッシブレシーバ１８と相互作用して、電子チップ１５にデータを供給する。
ここで、図４Ａおよび４Ｂを参照すると、基板上に基本ブロックを組み立てる例が概略的に示されている。
図４Ａの例では、基本ブロックの要素は、基板１０の平面１０Ａに取り付けられている。したがって、基本ブロック１２の電子コネクタチップの上部対向面１１４Ａと電子チップ１４および１５の下部対向面１４Ａおよび１５Ａとの間に間隔を置いて実質的に平行な関係を提供するために、チップ１４および１５が組み立てられる支持バンプ３２は、コネクタチップ１１４が組み立てられる支持バンプ３０よりも長い／高い。バンプの長さの違いは、対向面間のギャップの望ましい寸法、及び場合によってはシステム全体のパッケージングに必要な分離要素の厚さによっても決まる。チップ１４および１５は、それらの間にスペーサを用いてチップ１１４に接触することができる。
図４Ｂの例では、基本ブロック１２の要素が取り付けられている基板１０の面１０Ａは、２つの実質的に平らな突起部１５２の間に溝１５０を規定する表面レリーフを有する。電子コネクタチップ１１４は、溝１５０内のその支持バンプ上に組み立てられる一方、電子チップ１４および１５は、溝１５０の両サイドの平らな突起部１５２上のそれらの支持バンプ上に組み立てられる。
この構成では、コネクタチップ１１４の上面１１４Ａの周辺領域は、電子チップ１４および１５の底面１４Ａおよび１５Ａの周辺領域にそれぞれ対向し、整合する。この場合、溝１５０の深さは、必要なギャップのサイズによって（および場合によっては分離要素のサイズによっても）決定され、したがって、バンプ３０および３２は同じ長さである。チップ１４および１５は、それらの間にスペーサを用いてチップ１１４に接触することができる。
上記のように、統合された構造は、共通の基板上に間隔を置いて配置された基本ブロックのアレイを含み得る。これに関連して、このようなマルチブロック配置を例示する図５を参照する。図５のこの特定の例は、図３Ａのそれと概ね同様の基本ブロック構成を示しているが、マルチブロック配置の同じ概念が、上記の例のいずれかの基本ブロックに適用され得ることに留意されたい。また、図５の例は、平な上面を備える基板を使用するものである。しかしながら、例えば図４Ｂに示すように、パターン化された基板表面も使用できる。この場合、パターンは、いくつかの基本ブロックに対応するいくつかの間隔を空けた溝を規定し、各溝は、対向面が最上部である電子チップを担持し、隣接する突起部は、（１つ又は複数の）対向面が底面であるそれぞれの基本ブロックの（１つ又は複数の）電子コネクタチップを担持／担持する。特に示されていないが、複数の基本ブロックのアレイは、上記の実施形態の１つまたは複数に従って構成された、類似の基本ブロックまたは異なる基本ブロックを含み得ることに留意されたい。

Claims (28)

  1. 表面上に通信用電子チップの少なくとも１つの基本ブロックを担持する機械的支持体を含む電子アセンブリであって、
    前記基本ブロックは、少なくとも２つの電子チップを含み、
    前記少なくとも２つの電子チップのうちの少なくとも１つが、前記少なくとも２つの電子チップのうちの少なくとも１つの他のチップへのデータ通信のために、前記少なくとも２つの電子チップのうちの少なくとも１つの他のチップに対して、データ信号チップとして構成され、
    前記少なくとも２つの電子チップのうちの少なくとも１つの他のチップが、前記データ信号チップに対してデータ受信チップとして構成され、
    前記データ信号チップと前記データ受信チップは、それぞれ、間隔を置いて配置されて少なくとも１つのインタフェース領域を共に規定するこれらのチップの表面によって互いに対向し、
    前記データ信号チップから少なくとも１つの前記データ受信チップへの前記データ通信は、前記インタフェース領域における前記間隔を置いた前記これらのチップの表面間のギャップを介した自由空間伝播における電荷キャリアの少なくとも１つのフラックスの形態であり、前記基本ブロックの前記電子チップの少なくとも１つの動作状態に応じて、前記少なくとも１つのデータ受信チップを選択的に動作させることを特徴とする電子アセンブリ。
  2. 請求項１に記載の電子アセンブリにおいて、
    電荷キャリアのフラックスは、前記少なくとも１つのインタフェース領域内の少なくとも１つの受信チップに通信されるデータに従ってデータ変調されることを特徴とする電子アセンブリ。
  3. 請求項２に記載の電子アセンブリにおいて、
    データ変調信号の異なるプロファイルが、前記基本ブロックの前記電子チップの少なくとも１つにおける異なる動作状態にそれぞれ対応することを特徴とする電子アセンブリ。
  4. 請求項１～３のいずれか一項に記載の電子アセンブリにおいて、前記基本ブロックが、
    前記電荷キャリアの電荷エミッタとして構成され動作可能な少なくとも１つの電荷キャリア源と、
    それぞれの前記受信チップを動作させるために電荷キャリアのフラックスを受信するように構成され動作可能な少なくとも１つの受信信号通信ポートと、
    を含むことを特徴とする電子アセンブリ。
  5. 請求項４に記載の電子アセンブリにおいて、
    前記基本ブロックは、前記ギャップによって離間された前記表面によって互いに対向する一対の前記電子チップであって、少なくとも１つの第１のタイプのインタフェース領域を規定する一対の前記電子チップを含み、
    前記第１のタイプのインタフェース領域は、前記一対の電子チップの一方が前記データ信号チップとして構成され、前記一対の電子チップの他方が、前記第１のタイプのインタフェース領域における前記第１の電子チップと第２の電子チップとの間のデータ通信のための前記データ受信チップとして構成されるように、構成されることを特徴とする電子アセンブリ。
  6. 請求項５に記載の電子アセンブリにおいて、
    前記第１のタイプのインタフェース領域は、前記電子チップの１つに配置された電荷キャリア源であって、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続されて電荷キャリアの前記フラックスを生成し、前記電荷キャリア源と少なくとも部分的に整合した他の前記電子チップ上のデータ受信信号通信ポートに向けて前記ギャップを介して伝播させる電荷キャリア源を含むことを特徴とする電子アセンブリ。
  7. 請求項６記載の電子アセンブリにおいて、
    前記第１のタイプのインタフェース領域の前記データ受信信号通信ポートは、通常、前記第１のタイプのインタフェース領域の前記データ受信信号通信ポートへの電荷キャリアの到達が前記第１のタイプのインタフェース領域の放電をもたらすことで、前記第１のタイプのインタフェース領域の動作状態が変化するように、プレチャージされることを特徴とする電子アセンブリ。
  8. 請求項５～７のいずれか一項に記載の電子アセンブリにおいて、
    前記基本ブロックは、追加の第１のタイプのインタフェース領域を含み、
    ２つの前記第１のタイプのインタフェース領域は、前記一対の電子チップのそれぞれが、前記２つの第１のタイプのインタフェース領域の一方において前記データ信号チップとして動作し、前記２つの第１のタイプのインタフェース領域の他方において前記データ受信チップとして動作するように、独立して動作することを特徴とする電子アセンブリ。
  9. 請求項８に記載の電子アセンブリにおいて、
    前記追加の第１のタイプのインタフェース領域は、他方の前記電子チップ上に配置された電荷キャリア源であって、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続された追加の電荷キャリア源を含み、電荷キャリアの前記フラックスを生成して、前記追加の電荷キャリア源と少なくとも部分的に整合した一方の前記電子チップ上のデータ受信信号通信ポートに向かって前記ギャップを介して伝播させることを特徴とする電子アセンブリ。
  10. 請求項４に記載の電子アセンブリにおいて、
    前記基本ブロックは、前記ギャップによって離間された前記表面によって互いに対向する一対の前記電子チップであって、少なくとも１つの第２のタイプのインタフェース領域を規定する一対の前記電子チップを含み、
    前記第２のタイプのインタフェース領域は、前記一対の電子チップの双方が、電荷キャリアのフラックスを互いに向けフラックスを受信するように構成および動作可能である一方、前記一対の電子チップの一方が前記データ信号チップとして動作し、前記一対の電子チップの他方が、前記第２のタイプのインタフェース領域における前記第１の電子チップと前記第２の電子チップとの間のデータ通信のための前記データ受信チップとして動作するように、構成されることを特徴とする電子アセンブリ。
  11. 請求項１０に記載の電子アセンブリにおいて、
    前記データ受信チップは、前記第２のタイプのインタフェース領域の前記ギャップを介して前記信号チップに向かって伝播する電荷キャリアのフラックスを生成するために電源に接続された電荷キャリア源と、データ受信信号通信ポートとを含み、
    前記データ信号チップは、前記電荷キャリア源及び前記受信チップ上の前記データ受信信号通信ポートと少なくとも部分的に整合した信号レシーバ／応答器であって、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続された信号レシーバ／応答器を含み、前記ギャップを介して前記電荷キャリア源から到達した電荷キャリアを選択的に吸収するか、または、前記ギャップを介して前記データ受信信号通信ポートに電荷キャリアをリダイレクトすることを特徴とする電子アセンブリ。
  12. 請求項１１に記載の電子アセンブリにおいて、
    前記データ受信チップの前記データ受信信号通信ポートは、通常、前記受信チップの前記データ受信信号通信ポートへの電荷キャリアのフラックスの到達が前記受信チップの放電をもたらすことで、前記受信チップの動作状態が変化するように、プレチャージされることを特徴とする電子アセンブリ。
  13. 請求項５～７のいずれか一項に記載の電子アセンブリにおいて、
    前記基本ブロックが、さらに、第２のタイプのインタフェース領域を含み、
    前記第１のタイプのインタフェース領域及び前記第２のタイプのインタフェース領域は、独立して動作し、
    前記第２のタイプのインタフェース領域は、前記一対の電子チップの双方が、電荷キャリアのフラックスを互いに向け電荷キャリアのフラックスを受信する一方で、前記一対の電子チップの一方は前記データ信号チップとして動作し、前記一対の電子チップの他方は、前記第２のタイプのインタフェース領域における前記第１の電子チップと前記第２の電子チップとの間のデータ通信のための前記データ受信チップとして動作するように、構成され動作可能であることを特徴とする電子アセンブリ。
  14. 請求項１３に記載の電子アセンブリにおいて、
    前記データ受信チップは、前記第２のタイプのインタフェース領域のギャップを介して前記信号チップに向かって伝播する電荷キャリアのフラックスを生成するために、電源に接続された電荷キャリア源を含み、さらに、データ受信信号通信ポートを含み、
    前記データ信号チップは、前記電荷キャリア源と前記受信チップ上の前記データ受信信号通信ポートとに少なくとも部分的に整合した信号レシーバ／応答器であって、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続された信号レシーバ／応答器を含み、前記ギャップを介して前記電荷キャリア源から到達した電荷キャリアを選択的に吸収するか、または、前記ギャップを介して前記データ受信信号通信ポートに電荷キャリアをリダイレクトすることを特徴とする電子アセンブリ。
  15. 請求項１４に記載の電子アセンブリにおいて、
    前記データ受信チップの前記データ受信信号通信ポートは、通常、前記受信チップの前記データ受信信号通信ポートへの電荷キャリアのフラックスの到達が前記データ受信チップの放電をもたらすことで、前記データ受信チップの動作状態が変化するように、プレチャージされることを特徴とする電子アセンブリ。
  16. 請求項１～４のいずれか一項に記載の電子アセンブリにおいて、
    前記基本ブロックが少なくとも３つの電子チップを含み、前記少なくとも３つの電子チップのうちの１つが、前記電子チップの少なくとも２つの他の電子チップに、これらの電子チップ間のギャップを介して対向し、それぞれ、少なくとも２つのインタフェース領域を規定しており、
    １つの前記電子チップは、前記少なくとも２つの他の電子チップの少なくとも１つから、少なくとも１つの電荷キャリアガイドを介して、前記少なくとも２つの電子チップの他方に、データを通信するための電子コネクタチップとして構成および動作可能であり、
    前記電荷キャリアガイドは、前記電子コネクタチップ内に配置され、前記２つのインタフェース領域とそれぞれ整合する前記電荷キャリアガイドの第１の端部と第２の端部との間に延在することを特徴とする電子アセンブリ。
  17. 請求項１６に記載の電子アセンブリにおいて、
    前記第１のインタフェース領域は、前記少なくとも２つの他の電子チップのうちの前記１つに関連付けられており、前記電荷キャリアガイドの第１の端部に近接して前記電子コネクタチップ上に配置されて電源に接続された電荷キャリア源と、前記少なくとも２つの他の電子チップの前記１つに配置され、前記電荷キャリア源および前記電荷キャリアガイドの前記第１の端部と少なくとも部分的に整合するレシーバ／応答器とを含み、
    前記レシーバ／応答器は、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続されて、前記ギャップを介して前記電荷キャリア源から到達した帯電キャリアを選択的に吸収するか、または、前記帯電キャリアをリダイレクトして、前記電荷キャリアガイドの第１の端部を介して前記電荷キャリアガイドに入れ、前記ガイドを通って前記第２のインタフェース領域で前記電荷キャリアガイドの第２の端部に伝播させ、前記第２のインタフェース領域の前記ギャップを通して電荷キャリアのフラックスを２つの前記電子チップのうちの他方のデータ受信信号通信ポートに向けることを特徴とする電子アセンブリ。
  18. 請求項１６または１７に記載の電子アセンブリにおいて、
    前記電子コネクタチップは、さらに、それぞれ第２および第１のインタフェース領域と整合する追加の電荷キャリアガイドの第１の端部と第２の端部との間に延在する少なくとも１つの追加の電荷キャリアのガイドを含み、
    前記電子コネクタチップは、これにより、前記２つの電子チップのうちの他方から前記２つの電子チップのうちの一方にデータを通信するように構成され動作可能であることを特徴とする電子アセンブリ。
  19. 請求項１９に記載の電子アセンブリにおいて、前記第２のインタフェース領域は、
    前記追加の電荷キャリアガイドの第１の端部に近接して前記電子コネクタチップ上に配置された追加の電荷キャリア源であって、電源に接続された追加の電荷キャリア源と、
    前記２つの電子チップのうちの前記他方に配置され、前記追加の電荷キャリア源および前記追加の電荷キャリアガイドの前記第１の端部と少なくとも部分的に整合する追加のレシーバ／応答器と、を含み、
    前記追加の受信機／レスポンダは、前記信号コントローラからのデータ変調電源によって動作するよう信号コントローラに接続され、前記ギャップを介して前記追加の電荷キャリア源から到達した帯電キャリアを選択的に吸収するか、または帯電キャリアをリダイレクトして、前記追加の電荷キャリアガイドの前記第１の端部を介して前記追加の電荷キャリアガイドに入れ、前記追加のガイドを通して前記第１のインタフェース領域における前記電荷キャリアガイドの第２の端部に伝播させ、前記第１のインタフェース領域のギャップを通して電荷キャリアのフラックスを、前記２つの電子チップのうちの前記一方の追加のデータ受信信号通信ポートに向けることを特徴とする電子アセンブリ。
  20. 請求項１７～１９のいずれか一項に記載の電子アセンブリにおいて、
    前記電子コネクタチップは、さらに、それぞれの前記少なくとも１つの電荷キャリアガイドの第２の端部に配置された少なくとも１つのフローティング電荷キャリア源を含むことを特徴とする電子アセンブリ。
  21. 請求項１７～２０のいずれか一項に記載の電子アセンブリにおいて、
    前記電荷キャリアガイドが、少なくとも部分的に導電性のコネクタとして構成されていることを特徴とする電子アセンブリ。
  22. 請求項２１に記載の電子アセンブリにおいて、
    前記電荷キャリアガイドがマイクロチャネルとして構成されていることを特徴とする電子アセンブリ。
  23. 請求項２１または２２に記載の電子アセンブリにおいて、
    前記電荷キャリアガイドが真空容器として構成されていることを特徴とする電子アセンブリ。
  24. 請求項１～２３のいずれか一項に記載の電子アセンブリにおいて、
    前記２つの電子チップが互いに対向する前記電子チップの２つの表面が、それぞれ、前記２つの電子チップの上面および下面であることを特徴とする電子アセンブリ。
  25. 請求項１～２４のいずれか一項に記載の電子アセンブリにおいて、
    前記電子チップは、支持バンプを介して機械的支持体の前記表面上に組み立てられることを特徴とする電子アセンブリ。
  26. 請求項１～２５のいずれか一項に記載の電子アセンブリにおいて、
    少なくとも１つの基本ブロックを担持する機械的支持体の前記表面が実質的に平面であることを特徴とする電子アセンブリ。
  27. 請求項２４および２５に記載の電子アセンブリにおいて、
    少なくとも１つの基本ブロックを担持する機械的支持体の前記表面が実質的に平面であり、
    上部対向面を有する少なくとも１つの電子チップを支持する支持バンプが、下部対向面を有する１つの電子チップを支持する支持バンプよりも短く、これにより、対向面間の前記ギャップを規定することを特徴とする電子アセンブリ。
  28. 請求項２４および２５に記載の電子アセンブリにおいて、
    前記機械的支持体の上面は、複数の基本ブロックに対応する複数の溝を規定するパターンを有し、
    各溝は、前記電子チップを担持する前記機械的支持体の前記表面の少なくとも１つの隣接する突起部に配置された少なくとも１つの電子チップの、それぞれ、少なくとも１つの下面に面する上面を有する前記電子チップを担持することを特徴とする電子アセンブリ。
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US7064500B2 (en) * 2000-05-26 2006-06-20 Exaconnect Corp. Semi-conductor interconnect using free space electron switch
US7282776B2 (en) * 2006-02-09 2007-10-16 Virgin Islands Microsystems, Inc. Method and structure for coupling two microcircuits
US8138838B2 (en) * 2008-07-18 2012-03-20 Hewlett-Packard Development Company, L.P. Electron beam switch
US9762233B2 (en) 2011-08-16 2017-09-12 Erez Halahmi System for a contactless control of a field effect transistor
US10991675B2 (en) * 2016-10-10 2021-04-27 Monolithic 3D Inc. 3D semiconductor device and structure

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