JP2022550697A - プログラマブルデバイスのステータスの追跡 - Google Patents

Abstract

プログラマブルデバイスのステータスの追跡は、プログラマブルデバイスのデバイスイメージをロードすることに応答して、プログラマブルデバイス上の処理ユニットを使用して、デバイスイメージのトレースデータを決定することと、処理ユニットによって、デバイスイメージのトレースデータをメモリに記憶することと、デバイスイメージをアンロードすることに応答して、デバイスイメージのアンロードをメモリ内のトレースデータに記録することとを含むことができる。

Description

技術分野
本開示は、プログラマブル集積回路（ＩＣ）などのプログラマブルデバイスのステータスを追跡することに関する。

背景
集積回路（ＩＣ）は、様々な機能を実行するように実装することができる。いくつかのＩＣは、指定された機能を実行するようにプログラムすることができる。プログラムすることができるＩＣの一例が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブルタイルのアレイとして実装されることが多いプログラマブル論理を含む。これらのプログラマブルタイルは、例えば、入出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、およびデジタル信号処理ブロック（ＤＳＰ）を含むことができる。

他の種類のプログラマブルＩＣは、プログラマブル論理と共に使用することができる追加のリソースを含むことができる。これらの追加のリソースの例は、限定はしないが、プログラマブル論理とは異なりハードワイヤードなのに、依然として複数の異なる動作状態またはモードのうちの１つで動作するようにプログラムされ得る、プロセッサ、メモリコントローラ、およびトランシーバなどのハードワイヤード回路を含むことができる。

最新のデバイスの広範なプログラム可能性は、これらのデバイスが経時的に、連続的に再構成（例えば、完全に再構成）および／または連続的に部分的に再構成され得るという事実と相まって、任意の所与の時点におけるデバイスの特定の動作状態を知ることが実現不可能であり得ることを意味する。これにより、デバッグ、デバイスのアプリケーション開発、デバイス管理などの作業が困難になる。

概要
一態様では、方法は、プログラマブルデバイスのデバイスイメージをロードすることに応答して、プログラマブルデバイス上の処理ユニットを使用して、デバイスイメージのトレースデータを決定することと、処理ユニットによって、デバイスイメージのトレースデータをメモリに記憶することと、デバイスイメージをアンロードすることに応答して、デバイスイメージのアンロードをメモリ内のトレースデータに記録することとを含むことができる。

別の態様では、デバイスは、複数のプログラマブル回路リソースと、プログラマブル回路リソースをプログラムするように構成されたプロセッサとを含むことができる。プロセッサは、デバイスのデバイスイメージをロードすることに応答して、デバイスイメージのトレースデータを決定することであって、デバイスイメージは、複数のプログラマブル回路リソースのうちの１つ以上のプログラミングデータを含む、決定することと、デバイスイメージのトレースデータをメモリに記憶することと、デバイスイメージをアンロードすることに応答して、デバイスイメージのアンロードをメモリ内のトレースデータに記録することとを含む、実行可能動作を開始することができる。

この概要の節は、特定の概念を紹介するためにのみ提供され、特許請求される主題の任意の重要なまたは本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面および以下の詳細な説明から明らかになるであろう。

図面の簡単な説明
本発明の構成が、例として添付の図面に示されている。しかしながら、図面は、本発明の構成を示された特定の実施態様のみに限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様および利点が明らかになるであろう。

プログラマブルデバイスの例示的なアーキテクチャを示す図である。 図１のプログラマブルデバイスの特定の構造的および機能的態様を示す図である。 図１に関連して説明されているプラットフォーム管理コントローラ（ＰＭＣ）の例示的な実施態様を示す図である。 プログラマブルデバイスの別の例示的なアーキテクチャを示す図である。 図１に関連して説明されているＰＭＣの例示的な動作方法を示す図である。

詳細な説明
本開示には、新規な特徴を規定する特許請求の範囲が添付されているが、本開示内で説明される様々な特徴は、図面と併せてこの説明を考慮することによってよりよく理解されると考えられる。本明細書に記載のプロセス（複数可）、機械（複数可）、製造物（複数可）、およびそれらの任意の変形は、例示の目的で提供される。本開示内で説明されている特定の構造的および機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、および、実質的に任意の適切に詳述されている構造を様々に採用するために当業者を教示するための表現の基礎として解釈されるべきである。さらに、本開示内で使用される用語および語句は、限定することを意図するものではなく、説明されている特徴の理解可能な説明を提供することを意図する。

本開示は、プログラマブル集積回路（ＩＣ）などのプログラマブルデバイスのステータスを追跡することに関する。本開示内で説明されている本発明の構成によれば、例えばＩＣなどのプログラマブルデバイスのステータスを、経時的に追跡することができる。プログラマブルデバイスは、内部におけるデバイスイメージのロードおよび／またはアンロードに関してプログラマブルデバイスのステータスを経時的に追跡することができるプロセッサを含む。例えば、経時的に、異なるデバイスイメージがプログラマブルデバイスにロードされると、各デバイスイメージに関する情報が、プロセッサによって記憶され得る。デバイスイメージがプログラマブルデバイスからアンロードされると、プロセッサは、各デバイスイメージのアンロードに関するさらなる情報を記憶することができる。一態様では、プロセッサは、デバイスイメージがプログラマブルデバイスにロードされるとき、および／またはプログラマブルデバイスからアンロードされるときに、リアルタイムで情報を記憶することができる。

プログラマブルデバイスのデバイスイメージのロードおよび／またはアンロードに関する情報を経時的に記憶することによって、プログラマブルデバイスに実装された異なる計算ユニットおよび／またはユーザ指定回路の履歴記録が作成される。外部システムとは対照的にプログラマブルデバイス自体によって作成されるこの履歴記録は、デバッグまたは他の分析の目的で読み出し、使用することができる。一態様では、履歴記録を作成するプログラマブルデバイス内のプロセッサは、デバイスイメージのロードおよびアンロードの役割を担う同じプロセッサである。したがって、履歴記録は、経時的にプログラマブルデバイスにロードされ、プログラマブルデバイスからアンロードされている複数の異なるデバイスイメージの完全な一覧である。

従来のプログラマブルデバイスの場合、デバイスのステータスを経時的に追跡する取り組みは、外部システムによって行われることが多い。例えば、ホストシステムが、アクセラレータとしてプログラマブルデバイスを使用することができる。したがって、ホストシステムは、ホストシステム自体がプログラマブルデバイスに提供する任意のデバイスイメージを経時的に追跡することができる。しかしながら、最新のプログラマブルデバイスは、デバイスイメージをロードすることができる複数の異なる独立した通信パスを有することが多い。これらの通信パスのいくつかは、ホストシステムによって観測することができない。したがって、ホストシステムは、これらの通信パスの各々を追跡することができない。

例示的かつ非限定的な例として、プログラマブルデバイスは、ホストシステムへの周辺機器相互接続エクスプレス（ＰＣＩｅ）接続、別のシステムへ接続されるジョイントテストアクショングループ（ＪＴＡＧ）ポート、および／またはさらに別の外部システムへのイーサネット（登録商標）接続を有する場合がある。ホストシステムは、ホストシステムがＰＣＩｅ接続を介してプログラマブルデバイスに提供するデバイスイメージしか追跡することができない場合がある。しかしながら、プログラマブルデバイスは、ホストシステムが認識することなく、ＪＴＡＧまたはイーサネット（登録商標）を介してデバイスイメージを取得し得る。この例では、ホストシステムによって作成される任意の履歴記録は、不完全で不正確になる。

プログラマブルデバイスが新たなデバイスイメージによって再構成および／または再プログラムされ得、最新のデバイスが複数の異なるデバイスイメージを同時にロードされ得る回数を考えると、デバッグ、性能分析、およびシステム開発の目的のために、デバイスイメージのステータスを経時的に追跡することはますます重要になる。

本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を単純かつ明瞭にするために、図に示す要素は必ずしも原寸に比例して描かれていない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、または同様の特徴を示すために、図面間で参照符号が繰り返される。

図１は、プログラマブルデバイス１００の例示的なアーキテクチャを示す。プログラマブルデバイス１００は、プログラマブルＩＣおよび適応システムの一例である。一態様において、プログラマブルデバイス１００は、システムオンチップ（ＳｏＣ）の一例でもある。図１の例では、プログラマブルデバイス１００は、単一の統合パッケージ内に設けられた単一のダイ上に実装される。他の例では、プログラマブルデバイス１００は、複数の相互接続されたダイを使用して実装されてもよく、この場合、図１に示す様々なプログラマブル回路リソースは、異なる相互接続されたダイにまたがって実装される。

この例では、プログラマブルデバイス１００は、データ処理エンジン（ＤＰＥ）アレイ１０２と、プログラマブル論理（ＰＬ）１０４と、プロセッサシステム（ＰＳ）１０６と、ネットワークオンチップ（ＮｏＣ）１０８と、プラットフォーム管理コントローラ（ＰＭＣ）１１０と、１つ以上のハードワイヤード回路ブロック１１２とを含む。構成フレームインターフェース（ＣＦＩ）１１４も含まれる。

ＤＰＥアレイ１０２は、複数の相互接続されたプログラマブルデータ処理エンジン（ＤＰＥ）１１６として実装される。ＤＰＥ１１６は、アレイ状に配置構成することができ、配線接続されている。各ＤＰＥ１１６は、１つ以上のコア１１８およびメモリモジュール（図１において「ＭＭ」と略記）１２０を含むことができる。一態様では、各コア１１８は、各それぞれのコア内に含まれるコア固有プログラムメモリ（図示せず）に記憶されたプログラムコードを実行することができる。各コア１１８は、同じＤＰＥ１１６内のメモリモジュール１２０、および、ＤＰＥ１１６のコア１１８に上下左右の方向に隣接する任意の他のＤＰＥ１１６のメモリモジュール１２０に直接アクセスすることができる。例えば、コア１１８－５は、メモリモジュール１２０－５、１２０－８、１２０－６、１２０－２を直接読み取ることができる。コア１１８－５は、メモリモジュール１２０－５、１２０－８、１２０－６、および１２０－２の各々を統合メモリ領域（例えば、コア１１８－５にとってアクセス可能なローカルメモリの一部）と見なす。これにより、ＤＰＥアレイ１０２内の異なるＤＰＥ１１６間のデータ共有が容易になる。他の例では、コア１１８－５は、他のＤＰＥ内のメモリモジュール１２０に直接接続されてもよい。

ＤＰＥ１１６は、プログラマブル相互接続回路要素によって相互接続される。プログラマブル相互接続回路要素は、１つ以上の異なる独立したネットワークを含むことができる。例えば、プログラマブル相互接続回路要素は、ストリーミング接続から形成されるストリーミングネットワーク（陰影付き矢印）、メモリマップド接続から形成されるメモリマップドネットワーク（網掛け矢印）を含むことができる。メモリマップド接続は、ＤＰＥ１１６間で構成データを搬送する。ＤＰＥアレイ１０２に関連する「構成データ、」という用語は、プログラムメモリに記憶されたプログラム命令を含むコア１１８をプログラムおよび／または構成するために使用されるデータ、および、ＤＰＥ１１６内の制御レジスタに書き込まれ、その動作を制御するデータを指す。例えばＰＳ１０６および／またはＰＭＣ１１０などの適切なマスタ回路が、メモリマップド接続によって、ＤＰＥ１１６内の任意のアドレス指定可能なレジスタ（例えば、メモリモジュール、プログラムメモリ、および／または制御レジスタ）に書き込むことができる。

ストリーミング接続は、パケット化データ（例えば、ＰＬ１０４の場合のようにビット毎に接続を確立するのとは対照的に）を使用して通信することができる。一般に、アプリケーションデータはストリーム接続を介して搬送される。「アプリケーションデータ」という用語は、コア１１８によって操作されるか、またはコア１１８によって生成されるデータを指す。ストリーミング接続は、ＤＰＥ１１６間の高帯域幅通信に適したポイントツーポイントの専用ストリームを実装することができる回路交換ストリーミング接続として、または、中帯域幅通信のために、ストリームが共有されて複数の論理ストリームを１つの物理ストリームに時間多重化するパケット交換ストリーミング接続として動作するようにプログラムすることができる。

メモリマップド接続を介して構成データをＤＰＥ１１６の制御レジスタにロードすることにより、各ＤＰＥ１１６およびその中の構成要素を独立して制御することができる。ＤＰＥ１１６は、ＤＰＥ毎に有効化／無効化することができる。各コア１１８は、例えば、コア１１８またはクラスタとして動作する複数のコア１１８の分離を達成するために、説明したようなメモリモジュール１２０またはそのサブセットのみにアクセスするように構成することができる。各ストリーミング接続は、ＤＰＥ１１６またはクラスタとして動作する複数のＤＰＥ１１６の分離を達成するために、選択されたＤＰＥ１１６のみの間の論理接続を確立するように構成することができる。各コア１１８は、そのコア１１８に固有のプログラムコードをロードすることができるため、各ＤＰＥ１１６は、その中に１つ以上の異なるカーネルを実装することができる。

他の態様では、ＤＰＥアレイ１０２内のプログラマブル相互接続回路要素は、ストリーミング接続およびメモリマップド接続から独立した（例えば、これらとは明確に区別され、かつ別個のものである）デバッグネットワーク、ならびに／またはイベントブロードキャストネットワークなどの追加の独立したネットワークを含むことができる。いくつかの態様では、デバッグネットワークは、メモリマップド接続から形成され、および／またはメモリマップドネットワークの一部である。

コア１１８は、コア間カスケード接続を介して隣接するコア１１８と直接接続することができる。一態様では、コア間カスケード接続は、図示のようにコア１１８間の一方向の直接的な接続である。別の態様では、コア間カスケード接続は、コア１１８間の双方向の直接的な接続である。コア間カスケードインターフェースの作動はまた、構成データをそれぞれのＤＰＥ１１６の制御レジスタにロードすることによって制御することもできる。

例示的な実施態様では、ＤＰＥ１１６はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ１０２は、予測可能な、例えば決定論的な性能を達成することができる。さらに、異なるＤＰＥ１１６に配置されるキャッシュメモリ間の一貫性を維持する必要がないため、重大な処理オーバーヘッドが回避される。さらなる例では、コア１１８は入力割り込みを有しない。したがって、コア１１８は、中断されずに動作することができる。コア１１８への入力割り込みを省略することもまた、ＤＰＥアレイ１０２が予測可能な、例えば決定論的な性能を達成することを可能にする。

ＳｏＣインターフェースブロック１２２は、ＤＰＥ１１６をプログラマブルデバイス１００の他のリソースに接続するインターフェースとして動作する。図１の例では、ＳｏＣインターフェースブロック１２２は、一行に編成された複数の相互接続されたタイル１２４を含む。特定の実施形態では、ＳｏＣインターフェースブロック１２２内にタイル１２４を実装するために異なるアーキテクチャを使用することができ、そこでは各異なるタイルアーキテクチャが、プログラマブルデバイス１００の異なるリソースとの通信をサポートする。タイル１２４は、あるタイルから別のタイルへと双方向にデータが伝播することができるように接続される。各タイル１２４は、真上のＤＰＥ１１６の列のインターフェースとして動作することができる。

タイル１２４は、図示のようにストリーミング接続およびメモリマップド接続を使用して、隣接するタイル、すぐ上のＤＰＥ１１６、および下方の回路要素に接続される。タイル１２４はまた、ＤＰＥアレイ１０２内に実装されたデバッグネットワークに接続するデバッグネットワークを含むことができる。各タイル１２４は、ＰＳ１０６、ＰＬ１０４、および／または別のハードワイヤード回路ブロック１１２などの別のソースからデータを受信することができる。タイル１２４－１は、例えば、他の列のＤＰＥ１１６にアドレス指定されたデータを、例えば１２４－２または１２４－３などの他のタイル１２４に送信しながら、上の列のＤＰＥ１１６にアドレス指定されたデータのそれらの部分を、アプリケーションまたは構成にかかわらず、そのようなＤＰＥ１１６に提供することができ、結果、そのようなタイル１２４は、したがってそれぞれの列のＤＰＥ１１６にアドレス指定されたデータをルーティングすることができる。

一態様では、ＳｏＣインターフェースブロック１２２は、２つの異なるタイプのタイル１２４を含む。第１のタイプのタイル１２４は、ＤＰＥ１１６とＰＬ１０４との間のみのインターフェースとして機能するように構成されたアーキテクチャを有する。第２のタイプのタイル１２４は、ＤＰＥ１１６とＮｏＣ１０８との間、およびまたＤＰＥ１１６とＰＬ１０４との間のインターフェースとして機能するように構成されたアーキテクチャを有する。ＳｏＣインターフェースブロック１２２は、第１のタイプのタイルと第２のタイプのタイルとの組み合わせ、または、第２のタイプのみのタイルを含んでもよい。

ＰＬ１０４は、指定された機能を実行するようにプログラムされ得る回路要素である。一例として、ＰＬ１０４は、フィールドプログラマブルゲートアレイタイプの回路要素として実装されてもよい。ＰＬ１０４は、プログラマブル回路ブロックのアレイを含むことができる。本明細書において定義される場合、「プログラマブル論理」という用語は、再構成可能デジタル回路要素を構築するために使用される回路要素を意味する。プログラマブル論理は、基本機能を提供する「タイル」と呼ばれることもある多くのプログラマブル回路ブロックから形成される。ＰＬ１０４のトポロジは、ハードワイヤード回路要素とは異なり、高度に構成可能である。ＰＬ１０４の各プログラマブル回路ブロックは、典型的には、プログラマブル要素１２６（例えば、機能要素）およびプログラマブル相互接続１４２を含む。プログラマブル相互接続１４２は、ＰＬ１０４の高度に構成可能なトポロジを提供する。プログラマブル相互接続１４２は、ＰＬ１０４のプログラマブル回路ブロックのプログラマブル要素１２６間の接続を提供するためにワイヤ毎に構成することができ、例えば、ＤＰＥ１１６間の接続とは異なりビット毎（例えば、各ワイヤが１ビットの情報を搬送する）に構成可能である。

ＰＬ１０４のプログラマブル回路ブロックの例は、ルックアップテーブルおよびレジスタを有する構成可能論理ブロックを含む。下記に説明され、ハードブロックと呼ばれることもあるハードワイヤード回路要素とは異なり、これらのプログラマブル回路ブロックは、製造時に未定義関数を有する。ＰＬ１０４は、プログラム可能性がより制限されている、基本的な定義された機能も提供する他のタイプのプログラマブル回路ブロックを含むことができる。これらの回路ブロックの例は、デジタル信号処理ブロック（ＤＳＰ）、位相ロックループ（ＰＬＬ）、およびブロックランダムアクセスメモリ（ＢＲＡＭ）を含み得る。これらのタイプのプログラマブル回路ブロックは、ＰＬ１０４の他のものと同様に多数であり、ＰＬ１０４の他のプログラマブル回路ブロックと混在している。これらの回路ブロックはまた、プログラマブル相互接続１４２およびプログラマブル要素１２６を一般に含むアーキテクチャを有することができ、したがって、ＰＬ１０４の高度に構成可能なトポロジの一部である。

使用前に、ＰＬ１０４、例えばプログラマブル相互接続およびプログラマブル要素は、構成ビットストリームと呼ばれるデータを中にある内部構成メモリセルにロードすることによってプログラムまたは「構成」されなければならない。構成メモリセルは、構成ビットストリームをロードされると、ＰＬ１０４が、例えばトポロジなど、どのように構成され、どのように動作するか（例えば、実行される特定の機能）を定義する。本開示内で、「構成ビットストリーム」は、プロセッサまたはコンピュータによって実行可能なプログラムコードと同等ではない。

ＰＳ１０６は、プログラマブルデバイス１００の一部として製造されるハードワイヤード回路要素として実装される。ＰＳ１０６は、各々がプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されるか、またはそれらを含むことができる。例えば、ＰＳ１０６は、例えば、プログラムコードを実行することができる単一のコアなどの、個別のプロセッサとして実装されてもよい。別の例では、ＰＳ１０６は、マルチコアプロセッサとして実装されてもよい。さらに別の例では、ＰＳ１０６は、１つ以上のコア、モジュール、コプロセッサ、Ｉ／Ｏインターフェース、および／または他のリソースを含んでもよい。ＰＳ１０６は、様々な異なるタイプのアーキテクチャのいずれかを用いて実装されてもよい。ＰＳ１０６を実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、グラフィックスプロセッシングユニット（ＧＰＵ）アーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、前述のアーキテクチャの組み合わせ、またはコンピュータ可読命令もしくはプログラムコードを実行することが可能な他の適切なアーキテクチャを含んでもよいが、これらに限定されない。

ＮｏＣ１０８は、プログラマブルデバイス１００内のエンドポイント回路間でデータを共有するためのプログラマブル相互接続ネットワークである。エンドポイント回路は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、および／または選択されたハードワイヤード回路ブロック１１２内に配置することができる。ＮｏＣ１０８は、専用スイッチングによる高速データパスを含むことができる。一例では、ＮｏＣ１０８は、１つ以上の水平パス、１つ以上の垂直パス、または水平パスと垂直パスの両方を含む。図１に示す領域の配置構成および数は一例にすぎない。ＮｏＣ１０８は、選択された構成要素および／またはサブシステムを接続するためにプログラマブルデバイス１００内で利用可能な一般的なインフラストラクチャの一例である。

ＮｏＣ１０８内では、ＮｏＣ１０８を通じてルーティングされるべきネットは、プログラマブルデバイス１００内での実装のためのユーザ回路設計が作成されるまで未知である。ＮｏＣ１０８は、エンドポイント回路を接続するためにスイッチ間およびＮｏＣインターフェース間でデータを渡すために、スイッチおよびインターフェースなどのＮｏＣ１０８内の要素がどのように構成され、動作するかを定義する構成データを、内部構成レジスタにロードすることによってプログラムすることができる。ＮｏＣ１０８は、プログラマブルデバイス１００の一部として製造され（例えば、配線接続され）、物理的に修正可能ではないが、ユーザ回路設計の複数の異なるマスタ回路と複数の異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。ＮｏＣ１０８は、電源投入時に、その中にいかなるデータパスまたはルートも実装しない。しかしながら、ＰＭＣ１１０によって構成されると、ＮｏＣ１０８は、エンドポイント回路間でデータパスまたはルートを実装する。

例示の目的のために、ＮｏＣ１０８は、ＮｏＣマスタユニット（ＮＭＵ）１２８と、ＮｏＣスレーブユニット（ＮＳＵ）１３０と、ネットワーク１３２と、ＮｏＣ周辺相互接続（ＮＰＩ）１３４と、レジスタ１３６とを含むことができる。各ＮＭＵ１２８は、エンドポイント回路をＮｏＣ１０８に接続する入口回路である。各ＮＳＵ１３０は、ＮｏＣ１０８をエンドポイント回路に接続する出口回路である。ＮＭＵ１２８は、ネットワーク１３２を通じてＮＳＵ１３０に接続される。一例では、ネットワーク１３２は、ＮｏＣパケットスイッチ１３８（ＮＰＳ）と、ＮＰＳ１３８間のルーティング１４０とを含む。各ＮＰＳ１３８は、ＮｏＣパケットの交換を実施する。複数の物理チャネルを実装するために、ＮＰＳ１３８は、互いに、ならびに、ルーティング１４０を通じてＮＭＵ１２８およびＮＳＵ１３０に接続される。ＮＰＳ１３８はまた、物理チャネルあたり複数の仮想チャネルをサポートする。

ＮＰＩ１３４は、ＮＭＵ１２８、ＮＳＵ１３０、およびＮＰＳ１３８をプログラムするための回路要素を含む。例えば、ＮＭＵ１２８、ＮＳＵ１３０、およびＮＰＳ１３８は、その機能を決定するレジスタ１３６を含むことができる。ＮＰＩ１３４は、機能を設定するようにＮＰＩをプログラミングするためにレジスタ１３６に結合された周辺相互接続を含む。ＮｏＣ１０８内のレジスタ１３６は、割り込み、サービス品質（ＱｏＳ）、エラー処理および報告、トランザクション制御、電力管理、およびアドレスマッピング制御をサポートする。レジスタ１３６は、書き込み要求を使用してＰＭＣ１１０によってレジスタ１３６に書き込むことなどによって、再プログラムされる前に使用可能な状態で初期化することができる。ＮｏＣ１０８の構成データは、例えばデバイスイメージの一部として不揮発性メモリ（ＮＶＭ）に記憶することができ、ＮｏＣ１０８および／または他のエンドポイント回路をプログラムするためにＮＰＩ１３４に提供することができる。ＮＰＩ１３４はまた、ハードワイヤード回路ブロック１１２のうちの１つ以上をプログラムするためにＰＭＣ１１０によって使用されてもよい。

ＮＭＵ１２８およびＮＳＵ１３０に結合されたエンドポイント回路要素は、硬化回路要素（例えば、ハードワイヤード回路ブロック１１２）、ＰＬ１０４に実装された回路要素、ＰＳ１０６内の構成要素、および／またはＤＰＥアレイ１０２内の回路要素であり得る。所与のエンドポイント回路は、複数のＮＭＵ１２８または複数のＮＳＵ１３０に結合することができる。この例では、エンドポイント回路は、ＮｏＣ１０８を通じて他のエンドポイント回路に接続されている。例えば、マスタエンドポイント回路は、ＮＭＵ１２８に結合する。スレーブエンドポイント回路はＮＳＵ１３０に結合する。

ネットワーク１３２は、複数の物理チャネルを含む。物理チャネルは、ＮｏＣ１０８をプログラムすることによって実装される。各物理チャネルは、１つ以上のＮＰＳ１３８および関連するルーティング１４０を含む。ＮＰＳ１３８は、互いに結合されてスイッチのマトリックスを形成する。ＮＭＵ１２８は、少なくとも１つの物理チャネルおよび任意選択的に１つ以上の仮想チャネルを通じてＮＳＵ１３０と接続する。ネットワーク１３２を通じた接続は、マスタ－スレーブ構成を使用する。一例では、ネットワーク１３２上の最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造を実装することができる。

ＮｏＣ１０８は、より大規模なブートもしくはプログラミングプロセスの一部としてプログラムおよび／もしくは使用されてもよく、またはプログラマブルデバイス１００の他のリソースとは独立してプログラムされてもよい。一般に、ＮｏＣ１０８をプログラムすることは、ＰＭＣ１１０が、ブート時にＮｏＣ構成データを受信し、ブート時に構成データをその中にロードすることを含むことができる。ＮｏＣ１０８はまた、実行時にプログラムされてもよい。ＮｏＣプログラミングデータは、デバイスイメージの一部とすることができる。

ＰＭＣ１１０は、プログラマブルデバイス１００を管理する役割を担う。ＰＭＣ１１０は、プログラマブルデバイス１００全体にわたって他のプログラマブル回路リソースを管理することができるプログラマブルデバイス１００内のサブシステムである。ＰＭＣ１１０は、安全でセキュアな環境を維持し、プログラマブルデバイス１００をブートし、通常動作中にプログラマブルデバイス１００を管理することができる。例えば、ＰＭＣ１１０は、プログラマブルデバイス１００の複数の異なるプログラマブル回路リソース（例えば、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、およびＮｏＣ１０８）の電源投入、ブート／構成、セキュリティ、電力管理、安全性監視、デバッグ、および／またはエラー処理に対する統合されたプログラマブル制御を提供することができる。ＰＭＣ１１０は、ＰＳ１０６とＰＬ１０４からとを分離する専用プラットフォームマネージャとして動作する。したがって、ＰＳ１０６およびＰＬ１０４は、互いに独立して管理、構成、ならびに／あるいは電源をオフおよび／またはオフにすることができる。

一態様において、ＰＭＣ１１０は、プログラマブルデバイス１００全体のためのルートオブトラストとして動作することができる。一例として、ＰＭＣ１１０は、プログラマブルデバイス１００にロードされ得るプログラマブルデバイス１００のプログラマブルリソースのいずれかの構成データを含むデバイスイメージを認証および／または検証する役割を担う。ＰＭＣ１１０はさらに、動作中の改ざんからプログラマブルデバイス１００を保護することができる。プログラマブルデバイス１００のルートオブトラストとして動作することにより、ＰＭＣ１１０は、ＰＬ１０４、ＰＳ１０６、および／またはプログラマブルデバイス１００に含まれ得る任意の他のプログラマブル回路リソースの動作を監視することができる。ＰＭＣ１１０によって実行されるようなルートオブトラスト機能は、ＰＳ１０６およびＰＬ１０４、ならびに／または、ＰＳ１０６および／もしくはＰＬ１０４によって実行される任意の動作とは区別され、分離される。

一態様では、ＰＭＣ１１０は専用電源で動作する。したがって、ＰＭＣ１１０は、ＰＳ１０６の電源およびＰＬ１０４の電源とは別個かつ独立した電源によって給電される。このような電力の独立性により、ＰＭＣ１１０、ＰＳ１０６、およびＰＬ１０４は、電気的ノイズおよびグリッチに関して互いに保護されることが可能になる。さらに、ＰＭＣ１１０が動作し続けている間に、ＰＳ１０６およびＰＬ１０４の一方または両方の電源を切ることができる（例えば、一時停止されるか、または休止モードに置かれる）。この機能により、プログラマブルデバイス１００全体が電源投入およびブートプロセス全体を実行する必要なしに、電源を切られた、例えば、ＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８などのプログラマブルデバイス１００の任意の部分がより迅速に起動し、動作状態に復帰することが可能になる。

ＰＭＣ１１０は、専用リソースを有するプロセッサとして実装されてもよい。ＰＭＣ１１０は、複数の冗長プロセッサを含んでもよい。ＰＭＣ１１０のプロセッサは、ファームウェアを実行することができる。ファームウェアの使用は、別個の処理ドメイン（サブシステム特有のものであり得る「電力ドメイン」から区別される）を作成する際の柔軟性を提供するために、リセット、クロッキング、および保護などの、プログラマブルデバイス１００のグローバル機能の構成可能性およびセグメント化をサポートする。処理ドメインは、プログラマブルデバイス１００の１つ以上の異なるプログラマブル回路リソースの混合または組み合わせを含むことができる（例えば、処理ドメインは、ＤＰＥアレイ１０２、ＰＳ１０６、ＰＬ１０４、ＮｏＣ１０８、および／または他のハードワイヤード回路ブロック１１２からの異なる組み合わせまたはデバイスを含むことができる）。

ハードワイヤード回路ブロック１１２は、プログラマブルデバイス１００の一部として製造された専用回路ブロックを含む。配線接続されるが、ハードワイヤード回路ブロック１１２は、１つ以上の異なる動作モードを実施するために、構成データを制御レジスタにロードすることによって構成することができる。ハードワイヤード回路ブロック１１２の例は、入力／出力（Ｉ／Ｏ）ブロック、プログラマブルデバイス１００の外部の回路および／またはシステムに信号を送受信するためのトランシーバ、メモリコントローラなどを含むことができる。複数の異なるＩ／Ｏブロックの例は、シングルエンドおよび疑似差分Ｉ／Ｏを含むことができる。トランシーバの例は、高速差動クロックトランシーバを含むことができる。ハードワイヤード回路ブロック１１２の他の例は、暗号化エンジン、デジタル－アナログ変換器（ＤＡＣ）、アナログ－デジタル変換器（ＡＤＣ）などを含むが、これらに限定されない。一般に、ハードワイヤード回路ブロック１１２は、特定用途向けの回路ブロックである。

ＣＦＩ１１４は、異なるユーザ指定の回路要素および／またはその中の回路要素を実装するために、それを通じて構成データ、例えば構成ビットストリームをＰＬ１０４に提供することができるインターフェースである。ＣＦＩ１１４は、ＰＬ１０４に構成データを提供するために、ＰＭＣ１１０に結合され、ＰＭＣによってアクセス可能である。場合によっては、ＰＭＣ１１０は、ＰＳ１０６が、ＰＭＣ１１０によって構成されると、ＣＦＩ１１４を介してＰＬ１０４に構成データを提供することができるように、ＰＳ１０６を最初に構成することができる。一態様では、ＣＦＩ１１４は、その中に組み込まれた内蔵巡回冗長検査（ＣＲＣ）回路要素（例えば、ＣＲＣ３２ビット回路要素）を有する。したがって、ＣＦＩ１１４にロードされ、および／またはＣＦＩ１１４を介してリードバックされる任意のデータは、データに添付されたコードの値をチェックすることによって完全性についてチェックすることができる。

図１に示す様々なプログラマブル回路リソースは、プログラマブルデバイス１００のブートプロセスの一部として最初にプログラムすることができる。実行中に、プログラマブル回路リソースを再構成することができる。一態様では、ＰＭＣ１１０は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、およびＮｏＣ１０８を最初に構成することができる。実行中の任意の時点で、ＰＭＣ１１０はプログラマブルデバイス１００の全部または一部を再構成することができる。場合によっては、ＰＳ１０６は、ＰＭＣ１１０によって最初に構成されると、ＰＬ１０４および／またはＮｏＣ１０８を構成および／または再構成することができる。

図２は、プログラマブルデバイス１００の特定の構造的および機能的態様を示す。図２の例は、部分的な再構成のためにプログラマブルデバイス１００がどのように使用され得るかを示す。部分再構成は、再構成可能パーティション（例えば、処理ドメイン）と呼ばれるプログラマブルデバイス１００内の特定のプログラマブル回路リソースの領域を、経時的にその領域について異なるプログラミングデータをプログラマブルデバイス１００にロードすることによって動的に再構成され得るプロセスである。本明細書において定義されるものとしては、「再構成可能パーティション」という用語は、１つ以上の再構成可能モジュールを配置する（例えば、実装する）ことができるプログラマブルデバイス１００（例えば、プログラマブルデバイス１００のタイルおよび／または部位）のプログラマブル回路リソースのグループを意味する。これに関して、再構成可能パーティションは、１つ以上の異なる再構成可能モジュールをロードされ得るプログラマブルデバイス１００の物理領域を指す。本明細書において定義されるものとしては、「再構成可能モジュール」という用語は、特定の再構成可能パーティション内のプログラマブルデバイス１００などのプログラマブルデバイス上のリソースのグループをプログラムするために使用されるプログラミングデータを意味する。

再構成可能パーティションの再構成可能モジュール（複数可）は、再構成可能パーティション内に以前に実装されたものとは異なるユーザアプリケーションを指定することができる。再構成可能モジュール（複数可）は、再構成可能パーティションの外側または異なる再構成可能パーティション内にあるプログラマブルデバイス１００のプログラマブル回路リソースのための新たなおよび／または異なる回路要素を指定しない。したがって、プログラマブルであり得るプログラマブルデバイス１００の他の再構成可能パーティションが中断することなく動作し続ける間、１つ以上の再構成可能なパーティションは、互いに独立して繰り返し、部分的な再構成による変更を受けることができる。

図２の例では、プログラマブルデバイス１００は、複数の再構成可能パーティション２０２－１および２０２－２を実装するように構成される。再構成可能パーティションの特定の数は例示を目的としており、限定するものではない。プログラマブルデバイス１００は、図示されているよりも多くの再構成可能パーティションを実装するように構成されてもよい。さらに、プログラマブルデバイス１００は、単一のより大きいパーティションとして構成されてもよい。

図２の例では、プログラマブルデバイス１００は、プラットフォームを実装するように最初に構成されてもよい。プラットフォームは、プログラマブルデバイス１００上の異なる再構成可能パーティション２０２に接続し、その中の再構成可能モジュールに、再構成可能パーティションの外部のプログラマブルデバイス１００の他の部分および／またはプログラマブルデバイス１００の外部のリソースと通信するためのインターフェースを提供するプログラマブルデバイス１００の回路要素である。

一態様では、プラットフォームは静的回路要素として実装される。静的回路要素は、再構成可能パーティション２０２内の回路および／またはシステムのように修正または変更されないプログラマブルデバイス１００のプログラマブル回路リソースを指す。したがって、プラットフォームは、再構成可能パーティション２０２内のプログラマブル回路リソースが経時的に（例えば、実行時に）動的に変更され得る間、中断されずに動作することが可能である。例えば、プラットフォームは、再構成可能パーティション２０２に実装されたユーザアプリケーションによって使用され得る、外部メモリに接続するためのメモリコントローラへの接続、他のネットワークに接続するためのインフラストラクチャ、ホストシステムなどの一般的なインフラストラクチャを提供することができる。これらの接続は、静的回路要素およびプラットフォームの一部の中にあってアクティブなままであり得るが、再構成可能パーティション２０２のうちの１つ以上またはすべては再構成を受ける。

各再構成可能パーティション２０２は、その中に実装された１つ以上の関連する再構成可能モジュールを有することができる。ユーザアプリケーションを指定する、再構成可能パーティションにロードされ得る特定の再構成可能モジュールは、経時的に変化し得る。各再構成可能パーティション２０２は、その中に実装された特定の再構成可能モジュール（複数可）に基づいて、経時的に異なる機能および／または動作を実行するように再プログラムすることができる。

図２の例では、各再構成可能パーティションは、ＤＰＥアレイ１０２の一部、ＰＬ１０４の一部、および１つ以上のハードワイヤード回路ブロック１１２を含む。示されているように、再構成可能パーティション２０２－１は、ＤＰＥアレイ１０２－１として示されているＤＰＥアレイ１０２（例えば、１つ以上のＤＰＥ１１６）の一部、ＰＬ１０４－１内に実装されている１つ以上の回路ブロック、ＰＳ１０６－１として示されているＰＳ１０６の１つ以上の構成要素（例えば、ＰＳ１０６の１つ以上のリアルタイムプロセッサ）、および１つ以上のハードワイヤード回路ブロック１１２－１を含む。再構成可能パーティション２０２－２は、ＤＰＥアレイ１０２－２として示されているＤＰＥアレイ１０２（例えば、１つ以上のＤＰＥ１１６）の異なる部分、ＰＬ１０４－２内に実装されている１つ以上の他の回路ブロック、ＰＳ１０６－２として示されているＰＳ１０６の１つ以上の他の構成要素（例えば、ＰＳ１０６の１つ以上のアプリケーションプロセッサ）、および１つ以上の他のハードワイヤード回路ブロック１１２－２を含む。

ＮｏＣ１０８は、再構成可能パーティション２０２の外部に示されているが、ＮｏＣ１０８の部分が、ＤＰＥアレイ１０２－１、ＰＬ１０４－１、ＰＳ１０６－１、およびＨＣＢ １１２－１を接続するために使用されてもよく、一方で、ＮｏＣ１０８の他の部分が、ＤＰＥアレイ１０２－２、ＰＬ１０４－２、ＰＳ１０６－２、およびＨＣＢ １１２－２を接続するために使用されてもよく、一方でＮｏＣ１０８のさらに他の部分は、プラットフォームの一部であることを理解されたい。異なる再構成可能パーティションに対応するＮｏＣ１０８を通るデータパスは、互いに分離されたままにすることができる。

図２は、限定ではなく例示を目的として提供されている。これに関して、いくつかの再構成可能パーティションは、ＤＰＥアレイ１０２のいかなる部分も含まなくてもよく、ＰＬ１０４のいかなる部分も含まなくてもよく、ＰＳ１０６のいかなる部分も含まなくてもよく、および／またはいかなるハードワイヤード回路ブロック１１２も含まなくてもよい。いずれの場合でも、プログラマブルデバイス１００が複数の再構成可能パーティションを実装する場合、各再構成可能パーティションは、他方から論理的に分離することができる。

一態様では、再構成可能パーティションにロードされた各再構成可能モジュールが、デバイスイメージ２０４（例えば、構成データのファイル）として指定される。各デバイスイメージ２０４は、１つ以上のセグメントを含むことができる。各セグメントは、再構成可能モジュールが実装される再構成可能パーティション内で使用されるかまたは含まれるプログラマブルデバイス１００の異なる部分に対応する。例えば、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、およびハードワイヤード回路ブロック１１２の各々の少なくとも一部を使用する再構成可能モジュールは、ＤＰＥアレイ１０２に対応するセグメント、ＰＬ１０４に対応するセグメント、ＰＳ１０６に対応するセグメント、ＮｏＣ１０８に対応するセグメント、およびハードワイヤード回路ブロック１１２に対応するセグメントを含み、各セグメントは、再構成可能パーティションに含まれる対応するプログラマブル回路リソースまたはその一部をプログラムするためのプログラミングおよび／または構成データを含む。

図２を参照すると、例えば、デバイスイメージ２０４－１は、ＤＰＥアレイ１０２－１をプログラムするセグメント、ＰＬ１０４－１をプログラムするセグメント、ＰＳ１０６－１をプログラムするセグメント、およびハードワイヤード回路ブロック１１２－１をプログラムするセグメントを含む。同様に、デバイスイメージ２０４－２は、ＤＰＥアレイ１０２－２をプログラムするセグメント、ＰＬ１０４－２をプログラムするセグメント、ＰＳ１０６－２をプログラムするセグメント、およびハードワイヤード回路ブロック１１２－２をプログラムするセグメントを含む。

一態様において、各デバイスイメージ２０４は、１つ以上の識別子（ＩＤ）を含むように作成することができる。各デバイスイメージ内のＩＤの例は、静的パーティションＩＤ、再構成可能パーティションＩＤ、および再構成可能モジュールＩＤを含むことができる。静的パーティションＩＤは、所与のデバイスイメージが互換性のある特定のプラットフォームを指定する。各静的パーティションＩＤは一意であってもよく、したがって、特定のプラットフォームを一意に識別する（例えば、異なるプラットフォームが異なる接続を提供し、異なるリソースを提供し、および／または異なる数の再構成可能パーティションをサポートする場合）。再構成可能パーティションＩＤは、デバイスイメージが構成するために使用され得るプログラマブルデバイス内の特定の再構成可能パーティションを指定する（例えば、デバイスイメージが実装される再構成可能パーティション）。再構成可能モジュールＩＤは、特定の再構成可能モジュールを指定する。再構成可能パーティションＩＤは、所与のプラットフォームによって実装される特定の再構成可能パーティションを一意に識別することができる。再構成可能モジュールＩＤは、特定の再構成可能モジュールを一意に識別することができる。

例えば、再構成可能モジュールが作成されるとき、各々が特定のプラットフォームによる運用性のために（例えば、設計ツールを使用して）作成される。上述したように、静的パーティションＩＤは、特定のプラットフォームを示すのでプラットフォームＩＤとも呼ばれ得るが、特定のプラットフォームを示す一意の識別子である。各再構成可能モジュールは、再構成可能モジュールがそれによって動作するように意図されている特定のプラットフォームのための静的パーティションＩＤ（例えば、プラットフォームＩＤ）を含むことができる。再構成可能モジュールは、その再構成可能モジュールに一意の再構成可能モジュールＩＤも含む。再構成可能モジュールを含むデバイスイメージは、静的パーティションＩＤおよび再構成可能モジュールＩＤを含む。

ＰＭＣ１１０は、プラットフォームを指定するデバイスイメージ（例えば、「プラットフォームデバイスイメージ」）をロードすることができる。プラットフォームデバイスイメージは、他のプラットフォームからプラットフォームを一意に識別する静的パーティションＩＤを含む。プラットフォームデバイスイメージはまた、そのプラットフォームによって実装される１つ以上の再構成可能パーティション（例えば、再構成可能パーティションＩＤ）、および各それぞれの再構成可能パーティションと互換性のある（例えば、各それぞれの再構成可能パーティション内に実装することができる）１つ以上の再構成可能モジュール（再構成可能モジュールＩＤ）のリストを含むことができる。プラットフォームデバイスイメージをロードすると、ＰＭＣ１１０は、示された情報を抽出し、その情報をプラットフォームのトレースデータとして記憶／維持することができる。

このように、ＰＭＣ１１０は、再構成可能モジュールを指定するデバイスイメージをロードすると、デバイスイメージがプラットフォームと互換性があることを検証することができる。再構成可能モジュールのデバイスイメージは、例えば、デバイスイメージがそれと共に使用されることが意図されている特定のプラットフォームの静的パーティションＩＤ、再構成可能モジュールが実装されるプラットフォームによって実装される特定の再構成可能パーティションを示す再構成可能パーティションＩＤ、および、デバイスイメージによって指定される特定の再構成可能モジュールを一意に識別する再構成可能モジュールＩＤを指定することができる。例えば、ＰＭＣ１１０は、プラットフォームの静的パーティションＩＤをデバイスイメージの静的パーティションＩＤと比較して、ロードされているデバイスイメージが、プログラマブルデバイス１００に現在実装されているプラットフォームと互換性があることを保証することができる。ＰＭＣ１１０はまた、デバイスイメージの再構成可能パーティションＩＤが、プラットフォームによって実装される再構成可能パーティション、およびデバイスイメージを使用して再構成される特定の再構成可能パーティションに対応することをチェックすることができる。ＰＭＣ１１０はまた、デバイスイメージの再構成可能モジュールＩＤが、プラットフォームの再構成可能パーティションＩＤと互換性のあるものであること、例えば、デバイスイメージが構成しようとしている特定の再構成可能パーティションに関連してリストされていることをチェックしてもよい。

例示的かつ非限定的な例として、ホストシステム（例えば、プログラマブルデバイス１００がアクセラレータとして動作するコンピュータシステム）が、プログラマブルデバイス１００に現在ロードされているものとは異なるプラットフォームと共に動作するように設計および意図されたプログラマブルデバイス１００にデバイスイメージをロードしようとする場合、ＰＭＣ１１０は、デバイスイメージを拒否し、エラーコードを生成し、エラーコードをプログラミングアクセストレースデータ（ＰＡＴＤ）レジスタ内に持続させることができる。

したがって、一態様では、ＰＭＣ１１０がさらなるデバイスイメージをロードすると、ＰＭＣ１１０は、デバイスイメージがその中に実装された特定のプラットフォームおよびプラットフォームの特定の再構成可能パーティションと互換性があることをチェックする。例えば、ＰＭＣ１１０がデバイスイメージ２０４－１をロードすると、ＰＭＣ１１０は、デバイスイメージ２０４－１の静的パーティションＩＤがプログラマブルデバイス１００内に実装されたプラットフォームの静的パーティションＩＤと一致することをチェックすることができる。ＰＭＣ１１０はさらに、デバイスイメージ２０４－１内で指定された再構成可能パーティションＩＤが、デバイスイメージ２０４－１が実装される特定の再構成可能パーティション（例えば、２０２－１）の再構成可能パーティションＩＤと一致することをチェックする。ＰＭＣ１１０は、デバイスイメージ２０４－１の再構成可能モジュールＩＤが再構成可能パーティション２０２－１の許可された再構成可能モジュールＩＤと一致することをさらにチェックすることができる。

同様に、ＰＭＣ１１０は、デバイスイメージ２０４－２の静的パーティションＩＤが、プログラマブルデバイス１００内に実装されたプラットフォームの静的パーティションＩＤと一致することをチェックすることができる。ＰＭＣ１１０はさらに、デバイスイメージ２０４－２内で指定された再構成可能パーティションＩＤが、デバイスイメージ２０４－２が実装される特定の再構成可能パーティション（例えば、２０２－２）の再構成可能パーティションＩＤと一致することをチェックする。ＰＭＣ１１０は、デバイスイメージ２０４－２の再構成可能モジュールＩＤが再構成可能パーティション２０２－２の許可された再構成可能モジュールＩＤと一致することをさらにチェックすることができる。

図３は、ＰＭＣ１１０の例示的な実施態様を示す。図３の例では、ＰＭＣ１１０は、ＰＭＣ処理ユニット３０２（ＰＳ１０６とは別個で区別される）を含む。ＰＭＣ処理ユニット３０２は、プロセッサ３０４およびプロセッサ３０６などの１つ以上のプロセッサを含むことができる。ＰＭＣ処理ユニット３０２は、１つ以上のＲＯＭ３０８、１つ以上のＲＡＭ３１０、およびローカルレジスタ３１２をさらに含む。ＲＯＭ（複数可）３０８およびＲＡＭ（複数可）３１０は、例えばプロセッサ３０４，３０６などの、ＰＭＣ処理ユニット３０２内のプロセッサによってのみアクセス可能である。

一態様において、プロセッサ３０４および３０６の各々は、適切な投票回路要素を使用してロックステップで動作することができる冗長プロセッサ（例えば、三重冗長プロセッサ）として実装される。別の態様では、プロセッサ３０４は、ＲＯＭ（複数可）３０８へのアクセス（例えば、ＲＯＭ（複数可）に記憶されている実行コード）専用であり、一方、プロセッサ３０６は、ＲＡＭ（複数可）３１０に記憶された実行コード専用である。別の態様では、各プロセッサ３０４，３０６はＲＯＭ３０８およびＲＡＭ３１０を有し、結果、各プロセッサ３０４，３０６は独立した専用のＲＯＭ３０８および独立した専用のＲＡＭ３１０を有する。図３は、限定ではなく例示を目的として提供されている。この点に関して、ＰＭＣ処理ユニット３０２は単一のプロセッサを含んでもよい。

ＲＡＭ３１０は、誤り訂正符号化（ＥＣＣ）回路要素によって保護することができる。プロセッサ３０４，３０６は、ＲＯＭ（複数可）３０８に記憶されたトラステッドコードを最初に実行することによってプログラマブルデバイス１００を電源投入および構成するために使用することができる。ＲＯＭ（複数可）３０８に記憶されたトラステッドコードを実行する際に、プロセッサ３０４，３０６は、次いで、ファームウェアをメインブートデバイスからＲＡＭ（複数可）３１０にロードすることができる。ローカルレジスタ３１２は、ＰＭＣ処理ユニット３０２のための構成レジスタであり、ＰＭＣ処理ユニット３０２によってのみアクセスされ得る。

プログラマブルデバイス１００のルートオブトラストとしてＰＭＣ１１０を動作させる一態様は、ファームウェアをＲＡＭ（複数可）３１０にロードするためにＲＯＭ（複数可）３０８に記憶されたコードを使用することである。プロセッサ３０４は、例えば、ＲＯＭ（複数可）３０８からのコードを実行して、プロセッサ（複数可）３０６によって実行されるプログラマブルデバイス１００にロードされた任意のファームウェア、および／または、プログラマブルデバイス１００にロードされた任意のデバイスイメージの認証および検証などの動作を開始することができる。したがって、プログラマブルデバイス１００の任意の部分を構成および／またはプログラムするために使用される任意のデバイスイメージは、ＰＭＣ１１０によって最初に認証および／または検証され得る。

ブート後、プロセッサ３０４，３０６は、ファームウェアの制御下でＰＭＣ１１０に含まれる様々な構成要素を使用して様々な異なる機能を実行することができる。例えば、プロセッサ３０４，３０６は、電力管理、電圧および温度監視、安全性およびセキュリティイベント応答、ならびにエラー管理を実行することができる。さらに、プロセッサ３０４，３０６は、デバイスイメージのロードおよびアンロードを制御することによって、プログラマブルデバイス１００の構成を制御することができる。一態様では、プログラマブルデバイス１００にロードされた任意のデバイスイメージは、ＰＭＣ１１０の制御下でロードまたはアンロードされる。

ＰＭＣ処理ユニット３０２は、スイッチ３１４に接続されている。ＰＭＣ処理ユニット３０２は、スイッチ３１４によってＰＭＣ１１０およびプログラマブルデバイス１００内の他の構成要素と通信することができる。スイッチ３１４は、複数のメモリマップドスイッチおよび／または複数のストリームスイッチを含むことができる。スイッチ３１４は、ＰＭＣ共有ＲＡＭ３１６、グローバルレジスタ３１８、Ｉ／Ｏインターフェース（複数可）３２０（例えば、３２０－１、３２０－２、３２０－３、および３２０－４）、セキュアストリームスイッチ３２２、スレーブブートインターフェース（ＳＢＩ）３２４、セキュリティアクセラレータ３２６、アナログシステム３２８、リアルタイムクロック（ＲＴＣ）３３０、電力管理およびリセット３３２、エラー管理３３４、構成フレームユニット（ＣＦＵ）３３６、およびＳｅｌｅｃｔＭａｐインターフェース３３８に接続されている。ＳＢＩ３２４はＪＴＡＧポート３４０に接続されている。

ＰＭＣ共有ＲＡＭ３１６は、処理中にプログラマブルデバイス１００のための構成データ（例えば、デバイスイメージ）を記憶するために、およびＰＭＣ１１０のための汎用データ処理ＲＡＭとして使用することができる。グローバルレジスタ３１８は、ＰＭＣ１１０内の任意の（例えば、すべての）マスタによってアクセス可能な構成レジスタである。グローバルレジスタ３１８は、汎用レジスタ、電力制御レジスタ、エラー管理レジスタ、およびサービス割り込み要求インターフェースを含むことができる。

一態様において、グローバルレジスタ３１８は、ＰＡＴＤレジスタ３２０を含む。ＰＡＴＤレジスタ３２０は、プログラマブルデバイス１００のためのＰＭＣ処理ユニット３０２によって経時的にロードおよびアンロードされる異なるデバイスイメージに対応するトレースデータを記憶することができる。例えば、ＰＭＣ処理ユニット３０２は、プログラマブルデバイス１００にロードされている各デバイスイメージに関する情報を、ＰＡＴＤレジスタ３２０に記憶することができる。ＰＭＣ処理ユニット３０２が新たなおよび／または異なるデバイスイメージをプログラマブルデバイス１００にロードすると、ＰＡＴＤレジスタ３２０に記憶された既存の情報は、トレースデータの記憶のために割り当てられたメモリに移動することができる。メモリは、ＰＭＣ共有ＲＡＭ３１６、プログラマブルデバイス１００内の別のメモリ（例えば、ＰＬ１０４に割り当てられているＢＲＡＭ）、またはプログラマブルデバイス１００の外部にあるＲＡＭであってもよい。既存のまたは古いトレースデータがＰＡＴＤレジスタ３２０から移動されると、新たなトレースデータが以前のトレースデータを上書きしてそこに記憶され得る。

Ｉ／Ｏインターフェース３２０は、多重化入出力（ＭＩＯ）３４２に結合することができる。また、ＭＩＯ３４２は、ＳｅｌｅｃｔＭａｐ３３８、ＰＳ１０６、ＰＬ１０４にも接続されている。ＭＩＯ３４２は、プログラマブルデバイス１００のＩ／Ｏ信号をＳｅｌｅｃｔＭａｐ３３８、ＰＳ１０６、ＰＬ１０４、および／またはＩ／Ｏインターフェース３２０に選択的に接続することができる。Ｉ／Ｏインターフェース３２０の例は、Ｉ２Ｃ、ならびにシリアル周辺インターフェース（ＳＰＩ）、ＳＤ／ｅＭＭＣ、およびユニバーサルシリアルバス（ＵＳＢ）などの１つ以上のフラッシュインターフェースを含むが、これらに限定されない。ＭＩＯ３４２は、構成に応じて複数の異なる機能を果たすことができるプログラマブルデバイス１００のＩ／Ｏピンへの接続を提供する。例えば、ＭＩＯ３４２は、信号を構成のためにＳｅｌｅｃｔＭａｐ３３８に、またはフラッシュメモリインターフェースおよび／もしくはＵＳＢインターフェースなどのＩ／Ｏインターフェース３２０に接続するように構成することができる。

セキュアストリームスイッチ３２２は、処理のためにセキュリティアクセラレータ３２６に提供される、デバイスイメージを搬送することができるデータストリームが安全であることを保証する。ＳＢＩ３２４は、プログラマブルデバイス１００のスレーブブートを容易にする。図示されていないが、ＳＢＩ３２４は、ＳｅｌｅｃｔＭａｐ３３８およびＮｏＣ１０８に接続することができる。

セキュリティアクセラレータ３２６は、暗号化および／または復号を実行することができる暗号化／復号ブロック３４６と、認証を実行することができる認証ブロック３４８と、受信データ上でハッシュを生成することができるハッシュブロック３５０とを含むことができる。一例では、暗号化／復号ブロック３４６は、ガロアカウンタモード（ＧＣＭ）を使用した高度暗号化規格（ＡＥＳ）（ＡＥＳ－ＧＣＭ）を実行することができる対称鍵暗号化エンジンである。一例では、認証ブロック３４８は、公開鍵暗号化を実行することができる。例えば、認証ブロック３４８は、楕円曲線デジタル署名アルゴリズムおよび／またはＲｉｖｅｓｔ－Ｓｈａｍｉｒ－Ａｄｌｅｍａｎを実装することができる。ハッシュブロック３５０は、セキュアハッシュアルゴリズム３／３９４を実行することができる。セキュリティアクセラレータ３２６はまた、乱数を生成することができる真性乱数発生器（ＴＲＮＧ）回路３５２およびバッテリバックアップされたＲＡＭ（ＢＢＲＡＭ）３５４回路ブロックを含むことができる。セキュリティアクセラレータ３２６に含まれる特定の回路ブロックは、限定ではなく例示を目的として提供されている。一態様では、セキュリティアクセラレータ３２６のブロック３４６，３４８および３５０のみがセキュアストリームスイッチ３２２を介してアクセス可能であり、一方で、ブロック３５２および３５４はスイッチ３１４によってアクセス可能である。

アナログシステム３２８は、プログラマブルデバイス１００の周囲の様々な場所および／または様々なサブシステムに配置することができる１つ以上の遠隔システムモニタ回路から電圧および温度を監視することができるシステムモニタと、ＰＭＣ１１０のためのクロック信号を生成することができるシステム発振器と、プログラマブルデバイス１００上の電子ヒューズ回路要素を維持および／または管理することができる電子ヒューズコントローラと、ハードワイヤードおよびプログラマブル回路ブロックとしてプログラマブルデバイス１００上に実装され得るＤＡＣおよび／またはＡＤＣなどのプログラマブルデバイス１００内のアナログデバイスのための１つ以上の基準電圧を生成することができるバンドギャップ回路要素と、ＰＭＣ１１０、ＮｏＣ１０８、ＮＰＩ１３４、およびＰＳ１０６のためのクロック信号を生成することが可能な１つ以上の位相ロックループ（ＰＬＬ）と、パワーオンリセット（ＰＯＲ）回路とを含むことができる。

ＲＴＣ ３３０は、高正確度水晶発振器で動作可能なクロック回路である。ＲＴＣ ３３０は、現在時刻を測定し、プログラマブルデバイス１００内の様々なオペレーティングシステムおよびデバイス管理機能のための特定の時刻のアラームを生成するために使用することができる。電力管理およびリセット回路要素３３２は、プログラマブルデバイス１００上の他の回路ブロックに対する、電力アイランド、電力ドメイン、およびリセットを制御するために必要な論理およびインターフェースを実装する。電力管理およびリセット回路要素３３２は、ＰＳ１０６にさらに接続して、ＰＳ１０６に実装されている電力ドメインおよびアイランドを制御する。

エラー管理回路要素３３４は、プログラマブルデバイス１００内の他のプログラマブルリソース（例えば、サブシステム）からのエラーを受信、記録、および応答することができる。例えば、エラー管理回路要素３３４は、プログラマブルデバイス１００全体からエラーを捕捉することができる。エラー管理回路要素３３４は、特定の受信エラーおよび／またはエラーの組み合わせに応答して、ＰＭＣ１１０において、例えば割り込みなどの特定のイベント、を生成するように、ＰＭＣ１１０によってプログラムすることができる。ＰＭＣ１１０は、エラー管理回路要素３３４によって生成されたイベントに応答してエラーに対処することができる。

ＣＦＵ３３６は、ＣＦＩ１１４に結合され、ＣＦＩ１１４によってＰＬ１０４の構成レジスタに提供またはロードされた構成データの構成およびリードバックを実行することができる。ＰＭＣ１１０は、例えば、ＰＬプログラミングデータ（例えば、構成ビットストリーム）を、ＣＦＵ３３６を通じてＣＦＩ１１４に転送して、ＰＬ１０４を構成する。

セキュアストリームスイッチ３２２を使用して、例えばデバイスイメージなどの構成データをプログラマブルデバイス１００にストリーミングすることができる。例えば、デバイスイメージは、ＭＩＯ３４２を介してＳｅｌｅｃｔＭａｐインターフェース３３８にプッシュされてもよい。デバイスイメージはまた、ＪＴＡＧポート３４０を通じて受信されてもよい。いずれの場合でも、デバイスイメージは、ＳＢＩ３２４にプッシュされ、ＳＢＩは、ＰＭＣ処理ユニット３０２に対する割り込みを生成し得る。ＰＭＣ処理ユニット３０２は、さらなる処理のためにＳＢＩ３２４からセキュアストリームスイッチ３２２を通じてＰＭＣ共有ＲＡＭ３１６へとデバイスイメージを転送することができる。

プログラマブルデバイス１００のためのルートオブトラストであるＰＭＣ１１０は、動作のためにプログラマブルデバイス１００の様々な部分をプログラムするデバイスイメージをロードする役割を負う。例えば、ＤＰＥ１０２、ＰＬ１０４、ＰＳ１０６、および／またはＮｏＣ１０８のいずれかが動作するためには、ＰＭＣ１１０は最初に、そのような構成要素をプログラムするために使用されるデバイスイメージをロードしなければならない。ＰＭＣ１１０は、デバイスイメージがロードされると、デバイスイメージを使用してプログラマブルデバイス１００のプログラマブル回路リソースのいずれかをプログラムする前に、デバイスイメージを認証し、および／またはデバイスイメージを検証することができる。ＰＭＣ処理ユニット３０２は、プログラマブルデバイス１００のそれぞれのプログラマブル回路リソースをプログラミングするために、ＣＦＵ３３６によってＣＦＩ１１４、ＰＳ１０６、ＮＰＩ１３４および／またはＮｏＣ１０８、ならびにＤＰＥアレイ１０２に、ＰＬ１０４へのデータをプッシュすることができる。

例えば、１つ以上のＤＰＥ１１６、ＰＬ１０４内に実装された１つ以上の回路ブロック、１つ以上のハードワイヤード回路ブロック１１２を含み、ＮｏＣ１０８を介して通信する処理ドメイン（例えば、再構成可能パーティション）を作成するために、ＰＭＣ１１０は、１つ以上のデバイスイメージをプログラマブルデバイス１００にロードし、デバイスイメージを使用してそれぞれのプログラマブル回路リソースをプログラムしなければならない。そのうちの複数が任意の所与の時点に同時に存在し得る、プログラマブルデバイス１００内に実装された異なる再構成可能パーティション毎に、各再構成可能パーティションはデバイスイメージのロードを必要とし得る。

ＰＭＣ１１０は、経時的にデバイスイメージを連続的にロードおよびアンロードすることができる。さらに、デバイスイメージは、様々な異なる経路のいずれかを通じてロードすることができる。例えば、１つ以上のデバイスイメージは、Ｉ／Ｏインターフェース３２０－１、３２０－２、３２０－３、および／または３２０－４、ＳｅｌｅｃｔＭａｐ３３８、ＪＴＡＧポート３４０のうちの１つ以上を通じてＰＭＣ１１０にロードすることができ、および／またはホストシステムに接続されたＰＳ１０６内に実装された別のコントローラ（例えば、ＰＣＩｅインターフェース）によって受信することができる。別の例では、デバイスイメージは、１つ以上のハードワイヤード回路ブロック１１２を使用して実装されたＩ／Ｏインターフェース（例えば、オフチップＲＡＭに接続されたメモリコントローラ、イーサネット（登録商標）インターフェースなど）を介して受信することができる。いずれの場合も、ＰＭＣ１１０は、デバイスイメージを使用してプログラマブルデバイス１００の様々な部分をプログラムする前に、セキュリティアクセラレータ３２６を使用してデバイスイメージを認証および検証する役割を負う。

図３は、例示を目的として提供されている。これに関して、ＰＭＣ１１０は、図示されているよりも少ない構成要素（例えば、ＰＡＴＤレジスタ３２０を伴うプロセッサおよびメモリ）または図３に示されていない追加の構成要素を含んでもよい。さらに、ＰＭＣ１１０は、図示されているものとは異なるアーキテクチャを有してもよい。

下記の表１は、プログラマブルデバイス１００のデバイスイメージの処理の一部として、ＰＭＣ１１０内のプロセッサ（例えば、ＰＭＣ処理ユニット３０２内のプロセッサ３０４および／または３０６）によって収集され得る複数の異なるタイプの情報を示す。一態様において、表１に示す情報は、デバイスイメージがロードされるたびに、プロセッサによって、ＰＡＴＤレジスタ３２０内に記憶されてもよい。デバイスイメージがアンロードされるときに決定されたデータは、後に記憶されてもよく、例えば、ＰＡＴＤレジスタ３２０に、またはＰＡＴＤレジスタ３２０からオフロードされたトレースデータを記憶するために割り当てられたメモリに書き込まれてもよい。

表１に関連して説明した特定のフィールドおよびサイズは、例示の目的で提供されている。ビット数および例示的なフィールドは、ＰＡＴＤレジスタ３２０に記憶されるトレースデータを限定することを意図するものではない。場合によっては、表１のＰＡＴＤレジスタ３２０に記憶されるフィールドの特定の組み合わせは変化してもよい（例えば、示されているよりも少なくてもよい）。他の場合には、ＰＡＴＤレジスタ３２０に記憶されたトレースデータは、（そのようなすべてのフィールドを含む）表１のフィールドの任意の組み合わせを含むことができ、本開示内で説明される他の情報を含むことができる。

一態様では、「解放要求」フィールドは、再構成可能モジュールをロードしようとしている特定のエージェント（例えば、エンティティ）を示す。複数のエージェントが再構成可能モジュールをロードしようとする場合がある。再構成可能モジュールをロードするためのアクセスは、一度に一者のエージェントまたは要求者のみがそうすることができるように調停される。解放要求フィールドは、あるエージェントが再構成可能モジュールをロードするためのアクセスを要求した一方で、別のエージェントがすでにアクセス権を有していたことを示す。アクセス権を有するエージェントは、例えば、別のエージェントがアクセスを要求したか否かを判定するためにレジスタをポーリングするように構成され得る。アクセス権を有するエージェントは、そうすることが安全である場合、アクセス権を放棄して、要求元エージェントにアクセス権を提供することができる。場合によっては、単一イベントモニタ（ＳＥＭ）などの特定のエージェントは、構成メモリに永続的にアクセスし、解放要求フィールドのポーリングを通じて、別のエージェントがアクセスを所望していることを通知され得る。解放要求フィールドはまた、エージェントがハングした場合にアクセス許可の解放を強制する機構を提供することができる。解放要求フィールドはまた、高い優先度のイベントの場合、あるエージェントが別のエージェントの前に「割り込む」ことを可能にするために使用されうる。

「アクセス終了コード」フィールドは、アクセス終了コードフィールドが、エージェントが構成メモリへのアクセスを失った理由を示すコードを記録するという点で、解放要求フィールドに関連する。一例として、エージェントＡがアクセス権を有していたが、エージェントＡがまだ生きているかまたは応答しているかを問い合わせるＰＭＣ１１０からの要求に応答しなかった場合、ＰＭＣ１１０は、エージェントＡがハングしていると判定することができる。次いで、ＰＭＣ１１０は、エージェントＡのアクセスを終了することができる。

「フォールバックフィールド」は、デバイスイメージのロードの失敗の発生、および、それに応答して、ＰＭＣ１１０がフォールバックまたはフェイルセーフとして既知の良好なイメージを使用することを示す。フォールバックフィールドは、既知の良好なフォールバックデバイスイメージがプログラマブルデバイス１００の何らかの部分を構成するために使用されたことを示す。「割り込み機能」フィールドは、デバイスイメージのロードに対する要求が別の動作に割り込んだか否かを追跡する。割り込まれた場合に割り込み機能フィールドにおいて示され得る動作の例は、ＳＥＭ動作、セキュリティ監視動作などを含むが、これらに限定されない。割り込み機能フィールドは、デバイスイメージのロード失敗の原因を判定するのに役立ち得る。

「アクセス拒否－未知のマスタ」フィールドは、最初は０に設定される。要求元マスタ（例えば、マスタは部分的な再構成を要求する）がそのような要求を行うことを許可されていないとＰＭＣ１１０が判断したことに応答して、例えば、要求元マスタが、「ホワイトリスト」として参照される ＰＭＣ１１０によって維持される許可されたマスタのリスト上で指定されていないことに応答して、ＰＭＣ１１０はこのフィールドを１に設定する。これに関して、ＰＭＣ１１０は、アクセス拒否－未知マスタフィールドが０に設定されているかまたは１に設定されているかによって、マスタからの成功した要求および失敗した要求を追跡することができる。成功した要求の場合、本明細書で説明され、表１内の他のフィールドに示されているように、ＰＤＩのロードに関するさらなる詳細も追跡される。要求元マスタに関する表１に示されていない他の情報が記憶されてもよいことも理解されたい。

図４は、プログラマブルデバイス１００の別の例示的なアーキテクチャを示す。図４の例は、ＰＭＣ１１０の簡略化されたアーキテクチャを示す。さらに、図４の例は、デバイスイメージをプログラマブルデバイス１００にロードすることができる複数の異なる方法、例えば通信パスを示す。一態様では、デバイスイメージがプログラマブルデバイス１００にロードされる特定の通信パスは、トレースデータの一部として検出および記憶され得る。

図４の例では、ＰＭＣ１１０は、プロセッサ４０２と、ＰＡＴＤレジスタ３２０と、メモリ４０４と、任意選択的に、各々がスイッチ４０８に接続された１つ以上の専用回路４０６とを含む。ＰＭＣ１１０はまた、Ｉ／Ｏインターフェース４１０，４１２および／または４１４を含んでもよい。ＰＳ１０６は、ＰＣＩｅインターフェース４１６を含む。ＨＢＣ １１２は、オフチップメモリ４２０に接続するメモリコントローラ４１８を含む。

この例では、デバイスイメージは、様々な異なる通信パスのいずれかを通じてプログラマブルデバイス１００にロードすることができる。例えば、デバイスイメージ４２２は、Ｉ／Ｏインターフェース４１０，４１２または４１４を介してプログラマブルデバイス１００にロードすることができる。デバイスイメージ４２４は、１つ以上のＨＢＣ １１２を使用して実装されたインターフェースを介してプログラマブルＩＣ １００にロードすることができる。例えば、デバイスイメージ４２４は、イーサネット（登録商標）ポートを通じてプログラマブルデバイス１００にロードすることができる。デバイスイメージ４２６は、オフチップメモリ４２０に記憶することができ、メモリコントローラ４１８を通じてプログラマブルデバイス１００にロードすることができる。別の例では、デバイスイメージ４２６は、ホストコンピューティングシステムからＰＣＩｅインターフェース４１６を通じてプログラマブルデバイス１００に提供することができる。

一態様では、ＰＭＣ１１０はデバイスイメージのロードおよび／またはアンロードを制御するので、ＰＭＣ１１０、例えばプロセッサ４０２（またはプロセッサ（複数可）３０４および／または３０６、図３参照）は、デバイスイメージがプログラマブルデバイス１００にロードされる特定の通信パス（例えば、Ｉ／Ｏインターフェース）をＰＡＴＤレジスタ３２０に記録することができる。一態様では、特定のＩ／Ｏインターフェースを指定するコードが、ロードされた特定のデバイスイメージに対応する任意の他のトレースデータと関連付けて記憶され得る。

図５は、ＰＭＣ１１０の例示的な動作方法５００を示す。方法５００は、ＰＭＣ１１０内のプロセッサ（例えば、ＰＭＣ処理ユニット３０２、より具体的には、プロセッサ３０４，３０６またはプロセッサ４０２の一方または両方）によって実行されてもよい。説明の目的のために、図５の動作を実装するＰＭＣ１１０のプロセッサは、「処理ユニット」として参照される。

さらに、図５は、プログラマブルデバイス１００の部分的な再構成の文脈で一般的に説明されているが、方法５００は、プログラマブルデバイス１００が完全に再構成される場合に実行されてもよいことを理解されたい。さらに、方法５００は、プログラマブル論理を含み、かつデバイスイメージ（例えば、構成データ）のロードおよび／またはアンロードの役割を負う別個のエンティティを有する他のタイプのプログラマブルデバイスにおいて実行されてもよい。

ブロック５０２において、処理ユニットは、プログラマブルデバイスのデバイスイメージイベントを監視する。一態様において、処理ユニットは、デバイスイメージがロードされることを示す割り込みの発生を監視することができる。例えば、ＪＴＡＧポートなどのプログラマブルデバイスのスレーブインターフェースにおいてデバイスイメージが利用可能であることにより、割り込みが生成されて処理ユニットに提供され得る。別の態様では、処理ユニットは、デバイスイメージがロードされることを求める要求、例えば信号の受信を監視することができる。要求は、プログラマブルデバイス内の別の回路から、またはプログラマブルデバイスの外部の別の回路（例えば、ホストシステム）から発する場合がある。

ブロック５０４において、処理ユニットは、プログラマブルデバイスのデバイスイメージイベントが検出されたか否かを判定する。プログラマブルデバイスのデバイスイメージイベントの検出に応答して、方法５００はブロック５０６に続く。プログラマブルデバイスのデバイスイメージイベントが検出されないことに応答して、方法５００はブロック５０２にループバックし、デバイスイメージイベントを監視し続けることができる。

ブロック５０６において、処理ユニットは、検出されたデバイスイメージイベントが、特定のデバイスイメージのロードを要求するロードイベントであるか、またはプログラマブルデバイス内にすでにロードされている特定のデバイスイメージのアンロードを要求するアンロードイベントであるかを判定する。検出されたデバイスイメージイベントがロードイベントであるという判定に応答して、方法５００はブロック５１２に続く。検出されたデバイスイメージイベントがアンロードイベントであるという判定に応答して、方法５００はブロック５０８に続く。

ブロック５１２に続くと、処理ユニットは、処理のためにデバイスイメージをＰＭＣ内のメモリにロードする。例えば、処理ユニットは、外部ソースから「現在のデバイスイメージ」と呼ばれるデバイスイメージをロードし、さらなる処理のためにデバイスイメージをＰＭＣ共有メモリ内に記憶することができる。別の態様では、現在のデバイスイメージから任意のトレースデータを取得する前に、処理ユニットは、現在のデバイスイメージを復号し、現在のデバイスイメージを認証し、および／または現在のデバイスイメージを検証しなければならない場合がある。処理ユニットは、現在のデバイスイメージがプログラマブルデバイスのプログラマブル回路リソースをプログラムするために安全に使用することができることを保証するために、現在のデバイスイメージをセキュリティアクセラレータ、例えば暗号化／復号ブロック３４６、認証ブロック３４８、および／またはハッシュブロック３５０のうちの１つ以上に提供することができる。

ブロック５１４において、処理ユニットは、ブロック５１２において実行されたロード動作に応答して、現在のデバイスイメージのトレースデータを決定する。一態様では、処理ユニットは、表１に列挙された情報の１つ以上またはすべての項目を決定することができる。例えば、現在のデバイスイメージは、再構成可能モジュールを指定することができる。その場合、処理ユニットは、現在のデバイスイメージから静的パーティションＩＤ、再構成可能パーティションＩＤ、および再構成可能モジュールＩＤを抽出することができる。デバイスイメージはまた、デバイスイメージが使用されることが意図されているプログラマブルデバイスの特定のタイプまたはモデルを示すデバイスＩＤを指定することもできる。

一態様では、処理ユニットは、デバイスイメージ（例えば、表１のエリア領域）によって使用されるＰＬ内の座標を決定することができる。現在のデバイスイメージは、ＰＬの構成データを含むことができる。処理ユニットは、現在のデバイスイメージ内の構成データによって構成されるＰＬのこれらのセクションまたは座標を決定することができる。

説明したように、表１で指定されたいくつかの情報が現在のデバイスイメージから抽出される。表１で指定された他の情報は、デバイスイメージから取得されなくてもよい。例えば、処理ユニットは、現在のデバイスイメージが取得されたソースを示すかまたは指定する現在のデバイスイメージのトレースデータを決定することができる。例えば、処理ユニットは、マスタＩＤを決定することができる。マスタＩＤは、アクセスがあったＮｏＣ１０８の物理ポートを指定する。

別の例では、処理ユニットは、プログラミングアクセスＩＤを決定することができる（例えば、表１を参照して）。プログラミングアクセスＩＤは、部分再構成を要求したエンティティ（例えば、エージェントおよび／またはマスタ）を示す。例えば、データセンタにおいて、ホストシステム（例えば、サーバ）は、デバイスイメージがプログラマブルデバイスにロードされることを要求することができる。その場合、処理ユニットは、要求からサーバのプログラミングアクセスＩＤを取り込む（例えば、要求がデバイスイメージイベントの例である場合）。別の例では、プログラマブルデバイス内に実装されたアプリケーション（例えば、回路要素）は、デバイスイメージのロードを要求することができる。その場合、処理ユニットは、要求元回路のプログラミングアクセスＩＤを取り込む。プログラミングアクセスＩＤは、要求を行っている特定のエージェントを指定する。例示では、２つのエージェントがＮｏＣ１０８の同じポートに接続されている場合、両方のエージェントからの要求が同じマスタＩＤを有する。しかしながら、各要求は異なるプログラミングアクセスＩＤを有する。

別の例では、処理ユニットは、デバイスイメージが取得される通信経路および／またはソースを決定することができる。例示的かつ非限定的な例として、処理ユニットは、現在のデバイスイメージがロードされた特定のＩ／Ｏインターフェースを示す識別子をトレースデータの一部として記憶することができる。デバイスイメージをロードすることができるＩ／Ｏインターフェースの例は、ＳｅｌｅｃｔＭＡＰ、ＰＣＩｅ、ＤＤＲ（例えば、オフチップ）メモリ、フラッシュ（ＱＳＰＩ／ＯＳＰＩ）（例えば、Ｉ／Ｏインターフェース３２０に対応する）、ＪＴＡＧ、および／またはＣＡＮ、イーサネット（登録商標）、ＵＳＢ、ＰＳなどのようなＮｏＣ１０８を介してＰＭＣ１１０に接続される任意の他のＩ／Ｏインターフェースを含むが、これらに限定されない。

処理ユニットはまた、プログラマブルデバイスにロードされたデバイスイメージ（複数可）に対応する１つ以上のトレースデータ項目を生成することができる。一態様では、各デバイスイメージがロードされると、処理ユニットは、プログラマブルデバイスの最後のリセット以降にプログラマブルデバイスにロードされたデバイスイメージの数を指定するカウント（例えば、表１のアクセスイベントカウント）を増分する。カウントは、レジスタが書き込まれるたびにインクリメントされるＰＡＴＤレジスタの部分に含まれてもよい。処理ユニットは、プログラマブルデバイスのリセット（例えば、電源がオフおよびオンでサイクルされるハードリセットのいずれか）またはソフトリセットに応答してカウントをクリアする。

一態様では、デバイスイメージをアンロードすることは、「アンロードデバイスイメージ」として指定されたデバイスイメージをロードすることによって実施される。例えば、アンロードデバイスイメージは、再構成可能パーティションをクリアする（例えば、以前の構成データをブランクに上書きするかまたは削除する）デバイスイメージである。処理ユニットは、デバイスイメージのロードに応答して、およびアンロードデバイスイメージのロードに応答して、カウンタを増分することができる。処理ユニットはまた、任意の所与の時点においてどの再構成可能パーティションが利用可能（クリアまたはアンロード）であるかを判定するために、アンロードデバイスイメージのロードを追跡することができる。

ブロック５１６において、処理ユニットは、（前に処理されたデバイスイメージに対応する）ＰＡＴＤレジスタの既存の内容を、より長期の記憶のために、割り当てられたトレースメモリに移動させる。一態様では、プログラマブルデバイス内のメモリは、トレースデータ記憶装置として使用するために割り当てられる。メモリは、ＰＭＣ共有ＲＡＭ３１６内にあってもよく、または、ＰＬ１０４内に配置された１つ以上のＢＲＡＭおよび／もしくはＵＲＡＭであってもよい。別の態様では、メモリは、プログラマブルデバイスの外部にあってもよい。例えば、トレースデータ記憶のために割り当てられたメモリは、処理ユニットが読み出しおよび／または書き込みを行うことができる外部ＲＡＭ（例えば、オフチップメモリ４２０）内にあってもよい。

ブロック５１８において、処理ユニットは、現在のデバイスイメージについてブロック５１４において決定されたトレースデータをＰＡＴＤレジスタに記憶する。前のトレースデータはトレースデータに割り当てられた異なるメモリに記憶されているので、処理ユニットは、現在のデバイスイメージのトレースデータでＰＡＴＤレジスタの内容を上書きすることができる。前述したように、アクセスイベントカウントがインクリメントされ得る。

ブロック５２０において、処理ユニットは、デバイスイメージの、プログラマブルデバイスの現在の状態との適合性を判定する。一態様では、ブロック５２０の一部として、またはブロック５２０の前に、処理ユニットは、デバイスＩＤチェックを実行することができる。例えば、処理ユニットは、デバイスイメージのデバイスＩＤをプログラマブルデバイスのデバイスＩＤと比較して、２つの一致を保証することができる。この動作により、異なるプログラマブルデバイスによる使用を目的としたデバイスイメージによるプログラマブルデバイスのプログラミングが防止される。

一態様では、プログラマブルデバイスの現在の状態は、その中に実装されている特定のプラットフォームを含む。現在のデバイスイメージは、プログラマブルデバイスの部分再構成プロセスの一部として使用される再構成可能モジュールを指定することができる。その場合、現在のデバイスイメージは、再構成可能パーティションＩＤ、再構成可能モジュールＩＤ、および静的パーティションＩＤを含む。したがって、一態様では、現在のデバイスイメージの、プログラマブルデバイスの現在の状態との適合性を決定することは、現在のデバイスイメージの、プログラマブルデバイスにすでに実装されているプラットフォームとの適合性を決定することを含む。処理ユニットは、例えば、プラットフォームを指定するデバイスイメージの読み込みに応答して、プラットフォームのトレースデータを記憶することができる（例えば、ＰＡＴＤレジスタ内に記憶し、そのデータを割り当てられたトレースデータメモリに移動させることができる）。プラットフォームのトレースデータは、静的パーティションＩＤを含むことができる。プラットフォームのトレースデータは、プラットフォームのトレースデータを、プラットフォームを指定しない他のデバイスイメージのトレースデータから区別する識別子と共に記憶することができる。

したがって、処理ユニットは、現在のデバイスイメージのトレースデータの１つ以上の項目を、記憶されたプラットフォームのトレースデータと比較することができる。一態様では、処理ユニットは、プラットフォームの静的イメージＩＤを、現在のデバイスイメージから読み出される静的イメージＩＤと比較することができる。処理ユニットは、２つの静的イメージＩＤが一致するか否かを判定する。処理ユニットは、２つの静的イメージＩＤの比較、および、２つの静的イメージＩＤが一致するか否かに基づいて、デバイスイメージがプラットフォームに適合するか否かを判定する。

別の態様では、処理ユニットは、追加のチェックを実行することができる。例えば、処理ユニットは、認証を行うことにより、デバイスイメージが正しいヘッダを有することをチェックすることができる。場合によっては、処理ユニットは、最初にデバイスイメージおよび／またはヘッダを復号する必要があり得る。別の態様では、処理ユニットは、デバイスイメージに含まれるヘッダ（複数可）および／またはＮＰＩデータに対してハッシュ演算を実行することができる。そのような動作から検出された任意のエラーはまた、ＰＡＴＤレジスタに記憶されてもよい。

ブロック５２２において、現在のデバイスイメージがプラットフォームと適合すると判定したことに応答して、例えば、２つの静的イメージＩＤが一致する場合、方法５００はブロック５２８に続く。現在のデバイスイメージがプラットフォームと適合しないと判定したことに応答して、例えば、２つの静的イメージＩＤが一致しない場合、方法５００はブロック５２４に続く。

ブロック５２４において、処理ユニットは、現在のデバイスイメージとプラットフォームとの不適合性を示すエラーコードを生成する。処理ユニットは、デバイスイメージのトレースデータの一部としてエラーコードをＰＡＴＤレジスタに記憶する。ブロック５２６において、処理ユニットはデバイスイメージを拒否する。例えば、処理ユニットは、プログラマブルデバイスの任意のプログラマブル回路リソースをプログラムするために現在のデバイスイメージを使用しない。処理ユニットはさらに、現在のデバイスイメージをＰＭＣ共有メモリから削除してもよい。削除されるが、処理ユニットは、上述のように、トレースデータをＰＡＴＤ内に維持し、トレースデータを割り当てられたメモリにオフロードする。データの特定の項目は、デバイスイメージがプログラマブルデバイスのプログラマブルリソースをプログラムするために使用されなかったことを示す。

ブロック５２８において、デバイスイメージがＳｏＣの現在の状態と適合する場合、処理ユニットは、デバイスイメージを使用して、プログラマブルデバイスに含まれるプログラマブル回路リソースを構成する。ブロック５２８の後、方法５００はブロック５３０に続くことができる。

別の態様では、デバイスイメージのロードの一部として、処理ユニットは、プログラマブルデバイス内の他の回路ブロックによって生成され得る任意のエラーコードを受信し、そのようなエラーコードをトレースデータの一部として記録することができる。例えば、ＣＦＩ１１４のＣＲＣ回路要素がエラーを生成した場合、処理ユニットは、ＣＦＩ ＣＲＣ Ｅｒｒｏｒビットを設定することによってエラーコードを表１に示すトレースデータに記録することができる。処理ユニットは、ハッシュブロック３５０を使用してＮＰＩ１３４にロードされた任意のデータをチェックすることができる。ハッシュブロック３５０に基づくＮＰＩ１３４のプログラミングにおけるエラーの検出に応答して、処理ユニットは、ＮＰＩエラービットを設定することによってエラーコードを表１に示すトレースデータに記録することができる。本明細書で説明されるエラーの記録は、デバイスイメージが拒否された場合、および、デバイスイメージが受け入れられたが、デバイスイメージを使用してプログラマブルデバイスのプログラマブル回路リソースをプログラムしている間にエラーが発生した場合の情報を提供する。

ブロック５０８において、処理ユニットは、デバイスイメージイベントにおいて指定されたデバイスイメージをプログラマブルデバイスからアンロードする。例えば、処理ユニットは、アンロードされるデバイスイメージの構成データを記憶していたプログラマブルデバイスの構成メモリセルをクリアすることができる。上述したように、一態様では、処理ユニットは、デバイスイメージイベントとして、特定の再構成可能パーティションを上書きする、例えばクリアするために使用されるアンロードデバイスイメージを受信する。

ブロック５１０において、アンロードに応答して、処理ユニットは、デバイスイメージのアンロードをメモリ内のトレースデータに記録する。例えば、処理ユニットは、アンロード動作に応答してアンロードされるデバイスイメージについてトレースデータを更新する。一態様において、処理ユニットは、ブロック５０８においてアンロードされたデバイスイメージのトレースデータをＰＡＴＤレジスタが依然として記憶している場合、ＰＡＴＤレジスタ内のトレースデータを更新する。例えば、処理ユニットは、デバイスイメージがアンロードされた時刻（例えば、表１のアンロード時刻）でトレースデータを更新し、アクセスイベントカウントを増分することができる。

別の態様では、ブロック５０８でアンロードされたデバイスイメージのトレースデータが異なるメモリに記憶される場合、処理ユニットは、そのようなメモリ内のトレースデータを更新するために書き込み動作を開始することができる。上述したように、例えば、処理ユニットは、デバイスイメージがアンロードされた時刻を記憶するためにそのメモリ内のトレースデータを更新し、アクセスイベントカウントをインクリメントすることができる。一態様において、処理ユニットは、ＰＭＣに含まれるＲＴＣを読み出し、トレースデータを記憶するＰＡＴＤまたはメモリに時刻を書き込むことによって時刻を決定することができる。

ブロック５３０において、処理ユニットは、プログラマブルデバイスにロードされたデバイスイメージ（複数可）に対応する一意の識別子を作成することができる。例えば、処理ユニットは、プログラマブルデバイス内でアクティブである各デバイスイメージの識別子を決定することができる。プログラマブルデバイス内でアクティブであるデバイスイメージは、プログラマブルデバイス内の１つ以上のプログラマブル回路リソースをプログラムするために現在使用されているデバイスイメージである。処理ユニットは、各アクティブなデバイスイメージの識別子の一意のハッシュを生成することができる。ブロック５３０の目的のために、処理ユニットはまた、アンロードデバイスイメージのための一意の識別子を生成することができる。結果として得られる一意の識別子は、ＰＡＴＤレジスタ内におよび／またはトレースデータの一部として記憶されてもよい。ブロック５３０の後、方法５００は、処理を継続するためにブロック５０２にループバックすることができる。

例えば、ブロック５３０において生成される一意の識別子は、使用されたデバイスイメージのすべてのアクティブな（例えば、成功したプログラミング）ＩＤのハッシュであってもよい。一意の識別子を使用して、一意の識別子を以前に生成された一意の識別子と比較することによって、プログラマブルデバイスの状態が変化したか否かを迅速に判定することができる。例示では、ＪＴＡＧを通じて、エンティティが、単純に一意の識別子を記憶するレジスタをポーリングすることによって、プログラマブルデバイスが全体的にまたは部分的に再プログラムおよび／または再構成されたか否かを判定することができる場合を考える。レジスタが最初にポーリングされるとき、レジスタから読み出された一意の識別子を、将来レジスタから読み取られる任意の他の値と比較することができる。レジスタの１つのポーリングから別のポーリングへの値の差または変化の検出に応答して、エンティティは、行われた変更を判定するためにトレースデータをより詳細に見続けることができる。この技術は、エンティティがプログラマブルデバイス内の差を検出するために必要な帯域幅を低減する。エンティティは、変化の検出に応答してより詳細にトレースデータを照会するだけでよい。

ＰＭＣにより収集されるトレースデータは、デバッグ、エラー解析などの目的で随時読み出すことができる。外部システム、例えばコンピュータシステムは、プログラマブルデバイスの動作中の任意の時点でメモリからトレースデータを読み出すことができる。トレースデータは、デバイスのルートオブトラストとして動作するＰＭＣを使用してプログラマブルデバイス自体によって生成されるため、トレースデータは、トレースデータによってカバーされる各時点におけるプログラマブルデバイスの状態の完全かつ正確な実態を提供する。

説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の命名法が記載される。しかしながら、本明細書で使用する用語は、本発明の構成の特定の態様を説明するためのものにすぎず、限定するものではないことも理解されたい。

本明細書において定義されているものとして、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうでないことを明確に示さない限り、複数形も含むことが意図される。

本明細書で定義されるように、「およそ」という用語は、ほぼ正しくまたは正確で、値または量が近いが精密ではないことを意味する。例えば、「およそ」という用語は、記載された特性、パラメータ、または値が、正確な特性、パラメータ、または値の所定の量の範囲内にあることを意味し得る。

本明細書において定義されているものとして、「少なくとも１つ、」、「１つ以上」、および「および／または、」という用語は、特に明記しない限り、動作において連言的および選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの少なくとも１つ、」、「Ａ、Ｂ、およびＣのうちの１つ以上」、「Ａ、Ｂ、またはＣのうちの１つ以上」および「Ａ、Ｂ、および／またはＣ」という表現の各々は、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣを意味する。

本明細書において定義されているものとして、「自動的に」という用語は、ユーザの介入がないことを意味する。本明細書において定義されているものとして、用語「ユーザ」は、人類を意味する。

本明細書において定義されているものとして、「コンピュータ可読記憶媒体」という用語は、命令実行システム、装置、またはデバイスによって、またはそれに関連して使用するためのプログラムコードを含むかまたは記憶する記憶媒体を意味する。本明細書において定義されているものとして、「コンピュータ可読記憶媒体」は、一時的な伝播信号自体ではない。コンピュータ可読記憶媒体は、電子記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、またはこれらの任意の適切な組み合わせであってもよいが、これらに限定されない。本明細書に記載の様々な形態のメモリは、コンピュータ可読記憶媒体の例である。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストは、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピー（登録商標）ディスクなどを含むことができる。

本明細書で定義されるように、用語「～である場合」は、文脈に応じて「～であるとき」または「～に応答して」または「～に応じて」を意味する。したがって、語句「～であると判定された場合」または「［記載された状態または事象］が検出された場合」は、文脈に応じて、「判定を受けて」または「判定に応答して」または「［記載された状態または事象］の検出を受けて」または「［記載された状態または事象］の検出に応答して、」または「［記載された状態または事象］の検出に応じて」を意味すると解釈され得る。

本明細書で定義されるように、「～に応じて」という用語および上記と同様の用語、例えば「～である場合」、「～であるとき」または「～であることを受けて」は、アクションまたはイベントに容易に応答または反応することを意味する。応答または反応は自動的に行われる。したがって、第２のアクションが第１のアクション「に応じて」実施される場合、第１のアクションの発生と第２のアクションの発生との間に因果関係がある。「～に応じて」は因果関係を示す。

本明細書において定義されているものとして、「１つの実施形態、」、「一実施形態」、「１つ以上の実施形態」、「特定の実施形態」という用語または同様の用語は、実施形態に関連して説明される特定の特徴、構造、または特性が、本開示内で説明される少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して、語句「１つの実施形態では」、「１つ以上の実施形態では」、「特定の実施形態では」、および同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態を指し得る。「実施形態」および「構成」という用語は、本開示内で互換的に使用される。

本明細書で定義されているものとして、「プロセッサ」という用語は、少なくとも１つのハードウェア回路を意味する。ハードウェア回路は、プログラムコードに含まれる命令を実行するように構成され得る。

本明細書において定義されているものとして、「出力」という用語は、例えばデバイスなどの物理メモリ要素に記憶すること、ディスプレイまたは他の周辺出力デバイスに書き込むこと、別のシステムに送るかまたは送信すること、エクスポートすることなどを意味する。

本明細書において定義されているものとして、「リアルタイム」という用語は、特定のプロセスまたは決定が行われるのに十分に即時であるとユーザまたはシステムが感知するか、またはプロセッサが何らかの外部プロセスについていくことを可能にする処理応答性のレベルを意味する。

本明細書において定義されているものとして、「実質的に」という用語は、記載された特性、パラメータ、または値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、および当業者に知られている他の要因を含む偏差または変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。

第１、第２などの用語が、様々な要素を説明するために本明細書で使用され得る。これらの要素は、特に明記しない限り、または文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるため、これらの用語によって限定されるべきではない。

コンピュータプログラム製品は、プロセッサに本明細書に記載されている本発明の構成の態様を実行させるためのコンピュータ可読プログラム命令（例えば、ファームウェア）を有するコンピュータ可読記憶媒体（複数可）を含むことができる。本明細書に記載の本発明の構成の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、またはオブジェクト指向プログラミング言語および／もしくは手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで書かれたソースコードまたはオブジェクトコードのいずれかであってもよい。

本発明の構成の特定の態様は、方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して本明細書において説明されている。フローチャート図および／またはブロック図の各ブロック、ならびにフローチャート図および／またはブロック図のブロックの組み合わせは、例えば、プログラムコードなどのコンピュータ可読プログラム命令によって実装することができることが理解されよう。

これらのコンピュータ可読プログラム命令は、プロセッサを介して実行される命令が、フローチャートおよび／またはブロック図の１つ以上のブロックにおいて指定されている機能／動作を実施するための手段を作成するように、機械を製造するためにプロセッサに提供され得る。これらのコンピュータ可読プログラム命令はまた、プロセッサに特定の方法で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよく、その結果、命令を記憶されているコンピュータ可読記憶媒体は、フローチャートおよび／またはブロック図の１つ以上のブロック内で指定された動作の態様を実装する命令を含む製品を含む。

いくつかの代替的な実施態様では、ブロック内に記載されている動作は、図に記載された順序から外れて行われてもよい。例えば、連続して示されている２つのブロックは、実質的に同時に実行されてもよく、またはブロックは、関連する機能に応じて、時には逆の順序で実行されてもよい。他の例では、ブロックは、一般に、昇順で実行されてもよいが、さらに他の例では、１つ以上のブロックは、様々な順序で実行されてもよく、結果は、直後には続かない後続のブロックまたは他のブロックにおいて記憶および利用される。また、ブロック図および／またはフローチャート図の各ブロック、ならびにブロック図および／またはフローチャート図のブロックの組み合わせは、指定された機能もしくは動作を実行するか、または専用ハードウェアとコンピュータ命令との組み合わせを実行する専用ハードウェアベースのシステムによって実装できることにも留意されたい。

添付の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクションまたはステッププラスファンクションの要素の対応する構造、材料、動作、および均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実行するための任意の構造、材料、または動作を含むことが意図されている。

方法は、プログラマブルデバイスのデバイスイメージをロードすることに応答して、プログラマブルデバイス上の処理ユニットを使用して、デバイスイメージのトレースデータを決定することと、処理ユニットによって、デバイスイメージのトレースデータをメモリに記憶することと、デバイスイメージをアンロードすることに応答して、デバイスイメージのアンロードをメモリ内のトレースデータに記録することとを含むことができる。

別の態様では、メモリは、プログラマブルデバイス上にある。
別の態様では、メモリは、プログラマブルデバイスの外部にある。

別の態様では、複数のデバイスイメージが同時にプログラマブルデバイスにロードされる。本方法は、プログラマブルデバイスにロードされたデバイスイメージに対応する一意の識別子を作成することと、一意の識別子をメモリ内に記憶することとを含むことができる。

別の態様では、方法は、処理ユニットによって、プログラマブルデバイスのリセット以降にプログラマブルデバイスにロードされたデバイスイメージの数をカウントすることを含むことができる。

別の態様では、デバイスイメージは、プログラマブルデバイスの部分再構成の一部としてロードされた再構成可能モジュールを指定する。デバイスイメージは、再構成可能パーティション識別子と再構成可能モジュール識別子とを含む。方法は、再構成可能パーティション識別子および再構成可能モジュール識別子をトレースデータの一部として記憶することを含むことができる。

別の態様では、プラットフォーム回路要素は、プログラマブルデバイスのプログラマブル回路リソースを使用してプログラマブルデバイスにすでに実装されている。その場合、方法は、デバイスイメージのトレースデータとプラットフォーム回路要素のトレースデータとの比較に基づいて、デバイスイメージとプラットフォーム回路要素との適合性を検出することを含むことができる。

別の態様では、方法は、検出からの不適合の判定に応答して、エラーコードを生成して、エラーコードをトレースデータの一部として記憶することを含むことができる。

別の態様では、方法は、検出からの不適合の判定に応答して、デバイスイメージを拒否することを含むことができる。

別の態様では、方法は、デバイスイメージのロードを要求するマスタの識別子を決定し、識別子をデバイスイメージのトレースデータの一部として記憶することを含むことができる。

デバイスは、複数のプログラマブル回路リソースと、プログラマブル回路リソースをプログラムするように構成されたプロセッサとを含むことができる。プロセッサは、デバイスのデバイスイメージをロードすることに応答して、デバイスイメージのトレースデータを決定することであって、デバイスイメージは、複数のプログラマブル回路リソースのうちの１つ以上のプログラミングデータを含む、決定することと、デバイスイメージのトレースデータをメモリに記憶することと、デバイスイメージをアンロードすることに応答して、デバイスイメージのアンロードをメモリ内のトレースデータに記録することとを含む、実行可能動作を開始することができる。

別の態様では、メモリは、デバイス上にある。
別の態様では、メモリは、デバイスの外部にある。

別の態様では、複数のデバイスイメージが同時にデバイスにロードされる。プロセッサは、プログラマブルデバイスにロードされたデバイスイメージに対応する一意の識別子を作成することと、一意の識別子をメモリ内に記憶することとをさらに含む動作を開始するように構成することができる。

別の態様では、プロセッサは、デバイスのリセット以降にデバイスにロードされたデバイスイメージの数をカウントすることをさらに含む動作を開始するように構成される。

別の態様では、デバイスイメージは、デバイスの部分再構成の一部としてロードされた再構成可能モジュールを指定する。デバイスイメージは、再構成可能パーティション識別子および再構成可能モジュール識別子を含むことができる。プロセッサは、再構成可能パーティション識別子および再構成可能モジュール識別子をトレースデータの一部として記憶することをさらに含む動作を開始するように構成することができる。

別の態様では、プラットフォーム回路要素は、複数のプログラマブル回路リソースのうちの選択された１つを使用してデバイスにすでに実装されている。プロセッサは、デバイスイメージのトレースデータとプラットフォーム回路要素のトレースデータとの比較に基づいて、デバイスイメージとプラットフォーム回路要素との適合性を検出することをさらに含む動作を開始するように構成することができる。

別の態様では、プロセッサは、検出からの不適合の判定に応答して、エラーコードを生成して、エラーコードをトレースデータの一部として記憶することをさらに含む動作を開始するように構成されている。

別の態様では、プロセッサは、検出からの不適合の判定に応答して、デバイスイメージを拒否することをさらに含む動作を開始するように構成されている。

別の態様では、プロセッサは、デバイスイメージのロードを要求するマスタの識別子を決定し、識別子をデバイスイメージのトレースデータの一部として記憶することをさらに含む動作を開始するように構成されている。

本明細書において提供される本発明の構成の説明は、例示のために提示されているが、網羅的であることは意図されておらず、または開示された形態および例に限定されるものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途または市場で見られる技術に対する技術的改善を説明するために、および／または他の当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択されている。説明されている本発明の構成の範囲および精神から逸脱することなく、変更および変形が当業者には明らかであろう。したがって、そのような特徴および実施態様の範囲を示すものとして、前述の開示ではなく、添付の特許請求の範囲を参照すべきである。

Claims (15)

1. 方法であって、
   プログラマブルデバイスのデバイスイメージをロードすることに応答して、前記プログラマブルデバイス上の処理ユニットを使用して、前記デバイスイメージのトレースデータを決定することと、
   前記処理ユニットによって、前記デバイスイメージの前記トレースデータをメモリに記憶することと、
   前記デバイスイメージをアンロードすることに応答して、前記デバイスイメージの前記アンロードを前記メモリ内の前記トレースデータに記録することと
   を含む、方法。
2. 複数のデバイスイメージが前記プログラマブルデバイスに同時にロードされ、前記方法が、
   前記プログラマブルデバイスにロードされた前記デバイスイメージに対応する一意の識別子を作成することと、
   前記一意の識別子を前記メモリ内に記憶することと
   を含む、請求項１に記載の方法。
3. 前記処理ユニットによって、前記プログラマブルデバイスのリセット以降に前記プログラマブルデバイスにロードされたデバイスイメージの数をカウントすることをさらに含む、請求項１に記載の方法。
4. 前記デバイスイメージは、前記プログラマブルデバイスの部分再構成の一部としてロードされた再構成可能モジュールを指定し、前記デバイスイメージは、再構成可能パーティション識別子および再構成可能モジュール識別子を含み、前記方法は、
   前記再構成可能パーティション識別子および前記再構成可能モジュール識別子を前記トレースデータの一部として記憶することを含む、請求項１に記載の方法。
5. プラットフォーム回路要素が、前記プログラマブルデバイスのプログラマブル回路リソースを使用して前記プログラマブルデバイス内にすでに実装されており、前記方法が、
   前記デバイスイメージのトレースデータと前記プラットフォーム回路要素のトレースデータとの比較に基づいて、前記デバイスイメージと前記プラットフォーム回路要素との適合性を検出することをさらに含む、請求項１に記載の方法。
6. 前記検出からの不適合の判定に応答して、
   エラーコードを生成して、前記エラーコードを前記トレースデータの一部として記憶すること、または
   前記デバイスイメージを拒否すること
   のうちの１つ以上を実施することをさらに含む、請求項５に記載の方法。
7. 前記デバイスイメージのロードを要求するマスタの識別子を決定し、前記識別子を前記デバイスイメージの前記トレースデータの一部として記憶することをさらに含む、請求項１に記載の方法。
8. デバイスであって、
   複数のプログラマブル回路リソースと、
   前記複数のプログラマブル回路リソースをプログラムするように構成されているプロセッサと
   を備え、前記プロセッサは、
   前記デバイスのデバイスイメージをロードすることに応答して、前記デバイスイメージのトレースデータを決定することであって、前記デバイスイメージは、前記複数のプログラマブル回路リソースのうちの１つ以上のプログラミングデータを含む、決定することと、
   前記デバイスイメージの前記トレースデータをメモリに記憶することと、
   前記デバイスイメージをアンロードすることに応答して、前記デバイスイメージの前記アンロードを前記メモリ内の前記トレースデータに記録することと
   を含む実行可能動作を開始する、デバイス。
9. 複数のデバイスイメージが前記デバイスに同時にロードされ、前記プロセッサが、
   前記デバイスにロードされた前記複数のデバイスイメージに対応する一意の識別子を作成することと、
   前記一意の識別子を前記メモリ内に記憶することと
   をさらに含む動作を開始するように構成されている、請求項８に記載のデバイス。
10. 前記プロセッサは、前記デバイスのリセット以降に前記デバイスにロードされたデバイスイメージの数をカウントすることをさらに含む動作を開始するように構成されている、請求項８に記載のデバイス。
11. 前記デバイスイメージは、前記デバイスの部分再構成の一部としてロードされた再構成可能モジュールを指定し、前記デバイスイメージは、再構成可能パーティション識別子および再構成可能モジュール識別子を含み、前記プロセッサは、
    前記再構成可能パーティション識別子および前記再構成可能モジュール識別子を前記トレースデータの一部として記憶することをさらに含む動作を開始するように構成されている、請求項８に記載のデバイス。
12. プラットフォーム回路要素が、前記複数のプログラマブル回路リソースのうちの選択された１つを使用して前記デバイス内にすでに実装されており、前記プロセッサが、
    前記デバイスイメージのトレースデータと前記プラットフォーム回路要素のトレースデータとの比較に基づいて、前記デバイスイメージと前記プラットフォーム回路要素との適合性を検出することをさらに含む動作を開始するように構成されている、請求項８に記載のデバイス。
13. 前記プロセッサは、前記検出からの不適合の判定に応答して、エラーコードを生成して、前記エラーコードを前記トレースデータの一部として記憶することをさらに含む動作を開始するように構成されている、請求項１２に記載のデバイス。
14. 前記プロセッサは、前記検出からの不適合の判定に応答して、前記デバイスイメージを拒否することをさらに含む動作を開始するように構成されている、請求項１２に記載のデバイス。
15. 前記プロセッサは、前記デバイスイメージのロードを要求するマスタの識別子を決定し、前記識別子を前記デバイスイメージの前記トレースデータの一部として記憶することをさらに含む動作を開始するように構成されている、請求項８に記載のデバイス。

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