JP2022541921A - 記憶システムの信頼性を向上させる方法及び関連機器 - Google Patents

記憶システムの信頼性を向上させる方法及び関連機器 Download PDF

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Abstract

記憶システムの信頼性を向上させる方法及び関連機器が提供される。記憶システムは、第１の制御装置と第２の制御装置を含む。該方法は、ターゲットコントローラにより、書き込み要求を受信するステップであり、書き込み要求は書き込まれるべきデータを含み、ターゲットコントローラは第１の制御装置に属する、ステップと、ターゲットコントローラにより、書き込まれるべきデータをターゲットコントローラのメモリに書き込むステップと、ターゲットコントローラにより、書き込まれるべきデータをターゲットコントローラのミラーコントローラのメモリに書き込むステップであり、少なくとも１つのミラーコントローラが第２の制御装置に属する、ステップを含む。この解決策によれば、書き込まれるべきデータは、複数の制御装置にわたり書き込まれ、記憶され得る。ある制御装置が不良であるとき、ホストは依然として別の制御装置にアクセスして、サービスが中断されないことを保証することができる。これは、記憶システムの信頼性と可用性を効果的に向上させる。

Description

本出願は、コンピュータ分散記憶システム技術の分野に関し、特に、記憶システムの信頼性を向上させる方法及び関連機器に関する。
現在、分散データ記憶アーキテクチャは、クラウドコンピューティングプラットフォーム、ビッグデータプラットフォームなどにますます広く適用されている。分散記憶技術は、記憶装置が複数の記憶コントローラを含むことを意味し、データが記憶装置に書き込まれるとき、データは、複数の記憶コントローラを使用することにより記憶装置に書き込まれ得る。
データを書き込むとき、分散記憶システムは通常、データを分散させ、データを異なるコントローラのメモリに書き込む。さらに、各コントローラのメモリに書き込まれるデータについて、コントローラ故障に起因してデータがアクセス不能になること又は失われることを防止するために、複数のコピーがさらに構成される。コントローラが故障しているとき、データは、コピーがあるため依然としてアクセス可能である。
現在、分散記憶システムでは、記憶制御装置がメモリから分離される方法が用いられている。ターゲットデータを記憶する記憶コントローラと、ターゲットデータのコピーと共に構成された記憶コントローラとの双方が不良である（faulty）、あるいは、ターゲットデータを記憶する記憶コントローラに対応する記憶制御装置が不良に起因して故障している（fails）場合、ターゲットデータはアクセスすることができず、記憶制御装置に接続されたメモリ内のデータにもアクセスすることができない。結果的に、ホストサービスは中断され、記憶システムの信頼性が低減される。
したがって、記憶制御装置が不良であるとき、ホストサービスが中断されないことを保証し、記憶システムの信頼性を向上させる方法は、現在、緊急に解決される必要のある技術的問題である。
本出願は、記憶システムの信頼性を向上させる方法及び関連機器を提供して、記憶制御装置が不良に起因して故障しているときにホストサービスが中断されないことを保証し、それにより、記憶システムの信頼性と可用性を効果的に向上させる。
第１の態様によれば、記憶システムの信頼性を向上させる方法が提供される。記憶システムは、第１の制御装置及び第２の制御装置を含む。当該方法は、ターゲットコントローラにより、書き込み要求を受信するステップであり、書き込み要求は書き込まれるべきデータを含み、ターゲットコントローラは第１の制御装置に属する、ステップと、ターゲットコントローラにより、書き込まれるべきデータをターゲットコントローラのメモリに書き込むステップと、ターゲットコントローラにより、書き込まれるべきデータをターゲットコントローラのミラーコントローラのメモリに書き込むステップであり、少なくとも１つのミラーコントローラが第２の制御装置に属する、ステップを含む。
任意で、書き込まれるべきデータがターゲットコントローラのメモリ及びターゲットコントローラのミラーコントローラのメモリに書き込まれた後、ターゲットコントローラは、書き込み完了メッセージをホストに送信する。書き込み完了メッセージは、書き込まれるべきデータが成功裏に書き込まれたことを示すために使用される。
本出願のこの実施形態において、書き込み要求で運ばれる書き込まれるべきデータが書き込まれるとき、書き込まれるべきデータは、ターゲットコントローラのメモリに書き込まれる必要があるだけでなく、ターゲットコントローラのミラーコントローラのメモリに書き込まれる必要もある。さらに、ミラーコントローラは、ターゲットコントローラと同じ制御装置内でないコントローラを有する。このようにして、書き込まれるべきデータを異なる制御装置に書き込むことができることが保証され得、それにより、いずれかの制御装置が不良であるとき、ホストは別の制御装置を使用することにより、書き込まれるべきデータに依然としてアクセスすることができる。これは、ホストサービスの連続性を保証し、記憶システムの信頼性と可用性を向上させる。
第１の態様を参照し、可能な一実装において、第１の制御装置及び第２の制御装置は記憶装置に接続される。第１の制御装置が不良であるとき、ホストは、第２の制御装置を使用することにより記憶装置にアクセスする。
本出願のこの実施形態において、第１の制御装置及び第２の制御装置は、記憶装置に同時にアクセスしてもよい。このようにして、制御装置のいずれか１つが不良であるとき、ホストは、他の制御装置を使用することにより記憶装置に依然としてアクセスして、ホストサービスの連続性を保証し、記憶システムの信頼性を向上させることができる。
第１の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成する。バックアップコントローラグループはＮ個のコントローラを含む。Ｎは２以上の整数である。バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、プライマリコントローラが、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択し、新しいターゲットコントローラは、書き込み要求を受信するように構成され、プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラであり、プライマリコントローラは、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングする。Ｍは１以上Ｎ未満の整数である。
本出願のこの実施形態において、ターゲットコントローラを含む複数のコントローラが不良であるとき、プライマリコントローラは、ターゲットコントローラのミラーコントローラから新しいターゲットコントローラを選択し、新しいターゲットコントローラのための新しいミラーコントローラを確立して、複数のコントローラが不良であるときにホストがターゲットデータに依然としてアクセスできることを保証し得る。これは、ホストサービスが中断されないことを保証し、記憶システムの信頼性を向上させる。
第１の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成する。バックアップコントローラグループはＮ個のコントローラを含む。Ｎは２以上の整数である。バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含まないとき、プライマリコントローラが、ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、ターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングする。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。Ｍは１以上Ｎ未満の整数である。
本出願のこの実施形態において、ターゲットコントローラを含まない複数のコントローラが不良であるとき、プライマリコントローラは、ターゲットコントローラのための新しいミラーコントローラを確立して、ターゲットコントローラが複数のミラーコントローラを有し続けることができ、複数のコントローラが不良であるときにホストがターゲットデータに依然としてアクセスできることを保証し得る。これは、ホストサービスが中断されないことを保証し、記憶システムの信頼性を向上させる。
第１の態様を参照し、可能な一実装において、Ｎは３に等しい。
第１の態様を参照し、可能な一実装において、第１の制御装置が不良であるとき、第２の制御装置内にある、ターゲットコントローラの１つのミラーコントローラが新しいターゲットコントローラとして使用され、新しいターゲットコントローラのためにミラーコントローラが確立され、新しいターゲットコントローラのメモリ内のデータは新しいミラーコントローラのメモリにミラーリングされる。
本出願のこの実施形態において、各制御装置内のコントローラは、別の制御装置内にミラーコントローラを有する。制御装置が不良であるとき、プライマリコントローラは、別の制御装置内にある、ターゲットコントローラのミラーコントローラを、新しいターゲットコントローラにアップグレードし、新しいターゲットコントローラのためのミラーコントローラを確立する。このようにして、制御装置が不良であるとき、ホストはターゲットデータに依然としてアクセスすることができる。これは、ホストサービスの連続性を保証し、記憶システムの信頼性と可用性を向上させる。
第２の態様によれば、記憶制御システムが提供される。記憶制御システムは、第１の制御装置及び第２の制御装置を含む。第１の制御装置は、ターゲットコントローラを含む。ターゲットコントローラは、書き込み要求を受信するように構成された受信モジュールであり、書き込み要求は書き込まれるべきデータを含む、受信モジュールと、書き込まれるべきデータをターゲットコントローラのメモリに書き込むように構成された処理モジュールと、を含む。処理モジュールはさらに、書き込まれるべきデータをターゲットコントローラのミラーコントローラのメモリに書き込むように構成される。少なくとも１つのミラーコントローラが、第２の制御装置に属する。
第２の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システムは、プライマリコントローラを含む。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。プライマリコントローラは、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、プライマリコントローラにより、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択するように構成されたトラブルシューティングモジュールであり、新しいターゲットコントローラは、書き込み要求を受信するように構成される、トラブルシューティングモジュールと、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールと、を含む。Ｍは、１以上Ｎ未満の整数である。
第２の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システムは、プライマリコントローラをさらに含む。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。プライマリコントローラは、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含まないとき、プライマリコントローラにより、ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立するように構成されたトラブルシューティングモジュールと、ターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールと、を含む。Ｍは１以上Ｎ未満の整数である。
第２の態様を参照し、可能な一実装において、Ｎは３に等しい。
第２の態様を参照し、可能な一実装において、第１の制御装置が不良であるとき、第２の制御装置内にある、ターゲットコントローラの１つのミラーコントローラが、新しいターゲットコントローラとして使用され、新しいターゲットコントローラのためにミラーコントローラが確立され、新しいターゲットコントローラのメモリ内のデータは新しいミラーコントローラのメモリにミラーリングされる。
第３の態様によれば、記憶制御システムが提供される。記憶制御システムは、第１の制御装置及び第２の制御装置を含む。第１の制御装置は、ターゲットコントローラを含む。ターゲットコントローラは、プロセッサ及びメモリを含む。プロセッサは、メモリに記憶されたコンピュータ命令を実行して、ターゲットコントローラが第１の態様又は第１の態様の実装のいずれか１つで提供された方法を実行することを可能にする。
第３の態様を参照し、可能な一実装において、記憶制御システムは、プライマリコントローラを含む。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。プライマリコントローラは、プロセッサ及びメモリを含む。プロセッサは、メモリに記憶されたコンピュータ命令を実行して、プライマリコントローラが第１の態様又は第１の態様の実装のいずれか１つで提供された方法を実行することを可能にする。
第４の態様によれば、コンピュータ記憶媒体が提供される。コンピュータ記憶媒体はコンピュータプログラムを記憶する。コンピュータプログラムがプロセッサにより実行されると、第１の態様又は第１の態様の実装のいずれか１つで提供される方法の手順が実装され得る。
第５の態様によれば、コンピュータプログラム製品が提供される。コンピュータプログラム製品はコンピュータ命令を含む。コンピュータプログラムがコンピュータにより実行されると、コンピュータは、第１の態様又は第１の態様の実施のいずれか１つで提供される方法の手順を実行可能にされる。
本出願の一実施形態による直列接続モデルの概略図である。 本出願の一実施形態による並列接続モデルの概略図である。 本出願の一実施形態による記憶システムの概略構造図である。 本出願の一実施形態による、デュアルコピーデータストレージの概略図である。 本出願の一実施形態による適用シナリオの概略図である。 本出願の一実施形態による記憶システムの信頼性を向上させる方法の概略フローチャートである。 本出願の一実施形態によるマルチコピーデータ書き込みの概略図である。 図６Ａ－１及び図６Ａ－２は、本出願の一実施形態による２つのコントローラの同時故障の概略図である。 図６Ａ－１及び図６Ａ－２は、本出願の一実施形態による２つのコントローラの同時故障の概略図である。 図６Ｂ－１及び図６Ｂ－２は、本出願の一実施形態による、制御装置が不良である概略図である。 図６Ｂ－１及び図６Ｂ－２は、本出願の一実施形態による、制御装置が不良である概略図である。 図６Ｃ－１～図６Ｃ－４は、本出願の一実施形態によるコントローラの順次的な故障の概略図である。 図６Ｃ－１～図６Ｃ－４は、本出願の一実施形態によるコントローラの順次的な故障の概略図である。 図６Ｃ－１～図６Ｃ－４は、本出願の一実施形態によるコントローラの順次的な故障の概略図である。 図６Ｃ－１～図６Ｃ－４は、本出願の一実施形態によるコントローラの順次的な故障の概略図である。 本出願の一実施形態による制御装置の信頼性モデルの概略図である。 本出願の一実施形態による記憶システムの信頼性モデルの概略図である。 本出願の一実施形態による記憶制御システムの概略構造図である。 本出願の一実施形態による別の記憶制御システムの概略構造図である。
以下では、添付の図面を参照して本出願の実施形態における技術的解決策について明確かつ完全に説明する。明らかに、説明される実施形態は、本出願の実施形態の全てではなく、一部に過ぎない。創造的努力なしに本出願の実施形態に基づいて当業者により得られる全て他の実施形態は、本出願の保護範囲内に入るものとする。
当業者がより良く理解するのを助けるために、本出願におけるいくつかの用語及び関連する技術が、添付の図面を参照して最初に説明される。
ペリフェラルコンポーネントインターコネクトエクスプレス（peripheral component interconnect express、ＰＣＩｅ）は、高速シリアルポイントツーポイントデュアルチャネル高帯域幅通信に使用される。接続された装置は、排他的チャネル帯域幅を割り当てられ、バス帯域幅を共有しない。したがって、データ転送速度が高い。任意の２つのＰＣＩｅ装置間の接続は、リンクと呼ばれ、１つ以上のチャネルのセットから確立される。
スモールコンピュータシステムインターフェース（small computer system interface、ＳＣＳＩ）は、コンピュータとインテリジェントデバイス（ハードディスク、ＣＤ－ＲＯＭドライブ、プリンタ、スキャナなど）との間のシステムレベルのインターフェースに使用される独立したプロセッサ標準である。ＳＣＳＩインターフェースはユニバーサルインターフェースである。ＳＣＳＩバスは、ホストアダプタ及びＳＣＳＩ周辺機器コントローラに接続され得る。１つのＳＣＳＩバスに取り付けられる複数の周辺機器は、同時に作動してもよい。ＳＣＳＩインターフェースは、データを同期的又は非同期的に通信することができる。ＳＣＳＩインターフェースは、独立した高速ＳＣＳＩカードを使用することによりデータ読み取り／書き込み動作を制御し、それにより、中央処理装置（central processing unit、ＣＰＵ）は、待ち時間を浪費する必要がない。これは、システムの全体的な性能を向上させ得る。
シリアルアタッチトＳＣＳＩ（serial attached SCSI、ＳＡＳ）は、シリアル技術を使用してより高い転送速度を達成し、接続を短縮することにより内部空間を改善し、シリアルアドバンストテクノロジアタッチメント（serial advanced technology attachment、ＳＡＴＡ）ハードディスクと互換性のある次世代ＳＣＳＩ技術である。ＳＡＳはポイントツーポイント構造であり、ディスクとコントローラとの間の直接接続を確立し得る。さらに、ＳＡＳ構造は優れたスケーラビリティを有し、最大１６３８４個のディスク装置に接続してもよい。各ＳＡＳは、入力に２つ、出力に２つの、４つのケーブルを有する。データは、同時に読み取られ、書き込まれてもよい。
不揮発性メモリエクスプレス（non-volatile memory express、ＮＶＭｅ）は、論理装置インターフェース仕様であり、フラッシュストレージのために設計された、シリアルアドバンストホストコントローラインターフェース（serial ATA advanced host controller interface、ＡＨＣＩ）と同様のプロトコルである。ＮＶＭｅの本質は、コンピュータと記憶装置との間に複数のパスを確立することである。複数のパスは、実際には複数のキューである。ＮＶＭｅプロトコルは、最大６４ｋ個のキューをサポートすることができ、同時性と性能を大幅に向上させる。
ダイレクトメモリアクセス（direct memory access、ＤＭＡ）は、Ｉ／Ｏ切り替えがハードウェアにより完全に実行される作動方式である。この方式では、ＤＭＡコントローラは、ＣＰＵからバスの全制御を引き継ぎ、データは、ＣＰＵを通過することなくメモリとＩＯ装置との間で直接交換される。ＤＭＡは、大量のデータが通信されるとき、ＣＰＵのオーバヘッドを低減し得る。ＤＭＡコントローラは、メモリアクセスアドレスを生成し、メモリアクセスプロセスを制御するために使用される。転送速度が高く、ＣＰＵは基本的に介入せず、初期化及び完了の間のみ参加する。ＣＰＵと周辺機器が並列に作動し、したがって、効率が比較的高い。
リモートダイレクトメモリアクセス（remote direct memory access、ＲＤＭＡ）は、リモートホストのオペレーティングシステムカーネルをバイパスしてリモートホストのメモリ内のデータにアクセスする技術である。オペレーティングシステムがバイパスされるため、ＲＤＭＡは、ネットワークを介してシステムからリモートホストのメモリにデータを迅速に移動させる。したがって、大量のＣＰＵリソースが節約され得、システムスループットが改善され、外部メモリ複製及びコンテキスト切り替えのオーバヘッドが除去され、メモリ帯域幅が解放されてアプリケーションシステム性能を向上させることができる。
データコピーは、記憶されたデータの冗長データである。具体的には、システム可用性を向上させるために、異なる記憶装置に同じデータが記憶される。データのプライマリコピーを記憶する記憶装置が不良である場合、サービスの連続性を保証するために、データのコピーを記憶する別の記憶装置にアクセスしてデータを取得することができる。
故障率（failure rate）は不良率とも呼ばれ、エンジニアリングシステム又はコンポーネントがどれほどの頻度で故障するかである。故障率は、通常、時間あたりの故障数量で測定され、文字λで表される。平均故障間隔（mean time between failure、ＭＴＢＦ）は、現在の故障から次の故障までに修理可能装置によりとられる平均時間である。λ＝１／ＭＴＢＦである。平均修理時間（mean time to repair、ＭＴＴＲ）は、装置が不良状態から作動状態に変わるときの平均修理時間である。可用性（availability、Ａ）は、タスクが開始されるときにシステム、サブシステム、又は装置が指定された動作可能又はコミット可能な状態にある度合いである。換言すれば、可用性は、システムが作動可能な状態にある時間の割合である。Ａ＝ＭＴＢＦ／（ＭＴＢＦ＋ＭＴＴＲ）である。システムの可用性を計算するために、単一ユニットのＭＴＢＦを単一ユニットの故障率に基づいて計算して、単一ユニットの可用性を計算し、次いで、システムの全体可用性が直列及び並列接続モデルに基づいて計算される。図１Ａを参照する。図１Ａは、直列接続モデルの概略図である。ユニット１、ユニット２、．．．、及びユニットＮが直列に接続されている。ユニット１の可用性はＡ１であり、ユニット２の可用性はＡ２であり、．．．、ユニットＮの可用性はＡｎである。したがって、システム全体の可用性は、Ａ＝Ａ１＊Ａ２＊．．．＊Ａｎである。図１Ｂは、並列接続モデルの概略図である。並列接続モデルは、直列接続モデルより複雑である。並列接続モデルにおける冗長ユニットは、プライマリ及びセカンダリ冗長ユニット、並びに負荷分担冗長ユニットに分類される。図１Ｂのユニット１、ユニット２、．．．、及びユニットＮがプライマリ及びセカンダリ冗長ユニットであり、各ユニットの可用性がａである場合、システム全体の可用性は、Ａ＝１－｛Ｃ＊｛１－ａＮ＊（Ｎ＋１－Ｎ＊ａ）｝／Ｎ＋（１－Ｃ）＊（１－ａＮ）／Ｎ｝である。Ｃは、切り替え率、すなわち、プライマリユニットからセカンダリユニットに成功裏に切り替える確率を表す。Ｃ＝Ｃ１＊Ｃ２である。Ｃ１は、プライマリユニットの不良検出率を表す。Ｃ２は、セカンダリユニットの不良検出率を表す。詳細には、各ユニットが１つの冗長ユニットのみを有する、すなわちＮ＝１である場合、式は、Ａ＝ａ＋Ｃ＊ａ＊（１－ａ）として簡素化され得る。図１Ｂのユニット１、ユニット２、．．．、及びユニットＮが負荷分担冗長ユニットであり、各ユニットの可用性がａである場合、システム全体の可用性は、Ａ＝１－｛ＣＡ＊｛１－ａＮ＊（Ｎ＋１－Ｎ＊ａ）｝／Ｎ＋（１－ＣＡ）＊（１－ａＮ＋１）／（Ｎ＋１）｝である。ＣＡは、各ユニットの不良検出率を示す。
一般に、システムスケーラビリティを向上させるために、エンタープライズ記憶システムは、通常、複数の制御記憶ノードを相互接続して統一された分散システムを形成し、アプリケーションにストレージサービスを提供する。具体的には、図２Ａを参照し、図２Ａは記憶システムの概略構造図である。図２Ａに示すように、装置２１０は、ストレージサービス、例えば、ホスト又はサーバを使用する装置である。装置２１０は、制御装置２２０及び制御装置２３０に接続される。制御装置２２０は、複数のコントローラを含む。この実施形態では、４つのコントローラが説明のために一例として用いられる。４つのコントローラは、コントローラ２２１、コントローラ２２２、コントローラ２２３、及びコントローラ２２４であり、ＰＣＩｅインターフェースを介して互いに接続される。制御装置２３０もまた、複数のコントローラを含む。この実施形態では、また、４つのコントローラが説明のために一例として用いられる。４つのコントローラは、コントローラ２３１、コントローラ２３２、コントローラ２３３、及びコントローラ２３４であり、また、ＰＣＩｅインターフェースを介して互いに接続される。システムの信頼性を向上させるために、コントローラは、デュアルリンク冗長方式で互いに接続される。制御装置２２０は、さらに、ＰＣＩｅインターフェースを介してデュアルリンク冗長方式で制御装置２３０に接続される。制御装置２２０及び制御装置２３０は、ストレージアレイでもよい。制御装置２２０及び制御装置２３０に含まれるコントローラは、中央処理装置ＣＰＵにメモリを加えた構造を使用してもよい。ＣＰＵは、メモリ内のプログラムを呼び出して、対応する機能を実行する。代替的に、コントローラは、独立した制御チップ、例えばフィールドプログラマブルゲートアレイ（field-programmable gate array、ＦＰＧＡ）でもよく、プログラムは、ＦＰＧＡに焼き込まれる。制御装置２２０は、ＳＡＳインターフェースを介してメモリ２４０に接続される。制御装置２３０は、ＳＡＳインターフェースを介してメモリ２５０に接続される。システムの信頼性を向上させるために、制御装置２２０とメモリ２４０との間の接続、及び制御装置２３０とメモリ２５０との間の接続は、デュアルリンク冗長方式で実施される。メモリ２４０及びメモリ２５０は、データを記憶する装置、例えばストレージアレイである。メモリ２４０は、拡張ボード２４１、拡張ボード２４２、及びＮ個の記憶媒体を含む。Ｎは、１より大きい正の整数である。拡張ボード２４１は、メモリ２４０を制御することを担う。拡張ボード２４２は、拡張ボード２４１の冗長拡張ボードである。拡張ボード２４１が不良であるとき、拡張ボード２４２は、拡張ボード２４１の働きを引き継いで、システム全体の信頼性を向上させる。メモリ２５０の構造は、メモリ２４０の構造と一貫性があり、メモリ２５０は、拡張ボード２５１、拡張ボード２５２、及びＮ個の記憶媒体を含む。
実際の適用では、システム信頼性とコントローラ性能を保証するために、記憶システムに対してメモリデュアルコピー技術が用いられる。具体的には、各コントローラのメモリに書き込まれたデータは、同じ制御装置に属する別のコントローラのメモリにバックアップされる。図２Ｂに示すように、データＡはコントローラ２２１に記憶され、データＡのコピーデータＡ１はコントローラ２２２に記憶される。データＢはコントローラ２２２に記憶され、データＢのコピーデータＢ１はコントローラ２２１に記憶される。データＥはコントローラ２３１に記憶され、データＥのコピーデータＥ１はコントローラ２３２に記憶される。データＨはコントローラ２３４に記憶され、データＨのコピーデータＨ１はコントローラ２３３に記憶される。コントローラ２２１が不良に起因して故障している場合、装置２１０はコントローラ２２１に記憶されたデータにアクセスすることができない。具体的には、装置２１０は、データＡ及びデータＢ１にアクセスすることができない。コントローラ２２２が、データＡのコピーデータＡ１を記憶しているため、装置２１０は、コントローラ２２２にアクセスすることによりデータＡ１にアクセスすることができる。このようにして、サービスは中断されない。
コントローラ２２１及びコントローラ２２２の双方が不良であるか、又は制御装置２２０が不良である場合、装置２１０はデータＡ及びデータＡ１にアクセスできず、サービスは中断される可能性がある。
さらに、各制御装置内のコントローラは、制御装置に接続されたメモリにのみアクセスすることができる。例えば、制御装置２２０内のコントローラ２２１は、メモリ２４０内のデータのみにアクセスすることができ、メモリ２５０内のデータにアクセスすることはできず、なぜならば、制御装置２２０はメモリ２５０に接続されていないためである。同様に、制御装置２３０内のコントローラ２３１は、メモリ２５０内のデータのみにアクセスすることができ、メモリ２４０内のデータにアクセスすることはできない。したがって、電力障害又はハードウェア不良に起因していずれかの制御装置が故障しているとき、制御装置内のコントローラ内のデータと制御装置に接続されたメモリ内のデータはアクセスすることができない。結果的に、ホスト上のサービスは中断され、あるいは故障する。例えば、制御装置２２０が不良であるとき、装置２１０は、装置２２０及びメモリ２４０内のデータにアクセスすることができない。結果的に、装置２１０上のサービスは中断され、あるいは故障する。
制御装置及びメモリはＳＡＳリンク又はＮＶＭｅリンクを介して接続されてもよく、各制御装置は複数のメモリにさらに接続されてもよいことに留意されたい。さらに、制御装置及びメモリは、同じ物理的装置上に配置されてもよい。例えば、メモリ２４０及び制御装置２２０は、同じ物理的装置上に配置されてもよい。確かに、制御装置及びメモリは代替的に、異なる物理的装置上に別個に配置されてもよい。
上述の問題を解決するために、本出願は、記憶システムの信頼性を向上させる方法及び関連機器を提供して、制御装置が不良であるときにホストサービスの連続性を保証し、それにより、記憶システムの信頼性及び可用性を向上させる。
図３を参照する。図３は、本出願の一実施形態による可能な適用シナリオである。この適用シナリオにおいて、ホスト３１０は、制御装置３２０及び制御装置３３０に接続される。ホスト３１０は、光ファイバを介して制御装置３２０及び制御装置３３０に接続されてもよく、あるいはイーサネット（ethernet）などのネットワークを介して制御装置３２０及び制御装置３３０に接続されてもよい。さらに、制御装置３２０及び制御装置３３０は、２つのスイッチカード（図３には示されていない）を有する。スイッチカードの一方はプライマリスイッチカードであり、他方のスイッチカードはセカンダリスイッチカードである。制御装置３２０及び制御装置３３０内の全てのコントローラは、プライマリスイッチカードに接続される必要がある。プライマリスイッチカードは、ある制御装置内のコントローラと別の制御装置内のコントローラとの間の通信、及び制御装置内のコントローラとメモリ３４０との間の通信をサポートするように構成される。プライマリスイッチカードが不良であるとき、セカンダリスイッチカードがプライマリスイッチカードの働きを引き継いで、システムの信頼性を保証する。制御装置３２０は、複数のコントローラを含む。この実施形態において、制御装置３２０が４つのコントローラ、例えば、コントローラ３２１、コントローラ３２２、コントローラ３２３、及びコントローラ３２４を含む一例が説明のために用いられる。制御装置３３０もまた、複数のコントローラを含む。この実施形態において、制御装置３３０もまた４つのコントローラ、例えば、コントローラ３３１、コントローラ３３２、コントローラ３３３、及びコントローラ３３４を含む一例が説明のために用いられる。制御装置３２０及び制御装置３３０内の全てのコントローラ間の接続、及び制御装置３２０と制御装置３３０との間の接続は、ＲＤＭＡチャネルを介して実施される。コントローラ間のデータは、ＣＰＵを通過することなくピアエンドに直接通信され得る。確かに、接続は代替的に、ＰＣＩｅインターフェースを介して実施されてもよい。制御装置３２０及び制御装置３３０は、ＲＤＭＡチャネルを介してメモリ３４０に別個に接続される。換言すれば、メモリ３４０は、制御装置３２０及び制御装置３３０により共有される。具体的には、制御装置３２０及び制御装置３３０は、メモリ３４０内のデータに同時にアクセスすることができる。メモリ３４０は、ＣＰＵ３４１及びメモリ３４２を含む記憶サーバ（すなわち、記憶ノード）でもよく、コントローラによるアクセスのためのデータを記憶するように構成されたＮ個の記憶媒体を含む。Ｎは、１より大きい正の整数である。メモリ３４０のメモリ３４２はプログラム命令を記憶する。ＣＰＵ３４１は、プログラム命令を呼び出してメモリ３４０を管理及び制御し、例えば、メモリ３４０上の関連する構成を実行し、あるいはメモリ３４０をアップグレードする。制御装置内の全てのコントローラは、ホストにより送出されたＩＯを受信し、ＩＯ内に搬送されたアドレスに基づいて、ＩＯを処理するターゲットコントローラを決定するように構成され得る。ターゲットコントローラが、ホストにより送出されたＩＯを受信したコントローラである場合、ターゲットコントローラは、ＩＯを直接処理する。ターゲットコントローラが、ホストにより送出されたＩＯを受信したコントローラでない場合、コントローラはＩＯをターゲットコントローラに転送し、ターゲットコントローラがＩＯを処理する。
システムの信頼性を向上させるために、全ての接続にデュアルリンク冗長性が使用されることに留意されたい。具体的には、コントローラ間、制御装置間、及び制御装置とメモリとの間の各接続に２つのＲＤＭＡチャネルが使用される。さらに、ホスト３１０は、さらなる制御装置にさらに接続されてもよく、制御装置は、複数の共有メモリにさらに接続されてもよい。さらに、各コントローラは少なくとも１つのミラーコントローラを含み、少なくとも１つのミラーコントローラは別の制御装置に属する。具体的には、各コントローラに記憶されたデータは別のコントローラにバックアップされ、少なくとも１つのコントローラは別の制御装置に属する。例えば、コントローラ３２１のミラーコントローラには、コントローラ３２２及びコントローラ３３１が含まれる。コントローラ３２１に記憶されたデータＡがバックアップされる場合、コントローラ３２２及びコントローラ３３１は、対応して、データＡのコピーデータＡ１及びコピーデータＡ２を記憶する。コントローラ３２１及びコントローラ３２２は制御装置３２０に属し、コントローラ３３１は第２の制御装置３３０に属する。このようにして、データＡは複数の制御装置にわたって記憶される。各コントローラのミラーコントローラは予め設定される。各コントローラと、各コントローラに対応するミラーコントローラは、バックアップコントローラグループを形成する。
制御装置内のコントローラが不良である、又は制御装置が不良であるとき、データが複数の制御装置にわたりバックアップされるため、ホストは別の制御装置内のバックアップデータに依然としてアクセスできることが容易に理解される。これはサービス連続性を保証する。さらに、複数の制御装置がメモリを共有する。このようにして、制御装置が不良である場合でも、ホストは依然として、別の制御装置内のコントローラを使用することによりメモリ内のデータにアクセスして、ホスト上のサービスが中断されず又は故障しないことを保証し得る。これは、システムの信頼性と可用性を効果的に向上させる。
図３に示す適用シナリオに基づき、以下では、図４を参照して、本出願の一実施形態による記憶システムの信頼性を向上させる方法について説明する。図４に示すように、本方法は、これらに限られないが以下のステップを含む。
Ｓ４１０：ターゲットコントローラが書き込み要求を受信する。
具体的には、ターゲットコントローラは、ホストに接続された任意の制御装置内の任意のコントローラであってよい。例えば、図３における関連する説明を参照し、ターゲットコントローラは、制御装置３２０内のコントローラ３２１でもよい。詳細には、ターゲットコントローラが、ホストにより送出されたＩＯを現在受信しているコントローラであるとき、ターゲットコントローラは、ホストにより送信された書き込み要求を直接受信する。ターゲットコントローラが、ホストにより送出されたＩＯを現在受信しているコントローラでないとき、ターゲットコントローラは、コントローラにより転送された書き込み要求を受信する。
さらに、書き込み要求は、ホストにより書き込まれる必要のある、書き込まれるべきデータ（to-be-written data）を含む。
Ｓ４２０：ターゲットコントローラが、書き込まれるべきデータをターゲットコントローラのメモリに書き込む。
具体的には、ターゲットコントローラは、ＣＰＵ及びメモリを含む制御チップでもよい。書き込み要求を受信した後、ターゲットコントローラは、書き込み要求をパースする（parsing）ことにより、書き込み要求で運ばれた書き込まれるべきデータを取得し、書き込まれるべきデータをターゲットコントローラのメモリに書き込む。
Ｓ４３０：ターゲットコントローラが、書き込まれるべきデータをターゲットコントローラのミラーコントローラのメモリに書き込む。
図３に示すように、本発明のこの実施形態において、各コントローラは、ミラーコントローラを備え、少なくとも１つのミラーコントローラは、ターゲットコントローラと同じ制御装置に属さない。したがって、書き込まれるべきデータをメモリに書き込んだ後、ターゲットコントローラは、書き込まれるべきデータをミラーコントローラのメモリにさらに書き込む。コントローラがＲＤＭＡを介して接続されるため、ターゲットコントローラは、書き込まれるべきデータを、ＲＤＭＡを介してターゲットコントローラのミラーコントローラのメモリに直接書き込むことができる。
データはＲＤＭＡチャネルを介して任意の２つのコントローラ間で通信され、データはＣＰＵを通過しないことを理解されたい。これは、コントローラのＣＰＵ性能と通信効率を向上させる。
例えば、図５を参照する。図５は、本出願の一実施形態によるマルチコピーデータ書き込みの概略図である。図５に示すように、コントローラ５２１のミラーコントローラは、コントローラ５２２及びコントローラ５３２である。したがって、コントローラ５２１は、まず、データＡをコントローラ５２１のメモリに書き込み、次いで、データＡのコピーデータＡ１及びＡ２をコントローラ５２２のメモリ及びコントローラ５３２のメモリにそれぞれ書き込む。コントローラ５２３のミラーコントローラは、コントローラ５２４及びコントローラ５３４である。データＢをコントローラ５２３のメモリに書き込んだ後、コントローラ５２３は、データＢのコピーデータＢ１をコントローラ５２４のメモリに書き込み、データＢのコピーデータＢ２をコントローラ５３４のメモリに書き込む。同様に、コントローラ５３１のミラーコントローラは、コントローラ５２２及びコントローラ５３２である。データＣをコントローラ５３１のメモリに書き込んだ後、コントローラ５３１は、データＣのコピーデータＣ１をコントローラ５３２のメモリに書き込み、データＣのコピーデータＣ２をコントローラ５２２のメモリに書き込む。コントローラ５３３のミラーコントローラは、コントローラ５２４及びコントローラ５３４である。データＤをコントローラ５３４のメモリに書き込んだ後、コントローラ５３３は、データＤのコピーデータＤ１をコントローラ５３４のメモリに書き込み、データＤのコピーデータＤ２をコントローラ５２４のメモリに書き込む。
詳細には、全ての相互接続されたコントローラの中に、プライマリコントローラがある。プライマリコントローラは、全てのコントローラから選択された任意のコントローラであってよく、全てのコントローラのミラーリング関係、すなわち、どのミラーコントローラが各コントローラのためのものであるかを管理するように構成される。別のコントローラは、ミラーリング関係のバックアップを有する。プライマリコントローラが不良であり、作動できないとき、残りのコントローラから新しいプライマリコントローラが選択されて、前のプライマリコントローラの働きを引き継ぎ、全てのコントローラのミラーリング関係を管理する。さらに、プライマリコントローラにより管理されるミラーリング関係において、あまりに多くのコントローラのミラーコントローラが同じコントローラに設定されることは避けられる。プライマリコントローラは、コントローラ間の負荷分散を実施するために、分散アルゴリズムなどに従ってミラーリング関係を設定してもよい。
例えば、図５を参照する。コントローラ５２１は、ターゲットコントローラである。コントローラ５２２及びコントローラ５３２は、ターゲットコントローラのミラーコントローラである。コントローラ５２１がデータＡをコントローラ５２１のメモリに書き込んだ後、データＡのコピーデータＡ１及びＡ２は、それぞれ、コントローラ５２２のメモリ及びコントローラ５３２のメモリに書き込まれる。
Ｓ４４０：ターゲットコントローラが、書き込み完了メッセージをホストに送信する。
具体的には、書き込まれるべきデータをターゲットコントローラのメモリ及びターゲットコントローラのミラーコントローラのメモリに書き込んだ後、ターゲットコントローラは、書き込み完了メッセージをホストに送信して、書き込まれるべきデータがターゲットコントローラのメモリ及びターゲットコントローラのミラーコントローラのメモリに成功裏に書き込まれたことをホストに通知する。
可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、プライマリコントローラは、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択し、新しいターゲットコントローラは、書き込み要求を受信するように構成され、プライマリコントローラは、ホストから書き込み要求を受信し、書き込み要求を新しいターゲットコントローラに転送するように構成され、プライマリコントローラは、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングする。Ｍは１以上Ｎ未満の整数である。
具体的には、全ての制御装置内のあらゆる２つのコントローラが、それぞれの状態を検知するために、互いにハートビートパケットを周期的に送信する。コントローラが、予め設定された期間内に別のコントローラにより送信されたハートビートパケットを受信しない場合、コントローラが不良であると決定され得る。この場合、プライマリコントロールは、各コントローラのミラーリング関係を再調整する必要がある。ハートビート期間と予め設定された期間は、実際の要件に基づいて設定されてよい。これは、本出願において限定されない。例えば、図５において、制御装置５２０及び制御装置５３０内の８つのコントローラは、互いにハートビートパケットを送信する。コントローラ５２１が、予め設定された期間内に、コントローラ５２２により送信されたハートビートパケットを受信しない場合、コントローラ５２１は、コントローラ５２２が不良であると決定してもよい。
任意で、プライマリコントローラは、管理されたコントローラのミラーコントローラのプライオリティを設定してもよい。具体的には、ターゲットコントローラが不良であるとき、より高いプライオリティを有するミラーコントローラが、プライオリティに基づいて、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラから選択される。任意で、プライマリコントローラは、より高いプライオリティを有するコントローラとして、ターゲットコントローラと同じ制御装置内にあるミラーコントローラを設定してもよい。確かに、より高いプライオリティを有するコントローラは代替的に、別の条件、例えば、コントローラの物理的状態及びバックアップ電力関係に基づいて設定されてもよい。これは、本出願において限定されない。例えば、図５において、コントローラ５２２とコントローラ５３２の双方がコントローラ５２１のミラーコントローラであるが、コントローラ５２２のプライオリティはコントローラ５３２のミラーコントローラより高い。したがって、コントローラ５２１が不良であるとき、プライマリコントローラは、コントローラ５２２を新しいターゲットコントローラとして選択する。代替的に、プライマリコントローラは、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラをランダムに選択する。新しいターゲットコントローラを決定するためにプライマリコントローラにより使用される方法は、本出願において限定されない。
さらに、ターゲットコントローラを含むＭ個のコントローラが不良であるとき、プライマリコントローラは、残りのミラーコントローラから新しいターゲットコントローラを決定し、新しいターゲットコントローラのためにＭ個の新しいミラーコントローラを確立して、バックアップコントローラグループ内のコントローラの数量が依然として前と同じであり（すなわち、Ｎ個のコントローラ）、新しいターゲットコントローラ内のデータがＭ個の新しいミラーコントローラにミラーリングされることを保証する。さらに、ホストコントローラは、ホストから書き込み要求を受信し、次いで、書き込み要求を新しいターゲットコントローラに転送することができる。新しいターゲットコントローラは、書き込み要求内の書き込まれるべきデータを、新しいターゲットコントローラのメモリ及び新しいターゲットコントローラのミラーコントローラ（Ｍ個の新しいミラーコントローラを含む）のメモリに書き込む。
任意で、Ｎの値は３である。具体的には、ターゲットコントローラは２つのミラーコントローラを含み、ターゲットコントローラと、ミラーコントロールの少なくとも１つは、異なる制御装置に配置される。
可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含まないとき、プライマリコントローラは、ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、ターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングする。Ｍは１以上Ｎ未満の整数である。
具体的には、ターゲットコントローラを含まない、バックアップコントローラグループ内のＭ個のコントローラが不良であるとき、プライマリコントローラは、グローバルミラーリング関係を更新する。具体的には、プライマリコントローラは、ターゲットコントローラのためのＭ個の新しいミラーコントローラを直接確立して、バックアップコントローラグループ内のコントローラの数量が依然としてＮであることを保証し、ターゲットコントローラ内のデータをＭ個の新しいミラーコントローラにミラーリングする。
任意で、Ｎの値は３である。具体的には、ターゲットコントローラは２つのミラーコントローラを含み、ターゲットコントローラと、ミラーコントロールの少なくとも１つは、異なる制御装置に配置される。
例えば、図６Ａ－１及び図６Ａ－２を参照する。図６Ａ－１及び図６Ａ－２に示すように、制御装置５２０及び制御装置５３０が正常に動作するとき、コントローラ５２１、コントローラ５２２、及びコントローラ５３２は、バックアップコントローラグループを形成し、それぞれ、データＡと、データＡのコピーデータＡ１、及びＡ２を記憶する。コントローラ５２２、コントローラ５３１、及びコントローラ５３２は、別のバックアップコントローラグループを形成し、それぞれ、データＣと、データＣのコピーデータＣ１、及びＣ２を記憶する。コントローラ５２１及びコントローラ５２２が不良であるとき、データＡについて、データＡのターゲットコントローラはコントローラ５２１である。コントローラ５２２及びコントローラ５３２がデータＡのコピーデータＡ１及びＡ２を記憶しているため、コントローラ５２１及びコントローラ５２２が同時に不良であるとき、プライマリコントローラは、コントローラ５３２を新しいターゲットコントローラとして選択する。換言すれば、コントローラ５３２に記憶されたデータは、データＡに変更される。プライマリコントローラは、新しいミラーリング関係を再確立する。コントローラ５３２が新しいターゲットコントローラとして決定された後、データＡのコピーデータＡ１及びＡ２はそれぞれ、コントローラ５３１及びコントローラ５２３にミラーリングされる。換言すれば、コントローラ５２３及びコントローラ５３１は、コントローラ５３２のミラーコントローラである。同様に、データＣについて、データＣのターゲットコントローラはコントローラ５３１である。コントローラ５２２がデータＣのコピーデータＣ２を記憶しているため、コントローラが不良であるとき、プライマリコントローラは、ターゲットコントローラ５３１のための新しいミラーコントローラを確立して、新しいミラーリング関係を確立する。プライマリコントローラは、データＣのコピーデータをコントローラ５２４にミラーリングする。換言すれば、コントローラ５２４及びコントローラ５３２は、ターゲットコントローラ５３１のミラーコントローラである。
前述では、各ターゲットコントローラが２つのミラーコントローラのみを含む一例を用いることにより説明されていることを理解されたい。確かに、各ターゲットコントローラは、より多くのミラーコントローラをさらに含んでもよい。ターゲットコントローラの具体的な実装論理及びプロセスは、前述におけるものと同じである。簡潔さのために、詳細はここで再度説明されない。
２つのコントローラが同時に不良であるとき、ターゲットデータ（例えば、データＡ）がバックアップされ、ターゲットデータのコピーデータが３つの異なるコントローラに記憶されているため、ホストはターゲットデータに依然としてアクセスし得ることが習得され得る。これは、ホストサービスの連続性を保証し、記憶システム全体の信頼性と可用性を向上させる。さらに、制御装置内のプライマリコントローラはさらに、新しいミラーリング関係を再確立し、新しいターゲットコントローラ又はミラーコントローラとして不良でないコントローラを決定して、ターゲットデータ及びターゲットデータのコピーデータが依然として３つの異なるコントローラに記憶され得ることを保証し得る。
可能な一実装において、第１の制御装置が不良であるとき、第２の制御装置内にある、ターゲットコントローラの１つのミラーコントローラが、新しいターゲットコントローラとして使用され、新しいターゲットコントローラのためにミラーコントローラが確立され、新しいターゲットコントローラのメモリ内のデータは新しいミラーコントローラのメモリにミラーリングされる。
具体的には、第１の制御装置が不良であるとき、プライマリコントローラは、グローバルミラーリング関係を再度更新する必要がある。第１の制御装置内の各コントローラは、第２の制御装置内に少なくとも１つのミラーコントローラを有する。したがって、プライマリコントローラは、第２の制御装置内のミラーコントローラの１つを新しいターゲットコントローラとして選択し、次いで、新しいターゲットコントローラのための新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータを新しいミラーコントローラのメモリにミラーリングすることができる。本発明のこの実施形態では、第１の制御装置内のコントローラ、又は第２の制御装置内のコントローラが、プライマリコントローラとして選択され得る。分散システムにおけるプライマリコントローラを選択する方法は従来技術において提供されており、詳細は本明細書で説明されない。
例えば、図６Ｂ－１及び図６Ｂ－２を参照する。図６Ｂ－１及び図６Ｂ－２に示すように、制御装置５２０及び制御装置５３０が正常に動作するとき、データＡについて、データＡのターゲットコントローラはコントローラ５２１であり、コントローラ５３２はデータＡのコピーデータＡ２を記憶し、それにより、コントローラ５３２はコントローラ５２１のミラーコントローラである。データＢについて、データＢのターゲットコントローラはコントローラ５２３であり、コントローラ５３４はデータＢのコピーデータＢ２を記憶し、それにより、コントローラ５３４はコントローラ５２３のミラーコントローラである。制御装置５２０が不良であるとき、データＡについて、プライマリコントローラは、新しいターゲットコントローラとしてコントローラ５３２を使用し、コントローラ５３２に記憶されたデータはデータＡに変更され、プライマリコントローラは、新しいミラーリング関係を再確立し、データＡのコピーデータＡ１及びＡ２をそれぞれコントローラ５３１及びコントローラ５３３にミラーリングする。データＢについて、プライマリコントローラは、新しいターゲットコントローラとしてコントローラ５３４を使用し、新しいミラーリング関係を再確立し、データＢのコピーデータＢ１及びＢ２をそれぞれコントローラ５３１及びコントローラ５３３にミラーリングする。データＣについて、プライマリコントローラは、新しいミラーリング関係を直接確立し、データＣのコピーデータＣ２をコントローラ５３４にミラーリングする。データＤについて、プライマリコントローラはまた、新しいミラーリング関係を直接確立し、データＤのコピーデータＤ２をコントローラ５３２にミラーリングする。
前述では、一例として２つの制御装置のみを用いることにより説明されていることを理解されたい。より多くの制御装置が存在する場合、具体的な実装論理は前述におけるものと一貫性があり、詳細はここで再度説明されない。
制御装置が不良であるとき、制御装置内の全てのコントローラが別の制御装置内に少なくとも１つのミラーコントローラを有する、すなわち、制御装置内の全てのデータが別の制御装置内にバックアップされているため、ホストは別の制御装置にアクセスすることにより不良の制御装置内のデータに依然としてアクセスし得ることが習得され得る。これは、ホストサービスの連続性を保証し、記憶システムの信頼性と可用性を向上させる。
第１の制御装置が４つのコントローラを含み、第２の制御装置が４つのコントローラを含むシナリオにおいて、本発明で提供される方法は、７つのコントローラが不良であるときにサービスが中断されないことをサポートし得る。詳細については、図６Ｃ－１～図６Ｃ－４に示す実施形態を参照する。図６Ｃ－１～図６Ｃ－４に示すように、制御装置５２０及び制御装置５３０が正常に動作するとき、コントローラ５２１はデータＡを記憶し、コントローラ５２２及びコントローラ５３２はデータＡのコピーデータＡ１及びＡ２をそれぞれ記憶する。コントローラ５２３はデータＢを記憶し、コントローラ５２４及びコントローラ５３４はデータＢのコピーデータＢ１及びＢ２をそれぞれ記憶する。コントローラ５３１はデータＣを記憶し、コントローラ５３２及びコントローラ５２２はデータＣのコピーデータＣ１及びＣ２をそれぞれ記憶する。コントローラ５３３はデータＤを記憶し、コントローラ５３４及びコントローラ５２４はデータＤのコピーデータＤ１及びＤ２をそれぞれ記憶する。コントローラ５２１が不良であるとき、プライマリコントローラは、新しいミラーリング関係を確立し、データＡのターゲットコントローラとしてコントローラ５２２を使用し、データＡのコピーデータＡ１を第３のコントローラ５２３にミラーリングする。他のコントローラ間のミラーリング関係は変わらないままである。さらに、コントローラ５２２も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５２３を使用し、データＡのコピーデータＡ１をコントローラ５２４にミラーリングする。データＣのコピーデータＣ２はコントローラ５２４に再ミラーリングされる。他のコントローラ間のミラーリング関係は変わらないままである。さらに、コントローラ５２３も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５２４を使用し、データＡのコピーデータＡ１をコントローラ５３４にミラーリングする。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５２４を使用し、データＢのコピーデータＢ１をコントローラ５３２にミラーリングする。他のコントローラ間のミラー関係は変わらないままである。さらに、コントローラ５２４も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５３４を使用し、データＡのコピーデータＡ１をコントローラ５３１にミラーリングする。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５３２を使用し、データＢのコピーデータＢ１をコントローラにミラーリングする。プライマリコントローラは、データＣのコピーデータＣ２をコントローラ５３４に再ミラーリングする。プライマリコントローラは、データＤのコピーデータＤ２をコントローラ５３２に再ミラーリングする。別のミラーリング関係は変わらないままである。さらに、コントローラ５３１も不良である。プライマリコントローラは、データＡのコピーデータＡ１をコントローラ５３３に再ミラーリングする。プライマリコントローラは、データＢのコピーデータＢ１をコントローラ５３３に再ミラーリングする。プライマリコントローラは、データＣのターゲットコントローラとしてコントローラ５３２を使用し、データＣのコピーデータＣ１をコントローラ５３３にミラーリングする。別のミラーリング関係は変わらないままである。さらに、コントローラ５３２も不良である。この場合、２つのコントローラ、すなわち、コントローラ５３３及びコントローラ５３４のみが残されている。したがって、プライマリコントローラにより管理されるミラーリング関係において、各ターゲットコントローラは、１つのミラーコントローラのみを含む。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５３３を使用する。コントローラ５３３は、データＣのターゲットコントローラ及びデータＤのターゲットコントローラとしても使用される。コントローラ５３４が、データＢのコピーデータＢ１、データＣのコピーデータＣ１、及びデータＤのコピーデータＤ１を記憶するため、プライマリコントローラは、新しいミラーリング関係を確立する必要はない。さらに、コントローラ５３３も不良である。全てのコントローラのうちのコントローラ５３４のみが残されている。全てのデータは、コントローラ５３４にのみ記憶することができ、バックアップすることはできない。換言すれば、プライマリコントローラは、新しいミラーコントローラを確立することができず、コントローラ５３４は、データＡ、データＢ、データＣ、及びデータＤのターゲットコントローラとして使用される。
コントローラが順次不良であるとき、ホストがターゲットデータに正常にアクセスできることを保証するために、連続的なミラーリングを通して更新されたミラーリング関係が連続的に確立されることが習得され得る。１つのコントローラのみが作動する場合でも、ホストはターゲットデータに依然としてアクセスし得る。これは、ホストサービスの連続性を保証する。
前述では、コントローラ間のミラーリング関係の変化を説明するために、各コントローラが順次不良である一例を単に用いていることに留意されたい。確かに、複数のコントローラが同時に不良である適用シナリオ、又は複数のコントローラが同時不良又は順次不良である適用シナリオも存在する。コントローラのミラーリング関係の具体的な変更論理は、前述との一貫性がある。簡潔さのために、詳細はここで再度説明されない。
さらに、記憶システムの可用性に対する本出願の影響をより良く説明するために、記憶システムが２つの制御装置と８つのコントローラを含む一例が説明のために用いられる。図７を参照する。図７は、制御装置の信頼性モデルの概略図である。図７に示すように、モデルは、４つの並列なコントローラ、２つの並列なバックアップ電力ユニット、２つの並列な電力モジュール、２つの並列なファン、１つのバックプレーン、及び２つの並列な管理モジュールを含み、これらは直列に接続されている。図２Ｂ及び図５に示すシナリオにおける各制御装置の可用性は、別個に計算される。前述の２つのシナリオでは、他のコンポーネントは一貫性があり、接続関係も一貫性があることに留意されたい。したがって、制御装置の可用性は、コントローラの関連冗長性にのみ基づいて計算され得る。各コントローラの可用性は、０．９９９９８９４９６であると仮定され、図２Ｂの各制御装置の可用性は、式１を使用して計算される。式１は、以下のように示される。
Figure 2022541921000002
式１において、ａは各コントローラの可用性を示す。Ｃは切り替え率を示す。計算を通して得られる制御装置の可用性は、０．９９９９９８９５０である。
図５の各制御装置の可用性は、式２を使用することにより計算される。式２は以下のように示される。
Figure 2022541921000003
式２において、Ｎは、各コントローラの冗長コントローラの数量（すなわち、ミラーコントローラの数量）を示す。計算を通して得られる制御装置の可用性は、０．９９９９９９４７５である。
図５における制御装置の可用性は、図２Ｂにおける制御装置の可用性より高いことが習得され得る。したがって、図５の制御装置の信頼性はより高い。
さらに、図８を参照する。図８は、記憶システムの信頼性モデルの概略図である。図８に示すように、モデルは、２つの並列な制御装置、Ｘ個の直列のハードディスク、及びＹ個の直列のディスクグループを含む。２つの制御装置、Ｘ個のハードディスク、及びＹ個のディスクグループは、直列に接続されている。図２Ｂ及び図５の記憶システム全体の可用性は、図８に示すモデルを使用することにより計算される。図２Ｂ及び図５に示すシナリオでは、他のコンポーネントは一貫性があり、接続関係も一貫性があることを理解されたい。したがって、記憶システム全体の可用性は、制御装置のみに基づいて計算されてもよい。図２Ｂに示すシナリオでは、各制御装置は別のものから独立していることに留意されたい。具体的には、１つの制御装置が不良であるとき、記憶システム全体が作動できない。したがって、制御装置は直列接続モデルであることが仮定され、図２Ｂにおける記憶システムの可用性は式３を使用することにより計算される。式３は以下のように示される。
Figure 2022541921000004
式３において、Ａ１及びＡ２は各制御装置の可用性を示す。全ての制御装置が同じであるため、Ａ１とＡ２の値は同じであり、０．９９９９９８９５０である。したがって、記憶システム全体の可用性は、０．９９９９９７９００である。
しかしながら、図５に示すシナリオでは、各制御装置は別のものに関連づけられている。１つの制御装置が不良である場合でも、他の制御装置はホストアクセスを依然としてサポートすることができ、記憶システム全体が正常に作動することができる。したがって、制御装置は並列接続モデルであることが仮定され、図５における記憶システムの可用性は式４を使用することにより計算する。式４は次のとおりである。
Figure 2022541921000005
式４において、ａは各制御装置の可用性を示す。Ｃは切り替え率を示す。計算を通して得られる記憶システム全体の可用性は、０．９９９９９９４７５である。
図５の記憶システムの可用性は、図２Ｂの記憶システムの可用性より一層高いことが習得され得る。換言すれば、本出願の実施形態で提供される解決策は、制御装置及び記憶システムの可用性を効果的に向上させ、記憶システムの信頼性を向上させ、ホストサービスの連続性を保証することができる。
本出願の実施形態における方法は上記で詳細に説明されている。本出願の実施形態における解決策をより良く実施することを容易にするために、解決策を実施する際に協働するように使用される対応関連機器が以下にさらに提供される。
図９を参照する。図９は、本出願の一実施形態による記憶制御システムの概略構造図である。図９に示すように、記憶制御システム９００は、第１の制御装置９１００及び第２の制御装置９２００を含む。第１の制御装置９１００は、ターゲットコントローラ９１１０を含む。ターゲットコントローラ９１１０は、受信モジュール９１１１及び処理モジュール９１１２を含む。
受信モジュール９１１１は、書き込み要求を受信するように構成される。書き込み要求は、書き込まれるべきデータを含む。
処理モジュール９１１２は、書き込まれるべきデータをターゲットコントローラ９１１０のメモリに書き込むように構成される。
処理モジュール９１１２はさらに、書き込まれるべきデータをターゲットコントローラ９１１０のミラーコントローラのメモリに書き込むように構成される。少なくとも１つのミラーコントローラが、第２の制御装置９２００に属する。
可能な一実装において、ターゲットコントローラ９１１０とターゲットコントローラ９１１０のミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システム９００は、プライマリコントローラ９２１０を含む。プライマリコントローラ９２１０は、別のコントローラを管理するように構成された、第１の制御装置９１００及び第２の制御装置９２００内のコントローラから選択されたコントローラである。プライマリコントローラ９２１０は、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、プライマリコントローラ９２１０により、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択するように構成されたトラブルシューティングモジュール９２１１であり、新しいターゲットコントローラは、書き込み要求を受信するように構成される、トラブルシューティングモジュール９２１１と、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュール９２１２であり、Ｍは１以上Ｎ未満の整数である、ミラーリングモジュール９２１２を含む。
可能な一実装において、Ｎは３に等しい。
可能な一実装において、第１の制御装置９１００が不良であるとき、第２の制御装置９２００内にある、ターゲットコントローラ９１１０の１つのミラーコントローラが、新しいターゲットコントローラとして使用され、新しいターゲットコントローラのためにミラーコントローラが確立され、新しいターゲットコントローラのメモリ内のデータは新しいミラーコントローラのメモリにミラーリングされる。
前述のターゲットコントローラ及びプライマリコントローラの構造、並びに記憶制御システムの信頼性を向上させる処理プロセスは例示に過ぎず、特定の制限を構成すべきではないことを理解されたい。ターゲットコントローラ及びプライマリコントローラ内のモジュールは、必要に応じて追加され、縮小され、あるいは組み合わせられてもよい。さらに、ターゲットコントローラ及びプライマリコントローラ内のモジュールの動作及び／又は機能は、それぞれ、図４に記載される方法の対応する手順を実施するために使用される。簡潔さのために、詳細はここで再度説明されない。
図１０を参照する。図１０は、本出願の一実施形態による別の記憶制御システムの概略構造図である。図１０に示すように、記憶制御システム１００は、第１の制御装置１１００及び第２の制御装置１２００を含む。第１の制御装置１１００は、ターゲットコントローラ１１１０を含む。ターゲットコントローラ１１１０は、プロセッサ１１１１、通信インターフェース１１１２、及びメモリ１１１３を含む。プロセッサ１１１１、通信インターフェース１１１２、及びメモリ１１１３は、内部バス１１１４を介して接続される。
可能な一実装において、記憶制御システム１００は、プライマリコントローラ１２１０を含む。プライマリコントローラ１２１０は、別のコントローラを管理するように構成された、第１の制御装置１１００及び第２の制御装置１２００内のコントローラから選択されたコントローラである。プライマリコントローラ１２１０は、プロセッサ１２１１、通信インターフェース１２１２、メモリ１２１３を含む。プロセッサ、通信インターフェース１２１２、及びメモリ１２１３は、内部バス１２１４を介して接続される。
受信モジュール９１１１により実施される機能は具体的に通信インターフェース１１１２により実施されてもよく、処理モジュール９１１２により実施される機能は具体的にプロセッサ１１１１により実施されてもよく、トラブルシューティングモジュール９２１１及びミラーモジュール９２１２により実施される機能は具体的にプロセッサ１２１１により実施されてもよいことを理解されたい。
メモリ１１１３は、プログラムコード及びデータを記憶するように構成され得、それにより、プロセッサ１１１１は、メモリ１１１３に記憶されたプログラムコード及びデータを呼び出して、受信モジュール９１１１及び／又は処理モジュール９１１２の機能を実施する。プロセッサ１１１１は、メモリ１１１３に記憶されたプログラムコード及びデータを呼び出して、図４に記載される方法の対応する手順を実施することができる。
メモリ１２１３は、プログラムコード及びデータを記憶するように構成され得、それにより、プロセッサ１２１１は、メモリ１２１３に記憶されたプログラムコード及びデータを呼び出して、トラブルシューティングモジュール９２１１及び／又はミラーリングモジュール９２１２の機能を実施する。プロセッサ１２１１は、メモリ１２１３に記憶されたプログラムコード及びデータを呼び出して、図４に記載される方法の対応する手順を実施することができる。
ターゲットコントローラ１１１０及びプライマリコントローラ１２１０は各々、内蔵処理論理を有する論理装置、例えば、ＦＰＧＡ又はデジタル信号プロセッサ（digital signal processor、ＤＳＰ）を使用することにより実施されてもよいことに留意されたい。さらに、ターゲットコントローラ１１１０及びプライマリコントローラ１２１０は、図１０に示されるものより多くの又は少ないコンポーネントを含んでもよく、あるいは異なるコンポーネント構成方式を有してもよい。
図１０に示すターゲットコントローラ１１１０及びプライマリコントローラ１２１０による記憶制御システムの信頼性を向上させる処理プロセスについては、図１～図８の関連する説明を参照することを理解されたい。簡潔さのため、詳細はここで再度説明されない。
本出願の一実施形態は、コンピュータ読取可能記憶媒体をさらに提供する。コンピュータ読取可能記憶媒体は命令を記憶する。命令がコンピュータ又はプロセッサ上で実行されると、コンピュータ又はプロセッサは、前述の実施形態で記録された方法のうちのいずれか１つのステップの一部又は全部を実行可能にされる。
本出願の一実施形態は、コンピュータプログラムをさらに提供する。コンピュータプログラムは命令を含む。コンピュータプログラムがコンピュータにより実行されると、コンピュータは、記憶システムの信頼性を向上させる方法のうちのいずれか１つのステップの一部又は全部を実行可能にされる。
前述の実施形態では、各実施形態の説明はそれぞれの焦点を有する。ある実施形態において詳細に説明されていない部分については、別の実施形態における関連する説明を参照する。
簡潔な説明のために、前述の方法の実施形態は一連の動作として表されていることに留意されたい。しかしながら、本出願によれば、いくつかのステップは別の順序で又は同時に実行され得るため、当業者は、本出願が記載された動作の順序に限定されないことを理解すべきである。さらに、本明細書に記載された実施形態は全て例示的な実施形態に属し、関連する動作及びモジュールは必ずしも本出願により必要とされないことが、当業者により理解されるべきである。
本出願で提供されるいくつかの実施形態において、開示される装置は別の方法で実施され得ることを理解されたい。例えば、記載された装置の実施形態は単なる例である。例えば、ユニットへの分割は単なる論理的な機能分割であり、実際の実装において他の分割でもよい。例えば、複数のユニット又はコンポーネントが組み合わせられ、又は別のシステムに統合されてもよく、あるいは、いくつかの特徴は無視されてもよく、又は実行されなくてもよい。さらに、表示され又は論じられた相互結合、直接結合、又は通信接続は、いくつかのインターフェースを介して実施されてもよい。装置又はユニット間の間接結合又は通信接続は、電子的又は別の形態で実施されてもよい。
別個の部分として説明された前述のユニットは、物理的に別個でも又はそうでなくてもよく、ユニットとして表示された部分は、物理的ユニットでも又はそうでなくてもよく、１つの位置に配置されてもよく、あるいは複数のネットワークユニット上に分散されてもよい。ユニットの一部又は全部は、実施形態の解決策の目的を達成するために、実際の要件に基づいて選択されてもよい。
さらに、本出願の実施形態における機能ユニットは１つの処理ユニットに統合されてもよく、あるいは、ユニットの各々は物理的に単独で存在してもよく、あるいは、２つ以上のユニットが１つのユニットに統合される。統合ユニットは、ハードウェアの形態で実施されてもよく、あるいはソフトウェア機能ユニットの形態で実施されてもよい。
第２の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システムは、プライマリコントローラを含む。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。プライマリコントローラは、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択するように構成されたトラブルシューティングモジュールであり、新しいターゲットコントローラは、書き込み要求を受信するように構成される、トラブルシューティングモジュールと、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールと、を含む。Ｍは、１以上Ｎ未満の整数である。
第２の態様を参照し、可能な一実装において、ターゲットコントローラとターゲットコントローラのミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システムは、プライマリコントローラをさらに含む。プライマリコントローラは、別のコントローラを管理するように構成された、第１の制御装置及び第２の制御装置内のコントローラから選択されたコントローラである。プライマリコントローラは、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含まないとき、ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立するように構成されたトラブルシューティングモジュールと、ターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールと、を含む。Ｍは１以上Ｎ未満の整数である。
以下では、添付の図面を参照して本出願の実施形態における技術的解決策について明確に説明する。明らかに、説明される実施形態は、本出願の実施形態の全てではなく、一部に過ぎない。創造的努力なしに本出願の実施形態に基づいて当業者により得られる全て他の実施形態は、本出願の保護範囲内に入るものとする。
不揮発性メモリエクスプレス（non-volatile memory express、ＮＶＭｅ）は、論理装置インターフェース仕様であり、フラッシュストレージのために設計された、シリアルＡＴＡアドバンストホストコントローラインターフェース（serial ATA advanced host controller interface、ＡＨＣＩ）と同様のプロトコルである。ＮＶＭｅの本質は、コンピュータと記憶装置との間に複数のパスを確立することである。複数のパスは、実際には複数のキューである。ＮＶＭｅプロトコルは、最大６４ｋ個のキューをサポートすることができ、同時性と性能を大幅に向上させる。
ダイレクトメモリアクセス（direct memory access、ＤＭＡ）は、Ｉ／Ｏ切り替えがハードウェアにより実行される作動方式である。この方式では、ＤＭＡコントローラは、ＣＰＵからバスの全制御を引き継ぎ、データは、ＣＰＵを通過することなくメモリとＩ／Ｏ装置との間で直接交換される。ＤＭＡは、大量のデータが通信されるとき、ＣＰＵのオーバヘッドを低減し得る。ＤＭＡコントローラは、メモリアクセスアドレスを生成し、メモリアクセスプロセスを制御するために使用される。転送速度が高く、ＣＰＵは基本的に介入せず、初期化及び完了の間のみ参加する。ＣＰＵと周辺機器が並列に作動し、したがって、効率が比較的高い。
故障率（failure rate）は不良率とも呼ばれ、エンジニアリングシステム又はコンポーネントがどれほどの頻度で故障するかである。故障率は、通常、時間あたりの故障数量で測定され、文字λで表される。平均故障間隔（mean time between failures、ＭＴＢＦ）は、現在の故障から次の故障までに修理可能装置によりとられる平均時間である。λ＝１／ＭＴＢＦである。平均修理時間（mean time to repair、ＭＴＴＲ）は、装置が不良状態から作動状態に変わるときの平均修理時間である。可用性（availability、Ａ）は、タスクが開始されるときにシステム、サブシステム、又は装置が指定された動作可能又はコミット可能な状態にある度合いである。換言すれば、可用性は、システムが作動可能な状態にある時間の割合である。Ａ＝ＭＴＢＦ／（ＭＴＢＦ＋ＭＴＴＲ）である。システムの可用性を計算するために、単一ユニットのＭＴＢＦを単一ユニットの故障率に基づいて計算して、単一ユニットの可用性を計算し、次いで、システムの全体可用性が直列及び並列接続モデルに基づいて計算される。図１Ａを参照する。図１Ａは、直列接続モデルの概略図である。ユニット１、ユニット２、．．．、及びユニットＮが直列に接続されている。ユニット１の可用性はＡ１であり、ユニット２の可用性はＡ２であり、．．．、ユニットＮの可用性はＡｎである。したがって、システム全体の可用性は、Ａ＝Ａ１＊Ａ２＊．．．＊Ａｎである。図１Ｂは、並列接続モデルの概略図である。並列接続モデルは、直列接続モデルより複雑である。並列接続モデルにおける冗長ユニットは、プライマリ及びセカンダリ冗長ユニット、並びに負荷分担冗長ユニットに分類される。図１Ｂのユニット１、ユニット２、．．．、及びユニットＮがプライマリ及びセカンダリ冗長ユニットであり、各ユニットの可用性がａである場合、システム全体の可用性は、Ａ＝１－｛Ｃ＊｛１－ａＮ＊（Ｎ＋１－Ｎ＊ａ）｝／Ｎ＋（１－Ｃ）＊（１－ａＮ）／Ｎ｝である。Ｃは、切り替え率、すなわち、プライマリユニットからセカンダリユニットに成功裏に切り替える確率を表す。Ｃ＝Ｃ１＊Ｃ２である。Ｃ１は、プライマリユニットの不良検出率を表す。Ｃ２は、セカンダリユニットの不良検出率を表す。詳細には、各ユニットが１つの冗長ユニットのみを有する、すなわちＮ＝１である場合、式は、Ａ＝ａ＋Ｃ＊ａ＊（１－ａ）として簡素化され得る。図１Ｂのユニット１、ユニット２、．．．、及びユニットＮが負荷分担冗長ユニットであり、各ユニットの可用性がａである場合、システム全体の可用性は、Ａ＝１－｛ＣＡ＊｛１－ａＮ＊（Ｎ＋１－Ｎ＊ａ）｝／Ｎ＋（１－ＣＡ）＊（１－ａＮ＋１）／（Ｎ＋１）｝である。ＣＡは、各ユニットの不良検出率を示す。
一般に、システムスケーラビリティを向上させるために、エンタープライズ記憶システムは、通常、複数の制御記憶ノードを相互接続して統一された分散システムを形成し、アプリケーションにストレージサービスを提供する。具体的には、図２Ａを参照し、図２Ａは記憶システムの概略構造図である。図２Ａに示すように、装置２１０は、ストレージサービス、例えば、ホスト又はサーバを使用する装置である。装置２１０は、制御装置２２０及び制御装置２３０に接続される。制御装置２２０は、複数のコントローラを含む。この実施形態では、４つのコントローラが説明のために一例として用いられる。４つのコントローラは、コントローラ２２１、コントローラ２２２、コントローラ２２３、及びコントローラ２２４であり、ＰＣＩｅインターフェースを介して互いに接続される。制御装置２３０もまた、複数のコントローラを含む。この実施形態では、また、４つのコントローラが説明のために一例として用いられる。４つのコントローラは、コントローラ２３１、コントローラ２３２、コントローラ２３３、及びコントローラ２３４であり、また、ＰＣＩｅインターフェースを介して互いに接続される。システムの信頼性を向上させるために、コントローラは、デュアルリンク冗長方式で互いに接続される。制御装置２２０は、さらに、ＰＣＩｅインターフェースを介してデュアルリンク冗長方式で制御装置２３０に接続される。制御装置２２０及び制御装置２３０は、ストレージアレイでもよい。制御装置２２０及び制御装置２３０に含まれるコントローラは、中央処理装置ＣＰＵにメモリを加えた構造を使用してもよい。ＣＰＵは、メモリ内のプログラムを呼び出して、対応する機能を実行する。代替的に、コントローラは、独立した制御チップ、例えばフィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）でもよく、プログラムは、ＦＰＧＡに焼き込まれる。制御装置２２０は、ＳＡＳインターフェースを介してメモリ２４０に接続される。制御装置２３０は、ＳＡＳインターフェースを介してメモリ２５０に接続される。システムの信頼性を向上させるために、制御装置２２０とメモリ２４０との間の接続、及び制御装置２３０とメモリ２５０との間の接続は、デュアルリンク冗長方式で実施される。メモリ２４０及びメモリ２５０は、データを記憶する装置、例えばストレージアレイである。メモリ２４０は、拡張ボード２４１、拡張ボード２４２、及びＮ個の記憶媒体を含む。Ｎは、１より大きい正の整数である。拡張ボード２４１は、メモリ２４０を制御することを担う。拡張ボード２４２は、拡張ボード２４１の冗長拡張ボードである。拡張ボード２４１が不良であるとき、拡張ボード２４２は、拡張ボード２４１の働きを引き継いで、システム全体の信頼性を向上させる。メモリ２５０の構造は、メモリ２４０の構造と一貫性があり、メモリ２５０は、拡張ボード２５１、拡張ボード２５２、及びＮ個の記憶媒体を含む。
図３を参照する。図３は、本出願の一実施形態による可能な適用シナリオである。この適用シナリオにおいて、ホスト３１０は、制御装置３２０及び制御装置３３０に接続される。ホスト３１０は、光ファイバを介して制御装置３２０及び制御装置３３０に接続されてもよく、あるいはイーサネット（Ethernet）などのネットワークを介して制御装置３２０及び制御装置３３０に接続されてもよい。さらに、制御装置３２０及び制御装置３３０は、２つのスイッチカード（図３には示されていない）を有する。スイッチカードの一方はプライマリスイッチカードであり、他方のスイッチカードはセカンダリスイッチカードである。制御装置３２０及び制御装置３３０内の全てのコントローラは、プライマリスイッチカードに接続される必要がある。プライマリスイッチカードは、ある制御装置内のコントローラと別の制御装置内のコントローラとの間の通信、及び制御装置内のコントローラとメモリ３４０との間の通信をサポートするように構成される。プライマリスイッチカードが不良であるとき、セカンダリスイッチカードがプライマリスイッチカードの働きを引き継いで、システムの信頼性を保証する。制御装置３２０は、複数のコントローラを含む。この実施形態において、制御装置３２０が４つのコントローラ、例えば、コントローラ３２１、コントローラ３２２、コントローラ３２３、及びコントローラ３２４を含む一例が説明のために用いられる。制御装置３３０もまた、複数のコントローラを含む。この実施形態において、制御装置３３０もまた４つのコントローラ、例えば、コントローラ３３１、コントローラ３３２、コントローラ３３３、及びコントローラ３３４を含む一例が説明のために用いられる。制御装置３２０及び制御装置３３０内の全てのコントローラ間の接続、及び制御装置３２０と制御装置３３０との間の接続は、ＲＤＭＡチャネルを介して実施される。コントローラ間のデータは、ＣＰＵを通過することなくピアエンドに直接通信され得る。確かに、接続は代替的に、ＰＣＩｅインターフェースを介して実施されてもよい。制御装置３２０及び制御装置３３０は、ＲＤＭＡチャネルを介してメモリ３４０に別個に接続される。換言すれば、メモリ３４０は、制御装置３２０及び制御装置３３０により共有される。具体的には、制御装置３２０及び制御装置３３０は、メモリ３４０内のデータに同時にアクセスすることができる。メモリ３４０は、ＣＰＵ３４１及びメモリ３４２を含む記憶サーバ（すなわち、記憶ノード）でもよく、コントローラによるアクセスのためのデータを記憶するように構成されたＮ個の記憶媒体を含む。Ｎは、１より大きい正の整数である。メモリ３４０のメモリ３４２はプログラム命令を記憶する。ＣＰＵ３４１は、プログラム命令を呼び出してメモリ３４０を管理及び制御し、例えば、メモリ３４０上の関連する構成を実行し、あるいはメモリ３４０をアップグレードする。制御装置内の全てのコントローラは、ホストにより送出されたＩ／Ｏを受信し、Ｉ／Ｏ内に搬送されたアドレスに基づいて、Ｉ／Ｏを処理するターゲットコントローラを決定するように構成され得る。ターゲットコントローラが、ホストにより送出されたＩ／Ｏを受信したコントローラである場合、ターゲットコントローラは、Ｉ／Ｏを直接処理する。ターゲットコントローラが、ホストにより送出されたＩ／Ｏを受信したコントローラでない場合、コントローラはＩ／Ｏをターゲットコントローラに転送し、ターゲットコントローラがＩ／Ｏを処理する。
システムの信頼性を向上させるために、全ての接続にデュアルリンク冗長性が使用されることに留意されたい。具体的には、コントローラ間、制御装置間、及び制御装置とメモリとの間の各接続に２つのＲＤＭＡチャネルが使用される。さらに、ホスト３１０は、さらなる制御装置にさらに接続されてもよく、制御装置は、複数の共有メモリにさらに接続されてもよい。さらに、各コントローラは少なくとも１つのミラーコントローラを含み、少なくとも１つのミラーコントローラは別の制御装置に属する。具体的には、各コントローラに記憶されたデータは別のコントローラにバックアップされ、少なくとも１つのコントローラは別の制御装置に属する。例えば、コントローラ３２１のミラーコントローラには、コントローラ３２２及びコントローラ３３１が含まれる。コントローラ３２１に記憶されたデータＡがバックアップされる場合、コントローラ３２２及びコントローラ３３１は、対応して、データＡのコピーデータＡ１及びコピーデータＡ２を記憶する。コントローラ３２１及びコントローラ３２２は制御装置３２０に属し、コントローラ３３１は制御装置３３０に属する。このようにして、データＡは複数の制御装置にわたって記憶される。各コントローラのミラーコントローラは予め設定される。各コントローラと、各コントローラに対応するミラーコントローラは、バックアップコントローラグループを形成する。
具体的には、ターゲットコントローラは、ホストに接続された任意の制御装置内の任意のコントローラであってよい。例えば、図３における関連する説明を参照し、ターゲットコントローラは、制御装置３２０内のコントローラ３２１でもよい。詳細には、ターゲットコントローラが、ホストにより送出されたＩ／Ｏを現在受信しているコントローラであるとき、ターゲットコントローラは、ホストにより送信された書き込み要求を直接受信する。ターゲットコントローラが、ホストにより送出されたＩ／Ｏを現在受信しているコントローラでないとき、ターゲットコントローラは、コントローラにより転送された書き込み要求を受信する。
具体的には、全ての制御装置内のあらゆる２つのコントローラが、それぞれの状態を検知するために、互いにハートビートパケットを周期的に送信する。コントローラが、予め設定された期間内に別のコントローラにより送信されたハートビートパケットを受信しない場合、コントローラが不良であると決定され得る。この場合、プライマリコントローラは、各コントローラのミラーリング関係を再調整する必要がある。ハートビート期間と予め設定された期間は、実際の要件に基づいて設定されてよい。これは、本出願において限定されない。例えば、図５において、制御装置５２０及び制御装置５３０内の８つのコントローラは、互いにハートビートパケットを送信する。コントローラ５２１が、予め設定された期間内に、コントローラ５２２により送信されたハートビートパケットを受信しない場合、コントローラ５２１は、コントローラ５２２が不良であると決定してもよい。
さらに、ターゲットコントローラを含むＭ個のコントローラが不良であるとき、プライマリコントローラは、残りのミラーコントローラから新しいターゲットコントローラを決定し、新しいターゲットコントローラのためにＭ個の新しいミラーコントローラを確立して、バックアップコントローラグループ内のコントローラの数量が依然として前と同じであり（すなわち、Ｎ個のコントローラ）、新しいターゲットコントローラ内のデータがＭ個の新しいミラーコントローラにミラーリングされることを保証する。さらに、プライマリコントローラは、ホストから書き込み要求を受信し、次いで、書き込み要求を新しいターゲットコントローラに転送することができる。新しいターゲットコントローラは、書き込み要求内の書き込まれるべきデータを、新しいターゲットコントローラのメモリ及び新しいターゲットコントローラのミラーコントローラ（Ｍ個の新しいミラーコントローラを含む）のメモリに書き込む。
任意で、Ｎの値は３である。具体的には、ターゲットコントローラは２つのミラーコントローラを含み、ターゲットコントローラと、ミラーコントローラの少なくとも１つは、異なる制御装置に配置される。
任意で、Ｎの値は３である。具体的には、ターゲットコントローラは２つのミラーコントローラを含み、ターゲットコントローラと、ミラーコントローラの少なくとも１つは、異なる制御装置に配置される。
例えば、図６Ａ－１及び図６Ａ－２を参照する。図６Ａ－１及び図６Ａ－２に示すように、制御装置５２０及び制御装置５３０が正常に動作するとき、コントローラ５２１、コントローラ５２２、及びコントローラ５３２は、バックアップコントローラグループを形成し、それぞれ、データＡと、データＡのコピーデータＡ１、及びＡ２を記憶する。コントローラ５２２、コントローラ５３１、及びコントローラ５３２は、別のバックアップコントローラグループを形成し、それぞれ、データＣと、データＣのコピーデータＣ１、及びＣ２を記憶する。データＡについて、データＡのターゲットコントローラはコントローラ５２１である。コントローラ５２２及びコントローラ５３２がデータＡのコピーデータＡ１及びＡ２を記憶しているため、コントローラ５２１及びコントローラ５２２が同時に不良であるとき、プライマリコントローラは、コントローラ５３２を新しいターゲットコントローラとして選択する。換言すれば、コントローラ５３２に記憶されたデータは、データＡに変更される。プライマリコントローラは、新しいミラーリング関係を再確立する。コントローラ５３２が新しいターゲットコントローラとして決定された後、データＡのコピーデータＡ１及びＡ２はそれぞれ、コントローラ５３１及びコントローラ５２３にミラーリングされる。換言すれば、コントローラ５２３及びコントローラ５３１は、コントローラ５３２のミラーコントローラである。同様に、データＣについて、データＣのターゲットコントローラはコントローラ５３１である。コントローラ５２２がデータＣのコピーデータＣ２を記憶しているため、コントローラ５２２が不良であるとき、プライマリコントローラは、ターゲットコントローラ５３１のための新しいミラーコントローラを確立して、新しいミラーリング関係を確立する。プライマリコントローラは、データＣのコピーデータをコントローラ５２４にミラーリングする。換言すれば、コントローラ５２４及びコントローラ５３２は、ターゲットコントローラ５３１のミラーコントローラである。
第１の制御装置が４つのコントローラを含み、第２の制御装置が４つのコントローラを含むシナリオにおいて、本発明で提供される方法は、７つのコントローラが不良であるときにサービスが中断されないことをサポートし得る。詳細については、図６Ｃ－１～図６Ｃ－４に示す実施形態を参照する。図６Ｃ－１～図６Ｃ－４に示すように、制御装置５２０及び制御装置５３０が正常に動作するとき、コントローラ５２１はデータＡを記憶し、コントローラ５２２及びコントローラ５３２はデータＡのコピーデータＡ１及びＡ２をそれぞれ記憶する。コントローラ５２３はデータＢを記憶し、コントローラ５２４及びコントローラ５３４はデータＢのコピーデータＢ１及びＢ２をそれぞれ記憶する。コントローラ５３１はデータＣを記憶し、コントローラ５３２及びコントローラ５２２はデータＣのコピーデータＣ１及びＣ２をそれぞれ記憶する。コントローラ５３３はデータＤを記憶し、コントローラ５３４及びコントローラ５２４はデータＤのコピーデータＤ１及びＤ２をそれぞれ記憶する。コントローラ５２１が不良であるとき、プライマリコントローラは、新しいミラーリング関係を確立し、データＡのターゲットコントローラとしてコントローラ５２２を使用し、データＡのコピーデータＡ１をコントローラ５２３にミラーリングする。他のコントローラ間のミラーリング関係は変わらないままである。さらに、コントローラ５２２も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５２３を使用し、データＡのコピーデータＡ１をコントローラ５２４にミラーリングする。データＣのコピーデータＣ２はコントローラ５２４に再ミラーリングされる。他のコントローラ間のミラーリング関係は変わらないままである。さらに、コントローラ５２３も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５２４を使用し、データＡのコピーデータＡ１をコントローラ５３４にミラーリングする。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５２４を使用し、データＢのコピーデータＢ１をコントローラ５３２にミラーリングする。他のコントローラ間のミラー関係は変わらないままである。さらに、コントローラ５２４も不良である。プライマリコントローラは、データＡのターゲットコントローラとしてコントローラ５３４を使用し、データＡのコピーデータＡ１をコントローラ５３１にミラーリングする。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５３２を使用し、データＢのコピーデータＢ１をコントローラ５３１にミラーリングする。プライマリコントローラは、データＣのコピーデータＣ２をコントローラ５３４に再ミラーリングする。プライマリコントローラは、データＤのコピーデータＤ２をコントローラ５３２に再ミラーリングする。別のミラーリング関係は変わらないままである。さらに、コントローラ５３１も不良である。プライマリコントローラは、データＡのコピーデータＡ１をコントローラ５３３に再ミラーリングする。プライマリコントローラは、データＢのコピーデータＢ１をコントローラ５３３に再ミラーリングする。プライマリコントローラは、データＣのターゲットコントローラとしてコントローラ５３２を使用し、データＣのコピーデータＣ１をコントローラ５３３にミラーリングする。別のミラーリング関係は変わらないままである。さらに、コントローラ５３２も不良である。この場合、２つのコントローラ、すなわち、コントローラ５３３及びコントローラ５３４のみが残されている。したがって、プライマリコントローラにより管理されるミラーリング関係において、各ターゲットコントローラは、１つのミラーコントローラのみを含む。プライマリコントローラは、データＢのターゲットコントローラとしてコントローラ５３３を使用する。コントローラ５３３は、データＣのターゲットコントローラ及びデータＤのターゲットコントローラとしても使用される。コントローラ５３４が、データＢのコピーデータＢ１、データＣのコピーデータＣ１、及びデータＤのコピーデータＤ１を記憶するため、プライマリコントローラは、新しいミラーリング関係を確立する必要はない。さらに、コントローラ５３３も不良である。全てのコントローラのうちのコントローラ５３４のみが残されている。全てのデータは、コントローラ５３４にのみ記憶することができ、バックアップすることはできない。換言すれば、プライマリコントローラは、新しいミラーコントローラを確立することができず、コントローラ５３４は、データＡ、データＢ、データＣ、及びデータＤのターゲットコントローラとして使用される。
可能な一実装において、ターゲットコントローラ９１１０とターゲットコントローラ９１１０のミラーコントローラは、バックアップコントローラグループを形成する。バックアップコントローラグループは、Ｎ個のコントローラを含む。Ｎは２以上の整数である。記憶制御システム９００は、プライマリコントローラ９２１０を含む。プライマリコントローラ９２１０は、別のコントローラを管理するように構成された、第１の制御装置９１００及び第２の制御装置９２００内のコントローラから選択されたコントローラである。プライマリコントローラ９２１０は、バックアップコントローラグループ内のＭ個のコントローラが不良であり、Ｍ個のコントローラがターゲットコントローラを含むとき、新しいターゲットコントローラとしてターゲットコントローラのミラーコントローラからコントローラを選択するように構成されたトラブルシューティングモジュール９２１１であり、新しいターゲットコントローラは、書き込み要求を受信するように構成される、トラブルシューティングモジュール９２１１と、新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、新しいターゲットコントローラのメモリ内のデータをＭ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュール９２１２であり、Ｍは１以上Ｎ未満の整数である、ミラーリングモジュール９２１２を含む。

Claims (15)

  1. 記憶システムの信頼性を向上させる方法であって、前記記憶システムは第１の制御装置及び第２の制御装置を含み、当該方法は、
    ターゲットコントローラにより、書き込み要求を受信するステップであり、前記書き込み要求は書き込まれるべきデータを含み、前記ターゲットコントローラは前記第１の制御装置に属する、ステップと、
    前記ターゲットコントローラにより、前記書き込まれるべきデータを前記ターゲットコントローラのメモリに書き込むステップと、
    前記ターゲットコントローラにより、前記書き込まれるべきデータを前記ターゲットコントローラのミラーコントローラのメモリに書き込むステップであり、少なくとも１つのミラーコントローラが前記第２の制御装置に属する、ステップと、
    を含む方法。
  2. 前記第１の制御装置及び前記第２の制御装置は記憶装置に接続され、当該方法は、
    前記第１の制御装置が不良であるとき、前記第２の制御装置を使用することにより前記記憶装置にアクセスするステップ
    をさらに含む、請求項１に記載の方法。
  3. 前記ターゲットコントローラと前記ターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成し、前記バックアップコントローラグループはＮ個のコントローラを含み、Ｎは２以上の整数であり、
    当該方法は、
    前記バックアップコントローラグループ内のＭ個のコントローラが不良であり、前記Ｍ個のコントローラが前記ターゲットコントローラを含むとき、プライマリコントローラにより、新しいターゲットコントローラとして前記ターゲットコントローラの前記ミラーコントローラからコントローラを選択するステップであり、前記新しいターゲットコントローラは、前記書き込み要求を受信するように構成され、前記プライマリコントローラは、別のコントローラを管理するように構成された、前記第１の制御装置及び前記第２の制御装置内のコントローラから選択されたコントローラである、ステップと、
    前記プライマリコントローラにより、前記新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、前記新しいターゲットコントローラのメモリ内のデータを前記Ｍ個の新しいミラーコントローラにミラーリングするステップであり、Ｍは１以上Ｎ未満の整数である、ステップと、
    をさらに含む、請求項１又は２に記載の方法。
  4. 前記ターゲットコントローラと前記ターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成し、前記バックアップコントローラグループはＮ個のコントローラを含み、Ｎは２以上の整数であり、
    当該方法は、
    前記バックアップコントローラグループ内のＭ個のコントローラが不良であり、前記Ｍ個のコントローラが前記ターゲットコントローラを含まないとき、プライマリコントローラにより、前記ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、前記ターゲットコントローラの前記メモリ内のデータを前記Ｍ個の新しいミラーコントローラにミラーリングするステップであり、前記プライマリコントローラは、別のコントローラを管理するように構成された、前記第１の制御装置及び前記第２の制御装置内のコントローラから選択されたコントローラであり、Ｍは１以上Ｎ未満の整数である、ステップと、
    をさらに含む、請求項１又は２に記載の方法。
  5. Ｎは３に等しい、請求項３又は４に記載の方法。
  6. 前記第１の制御装置が不良であるとき、前記第２の制御装置内にある、前記ターゲットコントローラの１つのミラーコントローラが、新しいターゲットコントローラとして使用され、前記新しいターゲットコントローラのためにミラーコントローラが確立され、前記新しいターゲットコントローラのメモリ内のデータは前記新しいミラーコントローラのメモリにミラーリングされる、請求項１又は２に記載の方法。
  7. 記憶制御システムであって、第１の制御装置及び第２の制御装置を含み、前記第１の制御装置はターゲットコントローラを含み、前記ターゲットコントローラは、
    書き込み要求を受信するように構成された受信モジュールであり、前記書き込み要求は書き込まれるべきデータを含む、受信モジュールと、
    前記書き込まれるべきデータを前記ターゲットコントローラのメモリに書き込むように構成された処理モジュールであり、
    前記処理モジュールはさらに、前記書き込まれるべきデータを前記ターゲットコントローラのミラーコントローラのメモリに書き込むように構成され、少なくとも１つのミラーコントローラが前記第２の制御装置に属する、処理モジュールと、
    を含む、記憶制御システム。
  8. 前記ターゲットコントローラと前記ターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成し、前記バックアップコントローラグループはＮ個のコントローラを含み、Ｎは２以上の整数であり、当該記憶制御システムは、プライマリコントローラを含み、前記プライマリコントローラは、別のコントローラを管理するように構成された、前記第１の制御装置及び前記第２の制御装置内のコントローラから選択されたコントローラであり、前記プライマリコントローラは、
    前記バックアップコントローラグループ内のＭ個のコントローラが不良であり、前記Ｍ個のコントローラが前記ターゲットコントローラを含むとき、前記プライマリコントローラにより、新しいターゲットコントローラとして前記ターゲットコントローラの前記ミラーコントローラからコントローラを選択するように構成されたトラブルシューティングモジュールであり、前記新しいターゲットコントローラは、前記書き込み要求を受信するように構成される、トラブルシューティングモジュールと、
    前記新しいターゲットコントローラのためのＭ個の新しいミラーコントローラを確立し、前記新しいターゲットコントローラのメモリ内のデータを前記Ｍ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールであり、Ｍは１以上Ｎ未満の整数である、ミラーリングモジュールと、
    を含む、請求項７に記載の記憶制御システム。
  9. 前記ターゲットコントローラと前記ターゲットコントローラのミラーコントローラはバックアップコントローラグループを形成し、前記バックアップコントローラグループはＮ個のコントローラを含み、Ｎは２以上の整数であり、当該記憶制御システムは、プライマリコントローラをさらに含み、前記プライマリコントローラは、別のコントローラを管理するように構成された、前記第１の制御装置及び前記第２の制御装置内のコントローラから選択されたコントローラであり、前記プライマリコントローラは、
    前記バックアップコントローラグループ内のＭ個のコントローラが不良であり、前記Ｍ個のコントローラが前記ターゲットコントローラを含まないとき、前記プライマリコントローラにより、前記ターゲットコントローラのためのＭ個の新しいミラーコントローラを確立するように構成されたトラブルシューティングモジュールと、
    前記ターゲットコントローラの前記メモリ内のデータを前記Ｍ個の新しいミラーコントローラにミラーリングするように構成されたミラーリングモジュールであり、Ｍは１以上Ｎ未満の整数である、ミラーリングモジュールと、
    を含む、請求項７に記載の記憶制御システム。
  10. Ｎは３に等しい、請求項８又は９に記載の記憶制御システム。
  11. 前記第１の制御装置が不良であるとき、前記第２の制御装置内にある、前記ターゲットコントローラの１つのミラーコントローラが、新しいターゲットコントローラとして使用され、前記新しいターゲットコントローラのためにミラーコントローラが確立され、前記新しいターゲットコントローラのメモリ内のデータは前記新しいミラーコントローラのメモリにミラーリングされる、請求項７に記載の記憶制御システム。
  12. 記憶制御システムであって、第１の制御装置及び第２の制御装置を含み、前記第１の制御装置はターゲットコントローラを含み、前記ターゲットコントローラはプロセッサ及びメモリを含み、前記プロセッサは、前記メモリに記憶されたコンピュータ命令を実行して、前記ターゲットコントローラが請求項１乃至６のうちいずれか１項に記載の方法を実行することを可能にする、記憶制御システム。
  13. 当該記憶制御システムはプライマリコントローラを含み、前記プライマリコントローラは、別のコントローラを管理するように構成された、前記第１の制御装置及び前記第２の制御装置内のコントローラから選択されたコントローラであり、前記プライマリコントローラはプロセッサ及びメモリを含み、前記プロセッサは、前記メモリに記憶されたコンピュータ命令を実行して、前記プライマリコントローラが請求項１乃至６のうちいずれか１項に記載の方法を実行することを可能にする、請求項１２に記載の記憶制御システム。
  14. コンピュータ記憶媒体であって、コンピュータプログラムを記憶し、前記コンピュータプログラムがプロセッサにより実行されると、請求項１乃至６のうちいずれか１項に記載の方法が実施される、コンピュータ記憶媒体。
  15. コンピュータプログラム製品であって、コンピュータ命令を含み、前記コンピュータ命令がコンピュータにより実行されると、前記コンピュータは請求項１乃至６のうちいずれか１項に記載の方法を実行可能にされる、コンピュータプログラム製品。
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