JP2022522047A - 連想メモリバッファを備えた連想メモリシステム - Google Patents

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Abstract

装置（例えば、連想メモリシステム）は、コントローラ、コントローラに結合された第１の連想メモリ及びコントローラに結合された第２の連想メモリを有し得る。コントローラは、入力データが、第１のデータ及び第２のデータと同時に比較されるように、第１の連想メモリに、入力データを第１の連想メモリに格納された第１のデータと比較させ、第２の連想メモリに、入力データを第２の連想メモリに格納された第２のデータと比較させ、第１のデータが無効でありかつ第２のデータが第１のデータに対応するとの判定に応えて、入力データと第１のデータの比較結果を、入力データと第２のデータの比較結果に置き換えるように構成することができる。

Description

本開示は、一般に、連想メモリ、より詳細には、連想メモリバッファを備えた連想メモリシステムに関する。
メモリシステムは、コンピュータ、携帯電話、ハンドヘルド電子デバイスなどといった電子システムに実装され得る。ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアコントローラ（ｅＭＭＣ）デバイス、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイスなどといった一部のメモリシステムは、ホストからのホスト（例えば、ユーザ）データを格納するための不揮発性ストレージメモリを含み得る。不揮発性ストレージメモリは、電源が入っていないとき、格納されたデータを保持することによって永続的データを提供し、他のタイプのメモリの中でもとりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、３次元クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導電性メモリなどの抵抗変化型メモリを含み得る。
様々な抵抗可変メモリセルなどの一部のメモリセルは、メモリセルが、セルにアクセスするのに用いられる信号線の交点に（例えば、ワード線とビット線の交点に）配置されるようなクロスポイントアーキテクチャに配置することができる。抵抗可変メモリセルの状態（例えば、格納データ値）は、例えばメモリセルのプログラムされた抵抗に依存し得る。
いくつかの例では、メモリセルの抵抗は、低閾値電圧（Ｖｔ）状態（例えば、「セット」状態）または高Ｖｔ状態（例えば、「リセット」状態）にプログラムすることができる。抵抗可変メモリセルの状態（例えば、格納されたデータ値）は、例えば、読み出し電圧または限界電圧と称され得る検知電圧のセルへの（例えば、セル全体への）印加に応えてセルがその導電状態を変化させるかどうか（例えば、切り替えイベントを経験する）かどうかを判定することによって、判定することができる。例えば、限界電圧は、リセット状態に対応するＶｔ（例えば、Ｖｔ分布）とセット状態に対応するＶｔ（例えば、Ｖｔ分布）の間のマージンに在るように選択することができる。
メモリは通常、ホストが提供したアドレスに応えて、ユーザデータをホストに返す（例えば、読み取り操作中に）。別の形態のメモリは、連想パターンメモリ（ＡＰＭ）としても知られる連想メモリ（ＣＡＭ）である。いくつかの例では、ＣＡＭは、入力データ（例えば、入力データベクトル）を受信し得、検索を実行して入力データがＣＡＭに格納されているかどうかを判定し得る。例えば、ＣＡＭは、ＣＡＭの格納データ（例えば、格納データベクトル）が入力データと一致するかどうかを判定し得る。
ＣＡＭは、コンピュータシステム、データベース、画像もしくは音声認識、バイオメトリクス、データ圧縮、キャッシュメモリコントローラ、またはコンピュータ及び通信ネットワーク（例えば、ネットワークスイッチ、メディアアクセスコントローラ、ネットワークルータなどでの）などでの、高速検索またはパターンマッチングを必要とするアプリケーションでハードウェアベースの検索デバイスとして利用することができる。
本開示のいくつかの実施形態による、装置の簡略化されたブロック図である。 本開示のいくつかの実施形態による、プログラミング直後の不揮発性メモリセルの閾値電圧分布の例の図である。 本開示のいくつかの実施形態による、プログラミング直後の不揮発性メモリセルの閾値電圧分布の別の例の図である。 本開示のいくつかの実施形態による、プログラミング後ある閾値時間長後の不揮発性メモリセルの閾値電圧分布の例の図である。 本開示のいくつかの実施形態による、データ構造の例の図である。 本開示のいくつかの実施形態による、連想メモリの簡略化されたブロック図である。 本開示のいくつかの実施形態による、コントローラで受信した結果ベクトルの図である。 本開示のいくつかの実施形態による、不揮発性連想メモリの一部の図である。 本開示のいくつかの実施形態による、入力データを不揮発性連想メモリに格納されたデータと比較する例の図である。
様々な例で、不揮発性メモリをＣＡＭとして使用することができる。不揮発性メモリＣＡＭを設けることには、揮発性ＣＡＭ（例えば、ＳＲＡＭ ＣＡＭ）に比べ様々な利益が存在し得る。例えば、不揮発性ＣＡＭは、データの保持に電力を必要とせず、不揮発性メモリセルは揮発性メモリセルと比較してフットプリントが小さいことが多いため、より高いストレージ密度を提供することができる。しかしながら、多くの場合、揮発性ＣＡＭは、不揮発性ＣＡＭと比較してより高速なアクセス時間（例えば、読み取り／書き込み時間）を提供することができる。
場合によっては、カルコゲニドベースのメモリセルなどの一部の抵抗可変メモリセルに格納されたデータは、メモリセルがプログラムされた（例えば、書き込まれた）直後は有効（例えば、信頼できる）ではない場合がある。したがって、プログラム直後のそのようなメモリセルを確実に読み取ることは可能でない場合がある。例えば、本明細書中でさらに説明するように、そのようなメモリセルは、それらを確実に読み取ることができるまで、ひいてはメモリセルによって格納されたデータが有効となるまで、プログラム後、閾値時間長（例えば、約１ミリ秒）、ドリフトすることを可能とする必要があり得る。したがって、そのような抵抗可変メモリセルを用いるＣＡＭにアクセスすることができる速度は、閾値時間長によって制限することができる。
本明細書中でさらに説明するように、本開示の様々な実施形態は、一部の抵抗可変不揮発性メモリセルに書き込まれたデータは、データが書き込まれた直後は無効であり得るということを考慮することができるＣＡＭ実装を提供する。したがって、実施形態は、他の利益の中でもとりわけ、以前のアプローチと比較して向上したアクセス時間を有する不揮発性ＣＡＭを提供することができる。例として、いくつかの実施形態は、メインＣＡＭとして不揮発性の第１のＣＡＭを使用し、バッファＣＡＭとして揮発性ＣＡＭ（例えば、ＳＲＡＭバッファＣＡＭ）などの第２のＣＡＭを使用することができる。例えば、そのような揮発性ＣＡＭに格納されたデータは、データが書き込まれてすぐに有効であり得、かくして、データは、データが書き込まれてすぐに、入力データと確実に比較することができる。
いくつかの例では、入力データは、メインＣＡＭに格納されたデータ及びバッファＣＡＭに格納されたデータと同時に比較することができる。メインＣＡＭに格納されたデータが無効（信頼できない）との判定に応えて、例えば、入力データとメインＣＡＭのデータの比較結果が無効であるとの判定に応えて、入力データとメインＣＡＭのデータの比較結果を、入力データとバッファＣＡＭのデータの比較結果に置き換えることができる。例えば、メインＣＡＭのデータ、ひいては入力データとメインＣＡＭのデータの比較結果は、データが第１の連想メモリに書き込まれる時間から入力データが第１の連想メモリのデータと比較される時間までの経過時間が閾値時間長未満であるとき、無効であり得る。例えば、閾値時間長は、データが第１の連想メモリに書き込まれる時間からメインＣＡＭのデータが有効になる、ひいては入力データと第１の連想メモリに書き込まれたデータの比較結果が有効になる時間までの経過時間であり得ることに留意されたい。バッファＣＡＭをメイン不揮発性ＣＡＭと併せることによって、例えば、入力データと不揮発性ＣＡＭのデータの比較結果が有効になるまでの待機に関連する遅延を排除することができる。
バッファＣＡＭのバッファをメイン不揮発性ＣＡＭと併せて用いると、メインＣＡＭと併せてバッファとしてＤＲＡＭバッファまたはテーブルを用いる場合と比較して、エネルギー要件、コスト、及び信頼できる比較結果を取得するのにかかる時間を削減することができる。例えば、ＤＲＡＭまたはテーブルの使用には、入力データと比較されているメインＣＡＭのデータに対応するデータを識別するために、ＤＲＡＭまたはテーブルのコンテンツ全体をスキャンするという時間のかかるプロセスが含まれ得る。
図１Ａは、本開示のいくつかの実施形態による、コンピューティングシステム１００の形態の装置の簡略化されたブロック図である。コンピューティングシステム１００は、例えば、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）ＣＡＭシステムであり得るＣＡＭシステム１０２の形態の装置を含む。
ＣＡＭシステム１０２は、コントローラ１０４、バス１０８を介してコントローラ１０４に結合されたＣＡＭ１０６－１から１０６－８、ならびにコントローラ１０４に結合されたＣＡＭ１１０－１及び１１０－２を含み得る。８個のＣＡＭ１０６及び２個のＣＡＭ１１０が示されているが、任意の数のＣＡＭ１０６及びＣＡＭ１１０が存在し得る。いくつかの例では、ＣＡＭ１０６は、メイン（例えば、一次）ＣＡＭと呼ばれ得、ＣＡＭ１１０は、バッファＣＡＭと呼ばれ得る（例えば、ＣＡＭ１１０は、ＣＡＭ１０６のバッファとして機能することができるので）。いくつかの例では、ＣＡＭ１０６－１から１０６－８を含み得る単一のメインＣＡＭ１０６が在り得、ＣＡＭ１１０－１及び１１０－２を含み得る単一のバッファＣＡＭ１１０が在り得る。本明細書中では、「ＣＡＭ１０６」及び／または「メインＣＡＭ」は、ＣＡＭ１０６－１から１０６－８の１つまたは複数を指すのに用いられ、「ＣＡＭ１１０」及び／または「バッファＣＡＭ」は、ＣＡＭ１１０－１及び１１０－２の１つまたは複数を指すのに用いられる。
コントローラ１０４は、入力データがＣＡＭ１０６及び１１０に格納されたデータと同時に比較されるように、ＣＡＭ１０６に、（例えば、ホスト１０３からの）入力データベクトルなどの入力データを、ＣＡＭ１０６に格納された格納データベクトルなどの格納データと比較させることができ、ＣＡＭ１１０に、入力データを、ＣＡＭ１１０に格納されたデータと比較させることができる。コントローラ１０４は、ＣＡＭ１０６に格納されたデータが無効である、ひいては入力データとＣＡＭ１０６に格納されたデータの比較結果が無効であるとの、そして、例えば、ＣＡＭ１１０に格納されたデータがＣＡＭ１０６に格納されたデータに対応するとの判定に応えて、入力データとＣＡＭ１０６に格納されたデータの比較結果を、入力データとＣＡＭ１１０に格納されたデータの比較結果に置き換えることができる。
コントローラ１０４は、ＣＡＭ１０６にデータが書き込まれる時間から入力データがＣＡＭ１０６のデータと比較される時間までの経過時間が閾値時間長未満であると判定することによって、ＣＡＭ１０６に格納されたデータが無効であると判定することができる。例えば、閾値時間長は、データがＣＡＭ１０６に書き込まれる時間からＣＡＭ１０６に書き込まれたデータが有効になる時間までの経過時間であり得ることに留意されたい。
いくつかの例では、ＣＡＭ１０６は不揮発性ＣＡＭであり得、ＣＡＭ１１０はＳＲＡＭ ＣＡＭなどの揮発性ＣＡＭであり得る。例えば、ＣＡＭ１１０に格納されたデータは、ＳＲＡＭメモリセルに格納され得、ＣＡＭ１０６に格納されたデータは、不揮発性メモリセルに格納され得る。ＣＡＭ１０６に格納されたデータは、例えば、データがＣＡＭ１０６でプログラムされるときからドリフトすることができる。いくつかの例では、ＣＡＭ１０６は、抵抗可変メモリセルなどの、ドリフトすることができるメモリセルを含み得る、３Ｄ ＸＰｏｉｎｔデバイスなどのクロスポイントデバイスであり得る。
様々な例では、コントローラ１０４は、入力データベクトルと、バッファＣＡＭ（例えば、ＣＡＭ１１０）またはメインＣＡＭ（例えば、ＣＡＭ１０６）に格納されたデータベクトルの一致を検証するのに用いることができる一致検証回路を含み得る。例えば、入力データベクトルが格納データベクトルと一致する旨受信したことに応えて、一致検証回路は、バッファＣＡＭまたはメインＣＡＭに、格納データベクトルを読み取らせ、バッファＣＡＭまたはメインＣＡＭから読み取られたデータベクトルをコントローラ１０４に返させることができる。次に、一致検証回路は、返されたデータベクトルを入力データベクトルと比較して、以前に示された一致が有効であるかどうかを判定することができる。
いくつかの例では、メインＣＡＭ及びバッファＣＡＭは、入力データベクトルと格納ベクトルの一致を検証するのに用いることができる一致検証回路を含み得る。例えば、入力データベクトルが格納データベクトルと一致していることに応えて、一致検証回路は、格納データベクトルを読み取り、読み取られたデータベクトルを入力データベクトルと比較して、以前に示された一致が有効であるかどうかを判定することができる。一致が無効である場合、一致検証回路は、比較結果を一致から不一致に変更し、その結果をコントローラ１０４に送信することができる。メインＣＡＭの一致検証回路が入力データと格納データベクトルの一致を無効と判定する様々な例では、コントローラ１０４は、閾値時間長を増加させ得る。
図１Ｂは、本開示のいくつかの実施形態による、プログラミング（書き込み）直後の不揮発性メモリセルのＶｔ分布の例を示す。図１Ｃは、本開示のいくつかの実施形態による、プログラミング直後の不揮発性メモリセルのＶｔ分布の別の例を示す。図１Ｄは、本開示のいくつかの実施形態による、プログラミング後、ある閾値時間長後の不揮発性メモリセルのＶｔ分布の例を示す。
図１Ｂから１Ｄの例では、Ｖｔ分布１０５はセット状態と称され得、Ｖｔ分布１０７はリセット状態と称され得る。図１Ｂから１Ｄの例では、Ｖｔ分布１０５は、論理のデータ値１を格納するようにプログラムされたメモリセルに対応し、Ｖｔ分布１０７は、論理のデータ値０を格納するようにプログラムされたメモリセルに対応する。しかしながら、実施形態は、この割り当てエンコーディングに限定されるものではない。図１Ｂから１Ｄの例は、メモリセルをセット状態からリセット状態にプログラミングすることを表すことに留意されたい。
図１Ｂから１Ｄの例では、エッジ電圧Ｅ１は、分布１０５の上縁に対応するＶｔとして定義することができ、エッジ電圧Ｅ２は、分布１０７の下縁に対応するＶｔとして定義することができる。マージン（例えば、ウィンドウ）Ｗは、Ｅ２とＥ１の差である。例えば、Ｗ＝Ｅ２－Ｅ１である。図１Ｂから１Ｄの例では、ＶＤＭは、メモリセル（例えば、メモリセルによって格納されたデータ値）の格納状態（例えば、「１」または「０」）を判定するのに用いることができる限界電圧を表す。いくつかの例では、ＶＤＭは、メモリセルによって格納されたデータ値と比較される入力データ値に対応し得る。図１Ｄに示すように、限界電圧ＶＤＭは、マージンＷに在るように選択することができる。
場合によっては、一部の抵抗可変メモリセルなどの様々な不揮発性メモリセルが、例えばセット状態からリセット状態にプログラムされるとき、メモリセルのデータは、プログラミング直後には有効でない場合がある。これは、図１Ｂ及び１Ｃに示すように、マージンＷが、プログラミング直後セット状態とリセット状態をＶＤＭが確実に区別するのに不十分であり得るからである。
場合によっては、図１Ｂに示すように、プログラミング直後、マージンＷは小さすぎてＶＤＭがマージンＷにない場合がある。例えば、ＶＤＭは、マージンＷの外側そしてＶｔ分布１０７の内側に在る。場合によっては、図１Ｃに示すように、セット状態及びリセット状態に対応するＶｔ分布が実際にオーバーラップし得る。例えば、図１ＣのマージンＷは、エッジ電圧Ｅ１がエッジ電圧Ｅ２よりも大きいので、負である。図１Ｂの例のように、ＶＤＭは図１ＣにおいてＶｔ分布１０７の内側に在ることに留意されたい。
図１Ｂ及び１Ｃに示すように、プログラミング直後にメモリセルにＶＤＭを印加すると、無効な結果を生成し得る。図１Ｂ及び１Ｃの例では、例えば、ＶＤＭよりも小さいＶｔｓを有する分布１０７のメモリセルは、ＶＤＭの印加に応えてデータ値１を格納すると判定され得、ＶＤＭよりも大きいＶｔｓを有するＶｔ分布１０７のメモリセルは、データ値０を格納すると判定され得る。かくして、図１Ｂ及び１Ｃのメモリセルに格納されたデータは無効であり得る。
しかしながら、一部の抵抗可変メモリセルのＶｔｓは、例えば、リセット状態にプログラムされた後、時間の経過とともにドリフト（例えば、より高い絶対値に）し得る。Ｖｔｓがドリフトするにつれて、リセットＶｔ分布は、図１Ｂ及び１Ｃに矢印で示すように、セットＶｔ分布から離れ得、マージンＷは増加する。マージンＷが、例えば図１Ｄに示すように、限界電圧がＶｔ分布１０５にもＶｔ分布１０７にも存在せずマージンに存在するポイントまで増加したとき、メモリセルをＶＤＭを用いて読み取った結果は有効であり得る（例えば、有効であると判定され得る）。かくして、図１Ｄのメモリセルに格納されたデータは有効であり得る。例えば、ＶＤＭに対応するデータ値を有する入力データとメモリセルに格納されたデータの比較、ひいてはそれらの比較の結果は、図１Ｄに示されている状況では有効であると判定され得るが、図１Ｂ及び１Ｃに示されている状況では無効であると判定され得る。
いくつかの例では、メモリセルがプログラムされる時間（たとえば、とき）からメモリセルに格納されたデータが有効になる時間までの経過時間が、本明細書中で言及される閾値時間長であり得る。例えば、図１Ｄは、閾値時間長以上であり得る、メモリセルがプログラムされたときからの経過時間に対応し得る。メモリセルが（例えば、データベクトルが）プログラムされる時間は、例えばプログラミング電圧がメモリセルに印加またはメモリセルから削除される時間であり得る。いくつかの例では、閾値時間長は、約１ミリ秒であり得る。
不揮発性メモリセルに格納されたデータは、閾値時間長未満の、データが書き込まれる時間からの経過時間において無効であり得、閾値時間長以上の、データが書き込まれる時間からの経過時間において有効であり得る。かくして、いくつかの例では、入力データと不揮発性メモリセルに格納されたデータの比較、ひいてはそれらの比較の結果は、閾値時間長未満の、データが書き込まれる時間から入力データがデータと比較される時間までの経過時間において無効であり、閾値時間長以上の、データが書き込まれる時間から入力データがデータと比較される時間までの経過時間において有効であると判定され得る。
図１Ｂから１Ｄの例では、セット状態及びリセット状態に対応するＶｔｓならびにＶＤＭは正であり、リセット状態に対応するＶｔｓは、正の方向で、セット状態に対応するＶｔｓよりも大きくドリフトはＶｔｓを正の方向に増加させるように機能する。しかしながら、セット状態及びリセット状態に対応するＶｔｓならびにＶＤＭは負であり得、リセット状態に対応するＶｔｓは、負の方向で、セット状態に対応するＶｔｓよりも大きくドリフトはＶｔｓを負の方向に増加させるように機能する。
少なくとも今説明した理由により、入力データとＣＡＭ１０６のメモリセルに格納されたデータの比較は、少なくとも閾値時間長未満の時間において無効であり得る。しかしながら、ＣＡＭ１１０に格納されたデータは、書き込まれてすぐに有効であり得る。こういうわけで、ＣＡＭ１０６のデータが無効である閾値時間長の間、入力データとＣＡＭ１０６に格納されたデータの比較結果の代わりに、入力データとＣＡＭ１１０に格納されたデータの比較結果を用いることができる。
いくつかの例では、コントローラ１０４は、ＣＡＭ１０６からデータを読み取り、読み取られたデータをＣＡＭ１０６のプログラムされることを意図されたデータと比較することによって、例えば、読み取られたデータをＣＡＭ１１０の対応するデータと比較し、読み取られたデータが不揮発性メモリセルのプログラムされることを意図されたデータと一致するかどうかを判定することによって、ＣＡＭ１０に格納されたデータが有効であるかどうかを判定することができる。例えば、コントローラ１０４は、読み取られたデータがＣＡＭ１０６のプログラムされることを意図されたデータと一致すると判定したことに応えて、読み取られたデータが有効であると判定することができ、読み取られたデータがＣＡＭ１０６のプログラムされることを意図されたデータと不一致であると判定したことに応えて、読み取られたデータが無効であると判定することができる。コントローラ１０４は、ＣＡＭ１０６に格納されたデータが有効であると判定することによって、入力データとＣＡＭ１０６に格納されたデータの比較が有効であると、かつ、ＣＡＭ１０６に格納されたデータが無効であると判定することによって、入力データとＣＡＭ１０６に格納されたデータの比較が無効であると判定することができることに留意されたい。
いくつかの例では、コントローラ１０４は、入力データベクトルとＣＡＭ１０６のデータベクトルの比較結果が有効であるかどうか、ひいてはＣＡＭ１０６のデータベクトルが有効であるかどうかを、結果を、入力データベクトルとＣＡＭ１０６のデータベクトルに対応するＣＡＭ１１０のデータベクトルの比較結果と比較することによって、判定することができる。結果が一致する場合、入力データベクトルとＣＡＭ１０６のデータベクトルの比較結果、ひいてはＣＡＭ１０６のデータベクトルは有効である。結果が不一致である場合、入力データベクトルとＣＡＭ１０６のデータベクトルの比較結果、ひいてはＣＡＭ１０６のデータベクトルは無効である。
いくつかの例では、コントローラ１０４は、メインＣＡＭ１０６に、データベクトルをメインＣＡＭ１０６及びバッファＣＡＭ１１０に同時に書き込みさせることができる。コントローラ１０４は、データベクトルがメインＣＡＭ及びバッファＣＡＭに同時に書き込まれるたびに（例えば、データベクトルがメインＣＡＭ及びバッファＣＡＭに同時に書き込まれることに応えて）、（例えば、コントローラ１０４における）ルックアップ（例えば、マッピング）テーブル１１２などのデータ構造を生成することができる。いくつかの例では、コントローラ１０４は、ルックアップテーブル１１２を管理することができる。
図１Ｅは、本開示のいくつかの実施形態による、ルックアップテーブル１１２の形態のデータ構造の例を示す。ルックアップテーブル１１２は、メインＣＡＭのデータベクトルが無効である間、メインＣＡＭのデータベクトルの位置（例えば、位置のアドレス）をバッファＣＡＭの対応するデータベクトルの位置（例えば、位置のアドレス）にマッピングするのに用いることができる（例えば、順序付けられた並びの）エントリ１１４－１から１１４－Ｎを含み得る。
例えば、データベクトルを格納しているメインＣＡＭのメモリセルのグループの位置を、データベクトルを格納しているバッファＣＡＭのメモリセルのグループの位置にマッピングすることができる。エントリ１１４は、メインＣＡＭのデータベクトルの位置のアドレス（例えば、アドレス）、メインＣＡＭのデータベクトルのアドレスがマッピングされるバッファＣＡＭの対応するデータベクトルのアドレス、及び、エントリ１１４で指定されたメインＣＡＭのデータベクトルに対応するタイムスタンプを含み得る。メインＣＡＭ及びバッファＣＡＭのデータベクトルのアドレスは、物理アドレスと呼ばれ得ることに留意されたい。
タイムスタンプは、データベクトルが、エントリ１１４で指定されたメインＣＡＭアドレスにプログラムされた時間であり得る。コントローラ１０４は、例えばエントリ１１４に、メインＣＡＭのデータベクトルのアドレス、バッファＣＡＭのデータベクトルのアドレス、及びデータベクトルがメインＣＡＭでプログラムされた時間を書き込むことによって、ルックアップテーブル１１２を管理することができる。
いくつかの例では、バッファＣＡＭの格納空間は、バッファＣＡＭ及びメインＣＡＭに同時に書き込まれた全てのデータベクトルを格納するのに十分であり得る。しかしながら、メインＣＡＭに書き込まれるデータベクトルの量がバッファＣＡＭの格納空間を超える場合、バッファＣＡＭで空間が使用可能になるまで、メインＣＡＭ及びバッファＣＡＭでのデータベクトルの同時書き込みを遅延させることができる。例えば、コントローラ１０４は、バッファＣＡＭがいっぱいであるとの判定に応えて、バッファＣＡＭにおいて以前に格納されたデータベクトルがバッファＣＡＭから削除されるまで、同時書き込みを遅延させることができる。コントローラ１０４は、以前に格納されたデータベクトルが、無効であるメインＣＡＭのデータベクトルにもはや対応しないとの判定に応えて、バッファＣＡＭに、以前に格納されたデータベクトルをバッファＣＡＭから削除させることができる。
コントローラ１０４は、ルックアップテーブル１１２を用いて、入力ベクトルと同時に比較されているメインＣＡＭ及びバッファＣＡＭのデータベクトルが互いと対応するかどうかを判定することができる。メインＣＡＭ及びバッファＣＡＭが入力データベクトルをメインＣＡＭ及びバッファＣＡＭのデータベクトルと同時に比較していることに応えて、コントローラ１０４は、ルックアップテーブル１１２に、メインＣＡＭのデータベクトルのアドレスに対応するエントリがあるかどうかを判定することができる。エントリがない場合、コントローラ１０４は、メインＣＡＭのデータベクトルはバッファＣＡＭのデータベクトルに対応していないという判定、及び／または、メインＣＡＭのデータベクトルは有効である；例えば、メインＣＡＭのデータベクトルと入力データベクトルの比較結果は有効であるという判定をなすことができる。したがって、コントローラ１０４は、入力データベクトルとメインＣＡＭのデータベクトルの比較結果を用いることができる。
ルックアップテーブル１１２に、メインＣＡＭのデータベクトルのアドレスに対応するエントリ１１４がある場合、コントローラ１０４は、メインＣＡＭのデータベクトルは、アドレスがそのエントリ１１４にあるバッファＣＡＭのデータベクトルに対応するという判定をなすことができ、メインＣＡＭのデータベクトルが有効であるかどうかをそのエントリ１１４のタイムスタンプから判定することができる。
例えば、コントローラ１０４は、タイムスタンプに指定された時間から比較の時間までの経過時間を判定することができる。経過時間が閾値時間長未満である場合、メインＣＡＭのデータベクトルは無効であり（例えば、比較に対して）、メインＣＡＭのデータベクトルのアドレスは、バッファＣＡＭのデータベクトルのアドレスにマッピングされる。例えば、メインＣＡＭのデータベクトルが無効であるという判定に応えて、入力データベクトルとバッファＣＡＭのデータベクトルの比較結果を、入力データベクトルとメインＣＡＭのデータベクトルの比較結果の代わりに用いることができる。
経過時間が閾値時間長以上の場合、メインＣＡＭのデータベクトルは有効である。いくつかの例では、コントローラ１０４は、エントリに指定されたアドレスを有するデータベクトルが有効であると判定したことに応えて、ルックアップテーブル１１２からエントリを削除、すなわちエントリのアドレスマッピングを無効化することができる。例えば、メインＣＡＭのデータベクトルが有効であると判定したことに応えて、有効であると判定されたメインＣＡＭのデータベクトルに対応するバッファＣＡＭのデータベクトルは、バッファＣＡＭから削除することができる。例えば、閾値時間長は、事前決定し、コントローラ１０４に格納することができることに留意されたい。
いくつかの例では、タイムスタンプは、メインＣＡＭのデータベクトルが有効になる（例えば、有効になると見なされる）時間であり得る。例えば、コントローラ１０４は、エントリ１１４に指定されたメインＣＡＭアドレスにデータベクトルがプログラムされる時間に閾値時間長を加えて、タイムスタンプを取得することができる。コントローラ１０４は、エントリがアクセスされる時間をタイムスタンプと比較することができる。時間がタイムスタンプよりも早い（例えば未満の）場合、エントリに対応する、メインＣＡＭのデータベクトルは無効である。時間がタイムスタンプよりも遅い（例えば、大きい）または等しい場合、データベクトルは有効である。
図１Ｅのルックアップテーブル１１２はタイムスタンプを含むが、実施形態はそのように限定されるものではなく、例えばタイムスタンプは省略することができる。タイムスタンプが省略されている実施形態の場合、ルックアップテーブル１１２のエントリの数は、メインＣＡＭが閾値時間長内に書き込むことができるデータベクトルの数に対応し得る。例えば、バッファＣＡＭ及びメインＣＡＭが同時にデータベクトルを書き込むたびに各マッピングは各エントリに書き込まれ得、Ｎ個のエントリすべてが閾値時間長内にマッピングを含み、かくしてルックアップテーブル１１２が閾値時間長内にいっぱいであるようにする。これは、各マッピングがメインＣＡＭの無効なデータベクトルに対応するように各マッピングが閾値時間長内にメインＣＡＭに書き込まれたデータベクトルに対応することを意味する。
いくつかの例では、ルックアップテーブル１１２は、循環的に書き込みすることができる（例えば、先入れ先出し（ＦＩＦＯ）法を用いて）。例えば、ルックアップテーブル１１２がいっぱいである場合、既存のマッピングを、最も古いマッピングが最初に上書きされる（例えば、無効化される（削除される））などのように、既存のマッピングが書き込まれた順序で、新しいマッピングで上書きすることができる。例えば、ルックアップテーブル１１２のＮ個のマッピングは閾値時間長内にメインＣＡＭに書き込まれたＮ個のデータベクトルに対応するので、最も古いマッピングは、少なくとも閾値時間長の間、ルックアップテーブル１１２に格納することができ、したがって、メインＣＡＭの対応するデータベクトルが有効であるとき、上書きすることができる。
かくして、各マッピングは、メインＣＡＭのその対応するデータベクトルが有効であるとき、上書きすることができる。したがって、コントローラ１０４は、ルックアップテーブル１１２の対応するマッピングがタイムスタンプを有さないことを把握したことに応えて、メインＣＡＭのデータベクトルは無効であると判定することができる。例えば、コントローラ１０４は、マッピングを用いて、入力データベクトルとメインＣＡＭのデータベクトルの比較結果を、入力データベクトルとバッファＣＡＭのデータベクトルの比較結果に置き換えることができる。コントローラ１０４はまた、入力データベクトルと、ルックアップテーブル１１２がマッピングを有さないメインＣＡＭの様々なデータベクトルの比較結果も、それらのデータベクトルは有効であり得るので、用いることができる。例えば、コントローラ１０４は、マッピングを新しいマッピングで上書きしたことに応えて、入力データベクトルと、上書きされたマッピングに対応するメインＣＡＭに格納されたデータベクトルの比較を用いることができる。
バッファＣＡＭは、バッファＣＡＭが閾値時間長内にデータベクトルでいっぱいになるように、閾値時間長内にメインＣＡＭに書き込むことができるものに対応する量のデータベクトルを格納するようにサイズ設定することができる。これは、バッファＣＡＭの各データベクトルはメインＣＡＭの無効なデータベクトルに対応することを意味する。
いくつかの例では、バッファＣＡＭは、ルックアップテーブル１１２と関連して説明されたのと同様の循環的な方法で書き込むことができる。例えば、バッファＣＡＭがいっぱいになると、既存のデータベクトルは、バッファＣＡＭの最も古いデータベクトルが最初に上書きされる（例えば削除される）などのように既存のデータベクトルが書き込まれた順序で、新しいデータベクトルで上書きすることができる。例えば、データベクトルは閾値時間長内にメインＣＡＭ及びバッファＣＡＭで同時に書き込まれるので、最も古いデータベクトルは、少なくとも閾値時間長の間バッファＣＡＭに格納することができ、かくして、メインＣＡＭの対応するデータベクトルが有効であるとき上書きすることができる。
コントローラ１０４は、入力データベクトルとメインＣＡＭのデータベクトルの比較結果を、対応するベクトルがバッファＣＡＭにある限り、入力データベクトルとバッファＣＡＭの対応するデータベクトルの比較結果に置き換えることができる。コントローラ１０４はまた、入力データベクトルと、バッファＣＡＭにないメインＣＡＭの様々なデータベクトルの比較結果も、それらのデータベクトルは有効であり得るので、用いることができる。例えば、コントローラ１０４は、バッファＣＡＭの対応するデータベクトルを新しいデータベクトルで上書きしたことに応えて、入力データベクトルとメインＣＡＭに格納されたデータベクトルの比較を用いることができる。
いくつかの例では、コントローラ１０４は、データベクトルのホスト１０３から受信した論理アドレスをメインＣＡＭのデータベクトルの物理アドレスにマッピングすることができる論理から物理（Ｌ２Ｐ）へのマッピングテーブルを含み得る。
コントローラ１０４は、他のタイプのコントローラの中でもとりわけ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び／または特定用途向け集積回路（ＡＳＩＣ）であり得る。ホスト１０３は、様々な他のタイプのホストの中でもとりわけ、例えば、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、モバイルデバイス（例えば、携帯電話）、ネットワークサーバ、インターネットオブシングス（ＩｏＴ）対応デバイス、またはメモリカードリーダなどのホストシステムであり得る。例えば、ホスト１０３は、バスを含み得るインターフェース１１６を介して（例えば、コントローラ１０４を介して）ＣＡＭシステム１０２にアクセス可能な１つまたは複数のプロセッサを含み得る。インターフェース１１６は、様々な数あるものの中でも、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）、ＰＣＩｅ、またはユニバーサルシリアルバス（ＵＳＢ）などの規格化されたインターフェースであり得る。
いくつかの例では、ＣＡＭシステム１０２は、コンピューティングシステム１００のメモリシステムの一部であり得る。例えば、メモリシステムは、ＳＳＤ、ＵＦＳデバイス、ｅＭＭＣデバイスなどのようなストレージシステムであり得る。ＣＡＭシステム１０２がメモリシステムの一部であり得る様々な例では、コントローラ１０４は、メモリシステムに結合されメモリシステムの様々なメモリデバイスを制御するように構成されたメモリシステムコントローラ（例えば、ＳＳＤコントローラ、特定用途向け集積回路ＡＳＩＣ、プロセッサなど）の一部であり得る。
図２は、本開示のいくつかの実施形態による、ＣＡＭ２２０の簡略化されたブロック図である。例えば、ＣＡＭ２２０はメインＣＡＭまたはバッファＣＡＭとして構成することができる。ＣＡＭ２２０は、入力データレジスタ２２４に結合することができるＣＡＭアレイ２２２を含む。ＣＡＭアレイ２２２は、データを（例えば、格納データベクトルの形で）格納することができ、入力データレジスタ２２４は、格納データベクトルと比較するために、コントローラ２０４（例えば、コントローラ１０４であり得る）から入力データベクトルを受信することができる。ＣＡＭ２２０がバッファＣＡＭである例では、ＣＡＭアレイ２２２は、ＳＲＡＭセルを有するＳＲＡＭメモリアレイであり得る。ＣＡＭ２２０がメインＣＡＭである例では、ＣＡＭアレイ２２２は、抵抗可変メモリセル（例えば、クロスポイント式に配置される）などの、少なくとも閾値時間長未満の時間の間無効であり得る不揮発性メモリセルを有する不揮発性メモリアレイであり得る。
ＣＡＭ２２０は、ＣＡＭ２２０の内部動作を指示することができＣＡＭアレイ２２２を管理することができる制御回路２２５（例えば、制御ステートマシン）を有し得る。制御回路２２５は、制御インターフェース２２６を介してコントローラ２０４から制御信号を受信することができる。例えば、コントローラ２０４は、制御回路２２５に、入力データベクトルをＣＡＭアレイ２２２に格納されたデータベクトルと比較させることができ、制御回路２２５に、データベクトルをＣＡＭアレイ２２２に書き込ませることができる。様々な例では、コントローラ２２５は、図１Ａに関連して前述した一致検証回路を含み得る。
検出器２２９は、線２３０－１から２３０－Ｍ（例えば、一致線）によってＣＡＭアレイ２２２に結合することができる。例えば、それぞれの線２３０－１から２３０－Ｍの各々は、ＣＡＭアレイ２２２に格納された各データベクトルに対応し得る。ＣＡＭ２２０がバッファＣＡＭである例では、線２３０の数は、ルックアップテーブル１１２のエントリ１１４の数に等しくあり得る。
検出器２２９は、格納データベクトルが入力データベクトルと一致するかどうかを検出することができ、それぞれの格納データベクトルごとに、それぞれの格納データベクトルが入力データベクトルと一致するかどうかを示す各結果（例えば、データビット）を生成することができる。例えば、図２に示されるように、検出器２２９は、各格納データベクトルが入力データベクトルと一致したことを示す論理値１（１）を有するデータビットを生成し得、各格納データベクトルが入力データベクトルと一致しなかった（例えば不一致だった）ことを示す論理値ゼロ（０）を有するデータビットを生成し得る。しかしながら、開示はそのように限定されるものではなく、論理１と論理０の役割を逆にすることができる。いくつかの例では、ベクトル比較の結果を組み合わせて、各格納ベクトルに対応するコンポーネント（例えば、１または０）を有する結果（例えば、出力）ベクトル２３５を形成することができる。
検出器２２９は、各格納ベクトルのアドレスを、結果ベクトル２３５の（例えば、各コンポーネントの）各結果に関連付ける（例えば、リンクする）ように構成することができる。いくつかの例では、検出器２２９は、線２３０－１から２３０－Ｍの各々に結合されたセンスアンプ（例えば、図２には示されていない）を有し得る。例えば、各センスアンプは、センスアンプが一致それとも不一致を検出するかに応じて、論理１または０を生成するように構成することができる。結果ベクトル２３５及びコンポーネントの関連アドレスは、入力／出力（Ｉ／Ｏ）バッファ２３２に、インターフェース２３４を介してコントローラ２０４に出力するために送信することができる。図１Ａの文脈において、結果ベクトル及びコンポーネントの関連アドレスは、ＣＡＭ１０６及びＣＡＭ１１０から（例えば、同時に）コントローラ１０４に送信することができることに留意されたい。
図３は、本開示のいくつかの実施形態による、コントローラ３０４で受信した結果ベクトルを示す。例えば、コントローラ３０４（例えば、コントローラ１０４または２０４であり得る）は、結果ベクトル３３５－メインをメインＣＡＭから及び結果ベクトル３３５－バッファをバッファＣＡＭから同時に受信することができる。結果ベクトル３３５－メインは、アドレス３４０－１から３４０－８にそれぞれ関連付けられたコンポーネント（例えば、コンポーネントデータ値０１１０１００１）を有し、結果ベクトル３３５－バッファは、アドレス３４２－１から３４２－８にそれぞれ関連付けられたコンポーネント（例えば、コンポーネントデータ値００１００１０１）を有する。しかしながら、結果ベクトル３３５は、８個のコンポーネントに限定されるものではなく、任意の量のコンポーネントを有し得る。さらに、結果ベクトル３３５－メイン及び３３５－バッファは、異なる量のコンポーネントを有し得る。コントローラ３０４は、ルックアップテーブル３１２（例えば、ルックアップテーブル１１２であり得る）を有する。
メインＣＡＭが入力データベクトルをメインＣＡＭの格納データベクトルと比較しバッファＣＡＭが入力データベクトルをバッファＣＡＭの格納データベクトルと同時に比較したことに応えて、結果ベクトル３３５－メイン及び３３５－バッファを同時に生成することができる。例えば、メインＣＡＭの格納データベクトルは、それぞれアドレス３４０－１から３４０－８を有するメインＣＡＭの位置にそれぞれ格納することができ、バッファＣＡＭの格納データベクトルは、それぞれアドレス３４２－１から３４２－８を有するバッファＣＡＭの位置にそれぞれ格納することができる。
結果ベクトル３３５－メイン及び３３５－バッファを受信すると、コントローラ３０４は、アドレス３４０－１から３４０－８を、ルックアップテーブル１１２のエントリ１１４のメインＣＡＭアドレスと比較することができる。アドレス３４０－１から３４０－８のいずれかがルックアップテーブル１１２のメインＣＡＭアドレスと一致しない場合、コントローラ３０４は、それらのアドレスを有するメインＣＡＭのデータベクトルが有効であると判定することができ、それらのアドレスと関連付けられた結果ベクトル３３５－メインのコンポーネントの結果を有効として受け入れることができる。例えば、アドレス３４０－２、３４０－４、３４０－５、及び３４０－７は、ルックアップテーブル１１２のメインＣＡＭアドレスのいずれとも一致しない場合があり、それらのアドレスと関連付けられた結果ベクトル３３５－メインのコンポーネントは有効と見なされ得る。
さらに、コントローラ３０４は、ルックアップテーブル１１２のエントリのメインＣＡＭアドレスと一致するアドレスを有するメインＣＡＭのデータベクトルが有効であるかどうかを、そのエントリのタイムスタンプから判定することができる。例えば、アドレス３４０－１、３４０－３、３４０－６、及び３４０－８は、それぞれ、エントリ１１４－２、１１４－４、１１４－５、及び１１４－７のメインＣＡＭアドレスと一致する場合がある。次に、コントローラ３０４は、前述のように、アドレス３４０－１、３４０－３、３４０－６、及び３４０－８を有するメインＣＡＭのデータベクトルが有効であるかどうかを、エントリ１１４－２、１１４－４、１１４－５、及び１１４－７のタイムスタンプから判定し得る。例えば、コントローラ３０４は、アドレス３４０－１及び３４０－８を有するベクトルが有効であると判定する場合があり、エントリ１１４－２及び１１４－７をクリアする場合があり、それによって、それらのエントリのマッピングを無効化する。コントローラ３０４はまた、アドレス３４０－１及び３４０－８を有するメインＣＡＭのデータベクトルが有効であると判定したことに応えて、アドレス３４０－１及び３４０－８に対応するアドレス３４２－１及び３４２－８を有するバッファＣＡＭのデータベクトルをバッファＣＡＭから削除する場合がある。
しかしながら、コントローラ３０４は、アドレス３４０－３及び３４０－６を有するベクトルが無効である、かくして、アドレス３４０－３及び３４０－６と関連付けられた結果ベクトル３３５－メインのコンポーネントの結果（例えば、それぞれ論理１及び論理０）は無効であると判定する場合がある。例では、エントリ１１４－４及び１１４－５は、図３に示すように、アドレス３４０－３及び３４０－６をそれぞれバッファＣＡＭのデータベクトルのアドレス３４２－１及び３４２－８にマッピングする場合がある。マッピングにより、データコンポーネント０１００１１０１を有する結果データベクトルがもたらされる。
アドレス３４０－１から３４０－８及び３４２－１から３４２－８は物理アドレスであり得ることに留意されたい。コントローラ３０４は、Ｌ２Ｐマッピングテーブル３５０などのＬ２Ｐデータ構造を用いて、それぞれの物理アドレス３４０－１から３４０－８をそれぞれの論理アドレスにマッピングすることができ、アドレス３４０－３及び３４０－６はそれぞれアドレス３４２－１及び３４２－８にマッピングされている。次に、コントローラ３０４は、結果ベクトルのそれぞれのデータコンポーネント０１００１１０１をそれぞれの論理アドレスに関連付け、関連付けられた論理アドレスを有する結果ベクトルをホスト１０３に出力することができる。このようにして、コントローラ３０４は、どのデータベクトルが入力データと一致し、どのデータベクトルがデータベクトルと不一致かをホスト１０３に示すことができる。例えば、ホスト１０３は、論理アドレスからの論理アドレス空間において、どのデータベクトルが入力データベクトルと一致し、どのベクトルが入力データベクトルと不一致かを判定することができる。
いくつかの例では、コントローラ３０４は、ホスト１０３に対して、入力データベクトルと一致したベクトルに対応する論理アドレスのみを示し得る。例えば、コントローラ３０４は、論理１のデータ値を有する結果ベクトルのコンポーネントにマッピングされた論理アドレスを出力し得る。コントローラ３０４は、例えば、物理アドレス３４０－２、３４０－５、３４０－６、及び３４０－８にマッピングされたそれぞれの論理アドレスを出力し得、アドレス３４０－３は、論理０と関連付けられたアドレス３４２－１にマッピングされていること、及びアドレス３４０－６は、論理１と関連付けられたアドレス３４２－８にマッピングされていることに留意されたい。
図４は、本開示のいくつかの実施形態による、不揮発性ＣＡＭの一部を示す。例えば、図４は、メインＣＡＭの不揮発性ＣＡＭアレイの、タイル４５２といった一部を示す。いくつかの例では、各メインＣＡＭのＣＡＭアレイは、いくつかのメモリタイル４５２を有し得る。各メモリタイル４５２は、データベクトルプレーン４５５－１から４５５－Ｊなどの多数のデータプレーンを有し得る。
各データベクトルプレーン４５５は、ワード線４５７－１から４５７－８を有し得る。ワード線４５７－１から４５７－８の各々は、ビット線４５９－１から４５９－８と交差し得る。かくして、データベクトルプレーン４５５は、クロスポイントデータベクトルプレーンであり得る。ワード線とビット線の各交点に、抵抗可変メモリセルなどのメモリセル４６１が存在し得る。いくつかの例では、ビット線４５９に共通結合されたメモリセルのグループ（例えば、メモリセルの列）は、データベクトルを格納することができる。例えば、ビット線４５９－１から４５９－８にそれぞれ共通結合されたメモリセルの列は、それぞれ、データベクトル４６３－１から４６３－８を格納することができる。８つのビット線及び８つのワード線が示されているが、任意の数のビット線及びワード線が存在し得る。
各ベクトルプレーン４５５のビット線４５９－１から４５９－８は、それぞれ、センスアンプ４６５－１から４６５－８に結合することができる。センスアンプ４６５－１から４６５－８は、それぞれ、入力データベクトル４６６と格納ベクトル４６３－１から４６３－８の比較結果を生成することができる。例えば、結果は、結果ベクトル３３５－メインであり得る結果ベクトル４３５のコンポーネントであり得る。いくつかの例では、メモリタイルの格納データベクトルは、一度に１プレーンずつ（例えば、プレーンごとに）入力データベクトル４６６と比較することができる。
格納ベクトルの位置は、いくつかの例では、ＣＡＭシステム１０２のＣＡＭ１０６などの、ＣＡＭシステムのＣＡＭの位置、ＣＡＭのメモリタイルの位置、メモリタイルのベクトルプレーンの位置、及びベクトルプレーンの格納データベクトルの位置を指定することによって、指定することができる。例えば、格納データベクトルの位置を指定するアドレスは、ＣＡＭシステムのＣＡＭの位置、ＣＡＭのメモリタイルの位置、メモリタイルのプレーンの位置、及びベクトルプレーンのデータベクトルの位置を指定することができる。
図５は、本開示のいくつかの実施形態による、入力データを、不揮発性ＣＡＭに格納されたデータと比較する例を示す。例えば、図５では、入力データベクトル５６６は、メインＣＡＭのベクトルプレーン５５５のデータベクトル５６３－１から５６３－８と同時に比較されている。入力データベクトル５６６は、例えば、ビットのビット１からビット８にそれぞれ対応するコンポーネントデータ（例えば、ビット）値００１１００１１を有し得る。
ベクトルプレーン５５５は、ワード線５５７－１から５５７－8を有し得る。ワード線５５７－１から５５７－８の各々は、ビット線５５９－１から５５９－８と交差し得る。ワード線とビット線の各交点に、抵抗可変メモリセルなどのメモリセル５６１が存在し得る。図５の例では８本のビット線及び８本のワード線が示されているが、実施形態は、特定の数のワード線及び／またはビット線に限定されるものではない。
データベクトル５６３－１から５６３－８は、それぞれ、ビット線５５９－１から５５９－８にそれぞれ共通結合されたメモリセルの列に格納することができる。例えば、各列のメモリセル５６１－１から５６１－８は、それぞれ、ワード線５５７－１から５５７－８に結合され得る。この例では、データベクトル５６３－１（０１１１１１１１）は、ビット線５５９－１に結合されたセルに格納され、データベクトル５６３－２（１１１１０１１１）は、ビット線５５９－２に結合されたセルに格納され、データベクトル５６３－３（１１１１１１１１）は、ビット線５５９－３に結合されたセルに格納され、データベクトル５６３－４（１１１１１１０１）は、ビット線５５９－４に結合されたセルに格納され、データベクトル５６３－５（００１１００１１）は、ビット線５５９－５に結合されたセルに格納され、データベクトル５６３－６（００００００００）は、ビット線５５９－６に結合されたセルに格納され、データベクトル５６３－７（１１１１１１１０）は、ビット線５５９－７に結合されたセルに格納され、データベクトル５６３－８（００００００００）は、ビット線５５９－８に結合されたセルに格納される。それぞれのデータベクトル５６３－１から５６３－８の各々のそれぞれのデータ値（例えば、コンポーネント）は、それぞれメモリセル５６１－１から５６１－８に格納されることに留意されたい。
ビット線５５９－１から５５９－８は、それぞれ、センスアンプ５６５－１から５６５－８に結合することができる。センスアンプ５６５－１から５６５－８は、それぞれ、入力データベクトル５６６と格納ベクトル５６３－１から５６３－８の比較結果を生成することができる。例えば、結果は、結果ベクトル３３５－メインであり得る結果ベクトル５３５のコンポーネントであり得る。
入力データベクトル５６６のビット１からビット８は、それぞれ、データ線５５９－１から５５９－８の各々に結合されたメモリセル５６１－１から５６１－８にそれぞれ格納されたデータと比較することができる。論理０のビット値は、メモリセル全体に限界電圧ＶＤＭ１などの電圧差を印加することによって、メモリセル５６１に格納されたデータと比較することができる。論理１のビット値は、メモリセル全体に限界電圧ＶＤＭ２を印加することによって、メモリセル５６１に格納されたデータと比較することができる。
例えば、ＶＤＭ１は、論理０の入力ビット値に対応し得、ＶＤＭ２は、論理１の入力ビット値に対応し得る。いくつかの例では、限界電圧は、メモリセルに結合されたビット線に印加された電圧からメモリセルに結合されたワード線に印加された電圧をひいたものであり得る。本例では、ＶＤＭ１とＶＤＭ２は、反対の極性を有し、ＶＤＭ１は負の極性を有し、ＶＤＭ２は正の極性を有することに留意されたい。しかしながら、本開示は、そのように限定されるものではない。
いくつかの例では、メモリセル５６１は、メモリセル５６１全体にＶＤＭ１を印加したことに応えて閾値化イベント（例えば、スナップバックイベント）などの切り替えイベント、またはメモリセル５６１全体にＶＤＭ２を印加したことに応えて切り替えイベントを経験し得る。例えば、メモリセル５６１は、低導電率状態（例えば、高抵抗状態）などの一方の導電率状態から、高導電率状態（例えば、低抵抗状態）などの他方の導電率状態に切り替えることができる。
いくつかの例では、限界電圧に応えて切り替えイベントを経験しているメモリセルは、限界電圧に対応する入力データ値と不一致であるデータ値を格納していると見なされ得る。例えば、論理１を格納しているメモリセルは、そのメモリセル全体にＶＤＭ１（例えば、入力論理０に対応する）を印加したことに応えて切り替えイベントを経験し得、論理０を格納しているメモリセルは、そのメモリセル全体にＶＤＭ２（例えば、入力論理１に対応する）を印加したことに応えて切り替えイベントを経験し得る。
そのような例では、限界電圧に応えて切り替えイベントを経験していないメモリセルは、限界電圧に対応する入力データ値と一致するデータ値を格納していると見なされ得る。例えば、論理０を格納しているメモリセルは、そのメモリセル全体にＶＤＭ１を印加したことに応えて切り替えイベントを経験しない場合があり、論理１を格納しているメモリセルは、そのメモリセル全体にＶＤＭ２を印加したことに応えて切り替えイベントを経験しない場合がある。しかしながら、他の例では、切り替えイベントが一致を示し得、切り替えイベントがないことが不一致を示し得ることに留意されたい。
データベクトル５６３のメモリセルの少なくとも１つに格納されたデータが入力データベクトル５６６の対応するビットと不一致である場合、データベクトル５６３は入力データベクトル５６６と不一致であり得ることに留意されたい。センスアンプ５６５は、センスアンプの出力電圧に反映され得る電流の変化を感知することによって、対応するデータベクトル５６３の１つまたは複数のメモリセルが経験した切り替えイベントを感知し得る。結果として、センスアンプは、切り替えイベントを感知することによって、センスアンプに結合されたデータベクトルと入力データベクトル５６６の不一致を感知することができる。例えば、センスアンプは、切り替えイベントの感知に応えて、センスアンプに結合されたデータベクトルと入力データベクトル５６６の不一致を示す論理０を生成（例えば、出力）し得る。センスアンプは、切り替えイベントを感知しなかったことに応えて、センスアンプに結合されたデータベクトルと入力データベクトル５６６の一致を示す論理１を生成し得る。
いくつかの例では、入力データベクトル５６６の一部は、比較の第１のフェーズに対応する第１の期間中にデータベクトル５６３－１から５６３－８の対応する部分と比較することができ、入力データベクトル５６６の残りの部分は、比較の第２のフェーズに対応する第２の期間中にデータベクトル５６３－１から５６３－８の対応する部分と比較することができる。第１のフェーズ中、論理０を有する入力データベクトル５６６のビットのビット１、ビット２、ビット５、及びビット６は、それぞれ、データベクトル５６３－１から５６３－８の各々のメモリセル５６１－１、５６１－２、５６１－５、及び５６１－６に格納されたデータ値と、それらのメモリセル全体にＶＤＭ１を印加することによって比較することができ、一方、例えばゼロボルトを残りのメモリセル５６１－３、５６１－４、５６１－７、及び５６１－８全体に印加する。第２のフェーズ中、論理１を有する入力データベクトル５６６のビットのビット３、ビット４、ビット７、及びビット８は、それぞれ、データベクトル５６３－１から５６３－８の各々のメモリセル５６１－３、５６１－４、５６１－７、及び５６１－８に格納されたデータ値と、それらのメモリセル全体にＶＤＭ２を印加することによって比較することができ、一方、例えばゼロボルトを残りのメモリセル５６１－１、５６１－２、５６１－５、及び５６１－６全体に印加する。しかしながら、本開示はそのように限定されるものではなく、ＶＤＭ１及びＶＢＭ２は同時に（例えば、同じフェーズ中に）印加することができる。
メインＣＡＭのＣＡＭアレイは、クロスポイントアレイ構造などの２次元（２Ｄ）かつ／または３次元（３Ｄ）アレイ構造を含み得る。メモリセル（例えば、メモリセル４６１及び５６１）は、例えば、様々なタイプの抵抗可変記憶素子及び／またはスイッチ素子を含み得る。例えば、セルは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルまたは抵抗変化型メモリ（ＲＲＡＭ）セルであり得る。
本明細書中で用いられる記憶素子とは、メモリセルのプログラム可能な部分を指す。例えば、メインＣＡＭは、セルが、記憶素子がスイッチ素子と直列に結合される「スタック」構造を含み得る３Ｄクロスポイントデバイスであり得、本明細書中で３Ｄ相変化材料及びスイッチ（ＰＣＭＳ）デバイスと呼ばれ得る。３Ｄ ＰＣＭＳセルは、例えば、オボニック閾値スイッチ（ＯＴＳ）などの２端子カルコゲニドベースのスイッチ素子と直列に結合された２端子カルコゲニドベースの記憶素子を含み得る。いくつかの例では、メモリセルは、単一の材料がスイッチ素子及び記憶素子の両方として機能することができる自己選択メモリ（ＳＳＭ）セルであり得る。ＳＳＭセルは、カルコゲニド合金を含み得るが、実施形態はそのように限定されるものではない。
非限定的な例として、開示された不揮発性ＣＡＭのメモリセルは、インジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料（例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など）またはゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料（例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７など）などの相変化材料（例えば、相変化カルコゲン化物合金）を含み得る。本明細書中で用いられるハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる要素を示し、示される要素を伴う全ての化学量論を表すことを意図している。他のメモリセル材料は、様々な他の材料の中でも、ＧｅＴｅ、Ｉｎ－Ｓｅ、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＩｎＳｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ及びＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得る。
本開示の先行する詳細な説明では、本明細書の一部を構成する添付図面への参照がなされ、それらの図面では、本開示のいくつかの実施形態がどのように実施され得るかが例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるように十分詳細に説明されており、本開示の範囲から逸脱することなく、他の実施形態が利用されてよいこと、ならびにプロセスの変更、電気的変更及び／または構造的変更がなされてよいことが理解されよう。
本明細書で用いられる「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）もの」、または「多数の（ｑｕａｎｔｉｔｙ ｏｆ）もの」は、そのような１つ以上のものを指すことができる。例えば、複数のメモリセルまたは多数のメモリセルは１つ以上のメモリセルを指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）もの」は、２つ以上を意図している。本明細書で使用されるように、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、直接結合されること、及び／または（例えば、直接の物理的接触によって）介在要素なしで直接接続されること、介在要素と間接的に結合かつ／または接続されること、または無線で結合されることを含み得る。結合という用語は、互いに協力または相互作用する２つ以上の要素をさらに含み得る（例えば、因果関係のように）。本明細書で使用される場合、同時に実行されている複数の行為は、特定の期間にわたって少なくとも部分的に重複する行為を指す。
本明細書では特定の実施形態が示され説明されたが、示された特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられ得ることを、当業者は理解するであろう。この開示は、本開示のいくつかの実施形態の適応または変形を網羅することを意図している。上記説明は限定的ではなく例示的に行われていることが理解されよう。上記実施形態の組み合わせ、及び本明細書で特に説明されていない他の実施形態は、上記説明を検討した当業者にとって明らかであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、係る特許請求の範囲によって権利が与えられる均等物の全範囲と一緒に参照して決定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的のために、単一の実施形態にいくつかの特徴を一緒にまとめている。開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にあるわけではない。したがって、以下の請求項は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (23)

  1. コントローラと、
    前記コントローラに結合された第１の連想メモリと、
    前記コントローラに結合された第２の連想メモリとを備える装置であって、
    前記コントローラは、
    入力データが第１のデータ及び第２のデータと同時に比較されるように、前記第１の連想メモリに、前記入力データを
    前記第１の連想メモリに格納された前記第１のデータと比較させ、前記第２の連想メモリに、前記入力データを前記第２の連想メモリに格納された前記第２のデータと比較させ、
    前記第１のデータが無効でありかつ前記第２のデータが前記第１のデータに対応すると判定したことに応えて、前記入力データと前記第１のデータの前記比較の結果を、前記入力データと前記第２のデータの前記比較の結果に置き換えるように構成されている、前記装置。
  2. 前記コントローラが、前記第１のデータが前記第１の連想メモリに書き込まれる時間から前記入力データが前記第１のデータと比較される時間までの経過時間が前記第１のデータの閾値時間長未満であると判定することによって、前記第１のデータが無効であると判定するように構成されている、請求項１に記載の装置。
  3. 前記閾値時間長が、前記第１のデータが前記第１の連想メモリに書き込まれる時間から前記第１のデータが有効になる時間までの経過時間である、請求項２に記載の装置。
  4. 前記第２の連想メモリが揮発性メモリセルを備え、前記第１の連想メモリが不揮発性メモリセルを備える、請求項１に記載の装置。
  5. 前記第１のデータが、前記第１の連想メモリの抵抗可変メモリセルに格納され、前記第２のデータが、前記第２の連想メモリのスタティックランダムアクセスメモリセルに格納されている、請求項１に記載の装置。
  6. 前記コントローラが、
    前記第１のデータが格納されている前記第１の連想メモリの位置を、前記第２のデータが格納されている前記第２の連想メモリの位置にマッピングするマッピングを格納し、
    前記第１のデータが有効であるという判定に応えて、前記マッピングを無効化するように構成されている、請求項１に記載の装置。
  7. 前記コントローラが、前記第１のデータが有効であるという判定に応えて、前記第２の連想メモリから前記第２のデータを削除するように構成されている、請求項１に記載の装置。
  8. 前記コントローラが、前記第１のデータが無効でありかつ前記第２のデータが前記第１のデータに対応するという判定に応えて、前記第１のデータが前記入力データと一致するかどうかを示すビット値を、前記第２のデータが前記入力データと一致するかどうかを示すビット値に置き換えるように構成されている、請求項１から７のいずれかに記載の装置。
  9. 前記コントローラが、
    前記第１の連想メモリに、前記入力データを、前記入力データを前記第１のデータと比較するのと同時に前記第１の連想メモリの追加データと比較させ、
    前記追加データが有効であるという判定に応えて、前記入力データと前記追加データの前記比較の結果を、前記入力データと前記第２のデータの前記比較の結果と組み合わせるように構成されている、請求項１から７のいずれかに記載の装置。
  10. コントローラと、
    前記コントローラに結合されかつプログラム後にドリフトする不揮発性メモリセルを備えるメイン連想メモリと、
    前記コントローラに結合されかつ揮発性メモリセルを備えるバッファ連想メモリとを備える装置であって、前記コントローラが、
    データを用いて同時に、前記メイン連想メモリに前記不揮発メモリセルをプログラムさせかつ前記バッファ連想メモリに前記揮発性メモリセルをプログラムさせ、
    前記メイン連想メモリに、入力データを前記不揮発性メモリセルにプログラムされた前記データと比較させ、前記バッファ連想メモリに、前記入力データを前記揮発性メモリセルにプログラムされた前記データと比較させ、
    前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較が無効であるという判定に応えて、前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較の代わりに、前記入力データと前記揮発性メモリセルに格納された前記データの前記比較を用いるように構成されている、前記装置。
  11. 前記不揮発性メモリセルが、カルコゲナイドベースの記憶素子を備え、前記揮発性メモリセルが、スタティックランダムアクセスメモリセルを備え、前記コントローラが、前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較が有効であるという判定に応えて、前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較を用いるように構成されている、請求項１０に記載の装置。
  12. 前記コントローラが、
    前記メイン連想メモリの前記不揮発性メモリセルの位置を前記バッファ連想メモリの前記揮発性メモリセルの位置にマッピングするマッピングを備えるエントリを備えるデータ構造を管理し、
    タイムスタンプを前記エントリに書き込むように構成されており、前記タイムスタンプは、前記不揮発性メモリセルが前記データを用いてプログラムされた時間を備える、請求項１０に記載の装置。
  13. 前記コントローラが、
    前記マッピングが前記データ構造で最も古いマッピングであると判定したことに応えて、前記マッピングを追加のマッピングで上書きし、
    前記マッピングを前記追加のマッピングで上書きしたことに応えて、前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較を用いるように構成されている、請求項１２に記載の装置。
  14. 前記コントローラが、タイムスタンプを前記エントリに書き込むように構成されており、前記タイムスタンプは、前記不揮発性メモリが前記データを用いてプログラムされた時間を備え、
    前記コントローラが、前記タイムスタンプの前記時間から前記入力データと前記不揮発性メモリセルにプログラムされた前記データの前記比較の時間までの経過時間が閾値時間長未満であると判定することによって、前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較が無効であると判定するように構成されている、請求項１２に記載の装置。
  15. 前記コントローラが、前記入力データと前記不揮発性メモリセルにプログラムされた前記データの前記比較の時間が、前記タイムスタンプの前記時間よりも早いと判定することによって、前記不揮発性メモリセルが無効であると判定するように構成されている、請求項１４に記載の装置。
  16. 前記コントローラが、前記入力データと前記不揮発性メモリに格納された前記データの前記比較が有効であると判定したことに応えて、前記メイン連想メモリの前記不揮発性メモリセルの前記位置を、前記バッファ連想メモリの前記揮発性メモリセルの前記位置にマッピングする前記エントリを無効化するように構成されている、請求項１２に記載の装置。
  17. 前記コントローラが、前記バッファ連想メモリがいっぱいであるという判定に応えて、前記揮発性メモリセルの以前に格納されたデータが前記揮発性メモリセルから削除されるまで、前記不揮発性メモリセル及び前記揮発性メモリセルを前記データを用いて同時にプログラミングすることを遅延するように構成されている、請求項１０から１６のいずれか１項に記載の装置。
  18. 前記コントローラが、
    前記データを不揮発性メモリセルから読み取り、
    前記読み取ったデータを前記不揮発性メモリセルでプログラムされることを意図したデータと比較し、
    前記読み取ったデータが前記不揮発性メモリセルでプログラムされることを意図した前記データと一致しないと判定したことに応えて、
    前記入力データと前記不揮発性メモリセルに格納された前記データの前記比較が無効であると判定するように構成されている、請求項１０から１６のいずれか１項に記載の装置。
  19. 入力データベクトルを、第１の連想メモリに格納された複数の第１のデータベクトルと比較して、前記複数の第１のデータベクトルの前記第１のデータベクトルの各々に対する第１の各比較結果を取得することと、
    前記入力データベクトルを前記複数の第１のデータベクトルと比較するのと同時に、前記入力データベクトルを第２の連想メモリに格納された第２のデータベクトルと比較して、前記第２のデータベクトルに対する第２の比較結果を取得することと、
    前記複数の第１のデータベクトルの特定の第１のデータベクトルに対する前記第１の各比較結果を、前記特定の第１のデータベクトルが前記第２のデータベクトルに対応しかつ前記特定の第１のデータベクトルが無効であると判定したことに応えて、前記第２の比較結果に置き換えることとを含む方法。
  20. 前記特定の第１のデータベクトルが前記第２のデータベクトルに対応しかつ前記特定の第1のデータベクトルが無効であると、前記特定の第１のデータベクトルのアドレスに対応しかつ前記特定の第１のデータベクトルの前記アドレスを前記第２のデータベクトルのアドレスにマッピングするデータ構造のエントリから判定することをさらに含む、請求項１９に記載の方法。
  21. 前記第１のデータベクトルの各々に対する前記第１の各比較結果を、第１の結果ベクトルの各コンポーネントとして書き込むことと、
    前記第２のデータベクトルに対する前記第２の比較結果を、第２の結果ベクトルのコンポーネントとして書き込むこととをさらに含む、請求項１９に記載の方法であって、
    前記特定の第１のデータベクトルに対する前記第１の各比較結果を、前記第２のデータベクトルに対する前記第２の比較結果に置き換えることが、前記特定の第１のデータベクトルに対する前記第１の各比較結果である前記第１の結果ベクトルの前記各コンポーネントを、前記第２のデータベクトルに対する前記第２の比較結果である前記第２の結果ベクトルの前記コンポーネントにマッピングすることを含む、前記方法。
  22. 前記特定の第１のデータベクトルの物理アドレスを前記特定の第１のデータベクトルに対する前記比較結果にリンクさせることと、
    前記第２のデータベクトルの物理アドレスを第２のデータベクトルに対する前記第２の比較結果にリンクさせることとをさらに含む、請求項１９に記載の方法であって、
    前記特定の第１のデータベクトルに対する前記第１の各比較結果を前記第２の比較結果に置き換えることが、前記特定の第１のデータベクトルの前記物理アドレスを前記第２のデータベクトルの前記物理アドレスにマッピングすること、
    前記第２のデータベクトルの前記物理アドレスにマッピングされた前記特定の第１のデータベクトルの前記物理アドレスを論理アドレスにマッピングすること、前記論理アドレスを前記第２の比較結果にリンクさせること、及び
    前記論理アドレスにリンクされた前記第２の比較結果を、前記第２の比較結果が前記第２のデータベクトルが前記入力データベクトルと一致すると示すときにのみ、ホストに送信することを含む、前記方法。
  23. 前記第２のデータベクトルが前記第２の連想メモリの最も古いデータベクトルであると判定したことに応えて、前記第２の連想メモリの前記第２のデータベクトルを追加のデータベクトルで上書きすること、及び前記第２の連想メモリの前記第２のデータベクトルを前記追加のデータベクトルで上書きしたことに応えて、前記特定の第１のデータベクトルに対する前記第１の各比較結果を用いることをさらに含む、請求項１９から２２のいずれか１項に記載の方法。
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