JP2022521127A - コンパイラのためのワークロード指向定数伝播 - Google Patents

Abstract

半導体パッケージ装置の一実施形態は、ワークロード制御変数を識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、識別されたワークロード制御変数及びワークロードフラグに基づいて定数を伝播するための技術を含み得る。他の実施形態が、開示及び特許請求されている。

Description

実施形態は、概して、コンパイラに関する。より具体的には、実施形態は、コンパイラのためのワークロード指向定数伝播に関する。

コンパイラ技術は、定数伝播を含む多種多様な最適化を含む。定数伝播とは、コンパイル時における、式中の既知の定数の値の置換を指す。疎な条件分岐を考慮した定数（ＳＣＣ）伝播は、静的単一代入（ＳＳＡ）形式への変換後に適用され得るコンパイラ最適化である。

以下の明細書及び添付の特許請求の範囲を読むことによって、かつ以下の図面を参照することによって、実施形態の様々な利点が当業者に明らかになる。

一実施形態に係る電子処理システムの一例のブロック図である。

一実施形態に係る半導体パッケージ装置の一例のブロック図である。

一実施形態に係るコンパイルの方法の一例のフローチャートである。

一実施形態に係るワークロード定数伝播を用いた深さ優先ＳＣＣのための処理フローの一例のフローチャートである。

一実施形態に係るワークロードコンパイラディレクティブ及び対応するＷｏｒｋｌｏａｄＬｉｓｔ構造の例示的な表現である。

一実施形態に係るＭレベルラティス及び交わり規則の例示的な表現である。

実施形態に係るコンパイラ装置の例のブロック図である。 実施形態に係るコンパイラ装置の例のブロック図である。

一実施形態に係るプロセッサの一例のブロック図である。

一実施形態に係るシステムの一例のブロック図である。

ここで図１を参照すると、電子処理システム１０の一実施形態は、プロセッサ１１と、プロセッサ１１に通信可能に連結されるメモリ１２と、ワークロード制御変数（ＷＣＶ）を識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、識別されたＷＣＶ及びワークロードフラグに基づいて定数を伝播するように、プロセッサ１１と通信可能に連結されるコンパイラロジック１３とを備えてよい。いくつかの実施形態において、コンパイラロジック１３は、ＷＣＶを識別するためにコンパイラディレクティブを受信するように構成されてよい。代替的には、又は加えて、コンパイラロジック１３は、コンパイルされることになるコードの静的分析を通してＷＣＶを識別するように構成されてよい。例えば、コンパイラロジック１３は、識別されたＷＣＶ及びワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するように構成されてもよい。いくつかの実施形態において、コンパイラロジック１３は、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするように更に構成されてよく、ここで、Ｍは１以上である。例えば、定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含んでよい。いくつかの実施形態において、コンパイラロジック１３は、（例えば、同じダイ上の）プロセッサ１１を含む様々なコンポーネント内に配置又はそれらとコロケートされてよい。

上記プロセッサ１１、メモリ１２、コンパイラロジック１３、及び他のシステムコンポーネントのそれぞれの実施形態は、ハードウェア、ソフトウェア、又はこれらの任意の好適な組み合わせにおいて実装されてよい。例えば、ハードウェア実装は、例えば、プログラマブルロジックアレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）等の構成可能ロジック、又は、例えば特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化物半導体（ＣＭＯＳ）若しくはトランジスタ－トランジスタロジック（ＴＴＬ）技術等の回路技術を用いる機能固定型ロジックハードウェア、又はこれらの任意の組み合わせを含んでよい。プロセッサ１１の実施形態は、汎用プロセッサ、専用プロセッサ、中央処理装置（ＣＰＵ）、コントローラ、マイクロコントローラ等を含み得る。

代替的には、又は加えて、これらのコンポーネントの全部又は一部がロジック命令セットとして１又は複数のモジュールで実装されてよい。当該ロジック命令セットは、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリ等のようなマシン又はコンピュータ可読記憶媒体に記憶され、プロセッサ又はコンピューティングデバイスによって実行される。例えば、これらのコンポーネントのオペレーションを実行するコンピュータプログラムコードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋、Ｃ＃等のようなオブジェクト指向プログラミング言語と、「Ｃ」プログラミング言語又は同様のプログラミング言語等の従来の手続き型プログラミング言語とを含む、１又は複数のオペレーティングシステム（ＯＳ）適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。例えば、メモリ１２、永続性記憶媒体、又は他のシステムメモリは、プロセッサ１１によって実行されると、システム１０の１又は複数のコンポーネント、機能、又は態様（例えば、コンパイラロジック１３、ＷＣＶの識別、ＳＳＡグラフにおけるそれぞれのエッジへのワークロードフラグの付加、識別されたＷＣＶ及びワークロードフラグに基づく定数の伝播等）をシステム１０に実施させる命令のセットを格納し得る。

ここで図２を参照すると、半導体パッケージ装置２０の一実施形態は、１又は複数の基板２１と、１又は複数の基板２１に連結されたロジック２２とを備えてよい。ロジック２２は、少なくとも部分的に構成可能ロジック及び機能固定型ハードウェアロジックのうちの１又は複数において実装される。１又は複数の基板に連結されるロジック２２は、ＷＣＶを識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、識別されたＷＣＶ及びワークロードフラグに基づいて定数を伝播するように構成されてよい。いくつかの実施形態において、ロジック２２は、ＷＣＶを識別するためにコンパイラディレクティブを受信するように構成されてよい。代替的には、又は加えて、ロジック２２は、コンパイルされることになるコードの静的分析を通してＷＣＶを識別するように構成されてよい。例えば、ロジック２２は、識別されたＷＣＶ及びワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するように構成されてもよい。いくつかの実施形態において、ロジック２２は、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするように更に構成されてよく、ここで、Ｍは１以上である。例えば、定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含んでよい。いくつかの実施形態において、１又は複数の基板２１に連結されたロジック２２は、１又は複数の基板２１内に位置しているトランジスタチャネル領域を含んでよい。

ロジック２２の実施形態、及び装置２０の他のコンポーネントは、ハードウェア、ソフトウェア、又はハードウェアにおける少なくとも部分的実装を含むこれらの任意の組み合わせにおいて実装され得る。例えば、ハードウェア実装は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤ等の構成可能ロジック、又は、例えば、ＡＳＩＣ、ＣＭＯＳ、若しくはＴＴＬ技術等の回路技術を用いる機能固定型ロジックハードウェア、又はこれらの任意の組み合わせを含んでよい。加えて、これらのコンポーネントの一部がロジック命令セットとして１又は複数のモジュールで実装されてよい。当該ロジック命令セットは、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリ等のようなマシン又はコンピュータ可読記憶媒体に記憶され、プロセッサ又はコンピューティングデバイスによって実行される。例えば、コンポーネントのオペレーションを実行するためのコンピュータプログラムコードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋、Ｃ＃等のようなオブジェクト指向プログラミング言語と、「Ｃ」プログラミング言語又は同様のプログラミング言語等の従来の手続き型プログラミング言語とを含む、１又は複数のＯＳ適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。

装置２０は、方法３０（図３）の１又は複数の態様、又は本明細書で論じられる実施形態のいずれかを実装してよい。いくつかの実施形態において、図示の装置２０は、１又は複数の基板２１（例えば、シリコン、サファイア、ヒ化ガリウム）と、基板２１に連結されるロジック２２（例えば、トランジスタアレイ及び他の集積回路／ＩＣコンポーネント）とを含み得る。ロジック２２は、少なくとも部分的に、構成可能ロジック又は機能固定型ロジックハードウェアで実装され得る。１つの例において、ロジック２２は、基板２１内に位置する（例えば組み込まれる）トランジスタチャネル領域を含み得る。従って、ロジック２２と基板２１との間のインタフェースは、階段接合でないことがあり得る。また、ロジック２２は、基板２１の初期ウェハ上に成長するエピタキシャル層を備えるとみなされ得る。

ここで、図３を参照すると、コンパイルの方法３０の一実施形態は、ブロック３１にて、ＷＣＶを識別する段階と、ブロック３２にて、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加する段階と、ブロック３３にて、識別されたＷＣＶ及びワークロードフラグに基づいて定数を伝播する段階とを含んでよい。いくつかの実施形態において、方法３０は、ブロック３４にて、ＷＣＶを識別するためにコンパイラディレクティブを受信する段階を含んでよい。代替的には、又は加えて、方法３０は、ブロック３５にて、コンパイルされることになるコードの静的分析を通してＷＣＶを識別する段階を含んでよい。例えば、方法３０は、ブロック３６にて、識別されたＷＣＶ及びワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する段階を更に含んでよい。方法３０のいくつかの実施形態は、ブロック３７にて、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする段階を更に含んでよく、ここで、Ｍは１以上である。例えば、ブロック３８にて、定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む。

方法３０の実施形態は、例えば、本明細書に記載されるもの等の、システム、装置、コンピュータ、デバイス等において実装されてよい。より具体的には、方法３０のハードウェア実装は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤ等の構成可能ロジック、又は、例えば、ＡＳＩＣ、ＣＭＯＳ若しくはＴＴＬ技術等の回路技術を用いる機能固定型ロジックハードウェア、又はこれらの任意の組み合わせを含んでよい。代替的に、又は加えて、方法３０は、プロセッサ又はコンピューティングデバイスにより実行される、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェア、フラッシュメモリ等のようなマシン又はコンピュータ可読記憶媒体に記憶されたロジック命令セットとして、１又は複数のモジュールに実装されてよい。例えば、これらのコンポーネントのオペレーションを実行するコンピュータプログラムコードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、Ｃ＃等のようなオブジェクト指向プログラミング言語と、「Ｃ」プログラミング言語又は同様のプログラミング言語等の従来の手続き型プログラミング言語とを含む、１又は複数のＯＳ適用可能／適合プログラミング言語の任意の組み合わせで記述されてよい。

例えば、方法３０は、以下の例２０～２５に関連して記載したコンピュータ可読媒体上で実装されてよい。方法３０の実施形態又は一部は、ファームウェア、アプリケーション（例えば、アプリケーションプログラミングインタフェース（ＡＰＩ）を介して）、又は、オペレーティングシステム（ＯＳ）上で実行されているドライバソフトウェアにおいて実装されてよい。加えて、ロジック命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、状態設定データ、集積回路用構成データ、電子回路をパーソナライズする状態情報、及び／又はハードウェア固有の他の構造コンポーネント（例えば、ホストプロセッサ、中央処理装置／ＣＰＵ、マイクロコントローラ等）を含み得る。

いくつかの実施形態は、ワークロード指向定数伝播のためのコンパイラ技術を有利に提供し得る。ループカウント、画像サイズ等のようなワークロード情報は、多くの場合、コンパイル時に利用可能であり得る定数情報を含む。いくつかの従来の定数伝播ストラテジの制限により、いくつかの種類の定数情報は、プロシージャ統合が適用されない限り、プロシージャコールを通して内部で定数とみなすことができないことがあるが、プロシージャ統合が適用されれば、コールスタックが深い場合にコードエクスプロージョンが生じ得る。例えば、ディープ畳み込みニューラルネットワーク（ＣＮＮ）等のアプリケーションでは、ネットワークは通常、同じ「ｃｏｎｖ２ｄ」機能を異なるパラメータで複数回呼び出す複数の畳み込み層を含む。テンソル形状（幅、高さ、チャネル）、フィルタサイズ、ストライド等のようなこれらのパラメータのいくつかは、特定の層のためのコンパイル時間定数とすることができる。そのような定数情報は、キャッシュ、命令ベクトル長等のようなターゲティングハードウェアリソースに基づいてより良好なパフォーマンスを提供するために、一般的な「ｃｏｎｖ２ｄ」機能の最適化におけるワークロード情報とみなすことができる。Ｔｅｎｓｏｒｆｌｏｗを使用した一例のコードスニペットは以下のとおりである。

前述のｔｅｎｓｏｒｆｌｏｗニューラルネットワークスニペットにおいて、２８×２８×３の入力形状のための「ｔｆ．ｌａｙｅｒｓ．ｃｏｎｖ２ｄ」コールに対する最適化は、７×７×６４の入力形状のための同じ「ｔｆ．ｌａｙｅｒｓ．ｃｏｎｖ２ｄ」コールに対する最適化とは完全に異なるものであり得る。いくつかの他のコンパイラ最適化技術は、コンピレーションを最適化するために、プロシージャインライン技術、ランタイムライブラリ、及び／又は、ドメイン固有コンピレーションを利用してよい。プロシージャインライン技術では、異なるコールサイトにおけるプロシージャを統合することにより、ワークロード情報は、それぞれのコールサイトの別々の各コピーについて自然と一定になる。しかしながら、実際には、これらのワークロード変数を計算のために実際に使用する現実のコンピューティングインテンシブプロシージャ（例えば、本明細書ではカーネルプロシージャと称される）は、多くの場合、深いクラス階層又はコールスタックの下で定義される。定数初期化サイトとカーネルプロシージャコールサイトとの間には長い経路が発生し得る。これは、定数ワークロード情報をカーネルプロシージャに統合することが、スタックを通したすべての中間プロシージャのインライン化を必要とすることを意味している。中間プロシージャをインライン化することで、必要な唯一の情報が特定のワークロード定数である場合に実際には不要なコードエクスプロージョンが生じ得る。

ほとんどのハードウェアプロバイダは、様々なパフォーマンスに重要なカーネルプロシージャのための高度に最適化されたランタイムライブラリを公開するであろう。異なるワークロードに対する最適化に対処するために、これらのライブラリには、動的ワークロードチェックを伴う複数バージョンの実装形態が追加される。動的ワークロードチェックは、一般的にレンジに基づく。特定のワークロード最適化は、ケースバイケースでのみ追加することができ、これにより、ライブラリが重くなり、ハードウェアアーキテクチャが変更される場合にポータブルとすることが難しくなる。また、動的ワークロードチェックは、一部のワークロードについては最良に機能するが、他のものについては比較的悪くなることが多い、すべての現実のユーザケースをカバーできない。ドメイン固有コンピレーションでは、或るジャストインタイム（ＪＩＴ）コンピレーション技術は、ランタイム時に得られるワークロード情報に基づいてカーネルプロシージャを最適化する。しかしながら、一部のＪＩＴコンパイラは、複数のコード変換を必要とする場合があり、ベーシックなパターンマッチング最適化に限定され得る。

有利なことに、いくつかの実施形態は、ＷＣＶを識別し、ＳＳＡグラフにおけるそれぞれのエッジにワークロードフラグ（「ＷｏｒｋｌｏａｄＦｌａｇ」）を付加して、従来の定数伝播と同様の漸近的限界の下でアルゴリズム時間及び空間複雑度を制限するように、コンパイラディレクティブのための技術を提供し得る。また、いくつかの実施形態は、Ｍレベルラティス及び深さ優先探索を利用して、グローバル定数だけでなく、更なるコンパイラ最適化のための部分定数インスタンスも利用する、定数フットプリントをトレースしてよい。

コンパイラのいくつかの実施形態は、異なるワークロードのためのパフォーマンスに重要なカーネルプロシージャに対して更なる特殊化を実現でき、これにより、最適化が複数のハードウェアプラットフォームのためにポータブルとなり、ランタイムライブラリに比較してアーキテクチャ変更がよりフレキシブルになる。いくつかの実施形態において、深いコールスタックを通してこれらのプロシージャを直接インライン化する代わりに、より多くのワークロード定数をカーネルプロシージャに渡してよく、最適化を既存の大きく複雑なフレームワークにより容易に適用できる。有利なことに、いくつかの実施形態は、ワークロード又はアプリケーションの変更に適応可能であるように最適化技術を提供する。

ここで図４を参照すると、処理フロー４０の一実施形態は、ワークロード定数伝播を用いた深さ優先ＳＣＣの一例を示している。フロー４０は、ブロック４１にて、ＷＣＶを識別する段階と、ブロック４２にて、ＳＳＡグラフにＷｏｒｋｌｏａｄＦｌａｇを付加する段階と、ブロック４３にて、プログラムフローグラフを提供する段階とを含む。フロー４０は、次に、ブロック４４にて、ＳＳＡグラフ及びプログラムフローグラフに対してワークロード伝播を用いた深さ優先ＳＣＣを実行する段階と、続いて、ブロック４５にて、ワークロード定数リストを出力する段階と、ブロック４６にて、特殊最適化を実行する段階とを含んでよい。ブロック４４における深さ優先ＳＣＣでは、下記でより詳細に記載されるように、フロー４０は、ブロック４４ａにて、プログラムフローグラフの深さ優先探索を実行する段階、及び、ブロック４４ｂにて、デスティネーションノードに対して

を実行する段階（ここで、

はφ関数に対応する）で開始してよい。フロー４０は、次に、下記でより詳細に記載されるように、ブロック４４ｃにて、式を評価するためにＶｉｓｉｔＥｘｐｒｅｓｓｉｏｎを実行する段階を含んでよい。式が割り当てノードの一部である場合、フロー４０は、ブロック４４ｄにて（例えば、下記でより詳細に記載されるように）、すべてのＳＳＡエッジについてＳＳＡグラフの深さ優先探索を実行する段階を含んでよい。式が条件付き分岐を制御する場合、フロー４０は、（例えば、下記でより詳細に記載されるように）条件式の値に従って、そのエッジに対してプログラムフローグラフの深さ優先探索を実行する段階を含んでよい。

プログラムは通常、プログラムの時間のほとんどをループの実行に費やし得る。したがって、ＷＣＶを識別する段階には、ループカウントを制御するすべての変数を見つけることが含まれる。いくつかの実施形態は、有利なことに、プログラマがワークロード変数を直接指定することを可能にするように、コンパイラディレクティブを定義し得る。しかしながら、実際には、ＷＣＶはコンパイラの静的分析を通して識別される場合もある。静的分析にはすべてのループが含まれ、コンピレーション時間が長くなる可能性がある。

いくつかの実施形態において、コンパイラディレクティブは、パフォーマンスに重要なカーネルプロシージャ内で定義され得る。各ディレクティブは、ワークロード変数のリストをまとめて指定し、カーネルプロシージャに対するコンパイラの特殊最適化のためのヒントを提供する。以下の疑似コードは、「Ｃｏｎｖ２ｄ」カーネル関数における付加されたプラグマ「ワークロード」としてのワークロードコンパイラディレクティブの「Ｃ」プログラミング言語の例を示している。

ここで図５を参照すると、ワークロードコンパイラディレクティブ５１の一般的なフォーマットの一実施形態が、対応するＷｏｒｋｌｏａｄＬｉｓｔ構造５２の一実施形態とともに示されている。例えば、ＷｏｒｋｌｏａｄＬｉｓｔ構造５２は、各ワークロードコンパイラディレクティブ５１と関連付けられてよい。ＷｏｒｋｌｏａｄＬｉｓｔ構造５２は、ワークロード変数の全組み合わせのための値を含むワークロードインスタンスのリストを格納する。ワークロードコンパイラディレクティブ５１では、＃ｐｒａｇｍａ ｗｏｒｋｌｏａｄ（ｖａｒ１，ｖａｒ２，...，ｖａｒＮ），Ｖａｒ１...ＶａｒＮは、カーネルプロシージャにおいて定義されている有効な変数名に対応する。ＷｏｒｋｌｏａｄＬｉｓｔ構造５２は、ワークロードの異なるインスタンスを表すそれぞれの変数の定数値の群を含む。

ここで図６を参照すると、行列構造の一実施形態が、Ｍレベルラティス６０と称され得る。また、例えば、いくつかの実施形態は、フローグラフを通してすべての定数インスタンスを記録可能であるように定数伝播ラティスを調整し、これはＭレベルラティス６０によって示されるように図示の交わり規則で視覚的に表され得る。ここで、Ｔは、行列の最上部に対応し、

は行列の最下部に対応し（例えば、終端状態に対応する）、πは設定された共通部分演算を表す。各Ｃｉは、任意定数を表す。Ｍは、ラティスが移行できる定数の数を制御するように事前設定された固定数（例えば、Ｍ＞１）である。

いくつかの実施形態は、古典的なＳＣＣ伝播に基づき以下の変更を伴った技術を提供し得る：１）定数値は、Ｍレベルラティスを使用して評価される、２）反復トラバーサルの代わりに深さ優先探索を使用して、同じ実行経路に沿ったＷＣＶの値をトレールする、３）Ｍレベルラティスの値を評価する場合にＭを調整するようにＷｏｒｋｌｏａｄＦｌａｇを付加する。ＷＣＶに関して、いくつかの実施形態は、Ｍの値に応じて２倍超の低減を要求し得る。すべての他の変数に関して、それらは従前のように２倍だけ低減できる。Ｍに対して前述の制限をかけることで、有利なことに、Ｍの値が大きい場合の漸近的複雑度の拡大が回避される。いくつかの実施形態は、有利なことに、ＷＣＶの定数値を取得しながら、従来のＳＣＣと比較した場合に同様の漸近的複雑度を提供し得る。

いくつかの実施形態は、最初に、エッジがワークロード変数にリンクするか否かを示すように、各ＳＳＡエッジにＷｏｒｋｌｏａｄＦｌａｇを付加する。ワークロードコンパイラディレクティブに列挙された各変数に関して、いくつかの実施形態は、変数ｄｅｆサイト及び式の部分において使用されている変数によるＳＳＡグラフにおけるｕｓｅ－ｄｅｆチェーンを通ってトラバースする。ＷｏｒｋｌｏａｄＦｌａｇは、トラバーサルにおいて訪れたすべてのエッジに関してＴｒｕｅに設定される。また、ＳＣＣ技法と同様に、いくつかの実施形態は、各プログラムフローグラフのエッジにＥｘｅｃｕｔａｂｌｅＦｌａｇを付加し、ＥｘｅｃｕｔａｂｌｅＦｌａｇをデフォルトでＦａｌｓｅに設定する。各ＬａｔｔｉｃｅＣｅｌｌは最初、Ｔに設定される。

いくつかの実施形態は、次に、プログラムフローグラフにおけるエントリエッジからＤｅｐｔｈ＿Ｆｉｒｓｔ＿Ｓｅａｒｃｈ＿Ｆｌｏｗｇｒａｐｈを開始し、終端するまでこれを行う。ここで、Ｄｅｐｔｈ＿Ｆｉｒｓｔ＿Ｓｅａｒｃｈ＿Ｆｌｏｗｇｒａｐｈ（Ｅｄｇｅ）は以下のように定義される。

いくつかの実施形態において、

は以下のように定義される。

いくつかの実施形態において、ＶｉｓｉｔＥｘｐｒｅｓｓｉｏｎは以下のように定義される。

いくつかの実施形態において、Ｄｅｐｔｈ＿Ｆｉｒｓｔ＿Ｓｅａｒｃｈ＿ＳＳＡ（Ｅｄｇｅ）は以下のように定義される。

図７Ａは、システム１０、装置２０、方法３０、フロー４０、ＷｏｒｋｌｏａｄＬｉｓｔ構造５２、Ｍレベルラティス６０の１又は複数の態様、及び／又は、本明細書に記載の他の実施形態のいずれかを実施してよいコンパイラ装置１３２（１３２ａ～１３２ｃ）を示している。コンパイラ装置１３２は、ロジック命令、構成可能ロジック、機能固定型ハードウェアロジックを含んでよく、既に論じられたコンパイラロジック１３（図１）と容易に置換され得る。ＷＣＶアイデンティファイア１３２ａは、ＷＣＶを識別してよい。ＷｏｒｋｌｏａｄＦｌａｇアッダ１３２ｂは、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加してよい。定数プロパゲータ１３２ｃは、識別されたＷＣＶ及びワークロードフラグに基づいて定数を伝播してよい。いくつかの実施形態において、ＷＣＶアイデンティファイア１３２ａは、ＷＣＶを識別するためにコンパイラディレクティブを受信するように構成されてよい。代替的には、又は加えて、ＷＣＶアイデンティファイア１３２ａは、コンパイルされることになるコードの静的分析を通してＷＣＶを識別するように構成されてよい。例えば、定数プロパゲータ１３２ｃは、識別されたＷＣＶ及びワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するように構成されてもよい。いくつかの実施形態において、定数プロパゲータ１３２ｃは、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするように更に構成されてよく、ここで、Ｍは１以上である。例えば、定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含んでよい。

ここで図７Ｂを参照すると、コンパイラ装置１３４（１３４ａ、１３４ｂ）が示されており、ここでは、ロジック１３４ｂ（例えば、トランジスタアレイ及び他の集積回路／ＩＣコンポーネント）が基板１３４ａ（例えば、シリコン、サファイア、ヒ化ガリウム）に連結されている。ロジック１３４ｂは、一般に、システム１０、装置２０、方法３０、フロー４０、ＷｏｒｋｌｏａｄＬｉｓｔ構造５２、Ｍレベルラティス６０の１又は複数の態様、及び／又は、本明細書に記載の他の実施形態のいずれかを実施してよい。従って、ロジック１３４ｂは、ＷＣＶを識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、識別されたＷＣＶ及びワークロードフラグに基づいて定数を伝播するための技術を備えてよい。いくつかの実施形態において、ロジック１３４ｂは、ＷＣＶを識別するためにコンパイラディレクティブを受信するように構成されてよい。代替的には、又は加えて、ロジック１３４ｂは、コンパイルされることになるコードの静的分析を通してＷＣＶを識別するように構成されてよい。例えば、ロジック１３４ｂは、識別されたＷＣＶ及びワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するように構成されてもよい。いくつかの実施形態において、ロジック１３４ｂは、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするように更に構成されてよく、ここで、Ｍは１以上である。例えば、定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含んでよい。１つの例において、装置１３４は、半導体ダイ、チップ及び／又はパッケージである。

図８は、１つの実施形態によるプロセッサコア２００を示す。プロセッサコア２００は、マイクロプロセッサ、組み込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、又はコードを実行する他のデバイス等の任意のタイプのプロセッサのコアであってよい。図８は、プロセッサコア２００を１つのみ示しているが、代替的には、処理要素は、図８に示すプロセッサコア２００を２つ以上備えてよい。プロセッサコア２００は、シングルスレッドコアであってもよいし、又は、少なくとも１つの実施形態については、プロセッサコア２００は、コアごとに２つ以上のハードウェアスレッドコンテキスト（又は、「論理プロセッサ」を含み得るという点で、マルチスレッドであってよい。

図８はまた、プロセッサコア２００に連結されたメモリ２７０を示している。メモリ２７０は、当業者にとって既知か、又はさもなければ当業者が入手可能な（メモリ階層の様々な層を含む）多種多様なメモリのいずれかであってよい。メモリ２７０は、プロセッサコア２００によって実行される１又は複数のコード２１３命令を含んでよく、コード２１３は、システム１０、装置２０、方法３０、フロー４０、ＷｏｒｋｌｏａｄＬｉｓｔ構造５２、Ｍレベルラティス６０の１又は複数の態様、及び／又は、既に論じた本明細書に記載の他の実施形態のいずれかを実施してよい。プロセッサコア２００は、コード２１３によって示される命令のプログラムシーケンスに従う。各命令は、フロントエンドポーション２１０に入り、１又は複数のデコーダ２２０によって処理されてよい。デコーダ２２０は、予め定義されたフォーマットの固定幅マイクロオペレーション等のマイクロオペレーションをその出力として生成してよく、又は、他の命令、マイクロ命令、若しくは元のコード命令を反映する制御信号を生成してよい。示されているフロントエンドポーション２１０はまた、レジスタリネーミングロジック２２５及びスケジューリングロジック２３０を含み、それらは一般に、リソースを割り当て、変換命令に対応するオペレーションを実行のためにキューに入れる。

プロセッサコア２００は、実行ユニットのセット２５５－１から２５５－Ｎを有する実行ロジック２５０を含むように示されている。いくつかの実施形態は、特定の機能又は機能セットに専用の複数の実行ユニットを含んでよい。他の実施形態は、ただ１つの実行ユニット、又は、特定の機能を実行できる１つの実行ユニットを含んでよい。示された実行ロジック２５０は、コード命令によって指定されるオペレーションを実行する。

コード命令によって指定されたオペレーションの実行が完了した後、バックエンドロジック２６０はコード２１３の命令をリタイアさせる。１つの実施形態において、プロセッサコア２００は、アウトオブオーダ実行が可能だが、命令のインオーダリタイアメントを必要とする。リタイアメントロジック２６５は、当業者に既知の様々な形をとってよい（例えば、リオーダバッファ等）。このように、コード２１３の実行中に、プロセッサコア２００では、少なくとも、デコーダが生成する出力と、レジスタリネーミングロジック２２５が利用するハードウェアレジスタ及びテーブルと、実行ロジック２５０が変更するあらゆるレジスタ（図示せず）とに関する変化がある。

図８には示されていないが、処理要素が、プロセッサコア２００を有するチップ上に他の要素を含んでよい。例えば、処理要素が、プロセッサコア２００とともにメモリ制御ロジックを含んでよい。処理要素は、Ｉ／Ｏ制御ロジックを含んでよく、及び／又は、メモリ制御ロジックと統合されたＩ／Ｏ制御ロジックを含んでよい。処理要素は、１又は複数のキャッシュも含んでよい。

ここで図９を参照すると、一実施形態に係るシステム１０００の実施形態のブロック図が示されている。図９に示されているのはマルチプロセッサシステム１０００である。マルチプロセッサシステム１０００は、第１の処理要素１０７０及び第２の処理要素１０８０を備える。２つの処理要素１０７０及び１０８０が示されているが、システム１０００に係る一実施形態は、そのような処理要素を１つだけしか含まなくてもよいことを理解されたい。

システム１０００は、ポイントツーポイント相互接続システムとして図示されている。第１の処理要素１０７０と第２の処理要素１０８０とは、ポイントツーポイント相互接続１０５０を介して連結される。図９に示される相互接続の任意のもの又はすべてのものは、ポイントツーポイント相互接続ではなくマルチドロップバスとして実装されてよいことが理解されるべきである。

図９に示すように、処理要素１０７０及び１０８０のそれぞれは、第１のプロセッサコア及び第２のプロセッサコア（すなわち、プロセッサコア１０７４ａ及び１０７４ｂ、並びに、プロセッサコア１０８４ａ及び１０８４ｂ）を含むマルチコアプロセッサであってよい。そのようなコア１０７４ａ、１０７４ｂ、１０８４ａ、１０８４ｂは、図８に関連して上記で論じたものと同様の方式で命令コードを実行するように構成されてよい。

各処理要素１０７０、１０８０は、少なくとも１つの共有キャッシュ１８９６ａ、１８９６ｂ（例えば、スタティックランダムアクセスメモリ／ＳＲＡＭ）を有してよい。共有キャッシュ１８９６ａ及び１８９６ｂはそれぞれ、コア１０７４ａ、１０７４ｂ及び１０８４ａ、１０８４ｂ等の、プロセッサの１又は複数のコンポーネントによって利用されるデータ（例えば、オブジェクト、命令）を格納してよい。例えば、共有キャッシュ１８９６ａ、１８９６ｂは、プロセッサのコンポーネントがより高速にアクセスできるよう、メモリ１０３２、１０３４に記憶されたデータをローカルにキャッシュしてよい。１又は複数の実施形態において、共有キャッシュ１８９６ａ、１８９６ｂは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）若しくは他のレベルのキャッシュ等の１又は複数の中間レベルキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、及び／又は、これらの組み合わせを含んでよい。

２つの処理要素１０７０、１０８０のみが示されているが、実施形態の範囲は、このようには限定されないことを理解されたい。他の実施形態では、所与のプロセッサにおいて１又は複数の追加の処理要素が存在してよい。代替的には、処理要素１０７０、１０８０のうちの１又は複数は、アクセラレータ又はフィールドプログラマブルゲートアレイ等のプロセッサ以外の要素であってよい。例えば、追加の処理要素は、第１のプロセッサ１０７０と同じ追加のプロセッサ、第１のプロセッサ１０７０とは異種又は非対称のプロセッサである追加のプロセッサ、アクセラレータ（例えば、グラフィックスアクセラレータ若しくはデジタル信号処理（ＤＳＰ）ユニット等）、フィールドプログラマブルゲートアレイ、又は、任意の他の処理要素を含んでよい。処理要素１０７０と処理要素１０８０との間には、アーキテクチャ特性、マイクロアーキテクチャ特性、熱的特性、及び消費電力特性等を含む多種多様な価値基準に関して様々な差異があり得る。これらの差異は、処理要素１０７０と処理要素１０８０との間の非対称性及び異種性として効果的に現れ得る。少なくとも１つの実施形態では、同じダイパッケージ中に様々な処理要素１０７０、１０８０が存在してよい。

第１の処理要素１０７０は更に、メモリコントローラロジック（ＭＣ）１０７２と、ポイントツーポイント（Ｐ－Ｐ）インタフェース１０７６及び１０７８とを有してよい。同様に、第２の処理要素１０８０は、ＭＣ１０８２と、Ｐ－Ｐインタフェース１０８６及び１０８８とを有してよい。図９に示されるように、ＭＣ１０７２及び１０８２は、プロセッサをそれぞれのメモリ、すなわち、メモリ１０３２とメモリ１０３４とに連結する。それらのメモリは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であってよい。ＭＣ１０７２及び１０８２は処理要素１０７０及び１０８０の中に統合されているものとして示されているが、代替の実施形態では、ＭＣロジックは、処理要素１０７０、１０８０に統合されるのではなく、処理要素１０７０、１０８０の外部の別個のロジックであってよい。

第１の処理要素１０７０及び第２の処理要素１０８０は、Ｐ‐Ｐ相互接続１０７６、１０８６をそれぞれ介して、Ｉ／Ｏサブシステム１０９０に連結されてよい。図９に示されるように、Ｉ／Ｏサブシステム１０９０は、ＴＥＥ１０９７（例えば、セキュリティコントローラ）と、Ｐ－Ｐインタフェース１０９４及び１０９８とを備える。更に、Ｉ／Ｏサブシステム１０９０は、Ｉ／Ｏサブシステム１０９０を高性能グラフィックスエンジン１０３８と連結するインタフェース１０９２を備える。１つの実施形態において、グラフィックスエンジン１０３８をＩ／Ｏサブシステム１０９０に連結するのに、バス１０４９が使用されてよい。代替的には、ポイントツーポイント相互接続がこれらのコンポーネントを連結してよい。

更に、Ｉ／Ｏサブシステム１０９０は、インタフェース１０９６を介して第１のバス１０１６に連結されてよい。１つの実施形態において、第１のバス１０１６は、ペリフェラルコンポーネント相互接続（ＰＣＩ）バス、又は、ＰＣＩエクスプレスバス若しくは別の第３世代Ｉ／Ｏ相互接続バス等のバスであってよいが、当該実施形態の範囲はそれに限定されない。

図９に示されているように、第１のバス１０１６には、第１のバス１０１６を第２のバス１０２０に連結し得るバスブリッジ１０１８とともに、様々なＩ／Ｏデバイス１０１４（例えば、カメラ、センサ）が連結され得る。１つの実施形態において、第２のバス１０２０は、ローピンカウント（ＬＰＣ）バスであってよい。１つの実施形態において、例えば、キーボード／マウス１０１２、ネットワークコントローラ／通信デバイス１０２６（これはコンピュータネットワークと通信してよい）、及び、コード１０３０を含んでよいディスクドライブ又は他のマスストレージデバイス等のデータストレージユニット１０１９を含む様々なデバイスが第２のバス１０２０に連結されてよい。コード１０３０は、上述の方法のうちの１又は複数の実施形態を実行するための命令を含んでよい。従って、図示のコード１０３０はシステム１０、装置２０、方法３０、フロー４０、ＷｏｒｋｌｏａｄＬｉｓｔ構造５２、Ｍレベルラティス６０の１又は複数の態様、及び／又は、既に論じた本明細書に記載の他の実施形態のいずれかを実施してよく、既に論じたコード２１３（図８）と同様であってよい。更に、オーディオＩ／Ｏ１０２４が第２のバス１０２０に連結されてよい。

他の実施形態が想定されることに留意されたい。例えば、図９のポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス若しくは別のそのような通信トポロジを実装してよい。

追加の注記及び例

例１は、プロセッサと、上記プロセッサに通信可能に連結されるメモリと、ワークロード制御変数を識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて定数を伝播する、ように上記プロセッサに通信可能に連結されるコンパイラロジックと、を備える、電子処理システムを含む。

例２は、上記コンパイラロジックが、更に、上記ワークロード制御変数を識別するためにコンパイラディレクティブを受信するようになっている、例１のシステムを含む。

例３は、上記コンパイラロジックが、更に、コンパイルされることになるコードの静的分析を通して、上記ワークロード制御変数を識別するようになっている、例１～２のいずれかのシステムを含む。

例４は、上記コンパイラロジックが、更に、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するようになっている、例１～３のいずれかのシステムを含む。

例５は、上記コンパイラロジックが、更に、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするようになっており、Ｍは１以上である、例１～４のいずれかのシステムを含む。

例６は、上記定数フットプリントが、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、例５のシステムを含む。

例７は、コンパイラとともに使用される半導体パッケージ装置であって、１又は複数の基板と、上記１又は複数の基板に連結されるロジックであって、上記ロジックは、構成可能ロジック及び機能固定型ハードウェアロジックのうちの１又は複数において少なくとも部分的に実装され、上記ロジックは、ワークロード制御変数を識別し、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて定数を伝播する、ように上記１又は複数の基板に連結される、ロジックとを備える、半導体パッケージ装置を含む。

例８は、上記ロジックが、更に、上記ワークロード制御変数を識別するためにコンパイラディレクティブを受信するようになっている、例７の装置を含む。

例９は、上記ロジックは、更に、コンパイルされることになるコードの静的分析を通して上記ワークロード制御変数を識別するようになっている、例７～８のいずれかの装置を含む。

例１０は、上記ロジックが、更に、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するようになっている、例７～９のいずれかの装置を含む。

例１１は、上記ロジックが、更に、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするようになっており、Ｍは１以上である、例７～１０のいずれかの装置を含む。

例１２は、上記定数フットプリントが、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、例１１の装置を含む。

例１３は、上記１又は複数の基板に連結される上記ロジックは、上記１又は複数の基板内に位置するトランジスタチャネル領域を含む、例７～１２のいずれかの装置を含む。

例１４は、ワークロード制御変数を識別する段階と、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加する段階と、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて定数を伝播する段階と、を含む、コンパイルの方法を含む。

例１５は、上記ワークロード制御変数を識別するためにコンパイラディレクティブを受信する段階を更に含む、例１４の方法を含む。

例１６は、コンパイルされることになるコードの静的分析を通して上記ワークロード制御変数を識別する段階を更に含む、例１４～１５のいずれかの方法を含む。

例１７は、前記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する段階を更に含む、例１４～１６のいずれかの方法を含む。

例１８は、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする段階であって、Ｍは１以上である、段階を更に含む、例１４～１７のいずれかの方法を含む。

例１９は、上記定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、例１８の方法を含む。

例２０は、コンピューティングデバイスによって実行されると、上記コンピューティングデバイスに、ワークロード制御変数を識別することと、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加することと、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて定数を伝播することと、を行わせる命令のセットを含む、少なくとも１つのコンピュータ可読記憶媒体を含む。

例２１は、上記コンピューティングデバイスによって実行されると、上記コンピューティングデバイスに、前記ワークロード制御変数を識別するためにコンパイラディレクティブを受信することを行わせる更なる命令のセットを含む、例２０の少なくとも１つのコンピュータ可読記憶媒体を含む。

例２２は、上記コンピューティングデバイスによって実行されると、上記コンピューティングデバイスに、コンパイルされることになるコードの静的分析を通して上記ワークロード制御変数を識別することを行わせる更なる命令のセットを含む、例２０の少なくとも１つのコンピュータ可読記憶媒体を含む。

例２３は、上記コンピューティングデバイスによって実行されると、上記コンピューティングデバイスに、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限すること、を行わせる更なる命令のセットを含む、例２０の少なくとも１つのコンピュータ可読記憶媒体を含む。

例２４は、上記コンピューティングデバイスによって実行されると、上記コンピューティングデバイスに、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースすることであって、Ｍは１以上であることを行わせる更なる命令のセットを含む、例２０の少なくとも１つのコンピュータ可読記憶媒体を含む。

例２５は、上記定数フットプリントが、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、例２４の少なくとも１つのコンピュータ可読記憶媒体を含む。

例２６は、ワークロード制御変数を識別するための手段と、静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加するための手段と、上記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて定数を伝播するための手段と、を備える、コンパイラ装置を含む。

例２７は、上記ワークロード制御変数を識別するためにコンパイラディレクティブを受信するための手段を更に含む、例２６の装置を含む。

例２８は、コンパイルされることになるコードの静的分析を通して上記ワークロード制御変数を識別するための手段を更に含む、例２６～２７のいずれかの装置を含む。

例２９は、前記識別されたワークロード制御変数及び上記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限するための手段を更に含む、例２６～２８のいずれかの装置を含む。

例３０は、Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースするための手段であって、Ｍは１以上である、手段を更に含む、例２６～２９のいずれかの装置を含む。

例３１は、上記定数フットプリントが、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、例３０の装置を含む。

実施形態は、あらゆるタイプの半導体集積回路（「ＩＣ」）チップとの使用に適用可能である。これらのＩＣチップの例として、限定されないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、システムオンチップ（ＳｏＣ）、ＳＳＤ／ＮＡＮＤコントローラＡＳＩＣ等が挙げられる。加えて、図面のいくつかにおいて、信号導線が線で表されている。この一部は、より多くの成分信号経路を示すために、他と異なっていてよく、複数の成分信号経路を示すために番号ラベルを有してよく、及び／又は、主要情報の流れ方向を示すべく１又は複数の端部に矢印を有していてよい。しかしながら、このことは限定的に解釈されるべきではない。むしろ、かかる追加の詳細は、１又は複数の例示的な実施形態に関連して使用され、回路の理解をより容易にし得るものである。追加の情報を有するか否かにかかわらず、提示されるあらゆる信号線は実際には、複数の方向に移動し得る１又は複数の信号を含んでよく、例えば、差動ペアで実装されるデジタル線又はアナログ線、光ファイバ線、及び／又は、シングルエンド線といったあらゆる好適なタイプの信号方式で実装されてもよい。

例示的なサイズ／モデル／値／範囲が与えられている場合があるが、実施形態はそれに限定されるものではない。時間を経て、製造技術（例えばフォトリソグラフィ）が成熟するにつれ、より小型のデバイスが製造され得るものと予期される。加えて、例示及び議論を簡潔にするために、また、実施形態の特定の態様を不明瞭にしないように、ＩＣチップ及び他のコンポーネントへの周知の電源／グラウンド接続は、図中に示されていても、示されていなくてもよい。更に、実施形態を不明瞭にすることを回避すべく、また、かかるブロック図構成の実装に関する詳細は、実施形態が実装されるべきプラットフォームに大きく依存すること、すなわち、かかる詳細は当業者の十分知見の範囲内であるのに鑑みて、構成は、ブロック図の形式で示されてよい。例示的な実施形態を説明すべく具体的な詳細（例えば、回路）が記載される場合、これらの具体的な詳細なしで、又はこれらの具体的な詳細の変形例によって、実施形態が実施され得ることが、当業者には明らかであろう。従って、説明は、限定的ではなく、例示的なものとしてみなされるべきである。

「連結」という用語は、対象のコンポーネント間の任意のタイプの直接的又は間接的関係を指すために本明細書において使用されてよく、電気的、機械的、流体的、光学的、電磁的、電子機械的、又は他の接続に適用されてよい。また、「第１」、「第２」等の用語は、議論を容易にするためだけに本明細書において使用されてよく、別途記載がない限り、何ら特定の時間的又は時系列的な意味を含まない。

本願及び特許請求の範囲において用いられる「のうちの１又は複数」という用語によって結合される項目の列挙は、列挙された用語の任意の組み合わせを意味してよい。例えば、「Ａ、Ｂ、及びＣのうちの１又は複数」という表現及び「Ａ、Ｂ、又はＣのうちの１又は複数」という表現はともに、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又は、Ａ、Ｂ、及びＣを意味してよい。

当業者であれば、前述の説明から、実施形態の広範な技術が、様々な形態で実装され得ることを理解するであろう。したがって、実施形態がその特定の例に関連して説明されてきたが、実施形態の真の範囲はそれに限定されるべきではない。なぜなら、図面、明細書、及び以下の特許請求の範囲を検討すれば、他の変形形態が当業者に明らかになるからである。

Claims (26)

1. プロセッサと、
   前記プロセッサに通信可能に連結されるメモリと、
   ワークロード制御変数を識別し、
   静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、
   前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて定数を伝播する、
   ように前記プロセッサに通信可能に連結されるコンパイラロジックと、
   を備える、電子処理システム。
2. 前記コンパイラロジックは、更に、
   前記ワークロード制御変数を識別するためにコンパイラディレクティブを受信する、
   ようになっている、請求項１に記載の電子処理システム。
3. 前記コンパイラロジックは、更に、
   コンパイルされることになるコードの静的分析を通して、前記ワークロード制御変数を識別する、
   ようになっている、請求項１に記載の電子処理システム。
4. 前記コンパイラロジックは、更に、
   前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する、
   ようになっている、請求項１～３のいずれか一項に記載の電子処理システム。
5. 前記コンパイラロジックは、更に、
   Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする、
   ようになっており、Ｍは１以上である、請求項１～３のいずれか一項に記載の電子処理システム。
6. 前記定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、請求項５に記載の電子処理システム。
7. コンパイラとともに使用される半導体パッケージ装置であって、
   １又は複数の基板と、
   前記１又は複数の基板に連結されるロジックであって、前記ロジックは、構成可能ロジック及び機能固定型ハードウェアロジックのうちの１又は複数において少なくとも部分的に実装され、前記ロジックは、
   ワークロード制御変数を識別し、
   静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加し、
   前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて定数を伝播する、
   ように前記１又は複数の基板に連結される、ロジックと、
   を備える、半導体パッケージ装置。
8. 前記ロジックは、更に、
   前記ワークロード制御変数を識別するためにコンパイラディレクティブを受信する、
   ようになっている、請求項７に記載の半導体パッケージ装置。
9. 前記ロジックは、更に、
   コンパイルされることになるコードの静的分析を通して前記ワークロード制御変数を識別する、
   ようになっている、請求項７に記載の半導体パッケージ装置。
10. 前記ロジックは、更に、
    前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する、
    ようになっている、請求項７～９のいずれか一項に記載の半導体パッケージ装置。
11. 前記ロジックは、更に、
    Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする、
    ようになっており、Ｍは１以上である、請求項７～９のいずれか一項に記載の半導体パッケージ装置。
12. 前記定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、請求項１１に記載の半導体パッケージ装置。
13. 前記１又は複数の基板に連結される前記ロジックは、前記１又は複数の基板内に位置するトランジスタチャネル領域を含む、請求項７～９のいずれか一項に記載の半導体パッケージ装置。
14. コンパイルの方法であって、
    ワークロード制御変数を識別する段階と、
    静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加する段階と、
    前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて定数を伝播する段階と、
    を含む、方法。
15. 前記ワークロード制御変数を識別するためにコンパイラディレクティブを受信する段階、
    を更に含む、請求項１４に記載の方法。
16. コンパイルされることになるコードの静的分析を通して前記ワークロード制御変数を識別する段階、
    を更に含む、請求項１４に記載の方法。
17. 前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する段階、
    を更に含む、請求項１４～１６のいずれか一項に記載の方法。
18. Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする段階であって、Ｍは１以上である、段階、
    を更に含む、請求項１４～１６のいずれか一項に記載の方法。
19. 前記定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、請求項１８に記載の方法。
20. コンピューティングデバイスに、
    ワークロード制御変数を識別する手順と、
    静的単一代入グラフにおけるそれぞれのエッジにワークロードフラグを付加する手順と、
    前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて定数を伝播する手順と
    を実行させる、プログラム。
21. 前記コンピューティングデバイスに、
    前記ワークロード制御変数を識別するためにコンパイラディレクティブを受信する手順
    を更に実行させる、請求項２０に記載のプログラム。
22. 前記コンピューティングデバイスに、
    コンパイルされることになるコードの静的分析を通して前記ワークロード制御変数を識別する手順
    を更に実行させる、請求項２０に記載のプログラム。
23. 前記コンピューティングデバイスに、
    前記識別されたワークロード制御変数及び前記ワークロードフラグに基づいて、定数伝播のための漸近的限界の下でコンパイラ時間及び空間複雑度を制限する手順
    を更に実行させる、請求項２０～２２のいずれか一項に記載のプログラム。
24. 前記コンピューティングデバイスに、
    Ｍレベルラティス及び深さ優先探索を利用して定数フットプリントをトレースする手順であって、Ｍは１以上である、手順、
    を更に実行させる、請求項２０～２２のいずれか一項に記載のプログラム。
25. 前記定数フットプリントは、グローバル定数及び部分定数インスタンスのうちの１又は複数を含む、請求項２４に記載のプログラム。
26. 請求項２０から２５のいずれか一項に記載のプログラムを記憶する、少なくとも１つのコンピュータ可読記憶媒体。

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